JPS59115554A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS59115554A
JPS59115554A JP57225209A JP22520982A JPS59115554A JP S59115554 A JPS59115554 A JP S59115554A JP 57225209 A JP57225209 A JP 57225209A JP 22520982 A JP22520982 A JP 22520982A JP S59115554 A JPS59115554 A JP S59115554A
Authority
JP
Japan
Prior art keywords
gate electrode
layer
oxide film
gate
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP57225209A
Other languages
English (en)
Other versions
JPH0348664B2 (ja
Inventor
Isao Baba
馬場　勲
Eizo Hokkezu
法華津　栄三
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP57225209A priority Critical patent/JPS59115554A/ja
Publication of JPS59115554A publication Critical patent/JPS59115554A/ja
Publication of JPH0348664B2 publication Critical patent/JPH0348664B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は動作速度の改善された半導体装置およびその
製造方法に関するものであり、特にＣＭＯ８（相補型絶
縁ゲート電界効果トランジスタ）メモリ等の半導体集積
回路に使用される半導体装置およびそのＭ遣方法に関す
るものである。
〔発明の技術的背景〕
従来よシ用いられているＣ　Ｍ　ＯＳ　：半導体装置で
は、ゲート電極配線としてＮ型不純物を含んだポリシリ
コン（多結晶シリコン）が広く用いられている。
このポリシリコンをゲートとする半導体装置の代表的な
製造手順は次のようなものである。
（イ）第１図に示すようにＰウェル２の形成されたＮ型
シリコン基板１に素子分離用不純物層３いわゆるチャン
ネルストッパとフィールド醒化膜４を形成し、素子領域
にゲート酸化膜５を形成する。その後ポリシリコン層６
をウェハ全面に形成する。
仲）　次にポリシリコンｌ１ｊｊ　６を低抵抗化するた
め拡散する。
（ハ）　第２図に示すように、上記ポリシリコン層６を
所定のパターンに写真蝕刻し、ゲート電極６Ｇおよび配
線と成す。
に）続いてＮチャネルトランジスタ領域のゲート酸化膜
５を選択的にエツチングする。
（」→　ウェハ人血にＮ型不純物を含んだ第２のポリシ
リコン層を形成し、高温、酸化性雰囲気中で不純物の熱
拡散を行い、上記のゲート酸化膜のエツチングされた部
位からＮ型不純物を基板に拡散させてＮチャネルのソー
ス・ドレイン領域７を形成する。この際に上記第２のポ
リシリコン層が酸化されるが、ゲート電極６Ｇは酸化さ
れずに残る。
（へ）次いで上記酸化された第２のポリシリコン層を剥
離する。
（ト）　　ウェハを高温酸化性雰囲気中にさらし、上記
工程で露出したシリコン基板の素子領域に熱酸化膜を形
成する。
（イ）　第３図に示すようにレジスト８を用いた写真蝕
刻法によシ選択的にＰチャネルソース・ドレイン予定領
域を嬉出させる。尚、ウェハ表面上のレジストパターン
はそのまま残しておく。
（１刀　上記レジスト８をマスクとしてＰ型不純物をイ
オン注入し、Ｐチャネルのソース・ドレイン９を形成す
る。そしてマスクとなったレジスト８を剥離する。
惇）続いて、第４図に示すように保護膜として低温酸化
膜１０を全面に形成し高温熱処理によシ、この低温酸化
膜を焼結ぜしめると共Ｇてイオン注入されたＰ型不純物
を活性化させる。
この後、適宜コンタクトホールに開口し、アルミニウム
等による金ハ配線パターンを形成するＯ 〔背景技術の問題点〕 以上のようにして形成した半導体装置では、ポリシリコ
ンによるゲート電極６Ｇを形成した後、このゲート電極
６ＧをマスクとしてＰ型、あるいはＮ型不純物を導入し
ソース・ドレインを形成する。しかし、このソース・ド
レイン形成用に導入された不純物は、その後の工程中に
行なわれる何回かの熱処理中に拡散するため、ソース・
ドレインの拡散層がポリシリコンのゲート電淫下に発達
してしまう。このためゲートとなるポリシリコンとソー
ス会ドレインの拡散層とでかなυの寄生容量が形成され
、トランジスタの動作速度に悪影響を与えていだ０ 第５図は、上記のような寄生容量を有するＣＭＯＳイン
バータの等価回路である。すなわちドレインＤとゲート
Ｇの間に寄生容量Ｃが付加した形となってミラー効果に
よシ出力信号の遅延時間が大きくなる。
一！ｉた、従来のポリシリコンによる配線では、Ｎ型不
純物をポリシリコンに導入しただけでは配線抵抗が大き
く回路の信号伝搬に悪影響を与え、高速動作を阻外して
いた。
〔発明の目的〕 この発明は上記のような点に鑑みなされたもので、その
目的とするところは、半導体果梗回路の高速化を簡便に
実現でむる半導体装置およびその製造方法を提供するこ
とにある。
〔発明の概要〕
すなわちこの発明に係る半導体装置およびその製造方法
では、半導体基板上に第１ポリシリコンと金属シリサイ
ドを積層形成してゲート電極を含む配ル９層を形成した
後、ポリシリコンを側面より酸化させ側壁酸化膜を形成
し１ポリシリコン配線の幅をモリブデン層よυも小さく
する。次いで、面の方向に拘ず略一定膜ｊ９となるよう
に第２ポリシリコン層を全面ＶＣ被７：シた後、Ｐチャ
ネル素子領域Ｋ　Ｐ型不純９シ金、Ｎチャネル素子領域
にＮ型不純物をそれぞれゲート電極、仰１徽酸化膜およ
びゲート電極周囲に刺着した第２ポリシリコン層をマス
クとして選択イオン注入し、ソース・ドレイン領域を形
成する。その後、上記第２のポリシリコン層を酸化して
保護膜と成すと共に注入不純物の活性化を行った後、適
宜コンタクトホールを開口して金属配線等を形成する。
このようにゲート電極等の配線をモリブデンシリサイド
層との２層構造にすることによシ配線抵抗を下げると共
にポリシリコンのゲート電極とゲート酸化膜を挾んだソ
ース・ドレイン領域との重なりを殆んどなくずようにし
て素子の高速化を図るようにしたものである。
〔発明の実施例〕
以下図面を参照してこの発明の一実施例につき製造過程
と共に説明する。尚、以下第１図〜第４図と同一構成部
分には同一符号を付して一部説明を省略する。
（イ）第６図において第１図のものと同様のシリコン基
板１の素子領域に約７０ＯＡの膜厚のゲート酸化膜５を
形成した後、減圧ＣＶＤ法によって４００ＯＡ程度の膜
厚を有するポリシリコン層６を形成する。次いで、？’
ｌ不純物としてリンをこのポリシリコン層６に熱拡散さ
せる。この上にモリブデンシリサイド膜１１を１５０Ｏ
Ａの膜厚で形成する。
←）　次いで、第７図に示すように写真蝕刻法によって
モリブデンシリサイド膜１ノおよびポリシリコン層６を
所定の配線パターンにエツチングし、ゲート電極６Ｇを
形成する。
（ハ）続いて、第８図に示すように高温酸化性雰囲気中
でポリシリコン層とモリブデンシリサイド層のＳ層構造
から成る配線パ・ターンを表面から酸化させる。
この際にポリシリコン層は側面よシ酸化され、配線パタ
ーンに側壁酸化膜１２が形成される。一方、モリブデン
シリサイド層１ノは表面がわずかに酸化されるだけで殆
んど酸化が進行しない。
に）　続いて第９図に示すようにウェハ全面に約１５０
ＯＡの第２ポリシリコン層１３を減圧ＣＶＤ法によシ形
成する。この減圧ＣＶＤ法による第２ポリシリコン層１
３は段差の部分にも略一定の膜厚で被着する。
（ホ）　引き続落図示しないレジストをウェハ上に塗布
し、写真蝕刻法にょシＰチャネル素子領域のレジストを
除去してボロンを例えば加速電圧５０　ＫｅＶ、ドーズ
量１．５　Ｘ　１０”ｃｒｒＬ’　ノ条件でイオン注入
する。この際にソース自ドレイン領域へは第２ポリシリ
コン層１３および薄い熱酸化膜を通してイオンが注入さ
れ、ソース・ドレイン領域１４が形成される。ここで、
上記イオン注入においては第１ポリシリコン層１２、側
壁酸化膜１２およびモリブデンシリサイド層１１がマス
クとなると共に、ゲート電極の側面すなわち側壁酸化膜
１２に付着した第２ポリシリコン層１３も図の縦方向に
見た膜厚が厚いためイオン注入のマスクとなる。従って
、ゲート電極６Ｇ直下の周囲には不純物がイオン注入さ
れない。続いて上記イオン注入のレジストを剥離し、新
たにレジストを塗布してＰチャネルのソース・ドレイン
の形成と同様にＮチャネルトランジスタの素子領域のレ
ジストを除去する。そして、例えばリンを加速電圧１２
０　ＫｅＶ　、　　ドーズ量５　Ｘ　１０”ｃｗｔ”　
　の条件でイオン注入し、Ｎチヤネルトランジスタのソ
ースΦドレイン領域ノ５を形成する。
（へ）続いて、ウェハな高温酸化性雰囲気中にさらし、
ウェハ表面の紀２ポリシリコンＲ１３を酸化して第１０
図に示すように保設膜１３′とする。この際に上記（ホ
）工程で注入されたソース・ドレイン領域１４．１５の
不純物が活性化され、上記領域１４．１５は図の深さ方
向および相方向に拡散して広がる。
この後、コンタクトホールの開口を行いアルミ等による
金ｂｉ配線パターンを形成する。
以上のようにニジ、て形成したトランジスタではソース
・ドレイン領域となるイオン注入層′の横方向拡散を予
め見込んで、まずポリシリコンのゲートｉ　＆　６　Ｇ
の側壁を酸化させてポリシリコンのゲート電極６Ｇの幅
を挾くした’ｄ、ｆａ２ポリシリコン層１３の膜厚分だ
け側力よυソース・ドレインのイオン注入を行う。
すなわち、側壁酸化膜１２と第２ポリシリコン屓１３と
の膜厚がイオン注入のオフセット帖となって、後に行な
われる注入不純物の活性化工程においてソース・ドレイ
ン領域がポリシリコンのゲート電極６Ｇ下に大きく伸び
ることが防止される。このため、従来のＭＯＳトランジ
スタではゲート電極とソース・ドレイン領域との重なシ
が０．４μＷＬ〜０．８μｍ程度でおったところを本実
施例のものでは０．１μｍ〜０．２μｍ以下ｒ（するこ
と以下へ、ゲートとソース・ドレイン間の寄生容量によ
るミラー効果の影響を無視できる程度に小さくできた。
第１１図には同一条件で形成したＣＭＯＳインパークの
ゲートに矩形状信号ＶＩＮを供給したときの出力信号波
形をミラー効果がない場合（ＶｏＵＴｌ）と従来のミラ
ー効果がある場合（■ＯＵＴ、？）　　とにつき示し、
次の表１にはミラー効果がある場合とない場合の上記イ
ンバータの立ち上υ時間、立ち下り時間および遅延時間
を示す。
〈　表　１　〉 第１１図および表１から明らかなようにミラー効果すな
わち寄生容量の防止されたインバータでは遅延時間を短
縮することができ、例えばＣＭ　ＯＳメモリ等の多数の
素子が接続される集積回路装置において効果的であるこ
とが判る。
この他、上記実施例では、寄生容量を防止できるだけで
なく、ゲート電極の配線を配線抵抗の極めて低いモリブ
デンシリサイド層とポリシリコン層の２層とで構成する
ためよシ一層回路中の信号の伝搬速度を上げることがで
きる。
尚、上記実施例ではポリシリコンの配線層上にモリブデ
ンシリサイド層を形成する場合につき述べたが、モリブ
デンシリサイド層の代わ夛にタングステンシリサイド或
いはタンタルシリサイド等の他の金属シリサイドを用い
ても良い。
〔発明の効果〕
以上のようにこの発明による半導体装置およびその製造
方法によれば、ソース−ドレイン領域とゲート電極間の
寄生容量を極めて小さくすることができると共に、ゲー
）［極を含む配線層の配線抵抗を小さくすることができ
るため、半導体集積回路の動作速度を向上させることが
できる。
【図面の簡単な説明】
第１図乃至第４図は従来の半導体装置を製造過程と共に
示す断面図、第５図はＣＭＯＳインバータの回路図、第
６図乃至第１０図はこの発明の一実施例に係る半導体装
置を製造過程と共に示す図、第１１図はミラー効果のあ
るインバータとミラー効果のないインバータの入出力信
号波形を示す図である。 １・・・半導体基板、２・・・Ｐウェル、５・・・ゲー
ト酸化膜、６・・・第１ポリシリコン層、６Ｇ・・・ゲ
ート電極、１１・・・モリブデンシリサイド層、１２・
・・側壁酸化膜、１３・・・第２ポリシリコン層、１４
．１５・・・ソース・ドレイン領域、１３１・・・保護
膜。 出願人代理人　弁理士　鈴　　江　　武　　音節１図 第２図 第４図 第５図 ÷■

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基体と、 この半導体基体上に形成されたゲート酸化膜と、このゲ
    ート酸化膜上に形成されたゲート電極を含むポリシリコ
    ン配線層と、 このポリシリコン配線上に形成されこのポリシリコン配
    線よりも広い幅を有する金属シリサイド層線層と、上記
    ポリシリコン配線層のゲート！極を挾む素子領域に形成
    されたソース・ドレイン領域と、上記ゲート電極を含む
    配線層の形成された半導体基体上に形成された保欣膜と
    してのシリコン酸化膜とをＡ備することを特徴とする半
    導体装置。
  2. （２）　　ゲート酸化膜を有する半導体基板ＫＮ型不純
    物を含む第１多結晶シリコン層を被着する工程と、この
    第１多結晶シリコン層上にモリブデンシリサイド層を積
    層形成する工程と、上記多結晶シリコン層および金属シ
    リサイド層の積層膜をゲート電極を含む配線層にパター
    ニングする工程と、上記ゲート電極を含む配線層の表面
    を酸化させこの配線層の結晶シリコン層側面に側壁酸化
    膜を形成する工程と、この基板全面に第２の多結晶シリ
    コン層を減圧ＣＶＤ法によシ略一定膜厚で被着する工程
    と、 上記ゲート電極およびゲート電極側面に付着した第２多
    結晶シリコン層をマスクとして素子領域予定部に所定の
    導電型の不純物を選択イオン注入してソース・ドレイン
    領域を形成する工程と、 高温酸化処理によシ上記第２多結晶シリコン層を酸化さ
    せ保欣膜とすると共に上記ソース・ドレイン領域内の注
    入不純物を活性化する工程とを具備することを特徴どす
    る半導体装置の製造方法。
JP57225209A 1982-12-22 1982-12-22 半導体装置の製造方法 Granted JPS59115554A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57225209A JPS59115554A (ja) 1982-12-22 1982-12-22 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57225209A JPS59115554A (ja) 1982-12-22 1982-12-22 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS59115554A true JPS59115554A (ja) 1984-07-04
JPH0348664B2 JPH0348664B2 (ja) 1991-07-25

Family

ID=16825688

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57225209A Granted JPS59115554A (ja) 1982-12-22 1982-12-22 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS59115554A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61501532A (ja) * 1984-03-19 1986-07-24 アメリカン テレフオン アンド テレグラフ カムパニ− Ｖｌｓｉ　ｃｍｏｓデバイスの製造法
US5272100A (en) * 1988-09-08 1993-12-21 Mitsubishi Denki Kabushiki Kaisha Field effect transistor with T-shaped gate electrode and manufacturing method therefor
US5471080A (en) * 1988-09-08 1995-11-28 Mitsubishi Denki Kabushiki Kaisha Field effect transistor with a shaped gate electrode
US5543646A (en) * 1988-09-08 1996-08-06 Mitsubishi Denki Kabushiki Kaisha Field effect transistor with a shaped gate electrode

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5650535A (en) * 1979-10-01 1981-05-07 Hitachi Ltd Manufacture of semiconductor device
JPS5660063A (en) * 1979-10-23 1981-05-23 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
JPS57192079A (en) * 1981-05-22 1982-11-26 Hitachi Ltd Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5650535A (en) * 1979-10-01 1981-05-07 Hitachi Ltd Manufacture of semiconductor device
JPS5660063A (en) * 1979-10-23 1981-05-23 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
JPS57192079A (en) * 1981-05-22 1982-11-26 Hitachi Ltd Semiconductor device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61501532A (ja) * 1984-03-19 1986-07-24 アメリカン テレフオン アンド テレグラフ カムパニ− Ｖｌｓｉ　ｃｍｏｓデバイスの製造法
JPH0582063B2 (ja) * 1984-03-19 1993-11-17 American Telephone & Telegraph
US5272100A (en) * 1988-09-08 1993-12-21 Mitsubishi Denki Kabushiki Kaisha Field effect transistor with T-shaped gate electrode and manufacturing method therefor
US5471080A (en) * 1988-09-08 1995-11-28 Mitsubishi Denki Kabushiki Kaisha Field effect transistor with a shaped gate electrode
US5543646A (en) * 1988-09-08 1996-08-06 Mitsubishi Denki Kabushiki Kaisha Field effect transistor with a shaped gate electrode
US5650342A (en) * 1988-09-08 1997-07-22 Mitsubishi Denki Kabushiki Kaisha Method of making a field effect transistor with a T shaped polysilicon gate electrode
US5834817A (en) * 1988-09-08 1998-11-10 Mitsubishi Denki Kabushiki Kaisha Field effect transistor with a shaped gate electrode

Also Published As

Publication number Publication date
JPH0348664B2 (ja) 1991-07-25

Similar Documents

Publication Publication Date Title
JPS62174966A (ja) 半導体装置の製造方法
US4549340A (en) Method of making CMOS semiconductor device using specially positioned, retained masks, and product formed thereby
JP2007250734A (ja) シリコン酸化膜形成法、容量素子の製法及び半導体装置の製法
JPS6245708B2 (ja)
US5759883A (en) Method for making semiconductor device capable of independently forming MOS transistors and bipolar transistor
JPH05183160A (ja) 半導体装置及びその製造方法
JPS59115554A (ja) 半導体装置の製造方法
JPS62298161A (ja) 半導体集積回路装置の製造方法
JPS6360549B2 (ja)
JPS6038856A (ja) 半導体装置及びその製造方法
JPH06291266A (ja) 半導体装置の製造方法
JPS6126234B2 (ja)
JP2002033485A (ja) Ｔｆｔ型液晶表示装置およびその製造方法
JP2596405B2 (ja) 半導体集積回路装置の製造方法
JPH0422345B2 (ja)
JPH02194653A (ja) Ｍｉｓ形トランジスタ
JPS62112376A (ja) 半導体装置
JPH03204968A (ja) 半導体装置の製造方法
JPH04369261A (ja) 半導体装置の製造方法
JPH04127538A (ja) 半導体装置の製造方法
JP2000332019A (ja) 薄膜トランジスタ
JPS6084859A (ja) 相補型半導体装置及びその製造方法
JPH0426554B2 (ja)
JPH0239868B2 (ja)
JPH0588543B2 (ja)