JPH0588543B2 - - Google Patents
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- JPH0588543B2 JPH0588543B2 JP9324886A JP9324886A JPH0588543B2 JP H0588543 B2 JPH0588543 B2 JP H0588543B2 JP 9324886 A JP9324886 A JP 9324886A JP 9324886 A JP9324886 A JP 9324886A JP H0588543 B2 JPH0588543 B2 JP H0588543B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係わり、特
に絶縁膜上に形成した単結晶半導体膜にMOSト
ランジスタを形成するための半導体装置の製造方
法に関する。
に絶縁膜上に形成した単結晶半導体膜にMOSト
ランジスタを形成するための半導体装置の製造方
法に関する。
近年、半導体基板上に堆積した絶縁膜上に単結
晶半導体膜を形成する技術が開発されている。こ
の単結晶半導体膜は、絶縁膜上に非晶質若しくは
多結晶の半導体薄膜を堆積し、レーザビームや電
子ビーム等を用いて該半導体薄膜をビームアニー
ルすることにより得られる。そして、絶縁膜上に
形成された単結晶半導体膜にMOSトランジスタ
等の半導体素子を形成し、素子を３次元的に形成
する、所謂３次元ICの実現も可能となつている。
晶半導体膜を形成する技術が開発されている。こ
の単結晶半導体膜は、絶縁膜上に非晶質若しくは
多結晶の半導体薄膜を堆積し、レーザビームや電
子ビーム等を用いて該半導体薄膜をビームアニー
ルすることにより得られる。そして、絶縁膜上に
形成された単結晶半導体膜にMOSトランジスタ
等の半導体素子を形成し、素子を３次元的に形成
する、所謂３次元ICの実現も可能となつている。
しかしながら、この種の方法にあつては次のよ
うな問題があつた。即ち、絶縁膜上にMOSトラ
ンジスタ等の半導体素子を形成する際、半導体素
子の素子分離は一般に素子形成領域以外の単結晶
半導体膜を熱酸化することにより得られる。この
素子分離における熱酸化工程は、半導体素子形成
プロセスで最も時間の長い熱工程であるため、シ
リコン基板上に既に素子が形成されていた場合、
上記熱工程によりその拡散層が拡がる。このた
め、下層のシリコン基板にチヤネル長の短い素子
を形成することは困難であつた。
うな問題があつた。即ち、絶縁膜上にMOSトラ
ンジスタ等の半導体素子を形成する際、半導体素
子の素子分離は一般に素子形成領域以外の単結晶
半導体膜を熱酸化することにより得られる。この
素子分離における熱酸化工程は、半導体素子形成
プロセスで最も時間の長い熱工程であるため、シ
リコン基板上に既に素子が形成されていた場合、
上記熱工程によりその拡散層が拡がる。このた
め、下層のシリコン基板にチヤネル長の短い素子
を形成することは困難であつた。
また、熱酸化を行わずに素子形成領域以外に
CVD酸化膜を埋込む低温プロセス型の素子分離
方法も特殊な例としてあるが、この場合はプロセ
スが困難であり、更に素子形成領域の側壁を流れ
るチヤネル電流が発生し易い。このため、単結晶
半導体膜に形成する素子に良好な電気特性を持た
せることは困難であつた。
CVD酸化膜を埋込む低温プロセス型の素子分離
方法も特殊な例としてあるが、この場合はプロセ
スが困難であり、更に素子形成領域の側壁を流れ
るチヤネル電流が発生し易い。このため、単結晶
半導体膜に形成する素子に良好な電気特性を持た
せることは困難であつた。
本発明は上記事情を考慮してなされたもので、
その目的とするところは、熱酸化等の熱工程を用
いることなく絶縁膜上に形成する半導体素子の素
子分離を行うことができ、素子分離工程の簡略化
をはかり得、且つ素子形成領域の側壁を流れるチ
ヤネルリーク電流の発生のない優れた電気特性を
得られる半導体装置の製造方法を提供することに
ある。
その目的とするところは、熱酸化等の熱工程を用
いることなく絶縁膜上に形成する半導体素子の素
子分離を行うことができ、素子分離工程の簡略化
をはかり得、且つ素子形成領域の側壁を流れるチ
ヤネルリーク電流の発生のない優れた電気特性を
得られる半導体装置の製造方法を提供することに
ある。
本発明の骨子は、絶縁膜上に予めゲート電極と
なる導体膜（金属膜或いは半導体膜）を形成した
後に、ゲート電極となる導体膜上にゲート酸化膜
及び単結晶半導体膜を形成することにあり、これ
により形成された半導体素子はソース・ドレイン
領域間の下にゲート酸化膜を介してゲート電極が
存在する構造となる。
なる導体膜（金属膜或いは半導体膜）を形成した
後に、ゲート電極となる導体膜上にゲート酸化膜
及び単結晶半導体膜を形成することにあり、これ
により形成された半導体素子はソース・ドレイン
領域間の下にゲート酸化膜を介してゲート電極が
存在する構造となる。
即ち本発明は、半導体基板上に堆積した絶縁膜
上にMOSトランジスタを製造する半導体装置の
製造方法において、前記絶縁膜上にゲート電極と
なる導体膜を形成したのち、この導体膜上にゲー
ト酸化膜を形成し、次いでこのゲート酸化膜上に
単結晶半導体膜を形成し、次いで素子形成領域以
外の上記単結晶半導体膜を除去し、次いで素子形
成領域以外の前記導体膜を選択的にエツチングし
て配線層を形成し、しかるのちイオン注入により
前記単結晶半導体膜中にソース・ドレインとなる
拡散層を形成するようにした方法である。
上にMOSトランジスタを製造する半導体装置の
製造方法において、前記絶縁膜上にゲート電極と
なる導体膜を形成したのち、この導体膜上にゲー
ト酸化膜を形成し、次いでこのゲート酸化膜上に
単結晶半導体膜を形成し、次いで素子形成領域以
外の上記単結晶半導体膜を除去し、次いで素子形
成領域以外の前記導体膜を選択的にエツチングし
て配線層を形成し、しかるのちイオン注入により
前記単結晶半導体膜中にソース・ドレインとなる
拡散層を形成するようにした方法である。
本発明によれば、絶縁膜上に形成する半導体素
子の素子分離には一切の熱工程を必要とせず、エ
ツチングのみで素子分離が達成される。このた
め、仮に下層のシリコン基板上に素子が存在する
場合においても該素子の拡散層を広げることがな
く、シリコン基板に微細なチヤネル長を有する素
子を形成することが可能となる。また、絶縁膜上
の素子のソース・ドレインはゲート電極の上に位
置することになり、ゲート電極は素子形成領域の
側壁と接近することはない。このため、該側壁を
流れるチヤネル電流が発生することはなく、絶縁
膜上に形成する素子に良好な電気特性を持たせる
ことが可能となる。
子の素子分離には一切の熱工程を必要とせず、エ
ツチングのみで素子分離が達成される。このた
め、仮に下層のシリコン基板上に素子が存在する
場合においても該素子の拡散層を広げることがな
く、シリコン基板に微細なチヤネル長を有する素
子を形成することが可能となる。また、絶縁膜上
の素子のソース・ドレインはゲート電極の上に位
置することになり、ゲート電極は素子形成領域の
側壁と接近することはない。このため、該側壁を
流れるチヤネル電流が発生することはなく、絶縁
膜上に形成する素子に良好な電気特性を持たせる
ことが可能となる。
以下、本発明の詳細を図示の実施例によつて説
明する。
明する。
第１図ａ〜ｈは本発明の一実施例に係わる半導
体装置の製造工程を示す断面図であり、第２図乃
至第４図はそれぞれ第１図ｆ〜ｈに相当する斜視
図である。
体装置の製造工程を示す断面図であり、第２図乃
至第４図はそれぞれ第１図ｆ〜ｈに相当する斜視
図である。
まず、第１図ａに示す如く、面方位（100）、比
抵抗５〜20［Ωcm］の単結晶シリコン基板（半導
体基板）１１上に第１のCVD酸化膜１２を１
［μm］の厚さに堆積した。続いて、CVD法を用
い、CVD酸化膜１２上に厚さ5000［Å］のタング
ステン膜（導体膜）１３及び厚さ250［Å］の第１
の多結晶シリコン膜１４を順次堆積した。ここ
で、タングステン膜１３は最終的にゲート電極及
び配線層として用いるものである。その後、900
［℃］の温度で多結晶シリコン膜１４を熱酸化し、
第１図ｂに示す如く厚さ500［Å］のゲート酸化膜
１５を形成した。
抵抗５〜20［Ωcm］の単結晶シリコン基板（半導
体基板）１１上に第１のCVD酸化膜１２を１
［μm］の厚さに堆積した。続いて、CVD法を用
い、CVD酸化膜１２上に厚さ5000［Å］のタング
ステン膜（導体膜）１３及び厚さ250［Å］の第１
の多結晶シリコン膜１４を順次堆積した。ここ
で、タングステン膜１３は最終的にゲート電極及
び配線層として用いるものである。その後、900
［℃］の温度で多結晶シリコン膜１４を熱酸化し、
第１図ｂに示す如く厚さ500［Å］のゲート酸化膜
１５を形成した。
次いで、第１図ｃに示す如くゲート酸化膜１５
上に厚さ5000［Å］の第２の多結晶シリコン膜１
６を堆積し、更にこの上に厚さ5000［Å］の第２
のCVD酸化膜１７を堆積した。ここで、CVD酸
化膜１７は、ビームアニール時に多結晶シリコン
膜１６が蒸発する現象を抑えるための保護膜とな
る。続いて、加速電圧12［keV］、ビーム電流２
［mA］の電子ビームを用い、多結晶シリコン膜
１６をビームアニールして単結晶化した。
上に厚さ5000［Å］の第２の多結晶シリコン膜１
６を堆積し、更にこの上に厚さ5000［Å］の第２
のCVD酸化膜１７を堆積した。ここで、CVD酸
化膜１７は、ビームアニール時に多結晶シリコン
膜１６が蒸発する現象を抑えるための保護膜とな
る。続いて、加速電圧12［keV］、ビーム電流２
［mA］の電子ビームを用い、多結晶シリコン膜
１６をビームアニールして単結晶化した。
次いで、エツチング液としてNH4Ｆ溶液を用
い、第１図ｄに示す如くCVD酸化膜１７を除去
し、多結晶シリコン膜１６のビームアニールによ
り単結晶化した単結晶シリコン膜１８を露出させ
た。続いて、加速電圧320［keV］、ドーズ量１×
1013［cm-2］のボロンイオン（B+）を単結晶シリ
コン膜１８に注入し、該膜１８をP-層にした。
その後、第１図ｅに示す如く単結晶シリコン膜１
８上に第３のCVD酸化膜１９を厚さ2000［Å］堆
積した。
い、第１図ｄに示す如くCVD酸化膜１７を除去
し、多結晶シリコン膜１６のビームアニールによ
り単結晶化した単結晶シリコン膜１８を露出させ
た。続いて、加速電圧320［keV］、ドーズ量１×
1013［cm-2］のボロンイオン（B+）を単結晶シリ
コン膜１８に注入し、該膜１８をP-層にした。
その後、第１図ｅに示す如く単結晶シリコン膜１
８上に第３のCVD酸化膜１９を厚さ2000［Å］堆
積した。
次いで、第１図ｆ及び第２図に示す如く、
CVD酸化膜１９上に厚さ１［μm］のレジストを
塗布し、このレジストをパターニングして第１の
レジストパターン２０を形成した。続いて、リア
クテイブ・イオン・エツチング法（RIE法）を用
い、レジストパターン２０をマスクとしてCVD
酸化膜１９及び単結晶シリコン膜１８を選択的に
エツチング除去した。このとき、ゲート酸化膜１
５は単結晶シリコン膜１８をエツチングする際の
ストツパーとなる。なお、この工程により、素子
形成領域以外の部分が除去されたことになる。
CVD酸化膜１９上に厚さ１［μm］のレジストを
塗布し、このレジストをパターニングして第１の
レジストパターン２０を形成した。続いて、リア
クテイブ・イオン・エツチング法（RIE法）を用
い、レジストパターン２０をマスクとしてCVD
酸化膜１９及び単結晶シリコン膜１８を選択的に
エツチング除去した。このとき、ゲート酸化膜１
５は単結晶シリコン膜１８をエツチングする際の
ストツパーとなる。なお、この工程により、素子
形成領域以外の部分が除去されたことになる。
次いで、レジストパターン２０を除去したの
ち、第１図ｇ及び第３図に示す如く、新たに第２
のレジストパターン２１を形成した。そして、レ
ジストパターン２１若しくはCVD酸化膜１９で
覆われていない部分において、ゲート酸化膜１５
及びタングステン膜１３をRIE法により除去し
た。ここで、素子形成領域以外に残つたタングス
テン膜１３は、ゲート電極の引出し領域、つまり
配線層となる。
ち、第１図ｇ及び第３図に示す如く、新たに第２
のレジストパターン２１を形成した。そして、レ
ジストパターン２１若しくはCVD酸化膜１９で
覆われていない部分において、ゲート酸化膜１５
及びタングステン膜１３をRIE法により除去し
た。ここで、素子形成領域以外に残つたタングス
テン膜１３は、ゲート電極の引出し領域、つまり
配線層となる。
次いで、第１図ｈ及び第４図に示す如く、同じ
レジストパターン２１を用い、このレジストパタ
ーン２１をマスクとしてRIE法によりCVD酸化
膜１９を除去した。その後、加速電圧50［keV］、
ドーズ量１×1015［cm-2］のAs+イオンを全面に
注入し、単結晶シリコン膜１８にN+型の拡散層
を形成した。この拡散層は、MOSトランジスタ
のソース・ドレインをなすものである。
レジストパターン２１を用い、このレジストパタ
ーン２１をマスクとしてRIE法によりCVD酸化
膜１９を除去した。その後、加速電圧50［keV］、
ドーズ量１×1015［cm-2］のAs+イオンを全面に
注入し、単結晶シリコン膜１８にN+型の拡散層
を形成した。この拡散層は、MOSトランジスタ
のソース・ドレインをなすものである。
これ以降は、レジストパターン２１を除去し、
図示はしていないが全面にCVD酸化膜を堆積し、
通常のコンタクト開口工程及びAl等からなる配
線形成工程を順次行うことにより、Ｎチヤネル型
のMOSトランジスタが完成することになる。
図示はしていないが全面にCVD酸化膜を堆積し、
通常のコンタクト開口工程及びAl等からなる配
線形成工程を順次行うことにより、Ｎチヤネル型
のMOSトランジスタが完成することになる。
かくして本実施例方法によれば、従来必要とさ
れた素子分離のための熱工程を省略することが可
能となり、絶縁膜１２上に形成する半導体素子の
素子分離の際に、下層のシリコン基板１１におい
て再拡散が生じるのを未然に防止することができ
る。このため、シリコン基板１１にチヤネル長の
短い素子を形成しておくことができ、高集積化に
も有効である。また、素子形成領域の側壁を流れ
るチヤネル電流を抑えることが可能となるので、
絶縁膜１２上に形成するMOSトランジスタの素
子特性向上をはかり得る等の利点がある。
れた素子分離のための熱工程を省略することが可
能となり、絶縁膜１２上に形成する半導体素子の
素子分離の際に、下層のシリコン基板１１におい
て再拡散が生じるのを未然に防止することができ
る。このため、シリコン基板１１にチヤネル長の
短い素子を形成しておくことができ、高集積化に
も有効である。また、素子形成領域の側壁を流れ
るチヤネル電流を抑えることが可能となるので、
絶縁膜１２上に形成するMOSトランジスタの素
子特性向上をはかり得る等の利点がある。
なお、本発明は上述した実施例方法に限定され
るものではない。例えば、前記ゲート電極となる
導体膜はタングステンに限るものではなく、抵抗
値が低く融点が高いものであればよい。一般的に
は、シート抵抗が50［Ω］以下のリン拡散型の多
結晶シリコン膜や融点が1410［℃］以上の高融点
金属であれば用いることが可能である。また、絶
縁膜上に単結晶半導体膜を形成する方法として
は、非晶質若しくは多結晶の半導体薄膜をビーム
アニールするのが最も効果的であるが、実施例で
説明した電子ビームの代りにレーザビームやイオ
ンビーム等を用いることも可能である。また、実
施例ではＮチヤネル型のMOSトランジスタの製
造方法を示したが、Ｐチヤネル型のMOSトラン
ジスタにも適用できるのは、勿論のことである。
さらに、実施例では示していないが、シリコン基
板上に素子が既に形成されている場合において
も、何等問題なく、絶縁膜上にMOSトランジス
タを形成することが可能である。また、各層の膜
厚、エツチング方法等は、仕様に応じて適宜変更
可能である。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施することができる。
るものではない。例えば、前記ゲート電極となる
導体膜はタングステンに限るものではなく、抵抗
値が低く融点が高いものであればよい。一般的に
は、シート抵抗が50［Ω］以下のリン拡散型の多
結晶シリコン膜や融点が1410［℃］以上の高融点
金属であれば用いることが可能である。また、絶
縁膜上に単結晶半導体膜を形成する方法として
は、非晶質若しくは多結晶の半導体薄膜をビーム
アニールするのが最も効果的であるが、実施例で
説明した電子ビームの代りにレーザビームやイオ
ンビーム等を用いることも可能である。また、実
施例ではＮチヤネル型のMOSトランジスタの製
造方法を示したが、Ｐチヤネル型のMOSトラン
ジスタにも適用できるのは、勿論のことである。
さらに、実施例では示していないが、シリコン基
板上に素子が既に形成されている場合において
も、何等問題なく、絶縁膜上にMOSトランジス
タを形成することが可能である。また、各層の膜
厚、エツチング方法等は、仕様に応じて適宜変更
可能である。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施することができる。
第１図ａ〜ｈは本発明の一実施例方法に係わる
半導体装置の製造工程を示す断面図、第２図乃至
第４図はそれぞれ第１図ｆ〜ｈに相当する構造を
示す斜視図である。 １１……単結晶シリコン基板（半導体基板）、
１２……第１のCVD酸化膜（絶縁膜）、１３……
タングステン膜（導体膜）、１４……第１の多結
晶シリコン膜、１５……ゲート酸化膜、１６……
第２の多結晶シリコン膜、１７……第２のCVD
酸化膜（保護膜）、１８……単結晶シリコン膜
（単結晶半導体膜）、１９……第３のCVD酸化膜、
２０……第１のレジストパターン、２１……第２
のレジストパターン。
半導体装置の製造工程を示す断面図、第２図乃至
第４図はそれぞれ第１図ｆ〜ｈに相当する構造を
示す斜視図である。 １１……単結晶シリコン基板（半導体基板）、
１２……第１のCVD酸化膜（絶縁膜）、１３……
タングステン膜（導体膜）、１４……第１の多結
晶シリコン膜、１５……ゲート酸化膜、１６……
第２の多結晶シリコン膜、１７……第２のCVD
酸化膜（保護膜）、１８……単結晶シリコン膜
（単結晶半導体膜）、１９……第３のCVD酸化膜、
２０……第１のレジストパターン、２１……第２
のレジストパターン。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に堆積した絶縁膜上にMOSト
ランジスタを製造する半導体装置の製造方法にお
いて、前記絶縁膜上にゲート電極となる導体膜を
形成する工程と、次いで上記導体膜上にゲート酸
化膜を形成する工程と、次いで上記ゲート酸化膜
上に単結晶半導体膜を形成する工程と、次いで素
子形成領域以外の上記単結晶半導体膜を除去する
工程と、次いで素子形成領域以外の前記導体膜を
選択的にエツチングして配線層を形成する工程
と、次いでイオン注入により前記単結晶半導体膜
中にソース・ドレインとなる拡散層を形成する工
程とを含むことを特徴とする半導体装置の製造方
法。 ２ 前記導体膜として、シート抵抗が50［Ω］以
下の半導体膜或いは融点が1410［℃］以上の高融
点金属膜を用いたことを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。 ３ 前記ゲート酸化膜として、膜厚が1000［Å］
以下の熱酸化膜を用いたことを特徴とする特許請
求の範囲第１項記載の半導体装置の製造方法。 ４ 前記単結晶半導体膜を形成する工程として、
前記ゲート酸化膜上に非晶質若しくは多結晶の半
導体膜を堆積したのち、レーザビーム或いは荷電
ビームの照射により該半導体膜を溶融・再結晶化
することを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9324886A JPS6354769A (ja) | 1986-04-24 | 1986-04-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9324886A JPS6354769A (ja) | 1986-04-24 | 1986-04-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6354769A JPS6354769A (ja) | 1988-03-09 |
| JPH0588543B2 true JPH0588543B2 (ja) | 1993-12-22 |
Family
ID=14077206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9324886A Granted JPS6354769A (ja) | 1986-04-24 | 1986-04-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6354769A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3122995B2 (ja) * | 1989-02-27 | 2001-01-09 | 株式会社日立製作所 | 液晶表示装置 |
-
1986
- 1986-04-24 JP JP9324886A patent/JPS6354769A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6354769A (ja) | 1988-03-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |