JP3122995B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JP3122995B2 JP3122995B2 JP4299189A JP4299189A JP3122995B2 JP 3122995 B2 JP3122995 B2 JP 3122995B2 JP 4299189 A JP4299189 A JP 4299189A JP 4299189 A JP4299189 A JP 4299189A JP 3122995 B2 JP3122995 B2 JP 3122995B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- area
- thin film
- semiconductor elements
- film semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
- Shift Register Type Memory (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、液晶表示装置に係り、特に表示部の駆動回
路を同一基板に内蔵した周辺回路内蔵型の液晶表示装置
に関する。
路を同一基板に内蔵した周辺回路内蔵型の液晶表示装置
に関する。
近年，ガラス等の絶縁基板上に形成した半導体膜を活
性層とした薄膜能動素子を用いた薄膜半導体装置の開発
が活発になりつつある。代表的なものとしてはアクティ
ブマトリックス方式の液晶ディスプレイやファクシミリ
用のライン光センサ等がある。これらの半導体装置の高
性能化，長尺化の動向から，より高性能の素子が要求さ
れている。このためには，低温でより良質の多結晶また
は単結晶膜を形成することが必要とされている。
性層とした薄膜能動素子を用いた薄膜半導体装置の開発
が活発になりつつある。代表的なものとしてはアクティ
ブマトリックス方式の液晶ディスプレイやファクシミリ
用のライン光センサ等がある。これらの半導体装置の高
性能化，長尺化の動向から，より高性能の素子が要求さ
れている。このためには，低温でより良質の多結晶また
は単結晶膜を形成することが必要とされている。
多結晶または単結晶膜の低温形成法としては，レーザ
ビームの照射により半導体を再結晶化する謂ゆるレーザ
アニール法が従来より用いられている。レーザアニール
技術に関しては例えば，特開昭57−187933号公報などが
挙げられる。
ビームの照射により半導体を再結晶化する謂ゆるレーザ
アニール法が従来より用いられている。レーザアニール
技術に関しては例えば，特開昭57−187933号公報などが
挙げられる。
レーザアニール技術においては，素子特性の均一化す
なわち場所による膜の結晶性のバラツキを小さくするこ
とが重要な課題である。上記従来技術は結晶性の良い半
導体膜を得ることについては考慮されているが，結晶性
の均一化という点に関しては配慮されていない。場所に
よる結晶性の違いから素子特性がばらつくと，素子単独
では良好な特性を持っても，複数の素子により回路を構
成すると，素子間の特性のバラツキから所望の回路動作
が得られず使用に供すことは不可能となる。レーザアニ
ールを用いた時の結晶性のバラツキは再結晶化時の冷却
速度のバラツキに起因する。以下のことについて第２図
に従って説明する。
なわち場所による膜の結晶性のバラツキを小さくするこ
とが重要な課題である。上記従来技術は結晶性の良い半
導体膜を得ることについては考慮されているが，結晶性
の均一化という点に関しては配慮されていない。場所に
よる結晶性の違いから素子特性がばらつくと，素子単独
では良好な特性を持っても，複数の素子により回路を構
成すると，素子間の特性のバラツキから所望の回路動作
が得られず使用に供すことは不可能となる。レーザアニ
ールを用いた時の結晶性のバラツキは再結晶化時の冷却
速度のバラツキに起因する。以下のことについて第２図
に従って説明する。
第２図は，ガラス基板101上に面積が10×50μm2およ
び400×400μm2の非晶質Si（ａ−Si）膜102を形成し，
さらにこの上にキャッピング膜としてSiO2膜103を形成
した後，（第２図（ａ））XeClエキシマレーザ光を200m
J/cm2のパワーで照射（第２図（ｂ））の時，膜内の結
晶性を微小部Ｘ線回折法により評価した結果である（第
２図（ｃ），（ｄ））。同図（ｃ）に示すように，面積
が10×50μm2の膜では膜内の結晶性はほぼ均一となって
いるのに対し，面積が400×400μm2と大きい膜では，膜
の端部近くでは高い結晶性を示すが，膜中央部に向かう
に従って結晶性は低下し，端から100μｍ以上離れた場
所で全く結晶化が生じていない。これは面積の大きな膜
など熱容量が大きく，レーザ光のパワーが十分強くない
場合には膜の結晶化を生ぜしめるには熱エネルギーが不
足するためと考えられる。膜の端部でのみ結晶化が起こ
るのは，端部は熱伝導の悪いSiO2膜により熱の放散が中
央に比べて抑えられるためのと思われる。
び400×400μm2の非晶質Si（ａ−Si）膜102を形成し，
さらにこの上にキャッピング膜としてSiO2膜103を形成
した後，（第２図（ａ））XeClエキシマレーザ光を200m
J/cm2のパワーで照射（第２図（ｂ））の時，膜内の結
晶性を微小部Ｘ線回折法により評価した結果である（第
２図（ｃ），（ｄ））。同図（ｃ）に示すように，面積
が10×50μm2の膜では膜内の結晶性はほぼ均一となって
いるのに対し，面積が400×400μm2と大きい膜では，膜
の端部近くでは高い結晶性を示すが，膜中央部に向かう
に従って結晶性は低下し，端から100μｍ以上離れた場
所で全く結晶化が生じていない。これは面積の大きな膜
など熱容量が大きく，レーザ光のパワーが十分強くない
場合には膜の結晶化を生ぜしめるには熱エネルギーが不
足するためと考えられる。膜の端部でのみ結晶化が起こ
るのは，端部は熱伝導の悪いSiO2膜により熱の放散が中
央に比べて抑えられるためのと思われる。
面積の大きな膜全体を結晶化させるためには，レーザ
光のパワーを上げれば良いが，パワーを上げすぎると面
積の小さい膜の表面荒れが剥離が生ずるという別の問題
が生ずる。従って，上記の従来の技術では均一な結晶性
を全ての膜にわたって実現することは困難である。
光のパワーを上げれば良いが，パワーを上げすぎると面
積の小さい膜の表面荒れが剥離が生ずるという別の問題
が生ずる。従って，上記の従来の技術では均一な結晶性
を全ての膜にわたって実現することは困難である。
第３図は従来のレーザアニール技術を用いて実際に絶
縁基板上に多結晶シリコン膜により形成した回路の一例
である。同図（ｂ）は同図（ａ）に示した３段のインバ
ータ回路の平面パターンである。ここでトランジスタQ5
およびQ6は大きな駆動能力を得るためにチャネル幅を15
00μｍと大きくしている。このため,Q5,Q6の活性層とな
るシリコン膜201の面積Siは140×1500＝2.1×105μm2と
トランジスタQ1,Q2の活性層となる最も小さなシリコン
膜の201の面積Si＝2.8×103μm2に比べ75倍の大きさと
なっている。従って，上記の理由によりシリコン膜201
〜203の間を同一のレーザパワーを再結晶化した場合，
結晶性のバラツキが生じ，結果として所望のインバータ
出力Vy edが得られない。
縁基板上に多結晶シリコン膜により形成した回路の一例
である。同図（ｂ）は同図（ａ）に示した３段のインバ
ータ回路の平面パターンである。ここでトランジスタQ5
およびQ6は大きな駆動能力を得るためにチャネル幅を15
00μｍと大きくしている。このため,Q5,Q6の活性層とな
るシリコン膜201の面積Siは140×1500＝2.1×105μm2と
トランジスタQ1,Q2の活性層となる最も小さなシリコン
膜の201の面積Si＝2.8×103μm2に比べ75倍の大きさと
なっている。従って，上記の理由によりシリコン膜201
〜203の間を同一のレーザパワーを再結晶化した場合，
結晶性のバラツキが生じ，結果として所望のインバータ
出力Vy edが得られない。
本発明の目的は，これら従来技術の問題を解決し，良
好な結晶性が得られるレーザアニール法の特徴を生かし
ながら，結晶性のばらつきを最小限抑え高性能の薄膜半
導体素子を得ることにより高精細の液晶表示装置を提供
することにある。
好な結晶性が得られるレーザアニール法の特徴を生かし
ながら，結晶性のばらつきを最小限抑え高性能の薄膜半
導体素子を得ることにより高精細の液晶表示装置を提供
することにある。
本発明は，レーザアニールによる結晶性のばらつきを
小さくするために，レーザ再結晶化する半導体膜をあら
かじめ複数の島状にパターニングし，かつ個々の島の面
積は1.6×105μm2以下とし，各々の内で，面積の最大値
と最小値の比を50以下として液晶表示装置の薄膜半導体
素子を構成したものである。
小さくするために，レーザ再結晶化する半導体膜をあら
かじめ複数の島状にパターニングし，かつ個々の島の面
積は1.6×105μm2以下とし，各々の内で，面積の最大値
と最小値の比を50以下として液晶表示装置の薄膜半導体
素子を構成したものである。
本発明において，レーザ再結晶化する半導体膜の面積
を1.6×105μm2以下に制御することにより，膜の熱容量
を小さくして比較的低いレーザパワーでも膜全体が均一
に結晶化せしめることができる。また，再結晶化する膜
の内で少なくとも能動素子の活性層として用いるものの
面積の最小値と最大値の比を50以下とすることにより，
各々の膜の熱容量の違いを小さくして結晶性のバラツキ
を抑えることができる。
を1.6×105μm2以下に制御することにより，膜の熱容量
を小さくして比較的低いレーザパワーでも膜全体が均一
に結晶化せしめることができる。また，再結晶化する膜
の内で少なくとも能動素子の活性層として用いるものの
面積の最小値と最大値の比を50以下とすることにより，
各々の膜の熱容量の違いを小さくして結晶性のバラツキ
を抑えることができる。
以下，本発明の一実施例を第１図により説明する。第
１図は第３図に示したものと同様な回路を発明の方法に
より絶縁基板上に構成したものである。本実施例におい
ては，チャネル幅1500μｍの出力段のトランジスタQ5,Q
6は，互いに分離されたチャネル幅50μｍのサブトラン
ジスタを30個並列に接続することで構成されている。各
々のサブトランスの活性層は,40×50μm2のシリコン膜2
07であり、これらのシリコン膜207は熱的に絶縁されて
いる。従って，シリコン膜の201,202,207をレーザ照射
によって結晶化した時に，各々のシリコン膜の熱容量値
が近い値となっているため膜の結晶性のバラツキを小さ
くできることにより良好なインバータ特性が得られる。
１図は第３図に示したものと同様な回路を発明の方法に
より絶縁基板上に構成したものである。本実施例におい
ては，チャネル幅1500μｍの出力段のトランジスタQ5,Q
6は，互いに分離されたチャネル幅50μｍのサブトラン
ジスタを30個並列に接続することで構成されている。各
々のサブトランスの活性層は,40×50μm2のシリコン膜2
07であり、これらのシリコン膜207は熱的に絶縁されて
いる。従って，シリコン膜の201,202,207をレーザ照射
によって結晶化した時に，各々のシリコン膜の熱容量値
が近い値となっているため膜の結晶性のバラツキを小さ
くできることにより良好なインバータ特性が得られる。
第４図は，第１の実施例に示した装置の製造プロセス
の概略を示したものである。
の概略を示したものである。
ガラス基板101上に減圧CVD法によりａ−Si膜102を100
nm堆積する。次にこのａ−Si膜102を通常のホットエッ
チング工程により複数の膜に分離する。次にキャッピン
グ膜として常圧CVD法によりSiO2膜103を100nm堆積す
る。ここで波長308nmのXeClエキシマレーザ光を200mJ/c
m2のパワーでSiO2103の上からSi膜に照射し再結晶化し
て多結晶Si膜108を得る。次にSiO2膜103をフッ酸処理に
より除去後，ゲート絶縁膜としてSiO2膜104,150nmを常
圧CVDにより，続いてゲート電極としてａ−Si膜105,150
nmを減圧CVD法により形成する。次に，ゲートSi膜105と
ゲート絶縁膜104を所定の形状にパターニング後，イオ
ン注入法によりゲート電極およびソース，ドレイン領域
に31Pイオンを注入し,600℃で10時間熱処理として抵抗
層を得る。次に，保護膜としてPSG膜106を常圧CVD法に
より堆積し，コンタクトスルホール開口後,Al電極107を
スパッタ法により堆積し，これをパターニングして第１
図の構造の回路を得る。
nm堆積する。次にこのａ−Si膜102を通常のホットエッ
チング工程により複数の膜に分離する。次にキャッピン
グ膜として常圧CVD法によりSiO2膜103を100nm堆積す
る。ここで波長308nmのXeClエキシマレーザ光を200mJ/c
m2のパワーでSiO2103の上からSi膜に照射し再結晶化し
て多結晶Si膜108を得る。次にSiO2膜103をフッ酸処理に
より除去後，ゲート絶縁膜としてSiO2膜104,150nmを常
圧CVDにより，続いてゲート電極としてａ−Si膜105,150
nmを減圧CVD法により形成する。次に，ゲートSi膜105と
ゲート絶縁膜104を所定の形状にパターニング後，イオ
ン注入法によりゲート電極およびソース，ドレイン領域
に31Pイオンを注入し,600℃で10時間熱処理として抵抗
層を得る。次に，保護膜としてPSG膜106を常圧CVD法に
より堆積し，コンタクトスルホール開口後,Al電極107を
スパッタ法により堆積し，これをパターニングして第１
図の構造の回路を得る。
本実施例においては再結晶化するSi膜の面積の最大値
は7.0×103μm2,最小値は2.8×103μm2となっおり，最
大値と最小値の比は2.5に構成されている。この面積比
は50以下であれば，素子特性のバラツキは実用上問題な
い程度に抑えることができる。また膜の面積の最大値に
ついては400μｍ×400μｍ＝1.6×105μm2以上になると
レーザパワー200mJ/cm2では均一に結晶化されなくな
る。これを均一に結晶化するためにはレーザパワーを上
げれば良いが，レーザパワーが220mJ/cm2以上になる
と，特に面積が小さい膜で表面凹凸が生じ素子特性が低
下するこのために再結晶化するSi膜の面積は1.6×105μ
m2以下に設定することが望ましい。
は7.0×103μm2,最小値は2.8×103μm2となっおり，最
大値と最小値の比は2.5に構成されている。この面積比
は50以下であれば，素子特性のバラツキは実用上問題な
い程度に抑えることができる。また膜の面積の最大値に
ついては400μｍ×400μｍ＝1.6×105μm2以上になると
レーザパワー200mJ/cm2では均一に結晶化されなくな
る。これを均一に結晶化するためにはレーザパワーを上
げれば良いが，レーザパワーが220mJ/cm2以上になる
と，特に面積が小さい膜で表面凹凸が生じ素子特性が低
下するこのために再結晶化するSi膜の面積は1.6×105μ
m2以下に設定することが望ましい。
上記の実施例は，非常に簡単な回路に関するものであ
るが，本発明の構造は絶縁基板上に形成される種々の薄
膜半導体装置に適用可能である。例えば，同一基板上に
駆動回路を内蔵した画像表示用のアクティブマトリック
ス基板において，駆動回路を構成するトランジスタに対
し本発明の構造を適用すれば，高い電流駆動能力を有す
るトランジスタが均一に作成できるため，高速動作可能
な駆動回路が構成できる。これにより，より大形あるは
い高精細の表示装置が実現される。
るが，本発明の構造は絶縁基板上に形成される種々の薄
膜半導体装置に適用可能である。例えば，同一基板上に
駆動回路を内蔵した画像表示用のアクティブマトリック
ス基板において，駆動回路を構成するトランジスタに対
し本発明の構造を適用すれば，高い電流駆動能力を有す
るトランジスタが均一に作成できるため，高速動作可能
な駆動回路が構成できる。これにより，より大形あるは
い高精細の表示装置が実現される。
第５図は本発明の構造のアクティブマトリックス基板
上により表示装置を構成したものである。
上により表示装置を構成したものである。
ガラス基板101上に形成された走査配線301と信号配線
302とがマトリックス状に形成され，その交差点近傍に
薄膜トランジスタ300が形成され，透明電極からなる画
素電極らを駆動する。走査配線301と信号配線302はそれ
ぞれ走査側駆動304及び信号側駆動回路305に接続され駆
動される。液晶層306を挟んで対向するガラス基板309上
には透明電極よりなる対向電極307およびカラーフィル
タ308が形成され一対のガラス基板101,309を挟むように
偏光板310が設けられる。光源からの光の透過量を画素
電極ら部分で調整することにより薄膜トランジスタ駆動
型のカラー液晶表示装置が構成される。本発明の構造は
駆動回路を高性能化できるため，液晶表示装置の大形
化，高精細化に適しており，ビデオターミナル，ワーク
ステション，高品位TVなどが実現される。
302とがマトリックス状に形成され，その交差点近傍に
薄膜トランジスタ300が形成され，透明電極からなる画
素電極らを駆動する。走査配線301と信号配線302はそれ
ぞれ走査側駆動304及び信号側駆動回路305に接続され駆
動される。液晶層306を挟んで対向するガラス基板309上
には透明電極よりなる対向電極307およびカラーフィル
タ308が形成され一対のガラス基板101,309を挟むように
偏光板310が設けられる。光源からの光の透過量を画素
電極ら部分で調整することにより薄膜トランジスタ駆動
型のカラー液晶表示装置が構成される。本発明の構造は
駆動回路を高性能化できるため，液晶表示装置の大形
化，高精細化に適しており，ビデオターミナル，ワーク
ステション，高品位TVなどが実現される。
また，本発明の構造は上記の例だけでなく，例えば，
ファクシミリ用のラインセンサ用の駆動回路などの，絶
縁基板上に形成される光電変換装置の駆動回路へも適用
可能である。本発明によれば高性能の駆動回路が得られ
るため，高精細，高感度かつ高速の光電変換装置が実現
できる。
ファクシミリ用のラインセンサ用の駆動回路などの，絶
縁基板上に形成される光電変換装置の駆動回路へも適用
可能である。本発明によれば高性能の駆動回路が得られ
るため，高精細，高感度かつ高速の光電変換装置が実現
できる。
上記の実施例では半導体膜としてはシリコンを対象と
して説明したが，本発明はこれに限られずGe,SiGe,GaA
s,ZnSeなどの他へ半導体についても適用可能である。
して説明したが，本発明はこれに限られずGe,SiGe,GaA
s,ZnSeなどの他へ半導体についても適用可能である。
また，再結晶化の手段としは上記実施例で説明したXe
Clエキシマレーザ光に限らずAraレーザ,ArFエキシマレ
ーザなどの他の種類のレーザや，電子ビームあるいはイ
オンビームを用いることも可能である。
Clエキシマレーザ光に限らずAraレーザ,ArFエキシマレ
ーザなどの他の種類のレーザや，電子ビームあるいはイ
オンビームを用いることも可能である。
以上のように，本発明によればレーザ再結晶化する半
導体膜の面積を1.6×105μm2以下とし，半導体膜の内，
最小の面積と最大の面積の比を50以下して構成すること
により，膜の結晶性のバラツキを抑え，高性能な能動素
子を均一に形成できる効果がある。
導体膜の面積を1.6×105μm2以下とし，半導体膜の内，
最小の面積と最大の面積の比を50以下して構成すること
により，膜の結晶性のバラツキを抑え，高性能な能動素
子を均一に形成できる効果がある。
第１図は本発明の一実施例を示した回路図と平面図であ
る。第２図は従来技術における膜の結晶性のバラツキを
説明したものである。第３図は従来技術の一例の回路図
と平面図である。第４図は本発明の実施例の工程の断面
構造図である。第５図は薄膜トランジスタ駆動型液晶表
示装置の構造を示す斜視図である。 101……ガラス基板,102……ａ−Si膜， 103……SiO2膜,104……ゲート絶縁膜,105……ゲートSi
膜,106……保護膜， 107……Al電極,108……多結晶膜,201,202,203……Si膜,
107……Al電極， 301……走査配線,302……信号配線,303……薄膜トラン
ジスタ,304……走査側駆動回路， 305……信号川駆動回路,306……液晶層， 307……対向電極,308……カラーフィルタ， 309……ガラス基板,310……偏向板
る。第２図は従来技術における膜の結晶性のバラツキを
説明したものである。第３図は従来技術の一例の回路図
と平面図である。第４図は本発明の実施例の工程の断面
構造図である。第５図は薄膜トランジスタ駆動型液晶表
示装置の構造を示す斜視図である。 101……ガラス基板,102……ａ−Si膜， 103……SiO2膜,104……ゲート絶縁膜,105……ゲートSi
膜,106……保護膜， 107……Al電極,108……多結晶膜,201,202,203……Si膜,
107……Al電極， 301……走査配線,302……信号配線,303……薄膜トラン
ジスタ,304……走査側駆動回路， 305……信号川駆動回路,306……液晶層， 307……対向電極,308……カラーフィルタ， 309……ガラス基板,310……偏向板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 胡 中行 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 安藤 英美 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (56)参考文献 特開 昭57−109322（ＪＰ，Ａ) 特開 昭61−13670（ＪＰ，Ａ) 特開 昭58−206121（ＪＰ，Ａ) 特開 昭63−54769（ＪＰ，Ａ) 特開 昭58−143375（ＪＰ，Ａ)
Claims (1)
- 【請求項１】同一基板上に表示領域と、この表示領域を
駆動するための駆動回路領域とを有する液晶表示装置で
あって、 前記表示領域にはマトリクス状に複数の薄膜半導体素子
が形成され、 前記駆動回路領域には複数の薄膜半導体素子が形成さ
れ、 前記表示領域に形成された薄膜半導体素子と前記駆動回
路領域に形成された薄膜半導体素子の能動層は、レーザ
ー光、電子ビーム、又はイオンビーム照射により結晶化
した１又は２以上のSi膜の領域で構成され、 それぞれのSi膜の領域の面積は1.6×105μm2以下であ
り、 これらの領域の面積の最大値と最小値の比が50以下であ
り、 前記駆動回路領域に形成された複数の薄膜半導体素子は
能動層の面積が異なる複数種類のサイズの薄膜半導体素
子を有することを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299189A JP3122995B2 (ja) | 1989-02-27 | 1989-02-27 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299189A JP3122995B2 (ja) | 1989-02-27 | 1989-02-27 | 液晶表示装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000231354A Division JP3183294B2 (ja) | 1989-02-27 | 2000-07-26 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02224255A JPH02224255A (ja) | 1990-09-06 |
| JP3122995B2 true JP3122995B2 (ja) | 2001-01-09 |
Family
ID=12651496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4299189A Expired - Lifetime JP3122995B2 (ja) | 1989-02-27 | 1989-02-27 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3122995B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW237562B (ja) | 1990-11-09 | 1995-01-01 | Semiconductor Energy Res Co Ltd | |
| JPH0611729A (ja) * | 1992-06-29 | 1994-01-21 | Kodo Eizo Gijutsu Kenkyusho:Kk | 液晶表示装置およびその製造方法 |
| TW403972B (en) | 1993-01-18 | 2000-09-01 | Semiconductor Energy Lab | Method of fabricating mis semiconductor device |
| US7271410B2 (en) | 1995-03-28 | 2007-09-18 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix circuit |
| JPH08264802A (ja) | 1995-03-28 | 1996-10-11 | Semiconductor Energy Lab Co Ltd | 半導体作製方法、薄膜トランジスタ作製方法および薄膜トランジスタ |
| US6700096B2 (en) * | 2001-10-30 | 2004-03-02 | Semiconductor Energy Laboratory Co., Ltd. | Laser apparatus, laser irradiation method, manufacturing method for semiconductor device, semiconductor device, production system for semiconductor device using the laser apparatus, and electronic equipment |
| JP2004006974A (ja) * | 2003-08-04 | 2004-01-08 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス回路の作製方法 |
| JP5116277B2 (ja) | 2006-09-29 | 2013-01-09 | 株式会社半導体エネルギー研究所 | 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器 |
| JP6419900B2 (ja) * | 2017-06-20 | 2018-11-07 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP6845821B2 (ja) * | 2018-03-02 | 2021-03-24 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2019197607A (ja) * | 2019-05-22 | 2019-11-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2020076964A (ja) * | 2019-09-26 | 2020-05-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2022068138A (ja) * | 2020-12-01 | 2022-05-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP7049433B2 (ja) * | 2020-12-01 | 2022-04-06 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4409724A (en) * | 1980-11-03 | 1983-10-18 | Texas Instruments Incorporated | Method of fabricating display with semiconductor circuits on monolithic structure and flat panel display produced thereby |
| JPS58206121A (ja) * | 1982-05-27 | 1983-12-01 | Toshiba Corp | 薄膜半導体装置の製造方法 |
| FR2566583B1 (fr) * | 1984-06-22 | 1986-09-19 | Thomson Csf | Procede de fabrication d'au moins un transistor a effet de champ en couche mince, et transistor obtenu par ce procede |
| JPS6354769A (ja) * | 1986-04-24 | 1988-03-09 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
-
1989
- 1989-02-27 JP JP4299189A patent/JP3122995B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02224255A (ja) | 1990-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3503427B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3326654B2 (ja) | 表示用半導体チップの製造方法 | |
| JP3122995B2 (ja) | 液晶表示装置 | |
| US7816196B2 (en) | Laser mask and crystallization method using the same | |
| US6452213B1 (en) | Semiconductor device having first, second and third non-crystalline films sequentially formed on insulating base with second film having thermal conductivity not lower than that of first film and not higher than that of third film, and method of manufacturing the same | |
| JP2001217423A (ja) | 薄膜半導体装置及び表示装置とその製造方法 | |
| KR100753568B1 (ko) | 비정질 반도체층의 결정화방법 및 이를 이용한 액정표시소자의 제조방법 | |
| JPH08148430A (ja) | 多結晶半導体薄膜の作成方法 | |
| JP3468003B2 (ja) | 表示用薄膜半導体装置 | |
| JP3896624B2 (ja) | 薄膜半導体装置及びそれを用いた表示装置 | |
| JPH0362971A (ja) | 薄膜トランジスタ | |
| JP3864476B2 (ja) | 薄膜半導体装置 | |
| US7491972B1 (en) | Polysilicon semiconductor thin film substrate, method for producing the same, semiconductor device, and electronic device | |
| KR100710621B1 (ko) | 박막트랜지스터형 어레이기판의 액티브층 제조방법 | |
| JPH09260676A (ja) | 薄膜トランジスタの製造方法 | |
| JP3347340B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0142146B2 (ja) | ||
| JP3183294B2 (ja) | 液晶表示装置 | |
| JPH09213965A (ja) | 半導体装置の製造方法 | |
| JPH04340725A (ja) | 薄膜トランジスタの製造方法 | |
| JP3326650B2 (ja) | 半導体装置の製造方法 | |
| KR20030015617A (ko) | 결정질 실리콘의 제조방법 | |
| JPH0541519A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP3465772B2 (ja) | 半導体装置の製造方法 | |
| JPH0645607A (ja) | 液晶表示装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071027 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081027 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091027 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091027 Year of fee payment: 9 |