JPH02224255A - 液晶表示装置 - Google Patents
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- JPH02224255A JPH02224255A JP1042991A JP4299189A JPH02224255A JP H02224255 A JPH02224255 A JP H02224255A JP 1042991 A JP1042991 A JP 1042991A JP 4299189 A JP4299189 A JP 4299189A JP H02224255 A JPH02224255 A JP H02224255A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
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- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁基板上に形成した半導体素子によって構成
される薄膜半導体装置に係り、特に高性能な回路を良好
な均一性をもって形成できる薄膜半導体装置の構造に関
する。
される薄膜半導体装置に係り、特に高性能な回路を良好
な均一性をもって形成できる薄膜半導体装置の構造に関
する。
近年、ガラス等の絶縁基板上に形成した半導体膜を活性
層とした薄膜能動素子を用いた薄膜半導体装置の開発が
活発になりつつある6代表的なものとしてはアクティブ
マトリックス方式の液晶デイスプレィやファクシミリ用
のライン光センサ等がある。これらの半導体装置の高性
能化、長尺化の動向から、より高性能の素子が要求され
ている。
層とした薄膜能動素子を用いた薄膜半導体装置の開発が
活発になりつつある6代表的なものとしてはアクティブ
マトリックス方式の液晶デイスプレィやファクシミリ用
のライン光センサ等がある。これらの半導体装置の高性
能化、長尺化の動向から、より高性能の素子が要求され
ている。
このためには、低温でより良質の多結晶または単結晶膜
を形成することが必要とされている。
を形成することが必要とされている。
多結晶または単結晶膜の低温形成法としては。
レーザビームの照射により半導体を再結晶化する謂ゆる
レーザアニール法が従来より用いられている。レーザア
ニール技術に関しては例えば、特開昭57−18793
3号公報などが挙げられる。
レーザアニール法が従来より用いられている。レーザア
ニール技術に関しては例えば、特開昭57−18793
3号公報などが挙げられる。
レーザアニール技術においては、素子特性の均一化すな
わち場所による膜の結晶性のバラツキを小さくすること
が重要な課題である。上記従来技術は結晶性の良い半導
体膜を得ることについては考慮されているが、結晶性の
均一化という点に関しては配慮されていない。場所によ
る結晶性の違いから素子特性がばらつくと、素子単独で
は良好な特性を持っても、複数の素子により回路を構成
すると、素子間の特性のバラツキから所望の回路動作が
得られず使用に供すことは不可能となる。
わち場所による膜の結晶性のバラツキを小さくすること
が重要な課題である。上記従来技術は結晶性の良い半導
体膜を得ることについては考慮されているが、結晶性の
均一化という点に関しては配慮されていない。場所によ
る結晶性の違いから素子特性がばらつくと、素子単独で
は良好な特性を持っても、複数の素子により回路を構成
すると、素子間の特性のバラツキから所望の回路動作が
得られず使用に供すことは不可能となる。
レーザアニールを用いた時の結晶性のバラツキは再結晶
化時の冷却速度のバラツキに起因する。以下のことにつ
いて第2図に従って説明する。
化時の冷却速度のバラツキに起因する。以下のことにつ
いて第2図に従って説明する。
第2図は、ガラス基板101上に面積がl0X50μm
2および400X400μm2の非晶質5i(a−3i
)膜102を形成し、さらにこの上にキャッピング膜と
してSin、膜103を形成した後、(第2図(a))
XeC(1エキシマレーザ光を200mJ/am”のパ
ワーで照射(第2゛図(b))の時、膜内の結晶性を微
小部Xi回折法により評価した結果である(第2図(c
)、(d))。同図(c)に示すように2面積が10x
50μm8の膜では膜内の結晶性はほぼ均一となってい
るのに対し9面積が400X400μm2と大きい膜で
は、膜の端部近くでは高い結晶性を示すが、膜中央部に
向かうに従って結晶性は低下し、端から100μm以上
離れ以上所で全く結晶化が生じていない、これは面積の
大きな膜など熱容量が大きく、レーザ光のパワーが十分
強くない場合には膜の結晶化を生ぜしめるには熱エネル
ギーが不足するためと考えられる。膜の端部でのみ結晶
化が起こるのは、端部は熱伝導の悪い5in2膜により
熱の放散が中央に比べて抑えられるためのと思われる。
2および400X400μm2の非晶質5i(a−3i
)膜102を形成し、さらにこの上にキャッピング膜と
してSin、膜103を形成した後、(第2図(a))
XeC(1エキシマレーザ光を200mJ/am”のパ
ワーで照射(第2゛図(b))の時、膜内の結晶性を微
小部Xi回折法により評価した結果である(第2図(c
)、(d))。同図(c)に示すように2面積が10x
50μm8の膜では膜内の結晶性はほぼ均一となってい
るのに対し9面積が400X400μm2と大きい膜で
は、膜の端部近くでは高い結晶性を示すが、膜中央部に
向かうに従って結晶性は低下し、端から100μm以上
離れ以上所で全く結晶化が生じていない、これは面積の
大きな膜など熱容量が大きく、レーザ光のパワーが十分
強くない場合には膜の結晶化を生ぜしめるには熱エネル
ギーが不足するためと考えられる。膜の端部でのみ結晶
化が起こるのは、端部は熱伝導の悪い5in2膜により
熱の放散が中央に比べて抑えられるためのと思われる。
面積の大きな膜全体を結晶化させるためには。
レーザ光のパワーを上げれば良いが、パワーを上げすぎ
ると面積の小さい膜の表面荒れが剥離が生ずるという別
の問題が生ずる。従って、上記の従来の技術では均一な
結晶性を全ての膜にわたって実現することは困難である
。
ると面積の小さい膜の表面荒れが剥離が生ずるという別
の問題が生ずる。従って、上記の従来の技術では均一な
結晶性を全ての膜にわたって実現することは困難である
。
第3図は従来のレーザアニール議事溝つを用いて実際に
絶縁基板上に多結晶シリコン膜により形成した回路の一
例である。同図(b)は同図(a)に示した3段のイン
バータ回路の平面パターンである、ここでトランジスタ
Q、およびO6は大きな駆動能力を得るためにチャネル
幅を1500μmと大きくしている。このためl QS
I Qftの活性層となるシリコン膜201の面積Si
は140X1500=2.l×105μm”とトランジ
スタQltQ、の活性層となる最も小さなシリコン膜の
201の面積5i=2.8X103μm”に比ベア5倍
の大きさとなっている。従って、上記の理由によりシリ
コン膜201〜203の間を同一のレーザパワーを再結
晶化した場合、結晶性のバラツキが生じ。
絶縁基板上に多結晶シリコン膜により形成した回路の一
例である。同図(b)は同図(a)に示した3段のイン
バータ回路の平面パターンである、ここでトランジスタ
Q、およびO6は大きな駆動能力を得るためにチャネル
幅を1500μmと大きくしている。このためl QS
I Qftの活性層となるシリコン膜201の面積Si
は140X1500=2.l×105μm”とトランジ
スタQltQ、の活性層となる最も小さなシリコン膜の
201の面積5i=2.8X103μm”に比ベア5倍
の大きさとなっている。従って、上記の理由によりシリ
コン膜201〜203の間を同一のレーザパワーを再結
晶化した場合、結晶性のバラツキが生じ。
結果として所望のインバータ出力V ’ e aが得ら
れない。
れない。
本発明の目的は、これら従来技術の問題を解決し、良好
な結晶性が得られるレーザアニール法の特徴を生かしな
がら、結晶性のばらつきを最小限抑え高性能の回路を得
ることを可能とす薄膜半導体装置の構造および製造方法
を提供することにある。
な結晶性が得られるレーザアニール法の特徴を生かしな
がら、結晶性のばらつきを最小限抑え高性能の回路を得
ることを可能とす薄膜半導体装置の構造および製造方法
を提供することにある。
本発明は、レーザアニールによる結晶性のばらつきを小
さくするために、レーザ再結晶化する半導体膜をあらか
じめ複数の島状にバターニングし。
さくするために、レーザ再結晶化する半導体膜をあらか
じめ複数の島状にバターニングし。
かつ個々の島の面積は1.6 X 10’μm2以下と
し。
し。
各々の内で2面積の最大値と最小値の比を50以下とし
て能動素子を構成したものである。
て能動素子を構成したものである。
本発明において、レーザ再結晶化する半導体膜の面積を
1.6 X 10’μm2以下に制御することにより、
膜の熱容量を小さくして比較的低いレーザパワーでも膜
全体が均一に結晶化せしめることができる。また、再結
晶化する膜の内で少なくとも能動素子の活性層として用
いるものの面積の最小値と最大値の比を50以下とする
ことにより、各々の膜の熱容量の違いを小さくして結晶
性のバラツキを抑えることができる。
1.6 X 10’μm2以下に制御することにより、
膜の熱容量を小さくして比較的低いレーザパワーでも膜
全体が均一に結晶化せしめることができる。また、再結
晶化する膜の内で少なくとも能動素子の活性層として用
いるものの面積の最小値と最大値の比を50以下とする
ことにより、各々の膜の熱容量の違いを小さくして結晶
性のバラツキを抑えることができる。
以下2本発明の一実施例を第1図により説明する。第1
図は第3図に示したものと同様な回路を発明の方法によ
り絶縁基板上に構成したものである0本実施例において
は、チャネル幅1.500μmの出力段のトランジスタ
Q5.Q、は、互いに分離されたチャネル幅50μmの
サブトランジスタを30個並列に接続することで構成さ
れている。
図は第3図に示したものと同様な回路を発明の方法によ
り絶縁基板上に構成したものである0本実施例において
は、チャネル幅1.500μmの出力段のトランジスタ
Q5.Q、は、互いに分離されたチャネル幅50μmの
サブトランジスタを30個並列に接続することで構成さ
れている。
各々のサブトランスの活性層は、40X50μm2のシ
リコン膜207であり、これらのシリコン膜207は熱
的に絶縁されている。従って、シリコン膜の201,2
02,207をレーザ照射によって結晶化した時に、各
々のシリコン膜の熱容量値が近い値となっているため膜
の結晶性のバラツキを小さくできることにより良好なイ
ンバータ特性が得られる。
リコン膜207であり、これらのシリコン膜207は熱
的に絶縁されている。従って、シリコン膜の201,2
02,207をレーザ照射によって結晶化した時に、各
々のシリコン膜の熱容量値が近い値となっているため膜
の結晶性のバラツキを小さくできることにより良好なイ
ンバータ特性が得られる。
第4図は、第1の実施例に示した装置の製造プロセスの
概略を示したものである。
概略を示したものである。
ガラス基板101上に減圧CVD法によりa −8i膜
102を1100n堆積する。次にこのa−8i膜10
2を通常のホットエツチング工程により複数の膜に分離
する。次にキャッピング膜とシテ常圧CvD法によりS
iO2膜103を1100n堆積する。ここで波長30
8nmのXeCQエキシマレーザ光を200mJ/cm
2のパワーでS i O2103の上からSi膜に照射
し再結晶化して多結晶Si膜108を得る6次にSi○
2膜10膜製03酸処理により除去後、ゲート絶縁膜と
してS i O,膜104,150nmを常圧CVDに
より、続いてゲート電極としてa−8i膜105゜15
0nmを減圧CVD法により形成する。次に。
102を1100n堆積する。次にこのa−8i膜10
2を通常のホットエツチング工程により複数の膜に分離
する。次にキャッピング膜とシテ常圧CvD法によりS
iO2膜103を1100n堆積する。ここで波長30
8nmのXeCQエキシマレーザ光を200mJ/cm
2のパワーでS i O2103の上からSi膜に照射
し再結晶化して多結晶Si膜108を得る6次にSi○
2膜10膜製03酸処理により除去後、ゲート絶縁膜と
してS i O,膜104,150nmを常圧CVDに
より、続いてゲート電極としてa−8i膜105゜15
0nmを減圧CVD法により形成する。次に。
ゲートSi膜105とゲート絶縁膜104を所定の形状
にバターニング後、イオン注入法によりゲート電極およ
びソース、ドレイン領域にllpイオンを注入し、60
0℃で10時間熱処理として抵抗層を得る0次に、保護
膜としてPSGSi膜6を常圧CVD法により堆積し、
コンタクトスルホール開口後、AQ電極107をスパッ
タ法により堆積し、これをバターニングして第1図の構
造の回路を得る。
にバターニング後、イオン注入法によりゲート電極およ
びソース、ドレイン領域にllpイオンを注入し、60
0℃で10時間熱処理として抵抗層を得る0次に、保護
膜としてPSGSi膜6を常圧CVD法により堆積し、
コンタクトスルホール開口後、AQ電極107をスパッ
タ法により堆積し、これをバターニングして第1図の構
造の回路を得る。
本実施例においては再結晶化するSi膜の面積の最大値
は7.0X10”μm”、最小値は2.8×103μm
2となっおり、最大値と最小値の比は2.5 に構成さ
れている。この面積比は50以下であれば、素子特性の
バラツキは実用上問題ない程度に抑えることができる。
は7.0X10”μm”、最小値は2.8×103μm
2となっおり、最大値と最小値の比は2.5 に構成さ
れている。この面積比は50以下であれば、素子特性の
バラツキは実用上問題ない程度に抑えることができる。
また膜の面積の最大値については400μmX400μ
m==1.6×105μm1以上になるとレーザパワー
200mJ/ c m” では均一に結晶化されなくな
る。これを均一に結晶化するためにはレーザパワーを上
げれば良いが、レーザパワーが220mJ/am”以上
になると、特に面積が小さい膜で表面凹凸が生じ素子特
性が低下するこのために再結晶化するSi膜の面積は1
.6×105μm2以下に設定することが望ましい。
m==1.6×105μm1以上になるとレーザパワー
200mJ/ c m” では均一に結晶化されなくな
る。これを均一に結晶化するためにはレーザパワーを上
げれば良いが、レーザパワーが220mJ/am”以上
になると、特に面積が小さい膜で表面凹凸が生じ素子特
性が低下するこのために再結晶化するSi膜の面積は1
.6×105μm2以下に設定することが望ましい。
上記の実施例は、非常に簡単な回路に関するものである
が9本発明の構造は絶縁基板上に形成される種々の薄膜
半導体装置に適用可能である1例えば、同一基板上に邸
、動回路を内蔵した面像表示用のアクティブマトリック
ス基板において、駆動回路を構成するトランジスタに対
し本発明の構造を適用すれば、高い電流駆動能力を有す
るトランジスタが均一に作成できるため、高速動作可能
な駆動回路が構成できる。これにより、より大型あるは
い高精細の表示装置が実現される。
が9本発明の構造は絶縁基板上に形成される種々の薄膜
半導体装置に適用可能である1例えば、同一基板上に邸
、動回路を内蔵した面像表示用のアクティブマトリック
ス基板において、駆動回路を構成するトランジスタに対
し本発明の構造を適用すれば、高い電流駆動能力を有す
るトランジスタが均一に作成できるため、高速動作可能
な駆動回路が構成できる。これにより、より大型あるは
い高精細の表示装置が実現される。
第5図は本発明の構造のアクティブマトリックス基板上
により表示装置を構成したものである。
により表示装置を構成したものである。
ガラス基板101上に形成された走査配線301と信号
配線302とがマトリックス状に形成され、その交差点
近傍に薄膜トランジスタ300が形成され、透明電極か
らなる画素電極らを駆動する。走査配線301と信号配
線302はそれぞれ走査側駆動304及び信号側駆動回
路305に接続され駆動される。液晶層306を挟んで
対向するガラス基板309上には透明電極よりなる対向
電極307およびカラーフィルタ308が形成され一対
のガラス基板101,309を挟むように偏光板310
が設けられる。光源からの光の透過量を画素電極ら部分
で調整する二により薄膜トランジスタ駆動型のカラー液
晶表示装置が構成される0本発明の構造は駆動回路を高
性能化できるため、液晶表示装置の大型化、高精細化に
適しており、ビデオターミナル、ワークステジョン、高
品位TVなどが実現される。
配線302とがマトリックス状に形成され、その交差点
近傍に薄膜トランジスタ300が形成され、透明電極か
らなる画素電極らを駆動する。走査配線301と信号配
線302はそれぞれ走査側駆動304及び信号側駆動回
路305に接続され駆動される。液晶層306を挟んで
対向するガラス基板309上には透明電極よりなる対向
電極307およびカラーフィルタ308が形成され一対
のガラス基板101,309を挟むように偏光板310
が設けられる。光源からの光の透過量を画素電極ら部分
で調整する二により薄膜トランジスタ駆動型のカラー液
晶表示装置が構成される0本発明の構造は駆動回路を高
性能化できるため、液晶表示装置の大型化、高精細化に
適しており、ビデオターミナル、ワークステジョン、高
品位TVなどが実現される。
また7本発明の構造は上記の例だけでなく9例えば、フ
ァクシミリ用のラインセンサ用の駆動回路などの、絶縁
基板上に形成される光電変換装置の駆動回路へも適用可
能である。本発明によれば高性能の駆動回路が得られる
ため、高精細、高感度かつ高速の光電変換装置が実現で
きる。
ァクシミリ用のラインセンサ用の駆動回路などの、絶縁
基板上に形成される光電変換装置の駆動回路へも適用可
能である。本発明によれば高性能の駆動回路が得られる
ため、高精細、高感度かつ高速の光電変換装置が実現で
きる。
上記の実施例では半導体膜としてはシリコンを対象とし
て説明したが2本発明はこれに限られずGe、5iGs
、GaAs、Zn5eなどの他へ半導体についても適用
可能である。
て説明したが2本発明はこれに限られずGe、5iGs
、GaAs、Zn5eなどの他へ半導体についても適用
可能である。
また、再結晶化の手段としは上記実施例で説明したXe
CQエキシマレーザ光に限らずAr、レーザ、ArFエ
キシマレーザなどの他の種類のレーザや、電子ビームあ
るいはイオンビームを用いることも可能である。
CQエキシマレーザ光に限らずAr、レーザ、ArFエ
キシマレーザなどの他の種類のレーザや、電子ビームあ
るいはイオンビームを用いることも可能である。
以上のように1本発明によればレーザ再結晶化する半導
体膜の面積を1.6×105μm2以下とし。
体膜の面積を1.6×105μm2以下とし。
半導体膜の内、最小の面積と最大の面積の比を50以下
して構成することにより、[の結晶性のバラツキを抑え
、高性能な能動素子を均一に形成できる効果がある。
して構成することにより、[の結晶性のバラツキを抑え
、高性能な能動素子を均一に形成できる効果がある。
第1図は本発明の一実施例を示した回路図と平面図であ
る。第2図は従来技術における膜の結晶性のバラツキを
説明したものである。第3図は従来技術の一例の回路図
と平面図である。第4図は本発明の実施例の工程の断面
構造図である。第5図は薄膜トランジスタ駆動型液晶表
示装置の構造を示す斜視図である。 101・・・ガラス基板、102・・・a −S i膜
。 103・・・S i O,膜、104・・・ゲート絶縁
膜。 105・・・ゲートSi膜、106・・・保護膜。 107・・・An電極、108・・・多結晶膜、201
゜202 、203− S i膜、107−AQ電極。 301・・・走査配線、302・・・信号配線、303
・・・薄膜トランジスタ、304・・・走査側駆動回路
。 305・・・信号用駆動回路、306・・・液晶層。 307・・・対向電極、308・・・カラーフィルタ。 $2riJ lL71 第4図
る。第2図は従来技術における膜の結晶性のバラツキを
説明したものである。第3図は従来技術の一例の回路図
と平面図である。第4図は本発明の実施例の工程の断面
構造図である。第5図は薄膜トランジスタ駆動型液晶表
示装置の構造を示す斜視図である。 101・・・ガラス基板、102・・・a −S i膜
。 103・・・S i O,膜、104・・・ゲート絶縁
膜。 105・・・ゲートSi膜、106・・・保護膜。 107・・・An電極、108・・・多結晶膜、201
゜202 、203− S i膜、107−AQ電極。 301・・・走査配線、302・・・信号配線、303
・・・薄膜トランジスタ、304・・・走査側駆動回路
。 305・・・信号用駆動回路、306・・・液晶層。 307・・・対向電極、308・・・カラーフィルタ。 $2riJ lL71 第4図
Claims (1)
- 【特許請求の範囲】 1、絶縁基板上に形成した半導体層を活性層とする複数
の能動素子およびこれらの能動素子間を連結する配線か
ら構成される薄膜半導体装置において、少なくとも素子
の活性素子を構成する半導体層はレーザ光照射により再
結晶膜であって、かつ各々の半導体層の面積は、1.6
×10^5μm^2以下であることその特徴とする薄膜
半導体装置。 2、少なくとも能動素子の活性層を構成する各々の半導
体層の面積の最大値と最小値の比は50以下であること
を特徴とする請求項第1項の薄膜半導体装置。 3、絶縁基板上に半導体膜を形成する工程と、上記半導
体膜の全部または一部を、最大面積が1.6×10^5
μm^2以下でかつ面積の最大値と最小値の比が50以
下となるように島状にパターニングする工程と、既記パ
ターニングでした半導体膜をレーザ光照射により再結晶
化させる工程と、既記再結晶化させた半導体膜上に能動
素子を形成する工程とを含むことを特徴する請求項第1
項記載の薄膜半導体装置の製造方法。 4、半導体薄膜はSiまたはGeまたはIV族−IV族間化
合物合金、または、III族−V族間化合物合金、または
II族−VI族化合物合金、またはIV族−VI族間化合物合金
またはIII族−VI族またはIII族−VI族− I 族間化合物
合金であることを特徴とする請求項第1項の薄膜半導体
装置。 5、半導体薄膜はSi、Ge、IV族−IV族間化合物合金
、III族−V族間化合物合金、II族−VI族化合物合金、
IV族−IV族間化合金、III族−VI族またはIII族−VI族−
I 族間化合物合金のいづれかであることを特徴とする
、請求項第3項の薄膜半導体装置の製造方法。 6、請求第1項記載の薄膜半導体装置において半導体膜
は電子ビーム照射またはイオンビーム照射により結晶化
してなることを特徴とする薄膜半導体装置。 7、請求項第3項記載の薄膜半導体装置の製造方法にお
いて、半導体の再結晶化はレーザ光の代わりに電子ビー
ムまたはイオンビーム照射によって行なうことを特徴と
する薄膜半導体装置の製造方法。 8、請求項第1項の薄膜半導体装置と、表面に対向電極
が形成された他の絶縁基板に挟持された液晶を既記能動
素子にて駆動することを特徴とする液晶表示装置。 9、請求項第1項の薄膜半導体装置と既記薄膜半導体装
置と同一基板上に形成せしめ、既記薄膜半導体装置と電
気的に接続された光電変換素子とからなることを特徴と
する光電変換装置。
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