JPH08293609A

JPH08293609A - 半導体装置の製造方法

Info

Publication number: JPH08293609A
Application number: JP9715295A
Authority: JP
Inventors: Masahiko Muramoto; 昌彦村本; Hirohisa Tanaka; 広久田仲
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-04-21
Filing date: 1995-04-21
Publication date: 1996-11-05

Abstract

(57)【要約】【目的】基板の透明性を維持することができ、また、
ダストの発生を抑制することができ、しかも、ブロッキ
ング材料の基板へのくっつきもない。【構成】透明絶縁性基板２００上に不純物拡散防止膜
２１０として酸化ケイ素膜を成膜し、この酸化ケイ素膜
上に半導体層２２０を成膜する。このとき、透明絶縁性
基板２００の裏面には、従来のようにブロック材を置い
ていないため、当然、半導体膜２３０が付着している。
この半導体層２２０上に半導体層表面荒れ防止膜２４０
を形成した後、半導体層２２０にレーザ光を照射して結
晶化を行う。次に、この膜２４０を表面保護膜にして、
半導体膜２３０をエッチング除去する。これによって、
成膜時の貼り付きやダストの発生を低減し、さらに裏面
半導体膜２３０をエッチングすることで透過型ＬＣＤを
はじめとする装置でも、裏面からの可視光の透過率を低
下させることなく作製できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、透明絶縁性基板上に設
けられた薄膜トランジスタ（以下ＴＦＴという）などを
有する半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来、ガラスなどの透明絶縁性基板上に
形成されたこの種の半導体装置としては、薄膜トランジ
スタを画素の駆動に用いるアクティブマトリックス型液
晶表示装置やイメージセンサーなどが知られている。こ
れらの装置に用いられる薄膜トランジスタを始めとする
素子には、薄膜状のシリコン半導体を用いるのが一般的
である。この薄膜状のシリコン半導体としては、非晶質
シリコン半導体からなるものと、結晶性を有するシリコ
ン半導体からなるものの２つに大別される。この非晶質
シリコン半導体は、作製温度が低く、気相法で比較的容
易に作製することが可能で量産性に富むため、最も一般
的に用いられているが、電流駆動能力が結晶性を有する
シリコン半導体に比べて劣るため、今後、より高速特性
を得るためには、結晶性を有するシリコン半導体からな
る薄膜トランジスタの製造方法の確立が強く求められて
いた。なお、結晶性を有するシリコン半導体としては、
単結晶シリコン（ｃ−Ｓｉ）、多結晶シリコン（ｐ−Ｓ
ｉ）、微結晶シリコン（μｃ−Ｓｉ）、結晶成分を含む
非結晶シリコン、結晶性と非晶質性の中間状態を有する
セミアモルファスシリコンなどが知られている。これら
の結晶性を有する薄膜トランジスタは、非晶質シリコン
薄膜トランジスタに比べて移動度が高い。このため、駆
動能力の向上により、微細化が可能となり、高開口率、
高密度化を実現することができる。

【０００３】以下に、結晶性を有するトップゲート型シ
リコン薄膜トランジスタであるｐ−ＳｉＴＦＴの従来
の製造方法について説明する。

【０００４】図８は従来の製造方法によるｐ−ＳｉＴ
ＦＴの断面図である。

【０００５】まず、図８に示すように、石英、ガラスな
どからなる透明絶縁性基板１０上にスパッタリング法な
どでＳｉＯ₂膜からなるベースコート膜２０を形成した
後、裏面にガラス基板などのブロッキング材料（図示せ
ず）を貼り合わせた後、ＣＶＤ法などにより基板の表面
のみに非晶質シリコン膜を形成する。この後、６００℃
程度の温度で熱アニールする固相成長法（以下ＳＰＣ法
という）やレーザ結晶化法などにより非晶質シリコン膜
を多結晶シリコン膜に結晶化する。さらに、この多結晶
シリコン膜３０を島状パターンにエッチングして形成
し、ＣＶＤ法などによりＳｉＯ₂膜からなるゲート絶縁
膜４０をベースコート膜２０および島状パターン上に形
成する。その後、スパッタリング法などにより、この島
状パターンの上方のゲート絶縁膜４０上にＡｌ膜を形成
する。さらに、このＡｌ膜をエッチングしてゲート電極
５０を形成した後、ゲート電極５０の陽極酸化を行うこ
とで、その表面にＡｌ₂Ｏ₃膜５１を形成する。

【０００６】次に、島状パターンの多結晶シリコン３０
にゲート電極５０をマスクとして自己整合的に不純物元
素をドープし、基板表面側からレーザ光を照射して、結
晶化および不純物の活性化を行い、ソース領域３０ｂと
ドレイン領域３０ｃを形成する。これらソース領域３０
ｂとドレイン領域３０ｃの間の多結晶シリコン３０は、
ゲート電極５０がマスクとなって不純物元素がドープさ
れないチャネル領域３０ａとなっている。さらに、ゲー
ト絶縁膜４０およびＡｌ₂Ｏ₃膜５１上にＣＶＤ法により
ＳｉＯ₂膜からなる層間絶縁膜６０を形成後、この層間
絶縁膜６０の該当する位置上にＩＴＯ膜からなる透明表
示電極７０を形成する。さらに、これらソース領域３０
ｂとドレイン領域状３０ｃに至るコンタクトホール８
０，８１をそれぞれゲート絶縁膜４０および層間絶縁膜
６０に形成した後、この層間絶縁膜６０およびコンタク
トホール８０，８１上にスパッタ法などによりＡｌ膜か
らなるソース電極９０とドレイン電極９１をそれぞれ形
成することでＴＦＴ素子が作製される。このとき、ドレ
イン電極９１は透明表示電極７０の端部に重なって形成
されており、透明表示電極７０と接続している。

【０００７】

【発明が解決しようとする課題】上記従来のＬＰ−ＣＶ
Ｄ法による非晶質シリコン膜の形成では、その原理上、
基板裏面への非晶質シリコン膜の堆積が基板表面側の非
晶質シリコン膜の形成と同時かつ同様に行われる。この
ため、この基板を透過型ＬＣＤに用いた場合、基板裏面
に半導体層としての非晶質シリコン膜が付着したままと
なり、著しい可視光領域での吸収となるため、基板の透
明性が損なわれ、フルカラー表示を行う場合などに色再
現性が悪くなるという問題があった。これによって、従
来は、基板裏面側に半導体層が形成されないように、図
９に示すように、例えば絶縁基板や金属材料などのブロ
ッキング材料１１を、半導体層の堆積時に基板１０の裏
面に貼り合わせる。しかし、この方法では、ブロッキン
グ材料１１からのダストの発生や、素子形成基板である
基板１０とブロッキング材料１１がくっついてしまって
取れないなどの問題があった。

【０００８】本発明は、上記従来の問題を解決するもの
で、基板の透明性を維持することができ、また、ダスト
の発生を抑制することができ、しかも、ブロッキング材
料が基板にくっつくことがない半導体装置の製造方法を
提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、透明絶縁性基板上または該透明絶縁性基板上
に設けられた絶縁膜上に半導体膜を堆積させる半導体膜
堆積工程と、基板表面側に堆積した半導体膜の全部また
は一部を残して、基板裏面に堆積した半導体膜を除去す
る半導体膜除去工程と、該基板表面側の半導体膜を用い
て素子を形成する素子形成工程とを有するものであり、
そのことにより上記目的が達成される。

【００１０】また、好ましくは、本発明の半導体装置の
製造方法における半導体膜除去工程は、基板表面側に堆
積した半導体膜上に形成した膜を保護膜として、基板裏
面に堆積した半導体膜を除去し、素子形成工程の前に該
保護膜を除去する。

【００１１】さらに、好ましくは、本発明の半導体装置
の製造方法における保護膜を、レーザ光による半導体膜
の結晶化時の表面荒れ防止膜として用いるか、または、
結晶化を促進するための触媒材料を選択的に添加するた
めの導入マスクとして用いる。

【００１２】さらに、好ましくは、本発明の半導体装置
の製造方法における半導体膜除去工程は、基板裏面の半
導体膜の除去を基板表面側の半導体膜のパターン化と同
時に行う。

【００１３】

【作用】本発明においては、従来のように基板裏面にブ
ロッキング材料を貼り付けず、基板裏面に堆積した半導
体層を例えばエッチングなどで除去するので、基板の透
明性を維持することができるとともに、基板裏面にブロ
ッキング材料が貼りついてしまって取れないという従来
の問題の解決や、ブロッキング材料からのダスト発生が
抑制される。また、基板表面の半導体層上に表面保護膜
を形成して表面へのエッチングやダメージを防ぐ。この
表面保護膜には、レーザ光による結晶化時の半導体層の
表面荒れ防止膜、固相成長時の触媒材料導入マスクとし
て用いることもできる。また、両面の半導体層が同時に
エッチングされる例えばバレル方式のドライエッチング
などで半導体層をエッチングして除去する場合には、半
導体層のパターン化と同時に基板裏面のエッチング除去
を行うことも可能であり、製造工程の簡略化が図られ
る。

【００１４】

【実施例】以下、本発明の実施例について説明する。

【００１５】（実施例１）本実施例１は、基板表面側に
堆積した半導体膜上に形成した膜をエッチング保護膜と
して、基板裏面に堆積した半導体膜をエッチング除去
し、素子形成工程の前にこのエッチング保護膜を除去す
る場合であり、このエッチング時の表面保護膜として、
レーザー結晶化時の表面荒れ防止膜を用いた場合であ
る。

【００１６】図１および図２は、本発明の実施例１にお
けるアクティブマトリックス形表示装置に用いる能動素
子としてのＴＦＴの各製造工程を示す断面図であって、
図１ａは半導体層堆積、結晶化工程を示す断面図、図１
ｂは半導体膜除去工程を示す断面図、図１ｃは表面保護
膜除去工程を示す断面図、図１ｄは半導体層パターン化
工程を示す断面図であり、図２ａはゲート電極形成、イ
オンドーピング工程を示す断面図、図２ｂは電極配線形
成工程を示す断面図である。

【００１７】まず、図１ａに示すように、石英ガラスな
どの透明絶縁性基板（例えば、コーニング社製＃７０５
９）２００上に不純物拡散防止膜２１０としてスパッタ
リング法により３００ｎｍの膜厚で酸化ケイ素膜を成膜
する。この酸化ケイ素膜上に半導体層２２０をＬＰ−Ｃ
ＶＤ法にて膜厚３０〜２００ｎｍ、例えば５０ｎｍの真
性半導体の非晶質ケイ素膜を成膜する。このとき、図３
に示すように透明絶縁性基板２００および不純物拡散防
止膜２１０からなる基板部の両面に半導体膜が堆積する
ことになる。したがって、透明絶縁性基板２００の裏面
には、従来のようにブロック材を設けていないため、当
然、透明絶縁性基板２００の裏面に半導体膜２３０が付
着している。この後、レーザ光を照射して半導体層２２
０の結晶化を行うのであるが、その前に、半導体層２２
０の表面荒れを防ぐ目的で、半導体層２２０上に酸化ケ
イ素膜よりなる半導体層表面荒れ防止膜２４０をスパッ
タリング法にて膜厚３０ｎｍ以上（例えば本実施例１で
は１００ｎｍ）成膜する。この半導体層表面荒れ防止膜
２４０を形成した後、この半導体層表面荒れ防止膜２４
０を通して半導体層２２０にレーザ光を照射して結晶化
を行う。

【００１８】次に、半導体層２２０の結晶化後、図１ｂ
に示すように、この半導体層表面荒れ防止膜２４０を表
面保護膜として、透明絶縁性基板２００の裏面に堆積し
た半導体膜２３０をエッチング除去する。サンプルとし
て平行平板型の反応性イオンエッチングのドライエッチ
ャーを用いて、ＣＦ４／Ｏ₂のガス流量９０sccm／１０s
ccm、エッチング時のガス圧力１０Ｐａ、ＲＦパワー５
００Ｗ、エッチング時間２分３０秒の条件にて上記半導
体膜２３０を除去した。

【００１９】さらに、半導体膜２３０の除去後、図１ｃ
に示すように、表面保護膜２４０を１０：１のバッファ
ードふっ酸で除去する。さらに、図１ｄに示すように、
半導体層２２０を所定形状の島状パターン２２１にパタ
ーン化する。

【００２０】さらに、図２ａに示すように、不純物拡散
防止膜２１０および島状パターン２２１上にゲート絶縁
膜３００の形成する。このゲート絶縁膜３００として、
ＴＥＯＳ−ＣＶＤを用いて膜厚５０〜２００ｎｍ（例え
ば本実施例１では１００ｎｍ）の酸化ケイ素を形成す
る。それに引き続いてスパッタリング法にて、膜厚２０
０〜８００ｎｍ（例えば本実施例１では４００ｎｍ）の
アルミニウム合金を成膜し、このアルミニウム合金膜を
パターニングして、ゲート電極３１０を形成する。形成
されたゲート電極３１０の表面を陽極酸化をして、その
表面に陽極酸化膜３２０を形成する。この陽極酸化は、
例えば１０℃、３％酒石酸アンモニウム水溶液とエチレ
ングリコールを１：９で混合した溶液中で３０分間陽極
酸化を行う。ここで得られる酸化膜３２０は化成電圧８
０Ｖの場合、膜厚１１０ｎｍである。また、この酸化膜
３２０は、後のイオンドーピング工程においてオフセッ
トゲート領域を形成することになり、この酸化膜３２０
の厚さでオフセットゲート領域の長さを決定することが
できる。それに加えて、後工程でのゲート電極３１０の
アルミニウムのヒロックを防止するという利点もある。

【００２１】さらに、イオンドーピング法によって、半
導体層２２０の活性領域にゲート電極３１０とその周囲
の陽極酸化膜３２０をマスクとして不純物金属元素（例
えば燐およびホウ素）を注入してソース領域２２１ｂと
ドレイン領域２２１ｃとする。ドーピングガスとして、
フォスフィン（ＰＨ₃）またはジボラン（Ｂ₂Ｈ₆）を用
いる。加速電圧は前者の場合、８０〜１００ｋＶ（例え
ば、９５ｋＶ）、後者では、４０〜８０ｋＶ（例えば、
５０ｋＶ）とし、ドーズ量は１×１０¹⁵〜８×１０
¹⁵（例えば、５×１０¹⁵）とする。

【００２２】ＰＨ₃ガスを用いてドーピングした場合、
ＮチャネルのＴＦＴとなり、Ｂ₂Ｈ₆を用いてドーピング
した場合は、ＰチャネルのＴＦＴとなる。ドーピングの
際、ドーピングが不要な領域にはフォトレジストで覆う
ことによって、それぞれの元素を選択的に注入すること
もでき、ＮチャネルのＴＦＴとＰチャネルのＴＦＴを選
択的に形成できる。また、不純物がドープされたソース
領域２２１ｂとドレイン領域２２１ｃに挟まれた領域が
ＴＦＴのチャンネル領域２２１ａとなる。このようにし
た形成した素子をレーザ光の照射によってアニールを行
い、イオン注入した不純物の活性化を行う。このレーザ
光としてはＸｅＣｌエキシマレーザ（波長３０８ｎｍ、
パルス幅４４ｎｓｅｃ）を用いるが、他のレーザ光でも
よい。このレーザ光の照射条件はエネルギー密度が２０
０〜４００ｍｊ／ｃｍ²で、例えば本実施例１では５シ
ョット照射する。

【００２３】続いて、図２ｂに示すように、ゲート絶縁
膜３００および酸化膜３２０上に膜厚４００ｎｍの層間
絶縁膜３３０を形成する。この層間絶縁膜３３０として
スパッタリング法にて酸化ケイ素を形成する。この後、
ＬＣＤの場合、画素部に該当する層間絶縁膜３３０上に
透明電極３４０を形成する。ソース領域２２１ｂおよび
ドレイン領域２２１ｃのコンタクト領域上の層間絶縁膜
３３０およびゲート絶縁膜３００の一部をエッチングし
てコンタクトホール４００，４１０をそれぞれ施し、こ
れらコンタクトホール４００，４１０および層間絶縁膜
３３０上にスパッタリング法にて金属材料、例えば、ア
ルミニウム合金を堆積させて、ソース電極配線４２０と
ドレイン電極配線４３０をそれぞれ形成する。このと
き、ドレイン電極配線４３０は透明電極３４０の端部上
にも形成されており、透明電極３４０と接続されてい
る。これら電極配線形成後、１気圧の水素雰囲気中で３
５０℃、３０分のアニールを行ってＴＦＴ素子３５０の
作製を完了する。このＴＦＴ素子３５０上にＴＦＴ素子
３５０を保護する保護膜（図示せず）を形成して半導体
装置を完成する。

【００２４】このように、基板裏面に堆積した半導体層
２３０をエッチングなどで除去するので、基板の透明性
を維持することができ、また、従来のブロッキング材料
を用いないので、ＣＶＤを用いて半導体層２２０を形成
する場合でも、半導体層形成時に、基板裏面にブロッキ
ング材料が貼りついてしまって取れないという従来の問
題の解決や、ブロッキング材料からのダスト発生はなく
なる。

【００２５】（実施例２）本実施例２は、基板表面側に
堆積した半導体膜上に形成した膜をエッチング保護膜と
して、基板裏面に堆積した半導体膜をエッチング除去
し、素子形成工程の前にこのエッチング保護膜を除去す
る場合であり、このエッチング時の表面保護膜として、
結晶化を促進するための触媒材料（ニッケル、アルミニ
ウムなど）を選択的に導入する際のマスクを利用した場
合である。

【００２６】図４は、本発明の実施例２における半導体
装置に用いる能動素子としてのＴＦＴの各製造工程を示
す断面図であって、ａは半導体膜除去工程を示す断面
図、ｂは結晶化触媒導入工程を示す断面図、ｃは半導体
層パターン化工程を示す断面図である。

【００２７】まず、図４ａに示すように、ガラスなどの
透明絶縁性基板５００を充分洗浄後、この絶縁性基板５
００上に基板５００からの不純物拡散防止膜５１０とし
て、スパッタリング法にて酸化ケイ素を膜厚３００ｎｍ
で成膜する。この酸化ケイ素の成膜後、不純物拡散防止
膜５１０上に半導体層５２０としてＬＰ−ＣＶＤ法にて
膜厚５０ｎｍの非結晶性ケイ素膜を成膜する。このと
き、透明絶縁性基板５００の裏面には、従来のようにブ
ロック材を置いていないため、当然、透明絶縁性基板５
００の裏面に半導体膜５３０が付着している。その後、
半導体層５２０上に触媒元素導入マスク５４０として、
膜厚５０〜２００ｎｍ（例えば本実施例２では１００ｎ
ｍ）の酸化ケイ素膜をＡＰ−ＣＶＤ法で形成する。この
触媒元素導入マスク５４０の形成後、上記実施例１で記
述したエッチング方法と同様の方法および条件で、透明
絶縁性基板５００の裏面の半導体層５３０を除去する。

【００２８】この半導体層５３０の除去の後、図４ｂに
示すように、触媒元素導入マスク５４０をパターン化し
て触媒元素導入マスク５４１とし、これに酢酸ニッケル
水溶液（１００ｐｐｍ）をスピン塗布し、結晶化を促進
するための触媒材料としてニッケルイオンを選択的に導
入する。

【００２９】この結晶化触媒導入後、図４ｃに示すよう
に、６００℃の温度で、８時間のアニールにより半導体
層５２０としての非晶質ケイ素膜を結晶化する。さら
に、多結晶化した半導体層を島状パターン５２１にパタ
ーン化する。このパターン化工程以降の工程は、上記実
施例１の図２ａ以降の製造工程と同様にして行う。

【００３０】このように、レーザ光による半導体層の結
晶化時の表面保護膜および固相成長を促進させる目的な
どで触媒を選択的に導入するためのマスクをエッチング
時の表面保護膜として利用することで、個別に表面保護
膜の形成および除去を行うことが不要となり、工程の簡
略化が可能となって、スループット増大と良品率アップ
という点からコスト面での削減に結び付けることができ
る。

【００３１】（実施例３）本実施例３は、基板表面側に
堆積した半導体膜上に形成したレジストパターンをエッ
チング保護膜として、表面の半導体層のパターン化と裏
面の半導体層の除去とを同時に行う場合である。

【００３２】図５は、本発明の実施例３における半導体
装置に用いる能動素子としてのＴＦＴの各製造工程を示
す断面図であって、ａは半導体層堆積、結晶化工程を示
す断面図、ｂは半導体層除去、半導体層パターン化工程
を示す断面図、ｃはレジストパターン除去工程を示す断
面図である。

【００３３】まず、図５ａに示すように、ガラスなどの
透明絶縁性基板６００を充分洗浄後、透明絶縁性基板６
００上に、透明絶縁性基板６００からの不純物拡散防止
膜６１０としてＡＰ−ＣＶＤ法で酸化ケイ素を膜厚３０
０ｎｍで成膜する。この酸化ケイ素の成膜後、不純物拡
散防止膜６１０上に半導体層６２０としてＬＰ−ＣＶＤ
法で膜厚５０ｎｍの非結晶性ケイ素膜を成膜する。この
とき、透明絶縁性基板６００の裏面には、従来のように
ブロック材を置いていないため、当然、半導体膜６３０
が付着している。この非結晶性ケイ素膜の成膜後、６０
０℃の温度で、３６時間の固相成長法を行い、非結晶性
ケイ素膜を多結晶化させる。さらに、透明絶縁性基板６
００の表面側の半導体層６２０をパターン化するための
半導体パターン化用マスクであるレジストパターン６４
０を半導体層６２０上に形成する。

【００３４】次に、図５ｂに示すように、透明絶縁性基
板６００の裏面および表面の不要な半導体層６２０，６
３０を同時にエッチングする。このとき、半導体層６２
０はパターン化されて島状パターン６２１となり、半導
体層６３０は全て除去される。このエッチング条件は、
バレル形ドライエッチャーを用いて、ＣＦ₄／Ｏ₂＝１６
０sccm／４０sccm，ＲＦパワー８００Ｗ、雰囲気ガス圧
力２３Ｐａである。

【００３５】この半導体層６２０のパターン化後、図５
ｃに示すように、島状パターン６２１上のレジストマス
ク６４０を剥離する。以降の工程は、上記実施例１の図
２ａ以降の製造工程と同様にして行う。

【００３６】このように、半導体層６２０のパターン化
エッチングと裏面の半導体層６３０のエッチングを同時
に行うことで、工程の簡略化が可能となり、スループッ
ト増大と良品率アップという点からコスト面での削減に
結び付けることができる。

【００３７】したがって、上記実施例１〜３において、
ＬＰ−ＣＶＤで半導体層を形成した後、基板上のダスト
をパーティクルカウンタで測定した結果、下記の（表
１）のデータに示すとおり、ダストの発生が従来のもの
に比べて抑えられていた。即ち、（表１）においては半
導体層のデポ時にパーティクルが低減されていることを
示している。

【００３８】

【表１】

【００３９】また、従来のようなブロッキング材料の基
板への貼りつきという問題も、原理上起こらず、この問
題も解決された。

【００４０】さらに、光の透過率の効果については、以
下に説明する。

【００４１】図６は、基板の裏面側に半導体層（５０ｎ
ｍ）が付着した状態と付着していない状態を比較する波
長−光透過率の関係を示す図であり、図７は、図６の関
係を測定するための説明図である。

【００４２】図７において、透明絶縁性基板７００上に
ＴＦＴ素子７１０が設けられており、このＴＦＴ素子７
１０の一端は、液晶表示素子の画素領域を構成する透明
電極７２０に接続されている。また、透明絶縁性基板７
００の基板裏面側には、斜線部で示す半導体層（多結晶
シリコン）７３０が膜厚５０ｎｍで付着している状態を
示している。このように、半導体層７３０が堆積してい
る状態と、半導体層７３０が堆積していない本発明の製
造方法による状態とにおいて、基板裏面側から可視光
（波長４００〜８００ｎｍ）を照射して基板表面側でそ
の光透過率を波長毎に測定した結果を図６に示してい
る。

【００４３】図６において、半導体層７３０が膜厚５０
ｎｍで付着している場合を△で示し、また、半導体層７
３０が付着していない本発明の製造方法による場合を●
で示している。この半導体層７３０をエッチングして除
去することによって、図６に示すように基板裏面に半導
体層（５０ｎｍ）が付着した状態では３０〜７０％程度
であった光の透過率が、９１％程度に高まるという結果
が得られた。これは、基板裏面に半導体層を形成しない
場合と同様の値であった。したがって、本発明のよう
に、半導体装置に可視光領域の光を照射した場合の光透
過率が基板裏面側の膜厚５０ｎｍの半導体層７３０を除
去することで大幅に向上することを示すものである。

【００４４】さらに、製造工程の簡略化による効果が試
作期間および製造コストの点で確認された一方で、さら
に、良品率の向上も見られた。また、良品率のが低下に
つながるような要因は認められなかった。

【００４５】

【発明の効果】以上のように本発明によれば、透明絶縁
性基板の両面に半導体層を堆積した場合においても、基
板裏面に堆積された半導体層のみ例えばエッチングなど
で除去して、従来のようなブロッキング材料を用いない
ため、成膜時の基板へのブロッキング材料の貼り付きは
起こらないのはもちろん、ダストの発生を低減すること
ができ、さらに裏面半導体膜をエッチングすることで透
過型ＬＣＤをはじめとする装置においても、裏面からの
可視光の透過率を低下させることなく基板の透明性を維
持した状態で作製することができる。また、他工程での
マスクなどを用いることで、半導体装置の製造工程が簡
略化されて、コストの増加をも防ぐことができる。

【図面の簡単な説明】

【図１】本発明の実施例１におけるアクティブマトリッ
クス形表示装置に用いる能動素子としてのＴＦＴの各製
造工程を示す断面図であって、ａは半導体層堆積、結晶
化工程を示す断面図、ｂは半導体膜除去工程を示す断面
図、ｃは表面保護膜除去工程を示す断面図、ｄは半導体
層パターン化工程を示す断面図である。

【図２】本発明の実施例１における半導体装置としての
アクティブマトリックス形表示装置に用いる能動素子と
してのＴＦＴの各製造工程を示す断面図であって、ａは
ゲート電極形成、イオンドーピング工程を示す断面図、
ｂは電極配線形成工程を示す断面図である。

【図３】図１ａの半導体層堆積工程において、基板部の
両面に半導体膜が堆積することを示す斜視図である。

【図４】本発明の実施例２における半導体装置に用いる
能動素子としてのＴＦＴの各製造工程を示す断面図であ
って、ａは半導体膜除去工程を示す断面図、ｂは結晶化
触媒導入工程を示す断面図、ｃは半導体層パターン化工
程を示す断面図である。

【図５】本発明の実施例３における半導体装置に用いる
能動素子としてのＴＦＴの各製造工程を示す断面図であ
って、ａは半導体層堆積、結晶化工程を示す断面図、ｂ
は半導体層除去、半導体層パターン化工程を示す断面
図、ｃはレジストパターン除去工程を示す断面図であ
る。

【図６】基板の裏面側に半導体層（５０ｎｍ）が付着し
た状態と付着していない本発明の状態とを比較する波長
−光透過率の関係を示す図である。

【図７】図６の波長−光透過率の関係を測定するための
説明図である。

【図８】従来の製造方法によるｐ−ＳｉＴＦＴの断面
図である。

【図９】ブロッキング材料が裏面に貼り合わされた従来
例としての基板部の両面に半導体膜が堆積することを示
す斜視図である。

【符号の説明】

２００，５００，６００，７００透明絶縁性基板２２０，２３０，５２０，５３０，６２０，６３０，７
３０半導体層２２１，５２１，６２１島状パターン２４０半導体層表面荒れ防止膜３５０，７１０ＴＦＴ素子５４０触媒元素導入用マスク６４０レジストパターン

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/268

Claims

【特許請求の範囲】

【請求項１】透明絶縁性基板上または該透明絶縁性基
板上に設けられた絶縁膜上に半導体膜を堆積させる半導
体膜堆積工程と、基板表面側に堆積した半導体膜の全部または一部を残し
て、基板裏面に堆積した半導体膜を除去する半導体膜除
去工程と、該基板表面側の半導体膜を用いて素子を形成する素子形
成工程とを有する半導体装置の製造方法。
【請求項２】前記半導体膜除去工程は、前記基板表面
側に堆積した半導体膜上に形成した膜を保護膜として、
前記基板裏面に堆積した半導体膜を除去し、前記素子形
成工程の前に該保護膜を除去する請求項１記載の半導体
装置の製造方法。
【請求項３】前記保護膜を、レーザ光による前記半導
体膜の結晶化時の表面荒れ防止膜として用いる請求項２
記載の半導体装置の製造方法。
【請求項４】前記保護膜を、結晶化を促進するための
触媒材料を選択的に添加するための導入マスクとして用
いる請求項２記載の半導体装置の製造方法。
【請求項５】前記半導体膜除去工程は、前記基板裏面
の半導体膜の除去を前記基板表面側の半導体膜のパター
ン化と同時に行う請求項１記載の半導体装置の製造方
法。