JP2002164283A - 多結晶半導体膜の形成方法 - Google Patents

多結晶半導体膜の形成方法

Info

Publication number
JP2002164283A
JP2002164283A JP2001208028A JP2001208028A JP2002164283A JP 2002164283 A JP2002164283 A JP 2002164283A JP 2001208028 A JP2001208028 A JP 2001208028A JP 2001208028 A JP2001208028 A JP 2001208028A JP 2002164283 A JP2002164283 A JP 2002164283A
Authority
JP
Japan
Prior art keywords
semiconductor film
film
irradiation step
polycrystalline semiconductor
atmosphere
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001208028A
Other languages
English (en)
Other versions
JP4919546B2 (ja
Inventor
Takashi Fujimura
村 尚 藤
Shinichi Kawamura
村 真 一 河
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2001208028A priority Critical patent/JP4919546B2/ja
Priority to TW090122645A priority patent/TW509968B/zh
Priority to SG200105718A priority patent/SG109466A1/en
Priority to KR10-2001-0057142A priority patent/KR100457412B1/ko
Priority to US09/954,152 priority patent/US6486046B2/en
Publication of JP2002164283A publication Critical patent/JP2002164283A/ja
Application granted granted Critical
Publication of JP4919546B2 publication Critical patent/JP4919546B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/1368Active matrix addressed cells in which the switching element is a three-electrode device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02422Non-crystalline insulating materials, e.g. glass, polymers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02488Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02502Layer structure consisting of two layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • H01L21/02595Microstructure polycrystalline
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • H01L21/02667Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686Pulsed laser beam
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • H01L21/02667Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02691Scanning of a beam
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/127Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66757Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651Silicon transistors
    • H01L29/7866Non-monocrystalline silicon transistors
    • H01L29/78672Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Abstract

(57)【要約】 【課題】 薄膜トランジスタの性能を低下させることな
く生産性の低下を可及的に防止することを可能にする。 【解決手段】 基板上に、非晶質半導体膜を堆積する工
程と、非晶質半導体膜の表面の自然酸化膜を除去する工
程と、不活性ガスを主成分とし5ppm以上10%未満
の酸素を含む気体からなる雰囲気中でエネルギービーム
を非晶質半導体膜に照射し、非晶質半導体膜を多結晶半
導体膜に変える第1照射工程と、不活性ガスを主成分と
し200ppm未満の酸素を含む気体からなる雰囲気中
でエネルギービームを多結晶半導体膜に照射する第2照
射工程と、を備えたことを特徴とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、多結晶半導体膜の
形成方法に関するもので、特に液晶表示素子等の薄膜ト
ランジスタの活性層である多結晶シリコン膜の形成に用
いられる。
【0002】
【従来の技術】近年、液晶表示素子の高精細化にともな
い、従来の非晶質シリコンを活性層に用いたトランジス
タに代わり、高移動度の多結晶シリコンを活性層に用い
た薄膜トランジスタ(以下、TFT(Thin Film Transi
stor)ともいう)が実用化されている。
【0003】図6を参照して多結晶シリコンを活性層と
するトランジスタの従来の製造方法を説明する。まず図
6(a)に示すように、例えばガラスからなる絶縁基板
41上に非晶質半導体薄膜42を堆積する。次いでこの
非晶質半導体薄膜42をエキシマレーザ光等のエネルギ
ービームを照射し、溶融再結晶化して多結晶薄膜43を
得る(図6(b)参照)。続いて、図6(c)に示すよ
うに、多結晶薄膜43をパターニングした後、この多結
晶薄膜に不純物を注入し、低濃度の半導体膜43aとす
る。
【0004】次に、図6(d)に示すように、半導体膜
43aを覆うようにゲート絶縁膜44を形成した後に、
ゲート絶縁膜上に金属膜を形成してこの金属膜をパター
ニングすることによりnチャンネルトランジスタのゲー
ト電極45およびpチャンネルトランジスタの半導体膜
43aを覆う金属膜45aを形成する。続いてこのゲー
ト電極45をマスクにp型もしくはn型の不純物を半導
体膜43aに高濃度に注入し、n型のソース・ドレイン
領域46を形成する(図6(d)参照)。
【0005】次に図6(e)に示すように、フォトレジ
ストからなるレジストパターン50を形成し、このレジ
ストパターンを用いてpチャンネルのトランジスタの金
属膜45aをパターニングし、pチャンネルのトランジ
スタのゲート電極45aを形成する。そして、レジスト
パターン50およびゲート電極45aをマスクにp型の
不純物をpチャンネルのトランジスタの半導体膜43a
に高濃度に注入してp型のソース・ドレイン領域47を
形成する。
【0006】次いで、レジストパターン50を除去した
後、アニールを行って不純物を活性化する。その後、図
6(f)に示すように全面に層間絶縁膜48を形成す
る。そして絶縁膜48、44にコンタクトホールを開口
した後、コンタクトホールを埋め込むように全面に電極
材料膜を形成し、この電極材料膜をパターニングするこ
とによりソース・ドレイン電極49を形成し、トランジ
スタを完成する。
【0007】多結晶シリコン膜を形成する方法として
は、エキシマレーザ光等のエネルギービームを照射する
方法の他に、非晶質シリコンを400〜600℃程度の
温度で長時間アニールして固相成長させる方法もある
が、一般的に固相成長させる方法によって形成した多結
晶シリコン膜は、エネルギービームを用いた溶融再結晶
化により形成した多結晶シリコン膜に比べキャリア移動
度が低い。また、エネルギービームを用いた溶融再結晶
化する方法は、ビーム形状をライン状にすることで大面
積の基板を容易に再結晶化することができるが、固相成
長させる方法は、大面積の基板を容易に再結晶化するこ
とができない。このため、固相成長させる方法によって
形成した多結晶シリコン膜は、高速回路が形成できず、
小面積の液晶表示素子のみに応用されている。
【0008】エキシマレーザ光等のエネルギービームで
非晶質シリコンを溶融再結晶化させる場合、シリコン表
面に凹凸が発生する。エキシマレーザ光を照射して形成
した多結晶シリコンを活性層に用いた薄膜トランジスタ
の断面を図5に示す。この図5から分かるように、絶縁
性基板41上に形成された多結晶シリコン43aの表面
に凹凸があり、多結晶シリコン43aの凸部の上のゲー
ト絶縁膜44が薄くなることが予想される。
【0009】局所的なゲート絶縁膜の薄膜化はゲート耐
圧の劣化を引き起こす。単結晶シリコン基板上に酸化膜
を形成した場合と、エキシマレーザ光の照射によって形
成したシリコン膜上に同じ膜厚の酸化膜を形成した場合
の、リーク電流の電圧依存性を図4に示す。結晶シリコ
ン上に形成した場合に比べ、多結晶シリコン膜上に形成
した場合の方がはるかに低い電圧でリーク電流が流れ
る。これは、表面凸部に電界が集中するため、凸部分に
電流が流れるためと考えられる。
【0010】このため、多結晶シリコンを活性層に用い
た薄膜トランジスタにおいては、ゲート絶縁膜の膜厚を
厚くすることが必要となる。薄膜トランジスタのオン電
流は、ゲート絶縁膜の膜厚に反比例する。多結晶シリコ
ン膜表面の凹凸は、ゲート絶縁膜の膜厚を厚くすること
を必要とするが、これはトランジスタの性能低下を引き
起こす。
【0011】上述のような薄膜トランジスタ特性を低下
させる原因となる多結晶シリコン表面の凹凸は溶融再結
晶する際に非晶質シリコン表面の酸化膜もしくはレーザ
照射雰囲気中の酸素により形成される酸化膜が偏析する
ためにできると考えられている。したがって、非晶質シ
リコン表面の酸化膜を完全に除去し、かつレーザ照射雰
囲気内の酸素分圧を低く保つことが凹凸の低減に有効で
ある。しかし、このような条件でレーザアニールを行う
と、多結晶シリコンの結晶粒が十分に大きくなるのに必
要な、レーザ照射のエネルギーよりも低いエネルギーで
シリコン膜の溶発(アブレーション)が発生したり、結
晶化に要するレーザ照射のエネルギーが高くなり装置の
稼働率の低下につながるという問題が発生する。
【0012】上記問題を解決するための策として、まず
多結晶シリコンの結晶粒を大きくするために大気中でレ
ーザアニールを行った後に、フッ化水素(以下、HFと
も言う)にて表面酸化膜を除去し、多結晶シリコン表面
の凹凸を小さくするために真空雰囲気中で再度レーザア
ニールする方法が提唱されている(K.Suga et al., "Th
e Effect of a Laser Annealing Ambient on the Morph
ology and TFT Performance of Poly-Si Films", Socie
ty for Information Display 00 DIGEST,p534-537,May,
2000.参照)。
【0013】
【発明が解決しようとする課題】しかしこのような方法
では、レーザアニールの雰囲気を大気圧から真空に減圧
するか、もしくは大気専用装置と真空専用装置を準備す
る必要がある。また、いずれの場合にしても大気雰囲気
中でレーザアニールした後にHF洗浄工程を必要とし、
これらの方法では大幅に生産性の低下を招くこととな
る。
【0014】本発明は、上記事情を考慮してなされたも
のであって、薄膜トランジスタの性能を低下させること
なく生産性の低下を可及的に防止することのできる多結
晶半導体膜の形成方法を提供することを目的とする。
【0015】
【課題を解決するための手段】本発明による多結晶半導
体膜の形成方法の第1の態様は、基板上に、非晶質半導
体膜を堆積する工程と、前記非晶質半導体膜の表面の自
然酸化膜を除去する工程と、不活性ガスを主成分とし5
ppm以上10%未満の酸素を含む気体からなる雰囲気
中でエネルギービームを前記非晶質半導体膜に照射し、
前記非晶質半導体膜を多結晶半導体膜に変える第1照射
工程と、不活性ガスを主成分とし200ppm未満の酸
素を含む気体からなる雰囲気中でエネルギービームを前
記多結晶半導体膜に照射する第2照射工程と、を備えた
ことを特徴とする。
【0016】なお、前記第2照射工程のエネルギー総量
は前記第1照射工程のエネルギー総量よりも大きいこと
が好ましい。
【0017】なお、前記第1照射工程と前記第2照射工
程との間に前記多結晶半導体膜を、前記第1照射工程と
前記第2照射工程の処理雰囲気よりも酸素濃度の高い雰
囲気中に晒すことが好ましい。
【0018】なお、前記第1照射工程と前記第2照射工
程は同一の処理室内で処理されることが好ましい。
【0019】なお、前記基板のエネルギービームが照射
される領域に、処理室内の雰囲気よりも高圧の気体を吹
き付けながら結晶化をおこなうことが好ましい。
【0020】なお、前記エネルギービームとして、エキ
シマレーザ光を用いるが好ましい。
【0021】なお、前記第1照射工程のエネルギービー
ムの照射回数が第2照射工程のエネルギービームの照射
回数よりも少ないことが好ましい。
【0022】また、本発明による多結晶半導体膜の形成
方法の第2の態様は、基板上に多結晶半導体膜を形成す
る工程と、不活性ガスを主成分とし1ppm以上50p
pm以下の酸素を含む雰囲気中でエネルギービームを前
記多結晶半導体膜に照射する工程と、を備えたことを特
徴とする。
【0023】また、本発明による多結晶半導体膜の形成
方法の第3の態様は、基板上に、非晶質半導体膜を堆積
する工程と、前記非晶質半導体膜の表面の自然酸化膜を
除去する工程と、不活性ガスを主成分とし5ppm以上
10%未満の酸素を含む気体からなる雰囲気中でエネル
ギービームを前記非晶質半導体膜に照射し、前記非晶質
半導体膜を多結晶半導体膜に変える第1照射工程と、不
活性ガスを主成分とし1ppm以上50ppm以下の酸
素を含む雰囲気中でエネルギービームを前記多結晶半導
体膜に照射する第2照射工程と、を備えたことを特徴と
する。
【0024】なお、前記基板のエネルギービームが照射
される領域に、処理室内の雰囲気よりも高圧の気体を吹
き付けながら結晶化をおこなっても良い。
【0025】
【発明の実施の形態】本発明による多結晶半導体膜の形
成方法の実施形態を、以下図面を参照して説明する。
【0026】(第1実施形態)本発明による多結晶半導
体膜の形成方法の第1実施形態を、図1乃至図3を参照
して説明する。この実施形態の形成方法の工程を図1に
示す。
【0027】まず、図1のステップF1に示すように基
板上に非晶質シリコン膜を形成する。本実施形態では、
SiHを原料ガスとしたプラズマCVD(Chemical Va
porDeposition)法を用いて、非晶質シリコン膜を50n
mの厚さに形成した。
【0028】次に、図1のステップF3に示すように上
記非晶質シリコン膜中の水素量を減少させてエネルギー
ビーム照射時のアブレーションを抑制するために、アニ
ールを行う。本実施形態では、窒素雰囲気中で450
℃、30分のアニールを行った。次に、図1のステップ
F5に示すように上記非晶質シリコン膜表面の自然酸化
膜を除去するエッチング処理を行う。本実施形態では、
1wt%のHF溶液を2分間基板表面に流した後、超純
水で水洗した。
【0029】その後直ちに被処理基板を処理装置の処理
室内に搬送する。処理室は窒素を主成分とする雰囲気に
保たれている。また上記処理装置は、被処理基板に対し
レーザ光が照射される領域を包み込むように窒素を主成
分とし微量の酸素を含む気体を大気圧以上の圧力で吹き
付ける構造になっている。このようにすることにより、
窒素および酸素はマスフローにより流量が制御されるの
で、レーザが照射される領域の雰囲気中の窒素と酸素の
割合は厳密にコントロールされる。本実施形態では窒素
と酸素の合計流量が30リットル/minになるように
設定した。
【0030】次に、図1のステップF7に示すように上
記雰囲気中で波長が308nmのエキシマレーザパルス
光を、エネルギー密度390mJ/cmで、基板面が
2回照射されるように基板を走査して、非晶質シリコン
膜を溶融再結晶化し、多結晶シリコン膜を形成する(第
1レーザ照射工程)。本実施形態では、この時の酸素量
は所定量であり、この所定量は、後述するように1pp
mから10%までの範囲にあることが好ましい。この第
1のレーザ照射工程はシリコン膜内の水素を減少させて
アブレーションを抑制するため、および多結晶シリコン
表面に薄い酸化膜を形成するために行われる。
【0031】その後、図1のステップF9に示すように
被処理基板に吹き付ける気体の酸素濃度を第1レーザ照
射工程より少なくなるよう変更し、波長が308nmの
エキシマレーザパルス光を、エネルギー密度440mJ
/cmで基板面が16回照射されるように基板を走査
して結晶粒径を目的とする大きさまで成長させる(第2
レーザ照射工程)。この時の酸素量は所定量であり、こ
の所定量は、後述するように1ppmから200ppm
までの範囲にあることが好ましい。したがって、前記第
2照射工程のエネルギー総量は前記第1照射工程のエネ
ルギー総量よりも大きくなるように構成されている。こ
こで、エネルギー総量とは、エネルギー密度×照射回数
である。また、本実施形態においては、1回の照射のエ
ネルギー密度は、第1レーザ照射工程で390mJ/c
、第2レーザ照射工程で440mJ/cmであっ
たが、第2照射工程のエネルギー総量が前記第1照射工
程のエネルギー総量よりも大きくなるように構成されて
いれば、1回の照射のエネルギー密度は、第2レーザ照
射工程のほうが第1レーザ照射工程よりも小さくても良
い。
【0032】以上のステップF1乃至ステップF9の工
程により多結晶シリコン膜が基板上に形成される。
【0033】なお、第1レーザ照射工程によって形成さ
れた多結晶シリコン膜表面の自然酸化膜を所望の膜厚と
するために、第1レーザ照射工程と第2レーザ照射工程
との間に、第1レーザ照射工程および第2レーザ照射工
程の処理雰囲気よりも酸素濃度の高い雰囲気(例えば大
気中)に晒すことが好ましい。
【0034】なお、非晶質シリコン表面の自然酸化膜を
HFを用いてエッチング後、10時間放置してから結晶
化させたサンプルを比較のために作製した。表面の自然
酸化膜をエッチング後10時間放置した非晶質シリコン
膜の表面には、分光エリプソメータを用いて測定した結
果、1.5nm程度の自然酸化膜が成長していた。
【0035】また、上記実施形態においては、処理雰囲
気は窒素ガスを主成分としていたが、窒素ガスの代わり
に希ガスを用いても良い。すなわち窒素ガスおよび希ガ
スのような反応性に乏しい不活性ガスを用いても良い。
【0036】第2レーザ照射工程の酸素濃度を10pp
mとし、第1レーザ照射工程の酸素濃度を1ppm、5
ppm、0.1%、1.0%、および10%としたとき
の上記プロセスにより結晶化させた多結晶シリコン膜の
原子間力顕微鏡による凹凸の評価結果とアブレーション
の発生個数を図2に示す。また、第1レーザ照射工程の
酸素濃度を0.1%とし、第2レーザ照射工程の酸素濃
度を1ppm、10ppm、100ppm、200pp
mとしたときの上記プロセスにより結晶化させた多結晶
シリコン膜の原子間力顕微鏡による凹凸の評価結果を図
3に示す。
【0037】なお、図3には、HF洗浄によって非晶質
半導体膜表面の自然酸化膜を除去した後、10時間放置
して非晶質半導体膜表面に1.5nm程度の自然酸化膜
を形成させ、続いて酸素濃度を0.1%とした第1レー
ザ照射工程を行い、酸素濃度を10ppmとした第2レ
ーザ照射工程を行った場合のプロセスによって形成され
る多結晶シリコン膜の原子間力顕微鏡による凹凸の評価
結果も示す。この場合、多結晶シリコン膜の凹凸は13
nm程度であり、HF洗浄後10時間放置しない場合の
多結晶シリコン膜の凹凸(8nm)に比べて悪い結果と
なっている。
【0038】なお、凹凸は、表面平均粗さ(RMS:Ro
ot- Mean Square(2乗平均の平方根)で表現する)を
意味している。
【0039】図2からわかるように、第1レーザ照射工
程の酸素濃度が1ppmではアブレーションが発生して
いるが、5ppm以上にすることでアブレーションの発
生を完全に抑制できている。また、第1レーザ照射工程
の酸素濃度が10%以上であると、表面平均粗さが14
nm程度になり表面平均粗さ低減の効果が認められない
が、酸素濃度が10%未満であれば、表面平均粗さを1
0nm以下に押さえることが可能である。
【0040】また、図3からわかるように、第2レーザ
照射工程の酸素濃度が200ppm以上であると表面平
均粗さが約13nmになり、表面平均粗さ低減効果が認
められないが、酸素濃度を200ppm未満とすること
で十分な表面平均粗さ低減効果を得ることが可能であ
る。
【0041】また、ステップF7の第1レーザ照射工程
をおこなう前に1.5nm以上の表面酸化膜が形成され
てしまうと、第1および第2レーザ照射工程の酸素濃度
が許容範囲内であっても、表面平均粗さの低減効果が認
められないことが分かった。
【0042】なお、第1レーザ照射工程で5ppm以上
の酸素を含んだ雰囲気で照射するとアブレーションが抑
制されるメカニズムは明確になっていないが、ある一
定濃度以上の酸素雰囲気内で結晶化すると、微小な凹凸
が形成されることで脱水素が促進されること、および
第1レーザ照射工程で形成される表面酸化膜が何らかの
抑制効果を発揮しているのではないかと推測される。
【0043】従来技術で述べたように、大気中でレーザ
アニールした後にHF洗浄で表面酸化膜を完全に除去
し、再度、真空中で多結晶シリコンをレーザアニールす
ると、表面の突起が小さくなることが報告されている。
【0044】しかし本実施形態おいては、第1および第
2レーザ照射工程を同一の処理室内で行うことが可能と
なり、処理雰囲気を真空に変更したり、途中で洗浄を行
ったりといった生産性を大きく低下させることなしに、
多結晶シリコン表面の凹凸を小さくすることが可能であ
り、薄膜トランジスタの性能の低下を防止することがで
きる。
【0045】なお、上記実施形態においては、第1およ
び第2レーザ照射工程においては、エネルギービームと
して、エキシマレーザを用いたが、非晶質半導体膜を多
結晶半導体膜に変えることが可能であればどのエネルギ
ービームを用いても良い。
【0046】(第2実施形態)次に、本発明による多結
晶半導体膜の形成方法の第2実施形態を、図7を参照し
て説明する。図7は、第2実施形態による多結晶半導体
膜の形成方法の形成工程を示す工程断面図である。ま
ず、400mm×500mmの大きさの無アルカリガラ
スからなる絶縁基板1上に、プラズマCVD法によりS
iNとSiO膜からなるアンダーコート層2を形成
し、その上に50nmの多結晶シリコン膜3を形成する
(図7(a)参照)。この多結晶シリコン膜3の形成
は、(1)非晶質シリコン膜を形成し、続いて500℃
で1時間のアニールを行い非晶質シリコン膜内の水素濃
度を低減させ、その後、第1の実施形態と同様に、5p
pm以上10%未満の酸素を含む不活性ガス雰囲気中で
非晶質シリコンを多結晶シリコン3に変換するか、
(2)基板1上に直接に多結晶シリコンを成膜するか、
(3)非晶質シリコンを基板1上に形成した後、シリコ
ン溶融温度以下の温度の炉中で加熱し、多結晶シリコン
に変える、のいずれかの方法によって行っても良い。
【0047】次に、上述のように形成した多結晶シリコ
ン膜をレーザアニールする際の最適な条件を求めるため
に、以下の実験を行った。
【0048】まず、上述のようにして多結晶シリコンが
形成された基板1を、複数枚用意し、これらの基板1
を、アニール室が0.1,1,10,50,100,1
000ppmの酸素を含むN雰囲気にそれぞれ設定さ
れたアニール室に入れる。そして、例えば波長が308
nm(XeCl)のエキシマレーザを用いて、1カ所当
たり20パルス照射されるように基板1を走査しながら
多結晶シリコン膜3をレーザビームアニールして、多結
晶シリコン膜3を再結晶化し、多結晶シリコン膜3aを
形成する。結晶化させるためのレーザビームはKrF、
ArFなどでもかまわない。照射エネルギー密度は30
0mJ/cmから450mJ/cmまで変化させた
(図7(b)参照)。この実験結果を図8(a)、図8
(b)、図8(c)に示す。
【0049】図8(a)は、各エキシマレーザアニール
(ELAとも云う)雰囲気条件における平均結晶粒径が
0.3μm以上となるのに必要なレーザ照射エネルギー
を示すグラフである。図8(a)から分かるように、酸
素濃度0.1ppmの条件で作製したサンプルでは平均
結晶粒径が0.3μm以上となるに必要なレーザエネル
ギーが他の条件に比べ高く、かつマージンが狭くなって
いる。酸素濃度が1ppmから1000ppmの範囲で
は、必要なレーザエネルギーはほぼ同程度となってい
る。
【0050】図8(b)は、各照射雰囲気におけるアブ
レーションの発生個数を示すグラフである。図8(b)
から分かるように、酸素濃度1ppm以上の条件ではア
ブレーションが発生していないが、0.1ppmの条件
では1cm当たり1.2個のアブレーションが発生し
ている。
【0051】図8(c)は、各雰囲気条件における多結
晶シリコン表面の突起高さを示すグラフである。図8
(c)から分かるように、酸素濃度が50ppm以下で
あれば突起高さは10nm以下であるが、100ppm
になると突起高さは急激に大きくなっている。
【0052】以上の実験結果から、図7(b)に示す多
結晶シリコン膜3を再結晶化するのに最適なレーザ照射
条件は、窒素を主成分とし、1ppm以上50ppm以
下の酸素を含む雰囲気であることが分かる。これは、以
下の理由による考えられる。
【0053】多結晶シリコン表面の突起部分は、他の箇
所と比較して酸素の比率が高く、再結晶する際にシリコ
ン膜中の酸素が偏析して酸化物が形成され体積膨張する
ことで作られると考えられる。そのため、酸素の濃度を
50ppm以下にすることでシリコン膜中に取り込まれ
る酸素の量を抑制し、溶融際結晶の際にできる表面の突
起を低減することができる。しかしながら、雰囲気中の
酸素濃度が1ppm未満になると結晶粒径の成長促進が
阻害される、膜が溶発(アブレーション)するなどの弊害
が生じる。溶融再結晶する際にシリコン膜内に取り込ま
れた酸素は結晶核となり結晶化を促進していると考えら
れる。したがって雰囲気中の酸素濃度が低すぎると核形
成が制限されるため、結晶化に必要となるエネルギーが
大きくなる、エネルギーに対する粒径拡大のマージンが
狭くなる、結晶粒径の分布が悪化する、などの問題が発
生すると考えられる。また、シリコン膜中に取り込まれ
た酸素によりSi−O−Hなどの結合が形成され、膜中
の水素の放出が抑制され、アブレーションを防止するこ
とが可能となる。このような理由から、照射雰囲気内に
はある濃度以上の酸素が必要となる。
【0054】したがって、本実施形態においては、窒素
を主成分とし、1ppm以上50ppm以下の酸素を含
む雰囲気で、レーザ照射を行い、多結晶シリコン膜3を
再結晶化して、多結晶シリコン膜3aを形成した。これ
により、再結晶化によって形成された多結晶シリコン膜
3aの表面の凹凸を低減することが可能となり、薄膜ト
ランジスタの性能が低下するのを防止することができ
る。
【0055】(第3実施形態)次に、本発明による多結
晶半導体膜の形成方法を、図9を参照して説明する。図
9は、第3実施形態による多結晶シリコン膜の形成方法
を用いて製造される薄膜トランジスタの製造工程断面図
である。
【0056】まず、第2実施形態と同様な方法により、
アンダーコート層2が形成された絶縁基板1上に多結晶
シリコン膜3aを形成する(図9(a)参照)。次に、
多結晶シリコン膜3aを島状にパターニングした後、S
iO膜からなるゲート絶縁膜4をプラズマCVD法に
より形成する(図9(b)参照)。続いて、MoやTa
等の高融点金属あるいはドープした多結晶シリコンから
なるゲート電極5を形成し、パターニングした後、イオ
ンドーピング法によりドーパントを打ち込み、ソース・
ドレイン領域6を形成する(図9(c)参照)。最後に
SiOからなる層間絶縁膜7を形成し、ソース・ドレ
インのコンタクトホールを形成した後、Alからなるソ
ース・ドレイン電極8をスパッタにより形成し、パター
ニングを行い、多結晶シリコンTFTを完成する(図9
(d)参照)。
【0057】図10は、第2実施形態で説明したと同様
にレーザ照射条件を変えて形成した多結晶シリコン薄膜
トランジスタ(TFT)の電界効果移動度と各雰囲気条
件との関係を示すグラフである。図10においては、レ
ーザの照射エネルギーは結晶粒径が0.5μmとなるよ
うに設定した。図10からわかるように、電界効果移動
度の平均値は照射雰囲気による依存性を持っていない
が、酸素濃度が0.1ppmでは特性のバラツキが大き
くなっている。
【0058】以上説明したように、本実施形態によれ
ば、第2実施形態と同様に、薄膜トランジスタの性能を
低下させることなく生産性の低下を可及的に防止するこ
とができる。
【0059】なお、第2および第3実施形態において、
基板のエネルギービームが照射される領域に、処理室内
の雰囲気よりも高圧の気体を吹き付けながら結晶化を行
っても良い。
【0060】
【発明の効果】以述べたように本発明によれば、薄膜ト
ランジスタの性能を低下させることなく生産性の低下を
可及的に防止することができる。
【図面の簡単な説明】
【図1】本発明による多結晶半導体膜形成方法の第1実
施形態の形成工程を示すフローチャート。
【図2】第1実施形態の効果を説明する図。
【図3】第1実施形態の効果を説明する図
【図4】従来の薄膜トランジスタのゲート電圧とリーク
電流の関係を示すグラフ。
【図5】従来の薄膜トランジスタの断面図。
【図6】薄膜トランジスタの製造工程を示す工程断面
図。
【図7】本発明による多結晶半導体膜の形成方法の第2
実施形態の工程断面図。
【図8】多結晶シリコンの再結晶化を行うに最適なレー
ザ照射条件を見いだすための実験結果を示すグラフ。
【図9】本発明による多結晶半導体膜の形成方法の第3
実施形態を用いて形成される薄膜トランジスタの製造工
程断面図。
【図10】レーザ照射条件をかえて形成した場合の薄膜
トランジスタの移動度を示すグラフ。
【符号の説明】 1 絶縁基板 2 アンダーコート 3 多結晶シリコン膜 3a 多結晶シリコン膜 4 ゲート絶縁膜 5 ゲート電極 6 ソース・ドレイン領域 7 層間絶縁膜 8 ソース・ドレイン電極 41 絶縁基板 42 非晶質半導体薄膜 43 多結晶薄膜 43a 半導体膜 44 ゲート絶縁膜 45 ゲート電極 45a 金属膜(ゲート電極) 46 n型のソース・ドレイン領域 47 p型のソース・ドレイン領域 48 層間絶縁膜 49 ソース・ドレイン電極 50 レジストパターン
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 2H092 JA24 KA04 KA05 MA08 MA27 MA30 NA21 NA29 5F052 AA02 BB07 CA04 CA08 CA10 DA02 DB03 EA01 EA15 JA01 5F110 AA06 AA18 AA30 BB01 CC02 DD02 DD13 DD14 DD17 EE04 EE09 FF02 FF30 GG02 GG13 GG25 GG45 HJ12 HL03 HL23 NN02 NN23 PP03 PP04 PP13 PP29 PP31 PP35 QQ11

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】基板上に、非晶質半導体膜を堆積する工程
    と、 前記非晶質半導体膜の表面の自然酸化膜を除去する工程
    と、 不活性ガスを主成分とし5ppm以上10%未満の酸素
    を含む気体からなる雰囲気中でエネルギービームを前記
    非晶質半導体膜に照射し、前記非晶質半導体膜を多結晶
    半導体膜に変える第1照射工程と、 不活性ガスを主成分とし200ppm未満の酸素を含む
    気体からなる雰囲気中でエネルギービームを前記多結晶
    半導体膜に照射する第2照射工程と、 を備えたことを特徴とする多結晶半導体膜の形成方法。
  2. 【請求項2】前記第2照射工程のエネルギー総量は前記
    第1照射工程のエネルギー総量よりも大きいことを特徴
    とする請求項1記載の多結晶半導体膜の形成方法。
  3. 【請求項3】前記第1照射工程と前記第2照射工程との
    間に前記多結晶半導体膜を、前記第1照射工程と前記第
    2照射工程の処理雰囲気よりも酸素濃度の高い雰囲気中
    に晒すことを特徴とする請求項1または2記載の多結晶
    半導体膜の形成方法。
  4. 【請求項4】前記第1照射工程と前記第2照射工程は同
    一の処理室内で処理されることを特徴とする請求項1乃
    至3のいずれかに記載の多結晶半導体膜の形成方法。
  5. 【請求項5】前記エネルギービームとして、エキシマレ
    ーザ光を用いることを特徴とする、請求項1乃至4のい
    ずれかに記載の多結晶半導体膜の形成方法。
  6. 【請求項6】第1照射工程のエネルギービームの照射回
    数が第2照射工程のエネルギービームの照射回数より少
    ないことを特徴とする請求項1乃至5のいずれかに記載
    の多結晶半導体膜の形成方法。
  7. 【請求項7】基板上に多結晶半導体膜を形成する工程
    と、 不活性ガスを主成分とし1ppm以上50ppm以下の
    酸素を含む雰囲気中でエネルギービームを前記多結晶半
    導体膜に照射する工程と、 を備えたことを特徴とする多結晶半導体膜の形成方法。
  8. 【請求項8】基板上に、非晶質半導体膜を堆積する工程
    と、 前記非晶質半導体膜の表面の自然酸化膜を除去する工程
    と、 不活性ガスを主成分とし5ppm以上10%未満の酸素
    を含む気体からなる雰囲気中でエネルギービームを前記
    非晶質半導体膜に照射し、前記非晶質半導体膜を多結晶
    半導体膜に変える第1照射工程と、 不活性ガスを主成分とし1ppm以上50ppm以下の
    酸素を含む雰囲気中でエネルギービームを前記多結晶半
    導体膜に照射する第2照射工程と、 を備えたことを特徴とする多結晶半導体膜の形成方法。
  9. 【請求項9】前記基板のエネルギービームが照射される
    領域に、処理室内の雰囲気よりも高圧の気体を吹き付け
    ながら結晶化をおこなうことを特徴とする請求項1乃至
    8のいずれかに記載の多結晶半導体膜の形成方法。
JP2001208028A 2000-09-18 2001-07-09 多結晶シリコン膜の形成方法 Expired - Fee Related JP4919546B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2001208028A JP4919546B2 (ja) 2000-09-18 2001-07-09 多結晶シリコン膜の形成方法
TW090122645A TW509968B (en) 2000-09-18 2001-09-12 Method of forming polycrystalline semiconductor film
SG200105718A SG109466A1 (en) 2000-09-18 2001-09-14 Method of forming polycrystalline semiconductor film
KR10-2001-0057142A KR100457412B1 (ko) 2000-09-18 2001-09-17 다결정반도체막의 형성방법
US09/954,152 US6486046B2 (en) 2000-09-18 2001-09-18 Method of forming polycrystalline semiconductor film

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2000-281353 2000-09-18
JP2000281353 2000-09-18
JP2000281353 2000-09-18
JP2001208028A JP4919546B2 (ja) 2000-09-18 2001-07-09 多結晶シリコン膜の形成方法

Publications (2)

Publication Number Publication Date
JP2002164283A true JP2002164283A (ja) 2002-06-07
JP4919546B2 JP4919546B2 (ja) 2012-04-18

Family

ID=26600092

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001208028A Expired - Fee Related JP4919546B2 (ja) 2000-09-18 2001-07-09 多結晶シリコン膜の形成方法

Country Status (5)

Country Link
US (1) US6486046B2 (ja)
JP (1) JP4919546B2 (ja)
KR (1) KR100457412B1 (ja)
SG (1) SG109466A1 (ja)
TW (1) TW509968B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100935850B1 (ko) * 2002-09-16 2010-01-08 엘지디스플레이 주식회사 레이저 결정화 공정을 이용한 폴리실리콘층의 제조 방법 및 그 제조장치

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7057256B2 (en) 2001-05-25 2006-06-06 President & Fellows Of Harvard College Silicon-based visible and near-infrared optoelectric devices
US7390689B2 (en) * 2001-05-25 2008-06-24 President And Fellows Of Harvard College Systems and methods for light absorption and field emission using microstructured silicon
US7442629B2 (en) 2004-09-24 2008-10-28 President & Fellows Of Harvard College Femtosecond laser-induced formation of submicrometer spikes on a semiconductor substrate
KR101254744B1 (ko) * 2006-06-28 2013-04-15 엘지디스플레이 주식회사 다결정 실리콘 박막의 제조 방법 및 이를 이용하여 제조된박막 트랜지스터
US8603902B2 (en) * 2008-01-31 2013-12-10 President And Fellows Of Harvard College Engineering flat surfaces on materials doped via pulsed laser irradiation
US8692198B2 (en) 2010-04-21 2014-04-08 Sionyx, Inc. Photosensitive imaging devices and associated methods
CN106449684B (zh) 2010-06-18 2019-09-27 西奥尼克斯公司 高速光敏设备及相关方法
US9496308B2 (en) 2011-06-09 2016-11-15 Sionyx, Llc Process module for increasing the response of backside illuminated photosensitive imagers and associated methods
WO2013010127A2 (en) 2011-07-13 2013-01-17 Sionyx, Inc. Biometric imaging devices and associated methods
US9209345B2 (en) 2013-06-29 2015-12-08 Sionyx, Inc. Shallow trench textured regions and associated methods
CN103560076B (zh) * 2013-11-12 2016-01-06 深圳市华星光电技术有限公司 提升多晶硅层均一性的多晶硅制作方法
JP6403377B2 (ja) * 2013-11-19 2018-10-10 株式会社ジャパンディスプレイ 多結晶化方法
KR20210008264A (ko) * 2019-07-12 2021-01-21 삼성디스플레이 주식회사 박막트랜지스터와 그것을 구비한 디스플레이 장치 및 그들의 제조방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677131A (ja) * 1992-08-25 1994-03-18 Fuji Xerox Co Ltd 半導体素子の製造方法
JPH09293872A (ja) * 1996-04-26 1997-11-11 Sharp Corp 薄膜トランジスタの製造方法
JPH118205A (ja) * 1997-04-25 1999-01-12 Sharp Corp 半導体装置の製造方法およびレーザー光照射装置
JPH1167663A (ja) * 1997-08-18 1999-03-09 Fujitsu Ltd 半導体装置の製造方法
JP2000081642A (ja) * 1998-07-06 2000-03-21 Hitachi Ltd 液晶表示装置およびその製造方法
JP2000114526A (ja) * 1998-08-07 2000-04-21 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2000150410A (ja) * 1998-01-13 2000-05-30 Toshiba Corp レ―ザアニ―ル装置およびレ―ザアニ―ル方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5346850A (en) * 1992-10-29 1994-09-13 Regents Of The University Of California Crystallization and doping of amorphous silicon on low temperature plastic
KR960001706B1 (ko) * 1993-05-27 1996-02-03 삼성전자주식회사 다결정 실리콘의 제조방법 및 장치
US5456763A (en) * 1994-03-29 1995-10-10 The Regents Of The University Of California Solar cells utilizing pulsed-energy crystallized microcrystalline/polycrystalline silicon
WO1997001863A1 (fr) * 1995-06-26 1997-01-16 Seiko Epson Corporation Procede de formation de film semi-conducteur cristallin, procede de production de transistor a couche mince, procede de production de cellules solaires et dispositif cristal liquide a matrice active
JP4101409B2 (ja) 1999-08-19 2008-06-18 シャープ株式会社 半導体装置の製造方法
JP4472066B2 (ja) * 1999-10-29 2010-06-02 シャープ株式会社 結晶性半導体膜の製造方法、結晶化装置及びtftの製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677131A (ja) * 1992-08-25 1994-03-18 Fuji Xerox Co Ltd 半導体素子の製造方法
JPH09293872A (ja) * 1996-04-26 1997-11-11 Sharp Corp 薄膜トランジスタの製造方法
JPH118205A (ja) * 1997-04-25 1999-01-12 Sharp Corp 半導体装置の製造方法およびレーザー光照射装置
JPH1167663A (ja) * 1997-08-18 1999-03-09 Fujitsu Ltd 半導体装置の製造方法
JP2000150410A (ja) * 1998-01-13 2000-05-30 Toshiba Corp レ―ザアニ―ル装置およびレ―ザアニ―ル方法
JP2000081642A (ja) * 1998-07-06 2000-03-21 Hitachi Ltd 液晶表示装置およびその製造方法
JP2000114526A (ja) * 1998-08-07 2000-04-21 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100935850B1 (ko) * 2002-09-16 2010-01-08 엘지디스플레이 주식회사 레이저 결정화 공정을 이용한 폴리실리콘층의 제조 방법 및 그 제조장치

Also Published As

Publication number Publication date
US6486046B2 (en) 2002-11-26
TW509968B (en) 2002-11-11
KR100457412B1 (ko) 2004-11-16
JP4919546B2 (ja) 2012-04-18
US20020034845A1 (en) 2002-03-21
SG109466A1 (en) 2005-03-30
KR20020022012A (ko) 2002-03-23

Similar Documents

Publication Publication Date Title
JP2794678B2 (ja) 絶縁ゲイト型半導体装置およびその作製方法
JPH06267849A (ja) 半導体素子の作製方法
US20020048869A1 (en) Method of forming semiconductor thin film and plastic substrate
JP2009044171A (ja) 薄膜半導体装置の製造方法
JP3389022B2 (ja) 半導体装置
JP4919546B2 (ja) 多結晶シリコン膜の形成方法
JP5508535B2 (ja) 半導体薄膜の形成方法、半導体装置、半導体装置の製造方法、基板及び薄膜基板
EP0459836A2 (en) Method for fabricating thin-film transistors
KR20000017056A (ko) 반도체 장치 제조 방법
JPH08293609A (ja) 半導体装置の製造方法
JP4987198B2 (ja) 多結晶シリコン薄膜トランジスタの製造方法
JP2004288864A (ja) 薄膜半導体、薄膜トランジスタの製造方法、電気光学装置及び電子機器
JP2001210828A (ja) 薄膜半導体装置の製造方法
JP3501977B2 (ja) 半導体装置
JP2001223359A (ja) 薄膜半導体装置の製造方法
JPH09306839A (ja) 半導体の溶融結晶化方法及び不純物活性化方法
JP4281753B2 (ja) 薄膜半導体装置の製造方法
JPH11186552A (ja) 薄膜トランジスタの製造方法
JP4461731B2 (ja) 薄膜トランジスタの製造方法
JP3315190B2 (ja) 薄膜トランジスタの作製方法
JP3380546B2 (ja) 半導体装置
JP2002190606A (ja) トップゲート型薄膜トランジスタの製造方法
JPH06275829A (ja) 薄膜トランジスタの作製方法
JPH07122752A (ja) 薄膜トランジスタの製造方法
JPH06260500A (ja) 薄膜トランジスタの作製方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20070427

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080620

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110902

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111020

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120104

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120131

R150 Certificate of patent or registration of utility model

Ref document number: 4919546

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150210

Year of fee payment: 3

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150210

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees