JP3869189B2 - 薄膜トランジスタの作製方法 - Google Patents

薄膜トランジスタの作製方法 Download PDF

Info

Publication number
JP3869189B2
JP3869189B2 JP2000196048A JP2000196048A JP3869189B2 JP 3869189 B2 JP3869189 B2 JP 3869189B2 JP 2000196048 A JP2000196048 A JP 2000196048A JP 2000196048 A JP2000196048 A JP 2000196048A JP 3869189 B2 JP3869189 B2 JP 3869189B2
Authority
JP
Japan
Prior art keywords
region
source
low
film
concentration impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000196048A
Other languages
English (en)
Other versions
JP2001028448A (ja
Inventor
宏勇 張
徹 高山
保彦 竹村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2001028448A publication Critical patent/JP2001028448A/ja
Application granted granted Critical
Publication of JP3869189B2 publication Critical patent/JP3869189B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02683—Continuous wave laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置等に使用される薄膜トランジスタ（ＴＦＴ）およびその作製方法に関するものである。また、本発明は、熱アニールによってソース／ドレイン領域を活性化せしめる工程を有する薄膜トランジスタの作製方法に関するものである。
本発明に係る薄膜トランジスタは絶縁表面上に形成されることを特徴とする。本発明において、絶縁表面上とは、ガラス等の絶縁基板上のみならず、単結晶シリコン等の半導体基板に設けられた絶縁被膜上をも含むものである。
【０００２】
【従来の技術】
最近、絶縁表面上に設けられた薄膜状の半導体層（活性層、活性領域ともいう）を有する絶縁ゲイト型の半導体装置の研究がなされている。特に、薄膜状の絶縁ゲイトトランジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱心に研究されている。
ＴＦＴは絶縁基板上に形成されるマトリクス構造を有する液晶等の表示装置の画素の制御や、マトリクス回路の駆動回路に利用されたり、あるいは、半導体集積回路を多層に形成した３次元構造の集積回路に利用されている。ＴＦＴは利用する半導体の材料・結晶状態によって、アモルファスシリコンＴＦＴや結晶性シリコンＴＦＴのように区別されている。
【０００３】
一般に、アモルファス状態の半導体の電界移動度は小さく、従って、高速動作が要求されるＴＦＴには利用できない。また、アモルファスシリコンでは、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル型のＴＦＴ（ＰＭＯＳのＴＦＴ）を作製することができず、したがって、Ｎチャネル型ＴＦＴ（ＮＭＯＳのＴＦＴ）と組み合わせて、相補型のＭＯＳ回路（ＣＭＯＳ回路）を形成することができない。
【０００４】
他方、結晶性半導体はアモルファス半導体よりも電界移動度が大きく、高速動作が可能である。さらに、結晶性シリコンはＮＭＯＳのＴＦＴのみでなく、ＰＭＯＳのＴＦＴも作製することができるので、ＣＭＯＳ回路を作製することが可能である。例えば、アクティブマトリクス方式の液晶表示装置において、アクティブマトリクス回路のみでなく、それを駆動する周辺回路（ドライバ等）とを結晶性ＴＦＴのＣＭＯＳ回路で同一基板上に構成することでき、いわゆるモノリシック構造を得ることができる。
【０００５】
最近では、ホットキャリヤによる劣化を低減する目的から、ソース／ドレイン領域に隣接してソース／ドレイン領域よりもＮ型又はＰ型の不純物濃度の低い低濃度不純物領域を設けることも要求されている。
ソース／ドレイン領域、低濃度不純物領域を形成するには、イオン注入法、イオンドーピング法が採用されており、通常、Ｎ型もしくはＰ型の導伝性を付与する不純物イオンを加速してシリコン膜に注入している。
【０００６】
【発明が解決しようとする課題】
しかしながら、シリコン膜に不純物イオンを加速して注入するために、その際のイオン衝撃によってシリコン膜はアモルファス化してしまう。このようなアモルファス状態ではソース／ドレイン領域のシート抵抗は非常に大きくなってしまう。
【０００７】
半導体活性層がアモルファス状態のＴＦＴでは、そもそも電界効果移動度が小さいため、ソース／ドレイン領域のシート抵抗が１０ｋΩ／□〜１ＭΩ／□程度であれば実用に供することができる。
しかし、結晶性ＴＦＴでは電界効果移動度が高いため、シート抵抗が１０ｋΩ／□以下でないと、結晶性ＴＦＴとして十分な特性が活かせない。そのため、アモルファス状態のソース／ドレイン領域の結晶性を高めること（活性化すること）が必要とされている。また、活性化の工程では、ゲイト電極を始めとして、ＴＦＴの素子の多くの部分が形成されているので、それらにダメージを与えないことが要求される。
【０００８】
活性化には熱アニールによる方法を用いることができる。熱アニール法はバッチ間のばらつきが少ないという長所がある。
活性化に必要な温度、時間は注入された不純物の濃度に依存する。従って、低濃度不純物領域では比較的低温で、短時間の熱アニールによって活性化できるのに対して、ソース／ドレイン領域のように不純物の濃度が高濃度な領域を活性化するには、高温で、長時間の熱アニールが必要である。
【０００９】
通常、１×１０20原子／ｃｍ3 以上の濃度（ドーズ量に換算して１×１０14原子／ｃｍ3 以上）の不純物が注入された領域を活性化するには、６００℃程度の温度での長時間の熱アニールか、もしくは１０００℃以上の高温で、短時間の熱アニールが必要である。
１０００℃以上での熱アニール法を採用すると、使用できる基板が石英に限られ、基板コストが非常に高くなってしまう。他方、６００℃程度の温度での熱アニール法では、使用できる基板の選択の余地は拡がるが、長時間を要するため、生産性の低下を招く。
また、高温や、長時間の熱アニールはゲイト電極、基板等に大きな影響を与えかねない。従って、素子の他の部分への熱的な影響（例えば、基板の収縮、変形によるパターンのずれ等）を最小限にするために、より低温で、かつ短時間の熱アニールによる活性化が要求されている。
【００１０】
本発明の目的は、上述の問題点を解消して、特性の優れた結晶性の薄膜トランジスタを提供することにある。
また、本発明の他の目的は、上述の問題点を解消して、低温で、かつ短時間の熱アニールにより、ソース／ドレイン領域を活性化することを可能にする薄膜トランジスタの作製方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明者の研究の結果、実質的にアモルファス状態のシリコン被膜に微量の触媒材料を添加することによって結晶化を促進させ、結晶化温度を低下させ、結晶化時間を短縮できることが明らかになった。
【００１２】
本発明人は、この触媒元素の効果に着目し、これを利用することによって、アモルファス化したソース／ドレイン領域の結晶性を改善できることを見出した。
本発明は、上記の触媒元素をソース／ドレイン領域にイオン注入法等の手段によって注入した後に、熱アニールする。もしくは、触媒元素単体やその化合物の被膜をソース／ドレイン領域に堆積し、熱アニールすることにより、触媒元素をソース／ドレイン領域に拡散せしめつつ、結晶性を改善せしめるのである。
【００１３】
触媒元素をアモルファスシリコン膜に添加する方法として、具体的には、触媒元素を有する膜、粒子、クラスター等をアモルファスシリコン膜の下、もしくは上に実質的に密着して形成する方法を採用することができる。あるいはイオン注入法等の方法によってアモルファスシリコン膜中に、これらの触媒元素を導入する方法を採用することができる。触媒元素としては、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、白金（Ｐｔ）、パラジウム（Ｐｄ）の単体、もしくはそれらの化合物が適している。
【００１４】
その後、アモルファスシリコン膜を適当な温度（典型的には５８０℃以下の温度）で熱アニールすることにより、触媒元素の作用によりアモルファスシリコン膜を結晶化させることができる。
当然のことであるが、アニール温度が高いほど結晶化に要する時間は短くなるという関係がある。また、ニッケル、鉄、コバルト、白金等の触媒元素の濃度が大きいほど、結晶化に要する温度が低く、かつ結晶化に要する時間が短いという関係がある。本発明人の研究では、アモルファスシリコンの結晶化を進行させるには、上記の触媒元素のうちの少なくとも１つの元素の濃度が、アモルファスシリコン膜において１×１０17原子／ｃｍ3 を越えることが必要であることが明らかになった。
しかし、上記の触媒元素は何れもシリコンには好ましくない材料であるので、できるだけその濃度が低いことが望まれる。本発明人の研究では、これらの触媒材料の濃度は合計して１０20原子／ｃｍ3 を越えないことが望まれる。
【００１５】
本発明にしたがって結晶性薄膜トランジスタを作製するには以下の工程を設ければよい。
▲１▼ （触媒元素の濃度が１×１０17原子／ｃｍ3 未満の結晶性シリコン膜への）低濃度不純物領域を形成する工程。
▲２▼ ソース／ドレイン領域を形成する工程（イオン注入もしくはイオンドーピング法による）。
▲３▼ 触媒元素を有する物質をソース／ドレイン領域と実質的に同じ領域上に成膜する工程。
▲４▼ 熱アニールによるソース／ドレイン領域を活性化する工程（４００〜５８０℃）。
【００１６】
あるいは、
▲１▼ （触媒元素の濃度が１×１０17原子／ｃｍ3 未満の結晶性シリコン膜への）低濃度不純物領域を形成する工程。
▲２▼ ソース／ドレイン領域を形成する工程（イオン注入もしくはイオンドーピング法による）。
▲３▼ 触媒元素をソース／ドレイン領域と実質的に同じ領域に導入する工程（イオン注入もしくはイオンドーピング法による）。
▲４▼ 熱アニールによるソース／ドレイン領域を活性化する工程（４００〜５８０℃）。
【００１７】
これらの工程において、工程▲１▼、▲２▼、▲３▼はその順序を入れ換えることも可能である。例えば、最初にソース／ドレイン領域を形成してから、低濃度不純物領域を形成してもよいし、最初に触媒元素を導入してから、ソース／ドレイン領域を形成してもよい。
本発明では、上記▲３▼の工程において、触媒元素や触媒元素を有する物質は、実質的にソース／ドレイン領域以外の活性層の部分、例えば、チャネル形成領域や低濃度不純物領域には、意図的に導入されたり、成膜されたりしないことを特徴とする。
【００１８】
上記の工程を経て、得られるＴＦＴの構造は図１に示すようなものとなる。図１（Ａ）はコプレナー型を、図１（Ｂ）は逆スタガー型の例を示す。
図１（Ａ）について説明する。絶縁表面１０１上には結晶性のシリコン活性層が設けられ、シリコン活性層はチャネル形成領域１０４、ソース領域１０５、ドレイン領域１０８、ソース／ドレイン領域１０５、１０８とチャネル形成領域１０４の間の低濃度不純物領域１０６、１０７とによって構成されている。
活性層上には、ゲイト絶縁膜１０２、ゲイト電極１０３が形成される。ゲイト電極１０３を覆って、層間絶縁物１０９が設けられている。層間絶縁物１０９のコンタクトホールには、ソース／ドレイン領域１０５、１０８の電極１１０、１１１が形成されている。
【００１９】
本発明においては、触媒元素は主としてソース／ドレイン領域１０５、１０８に導入されて、その部分の結晶性を改善させる。ソース／ドレイン領域１０５、１０８における触媒元素の濃度は１×１０17原子／ｃｍ3 を越えることを特徴とする。
触媒元素の一部は低濃度不純物領域１０６、１０７にも熱的に拡散するが、その濃度は十分に低く、特に、チャネル形成領域１０４との境界１１２、１１３では、１×１０17原子／ｃｍ3 未満の濃度であることを特徴とする。当然、チャネル形成領域１０４における触媒元素の濃度は１×１０17原子／ｃｍ3 未満の濃度である。
ここで、ソース／ドレイン領域１０５、１０８における触媒元素の濃度は、シリコン膜を２次イオン質量分析法（ＳＩＭＳ）によって測定した際の値であり、触媒元素が膜厚方向に分布している場合には、その最小値である。また、チャネル形成領域１０４、境界１１２、１１３における触媒元素の濃度は、シリコン膜における厚さ方向の平均値である。
【００２０】
図１（Ｂ）について説明する。
絶縁表面１２１上にはゲイト電極１２２と、その上にゲイト絶縁膜１２３が設けられ、その上には結晶性のシリコン活性層が設けられている。シリコン活性層には、チャネル形成領域１２４、ソース領域１２５、ドレイン領域１２８、そして、ソース／ドレイン領域１２５、１２８とチャネル形成領域１２４の間の低濃度不純物領域１２６、１２７が形成されている。そして、ソース／ドレイン領域１２５、１２８には電極１２９、１３０が形成されている。活性層上には層間絶縁物を設けてもよい。
【００２１】
この場合も、触媒元素は主としてソース／ドレイン領域１２５、１２８に導入され、その部分の結晶性を改善する。ソース／ドレイン領域１２５、１２８における触媒元素の濃度は１×１０17原子／ｃｍ3 を越えることを特徴とする。触媒元素の一部は低濃度不純物領域１２６、１２７にも熱的に拡散するが、その濃度は十分に低く、特に、チャネル形成領域との境界１３１、１３２では、１×１０17原子／ｃｍ3 未満の濃度であることを特徴とする。
【００２２】
【作用】
本発明において、上記工程▲３▼によって主としてソース、ドレイン領域に導入された触媒元素は、その領域に拡散しつつ、結晶化を著しく促進する。そのため、活性化の際には、４００〜５８０℃、典型的には４５０〜５５０℃の温度で加熱することで十分な効果を得ることができる。また、アニール時間も８時間以内、典型的には４時間以内で十分である。
特に、後の工程▲４▼のように、イオン注入法やイオンドーピング法によって触媒元素が導入された場合には、最初から均等に触媒元素が分布しているため、結晶化が極めて容易に進行する。
【００２３】
また、低濃度不純物領域においては触媒元素の濃度は著しく低く、そのための触媒元素による結晶性改善はソース／ドレイン領域に隣接する部分を除き、ほとんど期待されないのであるが、導入された不純物の濃度が十分に小さいので、上記のような低温であっても活性化される。
本発明の優れた点は、シリコンに有害な触媒元素をＴＦＴに添加するものの、その濃度は上記のようにチャネル形成領域やチャネル形成領域と低濃度不純物領域の境界部では著しく低い（１×１０17原子／ｃｍ3 未満）ことである。特にチャネル形成領域と低濃度不純物領域の境界における触媒元素の濃度が十分に低いことはＴＦＴ特性にとって好ましいことである。
【００２４】
該境界では、Ｎチャネル型の場合にはＮ- Ｉ接合、Ｐチャネル型の場合にはＰ- Ｉ接合が形成されており、本来電流はＮ- からＩもしくはＩからＰ- の方向にのみ流れ、その逆に流れる電流は十分に小さい。しかし、このような接合付近に触媒元素等が多く存在していると、該元素によって発生するエネルギー準位によって、逆方向のリーク電流が生じる。このことは、ＴＦＴが非選択状態（すなわち、Ｎチャネル型の場合にはゲイト電極に負の電圧がかかっている状態、Ｐチャネル型の場合にはその逆）にある際のリーク電流（オフ電流）が大きいことを意味する。
【００２５】
本発明のように、Ｎ- Ｉ接合、もしくは、Ｐ- Ｉ接合付近における触媒元素の濃度が十分に低い場合には、逆方向のリーク電流（すなわち、オフ電流）は十分に低減できる。このことは本発明のＴＦＴをアクティブマトリクス回路のスイッチングトランジスタ等に用いる場合には極めて効果的である。
【００２６】
【実施例】
以下に、本発明を図２〜４に図示の実施例に基づいて詳細に説明する。
〔実施例１〕
本実施例は液晶表示装置のアクティブマトリクス回路のスイッチングトランジスタに用いられるコプラナー型のＮチャネル型ＴＦＴの作製に関する。アクティブマトリクス回路のスイッチングトランジスタにおいては、ソース／ドレイン領域は使用環境によって随時に、反転するものであるが、便宜的に、以下の記述では、ソース／ドレイン領域のうちマトリクスのデータ線に接続される方をソース、画素電極に接続される方をドレインと呼ぶこととする。
【００２７】
図２に本実施例の作製工程の断面図を示す。
基板（石英）２０１上にプラズマＣＶＤ法によって、厚さ３００〜２０００Å、例えば１０００Åの真性（Ｉ型）のアモルファスシリコン膜を堆積する。このアモルファスシリコン膜におけるニッケル、白金、コバルト、鉄、パラジウムの濃度は１×１０17原子／ｃｍ3 となるようにする。
次に、アモルファスシリコン膜を窒素雰囲気中、６００℃、４８時間熱アニールして結晶化させた。熱アニール後、結晶化されたシリコン膜をエッチングして、島状シリコン領域を形成する。
【００２８】
そして、スパッタリング法によって厚さ１０００Åの酸化珪素膜２０５をゲイト絶縁膜として堆積する。スパッタリングには、ターゲットとして酸化珪素を用い、スパッタリング時の基板温度は２００〜４００℃、例えば３５０℃、スパッタリング雰囲気は酸素とアルゴンの混合雰囲気で、アルゴン／酸素比を０〜０．５、例えば０．１以下とした。
引き続いて、減圧ＣＶＤ法によって、厚さ３０００〜８０００Å、例えば６０００Åのシリコン膜（０．１〜２％の燐を含む）を堆積した。そして、シリコン膜をエッチングして、ゲイト電極２０６を形成する。なお、酸化珪素膜２０５とシリコン膜の成膜工程は連続的におこなうことが望ましい。
【００２９】
次に、イオンドーピング法によって、ゲイト電極２０６をマスクにして、島状シリコン領域に低濃度のＮ型不純物（燐）を注入する。イオンドーピング法とは、不純物元素を含む減圧雰囲気においてプラズマを発生させて、イオンを生じせしめ、これを高い電圧で加速し、被照射物に照射する不純物のドーピング法である。
【００３０】
本実施例では、ドーピングガスにはフォスフィン（ＰＨ3 ）を水素によって希釈したもの（例えば、１％ＰＨ3 −９９％Ｈ2 ）を用いる。加速電圧を６０〜９０ｋＶ、例えば８０ｋＶとし、ドーズ量は１×１０12〜８×１０13原子／ｃｍ2 、例えば、５×１０12原子／ｃｍ2 とする。この結果、Ｎ型の低濃度不純物領域２０３、２０４が形成された。また、ゲイト電極２０６の直下の部分には不純物は導入されず、チャネル形成領域２０２が残った。
その後、厚さ４０００〜１２０００Åの酸化珪素膜２０７をプラズマＣＶＤ法で形成する。本実施例では酸化珪素膜２０７の厚さはゲイト電極と同じ６０００Åとした。（図２（Ａ））
【００３１】
次に、異方性ドライエッチング法によって、酸化珪素膜２０７および２０５をエッチングして、ゲイト電極２０６の側面に側壁（サイドウォール）２０８を形成する。側壁２０８の幅はゲイト電極２０６の高さと酸化珪素膜２０７の厚さによって決定される。本実施例では、ほぼ６０００Åであった。
そして、イオン注入法によってニッケルイオンを１×１０12〜１×１０14原子／ｃｍ2 のドーズ量で導入した。加速電圧は１０〜２０ｋＶが適当であった。この際には、同じ低濃度不純物領域２０３、２０４でも、側壁２０８の下の領域２１１、２１２にはニッケルが注入されず、露出された部分２０９、２１０（これらは、後にソース／ドレイン領域が形成される部分である）に主として注入される。（図２（Ｂ））
【００３２】
その後、イオンドーピング法によって、ゲイト電極２０６と側壁２０８をマスクにして、高濃度のＮ型不純物（燐）を注入する。本実施例ではドーピングガスに水素希釈フォスフィン（例えば、５％ＰＨ3 −９５％Ｈ2 ）を用いて、加速電圧を１０〜３０ｋＶ、例えば２０ｋＶとし、ドーズ量を１×１０14〜８×１０15原子／ｃｍ2 、例えば、２×１０14原子／ｃｍ2 とする。
この結果、ゲイト電極２０６と側壁２０８に覆われていない領域には、Ｎ型の不純物が高濃度に注入されて、ソース領域２１３、ドレイン領域２１４がそれぞれ形成される。また、ゲイト電極２０６、側壁２０８の直下の領域には、不純物イオンが注入されないため、チャネル形成領域２０２、低濃度不純物領域２１５、２１６として残る。
なお、ソース／ドレイン領域２１３、２１４の形成された領域は、その前の工程でニッケルが注入された領域２０９、２１０とほぼ同じであった。また、低濃度不純物領域２１５、２１６が形成された領域は、その前の工程でニッケルが注入されなかった領域２１１、２１２とほぼ同じである。
そして、４００〜５８０℃で熱アニールすることにより、ソース／ドレイン領域２１３、２１４、低濃度不純物領域２１５、２１６中の不純物を活性化する。本実施例では、熱アニール条件は５５０℃、２時間とした。（図２（Ｃ））
【００３３】
その後、厚さ４０００〜８０００Åの窒化珪素膜２１７をプラズマＣＶＤ法で堆積する。窒化珪素膜２１７にソース領域２１３とのコンタクトホールを形成する。そして、厚さ６０００Åのアルミニウム膜をスパッタリング法によってコンタクトホールに堆積して、これをエッチングして、ソース電極２１８を形成する。（図２（Ｄ））
【００３４】
さらに、プラズマＣＶＤ法によって、厚さ２０００〜４０００Åの酸化珪素膜２１９を堆積する。酸化珪素膜２１９、窒化珪素膜２１７をそれぞれエッチングして、ドレイン領域２１４とのコンタクトホールを形成する。そして、スパッタリング法によって、厚さ５００〜１０００Åの透明導電膜（例えば、インディウム錫酸化物被膜）をコンタクトホールに堆積して、エッチングして、画素電極２２０を形成する。
以上の工程を経て、アクティブマトリクス回路の薄膜トランジスタが作製される。（図２（Ｅ））
【００３５】
得られた薄膜トランジスタのソース／ドレイン領域２１３、２１４およびチャネル形成領域２０２のニッケルの濃度を２次イオン質量分析（ＳＩＭＳ）法によって測定した。ソース／ドレイン領域２１３、２１４では１×１０18〜５×１０18原子／ｃｍ3 程度、チャネル形成領域２０２では測定限界（１×１０16原子／ｃｍ3 ）以下であった。特に、ソース／ドレイン領域２１３、２１４においては、膜の中央部で、ニッケルは濃度が低い状態が観察され、その最低値が１×１０18原子／ｃｍ3 であった。
【００３６】
〔実施例２〕
本実施例も液晶表示装置のアクティブマトリクス回路のスイッチングトランジスタに用いられるコプラナー型のＮチャネル型ＴＦＴの作製に関するもので、ソース／ドレイン領域の呼びかたについても実施例１と同じである。図３に本実施例の作製工程の断面図を示す。
【００３７】
まず、基板（コーニング７０５９）３０１上にスパッタリング法によって厚さ２０００Åの酸化珪素の下地膜３０２を形成する。さらに、プラズマＣＶＤ法によって、厚さ３００〜１０００Å、例えば５００Åの真性（Ｉ型）のアモルファスシリコン膜を堆積する。そして、このアモルファスシリコン膜を窒素雰囲気中、４００℃、１時間熱アニールして、膜に含有されている水素を離脱させる。
【００３８】
そして、レーザー光を照射して結晶化させた。レーザーとしては、ＫｒＦエキシマレーザー（波長２４８ｎｍ）、ＡｒＦエキシマレーザー（波長１９３ｎｍ）、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ）、ＸｅＦエキシマレーザー（波長３５３ｎｍ）のようなエキシマレーザー、あるいは、Ｎｄ：ＹＡＧレーザー（波長１０６４ｎｍ）やその第２高調波（波長５３２ｎｍ）もしくは第３高調波（波長３５５ｎｍ）のようなパルス発振レーザーや、Ａｒイオンレーザーのような連続発振レーザーが好ましい。
本実施例では、ＫｒＦエキシマレーザーを用いる。エネルギー密度は３２０〜４５０ｍＪ／ｃｍ2 が適当であるが、最適なエネルギー密度は形成されたシリコン膜によって変化するので、事前に条件をだしをおこなって、最適なエネルギー密度を決定しておく。
【００３９】
その後、結晶化させたシリコン膜をエッチングして、島状シリコン領域３０３を形成する。
さらに、モノシラン（ＳｉＨ4 ）と一酸化二窒素（Ｎ2 Ｏ）を原料にして、ｒｆプラズマＣＶＤ法により、厚さ１０００Åの酸化珪素膜３０４をゲイト絶縁膜として堆積する。本実施例では、モノシランを１０ＳＣＣＭで、一酸化二窒素を１００ＳＣＣＭで反応室に導入し、基板温度４３０℃、反応圧力０．３Ｔｏｒｒ、投入電力（１３．５６ＭＨｚ）２５０Ｗとした。これらの条件は使用する反応装置によって変動する。上記の条件で作製した酸化珪素膜３０４の成膜速度は約１０００Å／分であり、フッ酸１、酢酸５０、フッ化アンモニウム５０の混合溶液（２０℃）におけるエッチング速度は約１０００Å／分であった。
【００４０】
引き続いて、スパッタリング法によって、厚さ２０００〜８０００Å、例えば４０００Åのアルミニウム膜を堆積する。そして、フォトレジストを塗布し、公知のフォトリソグラフィー法によって、フォトレジストのマスク３０６を形成する。なお、フォトレジストの密着性を良くするために、予めアルミニウム膜の表面に極めて薄い（５０〜２００Å）陽極酸化膜（図示せず）を形成しておく。
フォトレジストのマスク３０６を使用して、アルミニウム膜をエッチングして、ゲイト電極３０５を形成する。なお、加熱や後の陽極酸化工程における結晶の異常成長（ヒロック）の発生を抑制するために、アルミニウムには０．１〜０．５重量％のスカンジウム（Ｓｃ）あるいはイットリウム（Ｙ）を混入している。（図３（Ａ））
【００４１】
次に、上にエッチングのマスクに用いたフォトレジストのマスク３０６を残したまま、ゲイト電極３０５に電解液中で電流を通じて陽極酸化して、厚さ１〜５μｍ、例えば、厚さ２μｍの陽極酸化物３０７を形成する。電解液には、３〜２０％のクエン酸もしくはショウ酸、燐酸、クロム酸、硫酸等の酸性水溶液を用いて、１０〜３０Ｖの定電流を印加する。本実施例ではｐＨ＝０．９〜１．０のシュウ酸溶液（３０℃）中で１０Ｖの電流をゲイト電極３０５に印加して、陽極酸化した。陽極酸化物３０７の厚さは陽極酸化時間により制御する。
このようにして得られた陽極酸化物３０７は多孔質のものであった。この陽極酸化工程においては、ゲイト電極３０５とフォトレジストのマスク３０６の間に存在する薄い陽極酸化膜によって、フォトレジストのマスク３０６から電流がリークすることを抑制することができ、ゲイト電極３０７の側面のみに陽極酸化物３０７を形成させることができる。（図３（Ｂ））
【００４２】
次に、フォトレジストのマスク３０６を剥離して、再び電解溶液中において、ゲイト電極３０５に電流を印加する。これにより、ゲイト電極３０５の上面および側面に陽極酸化物３０８が形成される。陽極酸化物３０８は緻密で硬く、その後の加熱工程においてゲイト電極３０５を保護する上で効果的である。
電解液には、３〜１０％の酒石液、硼酸、硝酸の少なくとも１つが含まれたｐＨ＝６．９〜７．１のエチレングルコールアンモニア溶液を用いる。溶液の温度は１０℃前後の室温より低い方が良好な酸化膜が得られる。陽極酸化物３０８の厚さは印加電圧にほぼ比例し、印加電圧が１５０Ｖで２０００Åの陽極酸化物３０８が形成される。
【００４３】
その後、ドライエッチング法によって酸化珪素膜３０４をエッチングする。多孔質の陽極酸化物３０７はエッチングされないので、その下の酸化珪素膜３０４はエッチングされずに、ゲイト絶縁膜３０９として残る。（図３（Ｃ））
【００４４】
その後、燐酸、酢酸、硝酸の混酸を用いて、陽極酸化物３０７をエッチングする。このエッチングでは陽極酸化物３０７のみがエッチングされ、エッチングレートは約６００Å／分であった。酸化珪素のゲイト絶縁膜３０９はそのまま残存する。
【００４５】
次に、プラズマドーピング法によって、島状シリコン領域３０３にゲイト電極３０５やゲイト絶縁膜３０９をマスクにして、不純物（燐）を注入する。ドーピングガスにフォスフィン（ＰＨ3 ）を用いて、２段階のドーピングをおこなう。
第１回目のドーピングは、加速電圧を８０ｋＶとし、ドーズ量を５×１０12原子／ｃｍ2 とする。このドーピングでは加速度が大きいため、燐イオンはゲイト絶縁膜３０９を透過して、その下の島状シリコン領域３０３にも注入されるが、この際のドーズ量は小さいので、低濃度不純物領域３１１、３１２が形成される。
【００４６】
第２回目のドーピングは、第１回目よりも加速度電圧を小さくして、ドーズ量を大きくする。ここでは、加速電圧を３０ｋＶとし、ドーズ量を５×１０14原子／ｃｍ2 とする。このドーピングでは、加速度が小さいために、燐イオンはゲイト絶縁膜３０９を透過できず、主として島状シリコン領域３０３の露出した部分に注入されて、ソース領域３１０、ドレイン領域３１３が形成される。ソース／ドレイン領域３１０、３１３には、２回のドーピングとも不純物が注入され、２回目のドーズ量は１回目のドーピングよりも大きいので、高濃度不純物領域となる。他方、ゲイト絶縁膜３０９の直下には、２回目のドーピングでは不純物が注入されないので、低濃度不純物領域３１１、３１２として残り、特に、ゲイト電極３０５の直下は２回のドーピングとも不純物が注入されず、チャネル形成領域となる。
【００４７】
その後、スピンコーティング法によって、酢酸ニッケルの極めて薄い被膜３１４を形成する。ここでは、酢酸ニッケルの１０ｐｐｍ水溶液を用い、これをスピンコーティングし、スピン乾燥することにより、極めて薄い酢酸ニッケルの被膜３１４を基板全面に形成する。なお、スピンコーティングに先立って、過酸化水素水（もしくはそれとアンモニアの混合液）等で処理することにより、ソース／ドレイン領域３１０、３１３の表面に薄い酸化珪素膜を形成して、酢酸ニッケル溶液が弾かれるのを防止しておく。（図３（Ｄ））
【００４８】
その後、窒素雰囲気中、４５０℃で４時間熱アニールして、ソース／ドレイン領域３１０、３１３、および低濃度不純物領域３１１、３１２の不純物を活性化させる。
このとき、ソース／ドレイン領域３１０、３１３には酢酸ニッケルの被膜３１４が実質的に密着している（厳密には、間に薄い酸化珪素膜が存在するが、熱アニールの際にニッケルが拡散する上では何ら障害とならない）が、酢酸ニッケルは４００℃以上の温度で容易に分解して、金属ニッケルとなり、ソース領域３１０、ドレイン領域３１３に拡散する。このニッケルの触媒作用のため、ソース／ドレイン領域３１０、３１３は再結晶化が容易に進行する。また、この熱アニールによって、低濃度不純物領域３１１、３１２も同時に活性化される。
【００４９】
続いて、層間絶縁物として厚さ４０００Åの酸化珪素膜３１５をＴＥＯＳを原料にしてプラズマＣＶＤ法によって堆積する。酸化珪素膜３１５にソース／ドレイン領域３１０、３１３とのコンタクトホールをそれぞれ形成して、チタンとアルミニウムの多層膜によってソース電極・配線３１６を形成する。ドレイン領域３１３のコンタクトホールにはこの段階では電極は形成しないでおく。
続いて、プラズマＣＶＤ法により、厚さ２０００Åの窒化珪素膜３１５を堆積し、先に形成したドレイン領域３１３とのコンタクトホールの内側に再び、コンタクトホールを形成し、透明導電膜の画素電極３１８を形成して、ドレイン領域３１３と接続する。
以上の工程を経て、アクティブマトリクス回路の薄膜トランジスタが作製される。（図３（Ｅ））
【００５０】
〔実施例３〕
図４に本実施例で示すＮチャネル型ＴＦＴの作製工程を示す。まず、基板（コーニング７０５９）４０１上にスパッタリング法によって厚さ２０００Åの酸化珪素の下地膜４０２を形成する。次にプラズマＣＶＤ法によって、５００Å厚の真性（Ｉ型）のアモルファスシリコン膜を堆積する。このアモルファスシリコン膜を窒素雰囲気中、４００℃、１時間熱アニールして、膜に含有されている水素を離脱させる。
次に、アモルファスシリコン膜にレーザー光を照射して結晶化させた。レーザーとしては、ＫｒＦエキシマレーザー（波長２４８ｎｍ）を用いる。照射エネルギー密度は、３５０ｍＪ／ｃｍ2 とする。
その後、結晶化させたシリコン膜をエッチングして、島状シリコン領域４０３を形成する。
【００５１】
さらにプラズマＣＶＤ法によって、ゲイト絶縁膜となる厚さ１０００Åの酸化珪素膜４０４を堆積する。引き続いて、スパッタリング法によって、４０００Å厚のアルミニウム膜を堆積する。アルミニウム膜の表面に、フォトレジストの密着性を良くするために、図示しない陽極酸化膜を極めて薄く、５０〜２００Åの厚さに形成する。
そして、フォトレジストのマスク４０６を形成し、アルミニウム膜をエッチングしてゲイト電極４０５を形成する。なお、加熱や後の陽極酸化工程における結晶の異常成長（ヒロック）の発生を抑制するために、アルミニウムには．１〜０．５重量％のスカンジウム（Ｓｃ）、あるいはイットリウム（Ｙ）が混入されている。（図４（Ａ））
【００５２】
ゲイト電極４０５上にはエッチングのマスクに用いたフォトレジストのマスク４０６を残した状態で、ゲイト電極４０５に電解液中で電流を流し、陽極酸化して、厚さ１〜５μｍ、例えば、厚さ２μｍの陽極酸化物４０７を形成する。電解液には、３〜２０％のクエン酸もしくはショウ酸、燐酸、クロム酸、硫酸等の酸性水溶液を用いて、１０〜３０Ｖの定電流を印加する。本実施例ではｐＨ＝０．９〜１．０のシュウ酸溶液（３０℃）中で電圧を１０Ｖとする。また、陽極酸化物４０７の厚さは陽極酸化時間によって制御する。
このようにして得られた陽極酸化物４０７は多孔質のものであった。この陽極酸化工程においては、ゲイト電極４０５とフォトレジストのマスク４０６の間に存在する薄い陽極酸化膜によって、フォトレジストのマスク４０６からの電流のリークを抑制することができ、ゲイト電極４０５の側面で選択的に陽極酸化を進行させることができる。（図４（Ｂ））
【００５３】
次に、フォトレジストのマスク４０６を剥離して、再び電解溶液中において、ゲイト電極４０５に電流を印加した。このため、ゲイト電極の上面および側面に陽極酸化物４０８が形成された。電解液には、３〜１０％の酒石液、硼酸、硝酸の少なくとも１つが含まれたｐＨ＝６．９〜７．１のエチレングルコールアンモニア溶液を用いる。溶液の温度は１０℃前後の室温より低い方が良好な酸化膜が得られた。陽極酸化物４０８の厚さは印加電圧にほぼ比例し、印加電圧が１５０Ｖで２０００Åの陽極酸化物４０８が形成される。この陽極酸化物４０８は緻密で硬く、その後の加熱工程においてゲイト電極４０５を保護する上で効果的である。
【００５４】
そしてドライエッチング法によって酸化珪素膜４０４をエッチングする。この結果、島状シリコン領域４０３の一部が露呈した。またこのエッチングにおいては多孔質陽極酸化物４０７はエッチングされないので、その下の酸化珪素膜４０９はエッチングされずに、ゲイト絶縁膜４０９として残る。
その後、図示しない極薄い酸化膜の形成後、スピンコーティング法によって、酢酸ニッケルの極めて薄い被膜４１０を形成する。この際、ニッケルは露呈した島状シリコン領域４０３の表面に接した状態となり、ゲイト絶縁膜４０９の下側の島状シリコン領域４０３はニッケルに触れない状態となる。（図４（Ｃ））
【００５５】
この状態で３５０℃の加熱処理を加えて、露呈された島状シリコン領域４０３の表面にニッケルシリサイド層を形成する。次に多孔質陽極酸化物４０７をエッチングによって除去する。こうして、図４（Ｄ）に示す状態を得る。
【００５６】
次に、プラズマドーピング法によって、島状シリコン領域４０３にゲイト電極４０５、ゲイト絶縁膜４０９をマスクにして不純物（燐）を注入する。ドーピングガスにはフォスフィン（ＰＨ3 ）を用いて、２段階のドーピングを行う。
第１回目のドーピングは、加速電圧を８０ｋＶとし、ドーズ量を５×１０12原子／ｃｍ2 とする。このドーピングでは加速度が大きいため、燐イオンはゲイト絶縁膜４０９を透過して、その下の島状シリコン領域４０３にも注入されるが、この際のドーズ量は小さいので、低濃度不純物領域４１２、４１３がそれぞれ形成される。
【００５７】
引き続いて、第２回目のドーピングを行う。第２回目のドーピングでは、第１回目よりも加速度電圧を小さくして、ドーズ量を大きくする。ここでは、加速電圧を３０ｋＶとし、ドーズ量を５×１０14原子／ｃｍ2 とする。このドーピングでは、加速度が小さいため、燐イオンはゲイト絶縁膜４０９を透過できず、主として島状シリコン領域４０３の露出された部分に注入され、ソース領域４１１、ドレイン領域４１４が形成される。
ソース／ドレイン領域４１１、４１４には、２回のドーピングとも不純物が注入され、２回目のドーズ量は第１段階のドーピングよりも大きいので、高濃度不純物領域となる。他方、ゲイト絶縁膜４０９の直下には、２回目のドーピングでは不純物が注入されないので、低濃度不純物領域４１２、４１３として残り、特に、ゲイト電極４０５の直下は２回のドーピングとも不純物が注入されないので、チャネル形成領域となる。
【００５８】
その後、窒素雰囲気中、４５０℃で４時間熱アニールすることによって、ソース／ドレイン領域４１１、４１４、低濃度不純物領域４１２、４１３中の不純物を活性化させる。ソース／ドレイン領域４１１、４１４には酢酸ニッケル膜の被膜４１５が実質的に密着している（厳密には、間に薄い酸化珪素膜が存在するが、熱アニールの際にニッケルが拡散する上では何ら障害とならない）が、酢酸ニッケルは４００℃以上の温度で容易に分解して金属ニッケルとなり、ソース領域４１１、ドレイン領域４１４に拡散する。このニッケルの触媒作用により、ソース／ドレイン領域４１１、４１４が容易に再結晶化される。また熱アニールによって、低濃度不純物領域４１２、４１３も同時に活性化される。
【００５９】
続いて、層間絶縁物として厚さ４０００Åの酸化珪素膜４１６をＴＥＯＳを原料とするプラズマＣＶＤ法によって堆積し、これにソース／ドレイン領域４１１、４１４とのコンタクトホールそれぞれを形成する。そして、チタンとアルミニウムの多層膜によってソース電極・配線４１７を形成する。この段階では、ドレイン領域４１４のコンタクトホールには電極は形成しないでおく。
【００６０】
続いて、プラズマＣＶＤ法によって厚さ２０００Åの窒化珪素膜４１８を堆積し、先に形成されたドレイン領域４１４のコンタクトホールの内側に更にコンタクトホールを形成し、透明導電膜の画素電極４１９を形成して、ドレイン領域４１４と接続する。
以上の工程によって薄膜トランジスタが作製される。（図４（Ｅ））
【００６１】
【効果】
本発明は、触媒元素により、ソース／ドレイン領域を良好に活性化することができるため、特性の優れた結晶性の薄膜トランジスタを得ることができる。
【００６２】
また、本発明は、ソース／ドレイン領域に触媒元素を所定の濃度で添加するようにしたため、例えば４５０℃、４時間のような低温、かつ短時間で、ソース／ドレイン領域にドーピングされた導伝型を付与する不純物を活性化することが可能になる。このため、スループットを向上させることができる。加えて、従来、６００℃以上のプロセスを採用した場合にはガラス基板の縮みが歩留り低下の原因として問題となっていたが、本発明を利用することによってそのような問題点が一気に解消できる。液晶表示装置の薄膜トランジスタの作製工程に応用した場合には、量産性の向上と、特性の改善とが図られる。
【００６３】
また、低温、短時間で処理できることは、大面積な基板を一度に処理できることを意味するものである。従って、大面積な基板上に多数の薄膜トランジスタを形成することで、１枚の基板から多くの半導体回路（マトリクス回路等）を切りだすことができるので、回路や装置の単価を大幅に低下させることができる。
以上のように本発明は工業上有益な発明である。
【図面の簡単な説明】
【図１】本発明のＴＦＴの概念図を示す。
【図２】実施例１の作製工程断面図を示す。
【図３】実施例２の作製工程断面図を示す。
【図４】実施例３の作製工程断面図を示す。
【符号の説明】
１０１・・・基板
１０２・・・ゲイト絶縁膜
１０３・・・ゲイト電極
１０４・・・チャネル形成領域
１０５・・・ソース
１０６、１０７・・・低濃度不純物領域
１０８・・・ドレイン
１０９・・・層間絶縁物
１１０・・・ソース電極
１１１・・・ドレイン電極
１１２、１１３・・・低濃度不純物領域とチャネル形成領域の境界
１２１・・・基板
１２２・・・ゲイト電極
１２３・・・ゲイト絶縁膜
１２４・・・チャネル形成領域
１２５・・・ソース
１２６、１２７・・・低濃度不純物領域
１２８・・・ドレイン
１２９・・・ソース電極
１３０・・・ドレイン電極
１３１、１３２・・・低濃度不純物領域とチャネル形成領域の境界

Claims (4)

  1. 絶縁表面の上にアモルファスシリコン膜を形成し、
    前記アモルファスシリコンを結晶化して、結晶性シリコン膜を形成し、
    前記結晶性シリコン膜をパターニングして活性層を形成し、
    前記活性層にＮ型又はＰ型の導電型を付与する不純物を添加して、チャネル形成領域に接合する２つの低濃度不純物領域、並びに前記２つの低濃度不純物領域の一方に接合するソース領域及びドレイン領域を形成し、
    前記活性層に対して、前記チャネル形成領域及び２つの前記低濃度不純物領域を除いて、前記ソース領域及び前記ドレイン領域にシリコンの結晶化を促進する触媒元素を添加し、
    熱アニールにより、２つの前記低濃度不純物領域、前記ソース領域及び前記ドレイン領域を活性化することを特徴とする薄膜トランジスタの作製方法。
  2. 絶縁表面の上にアモルファスシリコン膜を形成し、
    前記アモルファスシリコンを結晶化して、結晶性シリコン膜を形成し、
    前記結晶性シリコン膜をパターニングして活性層を形成し、
    前記活性層に対して、チャネル形成領域及び低濃度不純物領域が形成される領域を除いて、ソース領域及びドレイン領域が形成される領域にシリコンの結晶化を促進する触媒元素を添加し、
    前記活性層にＮ型又はＰ型の導電型を付与する不純物を添加して、前記チャネル形成領域に接合する２つの前記低濃度不純物領域、並びに２つの前記低濃度不純物領域の一方と接合する前記ソース領域及び前記ドレイン領域を形成し、
    熱アニールにより、２つの前記低濃度不純物領域、前記ソース領域及び前記ドレイン領域を活性化することを特徴とする薄膜トランジスタの作製方法。
  3. 請求項１又は２において、
    前記アモルファスシリコン膜にＮｄ：ＹＡＧレーザーを照射して結晶化することを特徴とする薄膜トランジスタの作製方法。
  4. 請求項１乃至３のいずれか一において、前記触媒元素は、ニッケル、鉄、コバルト、白金及びパラジウムのうちのいずれかの元素であることを特徴とする薄膜トランジスタの作製方法。
JP2000196048A 1994-09-30 2000-06-29 薄膜トランジスタの作製方法 Expired - Fee Related JP3869189B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP6-261170 1994-09-30
JP26117094 1994-09-30

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP27474795A Division JP3181817B2 (ja) 1994-09-30 1995-09-28 薄膜トランジスタ

Publications (2)

Publication Number Publication Date
JP2001028448A JP2001028448A (ja) 2001-01-30
JP3869189B2 true JP3869189B2 (ja) 2007-01-17

Family

ID=17358102

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000196048A Expired - Fee Related JP3869189B2 (ja) 1994-09-30 2000-06-29 薄膜トランジスタの作製方法

Country Status (2)

Country Link
US (1) US6300659B1 (ja)
JP (1) JP3869189B2 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4056571B2 (ja) 1995-08-02 2008-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6501094B1 (en) 1997-06-11 2002-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a bottom gate type thin film transistor
JP2000039628A (ja) 1998-05-16 2000-02-08 Semiconductor Energy Lab Co Ltd 半導体表示装置
TW544727B (en) * 1999-08-13 2003-08-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
TW456048B (en) * 2000-06-30 2001-09-21 Hannstar Display Corp Manufacturing method for polysilicon thin film transistor liquid crystal display panel
JP2002057339A (ja) * 2000-08-10 2002-02-22 Sony Corp 薄膜半導体装置
KR100390522B1 (ko) * 2000-12-01 2003-07-07 피티플러스(주) 결정질 실리콘 활성층을 포함하는 박막트랜지스터 제조 방법
US7045444B2 (en) 2000-12-19 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device that includes selectively adding a noble gas element
JP2002231627A (ja) 2001-01-30 2002-08-16 Semiconductor Energy Lab Co Ltd 光電変換装置の作製方法
JP5088993B2 (ja) 2001-02-16 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2002299587A (ja) * 2001-03-30 2002-10-11 Mitsubishi Electric Corp 半導体集積回路デバイスおよびその製造方法
US6902966B2 (en) * 2001-10-25 2005-06-07 Advanced Micro Devices, Inc. Low-temperature post-dopant activation process
JP4290921B2 (ja) * 2002-04-08 2009-07-08 エルピーダメモリ株式会社 半導体集積回路装置
US6861338B2 (en) 2002-08-22 2005-03-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and method of manufacturing the same
JP4717385B2 (ja) 2003-08-27 2011-07-06 三菱電機株式会社 半導体装置
US7291522B2 (en) * 2004-10-28 2007-11-06 Hewlett-Packard Development Company, L.P. Semiconductor devices and methods of making
WO2012091777A2 (en) * 2010-10-04 2012-07-05 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Complementary biasing circuits and related methods
US11166642B2 (en) * 2015-12-22 2021-11-09 Kyocera Corporation Measurement sensor package and measurement sensor
WO2017130520A1 (ja) * 2016-01-25 2017-08-03 京セラ株式会社 計測センサ用パッケージおよび計測センサ

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4231809A (en) 1979-05-25 1980-11-04 Bell Telephone Laboratories, Incorporated Method of removing impurity metals from semiconductor devices
JPH0693509B2 (ja) 1983-08-26 1994-11-16 シャープ株式会社 薄膜トランジスタ
JPH02140915A (ja) 1988-11-22 1990-05-30 Seiko Epson Corp 半導体装置の製造方法
EP0390608B1 (en) 1989-03-31 1999-06-09 Canon Kabushiki Kaisha Method for forming semiconductor thin-film and resulting semiconductor thin-film
EP0456199B1 (en) 1990-05-11 1997-08-27 Asahi Glass Company Ltd. Process for preparing a polycrystalline semiconductor thin film transistor
US5147826A (en) 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
US5112764A (en) 1990-09-04 1992-05-12 North American Philips Corporation Method for the fabrication of low leakage polysilicon thin film transistors
JP2838318B2 (ja) 1990-11-30 1998-12-16 株式会社半導体エネルギー研究所 感光装置及びその作製方法
JPH04254335A (ja) 1991-02-06 1992-09-09 Nec Corp 半導体装置及びその製造方法
JP2553778B2 (ja) 1991-02-28 1996-11-13 株式会社ジーティシー 薄膜半導体装置の製造方法
JP2794678B2 (ja) 1991-08-26 1998-09-10 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
US5254480A (en) 1992-02-20 1993-10-19 Minnesota Mining And Manufacturing Company Process for producing a large area solid state radiation detector
JPH0626779A (ja) 1992-07-07 1994-02-04 Fujitsu General Ltd 熱交換器
US5576556A (en) 1993-08-20 1996-11-19 Semiconductor Energy Laboratory Co., Ltd. Thin film semiconductor device with gate metal oxide and sidewall spacer
TW226478B (en) 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US5604360A (en) 1992-12-04 1997-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a plurality of thin film transistors at least some of which have a crystalline silicon film crystal-grown substantially in parallel to the surface of a substrate for the transistor
US5843225A (en) 1993-02-03 1998-12-01 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating semiconductor and process for fabricating semiconductor device
JPH06296023A (ja) 1993-02-10 1994-10-21 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
JP3662263B2 (ja) 1993-02-15 2005-06-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN1052110C (zh) 1993-02-15 2000-05-03 株式会社半导体能源研究所 制造半导体器件的方法
US5275851A (en) 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates
JP3107941B2 (ja) 1993-03-05 2000-11-13 株式会社半導体エネルギー研究所 薄膜トランジスタおよびその作製方法
US5569936A (en) 1993-03-12 1996-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device employing crystallization catalyst
JP3193803B2 (ja) 1993-03-12 2001-07-30 株式会社半導体エネルギー研究所 半導体素子の作製方法
CN1542929B (zh) 1993-03-12 2012-05-30 株式会社半导体能源研究所 半导体器件的制造方法
US5624851A (en) 1993-03-12 1997-04-29 Semiconductor Energy Laboratory Co., Ltd. Process of fabricating a semiconductor device in which one portion of an amorphous silicon film is thermally crystallized and another portion is laser crystallized
TW241377B (ja) 1993-03-12 1995-02-21 Semiconductor Energy Res Co Ltd
JP3637069B2 (ja) 1993-03-12 2005-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3369244B2 (ja) 1993-03-12 2003-01-20 株式会社半導体エネルギー研究所 薄膜トランジスタ
JP3137797B2 (ja) 1993-03-12 2001-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタおよびその作製方法
JP3359689B2 (ja) 1993-03-12 2002-12-24 株式会社半導体エネルギー研究所 半導体回路およびその作製方法
JP3535205B2 (ja) 1993-03-22 2004-06-07 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US5501989A (en) 1993-03-22 1996-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer
US5481121A (en) 1993-05-26 1996-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
US5488000A (en) 1993-06-22 1996-01-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
TW357415B (en) 1993-07-27 1999-05-01 Semiconductor Engrgy Lab Semiconductor device and process for fabricating the same
US5663077A (en) 1993-07-27 1997-09-02 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films
US5492843A (en) 1993-07-31 1996-02-20 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device and method of processing substrate
JP2975973B2 (ja) 1993-08-10 1999-11-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2762215B2 (ja) 1993-08-12 1998-06-04 株式会社半導体エネルギー研究所 薄膜トランジスタおよび半導体装置の作製方法
JP2814049B2 (ja) 1993-08-27 1998-10-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW264575B (ja) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP3562590B2 (ja) 1993-12-01 2004-09-08 株式会社半導体エネルギー研究所 半導体装置作製方法
US5612250A (en) 1993-12-01 1997-03-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device using a catalyst
US5654203A (en) 1993-12-02 1997-08-05 Semiconductor Energy Laboratory, Co., Ltd. Method for manufacturing a thin film transistor using catalyst elements to promote crystallization
JP2860869B2 (ja) 1993-12-02 1999-02-24 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW272319B (ja) 1993-12-20 1996-03-11 Sharp Kk
KR100319332B1 (ko) 1993-12-22 2002-04-22 야마자끼 순페이 반도체장치및전자광학장치
JP3378078B2 (ja) 1994-02-23 2003-02-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3192546B2 (ja) 1994-04-15 2001-07-30 シャープ株式会社 半導体装置およびその製造方法
JPH07335906A (ja) 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
JP3072000B2 (ja) 1994-06-23 2000-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5789762A (en) 1994-09-14 1998-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor active matrix circuit
US5712191A (en) 1994-09-16 1998-01-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
US5915174A (en) 1994-09-30 1999-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for producing the same
JP3942651B2 (ja) 1994-10-07 2007-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3486240B2 (ja) 1994-10-20 2004-01-13 株式会社半導体エネルギー研究所 半導体装置
US5756364A (en) 1994-11-29 1998-05-26 Semiconductor Energy Laboratory Co., Ltd. Laser processing method of semiconductor device using a catalyst
US5929464A (en) 1995-01-20 1999-07-27 Semiconductor Energy Laboratory Co., Ltd. Active matrix electro-optical device
TW448584B (en) 1995-03-27 2001-08-01 Semiconductor Energy Lab Semiconductor device and a method of manufacturing the same
US5977559A (en) 1995-09-29 1999-11-02 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor having a catalyst element in its active regions
TW319912B (ja) 1995-12-15 1997-11-11 Handotai Energy Kenkyusho Kk
US5985740A (en) 1996-01-19 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device including reduction of a catalyst
JP3645379B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5888858A (en) 1996-01-20 1999-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
KR100440083B1 (ko) 1996-01-23 2004-10-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체박막제작방법
US6287900B1 (en) 1996-08-13 2001-09-11 Semiconductor Energy Laboratory Co., Ltd Semiconductor device with catalyst addition and removal
JPH10135137A (ja) 1996-10-31 1998-05-22 Semiconductor Energy Lab Co Ltd 結晶性半導体作製方法
JP3376247B2 (ja) 1997-05-30 2003-02-10 株式会社半導体エネルギー研究所 薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置
JP3939399B2 (ja) 1997-07-22 2007-07-04 株式会社半導体エネルギー研究所 半導体装置の作製方法

Also Published As

Publication number Publication date
US6300659B1 (en) 2001-10-09
JP2001028448A (ja) 2001-01-30

Similar Documents

Publication Publication Date Title
US5977559A (en) Thin-film transistor having a catalyst element in its active regions
JP3869189B2 (ja) 薄膜トランジスタの作製方法
US5646424A (en) Transistor device employing crystallization catalyst
US5677549A (en) Semiconductor device having a plurality of crystalline thin film transistors
KR100197780B1 (ko) 트랜지스터 및 반도체 회로 제조 방법
US5946560A (en) Transistor and method of forming the same
JP3747360B2 (ja) アクティブマトリクス電気光学装置
US6261875B1 (en) Transistor and process for fabricating the same
JPH06232069A (ja) 半導体装置の作製方法
JPH0758339A (ja) 半導体装置およびその作製方法
JP3402380B2 (ja) 半導体回路およびその作製方法
JPH06275808A (ja) 半導体回路およびその作製方法
JP3369244B2 (ja) 薄膜トランジスタ
JP3514891B2 (ja) 半導体装置およびその作製方法
JP3181901B2 (ja) 薄膜トランジスタ
JP3181817B2 (ja) 薄膜トランジスタ
JP3535465B2 (ja) 半導体装置の作製方法
JP3333489B2 (ja) 薄膜トランジスタの作製方法
JP3369530B2 (ja) 薄膜トランジスタの作製方法
JP3362023B2 (ja) 半導体装置の作製方法
JP2001244475A (ja) 半導体回路
JPH11330488A (ja) 半導体装置およびその作製方法
JP2000269502A (ja) 半導体装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061010

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061012

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091020

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091020

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101020

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101020

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111020

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111020

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121020

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121020

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131020

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees