KR100197780B1 - 트랜지스터 및 반도체 회로 제조 방법 - Google Patents

트랜지스터 및 반도체 회로 제조 방법 Download PDF

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KR100197780B1
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야스히꼬 다께무라
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야마자끼 순페이
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Abstract

촉매 요소를 포함하는 물질이 비정질 실리콘막에 밀착되도록 형성되거나, 촉매 요소가 비정질 실리콘막내에 도입된다. 비정질 실리콘막은 통상적인 비정질 실리콘의 결정화 온도보다 낮은 온도에서 어닐링되어, 비정질 실리콘막을 선택적으로 결정화한다. 결정화된 영역은 활성 매트릭스 회로의 주변 드라이버 회로에 사용될 수 있는 결정성 실리콘 TFT로서 사용된다. 비정질 상태로 유지되는 영역은 픽셀 회로에 사용될 수 있는 비정질 실리콘 TFT로서 사용된다. 결정화를 촉진하기 위해 비교적 소량의 촉매 요소가 비정질 실리콘막에 첨가되고, 어닐링 공정은 기판의 왜곡 온도보다 낮은 온도에서 수행되어, 비정질 실리콘 막을 결정화시킨다. 다음에는 게이트 절연막과 게이트 전극이 형성되고, 불순물이 자기-정렬(self-alignment) 방식으로 주입된다. 결정화를 촉진하기 위해 촉매 요소를 포함하는 막이 불순물 영역에 밀착되거나, 비교적 대량의 촉매 요소는 이온주입 등에 의해 불순물 영역에 도입된다. 다음에는 어닐링 공정이 기판의 왜곡 온도보다 낮은 온도에서 수행되어 도우핑 불순물을 활성화시킨다.

Description

트랜지스터 및 반도체 회로 제조 방법
제1a도 내지 제1e도는 제1실시예의 제작 공정 단면도.
제2a도 내지 제2e도는 제2실시예의 제작 공정 단면도.
제3a도 내지 제3e도는 제3실시예의 제작 공정 단면도.
제4a도 내지 제4e도는 제4실시예의 제작 공정 단면도.
제5도는 모놀리식 액티브 매트릭스 회로의 실시예의 개략도.
* 도면의 주요부분에 대한 부호의 설명
10, 20, 110, 120 : 기판 13 : 실리콘 섬 영역(silicon island region)
15 : 게이트 전극 12, 22, 112, 124 : 비정질 실리콘막
23 : 실리콘 산화물 막 101 : 행 디코더
102 : 열디코더 103 : 매트릭스 영역
122 : 양극 산화막
16a, 16b, 28a, 28b, 117b, 117c, 131a, 131c : N형 불순물 영역
117a, 131b : P형 불순물 영역
[발명의 분야]
본 발명은 박막 트랜지스터(TFT) 및 그 제작 방법과, 다수의 박막 트랜지스터를 갖는 반도체 회로 및 그 제작 방법에 관한 것이다. 본 발명에 따라 제작되는 박막 트랜지스터는 유리등의 절연기판 또는 단결정 실리콘 등의 반도체 기판상에 형성된다. 특히, 본 발명은 모놀리식 액티브 매트릭스 회로(monolithic active matrix circuit)(액정 디스플레이 등에 사용된다)와 같은 저속동작의 매트릭스 회로와, 액티브 매트릭스 회로를 구동하는 고속 동작의 주변회로를 갖는 반도체 회로에 관한 것이다. 본 발명은 또한 열 어닐링(thermal annealing)에 의한 결정화 및 활성화를 거쳐 제작되는 박막 트랜지스터에 관한 것이다.
[종래 기술]
최근, 절연 기판상에 박막 활성층(활성영역이라고도 지치된다)을 갖는 절연 게이트형 반도체 장치의 연구가 수행되고 있다. 특히 박막 절연 게이트 반도체 장치 또는 소위 박막 트랜지스터가 활발히 연구되고 있다. 그러한 박막 트랜지스터는 투명한 절연 기판상에 형성되어, 매트릭스 구조를 갖는 액정 등의 표시 장치에 있어서 각각의 픽셀의 제어용에 이용되거나 구동 회로에 이용된다. 박막 트랜지스터는 이용되는 반도체의 재료 및 결정상태에 따라서 비정질 실리콘 TFT와 결정성 실리콘 TFT로 분류된다.
일반적으로 비정질 반도체의 전계 이동도는 작으며, 따라서, 고속동작이 요구되는 TFT에는 이용될 수 없다. P형 비정질 실리콘은 전계 이동도가 매우 작기 때문에 P-채널 TFT(PMOS TFT)를 생산할 수 없으며, 따라서, N-채널 TFT(NMOS TFT)와 P-채널 TFT(PMOS TFT)의 조합으로 구성되는 상보형 MOS 회로(CMOS)를 생산하는 것이 불가능하다.
한편, 결정 반도체는 비정질 반도체보다도 전계 이동도가 크고, 따라서, 고속 동작이 가능하다. 결정성 실리콘은 NMOS TFT만이 아니고 PMOS TFT도 같은 방식으로 생산될 수 있으므로, CMOS 회로를 형성하는 것이 가능하다. 예로서, 액티브 매트릭스형의 알려진 액정 표시 장치는 액티브 매트릭스 영역만이 아니고 주변 회로(드라이버 회로 등)도 CMOS 결정성 TFT로 구성되는 소위 모놀리식 구조를 갖는다. 이러한 이유로, 결정성 실리콘을 사용하는 TFT에 관한 연구개발이 활발히 수행되고 있다.
결정성 실리콘을 얻는 방법의 한 예로서, 레이저 또는 레이저와 동등한 강한 빛을 조사시키므로써 비정질 실리콘이 결정화된다. 그러나, 레이저 출력의 불안정성 및 지극히 짧은 시간의 공정에 기인한 불안정성으로 인해서, 이 방법은 대량 생산 또는 실용화의 전망이 없다.
현재, 실용적으로 사용될 수 있는 방법은 비정질 실리콘을 열적으로 결정화시키는 방법이다. 이 방법에서는 배치(batch)들 사이의 변화가 감소된 결정성 실리콘을 얻는 것이 가능하다. 그러나 이 방법도 문제가 있다.
통상적으로, 결정성 실리콘을 얻는데 에는 600℃ 정도의 온도에서의 장시간의 어닐링 또는 1,000℃ 이상의 고온에서의 어닐링이 필요하다. 후자의 방법을 채용하면, 선택가능 기판이 석영으로 제한되어 기판 비용이 대단히 높아진다. 전자의 방법에서는 기판 선택의 범위는 넓지만 또다른 문제가 발생된다.
값싼 무알칼리 유리기판(예로서 코닝사(Corning Co. Ltd.)의 7059번 등)을 채용한 경우의 종래의 TFT의 제작 공정은 대략 다음의 방법으로 수행된다.
(1) 비정질 실리콘 막의 형성
(2) 비정질 실리콘 막의 결정화(600℃ 이상, 24시간 이상)
(3) 게이트 절연막의 형성
(4) 게이트 전극의 형성
(5) 도우핑 불순물의 도입(이온 주입법 또는 이온 도우핑 법에 의해)
(6) 도우핑 불순물의 활성화(600℃ 이상, 24시간 이상)
(7) 층간 절연물(layer insulator)의 형성
(8) 소스 및 드레인 전극의 형성
이 공정에서 문제가 되는 것은 (2)번과 (6)번의 공정이다. 많은 무알칼리 유리의 왜곡 온도가 600℃ 부근이므로(코닝사의 7059번의 경우 593℃), 이러한 온도에서의 처리는 기판의 수축 및 굽힘 등의 문제를 일으킨다. 최초의 어닐링 공정(annealing process)인 (2)의 단계에서는 아직 패터닝 공정(patterning process)이 수행되지 않았으므로 기판의 수축은 심각한 문제를 일으키지 않는다. 그러나, (6)의 단계에서는 회로의 패터닝 공정이 이미 완료되었다. 따라서, 기판이 수축하면 이후의 마스크 정렬이 적절히 수행될 수 없어, 수율(yield)의 저하의 중대한 원인을 발생시킨다. 따라서, (2)의 공정 온도는 기판의 왜곡 온도 이하인 것이 바람직하며, (6)은 공정을 보다 저온(바람직하게는, 유리의 왜곡 온도보다 50℃ 정도 낮거나 그보다 더 낮은 온도, 더욱 바람직하게는, (2)의 최고 열처리 온도보다도 50℃ 정도로 낮거나 그보다 더 낮은 온도)에서 수행하는 것이 바람직하다.
상기 요구사항을 만족시키기 위해서, 예로서 상술한 레이저 등을 이용하는 방법이 사용될 수 있다. 그러나, 레이저 출력의 불안정성의 문제에 추가하여, 레이저 비임이 조사되는 부분(소스 및 드레인 영역)과 레이저 비임이 조사되지 않는 부분(활성영역, 즉, 게이트 전극의 아래의 영역)과의 사이의 온도상승의 차이에 따라 응력이 발생되고, 따라서 신뢰성이 저하되는 것이 관측되었다.
한편, 비정질 반도체에 의해 형성된 TFT는 OFF 전류가 낮다는 특징을 갖는다. 따라서, 액정 디스플레이의 액티브 매트릭스의 픽셀 회로의 트랜지스터와 같이 그다지 높은 고속 동작이 요구되지 않고 단일 도전형(single conductivity type)만으로도 충분하고 또한 전하 유지능력이 높은 TFT가 요구되는 용도에 이용되고 있다. 그러나, 그러한 TFT는 고속 동작이 요구된 주변 회로에는 이용될 수 없다.
결정성 실리콘 TFT는 게이트에 전압이 인가되지 않을 때(비선택시)의 누설 전류가 비정질 실리콘 TFT에 비해 크다.
결정성 실리콘 TFT가 액정 디스플레이 장치에 사용될 때에는, 이러한 누설 전류를 보충하는 보조 콘덴서를 설치하고 또한 TFT를 2단 직렬로 접속하여 누설 전류를 감소시키는 대책이 강구되었다.
제5도에는 액정 디스플레이 장치에 이용되는 액티브 매트릭스 회로의 블록 다이어그램을 도시한다. 기판(107)상에는 주변 드라이버 회로(peripheral driver circuit)로서 열 디코더(column decoder, 101)와 행 디코더(row decoder, 102)가 설치된다. 매트릭스 영역(103)에는 트랜지스터와 콘덴서로 구성되는 픽셀 회로(104)가 형성된다. 매트릭스 영역과 주변 회로는 배선(105, 108)을 통해 상호 접속된다. 주변 회로에 사용되는 TFT는 고속 동작이 요구되고, 픽셀 회로에 사용되는 TFT는 낮은 누설 전류가 요구된다. 이러하 특성은 물리적으로 상호 모순되지만, 그럼에도 불구하고 동일 기판 상에 상기 두 가지 종류의 TFT를 동일 공정으로 형성하는 것이 요구된다.
통상적으로, 결정성 실리콘을 얻는데 에는 600℃ 정도의 온도에서의 장시간의 어닐링 또는 1,000℃ 이상의 고온에서의 어닐링이 필요하다. 예로서, 비정질 실리콘 TFT의 높은 OFF 저항을 이용하고 동일 기판 상에 높은 이동도를 갖는 폴리실리콘 TFT의 주변 회로를 형성하는 것은 상기 비정질 실리콘이 어닐링 공정에서 결정화되기 때문에 불가능하다.
[발명의 요약]
따라서, 대량 생산의 관점에서, TFT 생산에 레이저를 사용하는 방법을 적용하는 것은 어렵다. 한편, 다른 효과적인 방법이 발견되지 않는 것이 현재의 상태이다. 본 발명은 이러한 곤라한 문제를 해결하기 위해 수행되었다. 본 발명의 목적은 대량 생산성을 유지하면서 상기의 문제점을 해결하는 것이다.
본 발명은 이러한 곤란한 문제를 해결하기 위해 수행되었다. 그러나, 개량된 구성이 복잡한 공정, 수율의 저하 및 비용증가를 초래한다면 그것은 바람직하지 않다. 본 발명의 목적은 고이동도가 요구되는 TFT와 뉴설 전류가 낮을 것이 요구되는 TFT의 두 종류의 TFT를 최소한의 공정의 변경에 의해 대량생산성을 유지하면서 용이하게 선택적으로 생산할 수 있게 하는 것이다.
본 발명자의 연구결과, 실질적으로 비정질 실리콘 막에 미소량의 촉매 물질을 첨가하므로써 결정화를 촉진시키고, 결정화 온도를 저하시키며, 결정화 시간을 단축할 수 있다는 것이 명백하게 되었다. 촉매 요소로서는 니켈(Ni), 철(Fe), 코발트(Co), 백금(Pt) 등의 단체(simple substance), 또는 그것들의 규화물(silicide) 등의 화합물이 적합하다. 구체적으로는, 이러한 촉매 요소를 갖는 막, 입자, 클러스터(cluster) 등을 비정질 실리콘 막의 아래 또는 위에 형성하거나 또는 이온 주입법 등의 방법에 의해 비정질 실리콘 막내에 이러한 촉매요소를 도입하고, 그후에 이것을 적당한 온도, 전형적으로는 580℃ 이하의 온도에서 열어닐링(thermally annealing)하므로써 결정화시키는 것이 가능하다.
화학증착법(CVD 법)에 의해 비정질 실리콘 막을 형성할 때에는 원료 가스 중에 이러한 촉매 요소를 첨가할 수 있고, 스퍼터링 등의 물리적 기상법(physical gas phase method)에 의해 비정질 실리콘 막을 형성할 때에는 타게(target) 또는 증착원(deposition source) 등의 증착 재료 중에 이러한 촉매 요소를 첨가할 수 있다. 당연한 것이지만, 어닐링 온도가 높을수록 결정화 시간은 짧아진다. 또한, 니켈, 철, 코발트, 백금의 농도가 커질수록 결정화 온도가 낮아지고, 결정화 시간이 짧아진다. 본 발명자의 연구에서는 결정화를 촉진시키는데 에는 그 중의 적어도 하나의 요소의 농도가 1×1017cm-3이상, 양호하게는 5×1018m-3이상 존재하는 것이 필요하다는 것을 알았다.
또한, 주목해야 할 것은 이러한 촉매 요소가 존재하지 않는 영역에서는 전혀 결정화를 촉진시키지 않고, 비정질 상태를 유지할 수 있다. 예로서, 이러한 촉매 요소를 갖지 않는, 전형적으로는 농도가 1×1017cm-3이하, 양호하게는 1×1016cm-3이하의 비정질 실리콘의 결정화는 600℃ 이상의 온도에서 개시되고 580℃ 이하에서는 전혀 진행되지 않는다. 그러나, 300℃ 이상의 대기에서는 비정질 실리콘내의 댕글링 본드(dangling bond)를 무력화시키는 데에 필요한 수소가 이탈하므로, 양호한 반도체 특성을 얻기 위해서는 어닐링은 수소 대기 내에서 수행되는 것이 바람직하다.
본 발명에서는, 상기의 촉매 요소에 의한 결정화의 특성을 이용하여 비정질 실리콘 막을 형성한다. 비정질 실리콘 막의 일부는 선택적으로 결정화되고, 액티브 매트릭스 회로의 주변 회로 내에서 결정 실리콘 TFT로 이용된다. 비정질 상태에 있는 다른 부분은 매트릭스 영역(픽셀 회로)내에서 비정질 실리콘 TFT로 이용된다. 그 결과, 저누설전류와 고속 동작의 모순되는 특성을 갖는 트랜지스터를 갖는 회로를 동일 기판 상에 동시에 형성할 수 있다.
상기 촉매 요소는 어느 것도 실리콘에 대해서는 바람직하지 않은 요소이므로, 가능한 그 농도가 낮은 것이 바람직하다. 특히 활성 영역(active region)으로서 그것을 이용하는 본 발명자의 연구에서는, 충분한 신뢰성 및 특성을 얻기 위해 이러한 촉매 요소의 농도는 합해서 1020cm-3을 초과하지 않는 것이 바람직하다. 한편, 소스, 드레인 등에는 비교적 다량의 촉매 요소가 존재하여도 문제가 되지 않는다는 것이 분명하였다.
본 발명자는, 이 촉매 요소의 효과에 착안하여, 이것을 이용하므로써 상기 문제를 해결할 수 있다는 것을 발견하였다. 본 발명의 TFT 제작 공정은 개괄적으로 다음과 같다.
(1) 비정질 실리콘 막의 증착
(1)' 촉매 요소의 도입(이온 주입 또는 이온 도우핑법에 의함)
(2) 비정질 실리콘 막의 결정화(600℃ 이하, 8시간내)
(3) 게이트 절연막의 증착
(4) 게이트 전극의 형성
(5) 도우핑 불순물의 도입(이온 주입 또는 이온 도우핑법에 의함)
(5)' 촉매 요소를 갖는 물질의 실리콘 막으로의 증착
(6) 도우핑 불순물의 활성화(600℃ 이하, 8시간 이내)
(7) 층간 절연물(interlayer insulator)의 형성
(8) 소스, 드레인 전극의 형성
또는,
(1) 비정질 실리콘 막의 증착
(1)' 촉매 요소의 도입(이온 주입 또는 이온 도우핑법에 의함)
(2) 비정질 실리콘 막의 결정화(600℃ 이하, 8시간 이내)
(3) 게이트 절연막의 증착
(4) 게이트 전극의 형성
(5) 도우핑 불순물의 도입(이온 주입법 또는 이온 도우핑법에 의함)
(5)' 촉매 요소의 도입(이온주입 또는 이온 도우핑법에 의함)
(6) 도우핑 불순물의 활성화(600℃ 이하, 8시간 이내)
(7) 층간 절연물(interlayer insulator)의 형성
(8) 소스, 드레인 전극의 형성
이러한 공정에 있어서, (5) 및 (5)'는 그 순서를 역전시키는 것도 가능하다. 또한, (1)'의 공정은 촉매 요소를 갖는 막 등을 비정질 실리콘 막의 위 또는 아래에 부착시키는 공정으로 치환시켜도 좋다. 촉매 요소의 농도를 정밀히 제어한다는 관점에서는 이온 주입법 등의 수단이 바람직하지만, 공정을 단순화하고 설비투자를 억제하는 관점에서는 얻어지는 TFT의 특성이 만족스럽다면 이러한 공정을 채용하여도 좋다.
본 발명에 있어서, 상기 공정(1)'에 의해 비정질 실리콘 막에 도입된 촉매 요소는 그의 결정화를 현저히 촉진시키고, 또한 (5)'에 의해 주로 소스 및 드레인 영역에 도입된 촉매 요소는 그 영역의 재결정화를 현저히 촉진시킨다. 따라서, 결정화 및 활성화를 위해서 600℃ 이하, 전형적으로는 550℃ 이하의 온도로 충분하다. 어닐링 시간도 8시간 이내, 전형적으로는 4시간 이내로 충분하다. 특히, 이온주입법 또는 이온 도우핑법에 의해 초기부터 균등하게 촉매 요소가 분포된 경우에는, 결정화가 매우 쉽게 전행된다.
본 발명에 있어서, 어느 공정을 채용하여도 활성 영역의 위에 게이트 전극이 존재하므로, (5)'의 공정에서 활성 영역에 직접 촉매 요소가 부착되거나 주입되지 않는다. 따라서, 활성영역과 불순물 영역내의 촉매 요소의 농도를 변화시키는 것이 가능하다. 예로서, 활성영역에 첨가되는 촉매 요소의 농도를 비교적 감소시킴으로서 TFT의 특성 및 신뢰성에 주는 악영향을 최대한 작게 할 수 있다. 불순물 영역에 첨가되는 촉매 요소의 농도를 비교적 크게 하고 활성화 온도를 저하시키므로써 기판의 수축 및 왜곡이 억제되고 수율이 증가될 수 있다.
TFT의 신뢰성 및 특성이 손실되는 일은 거의 없다.
본 발명에 있어서, 촉매 요소의 작용에 의해, 통상의 열 어닐링에 의해서는 결정화하지 않는 1,000Å 이하의 얇은 비정질 실리콘 막도 결정화한다. TFT의 계단부(step portion)에서의 게이트 절연막의 핀홀(pinhole) 및 절연불량, 게이트 전극의 단선 등을 방지하는 관점에서, 결정성 실리콘 막의 두께는 1,000Å 이하, 양호하게는 500Å 이하가 요구된다. 레이저 결정화 이외의 방법으로는 이것이 실현 불가능 하였으나, 본 발명에 의해 낮은 온도에서의 열어닐링에 의해 실현 가능하다. 이것은 자연히 수율의 추가적 개선에 기여한다.
이하에 실시예를 사용하여 본 발명을 더욱 상세히 설명한다.
[실시예 1]
제1a도 내지 제1e도는 본 실시예의 제작 공정의 단면도를 나타낸다. 우선, 기판(코닝사 7059번)(10)상에 스퍼터링법에 의해 두께 2,000Å의 실리콘 산화물의 기초막(foundation film)(11)을 형성한다. 다음에 플라즈마 CVD 법에 의해 두께 500~1,500Å, 예로서 1,500Å의 진성(I-형) 비정질 실리콘막(12)을 증착한다. 이 비정질 실리콘막에 이온 주입법에 의해 1×1013~5×1014cm-2, 예로서 5×1013cm-2의 도우즈 량(dose)으로 니켈 이온을 주입하였다. 그 결과, 비정질 실리콘 막 중에는 5×1018cm-3정도의 농도의 니켈 이온이 존재하였다(제1a도).
다음, 상기 실리콘 막을 결정화하기 위해 질소 대기 중에서 550℃로 4시간동안 어닐링하는 공정이 실행되었다. 어닐링 후에 실리콘 막을 패턴화하여 실리콘 섬 영역(silicon island region)(13)을 형성하였다. 스퍼터링법에 의해 두께 1,000Å의 실리콘 산화물 막(silicon oxide film)(14)을 게이트 절연막으로 증착시켰다. 상기 스퍼터링법에서는 타겟(target)으로서 실리콘 산화물이 사용되었고, 기판 온도는 200~400℃, 예로서 250℃였다. 상기 스퍼터링 공정은 산소와 아르곤(argon) 대기에서 실행되었으며, 아르곤/산소의 비는 0~0.5, 예로서 0.1 이하로 하였다.
그후에 감압 CVD법에 의해 두께 3,000~8,000Å, 예로서 6,000Å의 실리콘 막(0.1~2%의 인을 포함한다)을 증착시켰다.
상기 실리콘 산화물 막과 실리콘 막을 형성하는 공정은 연속적으로 수행하는 것이 바람직하다. 다음에는 실리콘 막을 패턴화하여 게이트 전극(15)을 형성하였다(제1b도).
다음에, 플라즈마 도우핑법에 의해서, 실리콘 영역에 게이트 전극을 마스크로 하여 불순물(인)을 주입하였다. 도우핑 가스로서 포스핀(PH3)을 사용하고, 가속 전압을 60~9kV, 예로서 80kV로 하였다. 도우즈 량(dose)은 1×1015~8×1015cm-2, 예로서 2×1015cm-2으로 하였다. 이 결과, N형의 불순물 영역(16a, 16b)이 형성되었다(제1c도).
다음에, 불순물영역상의 실리콘 산화물 막(14)을 에칭하여 불순물영역(16)을 노출시켰다. 스퍼터링법에 의해, 평균적으로 두께 5~200Å, 예로서 20Å의 니켈 규화물 막(nickel silicide film)(화학식 NiSix, 여기서 0.4≤x≤2.5, 예로서 x=2.0)(17)을 도면에 도시하였듯이 전면에 걸쳐 형성하였다. 20Å 정도의 두께에서는 막은 연속적이지 않고, 입자의 집합체의 모양을 보여준다. 그러나, 본 실시예에서는 문제는 없다(제1d도).
그 후에, 질소 대기 중에서 480℃(전술한 결정화 공정의 어닐링 온도보다 70℃ 낮다)에서 4시간 어닐링하므로써 불순물을 활성화시켰다. 상기 어닐링 공정에서는 먼저, N형 불순물 영역(16a, 16b)에는 그것을 덮는 니켈 규화물 막으로 부터 니켈이 확산된다. 따라서, 이 어닐링에 의해 재결정화가 용이하게 진행되었다. 이렇게 해서 불순물영역(16a, 16b)을 활성화하였다.
다음에는, 두께 6,000Å의 실리콘 산화물 막(18)을 층간 절연물로서 플라즈마 CVD 법에 의해 형성하였고, 이 절연물에 접속 홀(contact hole)을 형성하였다. 티탄 질화물(titanium nitride)과 알루미늄 같은 금속 재료의 다중층 막에 의해 TFT의 소스영역(source region)과 드레인 영역(drain region)에 전극/배선(19a, 19b)을 형성하였다. 마지막으로 1기압의 수소대기에서 350℃에서 30분 동안 어닐링을 수행하였다.
이상의 공정에 의해 박막 트랜지스터가 완성되었다(제1e도).
얻어진 TFT의 활성영역(게이트 전극 아래의 영역)에 있는 니켈의 농도는 2차 이온 질량 분석법(secondary ion mass spectrometry, SIMS)에 의해 분석한 바 1×1018~5×1018cm-3정도이고, 또한, 불순물영역(16)의 니켈의 농도는 1×1019~5×1019cm-3정도였다.
[실시예 2]
제2a도 내지 제2e도에 본 실시예의 제작 공정의 단면도를 도시한다. 우선, 기판(코닝사 7059번)(20)상에 스퍼터링법에 의해 두께 2,000의 실리콘 산화물의 기초막(21)을 형성하였다. 다음에는 플라즈마법에 의해 두께 500~1,500Å, 예로서 1,500Å의 진성(I형) 비정질 실리콘 막(22)을 증착하였고, 스퍼터링법에 의해 두께 200Å의 실리콘 산화물 막(23)을 증착하였다.
이 비정질 실리콘 막에 이온 주입법에 의해 5×1013cm-2의 도우즈 량(dose)으로 니켈 이온을 주입하였다(제2a도).
다음에는 이 비정질 실리콘 막을 질소 대기 중에서 550℃에서 8시간 동안 어닐링하여 결정화하였다. 그 후에 이 실리콘 막을 패턴화하여 실리콘 섬 영역(silicon island region)(24)을 형성하였다.
테트라에톡시실란(tetraethoxysilane, (Si(OC2H5)4, TEOS)과 산소를 원료로 하여 플라즈마 CVD법에 의해 결정성 실리콘 TFT의 게이트 절연막으로서 두께 1,000Å의 실리콘 산화물 막(25)을 형성하였다.
상기 원료 가스(material gas)에 추가하여, 트리클로로에틸렌(trichloroethylene, C2HCl3)이 원료중의 하나로 더 사용되었다. 막 형성전에 챔버(chamber)에 산소를 400 SCCM 통과시켰고, 기판 온도 300℃, 전체 압력은 5Pa, RF파워는 150W의 조건하에 플라즈마를 발생시켰다. 이 상태를 10분간 유지하였다. 그후에 챔버에 산소 300 SCCM, TEOS를 15 SCCM, 트리클로로에틸렌을 25SCCM 도입하여 실리콘 산화물 막을 형성하였다. 이 형성에 있어서, 기판 온도, RF 파워, 전체 압력은 각각 300℃, 75W, 5Pa였다. 막 형성 후에 챔버에 100Torr의 수소를 도입하고 350℃에서 35분간 수소 어닐링을 수행하였다.
그후에, 스퍼터링법에 의해 두께 3000~8,000Å, 예로서 6,000Å의 탄탈막(tantalum film)을 증착시켰다. 탄탈 대신에 티탄, 텅스텐, 몰리브덴 또는 실리콘도 좋다. 단, 후속 활성화에 견디기 위해서는 그 재료는 충분한 내열성을 필요로 한다. 상기 실리콘 산화물(25)과 탄탈막의 형성 단계들은 연속적으로 수행하는 것이 좋다. 다음에는 탄탈막을 패턴화하여 TFT의 게이트 전극(26)을 형성하였다. 이 탄탈 배선의 표면을 양극 산화하여(anodically oxidize) 표면에 산화물층(27)을 형성하였다. 양극 산화는 1~5% 주석산(tartaric acid)의 에틸렌 글리콜 용액(ethylene glycol solution)중에서 수행하였다. 얻어진 산화물층의 두께는 2,000Å이었다(제2b도).
다음에는, 플라즈마 도우핑법에 의해서 실리콘 영역에 게이트 전극을 마스크로하여 불순물(인)을 주입하였다. 도우핑 가스로서 포스핀(phosphine, PH3)을 사용하고 가속 전압을 80kV로 하였다.
도우즈량은 2×1015cm-2으로 하였다. 이 결과, N형의 불순물영역(28a, 28b)이 형성되었다. 이때에 양극 산화물(anodic oxide)로 인해서 게이트 전극(26)은 불순물영역(28)으로부터 이격되었다(제2c도).
이번에는 이온 주입에 의해 실리콘 영역에 게이트 전극을 마스크로 하여 니켈 이온을 주입하였다. 도우즈량은 1×1014~2×1015cm-2, 예로서 5×1014cm-2으로 하였다.
이 결과, N형의 불순물영역(28a, 28b)의 니켈의 농도는 5×1019cm-3정도로 되었다(제2d도).
그후에, 질소 대기 중에서 450℃에서 4시간 동안 어닐링하므로써 불순물을 활성화시켰다. 이때에 N형 불순물 영역(28a, 28b)에는 니켈 이온이 주입되므로, 이 어닐링에 의해서 재결정화가 용이하게 진행되었다. 이렇게 해서 불순물영역(28a, 28b)을 활성화시켰다.
다음에는 층간 절연물로서 두께 2,000Å 실리콘 산화물 막(29)을 TEOS을 원료로 하는 플라즈마 CVD법에 의해 형성하고 이것에 접속 홀을 형성하여, 티탄 질화물과 알루미늄 같은 금속 재료의 다중층 막에 의해 소스, 드레인 전극/배선(30a, 30b)을 형성하였다.
이상의 공정에 의해 반도체 회로가 완성되었다(제2e도).
상기와 같이 제작된 박막 트랜지스터의 전계 효과 이동도는 게이트 전압 10V에서 70~100cm2/Vs, 임계 전압(threshold voltage)은 2.5~4.0V, 게이트에 -20V의 전압을 인가했을 때의 누설전류는 10~13A 이하였다.
[실시예 3]
본 실시예는 동일 기판 상에 실질적으로 동일 공정에 의해 결정성 실리콘 TFT와 비정질 실리콘 TFT를 형성하는 예를 나타낸다. 제3a도 내지 제3e도에 본 실시예의 제작공정의 단면도를 나타낸다. 우선, 기판(코닝사 7059번)(110)상에 스퍼터링법에 의해 두께 2,000Å의 실리콘 산화물의 기초막(111)을 형성하였다. 다음에는 플라즈마 CVD법에 의해 두께 500~1,500Å, 예로서 1,500Å의 진성(I형) 비정질 실리콘 막(112)을 증착시켰다.
연속하여 스퍼터링법에 의해 두께 5~200Å, 예로서 20Å의 니켈 규화물막(화학식 NiSi, 0.4≤x≤2.5, 예로서 x=2.0)(113)을 도시된 바와 같이 선택적으로 형성하였다(제3a도).
다음에는 이것을 수소환원 대기 하에서(양호하게는 수소의 부분압력이 0.1~1기압) 500℃에서 4시간 동안 어닐링하여 결정화시켰다. 이 결과 니켈 규화물 막(113)의 아래의 비정질 실리콘 막은 결정화하여 결정성 실리콘 막(112a)으로 되었다.
한편, 니켈 규화물 막이 존재하지 않은 영역의 실리콘 막은 도면 부호(112b)로 표시된 바와 같이 비정질 상태로 유지되었다(제3b도).
얻어진 실리콘 막을 포토리소그래피(photolithography)법에 의해 패턴화하고, 실리콘 섬 영역(114a)(결정 실리콘 영역)과 또다른 실리콘 섬 영역(114b)(비정질 실리콘 영역)을 형성하였다.
스퍼터링법에 의해 두께 1,000Å의 실리콘 산화물 막(115)을 게이트 절연막으로서 증착하였다. 스퍼터링에는 타겟으로서 실리콘 산화물을 사용하고, 스퍼터링시의 기판 온도는 200~400℃, 예로서 350℃, 스퍼터링 대기는 산소와 아르곤이며, 아르곤/산소 비는 0~0.5, 예로서 0.1 이하였다. 그후에 감압 CVD법에 의해 두께 6,000~8,000Å, 예로서 6,000Å의 실리콘 막(0.1~2%의 인 포함)을 증착시켰다. 이 실리콘 산화물과 실리콘 막의 형성 공정은 연속적으로 수행하는 것이 바람직하다. 실리콘 막을 패턴화하여 게이트 전극(116a, 116b, 116c)을 형성하였다(제3c도).
다음에는 플라즈마 도우핑법에 의해서 실리콘 영역에 게이트 전극을 마스크로 하여 불순물(인 및 붕소)을 주입하였다.
도우핑 가스로서 포스핀(PH3) 및 디보란(diborane, B2H6)을 사용하고, 전자의 경우에는 가속전압을 60~90kV, 예로서 80kV, 후자의 경우에는 40~80kV, 예로서 65kV로 하였다. 도우즈량은 1~1015~8×1015cm-2이었으며, 예로서 인에 대해서는 2×1015cm-2, 붕소에 대해서는 5×1015cm-2으로 하였다. 이 결과, P형 불순물 영역(117a), N형 불순물 영역(117b, 117c)이 형성되었다. 이 경우에 인의 도우핑 후에 니켈을 1×1013~1×1015cm-2, 예로서 5×1014cm-2도우핑하였다(제3d도).
다음에는, 수소환원 대기 중에서, 500℃에서 4시간동안 어닐링하므로써 불순물을 활성화하였다. 이때에 앞에서 결정화된 영역(114a)에는 니켈이 확산되어 있으므로, 이 어닐링에 의해 재결정화가 용이하게 진행하고, 또한 실리콘 섬 영역(114b)에 있어서도 인이 도우핑된 영역(117c)에는 니켈도 동시에 도우핑되어 있으므로 이 정도의 어닐링으로서도 충분히 결정화하였다. 이렇게 해서 불순물영역(117a~117c)이 활성화하였다. 비정질 실리콘 TFT의 활성 영역에는 니켈이 존재하지 않으므로 결정화되지 않았다. 다음에는 두께 6,000Å의 실리콘 산화물 막(118)을 층간절연물로 하여 플라즈마 CVD법에 의해 형성하고, 이것에 접속구멍을 형성하였다. 티탄 질화물과 알루미늄같은 금속 재료의 다중층 막에 의해 결정 실리콘 TFT의 전극/배선(119a, 119b, 119c)을 형성하였다. 마지막으로, 1기압의 수소대기에서 350℃에서 30분간 어닐링을 수행하였다. 이상의 공정에 의해 반도체 회로가 완성되었다(제3e도).
얻어진 TFT의 활성영역에 포함된 니켈의 농도를 2차 이온질량분석(SIMS)법에 의해 측정한 바, 결정 실리콘 TFT에는 1×1018~5×1018cm-3의 니켈이 관측되었으나, 비정질 실리콘에는 니켈은 측장한계(1×1016cm-3) 이하이었다.
[실시예 4]
본 실시예는, 결정 실리콘 TFT를 주변 드라이버 회로에, 또한 비정질 실리콘 TFT를 픽셀 회로에 이용한 것이다.
제4a도 내지 제4e도에 본 실시예의 제작공정의 단면도를 도시한다. 기판(코닝사 7059번)(120)상에 스퍼터링에 의해 두께 500~2,000Å, 예로서 1,000Å의 탄탈막을 형성하였다.
이것을 패턴화하여 비정질 실리콘 TFT의 게이트 전극배선(121)을 형성하였다. 탄탈의 배선의 주위에는 양극산화에 의해 두께 1,000~3,000Å, 예로서 1,500Å의 양극산화막(122)을 설치하였다.
다음에는, 스퍼터링법에 의해 두께 2,000Å의 실리콘 산화물 막(123)을 형성하였다. 이 실리콘 산화물 막(123)은 비정질 실리콘 TFT의 게이트 절연막으로서 기능함과 동시에 결정 실리콘 TFT의 기초 절연막으로서 가능한다. 그후에 플라즈마 CVD법에 의해 두께 200~1,500Å, 예로서 500Å의 비정질 실리콘 막(124)을 증착하였다.. 비정질 실리콘 막(124)을 포토레지스터(125)로 마스킹하여 이온 주입법에 의해 선택적으로 니켈 이온을 주입하고, 니켈이 1×1018~2×1019cm-3, 예로서 5×1018cm-3포함되는 영역(126)을 제작하였다.
이 영역(126)의 깊이는 200~500Å으로 하였고, 가속 에너지는 이것에 적합한 것을 선택하였다. 또한, 결정성 실리콘 TFT에 있어서 활성 영역으로 작용하는 영역에는 니켈 이온이 주입되지 않도록 하였다. 채널(channel) 길이는 20㎛ 이하, 양호하게는 10㎛ 이하로 하였다. 그 이상의 채널 길이에서는 활성영역 전체를 결정화하는 것이 가능하지 않았다(제4a도).
다음에는 0.1~1 기압의 수소 대기 하에서 550℃에서 8시간동안 어닐링하였다. 이 결정화 공정에 의해 니켈이 주입된 영역은 물론 그 영역 사이에 끼인 영역과 그 주변(이 영역들은 제4b도에서 124a로 표시됨)도 결정화하였다.
550℃, 8시간의 어닐링에서는 횡방향으로 약 10㎛의 결정화가 진행되었다. 한편, 니켈이 주입되지 않은 영역(124b)은 비정질 상태로 유지되었다(제4b도).
그 후에, 이 실리콘 막을 패턴화하여 실리콘 섬 영역(127a)(결정 실리콘 영역) 및 다른 실리콘 섬 영역(127b)(비정질 실리콘 영역)을 형성하였다. 테트라에톡시실란(Si(OC2H5)4, TEOS)과 산소를 원료로하여 플라즈마 CVD법에 의해 결정 실리콘 TFT의 게이트 절연막으로서 두께 1,000Å의 실리콘 산화물(128)을 형성하였다. 원료에는, 상기 가스에 추가하여 트리클로로에틸렌(C2HCl3)을 사용하였다.
막 형성전에 챔버에 산소를 400SCCM 통과시키고, 기판 온도 300℃, 전체 압력 5Pa, RF 파워 150W로 플라즈마를 발생시키고 이 상태를 10분간 유지하였다. 그후에, 챔버에 산소 300SCCM, TEOS를 15SCCM, 트리클로로에틴렌을 2SCCM을 도입하여, 실리콘 산화물 막의 형성을 수행하였다. 기판 온도, RF 파워, 전체 압력은 각각 300℃, 75W, 5Pa이었다. 막 형성 완료 후에, 챔버에 100Torr의 수소를 도입하고 350℃로 35분간 수소 어닐링을 수행하였다.
그후에, 스퍼터링법에 의해 두께 6,000~8,000Å, 예로서 6,000Å의 알루미늄막(2%의 실리콘을 포함한다)을 증착하였다.
알루미늄 대신에 탄탈, 티탄, 텅스텐, 몰리브덴도 좋다. 이 실리콘 산화물(128)과 알루미늄 막의 형성 공정은 연속적으로 수행하는 것이 바람직하다. 다음에는, 알루미늄 막을 패턴화하여 TFT의 게이트 전극(129a, 129b)을 형성하였다. 이 알루미늄 배선의 표면을 양극 산화하여 표면에 산화물 층을 형성하였다. 양극 산화는 1~5% 주석산의 에틸렌 글리콜 용액 중에서 수행하였다.
얻어진 산화물 층의 두께는 2,000Å이었다. 또한, 기판의 뒷면으로부터의 노출에 의해 비정질 실리콘 TFT의 실리콘 상에 게이트 전극(121)에 대하여 자기-정렬(self-alignment) 방식으로 포토레지스트 마스크(130)를 형성하였다(제4c도).
다음에, 플라즈마 도우핑법에 의해 실리콘 영역에 불순물(인)을 주입하였다. 도우핑 가스로서 포스핀(PH3)을 사용하고 가속 전압을 60~90kV, 예로서 80kV로 하였다.
도우즈 량(dose)은 1×1015~8×1015cm-2, 예로서 2×1015cm-2으로 하였다. 그 결과 N형 불순물 영역(131a, 131c)이 형성되었다. 그후에, 이번에는 좌측의 결정성 실리콘 TFT(N-채널 TFT) 및 비정질 실리콘 TFT(매트릭스 영역)를 포토레지스트(photoresist)로 마스킹하고, 플라즈마 도우핑법으로 우측의 결정설 실리콘 TFT(P-채널 TFT)의 실리콘 영역에 불순물(붕소)을 주입하였다.
도우핑 가스로서 디보란(B2H6)을 사용하고, 가속 전압을 50~80kV, 예로서 65kV로 하였다. 도우즈 량(dose)은 1×1015~8×1015cm-2이었고, 예로서 먼저 주입된 인의 도우즈 량(dose)보다 큰 5×1015cm-2이었다. 이렇게 해서, P형 불순물 영역(131b)이 형성되었다.
그후에, 레이저 어닐링 방법에 의해 불순물이 활성화되었다. 레이저로서는 KrF 엑시머 레이저(파장 248nm, 펄스폭 20nsec)가 사용되었다. 그외의 레이저, 예로서 XeF 엑시머 레이저(파장 353nm), XeCl 엑시머 레이저(파장 308nm), ArF 엑시머 레이저(파장 193nm) 등을 사용하여도 좋다. 레이저의 에너지 밀도는 200~400mJ/cm2, 예로서 250mJ/cm2로 하고 각각의 지점에 2~10숏트(shot), 에로서 2숏트 조사하였다.
레이저 조사시에 기판을 200~450℃ 정도로 가열될 수도 있다.
기판이 가열된 경우에는 최적 에너지 밀도가 온도에 따라 변하는 것에 주의하지 않으면 안된다. 비정질 실리콘 TFT의 활성영역은 그 위에 마스크(130)가 존재하기 때문에 결정화하지 않았다. 그 결과, 결정 실리콘 TFT의 불순물 영역(131a, 131b) 및 비정질 실리콘 TFT의 불순물 영역(131c)이 활성화되었다(제4d도 참조).
다음에는, 층간 절연물로서 두께 2,000Å의 실리콘 산화물 막(132)을 TEOS를 원료로 하는 플라즈마 CVD법에 의해 형성하고, 스퍼터링법에 의해 두께 500~1,000Å, 예로서 800Å의 인듐 주석 산화물(indium tin oxide, ITO)을 증착시켰다. 다음에는, 이것을 에칭하여 픽셀 전극(133)을 형성하였다. 층간 절연물(132)에 접속 홀(contact hole)을 형성하여 티탄 질화물과 알루미늄같은 금속재료의 다중층 막에 의해 결정 실리콘 TFT(주변 드라이버 회로)의 소스 및 드레인 전극/배선(134a, 134b, 134c) 및 비정질 실리콘 TFT(픽셀 회로)의 전극 배선(134d, 134e)을 형성하였다. 이상의 공정에 의해 반도체 회로가 완성되었다(제4e도).
제작된 반도체 회로에 있어서, 결정성 실리콘 TFT(주변 드라이버 회로)의 특성은 종래의 600℃의 어닐링에 의해 결정화 하는 공정에 의해 제작된 TFT의 특성에 비해 떨어지지 않는다. 예로서, 본 실시예에 의해 작성한 시프트 레지스터는 드레인 전압 15V에서 11MHz, 17V에서 16MHz의 동작을 확인할 수 있었다. 또한, 신뢰성의 시험에 있어서도 종래의 것과의 차이를 발견할 수 없었다.
비정질 실리콘 TFT(픽셀 회로)의 특성에 관해서는, 누설 전류는 10~13A 이하이었다.
본 발명은 예로서 400~550℃의 저온에서 그리고 4시간의 짧은 시간동안에 비정질 실리콘의 결정화 및 실리콘층의 도우핑 불순물의 활성화를 수행하므로써 처리량을 향상시키는 것이 가능하다. 종래, 600℃ 이상의 공정을 채용한 경우에는 유리 기판의 수축이 수율의 저하의 원인으로서 문제가 되지만 본 발명을 이용하므로써 그러한 문제점은 용이하게 해소될 수 있다.
이것은 대형 기판을 한번에 처리할 수 있는 것을 의미한다. 즉, 대형 기판을 처리하므로써 1개의 기판으로부터 많은 반도체 회로(매트릭스 회로 등)를 절취하므로써 단가를 대폭 감소시킬 수 있다. 이것을 액정 디스플레이에 응용한 경우에는 대량 생산성의 향상과 특성의 개선이 가능하다. 이와 같이 본 발명은 공업상 유익한 것이다.
또한, 본 발명에 따라서 동일 기판 상에 동일 공정에 의해 고속동작이 가능한 결정성 실리콘 TFT와 누설 전류가 낮은 것을 특징으로 하는 비정질 실리콘 TFT를 형성하는 것이 가능하다. 이것을 액정 디스플레이에 응용한 경우에는 대량 생산성의 향상과 특성의 개선이 가능하다.

Claims (16)

  1. 트랜지스터 형성 방법에 있어서, 기판상에 실리콘을 포함하는 반도체 막을 형성하는 단계와, 결정화를 촉진하기 위해 상기 반도체 막에 촉매 요소를 부가하는 단계와, 상기 촉매 요소를 이용하여 상기 반도체 막을 결정화하기 위해 제1온도에서 상기 반도체 막을 어닐링(annealing)하는 단계와, 상기 반도체 막상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 마스크(mask)로 하여 상기 반도체 막의 일부분에 도우핑 불순물을 도입하는 단계와, 상기 반도체 막의 상기 일부분과 접촉하여 촉매 요소를 함유하는 물질을 형성하는 단계와, 상기 반도체 막의 상기 일부분을 결정화하고 상기 도입된 불순물을 활성화하기 위해 상기 제1온도 보다 낮은 제2온도에서 상기 반도체 막을 어닐링하는 단계를 포함하는 트랜지스터 형성 방법.
  2. 제1항에 있어서, 상기 부가 단계는 상기 반도체 막과 접촉하여 상기 촉매 요소를 함유하는 물질을 형성하고, 그후 상기 촉매 요소와 상기 반도체 막을 열적으로 결합함에 의해 수행되는 트랜지스터 형성 방법.
  3. 제1항에 있어서, 상기 물질은 상기 촉매 요소와 실리콘의 화합물인 트랜지스터 형성 방법.
  4. 트랜지스터 형성 방법에 있어서, 기판상에 실리콘을 포함하는 반도체 막을 형성하는 단계와, 결정화를 촉진하기 위해 상기 반도체 막에 촉매 요소를 부가하는 단계와, 상기 촉매 요소를 이용하여 상기 반도체 막을 결정화하기 위해 상기 반도체 막을 제1온도에서 어닐링(annealing)하는 단계와, 상기 반도체 막상에 게이트 전극을 형성하는 단계와, 상기 반도체 막의 일부분이 상기 반도체 막의 다른 부분보다 더 높은 촉매 요소 농도를 가지도록 상기 게이트 전극을 마스크로 하여 상기 반도체 막의 상기 일부분내로 도우핑 불순물과 촉매 요소를 도입하는 단계와, 상기 반도체 막의 상기 일부분을 상기 촉매 요소를 이용하여 결정화하고 상기 도입된 불순물을 활성화하기 위해 상기 반도체 막을 상기 제1온도 보다 낮은 제2온도로 어닐링하는 단계를 포함하는 트랜지스터 형성 방법.
  5. 트랜지스터 형성 방법에 있어서, 기판상에 실리콘을 포함하는 반도체 막을 형성하는 단계와, 결정화를 촉진하기 위해 상기 반도체 막에 촉매 요소를 부가하는 단계와, 상기 촉매 요소를 이용하여 상기 반도체 막을 결정화하기 위해 상기 반도체 막을 온도 T1에서 어닐링(annealing)하는 단계와, 상기 반도체 막상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 마스크로 하여 상기 반도체 막의 일부분내로 도우핑 불순물과 촉매 요소를 도입하는 단계와, 상기 반도체 막의 상기 일부분을 상기 촉매 요소를 이용하여 결정화하고 상기 도입된 불순물을 활성화하기 위해 상기 반도체 막을 상기 온도 T1보다 낮은 온도 T2로 어닐링하는 단계를 포함하는 트랜지스터 형성 방법.
  6. 제5항에 있어서, T1-T250℃인 트랜지스터 형성 방법.
  7. 반도체 회로 형성 방법에 있어서, 실리콘을 포함하는 반도체 막과 접촉하여 촉매 요소를 포함하는 물질을 선택적으로 형성하는 단계와, 상기 촉매 요소와 접촉하는 상기 반도체 막의 일부분을 결정화하기 위해 상기 반도체 막을 제1온도에서 어닐링(annealing)하는 단계와, 상기 반도체 막을 최소한 하나의 비정질 실리콘 영역과 최소한 하나의 결정성 실리콘 영역으로 패터닝(patterning)하는 단계와, 상기 비정질 실리콘 영역 및 결정성 실리콘 영역의 각각에 최소한 하나의 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 마스크로 하여 상기 결정성 실리콘 영역내로 불순물과 촉매 요소를 도입하는 단계와, 상기 불순물이 도입되는 상기 결정성 실리콘 영역의 일부분을 상기 촉매 요소를 이용하여 결정화하고 상기 도입된 불순물을 활성화하기 위해 상기 결정성 실리콘 영역을 상기 제1온도보다 낮은 제2온도에서 어닐링하는 단계를 포함하는 반도체 회로 형성 방법.
  8. 제7항에 있어서, 상기 어닐링 단계는 580℃ 이하의 상기 제1온도에서 수행되는 반도체 회로 형성 방법.
  9. 반도체 회로 형성 방법에 있어서, 실리콘을 포함하는 반도체 막내로 촉매 요소를 도입하는 단계와, 상기 촉매 요소가 도입되는 상기 반도체 막의 일부분을 결정화하기 위해 상기 반도체 막을 제1온도에서 어닐링(annealing)하는 단계와, 상기 반도체 막을 적어도 하나의 비정질 실리콘 영역과 적어도 하나의 결정성 실리콘 영역으로 패터닝(patterning)하는 단계와, 상기 비정질 실리콘 영역과 상기 결정성 실리콘 영역의 각각에 적어도 하나의 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 마스크(mask)로 하여 상기 결정성 실리콘 영역내로 불순물과 촉매 요소 및 불순물을 도입하는 단계와, 상기 불순물이 도입되는 상기 결정성 실리콘 영역의 일부분을 결정화하고 상기 도입된 불순물을 활성화하기 위해 상기 결정성 실리콘 영역을 상기 제1온도보다 낮은 제2온도에서 어닐링하는 단계를 포함하는 반도체 회로 형성 방법.
  10. 제9항에 있어서, 상기 어닐링 단계는 580℃ 이하의 상기 제1온도에서 수행되는 반도체 회로 형성 방법.
  11. 제1항에 있어서, 상기 불순물이 도입되는 상기 반도체 막은 채널 층(channel layer)과 소스 및 드레인 영역(source and drain region)을 포함하고, 상기 소스 및 드레인 영역의 촉매 요소 농도는 상기 채널 영역의 촉매 요소 농도보다 더 높은 트랜지스터 형성 방법.
  12. 제15항에 있어서, 상기 반도체 막은 채널 층(channel layer)과 소스 및 드레인 영역(source and drain region)을 포함하며, 상기 소스 및 드레인 영역의 촉매 요소 농도는 상기 채널 영역의 촉매 요소 농도보다 더 높은 트랜지스터 형성 방법.
  13. 제5항에 있어서, 상기 반도체 막은 채널 층(channel layer)과 소스 및 드레인 영역(source and drain region)을 포함하며, 상기 소스 및 드레인 영역의 촉매 요소 농도는 상기 채널 영역의 촉매 요소 농도보다 더 높은 트랜지스터 형성 방법.
  14. 제7항에 있어서, 상기 반도체 막은 채널 층(channel layer)과 소스 및 드레인 영역(source and drain region)을 포함하며, 상기 소스 및 드레인 영역의 촉매 요소 농도는 상기 채널 영역의 촉매 요소 농도보다 더 높은 반도체 회로 형성 방법.
  15. 반도체 회로 형성 방법에 있어서, 절연 표면을 가지는 기판상에 실리콘을 포함하는 반도체 막을 형성하는 단계와, 상기 반도체 막내로 촉매 요소를 도입하는 단계와, 상기 촉매 요소를 이용하여 상기 반도체 막을 결정화하기 위해 상기 반도체 막을 제1온도에서 어닐링(annealing)하는 단계와, 상기 결정화된 반도체 막상에 게이트 전극과 절연막을 형성하는 단계와, 채널 영역과 소스 및 드레인 영역을 포함하는 반도체 막을 형성하기 위해 상기 게이트 전극을 마스크로 하여 상기 결정화된 반도체 막으로 불순물을 도입하는 단계와, 상기 불순물이 도입되는 소스 및 드레인 영역을 촉매 요소로 도우핑하는 단계와, 상기 촉매 요소를 이용하여 상기 반도체 막을 결정화하고 상기 도입된 불순물을 활성화하기 위해 상기 촉매 요소가 도우핑된 상기 반도체 막을 상기 제1온도 보다 낮은 제2온도에서 어닐링하는 단계를 포함하며, 상기 소스 및 드레인 영역의 촉매 요소 농도는 상기 채널 영역의 촉매 요소 농도보다 더 높은 반도체 회로 형성 방법.
  16. 제15항에 있어서, 상기 촉매 요소는 니켈(nickel)을 포함하는 반도체 회로 형성 방법.
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