KR100270367B1 - 전기광학 디바이스용 반도체 회로 및 그 제조방법 - Google Patents

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Abstract

기판상에 형성된 모놀리딕 활성 매트릭스 회로에서, 매트릭스 영역을 구동하기 위한 주변회로를 구성하는 박막 트랜지스터(TFTs)의 적어도 한 부분의 활성 영역은 1×1016내지 5×1019cm-3의 농도에서 실리콘의 결정화를 조장하기 위한 금속원소가 첨가되며, 금속원소가 매트릭스 영역용 TFTs의 활성영역에 첨가되지 않는다.
주변회로를 구성하는 TFTs의 적어도 한 부분의 영역을 형성하는 채널형성 영역과 매트릭스 영역용 TFTs의 채널형성 영역이 모노도메인 구조를 갖는 실리콘 반도체 반막에 의해 형성된다.

Description

전기광학 디바이스용 반도체 회로 및 그 제조방법
제1a도 - 제1d도는 본 발명의 일실시예에 따른 TFT의 제조공정은 도시하는 도면.
제2a도와 제2b도는 모노도메인과 활성층의 형태를 도시하는 도면.
제3a - 3d도는 일실시예에 따른 TFT의 구성을 도시하는 도면.
제4a - 4b도는 모노도메인과 활성층의 형태를 도시하는 도면.
제5도는 단결정 TFT와 모노도메인 TFT를 비교한 테이블.
제6도는 다결정 TFT와 비정질 TFT를 비교한 테이블.
제7도는 실리콘 반도체 박막의 결정 구조를 보여주는 사진.
제8a - 8e도는 일실시예에 따른 제조단계를 보여주는 도면.
제9a - 9e도는 일실시예에 따른 제조단계를 보여주는 도면.
제10도는 모노리식 활성 매트릭스 회로의 구성에 대한 일예를 도시하는 도면.
제11a - 11e는 일실시예에 따른 제조단계를 보여주는 도면.
제12a도와 제12b도는 TFT의 활성 층과 TFT의 모노도메인 영역 사이의 관계를 도시하는 도면.
제13a도와 제13b도를 주변 구동회로를 구성하는 인버터의 일예를 도시하는 도면.
본 발명은 전기광학 디바이스용 반도체 디바이스, 특히 박막 트랜지스터 및 그 제조방법에 관한 것이다. 또한 본 발명은 전기광학 디바이스용 박막 트랜지스터(TFT)를 다수개 가지는 반도체 회로에 관한 것이다. 본 발명에 따른 TFT는 유리 또는 유사물의 절연기판 또는 단결정 실리콘 또는 유사물의 절연기판 중 어느 것 위에 형성된다. 또한 본 발명은 모놀리딕 활성 매트릭스 회로(액정 표시장치 또는 유사물에 사용됨)와 같은 것을 구동하는데 저속으로 작동하는 매트릭스 회로와 고속으로 작동하는 주변회로를 가지는 반도체 회로에 관한 것이다.
최근에 유리 또는 수정의 기판상에 반도체 박막 (박막 트랜지스터(TFT))를 사용하여 트랜지스터를 형성하는 기술이 연구되고 있다. 특히 비결정 실리콘을 반도체 박막으로 사용하는 기술이 실행되고 있고 활성 매트릭스 액정 표시장치 또는 유사물에 적용되고 있다.
그러나, 비결정 실리콘을 사용하는 TFT는 낮은 특성을 가지는 문제가 있다. 예컨대 비결정 실리콘막을 사용하는 TFT의 특성은 활성 매트릭스형 액정 표시장치의 고속표시 성능을 제공하기에는 너무 낮다.
비결정 실리콘막을 결정화 하여 얻어지는 결정 실리콘막을 사용하여 TFT를 형성하는 기술은 비결정 실리콘막이 비결정 실리콘막이 형성된 후에 가열공정이나 레이저 조사를 시행하면 결정 실리콘막 속으로 변환되는 것이 알려져 있다. 일반적으로 결정 실리콘막은 다결정 구조 또는 마이크로 결정 구조를 가진다. 결정 실리콘막에 의해서 형성된 TFT 는 비결정막에 의해서 형성된 TFT의 특성보다 훨씬높은 특성을 제공한다. TFT의 특성을 평가하는 하나의 계수인 이동도에 있어서 비결정 실리콘막을 사용한 TFT는 1내지 2Cm2/Vs 또는 그 이하의 이동도를 가지나 결정 실리콘막을 사용한 TFT는 약 100Cm2/Vs또는 그 이상의 이동도를 가질수 있다. 그러나 결정 실리콘막은 다결정 구조를 가지기 때문에 그레인 경계로 부터 발생하는 많은 문제점을 지닌다.
예컨대 그레인 경계를 통과하는 캐리어의 존재로 TFT의 내전압에 가혹한 제약이 놓여진다. 더우기 TFT가 고속으로 작동되면 TFT의 특성이 변경되거나 저하될수 있다. 또한 그레인 경계를 통과하는 캐리어의 존재는 TFT가 턴오프되면 누설전류가 증가하게 한다.
높은 집적도를 가지는 활성 매트릭스형 액정표시 장치를 형성하기 위해서는 화소영역뿐 아니라 하나의 유리 기판위에 주변 회로들로 형성하는 것이 바람직하다. 이런 경우에 매트릭스 형태로 제공된 수백만개의 화소 트랜지스터들이 구동되기 때문에 주변회로에 제공된 TFTs 들은 높은 전류를 처리할수 있어야 한다.
TFT가 높은 전류를 처리할수 있도록 하기 위해서는 큰 채널폭을 가지는 구조가 채택되어야 한다. 그러나 다결정 실리콘막 또는 마이크로 결정실리콘막을 사용하는 TFT는 넓은 채널폭을 가지더라도 내전압의 문제때문에 지행되지 못한다. 더우기 이것은 임계값의 큰 파동과 같은 기타의 문제들로 인하여 불가능하다.
또한 절연기판상에 박막을 형성하여 활성층(활성영역)을 가지는 절연 게이트형 반도체의 바이스에 대해서도 연구가 이루어 졌다. 특히 박막,소위 박막 트랜지스터 (TFTs)로 형성된 절연게이트형 트랜지스터의 활성에도 연구가 이루어졌다. 이들은 투명한 절연 기판상에 형성되어 매트릭스 구조를 가지는 액정표시 장치와 같은 표시장치의 회로들을 구동시키는데 그리고 화소 제어에 사용된다.
TFTs를 형성하는 반도체 박막들은 비결정 실리콘 반도체들을 결정화하고 가열및 레이저 조사하여 얻어진 비결정 실리콘 반도체와 결정실리콘을 포함한다. 이러한 비결정 실리콘 박막과 결정실리콘 박막을 사용하는 TFTs는 각기 비결정 TFTs또는 결정실리콘 TFTs로 불린다. 비결정 반도체의 전계 이동도가 낮기 때문에 이러한 반도체는 고속으로 작동되는 TFTs 로는 사용될 수 없다. 보다 높은 성능을 가지는 회로를 제조하기 위해서는 결정 실리콘 TFTs 예 연구와 조사가 이루어져야 한다.
결정 반도체의 전계 이동도가 비결정 반도체의 이동도보다 높기 때문에 결정 반도체가 고속으로 작용될 수 있다.
NMOS TET뿐만 아니라 PMOS TET가 결정 실리콘으로 부터 얻어질수 있기 때문에, CMOS 회로도 결정실리콘으로 부터 형성될 수 있다. 활성 매트릭스형 액정 표시장치의 분야에서는 소위 모놀리딕 구조를 가지는 디바이스가 알려져 있어 활성 매트릭스 회로뿐만 아니라 주변회로들(드라이버등등)이 CMOS 결정 TFTs를 사용하여 형성 다.
제 10 도에서는 액정 표시장치에 사용되는 모놀리딕형 활성 매트릭스 회로가 표시된다. 칼럼 디코더(1)와 라인 디코더(2)가 주변 드라이버 회로로 기판(7)에 형성되어 있다. 트랜지스터와 캐패시터를 가지는 복수개의 화소회로(4)가 매트릭스 영역(5)에 형성되고 복수개의 화소들이 매트릭스 형태로 제공되고 매트릭스 영역과 주변회로들이 배선(5) 및 (6)에 의해서 상호 연결된다. 주변회로들에서 사용되는 TFTs는 고속으로 작동될 수 있어야 하고 화소회로에서 사용되는 TETs는 낮은 누설 전류를 가져야 한다. 서로 상반되는 이러한 특성을 가지는 디바이스가 동시에 동일한 기판상에 형성되어야 한다.
그러나 동일한 공정으로 제조된 TFTs는 유사한 특성을 가진다. 비록 결정실리콘이 레이저(레이저 어닐링)를 사용하여 결정화하여 얻어질 수 있으나 레이저 결정화에 의해 얻어진 결정실리콘이 매트릭스 영역과 주변구동회로 영역으로 모든 TFTs로 사용된다면 TFTs는 유사한 특성을 가지게 된다. 결국 화소회로를 위한 낮은 누설전류 특성과 주변구동회로를 위한높은 이동도 특성 모두를 이루기는 어렵다.
본 발명은 그레인 경계에 악영향을 받지 않고 높은 내전압을 가지며 높은 전류를 처리할 수 있고 단결정 반도체를 사용하는 것보다 악영향이 적고 파동이 낮은 특성을 가지는 TFT를 제공하고자 한다.
본 발명의 하나의 특징에 따라서 절연표면을 가지는 기판상에 형성된 반도체 박막을 사용한 반도체 디바이스가 제공되며 반도체 박막은 결정화되고 수소 또는 할로겐 성분을 가지며 반도체 디바이스의 활성층을 형성하는 반도체 박막에는 그레인 경계가 조재하지 않는다.
본 발명의 또다른 특징에 따라서 절연표면을 가지는 기판상에 형성된 반도체 박막을 사용한 반도체 디바이스가 제공되고 반도체 박막은 결정화되며 반도체 디바이스의 활성층을 형성한 반도체 박막은 그레인 경계를 가지지 않으며 점결함이 1×1016cm-3또는 그 이상으로 중화되고 점결함을 1×1015내지 1×1020cm-3의 농도로 중화시키는 수소 또는 할로겐 성분을 가진다.
일반적으로 용융된 실리콘으로 부터 제조된 단결정 실리콘 웨이퍼에 존재하는 점결함은 측정제한값(1×1016cm-3)과 같거나 그 이하이다. 이런경우에 본 명세서의 노 그레인 경계(모노도메인 영역)를 가지는 박막형 영역은 종래의 단결정 반도체 웨이퍼와는 상이하다. 본 명세서에 소개된 박막 실리콘 반도체는 1×1017내지 5×1018cm-3농도의 탄소와 질소원자를 가지며 1×1017내지 5×1019cm-3농도의 산소원자를 가진다.
본 명세서에 소개된 반도체 박막의 두께는 200 내지 2000Å이다. 이것은 이러한 반도체가 플라즈마 CVD 또는 저압 열 CVD를 사용하여 스타팅막으로 형성된 얇은 비결정 실리콘 막으로 부터 얻어지기 때문이다. 또한 중화(불포화결합)되는 포인트 디펙트의 존재는 스타팅막이 CVD를 이용하여 형성된 박막 실리콘 반도체라는 결과이다.
실리콘의 결정화를 촉진시키는 금속성분이 본 명세서에 소개된 박막 실리콘 반도체의 제조공정에 유익하게 사용된다. Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Zn, Ag 및 Au 중에서 선택된 하나 또는 복수개 종류의 성분이 이러한 금속성분으로 사용될 수 있다. 이러한 성분들은 실리콘에 침입되고 가열공정 또는 레이저 조사에 의하여 실리콘막 속으로 확산된다. Ni(니켈)는 상기 성분중에서 가장 유용한 성분이다.
이러한 금속성분들은 금속성분 자체로 또는 비결정 실리콘막의 상부 또는 하부표면과 접촉하는 금속성분을 지니는 층으로 형성되어 주입되고 이들을 가열하며 레이저광을 조사하여 주입될 수 있다. 이와는 달리 레이저 조사가 가열공정후에 시행될 수도 있다.
막에 최종적으로 남게 되는 결정화 촉진용 상기 금속성분의 농도는 1×1016내지 5×1019cm-3이어야 한다. 그 이유는 금속성분의 농도가 이러한 농도 범위보다 크면 최종 디바이스의 기능이 반도체 특성의 저하로 악영향을 받으며 금속성분의 농도가 이러한 농도범위보다 적으면 결정화 촉진이 이루어지지 않기 때문이다.
본 발명의 또다른 특징에 따르면 활성층이 절연표면을 가지는 기판상에 형성된 반도체 박막에 의해서 형성되는 반도체 디바이스가 제공되며, 반도체 박막은 결정화되고 활성층은 소스영역, 드레인 영역 및 채널영역을 지니며 채널형성 영역에는 그레인 경계는 없다.
채널형성 영역이 모노도메인 영역으로서 형성되고 최소한 채널형성 영역에 그레인 경계가 존재하지 않는다는 상기 특징은 높은 특성을 가지는 TFT를 제공한다. 이것은 이러한 특징이 그레인 경계의 존재로 인한 캐리어 스캐터링, 파동 및 특성저하를 없애기 때문이다. 소스 및 드레인 영역을 모노도메인 영역으로 가지게 전체의 활성층을 형성하는 것이 양호해진다.
본 발명의 다른 특징에 따르면 활성층이 절연표면을 가지는 기판상에 형성되는 반도체 박막에 의해서 형성되는 반도체 디바이스가 제공되며, 반도체 박막은 결정화되고 활성층은 소스영역, 드레인 영역 및 채널형성 영역을 가지며 채널형성 영역에는 그레인 경계가 없고 채널형성 영역에는 1×1016cm-3또는 그 이상의 점결함가 있다.
본 발명의 또 다른 특징에 따르면, 절연표면을 가지는 기판상에 비결정 실리콘막을 형성하고 레이저광 또는 강한 빗으로 450 내지 750℃로 막을 조사하여 스핀밀도 1×1015내지 1×19cm-3를 가지는 결정 박막 실리콘 반도체를 형성하는 단계를 포함하는 반도체 디바이스 제조방법이 제공된다. 본 명세서에 소개된 모노도메인 영역은 레이저 조사와 가열을 행하여 효과적으로 형성될 수 있다. 이 경우에 모노도메인 영역이 형성된 표면 샘플이 450 내지 750℃, 특히 500 내지 600℃에서 레이저광에 조사되는 것이 중요하다. 적외선광과 같은 기타의 강한빛이 레이저광 대신에 사용될 수 있다.
실리콘의 결정화를 촉진시키는 금속성분이 상기에 언급한 바와같이 주입되면 이들이 레이저광에 조사되기 전에 결정화 또는 결정핵의 생성이 이루어지게 가열공정이 실행되는 것이 효과적이다. 더우기 레이저 조사후에 가열공정은 막속의 결함을 감소시키는데 효과적이다. 또한 결정화공정 이후에 수소첨가 공정을 행하여 결함을 중화시키는 것이 효과적이다. 이러한 수소첨가 공정은 수소 또는 수소를 포함한 대기 속에서 가열공정 또는 플라즈마 공정을 행하여 이루어질 수 있다.
그레인 경계를 가지지 않는 영역은 하나의 도메인(모노도레인)으로 고려될 수 있다. 단결정 영역으로 고려되는 이러한 영역을 사용하여 형성된 TFT는 모노도메인 TFT로 참조된다. 예컨대 이러한 단결정 영역은 하기와 같은 방법을 사용하여 실리콘 박막에 형성될수 있다. 먼저 비결정 실리콘막이 유리 기판 또는 수정기판상에 형성되고 다음에 니켈을 가지는 막이 비결정 실리콘막 표면에 형성된다. 니켈을 가지는 이러한 막은 스퍼터링 또는 유사기술을 사용하여 매우 얇은 니켈 막을 형성하여 이루어질 수 있다. 이와는 달리 니켈을 포함하는 용액이 비결정 실리콘막의 표면에 첨가되어 니켈 성분이 비결정 실리콘막의 표면과 접촉하는 방법을 사용할 수 있다.
니켈성분이 비결정 실리콘막속에 주입된 후 가열공정이 비결정 실리콘막을 결정화시키게 시행된다. 니켈 성분의 작용은 가열공정이 750℃ 또는 그 이하에서 시행되게 해 준다. 유리 기판이 사용되면 이러한 가열공정의 온도는 600℃ 또는 그 이하가 좋다. 결정화 공정의 효율을 고려하면 이러한 온도는 500℃ 또는 그이상, 특히 550℃ 또는 그 이상이 좋다. 수정기판이 사용되면 이러한 가열공정은 짧은 시간내에 결정 실리콘막이 제공되도록 450℃ 또는 그 이상으로 시행될 수 있다. 그러한 공정으로 얻어진 결정실리콘막은 다결정 또는 마이크로 결정상태이며 그레인 경계를 가진다.
그후에 레이저 조사가 샘플에 450℃ 또는 그 이상으로 시행되어 레이저광에 의해서 조사된 영역의 결정도를 부분적으로 촉진시킨다. 이러한 공정은 단결정 영역으로 고려되는 영역을 형성한다. 레이저광에 의해 조사되는 샘플 또는 표면을 450℃ 또는 그 이상으로 가열되는 것이 중요하다. 유리 기판이 사용될때는 온도가 450 내지 750℃, 특히 450 내지 600℃가 좋다.
다른방법이 있을 수 있으며 비결정 실리콘막의 형성후에 결정화를 촉진시키게 금속성분을 주입하고 레이저 조사가 단결정 영역으로 고려되는 영역을 형성하게 시행된다.
이 경우에는 유리 기판이 사용되면 샘플이 450 내지 750℃, 특히 450 내지 600℃ (기판이 충분히 견디면 750℃)로 가열되는 것이 중요하다.
가열공정 후에는 450 내지 600℃ (기판이 충분히 견디면 750℃)로 레이저 조사를 행하는 것이 막속의 결함을 줄이는데 효과적이다. 가열공정, 레이저 조사, 2차 가열공정 및 유사방법들이 반복해서 연속적으로 시행되면 가장 효과적이다.
레이저 조사후에 막속의 결함(불포화결합)을 중화시키도록 수소 분위기에서 가열공정을 행하는 것이 매우 효과적이다. 단결정 영역으로 고려되는 영역은 스타팅막으로 플라즈마 CVD 또는 저압열 CVD를 사용하여 실리콘막으로 부터 얻어질 수 있으며 1×1016내지 5×1018cm-3농도의 탄소와 질소 및 1×1017내지 5×1019cm-3농도의 산소를 가진다. 더우기 근본적인 격자 결함이 있어 이들은 실리콘의 불포화 결합을 중화시키는 농도 1×1017내지 5×1020cm-3의 수소를 포함한다.
특히 단결정 영역으로 고려될 수 있는 영역은 점결함을 가지나 라인결함 또는 플래인결함을 가지지 않게 특성화된다. 함유된 성분의 농도는 SIMS(secondary ion mass spectrometry)를 사용한 측정결과 최소값으로 규정된다.
제 5 및 6 도는 종래의 단결정 MOS 트랜지스터, 다결정 실리콘(p-si) TFT, 비결정 실리콘(a-si) TFT 및 모노도메인 TFT의 여러가지 특성 비교표가 도시된다. 활성층으로서 단결정영역으로 고려될 수 있는 박막 실리콘 반도체의 영역을 사용하면 높은 내전압, 낮은 파동 및 특성저항을 가지는 TFT가 얻어질 수 있다.
또한 본 발명자의 연구에 따르면 상기에 언급한 바와 같이 비결정 실리콘막에 매우 소량의 금속물을 첨가하면 결정화가 촉진되고 결정화가 발생하는 온도를 낮출수 있으며 결정화에 요구되는 시간을 줄일 수 있다. Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Ag 및 Au 또는 이들 성분의 화합물(예컨대 규화물)중에 선택된 하나 또는 여러종류의 성분이 촉매로서 사용될 수 있다.
특히 이러한 금속성분을 포함하는 막, 입자, 덩어리 또는 유사물이 비결정 실리콘과 밀접하게 위치된다. 또는 이러한 촉매성분들은 이온 주입법과 같은 방법을 사용하여 비결정 실리콘막속에 주입된다. 그후에 결정화는 적당온도, 예컨대 550℃ 또는 그 이하로 약 4시간 동안 가열처리하여 이루어질 수 있다.
일반적으로 어닐링 온도를 높힐수록 결정화에 요구되는 시간은 줄어든다. 더우기 금속성분의 농도를 높힐수록 결정화에 요구되는 시간은 줄어든다. 본 발명자의 연구로 결정화가 열적파형에서 진행되려면 최소한 하나의 성분농도는 1×1016cm-3이어야 한다는 것이 밝혀졌다. 또한 농도가 5×1019cm-3또는 그 이상이면 반도체 재료의 성질은 저하된다는 것도 밝혀졌다. 특히 실리콘 결정화를 촉진시키는 금속성분의 농도는 1×1016내지 5×1019cm-3가 좋다는 것도 밝혀졌다. 상기 금속중에 니켈을 사용하는 것이 가장 효과적이라는 것도 밝혀졌다. 불순물의 농도는 SIMS법을 사용하여 측정된 최소값으로 규정된다.
레이저 조사를 이용하여 비결정 실리콘막을 결정화시켜 결정실리콘막을 제공하는 방법에서는 보다 큰 크레인 사이즈의 영역(모노도메인 영역)이 레이저 조사중에 샘플을 450℃ 또는 그 이상으로 가열하여 얻어질 수 있음을 알았다. 모노도메인 영역은 단결정으로 고려될 수 있는 결정구조를 가진다.
모노도메인 영역에는 그레인 경계는 없다.
단결정 실리콘 웨이터와는 달리 그것은 안에 중화되어야 하는 점결함을 가지고 있다. 그것은 1×1015에서 1×1020cm-3의 농도에서 점결함을 중화하기위한 산소 또는 할로겐 원로를 포함한다.
니켈과 같은 금속 원소가 모노도메인 영역을 형성하기 위해 스타트막으로 주입된다면, 저밀도에서 결함을 가진 모노도메인 영역을 얻을 수 있다. 금속원소를 주입하여 형성된 모노도메인 영역과 같은것을 사용하여 제조되는 TFT는 높은 수준의 이동성을 가지는 한편 높은 ON 전류를 통과시킬 수 있다.
본 명세서에 개시된 본 발명은, 다른 특성을 가진 TFT가 전술한 바와같이 실리콘의 결정화를 촉진시키는 금속 원소의 작용을 활용하여 동일 기판상에서 선택적으로 형성된다는 점에 특징이 있다. 특히, 비정질 실리콘 막이 형성된 후, 촉매원소를 포함하는 물질이 막의 일부분과 접촉하거나 막의 일부분내로 주입된다. 그후, 상기 막의 전체 표면은 샘플이 450~750℃, 양호하게는 450~600℃ 까지 가열되는 중에 레이저광이나 그와 동등한 집속광에 의해 조사된다.
한편, 레이저광이나 그와 동등한 광이 동일 기판상에 다른 전기적 특성을 가진 모노도메인 영역을 형성하기 위해 전체 표면을 가로질러 조사된다. 선택적으로 형성된 모노도메인 영역을 사용하면 바람직한 특성을 가진 TFT가 바람직한 영역내에 형성된다.
이에 더하여, 다른 농도의 금속 원소를 주입하여 다른 전기적 특징을 선택적으로 구비하여 그것에 의해 동일 기판상에 다른 특성을 가진 TFT를 형성하는 것이 가능하다.
만일 레이저광이나 집속광에 의해 조사되는 중에 유리기판의 내가열 성질이 고려된다면, 상기 샘플이 450~750℃나 450~600℃로 가열된는 것이 매우 중요하다.
모노도메인 영역을 형성하기 위해 레이저광이나 집속광을 조사하기 전이나 후에 가열공정을 행하는 것이 효과적이다. 레이저 조사전에 가열하는 공정은 레이저 조사중에 결정 성장용 핵을 형성할 수 있게 해준다. 레이저 조사후의 가열 공정은 막내의 결함을 줄여준다. 레이저 조사 전후에 가열공정이 수행된다면 상기한 두가지 효과가 모두 얻어질수 있다. 즉, 결정핵의 형성 효과와 막 내의 결함 감소효과가 얻어질 수 있다.
본 명세서에 개시된 본 발명의 한 특징에 따르면, 기판상에 형성된 모노리딕 활성매트릭스 회로가 제공되며, 이 회로에 있어서, 주변회로를 구성하는 TFT의 적어도 일부분의 활성 영역에는 1×1016내지 5×1019cm-3농도에서 실리콘의 결정화는 촉진시키기 위해 금속 원소가 첨가되고; 매트릭스 영역을 위해 TFT의 활성 영역에는 금속 원소가 첨가되어 있으며, 또한 주변회로를 구성하는 TFT의 적어도 한 부분을 형성하는 채널 및 매트릭스 영역을 위한 TFT의 채널 형성 영역은 모노도메인 구조를 가진 실리콘 반도체 박막에 의해 형성된다.
상기한 구성에 있어서, 상기 "기판상에 형성된 모노리딕 활성매트릭스 회로"는 제 10도에 도시된 구성에 대응하고, 상기 "주변회로를 구성하는 TFT의 적어도 일부분"은 제10도에 도시된 주변 회로1과 주변회로2를 구성하는 TFT에 대응하며, 또한, "TFT의 활성 영역"은 소스영역,드레인 영역 및 채널형성 영역을 구비한 제 8c도에 도시된 TFT의 영역(142와143)에 대응한다. 상기 활성영역은 옵셋 게이트 영역과 가볍게 도핑된 영역을 포함할 수도 있다.
상기 "매트릭스 영역"은 제 10도의 영역(3)에 대응한다. 복수개의 화소(보통 몇백만의 화소)가 이 매트릭스 영역에 매트릭스의 형태로 제공된다.
상기 "채널형성영역이 모노도메인 구조를 가진 실리콘 반도체 박막"은 제 8a - 제 8e도에 도시된 예에 대응한다.
제 8a - 제 8e도에 있어서, 각 TFT의 활성영역(141-143)은 모노도메인 영역(121-123)내에 형성된다.
주변 구동회로내에 제공된 모든 TFT가 높은 이동성,높은 속도 작동성 및 높은 ON 전류의 통과 능력을 가져야 한다는 것은 항상 정확한 것은 아니다. 제 13a도 또는 제 13b도에 도시된 바와같은 인버터 회로를 주변회로로서 사용될 때에는 N-채널형 TFT(601과603)는 부하저항으로서 기능하기 때문에 높은 이동성,높은 속도 작동성 및 높은 ON 전류 통과능력을 제공하는 구성이 필요없게 된다.
제 13a 도는 인버터의 기초 구성을 도시하는바, 상기 구성에서 디프레션형 TFT는 부하로 기능하는 N-형 TFT(603)로서 사용되는 한편 강화형(enforcement type) TFT는 N-현 TFT(602)로서 사용된다. 제 13b도는 인버터의 기초구성을 도시하는바, 강화형 TFT는 부하로 기능하는 N-형 TFT(603)으로서 사용되며 또한 강화형 TFT는 N-형 TFT(602)로서 사용된다. 이 경우에 있어서, 상기 TFT(601과 603)의 활성영역은 결정화를 촉진시키기 위해서 금속원소로 부터 형성된다는 점이 필수적인 것은 아니다. 더욱이, TFT(601과 603)의 활성영역은 모노도메인 구조를 가진다는 것은 반드시 필수적인 것은 아니다. 따라서, 상기 "상기 주변회로를 구성하는 'TFT의 적어도 일부분"은 제 13a 도와 제 13b 도에 도시된 TFT(602와 604)에 대응한다.
본 발명의 다른 구성에 따르면, 기판상에 형성된 모노리딕 활성매트릭스 회로가 제공되는 바, 상기 구성에서 주변회로를 구성하는 TFT의 적어도 일부분의 활성 영역에서 1×1016~5×1019cm-3의 농도에서 실리콘의 결정화를 증대시키기 위해서 금속원소가 첨가되고; 금속원소가 매트릭스 영역을 위한 TFT의 활성 영역에는 첨가되지 않으며; 또한 상기 주변회로를 구성하는 TFT의 적어도 일부분의 활성 영역과 매트릭스 영역을 위한 TFT의 활성 영역은 모노도메인 구조를 가진 실리콘 반도체 박막에 의해 구성된다.
본 발명의 또 다른 구성에 따르면, 기판상에 형성된 모노리딕 활성 매트릭스 회로가 제공되는바, 상기 구성에서 주변회로를 구성하는 TFT의 적어도 일부분의 활성 영역에는 1×1016~5×1019cm-3의 농도에서 실리콘의 결정화를 촉진시키기 위해 금속원소가 첨가되고; 주변구동회로를 구성하는 TFT의 적어도 일부분의 활성 영역에 있어서 금속원소의 농도를 상기 매트릭스 영역의 TFT 활성 영역내에서의 금속원소의 농도와 다르며; 또한 상기 활성 영역은 모노도메인 구조를 구비하고 있다. 본 구성은, 결과적으로 형성되는 모노도메인 영역의 전기적인 특성은 결정화를 촉진시키기 (promote) 위해 첨가되는 금속원소의 양을 변화시킴에 의해서 제어된다는 점을 특징으로 한다.
전술한 바와같이, 주변 구동회로 영역내에 있는 TFT에 대해서 요구되는 특성은 매트릭스 영역내에 있는 TFT에 대해서 요구되는 특성과 차이가 있다. 특히, 주변 구동회로영역에 있어서, TFT 높은 이동성을 제공하여야 하며, 또한 높은 ON 전류를 보낼 수 있어야 함과 동시에 다른 특성을 희생하더라도 고속으로 작동될수 있어야 한다. 반면에, 상기 매트릭스 영역에 있어서는, TFT는 다른 특성을 희생하더라도 저 OFF 전류를 가져야 만 한다. 일반적으로 고ON 전류를 통과하게 하는 구성에 있어서는, 상기 OFF 전류가 역시 높아진다.
상기한 구성에 따르면, 높을 ON 전류를 통과시킬 수 있는 TFT는, 결정화를 증대시키기 위해 주변구동 회로영역에 제공된 TFT를 구성하는 반도체 박막으로 많은 양의 금속원소를 주입함에 의해 제공된다.
반면에, 활성 영역의 결정화가 낮으며(결함은 밀도는 비교적 높음) 또한 OFF 전류가 작게 될 수 있는 TFT를 제공하기 위해서 결정화 촉진을 위해서 매트릭스 영역으로 작은 양의 금속원소가 주입된다.
본 발명의 다른 구성에 의하면, 기판상에 형성되는 모노리딕 활성매트릭스 회로가 제공되는 바, 그 회로에서 주변회로를 구성하는 TFT의 적어도 일부분의 활성 영역에는 1×1016~5×1019cm-3의 농도하에서 실리콘을 결정화를 촉진시키기 위해 금속원소가 첨가되고; 주변구동회로를 구성하는 TFT의 적어도 일부분의 활성 영역내에 있어서 금속원소의 농도가 매트릭스 영역내의 TFT의 활성 영역내에 있어서의 금속원소 농도보다 높아야 하는 한편 상기 활성 영역은 모노도메인 구조를 가져야 한다.
본 발명의 또 다른 구성에 따르면, 기판상에 형성된 모노리딕 활성매트릭스 회로가 제공되는 바, 상기 회로에 있어서, 주변회로를 구성하는 TFT의 적어도 일부분의 활성 영역에는 1×1016~5×1019cm-3의 농도에서 실리콘의 결정화를 촉진시키기 위해 금속원소가 첨가되고; 주변구동회로를 구성하는 TFT의 적어도 일부분의 활성 영역내에 있어서의 금속원소의 농도를 매트릭스 영역내의 TFT의 활성 영역내에 있어서의 금속원소의 농도와 다르며; 또한 상기 활성 영역은 모노도메인 구조를 구비하고 있다. 상기 구성은, 상기 결과적인 모노도메인 영역의 전기적 특성이 결정화를 증대시키기 위해 첨가(주입)되는 금속원소의 양을 변화시킴에 의하여 제어되는 것을 특징으로 한다.
본 발명의 또 다른 구성에 따르면, 기판상에 형성된 모노리딕 활성매트릭스 회로가 제공되는 바, 상기 회로에서, 주변회로를 구성하는 TFT의 적어도 일부분의 활성 영역에는 1×1016~5×1019cm-3의 농도에서 실리콘의 결정화를 촉진시키기 위해서 금속원소가 첨가되고; 매트릭스 영역을 위한 TFT의 활성 영역에는 금속원소가 첨가되지 않으며; 상기 주변회로를 구성하는 TFT의 적어도 일부분의 활성 영역은 모노도메인 영역을 구비하며; 또한 상기 매트릭스 영역내의 TFT는 결정질이다.
상기한 구성은, 상기한 매트릭스 영역내의 TFT가 레이저 조사와 가열처리를 사용하여 얻어진 결정질의 실리콘 반도체 박막인 것을 특징으로 한다. 상기 매트릭스 영역내의 TFT는 높은 이동성이 필요하지 않으며 또한 고속으로 작동한 필요가 없기 때문에 종래의 결정질 실리콘 반도체 박막을 활용한 TFT에 의해 구성될 수 있다.
예를 들어, 낮은 OFF 전류와 높은 작동속도 같은 대립되는 특성을 가진 트랜지스터를 구비한 회로가, 활성 매트릭스 회로나 그 유사한 것의 화소 회로들에 대해 저 OFF 전류를 가진 TFT를 위해서 실리콘의 결정화를 촉진시키는 금속 원소를 덜 가진 영역을 활용하거나 주변구동회로나 그와 유사한 것에 대해 고속 TFT를 위한 더 많은 금속원소들을 가진 영역을 활용하여 같은 기판상에 동시에 형성될 수 있다.
실시예에 있어서, 유기기판은 350~700℃의 350~700℃의 유리 변형점 온도를 가진다. 코닝 7059(Corning 7059) 유리기판이 사용되며, 또한 TFT 는 상기 유리기판의 변형점 온도가 같거나 약간 낮은 온도에서 제조된다. 코닝 7059 유리기판의 변형점은 593℃이며, 또한, 상기 온도보다 높은 온도에서 가열처리하는 것을 유리기판의 수축과 변형을 일으킬 염려가 있어서 바람직하지 않다. 특히, 큰 표면적을 가진 유리기판이 대형 액정표시장치를 형성하기 위해 사용될때 에는, 상기 유리기판의 수축과 변형이 중요해진다. 상기 실시예에서는, 가열처리중의 최대 온도는 기판에 대해 열적 영향을 줄이기 위해서 600℃나 그 이하, 양호하게는 550℃나 그 이하의 온도로 제한된다.
제 1a~1d 도는 본 실시예에 따른 TFT의 제조단계를 도시한다. 3000Å의 두께를 가진 실리콘 산하물 막(102)은 스퍼터링을 사용하여 코닝7059 유리기판(101)상에 기초막으로 형성되며 또한 그 후 비정질 실리콘막은 플라즈마CVD나 저압열적 CVD에 의해서 500Å의 두께로 형성된다.
상기 비정질 실리콘 막의 형성후에는 상기 샘플이 레이저 광(KrF 엑시머 레이저)으로 조사되는바 이 샘플은 제 1a 도에 도시된 바와같은 단결정 영역으로 간주될수 있는 모노도메인 영역(103,104 및 105)을 형성하도록 450~750℃로 가열된다. 제 2a 도는 제 1a 도에 도시된 것의 평면도이다. 상기 모노도메인 영역(103~105)는 그레인 경계(100)에서 서로 인접해있다. 제 2a 도는 단지 3개의 모노도메인 영역을 도시하지만 더 많은 수의 모노도메인이 실제로 형성된다. 상기 모노도메인은 원형으로 제한되지 않고 임의의 형태가 될수 있다. 상기 실시예에서와 같이 레이저 광에 의해 조사될때 50nm나 그 이상의 입자 크기를 가진 모노도메인(이것은 단결정으로 간주될 수 있음)영역이 샘플을 550℃정도의 높은 온도로 가열함에 의해서 형성될 수 있다.
상기 처리중에 결정화를 촉진시키는 금속원소를 상기 비정질 실리콘막이 주입하는 것이 효과적이다. 결과적으로 단결정 영역으로 간주될수 있는 영역이 더 넓은 구역에 형성될수 있다. 단결정영역으로 간주될 수 있는 영역(103~105)가 얻어질때 TFT의 활성층이 이 영역을 이용해서 패턴화함에 의해서 형성된다. 더욱 바람직하게는 활성층이 단결정으로 간주될 수 있는 한 영역내에 전체로서 형성되는 것이다. 이 경우에서는, 활성층(106)이 영역(104)에 형성된다. 이와같이, 제 1b 도의 영역(100)이 활성층으로서 형성된다.
모노도메인(104)에는 그레인(grain) 경계가 없다. 따라서, 단결정을 이용하여 얻어지는 것들과 등가인 특성을 나타내는 TFT가 제공된다. 제 7 도는, 550℃로 가열하는 동안 KrF 엑시머 레이저 조사에 의해 얻어진 실리콘 반도체 박막의 보정 구조를 보여주는 사진이나 모노도메인 TFT는 제 7 도의 모노도메인을 활용하여 TFT의 활성층을 형성함에 의해서 제공될 수 있다.
상기 활성층(106)이 형성된 다음에는 1000Å의 두께를 가진 실리콘 산화물층(112)이 플라즈마 CVD를 사용함에 의해서 게이트 절연막으로서 형성되며, 또한 주로 0.2% 스칸듐을 포함하는 알루미늄으로 된 막이 6000Å의 두께로 형성된다. 그후, 주로 알루미늄으로 구성된 상기 막이 게이트 전극(113)을 형성하도록 패턴된다.
산화물층(114)는 양극(anode)으로서 상기 게이트 전극(113)을 활용하여 10% 주석산을 포함하는 에틸렌 글리콜 용액내에서 양극산화처리(anodization) 된다. 상기 산화물층(114)의 두께는 2000Å정도이다. 상기 산화물층(114)의 존재는 그후에 수행되는 불순물 이온 주입중에 오프셋 게이트 영역의 형성을 허용해준다.
불순물 이온은 활성층에 주입된다. N-채널형 TFT가 형성된다면 인(P) 이온이 주입되며, 또한 P-채널 TFT가 형성된다면 붕소(B) 이온이 주입된다. 상기 처리중에 상기 불순물 이온이 영역(107과 111)에 주입되며, 이때 산화물층(114)는 마스크로서 상기 영역을 둘러싼다. 상기 불순물 이온이 주입되는 영역(107과 111)을 각각 소스 영역과 드레인 영역으로 형성된다. 채널형성 영역(109)는 자기정합 방식으로 형성된다 (제 1c 도).
불순물 이온 주입후에 레이저 조사가 불순물 이온 주입에 의해 손상을 입은 활성층을 어닐링하거나 주입된 불순물을 활성화시키도록 수행된다. 이러한 처리는 적외선광과 같은 집속광은 활용하여 수행될 수 있다.
7000Å의 두께를 가진 실리콘 산화물약(115)이 플라즈마 CVD를 사용함에 의해 층간 절연막으로 형성되며, 그후 홀 형성처리가 소스 전극(116)과 드레인 전극(117)을 형성하기 위해 수행된다.
추가로, 가열공정이 TFT의 완성을 위하여 350℃에서 수소분위기에서 수행된다.(제1d도).
본 실시예의 TFT의 활성층이 단결정(모노도메인 영역)으로 여겨질수 있는 구조를 갖는 영역에 의해 구성되기 때문에, 낮은 내성전압과 그레인 경계로부터 기원하는 고 누설전류의 문제점을 피하는 것이 가능하다. 하나의 TFT가 본 실시예에서 형성되지만, 다수의 모노도메인 영역을 사용하는 다수의 TFTs를 형성하는 것이 가능하다.
[제 2 실시예]
본 실시예에서, 결정화를 촉진시키기 위한 금속원소가 단결정으로 여겨질수 있는 결정 영역을 형성하기 위하여 비정질 실리콘막에 도입되고, TFT는 상기 결정영역을 사용하여 구성된다. 본 실시예의 제조단계는 결정화를 촉진하기 위하여 금속원소를 도입하는 공정이외에는 제 1 실시예에서와 같다. 본 실시예에서, 비정질 실리콘 막이 형성된후, 비정질 실리콘막의 표면은 극도로 얇은 산화막(도시되지 않음)을 형성하기 위하여 자외선(UV)산화를 받는다. 이 산화막은 후에 수행되는 용액 첨가 공정동안 습윤성을 개선하기 위해 제공된다. UV산화는 산화분위기에서 자외선으로 표면을 조사하여 상기 표면에 극도로 얇은 산화막을 형성하는 공정이다.
극도로 얇은 산화막이 형성된 비정질 실리콘막의 표면은 니켈을 함유하는 코팅 막을 형성하기 위하여 스핀코팅에 의하여 니켈 아세테이트 용액으로 코팅된다. 이 코팅막의 존재는 니켈 원소가 극도로 얇은 산화막을 통해 비정질 실리콘막에 인접하여 제공된다.
이러한 상태에서, 가열 공정이 비정질 실리콘막을 결정실리콘 막으로 변형시키기 위하여 550℃에서 4시간 동안 수행된다. 결정화를 촉진하는 금속원소인 니켈이 도입되기 때문에, 결정 실리콘막이 550℃에서 약 4시간동안 가열공정을 통해 얻어질 수 있다.
실리콘 막이 가열공정에 의하여 결정 실리콘 막으로 변형된후, 상기 실리콘막이 제 1 도에 나타난바와 같이 모노도메인 영역(103)과(104)를 형성하기 위하여 레이저 광으로 조사된다. 결정화를 촉진하는 금속원소인 니켈이 도입되기 때문에, 보다 큰 모노도메인 영역들이 얻어질수 있다. 모노도메인 영역이 얻어진후, TFT는 제 1 실시예에서와 같은 방법으로 형성된다.
[제 3 실시예]
본 실시예는 하나의 모노도메인 영역을 이용하는 TFT의 채널 형성 영역의 형성의 예이다. 제 3a 도내지 3d 도는 본 실시예에 따른 TFT의 제조단계를 보여준다.
3000Å의 두께를 갖는 산화 실리콘막(102)은 스퍼터링을 이용하여 유리기판(101)사이에 기초막으로서 형성되고, 이어서, 비정질 실리콘막이 플라즈마 CVD또는 저압 열 CVD에 의해 500Å두께로 형성된다. 이어서, 샘플이 다수의 모노도메인 영역(103)내지(105)(제 3a 도)를 형성하기 위하여 레이저광으로 조사되어 550℃로 가열된다.
제 4a 도는 상부측으로부터 봤을때 제 3a 도에 나타난 상태를 보여준다. 모노도메인 영역(103)내지(105)는 그레인 경계(100)에서 서로 인접한다. 그레인 경계의 내부는 단결정, 즉, 모노도메인 영역으로서 여겨질수 있는 영역이다. 이어서, 활성층(106)이 형성되어, 채널 형성 영역 (제 3c 도의 영역(109))이 모노도메인 영역(104)에 포함된다(제 13b 도).
활성층(106)이 형성된후, 1000Å의 두께를 갖는 산화실리콘 막(112)이 플라즈마CVD를 이용하여 게이트 절연막으로서 형성되고, 0.2% 스캔듐을 함유하는 알루미늄으로 주로 구성된 막이 6000Å두께로 형성된다. 이어서 알루미늄으로 주로 구성된 박막이 게이트 전극(113)을 형성하기 위하여 패턴된다.
약 2000Å의 두께를 갖는 산화물층(114)이 양극으로서 게이트 전극(113)을 사용하여 10% 주석산을 함유하는 에틸렌 글리콜 용액중의 양극산화에 의해 형성된다. 산화물층(114)의 존재는 후에 수행되는 불순물 이온주입 동안 오프셋 게이트 영역의 형성을 가능하게 한다.
불순물 이온은 활성층에 주입된다. 인 이온은 N-채널형 TFT가 형성되는 경우 주입되고, P-채널형 TFT가 형성되는 경우, 붕소이온이 주입된다. 상기 공정동안, 불순물이온은 게이트 전극(113)과 그를 둘러싸는 산화물층(114)을 마스크로하여 영역(107)과(111)에 주입된다. 불순물 이온이 주입되는 영역(107)과(111)은 각각 소스영역과 드레인 영역으로 형성된다. 동시에, 오프셋 게이트 영역(108)과(110)이 게이트 전극(113)주위의 산화물층(114)을 마스크로 하여 형성된다. 채널 형성영역(109)이 자기정합으로 또한 형성된다(제 3c 도).
불순물 이온 주입후, 레이저 조사가 불순물 이온 주입에 의해 손상된 활성층을 어닐하기 위해서 및 주입된 불순물을 활성화시키기 위하여 수행된다. 상기 공정은 적외선과 같은 강광을 사용하여 수행될수 있다.
7000Å두께의 산화 실리콘 막(115)이 플라즈마 CVD를 사용하여 층 절연막으로서 형성되고, 이어서, 홀 형성공정이 소스 전극(116)과 드레인 전극(117)을 형성하기 위하여 수행된다. 추가로, 가열공정이 TFT를 완성시키기 위하여 350℃에서 수소 분위기에서 수행된다(제 3d 도).
본 실시예의 TFT의 채널 형성 영역은 단결정(모노도메인 영역)으로 여겨질수 있는 구조를 갖는 영역으로 구성된다. 따라서, 캐리어의 이동을 방해하는 것이고, 이는 TFT가 바람직한 특성을 얻게 한다.
본 실시예의 구성에 따르면, 채널 형성 영역의 크기는 모노도메인 영역 경우에 대한 최소 요구로서 충분하다. 이는 TFT제조에 있어서, 개선된 가요성을 제공한다.
본 실시예는 하나의 TFT가 형성되는 예를 보여주지만, 다수의 모노도메인 영역을 사용하여 다수의 TFT를 형성하는 것이 가능하다. 본 명세서에 개시된 발명은 그레인 경계의 영향이 없는 TFT를 제공하는 것을 가능하게 한다. 특성에 있어서, 높은 내전압과 보다 작은 유동을 갖는 TFT를 제공하는 것이 가능하다. 추가로, 작동시 그레인 경계에 의해 역으로 영향받지 않고 낮은 OFF 전류에 의해 특성화되는 TFT를 제공하는 것이 가능하다.
[제 4 실시예]
본 실시예에서, 상이한 특성을 갖는 TFT가 실리콘의 결정화를 촉진하는 금속 원소를 비정질 실리콘 막으로 선택적으로 도입하여 제조된다. 본 실시예에 따르면, 활성 매트릭스형 액정 디스플레이 장치의 화소영역에 제공된 TFT가 상기와 같은 금속원소를 도입함이 없이 형성되고, 주변회로를 구성하는 TFT는 금속원소를 도입하여 형성된다.
제 8a 도 내지 8f 도는 본 실시예에 따른 제조단계를 보여준다. 도면의 좌측에 있는 두개의 TFT는 주변구동회로에 제공된 TFT(제 10 도에서 영역(1)과 (2)에 상응)이고, 좌측의 TFT는 매트릭스 영역에 제공된 TFT(제 10도의 영역(3)에 상응)이다.
2000Å의 두께를 갖는 산화실리콘의 기초막(11)이 기판(코닝 7059)에 형성된후, 진성의(I-형) 비정질 실리콘 막(12)이 플라즈마CVD 또는 저압열 CVD를 사용하여 500 내지 1500Å, 예로 500Å두께로 증착된다. 이어서, 1×1018cm-3의 농도로 극도로 얇은 박막(두께가 5내지 200Å, 예로 50Å이다) (13)이 스퍼터링을 사용하여 선택적으로 형성된다. 실리콘 막(13)의 선택적 형성은 스퍼터링 및 리프트-오프(lift-off)공정에 의해 수행될수 있다. 따라서, 니켈원소는 비정질 실리콘막에 선택적으로 도입된다(제 8a 도).
니켈원소가 니켈을 함유하는 실리콘 막을 사용하여 도입되었지만, 니켈을 함유하는 용액(니켈 아세테이트 용액등)을 비정질 실리콘막의 표면에 첨가하는 것과 같은 다른 방법을 사용하여 비정질 실리콘막에 도입될수 있다.
비정질 실리콘 막(12)이 레이저 광으로 비정질 실리콘막(12)의 전표면을 조사하여 제 8b 도에 나타난 바와같이 결정화된다. 레이저 광은 KrF 엑시머 레이저(248mm의 파장과 20ns의 펄스폭을 가짐)를 사용하여 조사된다. 레이저 조사가 수행된때, 샘플은 550℃로 가열된다. 샘플을 가열하기위한 방법은 가열요소가 기판을 잡기위한 기판홀더에 제공되고 샘플이 상기 기판 홀더를 가열하여 가열되는 방법, 및 샘플이 적외선 조사에 의해 가열되는 방법을 포함한다.
레이저 광은 XeF 엑시머 레이저 (353mm의 파장을 가짐), XeCl 엑시머 레이저(308mm의 파장을 가짐), 또는 ArF 엑시머 레이저 (193mm의 파장을 가짐)를 포함한다. 레이저 에너지 밀도는 200 내지 500mJ/cm2, 예로, 350mJ/cm2이고, 한위치에 대한 쇼트의 요구되는 수는 2내지 10, 예로, 2쇼트이다. 레이저 조사는 비정질 실리콘막의 전 표면이 결정화되게 한다. 상기 결정화 동안, 다수의 모노도메인 영역(121)내지(123)이 형성된다.
모노도메인 영역(121)과 (122)는 모노도메인 영역(123)으로부터 약간 다르다. 영역(121)과(122)는 니켈 작용의 결과로서 보다 작은 결함을 갖기 때문에, 단결정 실리콘에 보다 유사하지만, 영역(123)은 보다 많은 수의 결함을 갖는다. 이 모노모메인 영역은 그레인 경계(100)을 통해 서로 인접해 있다.
제 12a 도는 상부로부터 본 바로 제 8b 도에 나타난 상태이다. 제 12a 도는 모노도메인 영역(121)내지(123)을 보여준다. 이렇게 얻어진 실리콘 막은 섬형상 실리콘 영역(141),(142)(주변 구동회로 영역) 및 활성층으로서 기능을 하는 영역(143)(매트릭스 영역)을 형성하기 위하여 포토리소그래피를 사용하여 패턴된다. 적어도 채널 형성 영역은 모노도메인 영역에서 형성되어야 한다. 또한, 각 TFT를 형성하는 활성층은 하나의 모노도메인 영역에 의해 구성된다.
제 12b 도는 모노도메인 영역과 활성층(섬형상 실리콘 영역)사이의 위치관계를 보여준다. 제 12b 도에서, 활성층을 구성하는 섬형상 실리콘 영역(141) 내지 (143)은 각각의 모노도메인 영역(121)내지(123)안에 일반적으로 구성된다. 또한, 스퍼터링은 산소와 아르곤을 함유하는 분위기(아르곤 대 산소의비는 0 내지 0.5, 예로, 0.1 이하)에서 200 내지 400℃의 기판온도에서 타켓트로서 산화실리콘을 사용하여 게이트 절연막으로서 1000Å의 두께를 갖는 산화실리콘막(15)을 증착하기 위하여 수행된다. 그후, 3000 내지 8000Å, 예로 6000Å두께의 실리콘 막(0.1 내지 2%)인 함유)을 증착하기 위하여 저압 CVD가 수행된다. 산화실리콘(15)과 실리콘 막을 형성하는 공정이 연속적으로 수행되는 것이 바람직하다. 이어서, 실리콘막이 게이트 전극(16a),(16b),및 (16c)(제 8c 도)을 형성하기 위해서 패턴된다.
플라즈마 도핑이 게이트 전극을 마스크로 사용하여 실리콘영역에 불순물(인 및 붕소)을 도입하기 위하여 수행된다. 포스핀(PH3) 및 디보란(B2H6)이 도핑가스로서 사용된다. 가속전압은 인 경우 60 내지 90KV, 예로 80KV 및 붕소경우 40 재지 80KV, 예로, 65KV이다. 도즈는 인경우 1×1015내지 8×1015cm-2, 예로, 2×1015cm-2및 붕소경우 5×1015cm-2이다. 결과적으로, N형 불순물 영역(17a)와 P형 불순물 영역(17b)와 (17c)가 형성된다.
그후, 레이저 조사가 불순물을 활성화하기 위하여 수행된다. 레이저 광은 KrF 엑시머 레이저(248mm의 파장과 20ns의 펄스폭)를 사용하여 조사된다. 달리는, 레이저 광은 XeF 엑시머 레이저(353mm의 파장을 갖는다), XeCl 엑시머 레이저(308mm의 파장을 갖는다)또는 ArF 엑시머 레이저(193mm의 파장을 갖는다)를 사용하여 조사될수 있다. 레이저의 에너지 밀도는 200내지 400mJ/cm2, 예로, 250mJ/cm2이고, 한위치에 대한 요구되는 쇼트 수는 2내지 10, 예로, 2쇼트이다. 추가로, 기판은 레이저 조사가 수행된때, 100내지 450℃, 예로 250℃로 가열된다. 따라서, 불순물 영역(17a) 내지 (17c)는 활성화된다(제 8d 도).
불순물 영역(17a) 내지 (17c)가 활성화 되기 위하여 레이저 광으로 조사된때 450 내지 750℃, 바람직하게는 500 내지 600℃로 샘플을 가열하는 것이 효과적이다. 이는 불순물 영역(17a) 내지 (17c)의 활성화가 보다 효과적으로 수행되는 것을 가능하게 한다.
그후, 6000Å의 두께를 갖는 산화 실리콘 막(18)이 플라즈마 CVD를 사용하여 층간 절연물로서 수행된다. 또한, 스퍼터링이 500 내지 1000Å, 예로 800Å의 두께를 갖는 산화 주석 인듐(ITO)막을 형성하기 위하여 스퍼터링이 수행되고, 상기 산화 주석인듐 막은 이어서 화석 전극(10)을 형성하기 위하여 패터닝된다. 콘택트 홀이 주변 구동회로의 TFT용 전극배선(20a),(20b),및(20c) 및 매트릭스 화소 회로용 TFT용 전극배선(20d)및(20e)를 질화 티타늄 및 알루미늄과 같은 금속으로 만들어진 다층막을 사용하여 형성하기 위하여 층간 절연물안에 형성된다. 마지막으로, 어닐링이 반도체 회로를 완결하기 위하여 30분동안 1기압의 수소 분위기에서 350℃에서 수행된다(제 8e 도).
제 2 이온질량 스펙트로미트리(SIMS)를 사용하여 본 실시예에 따라 얻어진 TFT의 활성 영역에 포함된 니켈의 농도에 대한 분석결과, 니켈은 주변구동회로 영역내의 TFT로부터 1×1017내지 5×1017cm-3의 농도 및 화소 회로의 TFT로부터 측정 한계농도(1×1016cm-3)이하로 검출된다.
본 실시예에서 왼쪽에 위치한 주변 구동회로 영역용 두개의 TFT는 그의 활성층안에서 보다 적은 결함을 갖고, 고이동도를 가지며, 그를 통해 고 ON 전류를 통과시킬수 있다. 오른쪽에 나타난 화소 영역용 TFT의 활성 영역은 측정한계치 이하의 낮은 농도로 니켈을 포함하기 때문에, 니켈원자의 종래로부터 기원하는 OFF 전류를 감소시키는 것이 가능하다. 니켈원자가 캐리어용 트랩센타로서 작용하여, OFF 전류에서의 증가를 일으키는 것으로 생각된다.
[제 5 실시예]
제 9a 도 내지 9e 도는 본 실시예에 따른 제조단계를 보여준다.
스퍼터링을 사용하여 기판(코닝7059) 상에 2000Å두께의 산화 실리콘 막(22)을 형성한 후에, 플라즈마 CVD 또는 저압 열 CVD가 200 내지 1500Å, 예로, 500Å의 두께를 갖는 비정질 실리콘 막(23)을 증착하기 위하여 수행된다. 니켈이온은 마스크된 비정질 실리콘 막(23)을 포토레지스트(24)에 의해 마스크시켜, 이온주입에 의해 선택적으로 주입된다. 1×1015내지 1×1018원자 cm-3, 예로, 5×1016cm-3의 논도로 니켈을 함유하는 영역(25)이 형성된다. 영역(25)의 깊이는 200내지 500Å이고, 가속에너지는 따라서 적정하게 선택된다. 이온주입이 본 실시예에서 사용된때, 니켈의 농도는 제 1 실시예에 보다 쉽게 조절될수 있다(제 9a 도).
기판은 450 내지 600℃, 예로, 550℃에서 2시간 동안 질소분위기에서 가열된다. 이 가열공정의 결과로서, 예비의 결정화가 니켈로 도프된 영역에서 주로 일어난다. 즉, 결정핵은 도메인 영역의 성장을 용이하게 하는 상기 가열공정동안 형성된다.
비정질 실리콘 막(23)의 전 표면은 이 영역을 결정화시키기 위하여 샘플이 550℃로 가열되면서 레이저로 조사된다. 레이저 광은 KrF 엑시머 레이저(248nm의 파장과 20ns의 펄스폭을 가짐)를 사용하여 조사된다. 레이저의 에너지 밀도는 200 내지 500mJ/cm2, 예로, 350mJ/cm2이고, 한 위치에 대한 쇼트 수는 2 내지 110, 예로 2 쇼트이다(제 9b 도).
결과로서, 실리콘 막이 결정화되고, 다수의 모노도메인 영역이 형성된다. 인접한 모노도메인 영역이 그레인 경계(100)에 의해 분리된다. 따라서 얻어진 모노도메인 영역중에서, 모노도메인 영역(23a)는 영역(23b)의 것보다 높은 결정성을 가지면서 얻어질수 있다. 보다 특히, 모노도메인 영역(23a)는 모노도메인 영역(23b)의 것보다 적은 결함을 갖는 결정구조를 갖는다. 그러나, 모노도메인 영역(23a)내의 니켈원소의 것보다 훨씬 높다.
상기 실리콘 막은 섬형상 영역(26a)(주면 구동회로 영역)과 (26b)(매트릭스 화소 영역)을 형성하기 위하여 패터닝된다. 추가로, 플라즈마 CVD가 테트라에폭시실란(SiCOC2H5)4, TEOS)과 산소로부터 TFT용 게이트 절연막으로서 1000Å두께의 산화 실리콘 막(27)을 형성하기 위해 수행된다.
그후, 6000 내지 8000Å, 예로, 6000Å두께로 알루미늄 막(0.2% 실리콘 또는 스칸듐을 함유)을 증착하기 위하여 수행된다. 알루미늄 대신에, 탄탈, 텅스텐, 티타늄 또는 몰리브텐이 사용될수 있다. 산화실리콘 막(27)과 알루미늄막을 형성하는 공정은 연속적으로 수행되는 것이 바람직하다.
알루미늄 막은 TFT의 게이트 전극(28a),(28b), 및 (28c)를 형성하기 위하여 패턴된다. 알루미늄 배선의 표면은 2000Å의 두께를 갖는 산화물층(29a),(29b), 및(29c)를 형성하기 위하여 양극산화된다. 양극산화는 1-5% 주석산을 포함하는 에틸렌 글리콜 용액에서 수행된다(제 9c 도).
플라즈마 도핑은 실리콘 영역에 불순물 (인)을 주입하기 위해서 수행된다. 가속 전압은 60 내지 90KV, 예로, 80KV이다. 도즈는 1×1015내지 8×1015cm-2, 예로, 2×1015cm-2이다. 결과로서, N형 불순물 영역(30a)이 형성된다. 또한, 좌측의 TFT(N-채널형 TFT)는 포토래지스트로 마스크되고, 이어서, 플라즈마 도핑이 우측의 주면회로 영역의 TFT(P채널형 TFT) 및 매트릭스 영역의 실리콘 영역에 불순물을 자치 주입하기 위하여 수행된다. 이경우에, 도핑가스는 디보란(B2H6)이다. 가속전압은 50 내지 80KV, 예로, 65KV이다. 도즈는 1×1015내지 8×1015cm-2, 예로, 5×1015cm-2(이는 앞서 주입된 인의 것보다 크다)이다. 따라서, P형 불순물 영역(30b)와 (30c)가 형성된다.
레이저 어닐링이 불순물을 활성화 시키기 위하여 수행된다. 레이저 광은 KrF 엑시머 레이저(248nm의 파장과 20ns)의 펄스폭을 가짐)을 사용하여 조사된다. 레이저의 에너지 밀도는 200내지 400mJ/cm2, 예로, 250mJ/cm2이고, 한위치에 대한 쇼트수는 2내지 10, 예로 2쇼트이다(제 9d 도).
플라즈마 CVD는 층간 절연물로서 2000Å두께와 산화실리콘막(31)을 형성하기 위해서 재료로서 TEOS를 사용하여 수행되고, 이어서, 스퍼터링이 500 내지 1000Å, 예로, 800Å의 두께를 갖는 산화주석인듐(ITO)막을 증착하기 위하여 수행되고, 상기 산화주석인듐막은 이어서 화소전극(32)을 형성하기 위하여 에칭된다. 콘택트 홀이 질화티타늄 및 알루미늄과 같은 금속으로 이뤄진 다층막을 사용하여 주변 구동회로의 TFT용 소스/드레인 전극 배선(33a),(33b) 및 (33c)및 화소회로용 TFT용 전극 배선(33d)와 (33e)을 형성하기 위하여 층간절연물(31)안에 형성된다. 상기 공정은 반도체 회로를 완성시킨다(제 9e 도).
따라서, 제조된 반도체 회로에서, 주변구동 회로영역용 TFT(도면의 좌측의 두개 TFT)는 보다 높은 이동도를 갖고, 그를 통한 높은 ON 전류를 통과시킬수 있고, 매트릭스 영역에 제공된 TFT(도면의 우측;의 TFT)는 주변구동 회로 영역내의 TFT에 의해 다뤄지는 바와같은 높은 ON 전류를 다룰수 없으나 OFF 전류가 비교적 작은 TFT이다.
[제 6 실시예]
본 실시예에서, 바람직한 특성을 갖는 TFT가 상이한 농도에서 비정질 실리콘 막에로의 결정화를 촉진하는 금속 원소를 도입하여 선택적으로 제공된다. 특히, 활성 매트릭스형 액정디스플레이 장치에서, 금속원소(니켈이 본 실시예에서 사용된다)가 보다 높은 농도로 주변 구동회로에 도입되고, 금속원소는 보다 낮은 농도로 매트릭스 영역에 도입된다.
제 11a 도 내지 11e 도는 본 실시예를 보여준다. 좌측의 두개 TFT는 상보형으로 구성된 주변 구동회로를 구성하는 회로이고, 도면의 우측의 TFT는 다수의 화소에 의해 구성되는 매트릭스 영역내에 제공되는 스위칭 TFT이다.
기초 막으로서의 유리기판(10)상에 스퍼터링으로 2000Å두께의 산화 실리콘 막(11)을 형성한 후에, 플라즈마 CVD 또는 저압열 CVD가 500Å두께의 비정질 실리콘 막을 형성하기 위하여 수행된다. 이어서, 고농도로 니켈을 함유하는 박막(13)이 비정질 실리콘 막(12)의 표면에 선택적으로 형성되고, 보다 낮은 농도로 니켈을 함유하는 막(101)이 형성된다(제 11a 도).
본 경우에 1×1018cm-3의 농도로 니켈을 포함하는 규화니켈 막이 보다 높은 농도로 니켈을 포함하는 막(13)으로서 사용되고, 8×1016cm-3의 농도로 니켈을 포함하는 규화니켈 막이 보다 낮은 농도로 니켈을 포함하는 막(101)으로서 사용된다. 규화 니켈막의 두께는 수십Å크기이다.
상기 배열은 상이한 농도에서 비정질 실리콘 막으로 니켈을 선택적으로 도입하는 것을 가능하게 한다. 샘플의 비정질 실리콘막(17)을 결정화하기 위하여 550℃로 가열되는 상태로 레이저 광에 의해 조사된다. 따라서, 모노도메인 영역(12a)와(12b)가 얻어진다.
모노도메인 영역(12a)은 모노도메인 영역(12b)에서 보다 높은 농도로 니켈을 포함한다. 그러므로, 영역(12a)는 고 ON 전류를 통과시킬수 있고, 고 이동도를 갖는 TFT의 형성에 적절한 영역이다. 다른 한편, 영역(12b)는 보다 낮은 농도로 니켈을 포함하기 때문에, 상기 영역은 제한된 이동로의 결롸로 낮은 OFF 전류 특성을 갖는 TFT의 형성에 적절하다.
제 11b 도에 나타난 바와같이, 다수의 모노도메인 영역이 형성된 후에, 제 8c 도에 나타난것과 유사한 공정 및 차후 공정이 회로를 완성하기 위해 수행된다.
본 발명은 같은 기판상에 고속작업이 가능한 결정 실리콘 TFT의 낮은 전류에 의해 특징지워지는 비정질 실리콘 TFT를 현성하는 것을 가능하게 한다. 액정 디스플레이에 대한 본 발명의 적용은 1의 생산성 및 특성을 개선시킨다. 따라서, 본 발명은 산업적인 면에서 유리하다.

Claims (53)

  1. 제 1 다수의 박막 트랜지스터를 갖는 활성매트릭스 회로 ; 및 각각 활성영역을 포함하는 제 2 다수의 박막 트랜지스터를 갖는 제 1 다수의 박막 트랜지스터를 구동하기 위한, 주변구동 회로를 포함하며, 오직 제 2 다수 박막 트랜지스터의 적어도 하나의 활성영역에서 금속원소가 1×1016내지 5×1019cm-3의 농도로 포함되며, 제 1과 제 2 다수 박막 트랜지스터 각각이 모노도메인 구조를 갖는 실리콘 반도체 박막에 의해 구성된 채널형성 영역을 갖는, 기판상에 형성된 전기 광학 디바이스 반도체회로.
  2. 제1항에 있어서, 금속원소가 Fe, Co, Ni, Ru, Pb, Os, Ir, Pt, Cu, Ag, Au 중의 적어도 하나를 포함하는 회로.
  3. 제1항에 있어서, 실리콘 반도체 박막이 1×1016cm-3이상의 점결함을 포함하고, 1×1015내지 1×1020cm-3의 농도로 점결함을 중화하기 위한 수소와 할로겐 원소의 하나를 포함하는 회로.
  4. 제1항에 있어서, 실리콘 반도체 박막이 1×1016내지 5×1018cm-3의 농도로 탄소와 질소를 포함하고, 1×1017내지 5×1019cm-3의 농도를 산소를 포함하는 회로.
  5. 제1항에 있어서, 실리콘 반도체 박막이 200 내지 2000 Å의 두께를 갖는 회로.
  6. 제 1 활성 영역을 각각 포함하는 제 1 다수 박막 트랜지스터를 갖는 활성 매트릭스 회로: 및 각각 제 2 활성영역을 포함하는 제 2 다수 박막 트랜지스터를 갖는 제 1 다수 박막 트랜지스터를 구동하기 위한, 주변구동회로를 포함하며, 오직 제 2 다수 박막 트랜지스터의 적어도 하나의 제 2 활성영역에서 금속원자가 1×1016내지 5×1019cm-3의 농도를 포함되고, 제 1 과 제 2 활성영역 각각이 모노도메인 구조를 갖는 실리콘 반도체 박막에 의해 구성되는 기판상에 형성된 전기광학 디바이스 반도체 회로.
  7. 제6항에 있어서, 금속원자가 Fe, Co, Ni, Ru, Pb, Os, Ir, Pt, Cu, Ag, Au 중에서 적어도 하나를 포함하는 회로.
  8. 제6항에 있어서, 실리콘 반도체 박막이 1×1016cm-3이상의 점결함을 포함하고, 1×1015내지 1×1020cm-3의 농도로 점결함을 중화하기 위한 수소와 할로겐 원소중 하나를 포함하는 회로.
  9. 제6항에 있어서, 실리콘 반도체 박막이 1×1016내지 5×1018cm-3의 농도로 탄소와 질소를 포함하고, 1×1017내지 5×1019cm-3의 농도로 산소를 포함하는 회로.
  10. 제6항에 있어서, 실리콘 반도체 박막이 200 내지 2000Å의 두께를 갖는 회로.
  11. 제 1 활성영역을 각각 포함하는 제 1 다수 박막 트랜지스터를 갖는 활성 매트릭스 회로; 및 제 2 활성영역을 각각 포함하는 제 2 다수 박막 트랜지스터를 가지며, 적어도 하나의 제 2 활성영역이 1×1016내지 5×1019cm-3의 농도의 금속원소를 포함하는 제 1 다수 박막 트랜지스터를 구동하기 위한 주변구동회로를 포함하며, 적어도 하나의 제 1 활성영역이 제 2 활성영역에 포함된 금속원소의 농도와 다른 농도를 갖는 금속원소를 포함하고, 제 1 과 제 2 활성영역 각각이 모노도메인 구조를 갖는 실리콘 반도체 박막에 의해 구성된 기판상에 형성된 전기광학 디바이스용 반도체 회로.
  12. 제11항에 있어서, 금속원소가 Fe, Co, Ni, Ru, Pb, Os, Ir, Pt, Cu, Ag, Au 중에서 적어도 하나를 포함하는 회로.
  13. 제11항에 있어서, 실리콘 반도체 박막이 1×1016cm-3이상의 점결함을 포함하고, 1×1015내지 1×1020cm-3의 농도로 점결함을 중화하기 위한 수소와 할로겐 원소중의 하나를 포함하는 회로.
  14. 제11항에 있어서, 실리콘 반도체 박막이 1×1016내지 5×1018cm-3의 농도의 탄소와 질소를 포함하고 1×1017내지 5×1019cm-3의 농도의 산소를 포함하는 회로.
  15. 제11항에 있어서, 실리콘 반도체 박막이 200 내지 2000Å의 두께를 갖는 회로.
  16. 제 1 활성영역을 각각 포함하는 제 1 다수 박막 트랜지스터를 갖는 활성 매트릭스 회로; 및 제 2 활성영역을 각각 포함하고, 제 2 다수 박막 트랜지스터를 갖고 1×1016내지 5×1019cm-3의 농도의 금속원소를 포함하는 제 2 활성영역 중의 적어도 하나가 제 1 다수 박막 트랜지스터를 구동하기 위한 주변구동 회로를 포함하며, 제 1 활성영역 중의 적어도 하나가 제 2 활성영역에 포함된 금속원소 보다 낮은 농도로 상기 금속원소를 포함하고, 제 1 과 제 2 활성영역 각각이 모노도메인 구조를 갖는 실리콘 반도체 박막에 의해 구성되는 기판상에 형성된 전기광학 디바이스용 반도체 회로.
  17. 제16항에 있어서, 금속원소가 Fe, Co, Ni, Ru, Pb, Os, Ir, Pt, Cu, Ag, Au 중의 적어도 하나를 포함하는 회로.
  18. 제16항에 있어서, 실리콘 반도체 박막이 1×1016cm-3이상의 점결함을 포함하고, 1×1015내지 1×1020cm-3의 농도로 점결함을 중화하기 위한 수소와 할로겐 원소중의 하나를 포함하는 회로.
  19. 제16항에 있어서, 실리콘 반도체 박막이 1×1017내지 5×1018cm-3의 농도의 탄소와 질소를 포함하고, 1×1017내지 5×1019cm-3의 농도의 산소를 포함하는 회로.
  20. 제16항에 있어서, 실리콘 반도체 박막이 200 내지 2000 Å의 두께를 갖는 회로.
  21. 결정성을 갖는 실리콘 반도체 박막에 의해 구성된 제 1 다수 박막 트랜지스터를 갖는 활성 매트릭스 회로; 및 각각 활성영역을 포함하는 제 2 다수 박막 트랜지스터를 갖는, 제 1 다수 박막 트랜지스터를 구동하기 위한 주변 구동회로를 포함하며, 금속원소가 오직 제 2 다수 박막 트랜지스터의 적어도 하나의 활성영역에서 1×1016내지 5×1019cm-3의 농도로 포함되고, 제 2 다수 박막 트랜지스터의 적어도 하나의 활성영역이 모노도메인 구조를 갖는 기판상에 형성된 전기광학 디바이스용 반도체회로.
  22. 제21항에 있어서, 금속원소가 Fe, Co, Ni, Ru, Rh, Os, Ir, Pt, Cu, Ag, Au 중의 적어도 하나를 포함하는 회로.
  23. 제21항에 있어서, 실리콘 반도체 박막이 1×1016cm-3의 이상의 점결함을 포함하고, 1×1015내지 1×1020cm-3의 농도로 점결함을 중화하기 위한 수소와 할로겐 원소중의 하나를 포함하는 회로.
  24. 제21항에 있어서, 실리콘 반도체 박막이 1×1016내지 5×1018cm-3의 농도의 탄소와 질소를 포함하고, 1×1017내지 5×1019cm-3농도의 산소를 포함하는 회로.
  25. 제21항에 있어서, 실리콘 반도체 박막이 200 내지 2000 Å의 두께를 갖는 회로.
  26. 절연표면을 갖는 기판상에 비정질 실리콘 막을 형성하는 단계: 비정질 실리콘막 상에 금속원소를 포함하는 막을 선택적으로 형성하는 단계: 비정질 실리콘막을 결정화하여 다수의 모노도메인 영역을 형성하기 위해 비정질 실리콘막에 광을 조사하는 단계: 금속원소가 포함되지 않은 적어도 하나의 모노도메인 영역에서 활성 매트릭스 회로를 형성하는 단계: 및 금속원소가 포함된 적어도 또 다른 하나의 모노도메인 영역에서 주변 매트릭스 회로를 형성하는 단계를 포함하는 전기광학 디바이스용 반도체 회로 형성방법.
  27. 제26항에 있어서, 금속원소가 Fe, Co, Ni, Ru, Rh, Os, Ir, Pt, Cu, Ag, Au 중의 적어도 하나를 포함하는 회로.
  28. 절연표면을 갖는 기판상에 비정질 실리콘 막을 형성하는 단계: 비정질 실리콘 막상에 금속원소를 포함하는 용액을 선태적으로 첨가하는 단계: 비정질 실리콘막을 결정화하고 다수의 모노도메인 영역을 형성하기 위해 비정질 실리콘막에 광을 조사하는 단계: 금속원소를 포함하지 않는 적어도 하나의 모노도메인 영역에서 활성 매트릭스 회로를 형성하는 단계: 및 금속원소를 포함하는 적어도 또 다른 하나의 모노도메인 영역에서 주변 매트릭스 회로를 형성하는 단계를 포함하는 전기광학 디바이스용 반도체회로 형성방법.
  29. 제28항에 있어서, 금속원소가 Fe, Co, Ni, Ru, Rh, Os, Ir, Pt, Cu, Ag, Au 중의 적어도 하나를 포함하는 회로.
  30. 절연표면을 갖는 기판상에 비정질 실리콘 막을 형성하는 단계: 비정질 실리콘 막안의 금속원소를 선택적으로 도입하는 단계: 비정질 실리콘막을 결정화하고 다수의 모노도메인 영역을 형성하기 위해 비정질 실리콘막에 광을 조사하는 단계: 금속원소를 도입하지 않은 적어도 하나의 모노도메인 영역에서 활성 매트릭스 회로를 형성하는 단계: 및 금속원소를 도입한 적어도 다른 하나의 모노도메인 영역에서 주변 매트릭스 회로를 형성하는 단계를 포함하는 전기광학 디바이스용 반도체 회로 형성방법.
  31. 금속원소가 Fe, Co, Ni, Ru, Rh, Os, Ir, Pt, Cu, Ag, Au 중의적어도 하나를 포함하는 회로.
  32. 절연표면을 갖는 기판상에 비정질 실리콘 막을 형성하는 단계: 상이한 농도들에서 비정질 실리콘 막에 금속원소를 선택적으로 도입하는 단계: 비정질 실리콘막을 결정화하여 다수의 모노도메인 영역을 형성하기 위해 비정질 실리콘 막에 광을 조사하는 단계: 제 1 농도로 금속원소가 도입된 적어도 하나의 모노도메인 영역에서 활성 매트릭스 회로를 형성하는 단계: 및 제 1 농도보다 높은 제 2 농도로 금속원소가 도입된 적어도 또 다른 하나의 모노도메인 영역에서 주변 매트릭스회로를 형성하는 단계를 포함하는 전기광학 디바이스용 반도체 회로 형성방법.
  33. 제32항에 있어서, 금속원소가 Fe, Co, Ni, Ru, Rh, Os, Ir, Pt, Cu, Ag, Au 중의 적어도 하나를 포함하는 회로.
  34. 제1항에 있어서, 금속원소가 1×1016cm-3이상 농도로 포함된 반도체 회로.
  35. 제6항에 있어서, 금속원소가 1×1016cm-3이상 농도로 포함된 반도체 회로.
  36. 제11항에 있어서, 금속원소가 1×1016cm-3이상 농도로 포함된 반도체 회로.
  37. 제16항에 있어서, 금속원소가 1×1016cm-3이상 농도로 포함된 반도체 회로.
  38. 제21항에 있어서, 금속원소가 1×1016cm-3이상 농도로 포함된 반도체 회로.
  39. 제 1 다수 박막 트랜지스터를 갖는 활성 매트릭스 회로; 및 제 1 다수 박막 트랜지스터를 구동하기 위해 제 2 다수 박막 트랜지스터를 갖는 주변 구동 회로, 각각 활성 영역을 포함하는 상기 제 2 다수 박막 트랜지스터를 포함하고, 여기서 금속원소가 적어도 제 2 다수 박막 트랜지스터에 중의 하나인 활성영역에 5×1019cm-3이하 농도로 포함되고, 제 1 및 제 2 다수 박막 트랜지스터 각각은 반도체막의 모노도메인 영역에 형성된 채널형성 영역을 갖고, 상기 모노도메인 영역이 단결정 영역으로 간주되고, 반도체막이 1×1016cm-3이상의 점결함을 포함하고, 1×1015내지 1×1020cm-3의 농도에서 점결함을 중화하기 위한 수소 및 할로겐 원소중의 하나를 포함하고, 반도체막이 200 내지 2000Å 두께를 갖는 기판상에 형성된 전기광학 디바이스 반도체 회로.
  40. 제 1 다수의 박막 트랜지스터를 갖는 활성 매트릭스 회로, 제 1의 활성영역을 포함하는 상기 각각의 제 1 다수의 박막 트랜지스터 ; 및 제 1 다수의 박막 트랜지스터를 구동하기 위한 제 2 다수의 박막 트랜지스터를 갖는 주변 구동회로, 제 2 활성영역을 포함하는 상기 각각의 제 2 다수의 박막 트랜지스터를 포함하고, 여기서 반도체막이 1×1015cm-3이상의 점결함을 포함하고, 1×1015내지 1×1020cm-3의 농도로 점결함을 중화하기 위한 수소와 할로겐 원소중의 하나를 포함하고, 반도체막이 200 내지 2000 Å 두께를 갖는 기판상에 형성된 전기광학 디바이스 반도체회로.
  41. 제 1 다수의 박막 트랜지스터를 갖는 액티브 매트릭스 회로, 제 1 활성영역을 포함하는 상기 각각의 제 1 다수의 박막 트랜지스터 ; 및 제 1 박막 트랜지스터 구동을 위한 제 2 다수의 박막 트랜지스터를 갖는 주변 구동회로, 제 2 활성영역을 포함하는 상기 제 2 다수의 박막 트랜지스터를 포함하고, 여기서 적어도 하나의 제 2 활성영역이 5×1019cm-3이하 농도에서 금속 원소를 포함하고, 각각의 제 1 및 제 2 활성영역이 제 2 활성영역과 다른 농도에서 금속원소를 포함하고, 각각의 제 1 및 제 2 활성영역이 반도체막의 모노도메인 영역에 형성되고, 상기 모노도메인 영역은 단결정 영역으로 간주되며, 반도체막이 1×1016cm-3이상의 점결함을 포함하고, 1×1015내지 1×1020cm-3의 농도에서 점결함을 중화하기 위해 수소 및 할로겐 원소중의 하나를 포함하고, 반도체막이 200 내지 2000Å 두께를 갖는 기판상에 형성된 전기광학 디바이스 반도체회로.
  42. 제 1 다수의 박막 트랜지스터를 갖는 액티브 매트릭스 회로, 제 1 활성영역을 포함하는 상기 각각의 제 1 다수의 박막 트랜지스터; 및 제 1 주변 박막 트랜지스터 구동을 위한 제 2 다수의 박막 트랜지스터를 갖는 주변 구동 회로, 상기 각각의 제 2 활성영역을 포함하는 제 2 다수의 박막 트랜지스터를 포함하고, 여기서 적어도 하나의 제 2 활성영역이 5×1019cm-3이하 농도의 금속원소를 포함하고, 적어도 하나의 제 1 활성영역이 제 2 활성영역보다 낮은 농도의 금속원소를 포함하고, 각각의 제 1 및 제 2 활성영역이 수소로 도프되고 그 가운데 입계가 없고, 반도체막이 1×1016cm-3이상의 점결함을 포함하고, 1×1015내지 1×1020cm-3의 농도에서 점결함을 중화하기 위해 수소 및 할로겐 원소중의 하나를 포함하고, 반도체막이 200 내지 2000 Å 두께를 갖는 기판상에 형성된 전기광학 디바이스 반도체회로.
  43. 결정성을 갖는 반도체막으로 형성된 제 1 다수의 박막 트랜지스터를 갖는 액티브 매트릭스 회로 ; 및 제 1 다수의 박막 트랜지스터를 구동하기 위한 제 2 다수의 박막 트랜지스터를 갖는 주변 구동회로, 상기 각각 활성영역을 포함하는 제 2 다수의 박막 트랜지스터를 포함하고, 여기서 적어도 제 2 다수의 박막 트랜지스터의 적어도 하나의 활성영역에 5×1019cm-3이하의 농도로 포함되고, 제 2 다수의 박막 트랜지스터의 적어도 하나에 활성영역이 반도체막의 모노도메인 영역에 형성되고, 상기 모노도메인 영역이 단결정으로 간주되고, 반도체막이 1×1016cm-3이상의 점결점을 포함하고, 1×1015내지 1×1020cm-3의 농도에서 점결함을 중화하기 위해 수소 및 할로겐 원소중의 하나를 포함하고, 반도체 막이 200 내지 2000Å의 두께를 갖는 기판상에 형성된 전기광학 디바이스 반도체회로.
  44. 제1항에 있어서, 상기 반도체막이 실리콘을 포함하는 회로.
  45. 제6항에 있어서, 상기 반도체막이 실리콘을 포함하는 회로.
  46. 제11항에 있어서, 상기 반도체막이 실리콘을 포함하는 회로.
  47. 제16항에 있어서, 상기 반도체막이 실리콘을 포함하는 회로.
  48. 제21항에 있어서, 상기 반도체막이 실리콘을 포함하는 회로.
  49. 제39항에 있어서, 상기 반도체막이 실리콘을 포함하는 회로.
  50. 제40항에 있어서, 상기 반도체막이 실리콘을 포함하는 회로.
  51. 제41항에 있어서, 상기 반도체막이 실리콘을 포함하는 회로.
  52. 제42항에 있어서, 상기 반도체막이 실리콘을 포함하는 회로.
  53. 제43항에 있어서, 상기 반도체막이 실리콘을 포함하는 회로.
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Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6777763B1 (en) 1993-10-01 2004-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for fabricating the same
JP3442500B2 (ja) * 1994-08-31 2003-09-02 株式会社半導体エネルギー研究所 半導体回路の作製方法
US6670640B1 (en) 1994-09-15 2003-12-30 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
US6331475B1 (en) 1995-01-12 2001-12-18 Semiconductor Energy Laboratory Co., Ltd. Method and manufacturing semiconductor device
JP3364081B2 (ja) 1995-02-16 2003-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3675886B2 (ja) * 1995-03-17 2005-07-27 株式会社半導体エネルギー研究所 薄膜半導体デバイスの作製方法
KR100265179B1 (ko) * 1995-03-27 2000-09-15 야마자끼 순페이 반도체장치와 그의 제작방법
TW529773U (en) 1995-06-01 2003-04-21 Semiconductor Energy L B Semiconductor device
CN1145839C (zh) * 1995-10-03 2004-04-14 精工爱普生株式会社 薄膜元件的制造方法
JP3645379B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3729955B2 (ja) * 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645380B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
US7056381B1 (en) * 1996-01-26 2006-06-06 Semiconductor Energy Laboratory Co., Ltd. Fabrication method of semiconductor device
TW317643B (ko) * 1996-02-23 1997-10-11 Handotai Energy Kenkyusho Kk
JP3476320B2 (ja) * 1996-02-23 2003-12-10 株式会社半導体エネルギー研究所 半導体薄膜およびその作製方法ならびに半導体装置およびその作製方法
JP3472024B2 (ja) 1996-02-26 2003-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3240258B2 (ja) * 1996-03-21 2001-12-17 シャープ株式会社 半導体装置、薄膜トランジスタ及びその製造方法、ならびに液晶表示装置及びその製造方法
JPH10228248A (ja) * 1996-12-09 1998-08-25 Semiconductor Energy Lab Co Ltd アクティブマトリクス表示装置およびその作製方法
JPH10199807A (ja) 1996-12-27 1998-07-31 Semiconductor Energy Lab Co Ltd 結晶性珪素膜の作製方法
TW386238B (en) 1997-01-20 2000-04-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP3544280B2 (ja) 1997-03-27 2004-07-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6307214B1 (en) 1997-06-06 2001-10-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor thin film and semiconductor device
US6452211B1 (en) 1997-06-10 2002-09-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor thin film and semiconductor device
US6501094B1 (en) * 1997-06-11 2002-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a bottom gate type thin film transistor
JP2000058839A (ja) 1998-08-05 2000-02-25 Semiconductor Energy Lab Co Ltd 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法
JP2000174282A (ja) * 1998-12-03 2000-06-23 Semiconductor Energy Lab Co Ltd 半導体装置
JP2000208771A (ja) * 1999-01-11 2000-07-28 Hitachi Ltd 半導体装置、液晶表示装置およびこれらの製造方法
US6674136B1 (en) 1999-03-04 2004-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having driver circuit and pixel section provided over same substrate
US6858898B1 (en) 1999-03-23 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US6461899B1 (en) 1999-04-30 2002-10-08 Semiconductor Energy Laboratory, Co., Ltd. Oxynitride laminate “blocking layer” for thin film semiconductor devices
US7679131B1 (en) 1999-08-31 2010-03-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic device
US7633471B2 (en) 2000-05-12 2009-12-15 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and electric appliance
JP2001345451A (ja) * 2000-05-30 2001-12-14 Hitachi Ltd 薄膜半導体集積回路装置、それを用いた画像表示装置、及びその製造方法
US6875674B2 (en) * 2000-07-10 2005-04-05 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device with fluorine concentration
US6423605B1 (en) * 2000-11-09 2002-07-23 Gyrotron Technology, Inc. Method and apparatus for forming ultra-shallow junction for semiconductor device
US6830994B2 (en) * 2001-03-09 2004-12-14 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a crystallized semiconductor film
JP2003179068A (ja) * 2001-12-12 2003-06-27 Hitachi Ltd 画像表示装置およびその製造方法
JP4011344B2 (ja) * 2001-12-28 2007-11-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP1326273B1 (en) * 2001-12-28 2012-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2003204067A (ja) * 2001-12-28 2003-07-18 Semiconductor Energy Lab Co Ltd 表示装置およびそれを用いた電子機器
US6933527B2 (en) * 2001-12-28 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
US6841797B2 (en) 2002-01-17 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device formed over a surface with a drepession portion and a projection portion
US6847050B2 (en) * 2002-03-15 2005-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and semiconductor device comprising the same
US6930326B2 (en) * 2002-03-26 2005-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit and method of fabricating the same
JP4900756B2 (ja) * 2002-04-16 2012-03-21 セイコーエプソン株式会社 半導体装置の製造方法、電気光学装置、集積回路、および電子機器
KR100501700B1 (ko) * 2002-12-16 2005-07-18 삼성에스디아이 주식회사 엘디디/오프셋 구조를 구비하고 있는 박막 트랜지스터
JP4059095B2 (ja) * 2003-02-07 2008-03-12 セイコーエプソン株式会社 相補型薄膜トランジスタ回路、電気光学装置、電子機器
JP4059104B2 (ja) * 2003-02-28 2008-03-12 セイコーエプソン株式会社 相補型薄膜トランジスタ回路、ｃｍｏｓインバータ回路、電気光学装置、電子機器
US7348222B2 (en) * 2003-06-30 2008-03-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film transistor and method for manufacturing a semiconductor device
US7417252B2 (en) * 2003-07-18 2008-08-26 Samsung Sdi Co., Ltd. Flat panel display
US7247527B2 (en) * 2003-07-31 2007-07-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device, and laser irradiation apparatus
US7358165B2 (en) * 2003-07-31 2008-04-15 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and method for manufacturing semiconductor device
TWI359441B (en) 2003-09-16 2012-03-01 Univ Columbia Processes and systems for laser crystallization pr
JP5172079B2 (ja) * 2005-05-26 2013-03-27 株式会社ジャパンディスプレイイースト 画像表示装置の製造方法
JP2007073855A (ja) * 2005-09-09 2007-03-22 Toshiba Corp 半導体薄膜の製造方法、電子デバイスの製造方法及び液晶表示デバイスの製造方法
KR101138869B1 (ko) * 2006-12-22 2012-05-14 삼성전자주식회사 유기발광 디스플레이의 단위 화소부 구동소자의 제조방법
KR100976456B1 (ko) * 2007-12-29 2010-08-17 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 그를 이용한유기전계발광표시장치의 제조방법
JP2011515834A (ja) * 2008-02-29 2011-05-19 ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 均一な結晶シリコン薄膜を製造するリソグラフィ方法
CN102543757B (zh) * 2012-02-16 2015-07-22 张家港意发功率半导体有限公司 提高沟渠型场效应管性能的低温工艺
KR102045730B1 (ko) * 2012-12-28 2019-12-03 엘지디스플레이 주식회사 인버터와 이를 이용한 구동회로 및 표시장치
CN103715269B (zh) * 2013-12-31 2015-06-03 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及显示装置

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4727044A (en) * 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
NL8501676A (nl) * 1984-06-16 1986-01-16 Navire Cargo Gear Int Ab Luikafsluiting.
JPH01194351A (ja) * 1988-01-29 1989-08-04 Hitachi Ltd 薄膜半導体装置
US5051570A (en) * 1989-01-20 1991-09-24 Nec Corporation Liquid crystal light valve showing an improved display contrast
US5147826A (en) * 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
TW232751B (en) * 1992-10-09 1994-10-21 Semiconductor Energy Res Co Ltd Semiconductor device and method for forming the same
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US5604360A (en) * 1992-12-04 1997-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a plurality of thin film transistors at least some of which have a crystalline silicon film crystal-grown substantially in parallel to the surface of a substrate for the transistor
EP0612102B1 (en) * 1993-02-15 2001-09-26 Semiconductor Energy Laboratory Co., Ltd. Process for the fabrication of a crystallised semiconductor layer
US5275851A (en) * 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates
JP3193803B2 (ja) * 1993-03-12 2001-07-30 株式会社半導体エネルギー研究所 半導体素子の作製方法
US5569936A (en) * 1993-03-12 1996-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device employing crystallization catalyst
KR100203982B1 (ko) * 1993-03-12 1999-06-15 야마자끼 순페이 반도체장치 및 그의 제작방법
US5624851A (en) * 1993-03-12 1997-04-29 Semiconductor Energy Laboratory Co., Ltd. Process of fabricating a semiconductor device in which one portion of an amorphous silicon film is thermally crystallized and another portion is laser crystallized
TW241377B (ko) * 1993-03-12 1995-02-21 Semiconductor Energy Res Co Ltd
US5501989A (en) * 1993-03-22 1996-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer
US5481121A (en) * 1993-05-26 1996-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
US5488000A (en) * 1993-06-22 1996-01-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
TW369686B (en) * 1993-07-27 1999-09-11 Semiconductor Energy Lab Corp Semiconductor device and process for fabricating the same
US5663077A (en) * 1993-07-27 1997-09-02 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films
US5492843A (en) * 1993-07-31 1996-02-20 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device and method of processing substrate
JP2975973B2 (ja) * 1993-08-10 1999-11-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2762215B2 (ja) * 1993-08-12 1998-06-04 株式会社半導体エネルギー研究所 薄膜トランジスタおよび半導体装置の作製方法
JP2814049B2 (ja) * 1993-08-27 1998-10-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW264575B (ko) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
US5612250A (en) * 1993-12-01 1997-03-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device using a catalyst
JP3562590B2 (ja) * 1993-12-01 2004-09-08 株式会社半導体エネルギー研究所 半導体装置作製方法
US5654203A (en) * 1993-12-02 1997-08-05 Semiconductor Energy Laboratory, Co., Ltd. Method for manufacturing a thin film transistor using catalyst elements to promote crystallization
JP2860869B2 (ja) * 1993-12-02 1999-02-24 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3378078B2 (ja) * 1994-02-23 2003-02-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH07335906A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
JP3072000B2 (ja) * 1994-06-23 2000-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3942651B2 (ja) * 1994-10-07 2007-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3486240B2 (ja) * 1994-10-20 2004-01-13 株式会社半導体エネルギー研究所 半導体装置
TW447144B (en) * 1995-03-27 2001-07-21 Semiconductor Energy Lab Semiconductor device and a method of manufacturing the same

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