JP2001345451A - 薄膜半導体集積回路装置、それを用いた画像表示装置、及びその製造方法 - Google Patents
薄膜半導体集積回路装置、それを用いた画像表示装置、及びその製造方法Info
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Abstract
(57)【要約】
【課題】 画像表示ばらつきの少ないことが要求される
画像表示部を構成するＴＦＴと、高速動作が要求される
周辺回路部を構成するＴＦＴとを一つの絶縁性基板上に
形成した画像表示装置を実現する。そのための薄膜半導
体集積回路装置を低温で効率的に形成する。 【解決手段】 一つの共通の絶縁性基板上に堆積された
画像表示部用の半導体薄膜と周辺回路部用の半導体薄膜
の少なくとも一方をマトリクス状に区画配置されて形成
された複数の半導体単結晶部を有する半導体薄膜で構成
し、それらの半導体単結晶部を活性領域とするＴＦＴを
その半導体薄膜に設ける。そのために、非晶質半導体薄
膜上に結晶化促進材をマトリクスの格子点の位置に被着
して加熱処理することによって、マトリクス状に区画配
置された単結晶部を形成し、その表面部にＴＦＴを形成
して薄膜半導体集積回路装置を形成する。
画像表示部を構成するＴＦＴと、高速動作が要求される
周辺回路部を構成するＴＦＴとを一つの絶縁性基板上に
形成した画像表示装置を実現する。そのための薄膜半導
体集積回路装置を低温で効率的に形成する。 【解決手段】 一つの共通の絶縁性基板上に堆積された
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その半導体薄膜に設ける。そのために、非晶質半導体薄
膜上に結晶化促進材をマトリクスの格子点の位置に被着
して加熱処理することによって、マトリクス状に区画配
置された単結晶部を形成し、その表面部にＴＦＴを形成
して薄膜半導体集積回路装置を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜半導体集積回
路装置、それを用いた液晶表示装置等の画像表示装置及
びその製造方法に関する。
路装置、それを用いた液晶表示装置等の画像表示装置及
びその製造方法に関する。
【０００２】
【従来の技術】近年、単一ガラス基板上に複数の薄膜ト
ランジスタ(以下、ＴＦＴと略記)を形成して回路を構成
した薄膜半導体集積回路装置が注目されている。その適
用例として、液晶表示装置、ＥＬ(エレクトロ ルミネッ
センス)表示装置などの画像表示装置が挙げられる。
ランジスタ(以下、ＴＦＴと略記)を形成して回路を構成
した薄膜半導体集積回路装置が注目されている。その適
用例として、液晶表示装置、ＥＬ(エレクトロ ルミネッ
センス)表示装置などの画像表示装置が挙げられる。
【０００３】従来、特に画像表示装置の場合では、画素
部等の画像表示部はガラス上に形成できるが、その他の
ソースドライバ、ゲートドライバ、シフトレジスタ、周
辺コントローラなどの画像表示部を駆動する周辺回路部
は通常のプリント基板上に形成し、これをガラス基板と
ケーブル端子で接続して用いなければならない。このよ
うな方法では、画面サイズが小さく（４インチ〜１０イ
ンチ）なる上に、装置全体のコストが高くなってしまう
という問題があった。
部等の画像表示部はガラス上に形成できるが、その他の
ソースドライバ、ゲートドライバ、シフトレジスタ、周
辺コントローラなどの画像表示部を駆動する周辺回路部
は通常のプリント基板上に形成し、これをガラス基板と
ケーブル端子で接続して用いなければならない。このよ
うな方法では、画面サイズが小さく（４インチ〜１０イ
ンチ）なる上に、装置全体のコストが高くなってしまう
という問題があった。
【０００４】このような問題の解決手段として単一基板
上に画像表示部とドライバ等の周辺回路部を一体に形成
することによって画面サイズを飛躍的に大きくすること
ができ、低コスト、高性能の大画面壁掛けテレビ、パソ
コン用モニタなどの画像表示装置の実現が可能になる。
ところが、高精細な画像表示部と大容量の情報信号を処
理する為にはドライバなどの周辺回路部の駆動能力の向
上が非常に重要な課題となる。
上に画像表示部とドライバ等の周辺回路部を一体に形成
することによって画面サイズを飛躍的に大きくすること
ができ、低コスト、高性能の大画面壁掛けテレビ、パソ
コン用モニタなどの画像表示装置の実現が可能になる。
ところが、高精細な画像表示部と大容量の情報信号を処
理する為にはドライバなどの周辺回路部の駆動能力の向
上が非常に重要な課題となる。
【０００５】従って、ドライバ等の周辺回路部を構成し
ているＴＦＴの性能（特に、電子移動度）を極端に向上
させるため、それらのＴＦＴの活性領域の結晶特性の改
善により粒界におけるキャリアの散乱を防ぎ高移動度を
実現しなければならない。
ているＴＦＴの性能（特に、電子移動度）を極端に向上
させるため、それらのＴＦＴの活性領域の結晶特性の改
善により粒界におけるキャリアの散乱を防ぎ高移動度を
実現しなければならない。
【０００６】しかし、ガラス基板上のＳｉ膜の結晶化の
為にはガラス基板での歪み発生温度(約４５０℃)より低
い温度で結晶化を行わなければならないが、４５０℃程
度の低い温度では結晶化は起こらない。
為にはガラス基板での歪み発生温度(約４５０℃)より低
い温度で結晶化を行わなければならないが、４５０℃程
度の低い温度では結晶化は起こらない。
【０００７】近年、この問題を解決する為に提案された
手段として、レーザーアニール法や結晶化促進法などが
挙げられている。
手段として、レーザーアニール法や結晶化促進法などが
挙げられている。
【０００８】レーザーアニール法はガラス基板上に減圧
ＣＶＤなどで形成した非晶質または微結晶Ｓｉ薄膜にエ
キシマレーザーを用いて溶融再結晶化する方法で、４５
０℃以下の低温で粒径〜１００μｍ程度の多結晶Ｓｉが
形成する事が可能になる。しかし、それらの結晶粒の結
晶軸は無秩序でＴＦＴの活性領域に存在する粒界におけ
る界面散乱が非常に大きく、それに伴って電子移動度の
ばらつきが大きい。例えば、電子効果移動度は３０〜５
０平方ｃｍ／Ｖｓ程度（特開平９−２７４５２）で単結
晶Ｓｉの約５００平方ｃｍ／Ｖｓ（S.M.Sze, Physics o
f Semiconductor Devices, P29, Second Edition, Wile
y）と比較すると低い。
ＣＶＤなどで形成した非晶質または微結晶Ｓｉ薄膜にエ
キシマレーザーを用いて溶融再結晶化する方法で、４５
０℃以下の低温で粒径〜１００μｍ程度の多結晶Ｓｉが
形成する事が可能になる。しかし、それらの結晶粒の結
晶軸は無秩序でＴＦＴの活性領域に存在する粒界におけ
る界面散乱が非常に大きく、それに伴って電子移動度の
ばらつきが大きい。例えば、電子効果移動度は３０〜５
０平方ｃｍ／Ｖｓ程度（特開平９−２７４５２）で単結
晶Ｓｉの約５００平方ｃｍ／Ｖｓ（S.M.Sze, Physics o
f Semiconductor Devices, P29, Second Edition, Wile
y）と比較すると低い。
【０００９】また、高い結晶化温度を持つ絶縁性基板上
のＳｉ薄膜において、その結晶化温度を下げる為に用い
られる手段として触媒元素導入法が提案されている。例
として、絶縁性基板上に結晶核を形成し、その上に非晶
質シリコンを固相成長させる技術（特開平８−３１６４
８５）、多結晶シリコン上に非晶質シリコンの堆積層を
形成し表面に露出した多結晶シリコンを次の結晶成長核
にする手法（特開平８−３１７４９）、部分的に結晶化
したシリコン薄膜をイオン打ち込みで選択的に非晶質化
し残った結晶部分を核として再び結晶成長させる手法
（特開平１０−５５９６０）、金属元素の拡散で結晶化
速度を早める方法（特開平９−２７４５２、特開平１０
−６４８１９、特開平１１−１８６１６４）、レーザー
アニールの照射エネルギーと照射時間を階段状に変化さ
せる方法（特開平１０−９７９９３）などである。
のＳｉ薄膜において、その結晶化温度を下げる為に用い
られる手段として触媒元素導入法が提案されている。例
として、絶縁性基板上に結晶核を形成し、その上に非晶
質シリコンを固相成長させる技術（特開平８−３１６４
８５）、多結晶シリコン上に非晶質シリコンの堆積層を
形成し表面に露出した多結晶シリコンを次の結晶成長核
にする手法（特開平８−３１７４９）、部分的に結晶化
したシリコン薄膜をイオン打ち込みで選択的に非晶質化
し残った結晶部分を核として再び結晶成長させる手法
（特開平１０−５５９６０）、金属元素の拡散で結晶化
速度を早める方法（特開平９−２７４５２、特開平１０
−６４８１９、特開平１１−１８６１６４）、レーザー
アニールの照射エネルギーと照射時間を階段状に変化さ
せる方法（特開平１０−９７９９３）などである。
【００１０】特に、Ｎｉなどの金属を触媒元素として用
いた場合、添加した金属がＴＦＴの活性領域に残され、
ＴＦＴ性能を極端に落としてしまう問題（特に、Ｏｆｆ
電流の大幅な増加）がある。このような問題を解決する
手段として、残された金属を取り除く為にゲッタリング
という高温熱処理（６００〜９００℃）が提案される。
このゲッタリング温度の為に、基板は耐熱性が高い石
英、或いは結晶性ガラス等のコストの高い基板を使用す
ることが必要となり（例えば、特開平１１−８７２４
３、特開平１１−１８６５６３, 特開平１１−１９１６
２８, 特開平１０−１３５４６９に開示されている）、
結局低コストの低温プロセスという本来の目的から離れ
てしまうことが懸念される。
いた場合、添加した金属がＴＦＴの活性領域に残され、
ＴＦＴ性能を極端に落としてしまう問題（特に、Ｏｆｆ
電流の大幅な増加）がある。このような問題を解決する
手段として、残された金属を取り除く為にゲッタリング
という高温熱処理（６００〜９００℃）が提案される。
このゲッタリング温度の為に、基板は耐熱性が高い石
英、或いは結晶性ガラス等のコストの高い基板を使用す
ることが必要となり（例えば、特開平１１−８７２４
３、特開平１１−１８６５６３, 特開平１１−１９１６
２８, 特開平１０−１３５４６９に開示されている）、
結局低コストの低温プロセスという本来の目的から離れ
てしまうことが懸念される。
【００１１】更に、上記とは別のアプローチとして、ド
ライバー回路や信号処理回路を構成するＴＦＴの活性層
として高速動作特性を重視してポリシリコンゲルマニュ
ーム膜を用いることが特開平１１−２５１６００に示さ
れている。
ライバー回路や信号処理回路を構成するＴＦＴの活性層
として高速動作特性を重視してポリシリコンゲルマニュ
ーム膜を用いることが特開平１１−２５１６００に示さ
れている。
【００１２】
【発明が解決しようとする課題】上記の種々の結晶化法
はいずれも十分に完成した技術とは言えず、到達できる
最大粒径は小さくしかも結晶粒の位置制御が不十分であ
った。これらは大画面の液晶表示パネルに要求される薄
膜トランジスタの実用的大きさ約８μｍには及ばず、ま
た結晶粒の位置ずれによる素子間ばらつきを抑制するの
が難しい。さらに、形成される多結晶の面方位も無秩序
であるため、面方位に依存する電子移動度が素子間でば
らつくという問題がある。このためこれらの技術では既
存の薄膜トランジスタ装置を置き換えるには至っていな
い。
はいずれも十分に完成した技術とは言えず、到達できる
最大粒径は小さくしかも結晶粒の位置制御が不十分であ
った。これらは大画面の液晶表示パネルに要求される薄
膜トランジスタの実用的大きさ約８μｍには及ばず、ま
た結晶粒の位置ずれによる素子間ばらつきを抑制するの
が難しい。さらに、形成される多結晶の面方位も無秩序
であるため、面方位に依存する電子移動度が素子間でば
らつくという問題がある。このためこれらの技術では既
存の薄膜トランジスタ装置を置き換えるには至っていな
い。
【００１３】本発明は、改良された薄膜半導体集積回路
装置及びそれを用いた画像表示装置を提供することを目
的としている。
装置及びそれを用いた画像表示装置を提供することを目
的としている。
【００１４】また、本発明はそのような薄膜半導体集積
回路装置を簡単に再現性よく製造するための製造方法を
提供することを目的としている。
回路装置を簡単に再現性よく製造するための製造方法を
提供することを目的としている。
【００１５】
【課題を解決するための手段】本願において開示される
種々の発明のうち、代表的なものの概要を簡単に説明す
れば以下の通りである。
種々の発明のうち、代表的なものの概要を簡単に説明す
れば以下の通りである。
【００１６】即ち、本発明のひとつに係わる薄膜半導体
集積回路装置はガラス等の絶縁基板上にマトリクス状に
区画配置されて堆積された複数の半導体単結晶部とその
半導体単結晶部の表面を活性領域とする薄膜半導体回路
素子とから構成される。なお、このマトリクス状に縦横
に配置された個々の半導体単結晶部は互いにその間に結
晶粒界を介して区画されたり或いは非晶質や結晶質の物
質或いは絶縁物を介在して区画されている。
集積回路装置はガラス等の絶縁基板上にマトリクス状に
区画配置されて堆積された複数の半導体単結晶部とその
半導体単結晶部の表面を活性領域とする薄膜半導体回路
素子とから構成される。なお、このマトリクス状に縦横
に配置された個々の半導体単結晶部は互いにその間に結
晶粒界を介して区画されたり或いは非晶質や結晶質の物
質或いは絶縁物を介在して区画されている。
【００１７】また、他の本発明に係わる薄膜半導体集積
回路装置では、それら複数の半導体単結晶部は規則正し
く周期的に縦横に配列され、それらの表面は（１１０）
面を呈し、各半導体単結晶部間は結晶粒界で互いに一体
的に結合されている。
回路装置では、それら複数の半導体単結晶部は規則正し
く周期的に縦横に配列され、それらの表面は（１１０）
面を呈し、各半導体単結晶部間は結晶粒界で互いに一体
的に結合されている。
【００１８】このような構成とすることによって、優れ
た電気的特性を有し特性が揃った（即ち、均一な電気的
特性を有する）多数のＴＦＴがガラス等の絶縁基板上に
マトリクス状に配置されて一体的に集積化された薄膜半
導体集積回路装置を実現することができる。
た電気的特性を有し特性が揃った（即ち、均一な電気的
特性を有する）多数のＴＦＴがガラス等の絶縁基板上に
マトリクス状に配置されて一体的に集積化された薄膜半
導体集積回路装置を実現することができる。
【００１９】更に、かかる薄膜半導体集積回路装置を画
像表示装置の画像表示部及び又は周辺回路部に適用する
ことによって高性能な画像表示装置を実現することがで
きる。即ち、周期的に区画配置された結晶粒界が存在し
ない単結晶の表面に画像表示部及び又は周辺回路部を構
成するＴＦＴを形成することによって、それらＴＦＴの
高い移動度が確保され画像表示部及び又は周辺回路部の
高速動作が可能となり、しかもそれら複数の単結晶の表
面がマトリクス状に規則正しく縦横に配置されているの
で微細で複雑な薄膜回路を通常のＬＳＩと同様に一括し
てガラス等の絶縁基板上に形成することができ、また必
要なそれらの内部配線や相互配線も同様に簡単に形成す
ることができる。
像表示装置の画像表示部及び又は周辺回路部に適用する
ことによって高性能な画像表示装置を実現することがで
きる。即ち、周期的に区画配置された結晶粒界が存在し
ない単結晶の表面に画像表示部及び又は周辺回路部を構
成するＴＦＴを形成することによって、それらＴＦＴの
高い移動度が確保され画像表示部及び又は周辺回路部の
高速動作が可能となり、しかもそれら複数の単結晶の表
面がマトリクス状に規則正しく縦横に配置されているの
で微細で複雑な薄膜回路を通常のＬＳＩと同様に一括し
てガラス等の絶縁基板上に形成することができ、また必
要なそれらの内部配線や相互配線も同様に簡単に形成す
ることができる。
【００２０】例えば、画素用の多数のＴＦＴがマトリク
ス状に高密度に配置される画像表示部に上記薄膜半導体
集積回路装置を適用することによって顕著な効果を発揮
することができる。
ス状に高密度に配置される画像表示部に上記薄膜半導体
集積回路装置を適用することによって顕著な効果を発揮
することができる。
【００２１】一方、本発明に係わる薄膜半導体集積回路
装置を周辺回路部を構成するＴＦＴに適用し、画像表示
部を構成するＴＦＴは非晶質の半導体領域に形成するこ
とも可能で、その場合は周辺回路部の高速動作を改善す
ると共に画像表示部におけるＯｆｆ電流を低減し各画素
用のＴＦＴ間の移動度のばらつきを押えた従来通りの表
示性能を確保することができる。
装置を周辺回路部を構成するＴＦＴに適用し、画像表示
部を構成するＴＦＴは非晶質の半導体領域に形成するこ
とも可能で、その場合は周辺回路部の高速動作を改善す
ると共に画像表示部におけるＯｆｆ電流を低減し各画素
用のＴＦＴ間の移動度のばらつきを押えた従来通りの表
示性能を確保することができる。
【００２２】なお、画像表示部と周辺回路部との両方に
本発明に係わる薄膜半導体集積回路装置を適用しても良
いことは言うまでもない。
本発明に係わる薄膜半導体集積回路装置を適用しても良
いことは言うまでもない。
【００２３】従って、本発明の一つに係わる画像表示装
置は、一つの共通の絶縁基板上に堆積された第１半導体
薄膜領域と第２半導体薄膜領域とに画像表示部を構成す
る第１薄膜半導体回路素子とこの画像表示部を駆動する
周辺回路部を構成する第２薄膜半導体回路素子とがそれ
ぞれ設けられ、第１薄膜半導体回路素子と第２薄膜半導
体回路素子のうち少なくとも一方はその活性領域がそれ
に対応する第１又は第２半導体薄膜領域にマトリクス状
に区画配置された複数の半導体単結晶部に設けられてい
る。
置は、一つの共通の絶縁基板上に堆積された第１半導体
薄膜領域と第２半導体薄膜領域とに画像表示部を構成す
る第１薄膜半導体回路素子とこの画像表示部を駆動する
周辺回路部を構成する第２薄膜半導体回路素子とがそれ
ぞれ設けられ、第１薄膜半導体回路素子と第２薄膜半導
体回路素子のうち少なくとも一方はその活性領域がそれ
に対応する第１又は第２半導体薄膜領域にマトリクス状
に区画配置された複数の半導体単結晶部に設けられてい
る。
【００２４】かかる本発明によれば、１枚の共通のガラ
ス基板上に画像表示部とドライバーなどの周辺回路部と
を一体化して形成することができ、廉価な高性能、大面
積の画像表示装置の提供が可能となる。
ス基板上に画像表示部とドライバーなどの周辺回路部と
を一体化して形成することができ、廉価な高性能、大面
積の画像表示装置の提供が可能となる。
【００２５】また、本発明によればかかる薄膜半導体集
積回路装置は、絶縁体の上部に堆積された半導体回路素
子を形成するための非晶質の薄膜半導体層の表面に結晶
化促進材をマトリクスにおける各格子点の位置に被着
し、この薄膜半導体層を加熱処理して結晶化することに
よって比較的簡単に大規模に製造することができる。
積回路装置は、絶縁体の上部に堆積された半導体回路素
子を形成するための非晶質の薄膜半導体層の表面に結晶
化促進材をマトリクスにおける各格子点の位置に被着
し、この薄膜半導体層を加熱処理して結晶化することに
よって比較的簡単に大規模に製造することができる。
【００２６】更に、本発明の他の方法によれば、絶縁体
の上部に堆積され両端部間に細長い部分を有する半導体
回路素子形成用の複数の非晶質半導体層の端部の一方に
部分的に結晶化促進材を被着した後、加熱処理してこの
非晶質半導体層に半導体単結晶部を形成することによっ
て薄膜半導体集積回路装置が形成される。
の上部に堆積され両端部間に細長い部分を有する半導体
回路素子形成用の複数の非晶質半導体層の端部の一方に
部分的に結晶化促進材を被着した後、加熱処理してこの
非晶質半導体層に半導体単結晶部を形成することによっ
て薄膜半導体集積回路装置が形成される。
【００２７】この方法で形成された薄膜半導体集積回路
装置を用いた本発明に係わる具体的な画像表示装置は、
絶縁基板の表面上に形成された第１半導体薄膜領域及び
第２半導体薄膜領域と、第１半導体薄膜領域に形成され
た画像表示部を構成する第１薄膜半導体回路素子と、第
２半導体薄膜領域に形成された画像表示部を駆動する周
辺回路部を構成する第２薄膜半導体回路素子とを有し、
第１半導体薄膜領域と第２半導体薄膜領域のうち少なく
とも一方は互いに分離した細長い複数の第３半導体薄膜
領域で構成され、かつ第３半導体薄膜領域はその表面に
細長く延在した半導体単結晶部を有しており、それら半
導体単結晶部を活性領域として第１または第２薄膜半導
体回路素子が設けられている。
装置を用いた本発明に係わる具体的な画像表示装置は、
絶縁基板の表面上に形成された第１半導体薄膜領域及び
第２半導体薄膜領域と、第１半導体薄膜領域に形成され
た画像表示部を構成する第１薄膜半導体回路素子と、第
２半導体薄膜領域に形成された画像表示部を駆動する周
辺回路部を構成する第２薄膜半導体回路素子とを有し、
第１半導体薄膜領域と第２半導体薄膜領域のうち少なく
とも一方は互いに分離した細長い複数の第３半導体薄膜
領域で構成され、かつ第３半導体薄膜領域はその表面に
細長く延在した半導体単結晶部を有しており、それら半
導体単結晶部を活性領域として第１または第２薄膜半導
体回路素子が設けられている。
【００２８】以上の説明から理解されるように、本発明
に係わる表示装置においては、大容量の情報処理を担当
するドライバなどの周辺回路部及び又は大占有面積の画
像表示部において、その回路を構成するＴＦＴの活性領
域として単結晶化された領域を用いることで高い信号処
理速度及び又は高い表示特性を有する表示装置を実現す
ることができる。
に係わる表示装置においては、大容量の情報処理を担当
するドライバなどの周辺回路部及び又は大占有面積の画
像表示部において、その回路を構成するＴＦＴの活性領
域として単結晶化された領域を用いることで高い信号処
理速度及び又は高い表示特性を有する表示装置を実現す
ることができる。
【００２９】例えば、各々のＴＦＴの活性領域が単結晶
からなるようにＴＦＴの活性領域の占有面積以上の大き
さの表面積を有する単結晶の結晶粒をマトリクス状或い
は周期的に配置することで、ＴＦＴの活性領域に実質的
に結晶粒界が存在しないＴＦＴを形成することができ、
それを高速動作を必要とするドライバなどの周辺回路部
及び又は画像表示部に適用して高性能な表示装置を実現
することができる。
からなるようにＴＦＴの活性領域の占有面積以上の大き
さの表面積を有する単結晶の結晶粒をマトリクス状或い
は周期的に配置することで、ＴＦＴの活性領域に実質的
に結晶粒界が存在しないＴＦＴを形成することができ、
それを高速動作を必要とするドライバなどの周辺回路部
及び又は画像表示部に適用して高性能な表示装置を実現
することができる。
【００３０】また、単一の絶縁基板上に画像表示部とド
ライバなどの周辺回路部とを一体に形成することによっ
て高性能、大サイズ映像表示装置の形成を可能とするた
め、各部が要求する特性に合わせてＴＦＴの形成工程を
使い分ける手段を導入する事によって高性能映像表示装
置を実現することができる。
ライバなどの周辺回路部とを一体に形成することによっ
て高性能、大サイズ映像表示装置の形成を可能とするた
め、各部が要求する特性に合わせてＴＦＴの形成工程を
使い分ける手段を導入する事によって高性能映像表示装
置を実現することができる。
【００３１】
【発明の実施の形態】以下、本発明について図面を参照
して詳細に説明する。理解しやすくするために、本発明
による薄膜半導体集積回路装置の製造方法について最初
に説明する。
して詳細に説明する。理解しやすくするために、本発明
による薄膜半導体集積回路装置の製造方法について最初
に説明する。
【００３２】本発明で結晶化を促進する為に導入した触
媒元素（以下、本明細書では結晶化促進材と呼ぶ）の効
果について説明する。又簡単化のため、以下に結晶化促
進材としてＧｅまたはＮｉをＳｉ中に導入した場合の効
果を代表例として説明するが、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、
Ｐｂの四族元素のいずれか、あるいはそれらの混晶から
なる薄膜に対してそれらと異なる元素（Ｃ、Ｓｉ、Ｇ
ｅ、Ｓｎ、Ｐｂ、Ｎｉ、Ｃｏ、Ｃｕ、Ｐｄ、Ｐｔ、Ａ
ｇ、Ａｕ、Ｉｎ、Ａｌ、Ｓｂのいずれか）、あるいはそ
れらの混晶についても同様のことが成り立つ。
媒元素（以下、本明細書では結晶化促進材と呼ぶ）の効
果について説明する。又簡単化のため、以下に結晶化促
進材としてＧｅまたはＮｉをＳｉ中に導入した場合の効
果を代表例として説明するが、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、
Ｐｂの四族元素のいずれか、あるいはそれらの混晶から
なる薄膜に対してそれらと異なる元素（Ｃ、Ｓｉ、Ｇ
ｅ、Ｓｎ、Ｐｂ、Ｎｉ、Ｃｏ、Ｃｕ、Ｐｄ、Ｐｔ、Ａ
ｇ、Ａｕ、Ｉｎ、Ａｌ、Ｓｂのいずれか）、あるいはそ
れらの混晶についても同様のことが成り立つ。
【００３３】（実施例１） 図１（ａ）〜（ｄ）は本発
明の第１の実施例に係わる薄膜半導体集積回路装置の製
造方法を説明するもので、（ａ）及び（ｃ）はその要部
の平面図を（ｂ）及び（ｄ）はその要部の断面図を示し
ている。
明の第１の実施例に係わる薄膜半導体集積回路装置の製
造方法を説明するもので、（ａ）及び（ｃ）はその要部
の平面図を（ｂ）及び（ｄ）はその要部の断面図を示し
ている。
【００３４】まず、図１（ａ）及び（ｂ）に示すように
ガラス等の絶縁性基板１０１上に、通常のＣＶＤ法を用
いて室温で堆積する事により、非晶質の半導体薄膜（本
実施例ではＳｉを用いた）１０２を厚さ約８０ｎｍに形
成する。その上にレジスト塗布、フォトマスク露光、現
像、エッチング、蒸着という一連のパターン形成プロセ
スによって、直径０．５μｍの大きさを持つ結晶化促進
材１０３を幅１０μｍの間隔でマトリクスの格子点の位
置に規則正しく周期的に被着形成する。
ガラス等の絶縁性基板１０１上に、通常のＣＶＤ法を用
いて室温で堆積する事により、非晶質の半導体薄膜（本
実施例ではＳｉを用いた）１０２を厚さ約８０ｎｍに形
成する。その上にレジスト塗布、フォトマスク露光、現
像、エッチング、蒸着という一連のパターン形成プロセ
スによって、直径０．５μｍの大きさを持つ結晶化促進
材１０３を幅１０μｍの間隔でマトリクスの格子点の位
置に規則正しく周期的に被着形成する。
【００３５】本実施例では結晶化促進材１０３が正方型
に配置されているが、場合によっては図２（ａ）に示し
たように三方型またはその他の型でも構わない。また、
図２（ｂ）に示すように、非晶質膜１０２のある特定の
選択された領域に被着形成することも可能である。
に配置されているが、場合によっては図２（ａ）に示し
たように三方型またはその他の型でも構わない。また、
図２（ｂ）に示すように、非晶質膜１０２のある特定の
選択された領域に被着形成することも可能である。
【００３６】また、結晶化促進材１０３は必ずしも非晶
質半導体薄膜の上側表面への被着に限らず、図３（ａ）
のように絶縁性基板１０１と非晶質膜１０４との間、あ
るいは図３（ｂ）に示すように積層された二層の非晶質
膜１０５と１０６とによって挟まれた位置に被着配置し
ても構わない。いずれにしても、非晶質膜に結晶化促進
材がマトリクスの各格子点の位置に接触乃至被着してい
ることが必要である。
質半導体薄膜の上側表面への被着に限らず、図３（ａ）
のように絶縁性基板１０１と非晶質膜１０４との間、あ
るいは図３（ｂ）に示すように積層された二層の非晶質
膜１０５と１０６とによって挟まれた位置に被着配置し
ても構わない。いずれにしても、非晶質膜に結晶化促進
材がマトリクスの各格子点の位置に接触乃至被着してい
ることが必要である。
【００３７】なお、ここで結晶化促進材１０３が二層の
非晶質膜１０５及び１０６によって挟まれた場合には、
その第一非晶質膜１０５の厚さＬ１は１０ｎｍ以上で１
μｍ以下とし、第二非晶質膜１０６の厚さＬ２は１μｍ
以下の範囲とした方が望ましい。
非晶質膜１０５及び１０６によって挟まれた場合には、
その第一非晶質膜１０５の厚さＬ１は１０ｎｍ以上で１
μｍ以下とし、第二非晶質膜１０６の厚さＬ２は１μｍ
以下の範囲とした方が望ましい。
【００３８】上記のように結晶化促進材１０３の被着形
成後、次に熱処理によって非晶質膜１０２の結晶化を行
う。この熱処理条件は上記の結晶化促進材の種類或いは
結晶化促進材被着部１０３の直径（即ち、大きさ）乃至
間隔などによって適切な温度（例えば、４００〜６００
℃）とアニール時間（例えば、１〜５０時間）を選択す
ればよい。本実施例では、窒素雰囲気中（大気圧）で４
５０℃、１０時間アニールした。
成後、次に熱処理によって非晶質膜１０２の結晶化を行
う。この熱処理条件は上記の結晶化促進材の種類或いは
結晶化促進材被着部１０３の直径（即ち、大きさ）乃至
間隔などによって適切な温度（例えば、４００〜６００
℃）とアニール時間（例えば、１〜５０時間）を選択す
ればよい。本実施例では、窒素雰囲気中（大気圧）で４
５０℃、１０時間アニールした。
【００３９】図１（ｃ）及び（ｄ）は、図１（ａ）及び
（ｂ）のように結晶化促進材が被着（添加とも言う）さ
れた非晶質半導体薄膜を加熱処理した後の複数の結晶粒
（半導体単結晶部）の配置を説明する為の図である。各
々の結晶化促進材１０３から結晶化が周囲に向かって等
方向に広がり（必ずしも全結晶粒が等方的でなくともよ
い）、各々の結晶粒１０７はおおむね等間隔で配置され
て形成される。図中で１０９は結晶粒１０７の大きさ
を、１０８は結晶粒同士の界面に形成される結晶粒界を
示している。
（ｂ）のように結晶化促進材が被着（添加とも言う）さ
れた非晶質半導体薄膜を加熱処理した後の複数の結晶粒
（半導体単結晶部）の配置を説明する為の図である。各
々の結晶化促進材１０３から結晶化が周囲に向かって等
方向に広がり（必ずしも全結晶粒が等方的でなくともよ
い）、各々の結晶粒１０７はおおむね等間隔で配置され
て形成される。図中で１０９は結晶粒１０７の大きさ
を、１０８は結晶粒同士の界面に形成される結晶粒界を
示している。
【００４０】また、各々の結晶粒１０７の表面が持つ結
晶軸＜１１０＞方向１１０と前記絶縁性基板１０１の垂
直方向とのなす角度は０〜５度の範囲であり、各結晶粒
１０７はその主表面が略（１１０）面に揃っている単結
晶であることを確認した。即ち、各単結晶部１０７はそ
の間が互いに結晶粒界１０８によってマトリクス状に区
画されて絶縁体１０１上に一体的に結合配置されてい
る。
晶軸＜１１０＞方向１１０と前記絶縁性基板１０１の垂
直方向とのなす角度は０〜５度の範囲であり、各結晶粒
１０７はその主表面が略（１１０）面に揃っている単結
晶であることを確認した。即ち、各単結晶部１０７はそ
の間が互いに結晶粒界１０８によってマトリクス状に区
画されて絶縁体１０１上に一体的に結合配置されてい
る。
【００４１】そして、結晶粒以外の残りの半導体層１１
１は加熱処理条件によっては非晶質のままであったり、
又は多結晶化されていたが、いずれの場合も上記結晶粒
１０７と共にほぼ一つの共通な主表面レベルを形成して
いることも確認した。このことは後でＴＦＴや配線をこ
の主表面上に形成するのに有益である。
１は加熱処理条件によっては非晶質のままであったり、
又は多結晶化されていたが、いずれの場合も上記結晶粒
１０７と共にほぼ一つの共通な主表面レベルを形成して
いることも確認した。このことは後でＴＦＴや配線をこ
の主表面上に形成するのに有益である。
【００４２】また、各々の結晶粒において、添加した結
晶化促進材の濃度分布は熱処理前の結晶化促進材被着部
（領域）１０３を中心にしてそこから離れると急激に減
少して行く。即ち、殆どの結晶化促進材は各々の結晶粒
１０７の中心にＳｉ化合物として含まれていることを確
認した。
晶化促進材の濃度分布は熱処理前の結晶化促進材被着部
（領域）１０３を中心にしてそこから離れると急激に減
少して行く。即ち、殆どの結晶化促進材は各々の結晶粒
１０７の中心にＳｉ化合物として含まれていることを確
認した。
【００４３】図４は、上記の製法によって得られた図１
（ｃ）及び（ｄ）に示した半導体単結晶部１０７に形成
したＴＦＴを示すもので、図４（ａ）はその要部平面
図、図４（ｂ）は要部断面図である。
（ｃ）及び（ｄ）に示した半導体単結晶部１０７に形成
したＴＦＴを示すもので、図４（ａ）はその要部平面
図、図４（ｂ）は要部断面図である。
【００４４】即ち、各ＴＦＴは上記実施例１によって得
られた単結晶の各結晶粒１０７の主表面部にそのチャン
ネル領域等の活性領域２０１が形成されている。２０１
はその活性領域、２０２はソース電極、２０３はドレイ
ン電極、２０４はゲート絶縁膜、２０５はゲート電極、
２０６はソースコンタクト及びドレインコンタクト、２
０７はソース領域、２０８はドレイン領域、２０９は層
間絶縁膜である。
られた単結晶の各結晶粒１０７の主表面部にそのチャン
ネル領域等の活性領域２０１が形成されている。２０１
はその活性領域、２０２はソース電極、２０３はドレイ
ン電極、２０４はゲート絶縁膜、２０５はゲート電極、
２０６はソースコンタクト及びドレインコンタクト、２
０７はソース領域、２０８はドレイン領域、２０９は層
間絶縁膜である。
【００４５】なお、図４では理解しやすくするために、
一つのＴＦＴが一つの単結晶部に形成されていることを
強調して描かれているが、集積回路装置を構成するため
には、図中に点線２１１で表示されているように、ソー
ス電極やドレイン電極、ゲート電極等はかかる半導体薄
膜の上表面に絶縁膜を介して設けた配線によって他のＴ
ＦＴ等と電気的に結合される。即ち、かかる配線は複数
の単結晶部間の結晶粒界１０８をクロスオーバして所定
の回路を構成している。
一つのＴＦＴが一つの単結晶部に形成されていることを
強調して描かれているが、集積回路装置を構成するため
には、図中に点線２１１で表示されているように、ソー
ス電極やドレイン電極、ゲート電極等はかかる半導体薄
膜の上表面に絶縁膜を介して設けた配線によって他のＴ
ＦＴ等と電気的に結合される。即ち、かかる配線は複数
の単結晶部間の結晶粒界１０８をクロスオーバして所定
の回路を構成している。
【００４６】次に、一つの結晶粒１０７上にＴＦＴの活
性領域２０１を形成する際の活性領域の形成可能な配置
に関して図５及び図６で説明する。
性領域２０１を形成する際の活性領域の形成可能な配置
に関して図５及び図６で説明する。
【００４７】上記実施例１で非晶質膜１０２としてＳｉ
を、結晶化促進材１０３として半導体薄膜を構成してい
る元素と異なる半導体元素、例えばＧｅ、を用いた場
合、上記結晶粒１０７の内部にはＳｉ1-xＧｅx（０≦ｘ
≦１）とあらわされるＳｉ化合物が含まれる。本願発明
者等はEnergy Dispersive X-ray analysis(EDX)、Ruthe
rford back scattering(RBS)法で結晶粒内のＧｅ濃度分
布を調べた結果、図５（ｂ）に示すようにＧｅ濃度が一
番高い領域である上記結晶化促進材を配置した中心領域
（１０３）の内部では５０重量％以下となり、そこから
約１００ｎｍ離れた場所では１０％以下まで下がってい
ることがわかった。なお、図５（ａ）は加熱処理後の結
晶粒の配置と当初の結晶化促進材の配置との関係を示す
上面図である。
を、結晶化促進材１０３として半導体薄膜を構成してい
る元素と異なる半導体元素、例えばＧｅ、を用いた場
合、上記結晶粒１０７の内部にはＳｉ1-xＧｅx（０≦ｘ
≦１）とあらわされるＳｉ化合物が含まれる。本願発明
者等はEnergy Dispersive X-ray analysis(EDX)、Ruthe
rford back scattering(RBS)法で結晶粒内のＧｅ濃度分
布を調べた結果、図５（ｂ）に示すようにＧｅ濃度が一
番高い領域である上記結晶化促進材を配置した中心領域
（１０３）の内部では５０重量％以下となり、そこから
約１００ｎｍ離れた場所では１０％以下まで下がってい
ることがわかった。なお、図５（ａ）は加熱処理後の結
晶粒の配置と当初の結晶化促進材の配置との関係を示す
上面図である。
【００４８】ＧｅはＳｉより、バンド端の平均的な曲率
半径が大きいので、Ｓｉ中にＧｅが混晶として加わるこ
とにより、キャリア有効質量が減少する。従ってＳｉ中
へのＧｅ混入は、キャリアの移動度を増大させ、ＴＦＴ
の素子特性を向上させる効果がある。しかし同時に、Ｇ
ｅ濃度が高すぎるとＳｉＯ２等のゲート絶縁膜２０４の
劣化を早めてしまう不利益がある。
半径が大きいので、Ｓｉ中にＧｅが混晶として加わるこ
とにより、キャリア有効質量が減少する。従ってＳｉ中
へのＧｅ混入は、キャリアの移動度を増大させ、ＴＦＴ
の素子特性を向上させる効果がある。しかし同時に、Ｇ
ｅ濃度が高すぎるとＳｉＯ２等のゲート絶縁膜２０４の
劣化を早めてしまう不利益がある。
【００４９】本発明者等は、Ｓｉに対するＧｅ濃度が５
０％以下であれば、上記不利益よりも素子特性向上の効
果の方がより大きいことを確かめた。従って、ＴＦＴ活
性領域を図４（ａ）（ｂ）に示したように結晶粒１０７
の中心（即ち、Ｇｅ被着部の直下の位置）を含めた表面
位置に形成することができ、スペース効率も良い。
０％以下であれば、上記不利益よりも素子特性向上の効
果の方がより大きいことを確かめた。従って、ＴＦＴ活
性領域を図４（ａ）（ｂ）に示したように結晶粒１０７
の中心（即ち、Ｇｅ被着部の直下の位置）を含めた表面
位置に形成することができ、スペース効率も良い。
【００５０】また一方、上記実施例１で結晶化促進材と
してＧｅ以外の金属（具体的には、Ｎｉ、Ｃｏ、Ｃｕ、
Ｐｄ、Ｐｔ、Ａｇ、Ａｕ、Ｉｎ、Ｓｎ、Ａｌ、Ｓｂのい
ずれか、若しくはそれらの混晶が該当し、Ｇｅと区別す
るために結晶化促進金属と称する）を用いた場合、それ
らの金属はトランジスタ特性を低下してしまうのでＴＦ
Ｔの活性領域２０１は結晶化促進金属１０３から離れた
場所に形成するのが望ましい。具体的には、１０の１９
乗atoms／立方ｃｍ未満の結晶化促進金属を含有してい
る単結晶領域にＴＦＴの活性領域を設けるのが望ましい
ことを確認した。
してＧｅ以外の金属（具体的には、Ｎｉ、Ｃｏ、Ｃｕ、
Ｐｄ、Ｐｔ、Ａｇ、Ａｕ、Ｉｎ、Ｓｎ、Ａｌ、Ｓｂのい
ずれか、若しくはそれらの混晶が該当し、Ｇｅと区別す
るために結晶化促進金属と称する）を用いた場合、それ
らの金属はトランジスタ特性を低下してしまうのでＴＦ
Ｔの活性領域２０１は結晶化促進金属１０３から離れた
場所に形成するのが望ましい。具体的には、１０の１９
乗atoms／立方ｃｍ未満の結晶化促進金属を含有してい
る単結晶領域にＴＦＴの活性領域を設けるのが望ましい
ことを確認した。
【００５１】本発明者等はEDXとTEM（Transmission Ele
ctron Microscope）を用いて調べた結果、結晶化促進金
属としてＮｉを用いた場合、結晶化促進金属の被着部１
０３では多量のＮｉがＮｉ２Ｓｉとして存在し、そこか
ら約１００ｎｍ離れると急激な濃度減少が確認された。
また１５０ｎｍ以上離れた場所では殆ど確認できず、結
晶粒界１０８付近で僅かな濃度（０．０１％以下）とし
て確認された。
ctron Microscope）を用いて調べた結果、結晶化促進金
属としてＮｉを用いた場合、結晶化促進金属の被着部１
０３では多量のＮｉがＮｉ２Ｓｉとして存在し、そこか
ら約１００ｎｍ離れると急激な濃度減少が確認された。
また１５０ｎｍ以上離れた場所では殆ど確認できず、結
晶粒界１０８付近で僅かな濃度（０．０１％以下）とし
て確認された。
【００５２】Ｓｉ中のこれらの金属はＴＦＴの重要な特
性値であるＯｆｆ電流を上げてしまうのでＴＦＴの活性
領域の中に含まれるのは望ましくない。そのためＴＦＴ
形成後金属の再拡散による活性領域への拡散を防ぐ為に
エッチングで結晶化促進金属を含む領域を無くすのが望
ましい。
性値であるＯｆｆ電流を上げてしまうのでＴＦＴの活性
領域の中に含まれるのは望ましくない。そのためＴＦＴ
形成後金属の再拡散による活性領域への拡散を防ぐ為に
エッチングで結晶化促進金属を含む領域を無くすのが望
ましい。
【００５３】図６（ａ）（ｂ）にＴＦＴ活性領域２０１
の形成可能な配置を示したように、Ｇｅを除く金属の結
晶化促進材を用いる場合はそれを配置した中心部（１０
３）直下の領域と結晶粒界の領域（１０８）を含まず、
かつ出来るだけこの結晶化促進材を配置した中心領域
（１０３）から離れたところ即ち、偏心した位置に、例
えば１５０ｎｍ以上離れた場所に、活性領域を形成する
ことが望ましい。即ち、中心領域（１０３）と結晶粒界
領域（１０８）を含まない場所ならばＴＦＴをどんな場
所に配置しても構わない。また図６（ｂ）に示すように
一つの結晶粒１０７に複数（同図では３個）のＴＦＴ活
性領域２０１を形成しても良い。
の形成可能な配置を示したように、Ｇｅを除く金属の結
晶化促進材を用いる場合はそれを配置した中心部（１０
３）直下の領域と結晶粒界の領域（１０８）を含まず、
かつ出来るだけこの結晶化促進材を配置した中心領域
（１０３）から離れたところ即ち、偏心した位置に、例
えば１５０ｎｍ以上離れた場所に、活性領域を形成する
ことが望ましい。即ち、中心領域（１０３）と結晶粒界
領域（１０８）を含まない場所ならばＴＦＴをどんな場
所に配置しても構わない。また図６（ｂ）に示すように
一つの結晶粒１０７に複数（同図では３個）のＴＦＴ活
性領域２０１を形成しても良い。
【００５４】次に、図７（ａ）〜（ｆ）を用いて上記実
施例１の単結晶粒（半導体結晶部）１０７にＴＦＴを形
成する工程を説明する。
施例１の単結晶粒（半導体結晶部）１０７にＴＦＴを形
成する工程を説明する。
【００５５】図７（ａ）に示したようにＰ型又はＮ型の
複数の単結晶粒１０７がマトリクス状に区画配置されて
連続した多結晶薄膜に複数のＴＦＴを形成してもよい
が、ここでは図７（ｂ）に示すように結晶粒界領域１０
８をエッチング技術により除去して形成された孤立した
（即ち、空気等の絶縁物によって互いに区画配置されて
いる）単結晶粒２０１に少なくとも一つのＴＦＴを形成
する例について説明する。なお、この単結晶粒２０１の
上部表面も軽くエッチング及び洗浄されている。
複数の単結晶粒１０７がマトリクス状に区画配置されて
連続した多結晶薄膜に複数のＴＦＴを形成してもよい
が、ここでは図７（ｂ）に示すように結晶粒界領域１０
８をエッチング技術により除去して形成された孤立した
（即ち、空気等の絶縁物によって互いに区画配置されて
いる）単結晶粒２０１に少なくとも一つのＴＦＴを形成
する例について説明する。なお、この単結晶粒２０１の
上部表面も軽くエッチング及び洗浄されている。
【００５６】図７（ｃ）に示すように、単結晶粒の表面
にプラズマＣＶＤまたは減圧ＣＶＤ法によりＳｉＯ２等
の絶縁物からなるゲート絶縁膜２０４を２０〜５０ｎｍ
の厚さで形成する。
にプラズマＣＶＤまたは減圧ＣＶＤ法によりＳｉＯ２等
の絶縁物からなるゲート絶縁膜２０４を２０〜５０ｎｍ
の厚さで形成する。
【００５７】次に、図７（ｄ）のように、ゲート絶縁膜
２０４上にＡｌ膜からなるゲート電極２０５を部分的に
形成し、ドライエッチングでゲート絶縁膜の一部を残し
て除去する。なお、通常は残されたゲート絶縁膜２０４
の端部と上部のゲート電極２０５の端部とは自己整合し
て重なって形成されるが、ここでは理解しやすくするた
めに拡大して描かれている。
２０４上にＡｌ膜からなるゲート電極２０５を部分的に
形成し、ドライエッチングでゲート絶縁膜の一部を残し
て除去する。なお、通常は残されたゲート絶縁膜２０４
の端部と上部のゲート電極２０５の端部とは自己整合し
て重なって形成されるが、ここでは理解しやすくするた
めに拡大して描かれている。
【００５８】その後、図７（ｅ）に示すようにＮ型不純
物（リンまたは砒素）又はＰ型不純物（ボロン）をイオ
ン注入し（矢印２１０）、ソース領域２０７及びドレイ
ン領域２０８を形成する。その後、ファーネスアニー
ル、ランプアニール、レーザーアニールのいずれかの手
段を用いて注入した不純物イオンの活性化を行う。
物（リンまたは砒素）又はＰ型不純物（ボロン）をイオ
ン注入し（矢印２１０）、ソース領域２０７及びドレイ
ン領域２０８を形成する。その後、ファーネスアニー
ル、ランプアニール、レーザーアニールのいずれかの手
段を用いて注入した不純物イオンの活性化を行う。
【００５９】次いで、図７（ｆ）に示すように、層間絶
縁膜２０９を形成し、ソース・ドレインコンタクト２０
６を形成し、ソース電極２０２及びドレイン電２０３を
形成する。なお、層間絶縁膜２０９は酸化シリコン、窒
化シリコン、酸化窒化シリコン、樹脂から選ばれた材料
を用いれば良い。
縁膜２０９を形成し、ソース・ドレインコンタクト２０
６を形成し、ソース電極２０２及びドレイン電２０３を
形成する。なお、層間絶縁膜２０９は酸化シリコン、窒
化シリコン、酸化窒化シリコン、樹脂から選ばれた材料
を用いれば良い。
【００６０】また、図１（ａ）及び図２（ａ）（ｂ）で
マトリクス状に結晶化促進材１０３を非晶質半導体薄膜
１０２上に配置することの必要性を説明したが、これら
結晶化促進材からの結晶成長を効率的に進行させるため
に図２（ｃ）に結晶化促進材の被着配置平面パターンの
図を示したように、最外縁部に位置する結晶化促進材１
１３をダミー用に非晶質半導体領域１０２の外周部に同
じパターンで設けておくことによって、その内側の領域
に均質な複数の単結晶をマトリクス状に再現性よく効率
的に形成することが可能になる。
マトリクス状に結晶化促進材１０３を非晶質半導体薄膜
１０２上に配置することの必要性を説明したが、これら
結晶化促進材からの結晶成長を効率的に進行させるため
に図２（ｃ）に結晶化促進材の被着配置平面パターンの
図を示したように、最外縁部に位置する結晶化促進材１
１３をダミー用に非晶質半導体領域１０２の外周部に同
じパターンで設けておくことによって、その内側の領域
に均質な複数の単結晶をマトリクス状に再現性よく効率
的に形成することが可能になる。
【００６１】以上のように、本実施例では複数の半導体
単結晶部（領域）がマトリクス状に縦横に規則的に（周
期的に）配置されているので、通常のＬＳＩの製造プロ
セスとほぼ同様に電気的特性の揃った集積回路装置を一
括して量産することが出来る。
単結晶部（領域）がマトリクス状に縦横に規則的に（周
期的に）配置されているので、通常のＬＳＩの製造プロ
セスとほぼ同様に電気的特性の揃った集積回路装置を一
括して量産することが出来る。
【００６２】（実施例２） 本実施例２では実施例１と
は異なる手段を用いて非晶質四族薄膜の結晶化工程とそ
の薄膜における薄膜半導体集積回路装置の形成工程につ
いて図８（ａ）〜（ｆ）をもとに説明する。
は異なる手段を用いて非晶質四族薄膜の結晶化工程とそ
の薄膜における薄膜半導体集積回路装置の形成工程につ
いて図８（ａ）〜（ｆ）をもとに説明する。
【００６３】図８（ａ）に示すように、まず絶縁性基板
１０１上に形成された非晶質四族薄膜において、長さ１
００ｎｍ〜２０μｍ、幅１００ｎｍ〜２０μｍ、厚さ
（膜厚）１０ｎｍ〜１μｍの両端部間に細長部分を有す
る（例えば、矩形乃至短冊形状の）非晶質半導体薄膜
（Ｓｉ）のパターン３０１を形成する。これらの複数の
細長の矩形非晶質Ｓｉ膜３０１は後述するように結晶化
工程後ＴＦＴ活性領域２０１或いはその一部になる。な
お、図８（ａ）はその上面図を、図８（ｂ）はその横方
向の断面図を示している。また、実際には前記実施例と
同様にマトリクス状に縦横に多数の膜パターン３０１が
規則的に形成されているが、同図では簡略化のため５本
の膜パターンのみが描かれている。
１０１上に形成された非晶質四族薄膜において、長さ１
００ｎｍ〜２０μｍ、幅１００ｎｍ〜２０μｍ、厚さ
（膜厚）１０ｎｍ〜１μｍの両端部間に細長部分を有す
る（例えば、矩形乃至短冊形状の）非晶質半導体薄膜
（Ｓｉ）のパターン３０１を形成する。これらの複数の
細長の矩形非晶質Ｓｉ膜３０１は後述するように結晶化
工程後ＴＦＴ活性領域２０１或いはその一部になる。な
お、図８（ａ）はその上面図を、図８（ｂ）はその横方
向の断面図を示している。また、実際には前記実施例と
同様にマトリクス状に縦横に多数の膜パターン３０１が
規則的に形成されているが、同図では簡略化のため５本
の膜パターンのみが描かれている。
【００６４】本実施例では、絶縁性基板１０１上の非晶
質Ｓｉ薄膜において長さ２０μｍ、幅１μｍ、厚さ（膜
厚）８０ｎｍを持つ矩形非晶質Ｓｉ薄膜３０１を５μｍ
の間隔で残るようにしてその周りの非晶質Ｓｉをエッチ
ングで除去した場合について説明するが、矩形Ｓｉ薄膜
同士の間に配線が形成できるようにもっとそれらの間隔
を広げても良い。
質Ｓｉ薄膜において長さ２０μｍ、幅１μｍ、厚さ（膜
厚）８０ｎｍを持つ矩形非晶質Ｓｉ薄膜３０１を５μｍ
の間隔で残るようにしてその周りの非晶質Ｓｉをエッチ
ングで除去した場合について説明するが、矩形Ｓｉ薄膜
同士の間に配線が形成できるようにもっとそれらの間隔
を広げても良い。
【００６５】次に、図８（ｃ）に縦方向の断面図で示す
ように、各々の矩形非晶質Ｓｉ薄膜３０１の一つの先端
部に結晶化促進材３０２を被着する。本実施例では幅１
μｍ、厚さ３ｎｍのＮｉを被着したが、この結晶化促進
材の量はこれに限らず増減しても良い。また、図８
（ａ）のように、矩形非晶質Ｓｉ薄膜３０１がマトリク
ス状に区画配置されておれば、これらの結晶化促進材３
０２もマトリクス状に規則正しく配置されることにな
る。
ように、各々の矩形非晶質Ｓｉ薄膜３０１の一つの先端
部に結晶化促進材３０２を被着する。本実施例では幅１
μｍ、厚さ３ｎｍのＮｉを被着したが、この結晶化促進
材の量はこれに限らず増減しても良い。また、図８
（ａ）のように、矩形非晶質Ｓｉ薄膜３０１がマトリク
ス状に区画配置されておれば、これらの結晶化促進材３
０２もマトリクス状に規則正しく配置されることにな
る。
【００６６】次に、熱処理によって結晶化を行う。本実
施例では４５０℃で１０時間アニールを行ったが、結晶
化は熱活性化型の温度や時間プロファイルを持つので、
必要とする結晶成長距離に応じたアニール時間と温度を
選択すれば同様の結晶が得られる。この結晶化工程によ
って矩形非晶質Ｓｉ膜３０１の内部には、細長く延在す
る矩形表面を有する単結晶Ｓｉからなる１本或いは数本
の結晶粒３０３が形成されて、結果として図８（ｄ）に
示すように矩形の多結晶Ｓｉ薄膜３０４が形成される。
本実施例では上記矩形多結晶Ｓｉ薄膜３０４の内部には
直径約８０ｎｍ、長さ約２０μｍ程度の矩形Ｓｉ単結晶
領域３０３が形成されていることがＳＥＭ（Scanning E
lectron Microscopy）、ＴＥＭで確認された。
施例では４５０℃で１０時間アニールを行ったが、結晶
化は熱活性化型の温度や時間プロファイルを持つので、
必要とする結晶成長距離に応じたアニール時間と温度を
選択すれば同様の結晶が得られる。この結晶化工程によ
って矩形非晶質Ｓｉ膜３０１の内部には、細長く延在す
る矩形表面を有する単結晶Ｓｉからなる１本或いは数本
の結晶粒３０３が形成されて、結果として図８（ｄ）に
示すように矩形の多結晶Ｓｉ薄膜３０４が形成される。
本実施例では上記矩形多結晶Ｓｉ薄膜３０４の内部には
直径約８０ｎｍ、長さ約２０μｍ程度の矩形Ｓｉ単結晶
領域３０３が形成されていることがＳＥＭ（Scanning E
lectron Microscopy）、ＴＥＭで確認された。
【００６７】またこの矩形の結晶粒３０３は基板１０１
に対して垂直方向がおおむね結晶軸＜１１０＞の結晶方
向を持ち、また矩形結晶粒３０３の成長方向は結晶軸＜
１１１＞方向を持つことも確認された。またＥＤＸで調
べた結果、上記矩形結晶粒３０３において、上記結晶化
促進材として添加したＮｉ添加領域３０２の直下部及び
その領域から約５０ｎｍ離れたところまではＮｉがＮｉ
xＳｉy(ｘとｙはＮｉとＳｉの組成比を示す)という化合
物状態で存在しており、また矩形結晶粒３０３の成長先
端には微細な領域でＮｉがＮｉＳｉ２の状態で存在する
ことが確かめられた。
に対して垂直方向がおおむね結晶軸＜１１０＞の結晶方
向を持ち、また矩形結晶粒３０３の成長方向は結晶軸＜
１１１＞方向を持つことも確認された。またＥＤＸで調
べた結果、上記矩形結晶粒３０３において、上記結晶化
促進材として添加したＮｉ添加領域３０２の直下部及び
その領域から約５０ｎｍ離れたところまではＮｉがＮｉ
xＳｉy(ｘとｙはＮｉとＳｉの組成比を示す)という化合
物状態で存在しており、また矩形結晶粒３０３の成長先
端には微細な領域でＮｉがＮｉＳｉ２の状態で存在する
ことが確かめられた。
【００６８】次いで、形成されるＴＦＴの活性領域には
Ｎｉが含まれないように、またＴＦＴ活性領域にＮｉが
再拡散して侵入する現象を妨げる為に、矩形多結晶Ｓｉ
薄膜３０４の両端をエッチングで除去し、図８（ｅ）の
ようにＴＦＴの活性領域となる矩形単結晶Ｓｉ薄膜３０
３を形成し、その後矩形単結晶Ｓｉ薄膜３０３上に前記
実施例のようにＴＦＴを形成する。図８（ｆ）はその上
面図であり、２０７はソース領域、２０８はドレイン領
域、２０１は活性領域を示している。なお、同図には一
つのＴＦＴしか表示されていないが、前記と同様にマト
リクス状に配置された各単結晶領域３０３にＴＦＴが形
成されていることは言うまでもない。
Ｎｉが含まれないように、またＴＦＴ活性領域にＮｉが
再拡散して侵入する現象を妨げる為に、矩形多結晶Ｓｉ
薄膜３０４の両端をエッチングで除去し、図８（ｅ）の
ようにＴＦＴの活性領域となる矩形単結晶Ｓｉ薄膜３０
３を形成し、その後矩形単結晶Ｓｉ薄膜３０３上に前記
実施例のようにＴＦＴを形成する。図８（ｆ）はその上
面図であり、２０７はソース領域、２０８はドレイン領
域、２０１は活性領域を示している。なお、同図には一
つのＴＦＴしか表示されていないが、前記と同様にマト
リクス状に配置された各単結晶領域３０３にＴＦＴが形
成されていることは言うまでもない。
【００６９】このようにして形成されたＴＦＴは活性領
域を構成するチャンネルの下には必ず１本若しくは複数
本からなり、１０の１９乗atoms／立方ｃｍ未満の結晶
化促進金属を含有する単結晶Ｓｉの結晶粒３０３が存在
し、単結晶Ｓｉで得られるキャリア移動度（約５００平
方ｃｍ／Ｖｓ）と等しいか若しくはそれに近い値の移動
度を得ることが出来る。即ち、この実施例においても前
記実施例と同様に、複数の単結晶領域がマトリクス状に
縦横に区画配置されその単結晶領域を活性領域とする電
気的特性の揃った複数のＴＦＴが形成される。
域を構成するチャンネルの下には必ず１本若しくは複数
本からなり、１０の１９乗atoms／立方ｃｍ未満の結晶
化促進金属を含有する単結晶Ｓｉの結晶粒３０３が存在
し、単結晶Ｓｉで得られるキャリア移動度（約５００平
方ｃｍ／Ｖｓ）と等しいか若しくはそれに近い値の移動
度を得ることが出来る。即ち、この実施例においても前
記実施例と同様に、複数の単結晶領域がマトリクス状に
縦横に区画配置されその単結晶領域を活性領域とする電
気的特性の揃った複数のＴＦＴが形成される。
【００７０】次に、上記図８（ａ）で説明した矩形の非
晶質Ｓｉ薄膜３０１を用いた場合の効果について説明す
る。
晶質Ｓｉ薄膜３０１を用いた場合の効果について説明す
る。
【００７１】非晶質Ｓｉに被着されたＮｉは熱エネルギ
ーを与えることによってＳｉ中を拡散しＳｉ化合物Ｎｉ
xＳｉyを形成しながら移動する。ＮｉとＳｉとの化合物
ＮｉxＳｉyは、Ｎｉ濃度および温度によって異なる安定
相がいくつか存在する。Ｎｉ添加領域近傍のようにＮｉ
濃度が高い領域ではＮｉ２Ｓｉが最も安定な相である。
そこから少し離れたところ、つまりそれより低いＮｉ濃
度のところでは、ＮｉＳｉが安定であり、これは上記Ｎ
ｉ添加領域から５０ｎｍ程度離れた領域に形成される。
ーを与えることによってＳｉ中を拡散しＳｉ化合物Ｎｉ
xＳｉyを形成しながら移動する。ＮｉとＳｉとの化合物
ＮｉxＳｉyは、Ｎｉ濃度および温度によって異なる安定
相がいくつか存在する。Ｎｉ添加領域近傍のようにＮｉ
濃度が高い領域ではＮｉ２Ｓｉが最も安定な相である。
そこから少し離れたところ、つまりそれより低いＮｉ濃
度のところでは、ＮｉＳｉが安定であり、これは上記Ｎ
ｉ添加領域から５０ｎｍ程度離れた領域に形成される。
【００７２】上記Ｎｉ２Ｓｉ、ＮｉＳｉは周辺のＮｉ濃
度が一定である間は安定に存在し続ける。これらとは異
なる相がより低いＮｉ濃度領域に存在し、それが本発明
の結晶成長工程と密接に関係する。それはＮｉＳｉ２で
あり、通常は不安定相であるため、より安定な相に変化
しようと断えずＮｉを移動させようとする。具体的に
は、よりＮｉ濃度を減らして単結晶Ｓｉを作り、余剰の
Ｎｉを外側の非晶質Ｓｉへ追い出すことで安定となる。
この過程が順次くり返し起こる事で、Ｎｉ添加領域から
離れた方向に結晶成長が起こる事になる。
度が一定である間は安定に存在し続ける。これらとは異
なる相がより低いＮｉ濃度領域に存在し、それが本発明
の結晶成長工程と密接に関係する。それはＮｉＳｉ２で
あり、通常は不安定相であるため、より安定な相に変化
しようと断えずＮｉを移動させようとする。具体的に
は、よりＮｉ濃度を減らして単結晶Ｓｉを作り、余剰の
Ｎｉを外側の非晶質Ｓｉへ追い出すことで安定となる。
この過程が順次くり返し起こる事で、Ｎｉ添加領域から
離れた方向に結晶成長が起こる事になる。
【００７３】この結晶成長の特徴は、ＳｉとＮｉＳｉ２
との格子定数差（０．４４％）によって生ずる歪み効果
により、形成される結晶Ｓｉが、成長方向の長軸を持つ
樹状結晶となる事である。このようなＮｉＳｉ２を先端
とする矩形単結晶Ｓｉからなる結晶粒は格子欠陥を取り
込まない限り、温度と時間で決まる活性化過程で結晶成
長を続けて行く。
との格子定数差（０．４４％）によって生ずる歪み効果
により、形成される結晶Ｓｉが、成長方向の長軸を持つ
樹状結晶となる事である。このようなＮｉＳｉ２を先端
とする矩形単結晶Ｓｉからなる結晶粒は格子欠陥を取り
込まない限り、温度と時間で決まる活性化過程で結晶成
長を続けて行く。
【００７４】本発明者等の実験結果では、直径８０〜１
００ｎｍを持つ矩形Ｓｉ単結晶が１〜２０μｍも成長し
て行くことが明らかになった。しかし、上記図８（ａ）
に示したようなパターンを持たずに単に絶縁基板上に非
晶質Ｓｉ薄膜を堆積してＮｉを被着させただけでは、Ｓ
ｉ結晶の成長方向は基板の水平面に対して自由であり、
もし進行方向の先端に他のＳｉ結晶が存在している場合
にはそのＳｉ結晶とぶつかり合い結晶成長が止まってし
まう。この現象のため、ＮＩ添加領域から数十から数百
ｎｍまでの領域では長さ１００ｎｍ〜１μｍを持つ不規
則なＳｉ結晶の集まりからなる多結晶状態になってしま
う。また、それらＳｉ結晶の間には多量のＮｉと非晶質
Ｓｉ領域も含まれていることが確かめられた。また、Ｎ
ｉ添加領域から十分離れたところ、例えば１μｍ以上離
れたところでは矩形Ｓｉ単結晶の本数は比較的に少な
く、長さも短い。
００ｎｍを持つ矩形Ｓｉ単結晶が１〜２０μｍも成長し
て行くことが明らかになった。しかし、上記図８（ａ）
に示したようなパターンを持たずに単に絶縁基板上に非
晶質Ｓｉ薄膜を堆積してＮｉを被着させただけでは、Ｓ
ｉ結晶の成長方向は基板の水平面に対して自由であり、
もし進行方向の先端に他のＳｉ結晶が存在している場合
にはそのＳｉ結晶とぶつかり合い結晶成長が止まってし
まう。この現象のため、ＮＩ添加領域から数十から数百
ｎｍまでの領域では長さ１００ｎｍ〜１μｍを持つ不規
則なＳｉ結晶の集まりからなる多結晶状態になってしま
う。また、それらＳｉ結晶の間には多量のＮｉと非晶質
Ｓｉ領域も含まれていることが確かめられた。また、Ｎ
ｉ添加領域から十分離れたところ、例えば１μｍ以上離
れたところでは矩形Ｓｉ単結晶の本数は比較的に少な
く、長さも短い。
【００７５】このような現象を把握したことから、上記
矩形非晶質Ｓｉ薄膜３０１のように予め細長いパターン
を形成し、お互いの矩形Ｓｉ単結晶のぶつかり合う現象
を妨げてより長い矩形Ｓｉ単結晶を形成し、またそれら
の結晶成長方向を制御出来るようにするというのが本実
施例２の特徴である。
矩形非晶質Ｓｉ薄膜３０１のように予め細長いパターン
を形成し、お互いの矩形Ｓｉ単結晶のぶつかり合う現象
を妨げてより長い矩形Ｓｉ単結晶を形成し、またそれら
の結晶成長方向を制御出来るようにするというのが本実
施例２の特徴である。
【００７６】従って、本実施例に係るＴＦＴの製造方法
は、複数の矩形非晶質Ｓｉ薄膜３０１を上記のようにマ
トリクス状に配置することに限らず、基本的にはＴＦＴ
を形成しようとするある特定場所だけに部分的に形成し
てもよいということが理解される。
は、複数の矩形非晶質Ｓｉ薄膜３０１を上記のようにマ
トリクス状に配置することに限らず、基本的にはＴＦＴ
を形成しようとするある特定場所だけに部分的に形成し
てもよいということが理解される。
【００７７】一方、上記矩形Ｓｉ単結晶の成長過程には
もう一つの特徴がある。それはダイアモンド構造特有の
双晶構造の形成である。この双晶構造はダイアモンド構
造の｛１１１｝や｛２２１｝等の方向に形成され、それ
らの双晶粒界は電気的に不活性であるという特徴を持
つ。即ち、結晶粒界でありながらキャリアの移動を邪魔
するトラップとして機能しない為（即ち、コヒーレント
な結合なため）、実質的に粒界が存在しないとみなすこ
とが出来る（R. Simokawa and Y. Hayashi: Jpn.J. App
l. Phys.27, 751(1988))。特に｛１１１｝双晶の隣接す
る結晶粒同士の接合角度が７０．５度（それ以外にも１
０９．５度、３８．９度等が存在する）の場合が粒界に
対するコヒーレント性がもっとも高いことである。
もう一つの特徴がある。それはダイアモンド構造特有の
双晶構造の形成である。この双晶構造はダイアモンド構
造の｛１１１｝や｛２２１｝等の方向に形成され、それ
らの双晶粒界は電気的に不活性であるという特徴を持
つ。即ち、結晶粒界でありながらキャリアの移動を邪魔
するトラップとして機能しない為（即ち、コヒーレント
な結合なため）、実質的に粒界が存在しないとみなすこ
とが出来る（R. Simokawa and Y. Hayashi: Jpn.J. App
l. Phys.27, 751(1988))。特に｛１１１｝双晶の隣接す
る結晶粒同士の接合角度が７０．５度（それ以外にも１
０９．５度、３８．９度等が存在する）の場合が粒界に
対するコヒーレント性がもっとも高いことである。
【００７８】本発明者等の実験結果でも、殆どの矩形Ｓ
ｉ単結晶はある距離以上成長して行くと新しい矩形Ｓｉ
単結晶を作り、その間の接合角度は約７０．５度（他の
角度も存在するが９７％以上が７０．５度）を持ちなが
ら分岐して成長して行き、さらに成長して行くとまた新
しい双晶を形成して分岐することが確認された。勿論、
それらの矩形Ｓｉ単結晶の成長方向は＜１１１＞であ
り、基板に対して垂直方向が＜１１０＞であった。ま
た、Ｎｉ添加領域から約１μｍ以内と近い領域では新し
い分岐までの平均長さが短く、遠いほどその長さは長く
なる特徴を持っている。即ち、Ｎｉ添加領域から遠いほ
ど或いは矩形Ｓｉ単結晶の数が少ないほど上記の双晶形
成可能性が低くなることである。
ｉ単結晶はある距離以上成長して行くと新しい矩形Ｓｉ
単結晶を作り、その間の接合角度は約７０．５度（他の
角度も存在するが９７％以上が７０．５度）を持ちなが
ら分岐して成長して行き、さらに成長して行くとまた新
しい双晶を形成して分岐することが確認された。勿論、
それらの矩形Ｓｉ単結晶の成長方向は＜１１１＞であ
り、基板に対して垂直方向が＜１１０＞であった。ま
た、Ｎｉ添加領域から約１μｍ以内と近い領域では新し
い分岐までの平均長さが短く、遠いほどその長さは長く
なる特徴を持っている。即ち、Ｎｉ添加領域から遠いほ
ど或いは矩形Ｓｉ単結晶の数が少ないほど上記の双晶形
成可能性が低くなることである。
【００７９】このことからＴＦＴの活性領域はＮｉ添加
領域から十分離れたところに形成するのが望ましい。こ
れは、添加Ｎｉの量、パターンサイズ結晶化温度、時間
などの外部パラメータに依存するが、再現性のあること
が確認できた。
領域から十分離れたところに形成するのが望ましい。こ
れは、添加Ｎｉの量、パターンサイズ結晶化温度、時間
などの外部パラメータに依存するが、再現性のあること
が確認できた。
【００８０】また、ガラス等の絶縁基板上に設けられる
両端部間に細長部分を有する非晶質半導体薄膜の幅は２
０μｍ以下とするのが望ましく、特に、長さ１００ｎｍ
〜２０μｍ、幅１００ｎｍ〜２０μｍ、厚さ（膜厚）１
０ｎｍ〜１μｍの大きさの薄膜であれば再現性よく望ま
しい矩形Ｓｉ単結晶部を形成できることを確認した。
両端部間に細長部分を有する非晶質半導体薄膜の幅は２
０μｍ以下とするのが望ましく、特に、長さ１００ｎｍ
〜２０μｍ、幅１００ｎｍ〜２０μｍ、厚さ（膜厚）１
０ｎｍ〜１μｍの大きさの薄膜であれば再現性よく望ま
しい矩形Ｓｉ単結晶部を形成できることを確認した。
【００８１】（実施例３） 本実施例３では単一絶縁性
基板上に画像表示部と周辺回路部とを一体的に形成した
画像表示装置について、図９（ａ）（ｂ）及び図１０
（ａ）（ｂ）をもとに説明する。周辺回路部と画像表示
部に要求される特性に注目して、各部を構成する薄膜半
導体集積回路装置の製造工程を使い分けることによって
所望の表示特性を出せるようにした。
基板上に画像表示部と周辺回路部とを一体的に形成した
画像表示装置について、図９（ａ）（ｂ）及び図１０
（ａ）（ｂ）をもとに説明する。周辺回路部と画像表示
部に要求される特性に注目して、各部を構成する薄膜半
導体集積回路装置の製造工程を使い分けることによって
所望の表示特性を出せるようにした。
【００８２】まず、上記画像表示部とソースドライバな
どの周辺回路部に要求される特性について少し説明す
る。画像表示部を構成しているＴＦＴについては、Ｏｆ
ｆ状態にあるときのドレイン電流を小さくすることと各
々の画素の間のばらつきのないことがもっとも重要であ
り、それほど早い速度は要求されていない。即ち、速度
は比較的に遅いが全画素領域において移動度のばらつき
がそれほど高くない非晶質Ｓｉを用いるのが一般的に望
ましい。ところが、この画像表示部を駆動する周辺回路
部を構成するＴＦＴについては、より多くの情報信号を
処理する為に非常に高いキャリア移動度が要求され、そ
の為にＴＦＴ活性領域の単結晶化により、結晶界面でキ
ャリアの散乱ポテンシャルを避けることが要求される。
どの周辺回路部に要求される特性について少し説明す
る。画像表示部を構成しているＴＦＴについては、Ｏｆ
ｆ状態にあるときのドレイン電流を小さくすることと各
々の画素の間のばらつきのないことがもっとも重要であ
り、それほど早い速度は要求されていない。即ち、速度
は比較的に遅いが全画素領域において移動度のばらつき
がそれほど高くない非晶質Ｓｉを用いるのが一般的に望
ましい。ところが、この画像表示部を駆動する周辺回路
部を構成するＴＦＴについては、より多くの情報信号を
処理する為に非常に高いキャリア移動度が要求され、そ
の為にＴＦＴ活性領域の単結晶化により、結晶界面でキ
ャリアの散乱ポテンシャルを避けることが要求される。
【００８３】かかる画像表示装置は、単一基板上に形成
される薄膜半導体集積回路装置において、それらの要求
特性に応じて画像表示部を構成するＴＦＴは非晶質薄膜
に、高速動作を要求する周辺回路部を構成するＴＦＴは
上記実施例１或いは２で形成されたマトリクス状に区画
配置された単結晶化領域に形成することによって製造さ
れる。
される薄膜半導体集積回路装置において、それらの要求
特性に応じて画像表示部を構成するＴＦＴは非晶質薄膜
に、高速動作を要求する周辺回路部を構成するＴＦＴは
上記実施例１或いは２で形成されたマトリクス状に区画
配置された単結晶化領域に形成することによって製造さ
れる。
【００８４】図９（ａ）の平面図に示すように、映像表
示装置として必要な大きさを持つ一つの共通の絶縁性基
板（例えば、ガラス基板）４０１の上に四族非晶質半導
体薄膜４０２を減圧ＣＶＤ法等で堆積して形成する。本
実施例では、厚さ約８０ｎｍを有する非晶質Ｓｉ薄膜を
堆積させた。
示装置として必要な大きさを持つ一つの共通の絶縁性基
板（例えば、ガラス基板）４０１の上に四族非晶質半導
体薄膜４０２を減圧ＣＶＤ法等で堆積して形成する。本
実施例では、厚さ約８０ｎｍを有する非晶質Ｓｉ薄膜を
堆積させた。
【００８５】その後、図９（ｂ）に示すように、大きい
面積の画像表示部を形成すべき領域４０３とそれに比べ
小さい面積の周辺回路部を構成すべき領域４０４を区分
けすべく、上記非晶質半導体薄膜をエッチング法を用い
分割する。この非晶質半導体層の分割は、その後の加熱
処理による領域４０４での結晶成長が非晶質領域４０３
や他の領域に影響を与えないために必要である。また、
図示されているように、画像装置全体の回路構成によっ
ては周辺回路部用の非晶質半導体層をそれぞれが矩形表
面となるように複数に分割しておくことも必要である。
面積の画像表示部を形成すべき領域４０３とそれに比べ
小さい面積の周辺回路部を構成すべき領域４０４を区分
けすべく、上記非晶質半導体薄膜をエッチング法を用い
分割する。この非晶質半導体層の分割は、その後の加熱
処理による領域４０４での結晶成長が非晶質領域４０３
や他の領域に影響を与えないために必要である。また、
図示されているように、画像装置全体の回路構成によっ
ては周辺回路部用の非晶質半導体層をそれぞれが矩形表
面となるように複数に分割しておくことも必要である。
【００８６】次に、周辺回路部形成領域４０４に上記実
施例１或いは２の特に図１或いは図８で説明した単結晶
薄膜形成方法を用いて、マトリクス状に縦横に区画配置
された複数の単結晶領域を形成する。この時、画像表示
領域４０３の非晶質Ｓｉ薄膜は、結晶化促進材が被着
（或いは添加）されていないので、例えば４５０℃程度
の低温の加熱処理では結晶化するのに膨大な時間（〜数
十日）が必要であり、この周辺回路領域の結晶化工程に
よっては画像表示領域は結晶性の変化はせず非晶質状態
のまま維持される。
施例１或いは２の特に図１或いは図８で説明した単結晶
薄膜形成方法を用いて、マトリクス状に縦横に区画配置
された複数の単結晶領域を形成する。この時、画像表示
領域４０３の非晶質Ｓｉ薄膜は、結晶化促進材が被着
（或いは添加）されていないので、例えば４５０℃程度
の低温の加熱処理では結晶化するのに膨大な時間（〜数
十日）が必要であり、この周辺回路領域の結晶化工程に
よっては画像表示領域は結晶性の変化はせず非晶質状態
のまま維持される。
【００８７】この周辺回路領域の結晶化工程が終わった
ら、上記実施例１或いは２で説明したようにＴＦＴの形
成工程に入る。この時前記したように、各単結晶領域の
表面は半導体領域４０３や４０４の主表面と共に絶縁基
板４０１から見てほぼ共通の一つの表面高さレベルを形
成しているので、周辺回路部用のＴＦＴも画像表示用の
ＴＦＴも同じ製造プロセスで一括して作り込むことがで
きる。なお、画像表示用のＴＦＴの作り方については良
く知られているので本願明細書では詳細説明を省略した
が、図７で説明したプロセスと同様に形成することが出
来る。
ら、上記実施例１或いは２で説明したようにＴＦＴの形
成工程に入る。この時前記したように、各単結晶領域の
表面は半導体領域４０３や４０４の主表面と共に絶縁基
板４０１から見てほぼ共通の一つの表面高さレベルを形
成しているので、周辺回路部用のＴＦＴも画像表示用の
ＴＦＴも同じ製造プロセスで一括して作り込むことがで
きる。なお、画像表示用のＴＦＴの作り方については良
く知られているので本願明細書では詳細説明を省略した
が、図７で説明したプロセスと同様に形成することが出
来る。
【００８８】その後、上記周辺回路領域４０４と画像表
示領域４０３それぞれの内部配線、及びそれら両領域間
の相互配線をＡｌ等の金属薄膜配線４０５を用いて行
い、図９（ｂ）に示すように表示装置を完成させる。
示領域４０３それぞれの内部配線、及びそれら両領域間
の相互配線をＡｌ等の金属薄膜配線４０５を用いて行
い、図９（ｂ）に示すように表示装置を完成させる。
【００８９】図１０に周辺回路部４０４における薄膜半
導体集積回路の要部拡大平面図の一例を示す。図１０
（ａ）は前記実施例１を用いた場合を、図１０（ｂ）は
実施例２を用いた場合を示している。
導体集積回路の要部拡大平面図の一例を示す。図１０
（ａ）は前記実施例１を用いた場合を、図１０（ｂ）は
実施例２を用いた場合を示している。
【００９０】同図において、点線で囲まれた１０７及び
３０３はマトリクス状に区画配置された半導体単結晶部
（領域）、２０１はＴＦＴの活性領域、２０３はドレイ
ン領域、２０５はゲート電極、２０６はソースやドレイ
ン領域に設けられたコンタクト、４０５はＡＬ等の金属
配線を示している。
３０３はマトリクス状に区画配置された半導体単結晶部
（領域）、２０１はＴＦＴの活性領域、２０３はドレイ
ン領域、２０５はゲート電極、２０６はソースやドレイ
ン領域に設けられたコンタクト、４０５はＡＬ等の金属
配線を示している。
【００９１】このように使用目的に応じて使い分けたＴ
ＦＴ形成工程によって、性能面でもコスト面でも優れた
薄膜半導体集積回路装置及びそれを組み込んだ表示装置
の製造が可能になる。
ＦＴ形成工程によって、性能面でもコスト面でも優れた
薄膜半導体集積回路装置及びそれを組み込んだ表示装置
の製造が可能になる。
【００９２】例えば、前記実施例３では画像表示部４０
３の非晶質半導体の状態を維持して表示装置を製造した
が、それに限らず実施例１や２で述べた薄膜半導体集積
回路装置及びその製造方法をこの画像表示部４０３に適
用することも可能である。即ち、画像表示部４０３では
元来それを構成している電子回路部品である多数のＴＦ
Ｔが所定画素間隔に対応して極めて緻密なマトリクス状
に正確に規則正しく配置されているので、その特徴を利
用して実施例１や２でのマトリクス状に区画配置された
単結晶部を有しその単結晶部にその表面を活性領域とし
たＴＦＴを設けた薄膜半導体集積回路装置で上記画像表
示部４０３を構成する。その製造方法は実施例３と類似
しているので省略するが、この表示装置においては非晶
質半導体層の場合に比べ格段に表示特性が改善される。
また、画像表示部４０３の各ＴＦＴの電気的特性も揃え
ることが可能になるので、大画面で均一特性を持った表
示装置を実現することも可能である。
３の非晶質半導体の状態を維持して表示装置を製造した
が、それに限らず実施例１や２で述べた薄膜半導体集積
回路装置及びその製造方法をこの画像表示部４０３に適
用することも可能である。即ち、画像表示部４０３では
元来それを構成している電子回路部品である多数のＴＦ
Ｔが所定画素間隔に対応して極めて緻密なマトリクス状
に正確に規則正しく配置されているので、その特徴を利
用して実施例１や２でのマトリクス状に区画配置された
単結晶部を有しその単結晶部にその表面を活性領域とし
たＴＦＴを設けた薄膜半導体集積回路装置で上記画像表
示部４０３を構成する。その製造方法は実施例３と類似
しているので省略するが、この表示装置においては非晶
質半導体層の場合に比べ格段に表示特性が改善される。
また、画像表示部４０３の各ＴＦＴの電気的特性も揃え
ることが可能になるので、大画面で均一特性を持った表
示装置を実現することも可能である。
【００９３】また同様に、画像表示部４０３と周辺回路
部４０４との両方を、実施例１や２で説明したマトリク
ス状に区画配置された単結晶部を有しその単結晶部にそ
の表面を活性領域としたＴＦＴを設けた薄膜半導体集積
回路装置で構成することによって、全く同じ製造工程で
１枚の共通ガラス基板上に優れた特性の表示装置を製造
することができる。
部４０４との両方を、実施例１や２で説明したマトリク
ス状に区画配置された単結晶部を有しその単結晶部にそ
の表面を活性領域としたＴＦＴを設けた薄膜半導体集積
回路装置で構成することによって、全く同じ製造工程で
１枚の共通ガラス基板上に優れた特性の表示装置を製造
することができる。
【００９４】以上、種々の実施例をもとに本発明を説明
したが、次の事項も本発明の範疇に含まれる。
したが、次の事項も本発明の範疇に含まれる。
【００９５】（１）絶縁性基板と、該絶縁性基板上に形
成され単結晶粒の粒径が０．１μｍ〜２０μｍの大きさ
を持つ四族元素（Ｓｉ、Ｇｅ、Ｃ、Ｓｎ、Ｐｂのいずれ
か）またはそれらの混晶から成る半導体薄膜と、トラン
ジスタ活性領域が前記一つの結晶粒に形成されている薄
膜半導体集積回路装置。
成され単結晶粒の粒径が０．１μｍ〜２０μｍの大きさ
を持つ四族元素（Ｓｉ、Ｇｅ、Ｃ、Ｓｎ、Ｐｂのいずれ
か）またはそれらの混晶から成る半導体薄膜と、トラン
ジスタ活性領域が前記一つの結晶粒に形成されている薄
膜半導体集積回路装置。
【００９６】（２）絶縁性基板上に、非晶質の前記四族
薄膜を形成する工程と、該四族薄膜とは異なるＳｉ、Ｇ
ｅ、Ｃ、Ｓｎ、Ｐｂ、Ｎｉ、Ｃｏ、Ｃｕ、Ｐｄ、Ｐｔ、
Ａｇ、Ａｕ、Ｉｎ、Ｓｎ、Ａｌ、又はＳｂのいずれかの
元素、またはそれらの混晶からなる領域を、前記絶縁性
基板と前記非晶質四族薄膜との界面、あるいは前記非晶
質四族薄膜上、あるいは前記非晶質四族薄膜の内部、あ
るいはそれらいずれか複数の場所に形成する工程と、前
記非晶質四族薄膜を結晶化させる工程とを有する薄膜半
導体集積回路装置の製造方法。
薄膜を形成する工程と、該四族薄膜とは異なるＳｉ、Ｇ
ｅ、Ｃ、Ｓｎ、Ｐｂ、Ｎｉ、Ｃｏ、Ｃｕ、Ｐｄ、Ｐｔ、
Ａｇ、Ａｕ、Ｉｎ、Ｓｎ、Ａｌ、又はＳｂのいずれかの
元素、またはそれらの混晶からなる領域を、前記絶縁性
基板と前記非晶質四族薄膜との界面、あるいは前記非晶
質四族薄膜上、あるいは前記非晶質四族薄膜の内部、あ
るいはそれらいずれか複数の場所に形成する工程と、前
記非晶質四族薄膜を結晶化させる工程とを有する薄膜半
導体集積回路装置の製造方法。
【００９７】（３）絶縁性基板上に、長さ１００ｎｍ〜
２０μｍ、幅１００ｎｍ〜２０μｍ、厚さ１０ｎｍ〜１
μｍの矩形上の非晶質の前記四族薄膜領域を少なくとも
ひとつ形成する工程と、該矩形領域の一部に該四族薄膜
とは異なるＳｉ、Ｇｅ、Ｃ、Ｓｎ、Ｐｂ、Ｎｉ、Ｃｏ、
Ｃｕ、Ｐｄ、Ｐｔ、Ａｇ、Ａｕ、Ｉｎ、Ｓｎ、Ａｌ、又
はＳｂのいずれかの元素、またはそれらの混晶からなる
結晶化促進剤を被着して加熱処理することにより上記矩
形薄膜領域を部分的に単結晶化する工程と、該矩形領域
表面及び内部を活性領域としたトランジスタを形成する
工程とを有する薄膜半導体集積回路装置の製造方法。
２０μｍ、幅１００ｎｍ〜２０μｍ、厚さ１０ｎｍ〜１
μｍの矩形上の非晶質の前記四族薄膜領域を少なくとも
ひとつ形成する工程と、該矩形領域の一部に該四族薄膜
とは異なるＳｉ、Ｇｅ、Ｃ、Ｓｎ、Ｐｂ、Ｎｉ、Ｃｏ、
Ｃｕ、Ｐｄ、Ｐｔ、Ａｇ、Ａｕ、Ｉｎ、Ｓｎ、Ａｌ、又
はＳｂのいずれかの元素、またはそれらの混晶からなる
結晶化促進剤を被着して加熱処理することにより上記矩
形薄膜領域を部分的に単結晶化する工程と、該矩形領域
表面及び内部を活性領域としたトランジスタを形成する
工程とを有する薄膜半導体集積回路装置の製造方法。
【００９８】
【発明の効果】 薄膜半導体集積回路装置の素子材とな
るＳｉ薄膜において、ＴＦＴ活性領域となるマトリクス
状に区画配置された単結晶領域を低温で形成することが
でき、結晶粒界によるキャリア散乱を抑え高い移動度を
実現することができる。従って、単一ガラス基板上に一
体化した画像表示装置の画像表示部及び又は周辺回路部
を構成するＴＦＴに適用することによって高性能で例え
ば１５インチ以上の大面積の画像表示装置を作ることが
できる。
るＳｉ薄膜において、ＴＦＴ活性領域となるマトリクス
状に区画配置された単結晶領域を低温で形成することが
でき、結晶粒界によるキャリア散乱を抑え高い移動度を
実現することができる。従って、単一ガラス基板上に一
体化した画像表示装置の画像表示部及び又は周辺回路部
を構成するＴＦＴに適用することによって高性能で例え
ば１５インチ以上の大面積の画像表示装置を作ることが
できる。
【図１】 本発明の第１の実施例に関する薄膜半導体集
積回路装置の製造方法を示す図で、（ａ）及び（ｃ）は
その平面図、（ｂ）及び（ｄ）はその断面図である。
積回路装置の製造方法を示す図で、（ａ）及び（ｃ）は
その平面図、（ｂ）及び（ｄ）はその断面図である。
【図２】 （ａ）〜（ｃ）は本発明の第１の実施例に関
する薄膜半導体集積回路装置の製造方法を説明するため
の平面図である。
する薄膜半導体集積回路装置の製造方法を説明するため
の平面図である。
【図３】 （ａ）及び（ｂ）は本発明の第１の実施例に
関する薄膜半導体集積回路装置の製造方法を説明するた
めの断面図である。
関する薄膜半導体集積回路装置の製造方法を説明するた
めの断面図である。
【図４】 （ａ）及び（ｂ）は本発明の第１の実施例に
関する薄膜半導体集積回路装置の夫々平面図と断面図で
ある。
関する薄膜半導体集積回路装置の夫々平面図と断面図で
ある。
【図５】 （ａ）及び（ｂ）は本発明の第１の実施例を
説明するためのもので、それぞれ平面図及び特性測定図
である。
説明するためのもので、それぞれ平面図及び特性測定図
である。
【図６】 （ａ）及び（ｂ）は本発明の第１の実施例を
説明するためのＴＦＴの平面図である。
説明するためのＴＦＴの平面図である。
【図７】 （ａ）〜（ｆ）は本発明の第１の実施例を説
明するためのもので、ＴＦＴ製造工程毎の断面図であ
る。
明するためのもので、ＴＦＴ製造工程毎の断面図であ
る。
【図８】 （ａ）〜（ｆ）は本発明の第２の実施例に関
する半導体集積回路装置の製造方法を説明するもので、
（ａ）及び（ｆ）は平面図、（ｂ）〜（ｅ）は断面図で
ある。
する半導体集積回路装置の製造方法を説明するもので、
（ａ）及び（ｆ）は平面図、（ｂ）〜（ｅ）は断面図で
ある。
【図９】 （ａ）及び（ｂ）は本発明の第３の実施例に
関する画像表示装置及びその製造方法を説明するための
平面図である。
関する画像表示装置及びその製造方法を説明するための
平面図である。
【図１０】 （ａ）及び（ｂ）は本発明の第３の実施例
に関する画像表示装置に組み込まれる薄膜半導体集積回
路装置を説明するための要部平面図である。
に関する画像表示装置に組み込まれる薄膜半導体集積回
路装置を説明するための要部平面図である。
１０１、４０１...絶縁性基板、１０２、４０２...非晶
質半導体薄膜、１０３...結晶化促進材及びその被着領
域、１０４、１０５，１０６...非晶質半導体膜、１０
７...半導体単結晶部（単結晶粒）、１０８...結晶粒
界、２０１...ＴＦＴの活性領域、２０４...ゲート絶縁
膜、２０５...ゲート電極、３０１...矩形非晶質Ｓｉ薄
膜、３０２...結晶化促進材、３０３...矩形の半導体単
結晶部、３０４...矩形多結晶Ｓｉ薄膜、４０３...画像
表示部、４０４...周辺回路部、４０５...金属薄膜配
線。
質半導体薄膜、１０３...結晶化促進材及びその被着領
域、１０４、１０５，１０６...非晶質半導体膜、１０
７...半導体単結晶部（単結晶粒）、１０８...結晶粒
界、２０１...ＴＦＴの活性領域、２０４...ゲート絶縁
膜、２０５...ゲート電極、３０１...矩形非晶質Ｓｉ薄
膜、３０２...結晶化促進材、３０３...矩形の半導体単
結晶部、３０４...矩形多結晶Ｓｉ薄膜、４０３...画像
表示部、４０４...周辺回路部、４０５...金属薄膜配
線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１８Ｂ ６２０ (72)発明者 杉井 信之 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 山口 伸也 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 2H092 JA24 JA34 JA37 KA03 KA04 MA07 MA17 MA19 MA29 MA30 NA25 PA01 5C094 AA13 AA14 AA25 AA43 AA48 AA53 BA03 BA27 BA43 CA19 DA09 DA13 DB01 DB04 FA01 FB02 FB14 GB10 JA20 5F052 AA11 DA02 DB01 FA06 GB05 JA01 5F110 AA01 AA28 BB02 BB04 CC02 DD02 EE03 FF02 FF30 FF32 GG01 GG02 GG03 GG13 GG17 GG25 GG44 GG47 HJ01 HJ13 HJ23 HM14 NN02 NN22 NN23 NN24 PP10 PP13 PP23 PP34
Claims (17)
- 【請求項１】 絶縁基板上にマトリクス状に区画配置さ
れて堆積された複数の半導体単結晶部と上記半導体単結
晶部の表面に該表面を活性領域として設けられた薄膜半
導体回路素子とからなることを特徴とする薄膜半導体集
積回路装置。 - 【請求項２】 上記複数の半導体単結晶部の表面は（１
１０）面を呈し、各半導体単結晶部間は結晶粒界で互い
に結合されていることを特徴とする請求項１記載の薄膜
半導体集積回路装置。 - 【請求項３】 上記複数の半導体単結晶部はＧｅを含有
するＳｉからなり、上記薄膜半導体回路素子の活性領域
は上記半導体単結晶部の中心を含む領域に設けられてい
ることを特徴とする請求項１記載の薄膜半導体集積回路
装置。 - 【請求項４】 上記複数の半導体単結晶部は結晶化促進
金属を含有するＳｉからなり、上記薄膜半導体回路素子
の活性領域は上記半導体単結晶部の中心を除く領域に偏
心して設けられていることを特徴とする請求項１記載の
薄膜半導体集積回路装置。 - 【請求項５】 一つの共通の絶縁基板上に堆積された第
１半導体薄膜領域と第２半導体薄膜領域とに画像表示部
を構成する第１薄膜半導体回路素子と上記画像表示部を
駆動する周辺回路部を構成する第２薄膜半導体回路素子
とがそれぞれ設けられ、上記第１薄膜半導体回路素子と
上記第２薄膜半導体回路素子のうち少なくとも一方はそ
の活性領域が上記第１又は第２半導体薄膜領域にマトリ
クス状に区画配置された複数の半導体単結晶部に設けら
れていることを特徴とする画像表示装置。 - 【請求項６】 上記複数の半導体単結晶部の表面は（１
１０）面を呈していることを特徴とする請求項５記載の
画像表示装置。 - 【請求項７】 上記第１薄膜半導体回路素子及び第２薄
膜半導体回路素子はそれらの活性領域がそれぞれ上記第
１及び第２半導体薄膜領域にマトリクス状に区画配置さ
れた複数の半導体単結晶部に設けられていることを特徴
とする請求項５記載の画像表示装置。 - 【請求項８】 絶縁基板の第１表面上に堆積された非晶
質の第１半導体薄膜領域、上記第１半導体薄膜領域に形
成された画像表示部を構成する第１薄膜半導体回路素
子、上記絶縁基板の第２表面上に堆積されマトリクス状
に区画配置された複数の半導体単結晶部を有する多結晶
の第２半導体薄膜領域、及び上記第２半導体薄膜領域に
設けられ上記半導体単結晶部をその活性領域とし上記画
像表示部を駆動する周辺回路部を構成する第２薄膜半導
体回路素子とからなることを特徴とする画像表示装置。 - 【請求項９】 絶縁基板の表面上に形成された第１半導
体薄膜領域及び第２半導体薄膜領域と、上記第１半導体
薄膜領域に形成された画像表示部を構成する第１薄膜半
導体回路素子と、上記第２半導体薄膜領域に形成された
上記画像表示部を駆動する周辺回路部を構成する第２薄
膜半導体回路素子とを有し、上記第１半導体薄膜領域と
第２半導体薄膜領域のうち少なくとも一方は互いに分離
した細長い複数の第３半導体薄膜領域で構成され、かつ
上記第３半導体薄膜領域はその表面に細長く延在した半
導体単結晶部を有しており、上記半導体単結晶部を活性
領域として上記第１薄膜半導体回路素子または第２薄膜
半導体回路素子が設けられていることを特徴とする画像
表示装置。 - 【請求項１０】 上記半導体単結晶部の表面は（１１
０）面を呈していることを特徴とする請求項９記載の画
像表示装置。 - 【請求項１１】 上記細長く延在した半導体単結晶部の
平面形状は矩形であることを特徴とする請求項９記載の
画像表示装置。 - 【請求項１２】 上記複数の第３半導体薄膜領域は多結
晶で構成されていることを特徴とする請求項９記載の画
像表示装置。 - 【請求項１３】 上記半導体単結晶部の活性領域は１０
の１９乗atoms／立方ｃｍ未満の結晶化促進金属を含有
していることを特徴とする請求項９記載の画像表示装
置。 - 【請求項１４】 絶縁基板の第１表面上に堆積された非
晶質の第１半導体薄膜領域、上記第１半導体薄膜領域に
形成された画像表示部を構成する第１薄膜半導体回路素
子、上記絶縁基板の第２表面上に堆積され互いに分離し
た細長い複数の第２半導体薄膜領域、上記複数の第２半
導体薄膜領域はそれぞれその表面に細長く延在した半導
体単結晶部を有している、及び上記複数の第２半導体薄
膜領域に設けられ上記半導体単結晶部をその活性領域と
し上記画像表示部を駆動する周辺回路部を構成する第２
薄膜半導体回路素子とからなることを特徴とする画像表
示装置。 - 【請求項１５】 絶縁体の上部に堆積された半導体回路
素子を形成するための非晶質の薄膜半導体層の表面に結
晶化促進材をマトリクスにおける各格子点の位置に被着
し、上記薄膜半導体層を加熱処理して上記薄膜半導体層
を結晶化することを特徴とする薄膜半導体集積回路装置
の製造方法。 - 【請求項１６】 絶縁体の上部に堆積された半導体回路
素子を形成するための非晶質の薄膜半導体層の表面に結
晶化促進材をマトリクスの各格子点の位置に被着し、上
記各格子点近傍の上記薄膜半導体層を単結晶化して互い
に結晶粒界で区画結合されたマトリクス状の複数の半導
体単結晶部を形成するように上記薄膜半導体層を加熱処
理することを特徴とする薄膜半導体集積回路装置の製造
方法。 - 【請求項１７】 絶縁体の上部に堆積され両端部間に細
長い部分を有する半導体回路素子形成用の複数の非晶質
半導体層の上記端部の一方に部分的に結晶化促進材を被
着した後、加熱処理することによって上記非晶質半導体
層に半導体単結晶部を形成することを特徴とする薄膜半
導体集積回路装置の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP2000164707A JP2001345451A (ja) | 2000-05-30 | 2000-05-30 | 薄膜半導体集積回路装置、それを用いた画像表示装置、及びその製造方法 |
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| US09/811,561 US6727514B2 (en) | 2000-05-30 | 2001-03-20 | Thin-film semiconductor integrated circuit device and picture display device with using thereof and manufacturing method thereof |
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| JP2000164707A JP2001345451A (ja) | 2000-05-30 | 2000-05-30 | 薄膜半導体集積回路装置、それを用いた画像表示装置、及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2001345451A true JP2001345451A (ja) | 2001-12-14 |
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ID=18668290
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| TW (1) | TW591722B (ja) |
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- 2001-03-17 KR KR1020010013881A patent/KR100783224B1/ko not_active IP Right Cessation
- 2001-03-20 TW TW090106488A patent/TW591722B/zh not_active IP Right Cessation
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