KR100721956B1 - 다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판표시 장치 및 이들을 제조하는 방법 - Google Patents

다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판표시 장치 및 이들을 제조하는 방법 Download PDF

Info

Publication number
KR100721956B1
KR100721956B1 KR1020050122627A KR20050122627A KR100721956B1 KR 100721956 B1 KR100721956 B1 KR 100721956B1 KR 1020050122627 A KR1020050122627 A KR 1020050122627A KR 20050122627 A KR20050122627 A KR 20050122627A KR 100721956 B1 KR100721956 B1 KR 100721956B1
Authority
KR
South Korea
Prior art keywords
layer
region
silicon layer
amorphous silicon
pattern layer
Prior art date
Application number
KR1020050122627A
Other languages
English (en)
Inventor
양태훈
이기용
서진욱
박병건
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020050122627A priority Critical patent/KR100721956B1/ko
Priority to US11/636,964 priority patent/US7749873B2/en
Priority to EP06256351A priority patent/EP1798759A3/en
Priority to JP2006336134A priority patent/JP5186105B2/ja
Priority to CN200610166981A priority patent/CN100585838C/zh
Application granted granted Critical
Publication of KR100721956B1 publication Critical patent/KR100721956B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/12—Light sources with substantially two-dimensional radiating surfaces
    • H05B33/22—Light sources with substantially two-dimensional radiating surfaces characterised by the chemical or physical composition or the arrangement of auxiliary dielectric or reflective layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/10—Apparatus or processes specially adapted to the manufacture of electroluminescent light sources
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst

Abstract

본 발명은 기판에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층상에 제1패턴층, 제2패턴층 및 금속 촉매층을 형성할 때, 상기 금속 촉매층의 금속 촉매가 상기 비정질 실리콘층으로 확산되도록 하는 영역의 면적이 400㎛2 이상이 되도록 상기 제1패턴층 및 제2패턴층을 형성하고, 상기 확산된 금속 촉매에 의해 시드 영역을 결정화하고, 상기 시드 영역을 이용하여 결정화 영역을 형성한 후, 상기 결정화 영역에 반도체층을 형성하여 특성이 우수한 박막트랜지스터를 제조하고, 상기 박막트랜지스터를 이용하여 평판 표시 장치를 제조하는 다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판 표시 장치 및 이들을 제조하는 방법에 관한 것이다.
SGS 결정화법, 결정화 영역

Description

다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판 표시 장치 및 이들을 제조하는 방법{Polycrystalline silicon layer, Flat panel display using the polyscrystalline silicon layer and Method for fabricating the same}
도 1a 내지 도 1f는 본 발명의 일 실시 예에 따른 다결정 실리콘층을 형성하는 방법을 도시한 단면도들이다.
도 2a 내지 도 2f는 본 발명의 다른 일 실시 예에 따른 다결정 실리콘층을 형성하는 방법을 도시한 단면도들이다.
도 3은 본 발명의 일 실시예에 의해 결정화된 시드 영역과 결정화 영역을 나타내는 평면도이다.
도 4a 내지 도 4d는 본 발명의 시드 영역의 면적에 따른 결정화 영역의 결정화 길이를 나타내는 사진들이다.
도 5는 상기 도 4a 내지 도 4d의 결정화 영역의 성장 길이를 그래프화한 그래프이다.
도 6a 및 도 6b는 본 발명의 결정화 영역에 반도체층을 형성하여 평판 표시 장치를 제조하는 공정을 보여주는 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100,200 : 기판 110,210 : 버퍼층
120,220 : 비정질 실리콘층 130,230 : 제1패턴층
140,240 : 제2패턴층 150,250 : 금속 촉매층
170,270,310 : 시드 영역 190,290,330 : 결정화 영역
340 : 저각입계 350 : 고각입계
본 발명은 다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판 표시 장치 및 이들을 제조하는 방법에 관한 것으로, 보다 자세하게는 비정질 실리콘층을 다결정 실리콘층으로 결정화할 때, SGS 결정화법으로 결정화되는 시드 영역의 면적이 400㎛2 이상이 되도록 하고, 상기 시드 영역의 결정성이 성장하여 결정화 영역으로 결정화하도록 한 후, 상기 결정화 영역을 반도체층으로 패터닝하고, 상기 반도체층을 이용하여 평판 표시 장치를 형성하는 다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판 표시 장치 및 이들을 제조하는 방법에 관한 것이다.
유기 전계 발광 소자(Organic electroluminescence device) 등과 같은 평판 표시 장치에 사용되는 박막 트랜지스터는 일반적으로 유리, 석영 등의 투명 기판에 비정질(amorphous) 실리콘을 증착시키고, 상기 비정질 실리콘을 탈수소처리한 후, 채널을 형성하기 위한 불순물을 이온주입하고, 상기 비정질 실리콘을 결정화하여 다결정 실리콘층을 형성한 후, 이를 패터닝하여 반도체층을 형성한다.
상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 방법은 고상 결정화법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등이 있는데, 고상 결정화법은 비정질 실리콘층을 박막트랜지스터가 사용되는 표시 소자의 기판을 형성하는 물질인 유리의 변형 온도인 약 700℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이고, 엑시머 레이저 결정화법은 엑시머 레이저를 실리콘 층에 주사하여 매우 짧은 시간동안 국부적으로 높은 온도로 가열하여 결정화하는 방법이고, 금속 유도 결정화법은 니켈, 팔라듐, 금, 알루미늄 등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속에 의해 비정질 실리콘이 폴리 실리콘을 상변화가 유도되는 현상을 이용하는 방법이고, 금속 유도 측면 결정화법은 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 실리콘의 결정화를 유도하는 방법을 이용하여 실리콘층을 결정화시키는 방법이다.
그러나, 상기의 결정화 방법들로 결정화된 다결정 실리콘층들은 결정립의 크기의 불균일 및 결정립계의 불규칙적 분포에 의해 문턱 전압과 오프-특성 등과 같은 박막트랜지스터의 특성이 불균일하다는 단점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 박막트랜지스터가 형성되지 않는 소정 영역을 SGS 결정화법으로 결정화하고, 상기 SGS 결정화법으로 결정화된 소정 영역의 결정성을 박막트랜지스터가 형성될 영역으로 전파시켜 결정화시킴으로서 결정립 크기의 균일성 및 결정립계의 규칙적인 분포를 획득하여 특성이 우수한 다결정 실리콘층 및 이를 이용한 평판 표시 장치를 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 기판; 및 상기 기판상에 위치하고, 면적이 400㎛2 이상인 시드 영역과 상기 시드 영역에서 성장한 결정화 영역을 포함하는 것으로 다결정 실리콘층에 의해 달성된다.
또한, 본 발명의 상기 목적은 기판상에 비정질 실리콘층을 형성하는 단계; 상기 기판상에 상기 비정질 실리콘층의 면적이 400㎛2 이상으로 노출되도록 제1패턴층를 형성하는 단계; 상기 제1패턴층에 의해 노출된 상기 비정질 실리콘층과 접촉하는 제2패턴층를 형성하는 단계; 상기 제2패턴층상에 금속 촉매층을 형성하는 단계; 및 상기 기판을 열처리하여 상기 노출된 비정질 실리콘층에 시드를 형성하고, 상기 시드에 의해 상기 노출된 비정질 실리콘층이 시드 영역으로 결정화되고, 상기 노출된 비정질 실리콘층 이외의 영역은 상기 시드 영역의 결정성이 성장함으로써 결정화 영역으로 결정화하는 단계로 이루어진 다결정 실리콘층 제조 방법에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 기판상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층상에 제2패턴층를 형성하는 단계; 상기 기판상에 상기 제2패턴층의 면적이 400㎛2 이상으로 노출되도록 제1패턴층를 형성하는 단계; 상기 기판상에 금속 촉매층을 형성하는 단계; 및 상기 기판을 열처리하여 상기 노출된 제2패턴층에 대응하는 상기 비정질 실리콘층에 시드를 형성하고, 상기 시드에 의해 상기 노출된 제2패턴층에 대응하는 비정질 실리콘층이 시드 영역으로 결정화되고, 상기 노출된 제2패턴층에 대응하는 비정질 실리콘층 이외의 영역은 상기 시드 영역의 결정성이 성장함으로써 결정화 영역으로 결정화하는 단계로 이루어진 다결정 실리콘층 제조 방법에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 기판; 상기 기판상에 위치하고, 면적이 400㎛2 이상인 시드 영역과 상기 시드 영역에서 성장한 결정화 영역을 패터닝하되, 상기 결정화 영역의 성장 방향과 길이 방향이 수직 또는 평행한 반도체층; 상기 반도체층상에 위치하되 절연된 게이트 전극; 및 상기 반도체층과 콘택하되 상기 게이트 전극과 절연된 소오스/드레인 전극으로 이루어진 평판 표시 장치에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 기판상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층의 면적이 400㎛2 이상으로 노출되도록 하는 제1패턴층를 형성하는 단계; 상기 제1패턴층이 형성된 기판상에 제2패턴층 및 금속 촉매층을 형성하는 단계; 상기 기판을 열처리하여 상기 노출된 비정질 실리콘층을 시드 영역으로 결정화하고, 상기 시드 영역을 이용하여 상기 노출된 비정질 실리콘층 이외의 영역을 결정화 영역으로 결정화하는 단계; 상기 결정화 영역을 패터닝하여 반도체층을 형성하는 단계; 상기 반도체층상에 게이트 절연막, 게이트 전극 및 소오스/드레인 전극을 형성하는 단계; 및 상기 소오스/드레인 전극과 연결된 제1전극을 형성하는 단계로 이루어진 평판 표시 장치 제조 방법에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 기판상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층상에 제2패턴층를 형성하는 단계; 상기 제2패턴층상에 면적이 400㎛2 이상으로 노출되도록 제1패턴층를 형성하는 단계; 상기 기판상에 금속 촉매층을 형성하는 단계; 상기 기판을 열처리하여 상기 노출된 제2패턴층에 대응하는 비정질 실리콘층을 시드 영역으로 결정화하고, 상기 시드 영역을 이용하여 상기 노출된 제2패턴층에 대응하는 비정질 실리콘층 이외의 영역을 결정화 영역으로 결정화하는 단계; 상기 결정화 영역을 패터닝하여 반도체층을 형성하는 단계; 상기 반도체층상에 게이트 절연막, 게이트 전극 및 소오스/드레인 전극을 형성하는 단계; 및 상기 소오스/드레인 전극과 연결된 제1전극을 형성하는 단계로 이루어진 평판 표시 장치 제조 방법에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다. 또한 도면들에 있어서, 층 및 영역의 길이, 두께등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1f는 본 발명의 일 실시 예에 따른 다결정 실리콘층을 형성하는 방법을 도시한 단면도들이다.
도 1a를 참조하여 설명하면, 유리 또는 플라스틱과 같은 투명한 절연 기판(100)상에 버퍼층(buffer)(110)을 형성한다.
이때, 상기 버퍼층(110)은 상기 기판에서 발생하는 수분 또는 불순물이 이후 형성되는 소자에 확산하는 것을 방지하거나, 결정화시 열의 전달의 속도를 조절함으로서, 반도체층의 결정화가 잘 이루어질 수 있도록 하는 역활을 한다.
이어서, 상기 버퍼층(110)상에 비정질 실리콘층(120)을 물리적 기상 증착법(Physical Vapor Deposition) 또는 화학적 기상 증착법(Chemical Vapor Deposition)으로 형성한다.
도 1b를 참조하여 설명하면, 상기 비정질 실리콘층(120)상에 금속 촉매을 확산시키지 않는 실리콘 산화막을 포함하고 있는 제1패턴층(130)를 형성한다.
이때, 상기 제1패턴층(130)은 상기 비정질 실리콘층(120)의 소정 영역을 노출시키도록 형성한다.
또한, 상기 제1패턴층(130)는 50 내지 5000Å의 두께로 형성되는 것이 바람직하다.
도 1c를 참조하여 설명하면, 상기 제1패턴층(130)이 형성된 기판 전면상에 제2패턴층(140)을 형성한다.
이때, 상기 제2패턴층(140)은 금속 촉매의 확산이 가능하도록 실리콘 질화막을 포함하고 있고, 그 두께는 50 내지 5000Å로 형성되는 것이 바람직하다.
또한, 상기 제2패턴층(140)은 상기 제1패턴층(130)에 의해 노출된 비정질 시리콘층(120)을 완전히 덮도록 형성해야 한다.
도 1d를 참조하여 설명하면, 상기 제2패턴층(140)상에 금속 촉매층(150)을 형성한다.
이때, 상기 금속 촉매층(150)은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Cr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상을 이용하여 형성한다.
또한, 상기 금속 촉매층(150)은 1011 내지 1015 atoms/cm2의 농도로 형성하는 것이 바람직하다. 이는 상기 금속 촉매층(150)의 농도에 따라 상기 비정질 실리콘층(120)의 결정화 정도가 달라지게 되는데, 너무 높은 농도로 상기 금속 촉매층(150)을 형성하는 경우에는 다결정 실리콘층의 결정립 크기가 작아질 뿐만 아니라 다결정 실리콘층에 잔류하는 금속 촉매의 양이 증가하여 다결정 실리콘층의 특성을 저하시키는 등의 문제를 일으키고, 너무 낮은 농도로 상기 금속 촉매층(150)을 형성하는 경우에는, 현재 증착 장치로는, 균일하게 증착하는 것이 어려울 뿐만 아니라 상기 금속 촉매층(150)의 결정화에 필요한 시드(결정화 핵)가 충분히 형성되지 않는 등의 문제를 일으킨다.
도 1e를 참조하여 설명하면, 상기 비정질 실리콘층(120), 제1패턴층(130), 제2패턴층(140) 및 금속 촉매층(150)이 형성된 기판을 열처리하여, 상기 금속 촉매층(150) 내의 금속 촉매를 상기 비정질 실리콘층(120)의 소정 영역으로 확산(160)시킨다.
이때, 상기 확산된 금속 촉매는 시드(도시 안함)를 형성하고, 상기 시드에 의해 상기 비정질 실리콘층(120)의 소정 영역을 시드 영역(170)으로 결정화한다.
이때, 상기 시드 영역(170)은 상기 금속 촉매의 확산(160)에 영향을 받게 되는데, 상기 금속 촉매의 확산(160)이 상기 제2패턴층(140)에서는 쉽게 일어날 수 있는 반면, 상기 제1패턴층(130)에서는 일어나지 않음으로서 형성된다.
이때, 상기 시드는 열처리에 의해 금속 촉매층(150)의 금속 촉매가 비정질 실리콘층(120)으로 확산하여 생성된 것이다. 따라서, 상기 시드 영역(170)에는 결정화 후에도 금속 촉매가 존재하게 되는데, 1×1013 atoms/cm2 이하의 농도로 존재하게 된다.
이때, 상기 시드 영역(170)은 SGS 결정화법으로 결정화된 다결정 실리콘층이다. 즉, 상기에서 상술한 바와 같이 비정질 실리콘층, 금속 촉매가 확산 가능한 제2패턴층 및 금속 촉매층이 순차적으로 적층되어 있고, 이를 열처리하여 상기 금속 촉매가 상기 제2패턴층를 통과하여 상기 비정질 실리콘층에 확산한 후, 시드를 형성하고, 상기 시드에 의해 상기 비정질 실리콘층이 결정화되는 결정화법을 SGS 결정화법이라 정의한다.
이때, 상기 시드 영역(170)의 다결정 실리콘층은 상기 시드를 중심으로 방사형으로 성장함으로서 결정립의 모양이 원형에 가깝게 형성되고, 이로 인해 결정립계도 원형에 가깝게 형성된다. 상기 시드 영역(170)에는 복수 개의 결정립이 형성되는데, 상기 시드가 형성되는 위치 및 개수를 제어할 수 없다. 따라서, 상기 시드 영역(170) 내에서 결정 성장 방향이 무작위적으로 발생하고 이에 따라 상기 시드 영역(170) 내에 형성된 결정립계의 방향은 무작위적으로 형성된다.
도 1f를 참조하여 설명하면, 제1패턴층(130) 하부의 비정질 실리콘층이 상기 시드 영역(170)의 결정성의 성장(180)하여 결정화 영역(190)을 형성한다.
이때, 상기 결정화 영역(190)은 상기 시드 영역(170)에 직접적인 영향을 받게 된다. 즉, 상기 결정화 영역(190)은 상기 시드 영역(170)의 결정성의 전파에 의해 성장(180)을 하게 됨으로써 시드 영역(170)의 결정 크기 및 결정화 방향 등의 영향을 받게 된다.
그러나, 상기 결정화 영역(190)에는 상기 시드 영역(170)과 같은 시드가 형성되지 않음으로 금속 촉매는 거의 존재하지 않게 된다.
또한, 상기 결정화 영역(190)의 결정립계는 상기 시드 영역(170)을 중심으로하여 방사형으로 형성된다.
이때, 상기 시드 영역(170) 및 결정화 영역(190)을 결정화할 때의 온도는 400 내지 800℃ 범위 내에서 실시하며, 결정화 시간은 1분 내지 3000분 동안 진행할 수 있다.
도 2a 내지 도 2f는 본 발명의 다른 일 실시 예에 따른 다결정 실리콘층을 형성하는 방법을 도시한 단면도들이다.
도 2a를 참조하여 설명하면, 유리 또는 플라스틱과 같은 투명한 절연 기판(200)상에 버퍼층(210)을 형성한다.
이때, 상기 버퍼층(210)은 상기 기판에서 발생하는 수분 또는 불순물이 이후 형성되는 소자에 확산하는 것을 방지하거나, 결정화시 열의 전달의 속도를 조절함으로서, 반도체층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
이어서, 상기 버퍼층(210)상에 비정질 실리콘층(220)을 물리적 기상 증착법 또는 화학적 기상 증착법으로 형성한다.
도 2b를 참조하여 설명하면, 상기 비정질 실리콘층(220)상에 금속 촉매가 확산할 수 있는 제2패턴층(240)을 형성한다.
이때, 상기 제2패턴층(240)은 실리콘 질화막을 포함하고 있고, 그 두께는 50 내지 5000Å로 형성되는 것이 바람직하다.
도 2c를 참조하여 설명하면, 상기 제2패턴층(240)상에 상기 제2패턴층(240)의 소정 영역을 노출시켜 하부의 비정질 실리콘층(220)이 상기 제2패턴층(240)을 통해 노출되도록 제1패턴층(230)을 형성한다.
이때, 상기 제1패턴층(230)은 금속 촉매를 확산시키지 않는 실리콘 산화막을 포함하고 있고, 50 내지 5000Å의 두께로 형성되는 것이 바람직하다.
도 2d를 참조하여 설명하면, 상기 제1패턴층(230) 및 제2패턴층(240)이 형성된 기판상에 금속 촉매층(250)을 형성한다.
이때, 상기 금속 촉매층(250)은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Cr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상을 이용하여 형성한다.
또한, 상기 금속 촉매층(250)은 1011 내지 1015 atoms/cm2의 농도로 형성하는 것이 바람직하다. 이는 상기 금속 촉매층(250)의 농도에 따라 상기 비정질 실리콘층(220)의 결정화 정도가 달라지게 되는데, 너무 높은 농도로 상기 금속 촉매층(250)을 형성하는 경우에는 다결정 실리콘층의 결정립 크기가 작아질 뿐만 아니라 다결정 실리콘층에 잔류하는 금속 촉매의 양이 증가하여 다결정 실리콘층의 특성을 저하시키는 등의 문제를 일으키고, 너무 낮은 농도로 상기 금속 촉매층(250)을 형성하는 경우에는, 현재 증착 장치로는, 균일하게 증착하는 것이 어려울 뿐만 아니라 상기 금속 촉매층(250)의 결정화에 필요한 시드(결정화 핵)가 충분히 형성되지 않는 등의 문제를 일으킨다.
도 2e를 참조하여 설명하면, 상기 비정질 실리콘층(220), 제1패턴층(230), 제2패턴층(240) 및 금속 촉매층(250)이 형성된 기판을 열처리하여, 상기 금속 촉매층(250) 내의 금속 촉매를 상기 비정질 실리콘층(220)의 소정 영역으로 확산(260)시킨다.
이때, 상기 확산된 금속 촉매는 시드(도시 안함)를 형성하고, 상기 시드에 의해 상기 비정질 실리콘층(220)의 소정 영역을 시드 영역(270)으로 결정화한다.
이때, 상기 시드 영역(270)은 상기 금속 촉매의 확산(260)에 영향을 받게 되는데, 상기 금속 촉매의 확산(260)이 상기 제2패턴층(240)에서는 쉽게 일어날 수 있는 반면, 상기 제1패턴층(230)에서는 일어나지 않음으로써 형성된다. 즉, 상기 금속 촉매층(250) 중 상기 제1패턴층(230)에 형성된 금속 촉매는 확산하지 못하지만, 상기 제2패턴층(240)상에 증착된 금속 촉매는 쉽게 확산하여 상기 비정질 실리콘층(220)으로 확산이 가능하게 된다.
이때, 상기 시드 영역(270)의 다결정 실리콘층은 상기 시드를 중심으로 방사형으로 성장함으로써 결정립의 모양이 원형에 가깝게 형성되고, 이로 인해 결정립계도 원형에 가깝게 형성된다. 상기 시드 영역(270)에는 복수 개의 결정립이 형성되는데, 상기 시드가 형성되는 위치 및 개수를 제어할 수 없다. 따라서, 상기 시드 영역(270) 내에서 결정 성장 방향이 무작위적으로 발생하고 이에 따라 상기 시드 영역(270) 내에 형성된 결정립계의 방향은 무작위적으로 형성된다.
도 2f를 참조하여 설명하면, 상기 제1패턴층(230) 하부에 위치한 비정질 실리콘층이 상기 시드 영역(270)의 결정성의 성장(280)으로 결정화되어 결정화 영역(290)을 형성한다.
이때, 상기 결정화 영역(290)은 상기 시드 영역(270)에 직접적인 영향을 받게 된다. 즉, 상기 결정화 영역(290)은 상기 시드 영역(270)의 결정성의 성장(280)으로 결정화하게 됨으로써 시드 영역(270)의 결정 크기 및 결정화 방향 등의 영향을 받게 된다.
또한, 상기 결정화 영역(290)의 결정립계는 상기 시드 영역(270)을 중심으로하여 방사형으로 형성된다.
이때, 상기 시드 영역(270) 및 결정화 영역(290)을 결정화할 때의 온도는 400 내지 800℃ 범위 내에서 실시하며, 결정화 시간은 1분 내지 3000분 동안 진행 할 수 있다.
도 3은 본 발명의 일 실시예에 의해 결정화된 시드 영역과 결정화 영역을 나타내는 평면도이다.
도 3를 참조하여 설명하면, 상기 도 1a 내지 도 1f 또는 도 2a 내지 도 2f에서 상술한 바와 같은 방법으로 비정질 실리콘층을 다결정 실리콘층으로 결정화하고, 금속 촉매층, 제1패턴층 및 제2패턴층을 제거한 후의 평면도를 도시하였다.
상기 비정질 실리코층, 제1패턴층, 제2패턴층 및 금속 촉매층이 형성된 기판을 열처리하게 되면, 상기 제1패턴층 및 제2패턴층에 의해 상기 금속 촉매층의 금속 촉매가 선택적으로 확산하게 되고, 그로 인해 상기 비정질 실리콘층의 소정 영역에 소정의 시드(결정화 핵)이 형성된다. 상기 시드에 의해 상기 비정질 실리콘층의 소정 영역은 시드 영역(310)을 형성하게 된다.
이때, 본 발명의 실시 예들에서는 상기 시드 영역(310)이 네 변의 길이가 동일한 정사각형을 형성하였다. 이는 상기 제1패턴층 및 제2패턴층, 특히 제1패턴층의 형상을 정사각형으로 형성함으로서 가능하다. 필요하다면 상기 시드 영역(310)을 다른 형태(예컨데, 삼각형, 사각형, 다각형 또는 원형)로 형성하여도 무방하다.
이때, 상기 시드 영역(310)은 상기에서도 상술한 바와 같이 상기 시드를 중심으로 결정이 성장한 SGS 결정화법으로 결정화된 영역이고, 이로 인해 상기 시드 영역(310)의 내부의 결정립계는 무질서하게 형성된다.
따라서, 상기 시드 영역(310)을 패터닝하여 박막트랜지스터의 반도체층을 형성하는 경우에는 상기 박막트랜지스터 특성이 불균일해지게 된다. 이는 상기에서도 상술한 바와 같이 금속 촉매와 같은 불순물, 시드 및 무작위적으로 형성된 결정립계에 의해서이다.
그러나, 상기 시드 영역(310)에서 시드 영역(310)을 중심으로 방사형으로 성장(320)한 결정화 영역(330)은 상기 시드 영역(310)과는 다르다.
즉, 상기 결정화 영역(330)은 상기 시드 영역(310)으로부터 성장(320)함으로써 일정한 방향으로 결정립이 성장하게 되고, 이로 인해 결정화 영역(330) 내의 저각입계(Low Angle Grain Boundary)(340) 역시 일정한 방향, 즉, 상기 시드 영역(310)을 중심으로 방사형으로 형성되게 되고, 고각입계(High Angle Grain Boundary)(350)는 상기 결정화 영역(330)의 경계 영역이 된다. 즉, 상기 고각입계(350)는 다른 시드 영역에서 성장된 다른 결정화 영역 또는 결정화되지 않는 비정질 실리콘층과 경계선이 되는 결정립계이고, 상기 저각입계(340)는 단일 결정화 영역 내부에서 서로 다른 결정성을 갖는 결정립의 경계선이 된다.
따라서, 도 3에서 도시한 바와 같이 성장(320) 방향(즉, 저각입계(340)의 방향)과 길이 방향이 동일해지도록 상기 결정화 영역(330) 내의 소정 영역(360)을 패터닝하여 박막트랜지스터의 반도체층을 형성하게 되면, 상기 반도체층은 채널에서 캐리어(Carrier)가 이동하는 방향과 동일한 결정 방향을 갖는 결정립을 가지게 됨으로써 거의 유사한 특성을 가지게 될 뿐만 아니라, 상기 결정화 영역(330) 내의 결정립의 특성에 따라 단결정에 가까운 특성을 갖게 될 수 있어 특성이 우수하고, 특성의 산포 균일성이 우수한 박막트랜지스터를 얻을 수 있다.
또한, 도에서는 도시 하지 않았지만, 상기 성장(320) 방향(즉, 저각입계 (340)의 방향)과 길이 방향이 수직 해지도록 상기 결정화 영역(330) 내의 소정 영역을 패터닝하여 박막트랜지스터의 반도체층을 형성할 수 있다.
상기 성장(320) 방향과 수직하도록 패터닝된 반도체층을 갖는 박막트랜지스터는 비록 반도체층 내부(특히, 채널 영역 내부)에 결정립계가 존재하여 결정립계가 존재하지 않는 반도체층을 포함하는 박막트랜지스터에 비해 전자 이동도가 낮는 등의 단점이 있으나 복수 개의 박막트랜지스터 간의 특성 균일성은 더 우수해질 수 있다.
도 4a 내지 도 4d는 본 발명의 시드 영역의 면적에 따른 결정화 영역의 결정화 길이를 나타내는 사진들이다.
도 4a 내지 도 4d를 참조하여 설명하면, 상기 도 1a 내지 도 1f 또는 도 2a 내지 도 2f에서 형성하는 상기 시드 영역(170,270)을 다른 면적으로 형성하고, 각각의 시드 영역(170,270)에서 성장하는 결정화 영역(190,290)을 형성하였다.
이때, 상기 도 4a의 상부에는 시드 영역(410)을 가로 및 세로를 각각 10㎛의 길이로 즉, 100㎛2으로 형성하였고, 하부에는 상기 시드 영역(420)을 가로 및 세로를 각각 20㎛의 길이로 즉, 400㎛2으로 형성하였다.
또한, 상기 도 4b의 상부에는 시드 영역(430)을 가로 및 세로를 각각 30㎛의 길이로 즉, 900㎛2으로 형성하였고, 하부에는 상기 시드 영역(440)을 가로 및 세로를 각각 40㎛의 길이로 즉, 1600㎛2으로 형성하였다.
또한, 상기 도 4c의 상부에는 시드 영역(450)을 가로 및 세로를 각각 50㎛의 길이로 즉, 2500㎛2으로 형성하였고, 하부에는 상기 시드 영역(460)을 가로 및 세로를 각각 60㎛의 길이로 즉, 3600㎛2으로 형성하였다.
또한, 상기 도 4d의 상부에는 시드 영역(470)을 가로 및 세로를 각각 70㎛의 길이로 즉, 4900㎛2으로 형성하였고, 하부에는 상기 시드 영역(480)을 가로 및 세로를 각각 80㎛의 길이로 즉, 6400㎛2으로 형성하였다.
이때, 상기 도 4a의 상부에 형성된 100㎛2의 면적을 갖는 ㅍ 영역(410)에서는 결정화 영역이 형성되지 않는 반면 상기 도 4a의 하부에 형성된 400㎛2의 면적 이상을 갖는 시드 영역(420)에서는 결정화 영역(490)이 형성되기 시작하는 것을 볼 수 있다.
이는, 상기 결정화 영역(490)의 성장은 상기 시드 영역(420,430,440,450,460,470,480)의 면적에 직접적인 영향을 받게 된다는 것을 알 수 있다.
도 5는 상기 도 4a 내지 도 4d의 결정화 영역의 성장 길이를 그래프화한 그래프이다.
도 5를 참조하여 설명하면, 상기 시드 영역(410,420,430,440,450,460,470,480)의 면적이 각각 100㎛2, 400㎛2, 900㎛2, 1600㎛ 2, 2500㎛2, 3600㎛2, 4900㎛2 및 6400㎛2인 경우, 성장 길이는 각각 0, 약 5㎛, 약 15㎛, 약 20㎛, 약 25㎛, 약 50㎛, 약 100㎛ 및 약 110㎛인 것을 알 수 있다.
즉, 기판상에 비정질 실리콘층을 결정화할 때, SGS 결정화법으로 결정화되고, 정사각형인 시드 영역(410,420,430,440,450,460,470,480)은 적어도 400㎛2이상의 면적으로 형성되어야 결정화 영역(490)이 형성된다는 것을 알 수 있다.
따라서, 상기 도 1a 내지 도 1f 또는 상기 도 2a 내지 도 2f를 참조하여 설명한 바와 같이 비정질 실리콘층을 다결정 실리콘층으로 결정화할 때, 시드 영역(170,270)이 최소한 400㎛2 이상의 면적을 갖도록 제1패터닝층(130,230) 및 제2패터닝층(140,240)을 형성해야 하는 것을 알 수 있다.
도 6a 및 도 6b는 본 발명의 제2결정화 영역에 반도체층을 형성하여 평판 표시 장치를 제조 하는 공정을 보여주는 단면도들이다.
도 6a 및 도 6b를 참조하여 설명하면, 기판상에 스캔 라인(510), 데이터 라인(520) 및 공통 전원 라인(530)이 형성되어 정의되어지는 단위 픽셀 내부의 소정 영역에 반도체층(540a, 540b)을 형성함에 있어, 우선 상기 반도체층(540a, 540b)을 형성할 영역을 먼저 결정하고, 상기 기판상에 비정질 실리콘층을 형성한다.
이어서, 상기 비정질 실리콘층상에 상기에서 상술한 바와 같은 방법으로 제1패턴층, 제2패턴층 및 금속 촉매층을 형성한다.
이때, 상기 제1패턴층, 제2패턴층 및 금속 촉매층은 상기 반도체층(540a, 540b)이 형성되어질 영역 및 상기 반도체층(540a,540b)의 길이 방향에 의해 결정되 어진다. 즉, 도 6a에서 도시한 바와 같은 위치 및 방향으로 상기 반도체층(540a,540b)을 형성하기 위해서는 시드 영역(545)을 먼저 형성하고, 상기 시드 영역(545)에서 성장한 결정화 영역(547)의 패터닝하여 형성하기 때문이다.
따라서, 상기 반도체층(540a,540b)이 형성되는 위치 및 방향에 따라 상기 시드 영역(545)이 형성되고, 이에 따라 상기 제1패턴층, 제2패턴층 및 금속 촉매층이 형성되어질 것이다. 다만, 상기 반도체층(540a,540b)은 상기 결정화 영역(547) 내부에 형성되고, 결정립이 성장한 방향을 고려하여 패터닝되기만 하면 된다.
도 6a에서는 성장 방향과 동일 방향으로 반도체층(540a,540b)을 패터닝하였으나, 필요하다면 성장 방향과 수직하는 방향으로 반도체층(540a,540b)을 패터닝할 수도 있다.
이어서, 게이트 절연막(도시 안함), 스캔 라인(510), 데이터 라인(520), 공통 전원 라인(530), 게이트 전극(550a, 550b), 소오스/드레인 전극(560a,560b), 하부 전극(570a)과 상부 전극(570b)을 포함하는 캐패시터(570), 제1전극(580), 적어도 유기 발광층을 포함하는 유기막층(도시 안함) 및 제2전극(도시 안함) 등을 형성한다.
이때, 상기 각 소자 또는 층 간을 보호, 절연 또는 평탄화를 위해 층간절연막 또는 평탄화막을 더 형성할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양 한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판 표시 장치 및 이들을 제조하는 방법은 제1패턴층 및 제2패턴층을 이용하여 시드 영역 및 결정화 영역을 원하는 영역에 형성하여 결정립 및 결정립계가 제어된 다결정 실리콘층을 얻을 수 있고, 상기 다결정 실리콘층으로 특성이 우수한 박막트랜지스터를 제조할 수 있고, 상기 박막트랜지스터를 이용함으로서 특성이 우수한 평판 표시 장치를 얻을 수 있는 효과가 있다.

Claims (30)

  1. 기판; 및
    상기 기판상에 위치하고, 면적이 400㎛2 이상인 시드 영역과 상기 시드 영역에서 성장한 결정화 영역을 포함하는 것을 특징으로 다결정 실리콘층.
  2. 제 1 항에 있어서,
    상기 시드 영역은 SGS 결정화법으로 결정화된 영역인 것을 특징으로 하는 다결정 실리콘층.
  3. 제 1 항에 있어서,
    상기 결정화 영역은 상기 시드 영역의 결정성이 성장하여 결정화된 영역인 것을 특징으로 하는 다결정 실리콘층.
  4. 제 1 항에 있어서,
    상기 시드 영역은 네 변의 길이가 같은 정사각형인 것을 특징으로 하는 다결 정 실리콘층.
  5. 제 1 항에 있어서,
    상기 시드 영역은 시드를 포함하고 있는 것을 특징으로 하는 다결정 실리콘층.
  6. 제 5 항에 있어서,
    상기 시드는 금속 촉매를 포함하고 있는 것을 특징으로 하는 다결정 실리콘층.
  7. 제 6 항에 있어서,
    상기 금속 촉매의 농도는 1×1013 atoms/cm2 이하인 것을 특징으로 하는 다결정 실리콘층.
  8. 제 1 항에 있어서,
    상기 시드 영역의 결정립계의 방향이 무작위적인 것을 특징으로 하는 다결정 실리콘층.
  9. 제 1 항에 있어서,
    상기 결정화 영역의 결정립계는 상기 결정화 영역을 중심으로 방사형으로 형성되어 있는 것을 특징으로 하는 다결정 실리콘층.
  10. 제 1 항에 있어서,
    상기 시드 영역은
    상기 비정질 실리콘층상에 상기 비정질 실리콘층의 일정 영역을 노출시키는 제1패턴층;
    상기 제1패턴층상에 위치하고, 상기 비정질 실리콘층의 소정 영역과 접촉하는 제2패턴층; 및
    상기 제2패턴층상에 위치한 금속 촉매층이 형성된 기판을 열처리하여 상기 노출된 비정질 실리콘층의 소정 영역을 결정화하여 형성된 영역임을 특징으로 하는 다결정 실리콘층.
  11. 제 1 항에 있어서,
    상기 시드 영역은
    상기 비정질 실리콘층상에 위치한 제2패턴층;
    상기 제2패턴층상에 위치하고, 상기 비정질 실리콘층의 일정 영역은 노출시키는 제1패턴층; 및
    상기 제1패턴층 및 제2패턴층상에 위치한 금속 촉매층이 형성된 기판을 열처리하여 상기 노출된 비정질 실리콘층의 소정 영역을 결정화하여 형성된 영역임을 특징으로 하는 다결정 실리콘층.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 제1패턴층은 실리콘 산화막을 포함하고 있는 것을 특징으로 하는 다결정 실리콘층.
  13. 제 12 항에 있어서,
    상기 실리콘 산화막의 두께는 50 내지 5000Å인 것을 특징으로 하는 다결정 실리콘층.
  14. 제 10 항 또는 제 11 항에 있어서,
    상기 제2패턴층은 실리콘 질화막을 포함하고 있는 것을 특징으로 하는 다결정 실리콘층.
  15. 제 14 항에 있어서,
    상기 실리콘 질화막은 50 내지 5000Å인 것을 특징으로 하는 다결정 실리콘층.
  16. 기판상에 비정질 실리콘층을 형성하는 단계;
    상기 기판상에 상기 비정질 실리콘층의 면적이 400㎛2 이상으로 노출되도록 제1패턴층를 형성하는 단계;
    상기 제1패턴층에 의해 노출된 상기 비정질 실리콘층과 접촉하는 제2패턴층를 형성하는 단계;
    상기 제2패턴층상에 금속 촉매층을 형성하는 단계; 및
    상기 기판을 열처리하여 상기 노출된 비정질 실리콘층에 시드를 형성하고, 상기 시드에 의해 상기 노출된 비정질 실리콘층이 시드 영역으로 결정화되고, 상기 노출된 비정질 실리콘층 이외의 영역은 상기 시드 영역의 결정성이 성장함으로써 결정화 영역으로 결정화하는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘층 제조 방법.
  17. 기판상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층상에 제2패턴층를 형성하는 단계;
    상기 기판상에 상기 제2패턴층의 면적이 400㎛2 이상으로 노출되도록 제1패턴층를 형성하는 단계;
    상기 기판상에 금속 촉매층을 형성하는 단계; 및
    상기 기판을 열처리하여 상기 노출된 제2패턴층에 대응하는 상기 비정질 실리콘층에 시드를 형성하고, 상기 시드에 의해 상기 노출된 제2패턴층에 대응하는 비정질 실리콘층이 시드 영역으로 결정화되고, 상기 노출된 제2패턴층에 대응하는 비정질 실리콘층 이외의 영역은 상기 시드 영역의 결정성이 성장함으로써 결정화 영역으로 결정화하는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘층 제조 방법.
  18. 제 16 항 또는 제 17 항에 있어서,
    상기 열처리는 400 내지 800℃의 온도 범위 및 1 내지 3000분의 공정 시간으 로 열처리하는 것을 특징으로 하는 다결정 실리콘층 제조 방법.
  19. 제 16 항 또는 제 17 항에 있어서,
    상기 제1패턴층는 실리콘 산화막을 포함하고 있고, 상기 제2패턴층는 실리콘 질화막을 포함하고 있는 것을 특징으로 하는 다결정 실리콘층 제조 방법.
  20. 제 16 항 또는 제 17 항에 있어서,
    상기 금속 촉매층은 1011 내지 1015 atoms/cm2의 농도로 금속 촉매가 형성되어 있는 것을 특징으로 하는 다결정 실리콘층 제조 방법.
  21. 기판;
    상기 기판상에 위치하고, 면적이 400㎛2 이상인 시드 영역과 상기 시드 영역에서 성장한 결정화 영역을 패터닝하되, 상기 결정화 영역의 성장 방향과 길이 방향이 수직 또는 평행한 반도체층;
    상기 반도체층상에 위치하되 절연된 게이트 전극; 및
    상기 반도체층과 콘택하되 상기 게이트 전극과 절연된 소오스/드레인 전극
    을 포함하는 것을 특징으로 하는 평판 표시 장치.
  22. 제 21 항에 있어서,
    상기 소오스/드레인 전극과 연결된 제1전극을 더 포함하는 것을 특징으로 하는 평판 표시 장치.
  23. 제 21 항에 있어서,
    상기 일정 영역은 SGS 결정화법으로 결정화된 영역인 것을 특징으로 하는 평판 표시 장치.
  24. 제 21 항에 있어서,
    상기 성장 방향은 상기 결정화 영역의 결정립계의 방향과 동일한 방향인 것을 특징으로 하는 평판 표시 장치.
  25. 기판상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층의 면적이 400㎛2 이상으로 노출되도록 하는 제1패턴층를 형성하는 단계;
    상기 제1패턴층이 형성된 기판상에 제2패턴층 및 금속 촉매층을 형성하는 단계;
    상기 기판을 열처리하여 상기 노출된 비정질 실리콘층을 시드 영역으로 결정화하고, 상기 시드 영역을 이용하여 상기 노출된 비정질 실리콘층 이외의 영역을 결정화 영역으로 결정화하는 단계;
    상기 결정화 영역을 패터닝하여 반도체층을 형성하는 단계;
    상기 반도체층상에 게이트 절연막, 게이트 전극 및 소오스/드레인 전극을 형성하는 단계; 및
    상기 소오스/드레인 전극과 연결된 제1전극을 형성하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치 제조 방법.
  26. 기판상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층상에 제2패턴층를 형성하는 단계;
    상기 제2패턴층상에 면적이 400㎛2 이상으로 노출되도록 제1패턴층를 형성하는 단계;
    상기 기판상에 금속 촉매층을 형성하는 단계;
    상기 기판을 열처리하여 상기 노출된 제2패턴층에 대응하는 비정질 실리콘층을 시드 영역으로 결정화하고, 상기 시드 영역을 이용하여 상기 노출된 제2패턴층에 대응하는 비정질 실리콘층 이외의 영역을 결정화 영역으로 결정화하는 단계;
    상기 결정화 영역을 패터닝하여 반도체층을 형성하는 단계;
    상기 반도체층상에 게이트 절연막, 게이트 전극 및 소오스/드레인 전극을 형성하는 단계; 및
    상기 소오스/드레인 전극과 연결된 제1전극을 형성하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치 제조 방법.
  27. 제 25 항 또는 제 26 항에 있어서,
    상기 열처리는 400 내지 800℃의 온도 범위 및 1 내지 3000분의 공정 시간으로 열처리하는 것을 특징으로 하는 평판 표시 장치 제조 방법.
  28. 제 25 항 또는 제 26 항에 있어서,
    상기 제1패턴층는 실리콘 산화막을 포함하고 있는 것을 특징으로 하는 평판 표시 장치 제조 방법.
  29. 제 25 항 또는 제 26 항에 있어서,
    상기 제2패턴층는 실리콘 질화막을 포함하고 있는 것을 특징으로 하는 평판 표시 장치 제조 방법.
  30. 제 25 항 또는 제 26 항에 있어서,
    상기 금속 촉매층은 1011 내지 1015 atoms/cm2의 농도로 금속 촉매가 형성되어 있는 것을 특징으로 하는 평판 표시 장치 제조 방법.
KR1020050122627A 2005-12-13 2005-12-13 다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판표시 장치 및 이들을 제조하는 방법 KR100721956B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020050122627A KR100721956B1 (ko) 2005-12-13 2005-12-13 다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판표시 장치 및 이들을 제조하는 방법
US11/636,964 US7749873B2 (en) 2005-12-13 2006-12-12 Polycrystalline silicon layer, flat panel display using the same, and methods of fabricating the same
EP06256351A EP1798759A3 (en) 2005-12-13 2006-12-13 Polycrystalline silicon layer, flat panel display using the same, and methods of fabricating the same
JP2006336134A JP5186105B2 (ja) 2005-12-13 2006-12-13 多結晶シリコン層、多結晶シリコン層製造方法、および多結晶シリコン層を用いる平板表示装置
CN200610166981A CN100585838C (zh) 2005-12-13 2006-12-13 多晶硅层、制造其的方法和平板显示器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050122627A KR100721956B1 (ko) 2005-12-13 2005-12-13 다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판표시 장치 및 이들을 제조하는 방법

Publications (1)

Publication Number Publication Date
KR100721956B1 true KR100721956B1 (ko) 2007-05-25

Family

ID=37889614

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050122627A KR100721956B1 (ko) 2005-12-13 2005-12-13 다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판표시 장치 및 이들을 제조하는 방법

Country Status (5)

Country Link
US (1) US7749873B2 (ko)
EP (1) EP1798759A3 (ko)
JP (1) JP5186105B2 (ko)
KR (1) KR100721956B1 (ko)
CN (1) CN100585838C (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8575614B2 (en) * 2007-04-25 2013-11-05 Sharp Kabushiki Kaisha Display device
KR20100036624A (ko) * 2008-09-30 2010-04-08 삼성전자주식회사 박막트랜지스터 기판 및 이를 갖는 유기발광 표시장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000068203A (ja) * 1998-08-17 2000-03-03 Sharp Corp 微結晶シリコンの結晶化から形成される多結晶シリコンおよびその形成方法
KR20010078788A (ko) * 2000-02-09 2001-08-21 하라 세이지 결정성 실리콘 반도체 장치 및 그 장치의 제조방법
JP2004186683A (ja) * 2002-11-22 2004-07-02 Semiconductor Energy Lab Co Ltd 薄膜トランジスタの作製方法
JP2004193593A (ja) * 2002-11-26 2004-07-08 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766424A (ja) * 1993-08-20 1995-03-10 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TW272319B (ko) * 1993-12-20 1996-03-11 Sharp Kk
US6162667A (en) * 1994-03-28 2000-12-19 Sharp Kabushiki Kaisha Method for fabricating thin film transistors
JP3621151B2 (ja) * 1994-06-02 2005-02-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6326248B1 (en) * 1994-06-02 2001-12-04 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating semiconductor device
JP3504336B2 (ja) * 1994-06-15 2004-03-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3662479B2 (ja) * 1994-06-22 2005-06-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW280943B (ko) * 1994-07-15 1996-07-11 Sharp Kk
JP3124480B2 (ja) * 1995-12-12 2001-01-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645380B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
JP3645378B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH10214974A (ja) * 1997-01-28 1998-08-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3582766B2 (ja) * 1997-12-19 2004-10-27 シャープ株式会社 半導体装置の製造方法
JPH11260723A (ja) * 1998-03-13 1999-09-24 Sharp Corp 半導体装置及びその製造方法
JP3582768B2 (ja) * 1998-07-13 2004-10-27 シャープ株式会社 半導体装置の製造方法
US6346437B1 (en) * 1998-07-16 2002-02-12 Sharp Laboratories Of America, Inc. Single crystal TFT from continuous transition metal delivery method
JP3927756B2 (ja) * 2000-05-16 2007-06-13 シャープ株式会社 半導体装置の製造方法
JP2002280300A (ja) * 2001-03-15 2002-09-27 Sharp Corp 半導体薄膜の製造方法
JP4267266B2 (ja) * 2001-07-10 2009-05-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100473996B1 (ko) * 2002-01-09 2005-03-08 장 진 비정질 실리콘의 결정화 방법
JP2004087535A (ja) * 2002-08-22 2004-03-18 Sony Corp 結晶質半導体材料の製造方法および半導体装置の製造方法
TWI316736B (en) 2003-05-02 2009-11-01 Au Optronics Corp Method of fabricating polysilicon film by excimer laser crystallization process
US7112458B2 (en) * 2003-10-02 2006-09-26 Tpo Displays Corp. Method of forming a liquid crystal display

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000068203A (ja) * 1998-08-17 2000-03-03 Sharp Corp 微結晶シリコンの結晶化から形成される多結晶シリコンおよびその形成方法
KR20010078788A (ko) * 2000-02-09 2001-08-21 하라 세이지 결정성 실리콘 반도체 장치 및 그 장치의 제조방법
JP2004186683A (ja) * 2002-11-22 2004-07-02 Semiconductor Energy Lab Co Ltd 薄膜トランジスタの作製方法
JP2004193593A (ja) * 2002-11-26 2004-07-08 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Also Published As

Publication number Publication date
US20070131933A1 (en) 2007-06-14
JP2007165904A (ja) 2007-06-28
CN100585838C (zh) 2010-01-27
JP5186105B2 (ja) 2013-04-17
US7749873B2 (en) 2010-07-06
CN1983570A (zh) 2007-06-20
EP1798759A2 (en) 2007-06-20
EP1798759A3 (en) 2011-01-05

Similar Documents

Publication Publication Date Title
KR100426210B1 (ko) 실리콘 박막 결정화 방법
JP4095064B2 (ja) 薄膜トランジスター及びその製造方法
JP4384234B2 (ja) 薄膜トランジスタ
KR100666564B1 (ko) 박막트랜지스터의 제조 방법
KR101084233B1 (ko) 박막트랜지스터 및 그 제조 방법
JP2011109062A (ja) 薄膜トランジスタ、有機電界発光表示装置、薄膜トランジスタの製造方法及び有機電界発光表示装置の製造方法
JP6081689B2 (ja) 多結晶シリコン層、薄膜トランジスタ、及び有機電界発光表示装置の製造方法
JP4313299B2 (ja) 薄膜トランジスタ製造方法
KR100783224B1 (ko) 박막 반도체 집적회로장치, 그것을 이용한 화상 표시장치및 그 제조방법
KR100611761B1 (ko) 박막트랜지스터 제조 방법
US7863621B2 (en) Thin film transistor
KR100721957B1 (ko) 다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판표시 장치 및 이들을 제조하는 방법
KR100721956B1 (ko) 다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판표시 장치 및 이들을 제조하는 방법
KR100623693B1 (ko) 박막트랜지스터 제조 방법
KR20050117467A (ko) 박막트랜지스터 및 그 제조 방법
KR100534585B1 (ko) 비정질 실리콘막의 결정화 방법
KR100611658B1 (ko) 박막트랜지스터의 제조 방법
KR20100071655A (ko) 저온 다결정 실리콘 박막의 제조방법
JP3843203B2 (ja) 半導体薄膜の製造方法およびその半導体薄膜
JP2002313719A (ja) 結晶性半導体薄膜およびその製造方法
KR20050016960A (ko) 전자 디바이스 및 그 제조 방법, 액티브 매트릭스디스플레이 디바이스
JP2002134406A (ja) 半導体薄膜の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180502

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 13