KR100721957B1 - 다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판표시 장치 및 이들을 제조하는 방법 - Google Patents

다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판표시 장치 및 이들을 제조하는 방법 Download PDF

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서진욱
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Abstract

본 발명은 비정질 실리콘층의 소정 영역을 SGS 결정화법으로 결정화하고, 그 이외의 영역에는 상기 SGS 결정화법으로 결정화된 다결정 실리콘층의 결정성을 성장시켜 결정화시키고, 상기 성장한 다결정 실리콘층으로 반도체층을 형성함으로서 특성이 우수할 뿐만 아니라 산포 균일성 역시 우수한 박막트랜지스터 및 평판 표시 장치를 제조할 수 있는 다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판 표시 장치 및 이들을 제조하는 방법에 관한 것이다.
SGS 결정화법

Description

다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판 표시 장치 및 이들을 제조하는 방법{Polycrystalline silicon layer, Flat panel display using the polyscrystalline silicon layer and Method for fabricating the same}
도 1a 내지 도 1f는 본 발명의 일 실시 예에 따른 다결정 실리콘층을 형성하는 방법을 도시한 단면도들이다.
도 2a 내지 도 2f는 본 발명의 다른 일 실시 예에 따른 다결정 실리콘층을 형성하는 방법을 도시한 단면도들이다.
도 3a 및 도 3b는 본 발명에 의해 결정화된 다결정 실리콘층을 보여주는 평면도들이다.
도 4a 및 도 4b는 본 발명의 시드 영역의 폭과 결정화 영역의 성장 길이의 관계를 보여주는 사진들이다.
도 5는 본 발명의 결정화법으로 결정화된 반도체층을 포함하는 유기 전계 발광 소자의 평면도이다.
도 6a 내지 도 6c는 상기 도 5의 반도체층을 결정화하는 실시 예들을 도시한 평면도이다.
도 7a 및 도 7b는 시드 영역의 형태들을 도시한 평면도이다.
<도면의 주요부분에 대한 부호의 설명>
120,220 : 비정질 실리콘층 130,230 : 제1캡핑층
140,240 : 제2캡핑층 150,250 : 금속 촉매층
170,270,310 : 시드 영역 190,290,320 : 결정화 영역
350 : 결정립 360 : 결정립계
본 발명은 다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판 표시 장치 및 이들을 제조하는 방법에 관한 것으로, 보다 자세하게는 비정질 실리콘층의 소정 영역을 SGS 결정화법으로 결정화하고, 상기 SGS 결정화법으로 결정화된 소정 영역의 결정성을 성장시켜 결정화층을 형성하고, 상기 결정화층을 반도체층으로 형성함으로서 특성이 우수하고 산포 균일성이 우수한 다결정 실리콘층과 이를 이용하는 평판 표시 장치의 제조 방법에 관한 것이다.
유기 전계 발광 소자(Organic electroluminescence device) 등과 같은 평판 표시 장치에 사용되는 박막 트랜지스터는 일반적으로 유리, 석영 등의 투명 기판에 비정질(amorphous) 실리콘을 증착시키고, 상기 비정질 실리콘을 탈수소처리한 후, 채널을 형성하기 위한 불순물을 이온주입하고, 상기 비정질 실리콘을 결정화하여 다결정 실리콘층을 형성한 후, 이를 패터닝하여 반도체층을 형성한다.
상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 방법은 고상 결정화법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등이 있는데, 고상 결정화법은 비정질 실리콘층을 박막트랜지스터가 사용되는 표시 소자의 기판을 형성하는 물질인 유리의 변형 온도인 약 700℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이고, 엑시머 레이저 결정화법은 엑시머 레이저를 실리콘 층에 주사하여 매우 짧은 시간동안 국부적으로 높은 온도로 가열하여 결정화하는 방법이고, 금속 유도 결정화법은 니켈, 팔라듐, 금, 알루미늄 등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속에 의해 비정질 실리콘이 폴리 실리콘으로 상변화가 유도되는 현상을 이용하는 방법이고, 금속 유도 측면 결정화법은 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 실리콘의 결정화를 유도하는 방법을 이용하여 실리콘층을 결정화시키는 방법이다.
그러나, 상기의 결정화 방법들로 결정화된 다결정 실리콘층들은 결정립의 크기의 불균일 및 결정립계의 불규칙적 분포에 의해 문턱 전압과 오프-특성 등과 같은 박막트랜지스터의 특성이 불균일하다는 단점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 박막트랜지스터가 형성되지 않는 소정 영역을 SGS 결정화법으로 결정화하고, 상기 SGS 결정화법으로 결정화된 소정 영역의 결정성을 박막트랜지스터가 형성될 영역으로 전파시켜 결정화시킴으로서 결정립 크기의 균일성 및 결정립계의 규칙적인 분포를 획득하여 특성이 우수한 다결정 실리콘층 및 이를 이용한 평판 표시 장치를 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 기판; 및 상기 기판상에 위치하고, 시드 영역과 상기 시드 영역에서 성장한 결정화 영역을 포함하는 다결정 실리콘층을 포함하며, 상기 시드 영역의 폭이 3.5㎛ 이상인 것으로 이루어진 다결정 실리콘층에 의해 달성된다.
또한, 본 발명의 상기 목적은 기판상에 비정질 실리콘층을 형성하는 단계; 상기 기판상에 상기 비정질 실리콘층의 소정 영역이 노출되도록 제1패턴층를 형성하는 단계; 상기 제1패턴층에 의해 노출된 상기 비정질 실리콘층의 소정 영역과 접촉하는 제2패턴층를 형성하는 단계; 상기 제2패턴층상에 금속 촉매층을 형성하는 단계; 및 상기 기판을 열처리하여 상기 비정질 실리콘층의 소정 영역에 시드를 형성하고, 상기 시드에 의해 상기 비정질 실리콘층의 소정 영역이 적어도 폭이 3.5㎛ 이상인 시드 영역으로 결정화되고, 상기 비정질 실리콘층의 소정 영역 이외의 영역은 상기 시드 영역의 결정성이 성장하여 결정화 영역으로 결정화하는 단계로 이루 어진 다결정 실리콘층 제조 방법에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 기판상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층상에 제2패턴층를 형성하는 단계; 상기 기판상에 상기 제2패턴층의 소정 영역이 노출되도록 제1패턴층를 형성하는 단계; 상기 기판상에 금속 촉매층을 형성하는 단계; 및 상기 기판을 열처리하여 상기 제2패턴층의 소정 영역에 대응하는 상기 비정질 실리콘층의 소정 영역에 시드를 형성하고, 상기 시드에 의해 상기 비정질 실리콘층의 소정 영역이 적어도 폭이 3.5㎛ 이상인 시드 영역으로 결정화되고, 상기 비정질 실리콘층의 소정 영역 이외의 영역은 상기 시드 영역의 결정성이 성장하여 결정화 영역으로 결정화하는 단계로 이루어진 다결정 실리콘층 제조 방법에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 기판; 상기 기판상에 위치하고, 시드 영역의 폭이 3.5㎛ 이상인 결정화 영역으로부터 성장한 결정립계의 주방향과 길이 방향이 수직 또는 평행하도록 패터닝된 반도체층; 상기 반도체층상에 위치한 게이트 절연막; 상기 게이트 절연막상에 위치한 게이트 전극; 상기 게이트 전극상에 위치한 층간절연막; 및 상기 층간절연막상에 위치하고, 상기 반도체층과 콘택하는 소오스/드레인 전극으로 이루어진 평판 표시 장치에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 기판상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층의 소정 영역이 노출되도록 하는 제1패턴층를 형성하는 단계; 상기 제1패턴층가 형성된 기판상에 제2패턴층 및 금속 촉매층을 형성하는 단계; 상기 기판을 열처리하여 상기 비정질 실리콘층의 소정 영역을 적어도 폭이 3.5㎛ 이 상인 시드 영역으로 결정화하고, 상기 시드 영역을 이용하여 상기 비정질 실리콘층의 소정 영역 이외의 영역을 결정화 영역으로 결정화하는 단계; 상기 결정화 영역을 패터닝하여 반도체층을 형성하는 단계; 상기 반도체층상에 게이트 절연막, 게이트 전극 및 소오스/드레인 전극을 형성하는 단계; 및 상기 소오스/드레인 전극과 연결된 제1전극을 형성하는 단계로 이루어진 평판 표시 장치 제조 방법에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 기판상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층상에 제2패턴층를 형성하는 단계; 상기 제2패턴층상에 형성하되, 상기 제2패턴층의 소정 영역이 노출되도록 하는 제1패턴층를 형성하는 단계; 상기 기판상에 금속 촉매층을 형성하는 단계; 상기 기판을 열처리하여 상기 제2패턴층의 소정 영역에 대응하는 비정질 실리콘층의 소정 영역을 적어도 폭이 3.5㎛ 이상인 시드 영역으로 결정화하고, 상기 시드 영역을 이용하여 상기 비정질 실리콘층의 소정 영역 이외의 영역을 결정화 영역으로 결정화하는 단계; 상기 결정화 영역을 패터닝하여 반도체층을 형성하는 단계; 상기 반도체층상에 게이트 절연막, 게이트 전극 및 소오스/드레인 전극을 형성하는 단계; 및 상기 소오스/드레인 전극과 연결된 제1전극을 형성하는 단계로 이루어진 평판 표시 장치 제조 방법에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다. 또한 도면들에 있어서, 층 및 영역의 길 이, 두께등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1f는 본 발명의 일 실시 예에 따른 다결정 실리콘층을 형성하는 방법을 도시한 단면도들이다.
도 1a를 참조하여 설명하면, 유리 또는 플라스틱과 같은 투명한 절연 기판(100)상에 버퍼층(buffer)(110)을 형성한다.
이때, 상기 버퍼층(110)은 상기 기판에서 발생하는 수분 또는 불순물이 이후 형성되는 소자에 확산하는 것을 방지하거나, 결정화시 열의 전달의 속도를 조절함으로서, 반도체층의 결정화가 잘 이루어질 수 있도록 하는 역활을 한다.
이어서, 상기 버퍼층(110)상에 비정질 실리콘층(120)을 물리적 기상 증착법(Physical Vapor Deposition) 또는 화학적 기상 증착법(Chemical Vapor Deposition)으로 형성한다.
도 1b를 참조하여 설명하면, 상기 비정질 실리콘층(120)상에 금속 촉매를 확산시키지 않는 실리콘 산화막을 포함하고 있는 제1패턴층(130)을 형성한다.
이때, 상기 제1패턴층(130)은 상기 비정질 실리콘층(120)의 소정 영역을 노출시키도록 형성한다.
또한, 상기 제1패턴층(130)은 50 내지 5000Å의 두께로 형성되는 것이 바람직하다.
도 1c를 참조하여 설명하면, 상기 제1패턴층(130)이 형성된 기판 전면상에 제2패턴층(140)을 형성한다.
이때, 상기 제2패턴층(140)은 금속 촉매의 확산이 가능하도록 실리콘 질화막을 포함하고 있고, 그 두께는 50 내지 5000Å로 형성되는 것이 바람직하다.
또한, 상기 제2패턴층(140)은 상기 제1패턴층(130)에 의해 노출된 비정질 실리콘층(120)을 완전히 덮도록 형성해야 한다.
도 1d를 참조하여 설명하면, 상기 제2패턴층(140)상에 금속 촉매층(150)을 형성한다.
이때, 상기 금속 촉매층(150)은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Cr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상을 이용하여 형성한다.
또한, 상기 금속 촉매층(150)은 1011 내지 1015 atoms/cm2의 농도로 형성하는 것이 바람직하다. 이는 상기 금속 촉매층(150)의 농도에 따라 상기 비정질 실리콘층(120)의 결정화 정도가 달라지게 되는데, 너무 높은 농도로 상기 금속 촉매층(150)을 형성하는 경우에는 다결정 실리콘층의 결정립 크기가 작아질 뿐만 아니라 다결정 실리콘층에 잔류하는 금속 촉매의 양이 증가하여 다결정 실리콘층의 특성을 저하시키는 등의 문제를 일으키고, 너무 낮은 농도로 상기 금속 촉매층(150)을 형성하는 경우에는, 현재 증착 장치로는, 균일하게 증착하는 것이 어려울 뿐만 아니라 상기 금속 촉매층(150)의 결정화에 필요한 시드(결정화 핵)가 충분히 형성되지 않는 등의 문제를 일으킨다.
도 1e를 참조하여 설명하면, 상기 비정질 실리콘층(120), 제1패턴층(130), 제2패턴층(140) 및 금속 촉매층(150)이 형성된 기판을 열처리하여, 상기 금속 촉매 층(150) 내의 금속 촉매를 상기 비정질 실리콘층(120)의 소정 영역으로 확산(160)시킨다.
이때, 상기 확산된 금속 촉매는 시드(도시 안함)를 형성하고, 상기 시드에 의해 상기 비정질 실리콘층(120)의 소정 영역을 시드 영역(170)으로 결정화한다.
이때, 상기 시드 영역(170)은 상기 금속 촉매의 확산(160)에 영향을 받게 되는데, 상기 금속 촉매의 확산(160)이 상기 제2패턴층(140)에서는 쉽게 일어날 수 있는 반면, 상기 제1패턴층(130)에서는 일어나지 않음으로써 형성된다.
이때, 상기 시드는 열처리에 의해 금속 촉매층(150)의 금속 촉매가 비정질 실리콘층(120)으로 확산하여 생성된 것이다. 따라서, 상기 시드 영역(170)에는 결정화 후에도 금속 촉매가 존재하게 되는데, 1×1013 atoms/cm2 이하의 농도로 존재하게 된다.
이때, 상기 시드 영역(170)은 SGS 결정화법으로 결정화된 다결정 실리콘층이다. 즉, 상기에서 상술한 바와 같이 비정질 실리콘층, 금속 촉매가 확산 가능한 제2패턴층 및 금속 촉매층이 순차적으로 적층되어 있고, 이를 열처리하여 상기 금속 촉매가 상기 제2패턴층를 통과하여 상기 비정질 실리콘층에 확산한 후, 시드를 형성하고, 상기 시드에 의해 상기 비정질 실리콘층이 결정화되는 결정화법을 SGS 결정화법이라 정의한다.
이때, 상기 시드 영역(170)의 다결정 실리콘층은 상기 시드를 중심으로 방사형으로 성장함으로서 결정립의 모양이 원형에 가깝게 형성되고, 이로 인해 결정립 계도 원형에 가깝게 형성된다. 상기 시드 영역(170)에는 복수 개의 결정립이 형성되는데, 상기 시드가 형성되는 위치 및 개수를 제어할 수 없다. 따라서, 상기 시드 영역(170) 내에서 결정 성장 방향이 무작위적으로 발생하고 이에 따라 상기 시드 영역(170) 내에 형성된 결정립계의 방향은 무작위적으로 형성된다.
도 1f를 참조하여 설명하면, 제1패턴층(130) 하부의 비정질 실리콘층이 상기 시드 영역(170)의 결정성의 성장(180)으로 결정화 영역(190)을 형성한다.
이때, 상기 결정화 영역(190)은 상기 시드 영역(170)에 직접적인 영향을 받게 된다. 즉, 상기 결정화 영역(190)은 상기 시드 영역(170)의 결정성의 성장(180)에 의해 결정화됨으로 상기 시드 영역(170)의 결정 크기 및 결정화 방향 등의 영향을 받게 된다.
그러나, 상기 결정화 영역(190)에는 상기 시드 영역(170)과 같은 시드가 형성되지 않음으로 금속 촉매는 거의 존재하지 않게 된다.
또한, 상기 결정화 영역(190)의 결정립계는 결정화 영역(190)의 결정 성장 방향과 같은 방향이 주방향으로 배열된다. 즉, 상기 시드 영역(190)의 길이 방향의 수직 방향이 주방향이 된다.
이때, 상기 시드 영역(170) 및 결정화 영역(190)을 결정화할 때의 온도는 400 내지 800℃ 범위 내에서 실시하며, 결정화 시간은 1분 내지 3000분 동안 진행할 수 있다.
도 2a 내지 도 2f는 본 발명의 다른 일 실시 예에 따른 다결정 실리콘층을 형성하는 방법을 도시한 단면도들이다.
도 2a를 참조하여 설명하면, 유리 또는 플라스틱과 같은 투명한 절연 기판(200)상에 버퍼층(210)을 형성한다.
이때, 상기 버퍼층(210)은 상기 기판에서 발생하는 수분 또는 불순물이 이후 형성되는 소자에 확산하는 것을 방지하거나, 결정화시 열의 전달의 속도를 조절함으로서, 반도체층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
이어서, 상기 버퍼층(210)상에 비정질 실리콘층(220)을 물리적 기상 증착법 또는 화학적 기상 증착법으로 형성한다.
도 2b를 참조하여 설명하면, 상기 비정질 실리콘층(220)상에 금속 촉매가 확산할 수 있는 제2패턴층(240)을 형성한다.
이때, 상기 제2패턴층(240)은 실리콘 질화막을 포함하고 있고, 그 두께는 50 내지 5000Å로 형성되는 것이 바람직하다.
도 2c를 참조하여 설명하면, 상기 제2패턴층(240)상에 상기 제2패턴층(240)의 소정 영역이 노출되도록 제1패턴층(230)을 형성한다.
이때, 상기 제1패턴층(230)은 금속 촉매를 확산시키지 않는 실리콘 산화막을 포함하고 있고, 50 내지 5000Å의 두께로 형성되는 것이 바람직하다.
도 2d를 참조하여 설명하면, 상기 제1패턴층(230) 및 제2패턴층(240)이 형성된 기판상에 금속 촉매층(250)을 형성한다.
이때, 상기 금속 촉매층(250)은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Cr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상을 이용하여 형성한다.
또한, 상기 금속 촉매층(250)은 1011 내지 1015 atoms/cm2의 농도로 형성하는 것이 바람직하다. 이는 상기 금속 촉매층(250)의 농도에 따라 상기 비정질 실리콘층(220)의 결정화 정도가 달라지게 되는데, 너무 높은 농도로 상기 금속 촉매층(250)을 형성하는 경우에는 다결정 실리콘층의 결정립 크기가 작아질 뿐만 아니라 다결정 실리콘층에 잔류하는 금속 촉매의 양이 증가하여 다결정 실리콘층의 특성을 저하시키는 등의 문제를 일으키고, 너무 낮은 농도로 상기 금속 촉매층(250)을 형성하는 경우에는, 현재 증착 장치로는, 균일하게 증착하는 것이 어려울 뿐만 아니라 상기 금속 촉매층(250)의 결정화에 필요한 시드(결정화 핵)가 충분히 형성되지 않는 등의 문제를 일으킨다.
도 2e를 참조하여 설명하면, 상기 비정질 실리콘층(220), 제1패턴층(230), 제2패턴층(240) 및 금속 촉매층(250)이 형성된 기판을 열처리하여, 상기 금속 촉매층(250) 내의 금속 촉매를 상기 비정질 실리콘층(220)의 소정 영역으로 확산(260)시킨다.
이때, 상기 확산된 금속 촉매는 시드(도시 안함)를 형성하고, 상기 시드에 의해 상기 비정질 실리콘층(220)의 소정 영역을 시드 영역(270)으로 결정화 한다.
이때, 상기 시드 영역(270)은 상기 금속 촉매의 확산(260)에 영향을 받게 되는데, 상기 금속 촉매의 확산(260)이 상기 제2패턴층(240)에서는 쉽게 일어날 수 있는 반면, 상기 제1패턴층(230)에서는 일어나지 않음으로서 형성된다. 즉, 상기 금속 촉매층(250) 중 상기 제1패턴층(230)에 형성된 금속 촉매는 확산하지 못하지 만, 상기 제2패턴층(240)상에 증착된 금속 촉매는 쉽게 확산하여 상기 비정질 실리콘층(220)으로 확산이 가능하게 된다.
이때, 상기 시드 영역(270)의 다결정 실리콘층은 상기 시드를 중심으로 방사형으로 성장함으로서 결정립의 모양이 원형에 가깝게 형성되고, 이로 인해 결정립계도 원형에 가깝게 형성된다. 상기 시드 영역(270)에는 복수 개의 결정립이 형성되는데, 상기 시드가 형성되는 위치 및 개수를 제어할 수 없다. 따라서, 상기 시드 영역(270) 내에서 결정 성장 방향이 무작위적으로 발생하고 이에 따라 상기 시드 영역(270) 내에 형성된 결정립계의 방향은 무작위적으로 형성된다.
도 2f를 참조하여 설명하면, 상기 제1패턴층(230) 하부에 위치한 비정질 실리콘층이 상기 시드 영역(270)의 결정성의 성장(280)에 의해 결정화 영역(290)을 형성한다.
이때, 상기 결정화 영역(290)은 상기 시드 영역(270)에 직접적인 영향을 받게 된다. 즉, 상기 결정화 영역(290)은 상기 시드 영역(270)의 결정성의 성장(280)에 의해 결저화으로 시드 영역(270)의 결정 크기 및 결정화 방향 등의 영향을 받게 된다.
그러나, 상기 결정화 영역(290)에는 상기 시드 영역(270)과 같은 시드가 형성되지 않음으로 금속 촉매는 거의 존재하지 않게 된다.
또한, 상기 결정화 영역(290)의 결정립계는 결정화 영역(290)의 결정 성장 방향과 같은 방향이 주방향으로 배열된다. 즉, 상기 시드 영역(270)의 길이 방향의 수직 방향이 주방향이 된다.
이때, 상기 시드 영역(270) 및 결정화 영역(290)을 결정화할 때의 온도는 400 내지 800℃ 범위 내에서 실시하며, 결정화 시간은 1분 내지 3000분 동안 진행할 수 있다.
도 3a 및 도 3b는 본 발명에 의해 결정화된 다결정 실리콘층을 보여주는 평면도들이다.
도 3a를 참조하여 설명하면, 상기 도 1a 내지 도 1f 또는 도 2a 내지 도 2f의 방법으로 비정질 실리콘층을 다결정 실리콘층으로 결정화하고, 금속 촉매층, 제1패턴층 및 제2패턴층를 제거한 후의 시드 영역(310)과 결정화 영역(320)이 형성되어 있는 것을 볼 수 있다.
이때, 상기 시드 영역(310)은 SGS 결정화법으로 결정화된 영역이고, 상기 결정화 영역(320)은 상기 시드 영역(310)으로부터 결정이 성장(330)한 영역이다.
도 3b를 참조하여 설명하면, 도 3a의 A 영역을 확대한 것으로, SGS 결정화법으로 결정화된 시드 영역(310), 상기 시드 영역(310)에서 결정이 성장한 결정화 영역(320) 및 이들의 경계면(340)으로 구분되어지는 것을 볼 수 있다.
이때, 상기 시드 영역(310) 내부에는 다각형(즉, 원형에 가까운 형태)의 복수 개의 결정립(350)이 존재하고 있는 것을 볼 수 있고, 상기 결정화 영역(320)에는 상기 경계면(340)의 길이 방향(즉, 시드 영역의 길이 방향)과 수직하는 방향으로 형성된 결정립계(360)가 존재하는 것을 볼 수 있다.
특히, 상기 시드 영역(310) 내부의 결정립계들의 주방향(즉, 대부분의 결정립계의 방향)은 불규칙 즉, 랜덤(random)한 것을 볼 수 있는 반면, 상기 결정화 영 역(320)의 결정립계의 주방향은 일정하게 상기 경계면(340)의 방향과 수직한 방향인 것을 알 수 있다.
도 4a 및 도 4b는 본 발명의 시드 영역의 폭과 결정화 영역의 성장 길이의 관계를 보여주는 사진이다.
도 4a를 참조하여 설명하면, 상기 시드 영역(310)의 폭(W1, W2, W3, W4)에 의해 결정화 영역(320)의 성장(330)의 길이가 결정되는 것을 볼 수 있다.
이때, 폭이 서로 다른 시드 영역(310)들의 길이(L)는 450㎛로 동일하게 하였다.
상기 시드 영역(310)의 폭(W1)이 100㎛인 경우, 결정화 영역의 성장(330)의 길이는 100㎛ 이상이 되고, 상기 시드 영역(310)의 폭(W2)이 50㎛인 경우, 결정화 영역의 성장(330)의 길이는 100㎛ 이상이 된다. 즉, 상기 시드 영역(310)의 폭(W1, W2)이 50㎛이상인 경우에는 100㎛ 이상으로 거의 포화(saturation)가 된다.
상기 시드 영역(310)의 폭(W3)이 10㎛인 경우, 결정화 영역의 성장(330)의 길이는 약 80㎛이 된다. 이때, 시드 영역(310)의 폭이 50㎛ 인 시드 영역(310)에 가까울 수록 폭이 10㎛인 시드 영역(310)에서의 성장(330) 길이가 길어지는데, 이는 폭이 50㎛인 시드 영역(310)에 영향을 받기 때문이다.
이때, 도 4a의 결과만으로 생각하면, 시드 영역(310)의 폭이 10㎛ 이상되어야만 성장이 발생하여 결정화 영역(330)이 형성되고, 시드 영역(310)의 폭이 2㎛ 이하인 경우에는 성장이 일어나지 않아 결정화 영역(330)이 발생되지 않는다고 해석될 수 있다. 그러나, 도 4a의 결과만으로는 시드 영역(310)의 폭이 2㎛ 이상이고 10㎛ 미만인 경우에는 성장이 발생하지는 발생하는지 알 수 없다.
도 4b를 참조하여 설명하면, 상기 도 4a에서 상술한 바와 같이 시드 영역(310)의 폭이 2㎛ 이상이고 10㎛ 미만일 때, 성장이 발생하여 결정화 영역이 형성되는지를 알기 위해 소정의 넓이를 갖는 사각형의 시드 영역을 형성하여 결정화 영역의 성장 길이를 측정하였다.
이는 길이가 450㎛이고, 폭이 수㎛인 시드 영역을 형성하기가 어렵기 때문에 동일한 면적을 갖는 정사각형의 시드 영역을 형성하여 성장이 가능한지 유추하기 위해서이다. 이는, 폭이 좁을 수록 도 1d 내지 도 1f 또는 도 2d 내지 도 2f에서 도시된 제1패턴층(130), 제2패턴층(140) 및 금속 촉매층(150)의 형성이 어렵고, 상기 금속 촉매층(150)에서 금속 촉매가 확산하기가 어렵기 때문이다.
반면, 상기 제1패턴층 또는 제2패턴층을 소정의 형상으로 패턴하여 길이와 폭의 크기가 비슷한 사각형의 시드 영역은 금속 촉매의 확산이 쉽기 때문인데, 이는 폭이 좁고 길이가 긴 확산 통로보다는 폭과 길이가 비슷한 확산 통로로 확산하는 것이 더 쉽기 때문이다.
도 4b의 그래프를 참조하여 설명하면, 사각형의 시드 영역의 면적이 6400㎛2인 경우(길이가 450㎛인 사각형 형태의 시드 영역으로 환산하는 경우, 폭이 약 14㎛), 결정화 영역의 성장 길이는 약 110㎛가 되고, 사각형의 시드 영역의 면적이 4900㎛2인 경우(길이가 450㎛인 사각형 형태의 시드 영역으로 환산하는 경우, 폭이 약 11㎛), 결정화 영역의 성장 길이는 약 100㎛가 되고, 3600㎛2인 경우(8㎛)는 약 50㎛가 되고, 2500㎛2인 경우(5.5㎛)는 약 25㎛가 되고, 1600㎛2인 경우(3.5㎛)는 약 20㎛가 되고, 400㎛2인 경우(0.8㎛)는 약 5㎛가 되나, 100㎛2인 경우(0.2㎛)에는 성장이 없게 된다.
상기 도 4b의 결과를 도 4a의 결과에 대응시켜보면, 면적이 4900㎛2인 경우에는 폭이 10㎛인 것과 유사한데, 그 성장 길이는 각각 100㎛과 80㎛으로 차이가 나는 것을 볼 수 있다. 이는 동일한 면적의 시드 영역은 동일한 양의 금속 촉매가 확산하여 시드를 이루어지지만, 시드 영역의 형상이 길이와 폭이 비슷한 사각형인 경우와 길이가 450㎛로 길이와 폭의 차이가 큰 사각형인 경우, 각각이 같은 길이의 성장이 발생한다 하여도 성장하는 길이가 달라지기 때문이다.
따라서, 상기 길이와 폭이 비슷한 사각형일 때의 성장 길이가 더 길어지는 효과를 감안하고, 면적이 각각 3600㎛2, 2500㎛2, 1600㎛2, 400㎛2 및 100㎛2인 것을 각각 8㎛, 5.5㎛, 3.5㎛, 0.8㎛ 및 0.2㎛의 폭을 갖고, 길이가 450㎛인 시드 영역들에 대입하여 생각하면 상기 8㎛, 5.5㎛, 3.5㎛, 0.8㎛ 및 0.2㎛의 폭을 갖고, 길이가 450㎛인 시드 영역들의 성장의 정확한 길이는 알 수 없지만 성장의 가능성을 알 수 있을 것이다.
따라서, 길이와 폭이 비슷한 사각형의 면적이 1600㎛2인 경우에는 성장 길이가 20㎛로, 성장 길이가 더 길어지는 효과를 감안한다 하여도 폭이 3.5㎛인 경우에 는 성장이 가능할 것이다. 반면 길이와 폭이 비슷한 사각형의 면적이 400㎛2인 경우에는 성장 길이가 5㎛임으로 상기 효과를 감안한다면, 폭이 0.8㎛인 경우에는 결정화가 거의 일어나지 않을 것이라 판단된다.
따라서, 시드 영역이 길이와 폭이 비슷한 사각형이 아니고 길이와 폭의 차이가 큰 사각형(길이가 450㎛인 사각형)일 경우에는 시드 영역의 폭이 적어도 3.5㎛ 이상이 되어야 성장이 가능할 것이다.
도 5는 본 발명의 결정화법으로 결정화된 반도체층을 포함하는 유기 전계 발광 소자의 평면도를 도시하고 있고, 도 6a 내지 도 6c는 상기 도 5의 반도체층을 결정화하는 실시 예들을 도시하고 있다.
도 5를 참조하여 설명하면, 유리 또는 플라스틱과 같은 투명한 절연 기판상에 스캔 라인(410), 데이터 라인(420) 및 공통 전원 라인(430)으로 정의되는 단위 화소가 위치하고, 상기 단위 화소는 반도체층(441), 상기 반도체층(441)상에 위치한 게이트 절연막(도시 안함), 상기 게이트 절연막상에 위치하고, 상기 반도체층(441)에 대응하는 위치에 위치하는 게이트 전극(442) 및 상기 반도체층(441)의 소정 영역에 연결된 소오스/드레인 전극(443)을 포함하는 박막트랜지스터(440), 하부 전극(451)과 상부 전극(452)을 포함하는 캐패시터(450), 상기 박막트랜지스터(440)의 소오스/드레인 전극(443)과 연결된 제1전극(460), 상기 제1전극(460)상에 위치하고, 적어도 유기 발광층을 포함하는 유기막층(도시 안함) 및 상기 유기막층상에 위치한 제2전극(도시 안함)을 포함하고 있다.
이때, 상기 소오스/드레인 전극(443)상에는 층간절연막(도시 안함) 또는/및 평탄화막이 존재하여 상기 박막트랜지스터(440)를 전기적으로 보호하거나 평탄화시키는 연활을 한다.
이때, 상기 박막트랜지스터(440)는 상기 도 1a 내지 도 1f 또는 도 2a 내지 도 2f의 결정화 방법으로 결정화된 결정화 영역을 패터닝하여 형성된 반도체층으로 형성될 수 있다.
도 6a 내지 도 6c를 참조하여 설명하면, 기판상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 상기 도 1a 내지 도 1f 또는 도 2a 내지 도 2f의 결정화 방법으로 결정화하고 패터닝하여 반도체층을 형성하되, 상기 시드 영역이 형성되는 영역(470)과 결정화 영역의 성장 방향(480)을 도시한 것이다.
즉, 도 6a는 이후 형성될 데이터 라인(420) 또는 공통 전원 라인(430)과 동일한 방향으로 형성한 후, 상기 반도체층의 길이 방향과 동일한 방향으로 결정화 영역을 성장시킨 후, 패터닝하여 반도체층(441)을 형성하는 경우이다.
또한, 도 6b는 이후 형성될 데이터 라인(410)과 동일한 방향으로 형성한 후, 상기 반도체층의 길이 방향과는 수직하는 방향으로 결정화 영역을 성장시킨 후, 패터닝하여 반도체층(441)을 형성하는 경우이다.
또한, 도 6c는 상기 도 6a 및 도 6b에서 설명된 방법을 동시에 실시하는 것으로, 소정의 반도체층은 데이터 라인(420) 또는 공통 전원 라인(430)과 동일한 방향으로 형성된 시드 영역을 형성하여 반도체층의 길이 방향과 동일한 방향으로 성장시킨 결정화 영역을 패터닝하여 반도체층을 형성하고, 다른 소정의 반도체층은 스캔 라인(410)과 동일한 방향으로 형성된 시드 영역을 형성하여 반도체층의 길이 방향과 수직하는 방향으로 성장시킨 결정화 영역을 패터닝하여 반도체층을 형성하는 경우이다.
따라서, 도 6a에서의 반도체층의 경우에는, 반도체층 내부의 결정립계가 반도체층의 길이 방향, 즉, 전하의 이동 방향과 동일하여 전하의 이동 속도가 빠른 반도체층을 얻을 수 있다.
또한, 도 6b에서의 반도체층의 경우에는 반도체층 내부의 결정립계가 반도체층의 너비 방향, 즉, 전하의 이동 방향과는 수직하는 방향으로 형성됨으로서, 전하의 이동 속도는 도 6a의 반도체층에 비해 느리지만 다른 반도체층들간의 전하 이동 속도차가 크지 않아 균일도가 높은 반도체층을 얻을 수 있다.
또한, 도 6c에서의 반도체층의 경우에는, 각각의 반도체층이 요구하는 특성에 맞게 반도체층을 형성할 수 있게 된다. 즉, 스위칭 박막트랜지스터의 반도체층은 반도체층의 길이 방향과 동일한 방향으로 결정립계를 형성함으로서 빠른 전하 이동 속도를 얻을 수 있고, 구동 박막트랜지스터의 반도체층은 반도체층의 길이 방향과는 수직하는 결정립계를 형성함으로서 다른 반도체층과의 균일도 특성이 우수한 반도체층을 얻을 수 있다.
도 7a 및 도 7b를 참조하여 설명하면, 상기 도 6a 내지 도 6c에서 도시된 시드 영역(470)은 직선 형태로 형성되어 있는데, 이는 제1패턴층 및 제2패턴층을 형성하기 쉽다는 편리성에 의해 형성되는 것이고 반도체층(411)의 위치 또는 공정적인 이유에 따라 꺾어진 직선형태(470a) 또는 곡선형태(470b)의 패턴으로 형성될 수 있다. 따라서, 본 발명에 응용될 수 있는 시드 영역(470)은 어떠한 형태로도 변화될 수 있다. 다만 그 가장 좁은 쪽의 폭 또는 길이가 3.5㎛이기만 하면 된다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판 표시 장치 및 이들을 제조하는 방법은 비정질 실리콘층의 소정 영역을 SGS 결정화법으로 결정화하고, 그 이외의 영역에는 상기 SGS 결정화법으로 결정화된 다결정 실리콘층의 결정성을 성장시켜 결정화시키고, 상기 성장한 다결정 실리콘층으로 반도체층을 형성함으로서 특성이 우수할 뿐만 아니라 산포 균일성 역시 우수한 박막트랜지스터 및 평판 표시 장치를 제조할 수 있는 효과가 있다.

Claims (29)

  1. 기판; 및
    상기 기판상에 위치하고, 시드 영역과 상기 시드 영역에서 성장한 결정화 영역을 포함하는 다결정 실리콘층을 포함하며,
    상기 시드 영역의 폭이 3.5㎛ 이상인 것을 특징으로 다결정 실리콘층.
  2. 제 1 항에 있어서,
    상기 시드 영역은 SGS 결정화법으로 결정화된 영역인 것을 특징으로 하는 다결정 실리콘층.
  3. 제 1 항에 있어서,
    상기 결정화 영역은 상기 시드 영역의 결정성이 성장하여 결정화된 영역인 것을 특징으로 하는 다결정 실리콘층.
  4. 제 1 항에 있어서,
    상기 시드 영역은 길이가 폭보다 큰 라인 형태인 것을 특징으로 하는 다결정 실리콘층.
  5. 제 1 항에 있어서,
    상기 시드 영역은 시드를 포함하고 있는 것을 특징으로 하는 다결정 실리콘층.
  6. 제 5 항에 있어서,
    상기 시드는 금속 촉매를 포함하고 있는 것을 특징으로 하는 다결정 실리콘층.
  7. 제 6 항에 있어서,
    상기 금속 촉매의 농도는 1×1013 atoms/cm2 이하인 것을 특징으로 하는 다결정 실리콘층.
  8. 제 1 항에 있어서,
    상기 시드 영역의 폭은 50㎛ 이하인 것을 특징으로 하는 다결정 실리콘층.
  9. 제 1 항에 있어서,
    상기 시드 영역의 결정립계의 주방향이 불규칙한 것을 특징으로 하는 다결정 실리콘층.
  10. 제 1 항에 있어서,
    상기 결정화 영역의 결정립계의 주방향이 상기 시드 영역의 길이 방향과 수직한 것을 특징으로 하는 다결정 실리콘층.
  11. 제 1 항에 있어서,
    상기 시드 영역은
    상기 비정질 실리콘층상에 상기 비정질 실리콘층의 일정 영역을 노출시키는 제1패턴층;
    상기 제1패턴층상에 위치하고, 상기 비정질 실리콘층의 일정 영역과 접촉하는 제2패턴층; 및
    상기 제2패턴층상에 위치한 금속 촉매층이 형성된 기판을 열처리하여 상기 노출된 비정질 실리콘층의 일정 영역을 결정화하여 형성된 영역임을 특징으로 하는 다결정 실리콘층.
  12. 제 1 항에 있어서,
    상기 시드 영역은
    상기 비정질 실리콘층상에 위치한 제2패턴층;
    상기 제2패턴층상에 위치하고, 상기 비정질 실리콘층의 일정 영역은 노출시키는 제1패턴층; 및
    상기 제1패턴층 및 제2패턴층상에 위치한 금속 촉매층이 형성된 기판을 열처리하여 상기 노출된 비정질 실리콘층의 일정 영역을 결정화하여 형성된 영역임을 특징으로 하는 다결정 실리콘층.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 제1패턴층은 실리콘 산화막을 포함하고 있는 것을 특징으로 하는 다결정 실리콘층.
  14. 제 13 항에 있어서,
    상기 실리콘 산화막의 두께는 50 내지 5000Å인 것을 특징으로 하는 다결정 실리콘층.
  15. 제 11 항 또는 제 12 항에 있어서,
    상기 제2패턴층는 실리콘 질화막을 포함하고 있는 것을 특징으로 하는 다결정 실리콘층.
  16. 제 15 항에 있어서,
    상기 실리콘 질화막은 50 내지 5000Å인 것을 특징으로 하는 다결정 실리콘층.
  17. 기판상에 비정질 실리콘층을 형성하는 단계;
    상기 기판상에 상기 비정질 실리콘층의 일정 영역이 노출되도록 제1패턴층을 형성하는 단계;
    상기 제1패턴층에 의해 노출된 상기 비정질 실리콘층의 일정 영역과 접촉하는 제2패턴층를 형성하는 단계;
    상기 제2패턴층상에 금속 촉매층을 형성하는 단계; 및
    상기 기판을 열처리하여 상기 비정질 실리콘층의 일정 영역에 시드를 형성하고, 상기 시드에 의해 상기 비정질 실리콘층의 일정 영역이 폭이 3.5㎛ 이상인 시드 영역으로 결정화되고, 상기 비정질 실리콘층의 일정 영역 이외의 영역은 상기 시드 영역의 결정성이 성장하여 결정화 영역으로 결정화하는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘층 제조 방법.
  18. 기판상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층상에 제2패턴층을 형성하는 단계;
    상기 기판상에 상기 제2패턴층의 일정 영역이 노출되도록 제1패턴층을 형성하는 단계;
    상기 기판상에 금속 촉매층을 형성하는 단계; 및
    상기 기판을 열처리하여 상기 제2패턴층의 일정 영역에 대응하는 상기 비정질 실리콘층의 일정 영역에 시드를 형성하고, 상기 시드에 의해 상기 비정질 실리콘층의 일정 영역이 폭이 3.5㎛ 이상인 시드 영역으로 결정화되고, 상기 비정질 실리콘층의 일정 영역 이외의 영역은 상기 시드 영역의 결정성이 성장하여 결정화 영역으로 결정화하는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘층 제조 방법.
  19. 제 17 항 또는 제 18 항에 있어서,
    상기 열처리는 400 내지 800℃의 온도 범위 및 1 내지 3000분의 공정 시간으로 열처리하는 것을 특징으로 하는 다결정 실리콘층 제조 방법.
  20. 제 17 항 또는 제 18 항에 있어서,
    상기 제1패턴층는 실리콘 산화막을 포함하고 있고, 상기 제2패턴층는 실리콘 질화막을 포함하고 있는 것을 특징으로 하는 다결정 실리콘층 제조 방법.
  21. 제 17 항 또는 제 18 항에 있어서,
    상기 금속 촉매층은 1011 내지 1015 atoms/cm2의 농도로 금속 촉매가 형성되어 있는 것을 특징으로 하는 다결정 실리콘층 제조 방법.
  22. 기판;
    상기 기판상에 위치하고, 시드 영역의 폭이 3.5㎛ 이상인 결정화 영역으로부 터 성장한 결정립계의 주방향과 길이 방향이 수직 또는 평행하도록 패터닝된 반도체층;
    상기 반도체층상에 위치한 게이트 절연막;
    상기 게이트 절연막상에 위치한 게이트 전극;
    상기 게이트 전극상에 위치한 층간절연막; 및
    상기 층간절연막상에 위치하고, 상기 반도체층과 콘택하는 소오스/드레인 전극을 포함하는 것을 특징으로 하는 평판 표시 장치.
  23. 제 22 항에 있어서,
    상기 소오스/드레인 전극과 연결된 제1전극을 더 포함하는 것을 특징으로 하는 평판 표시 장치.
  24. 제 22 항에 있어서,
    상기 결정립계는 SGS 결정화법으로 결정화된 영역으로부터 결정성이 성장하여 결정화될 때 형성되는 결정립계인 것을 특징으로 평판 표시 장치.
  25. 기판상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층의 일정 영역이 노출되도록 하는 제1패턴층을 형성하는 단계;
    상기 제1패턴층이 형성된 기판상에 제2패턴층 및 금속 촉매층을 형성하는 단계;
    상기 기판을 열처리하여 상기 비정질 실리콘층의 일정 영역을 폭이 3.5㎛ 이상인 시드 영역으로 결정화하고, 상기 시드 영역을 이용하여 상기 비정질 실리콘층의 일정 영역 이외의 영역을 결정화 영역으로 결정화하는 단계;
    상기 결정화 영역을 패터닝하여 반도체층을 형성하는 단계;
    상기 반도체층상에 게이트 절연막, 게이트 전극 및 소오스/드레인 전극을 형성하는 단계; 및
    상기 소오스/드레인 전극과 연결된 제1전극을 형성하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치 제조 방법.
  26. 기판상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층상에 제2패턴층을 형성하는 단계;
    상기 제2패턴층상에 형성하되, 상기 제2패턴층의 일정 영역이 노출되도록 하는 제1패턴층을 형성하는 단계;
    상기 기판상에 금속 촉매층을 형성하는 단계;
    상기 기판을 열처리하여 상기 제2패턴층의 일정 영역에 대응하는 비정질 실리콘층의 일정 영역을 폭이 3.5㎛ 이상인 시드 영역으로 결정화하고, 상기 시드 영역을 이용하여 상기 비정질 실리콘층의 일정 영역 이외의 영역을 결정화 영역으로 결정화하는 단계;
    상기 결정화 영역을 패터닝하여 반도체층을 형성하는 단계;
    상기 반도체층상에 게이트 절연막, 게이트 전극 및 소오스/드레인 전극을 형성하는 단계; 및
    상기 소오스/드레인 전극과 연결된 제1전극을 형성하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치 제조 방법.
  27. 제 25 항 또는 제 26 항에 있어서,
    상기 열처리는 400 내지 800℃의 온도 범위 및 1 내지 3000분의 공정 시간으로 열처리하는 것을 특징으로 하는 평판 표시 장치 제조 방법.
  28. 제 25 항 또는 제 26 항에 있어서,
    상기 제1패턴층는 실리콘 산화막을 포함하고 있고, 상기 제2패턴층는 실리콘 질화막을 포함하고 있는 것을 특징으로 하는 평판 표시 장치 제조 방법.
  29. 제 25 항 또는 제 26 항에 있어서,
    상기 금속 촉매층은 1011 내지 1015 atoms/cm2의 농도로 금속 촉매가 형성되어 있는 것을 특징으로 하는 평판 표시 장치 제조 방법.
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