KR20070024018A - 박막트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 비정질 실리콘층/캡핑층/금속 촉매층 순으로 적층하고, 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하고, 상기 캡핑층을 제거한 후, 상기 다결정 실리콘층의 접촉각이 40도 이상 80도 미만인 경우, 상기 캡핑층이 잔막없이 완전히 제거되었음으로 상기 다결정 실리콘층을 이용하여 반도체층을 형성하는 박막트랜지스터 및 그 제조 방법에 관한 것이다.
SGS 결정화법, 캡핑층, 접촉각

Description

박막트랜지스터 및 그 제조 방법{Thin film transistor and method for fabricating the same}
도 1 내지 도 3은 본 발명의 일 실시 예에 따라 비정질 실리콘층을 SGS 결정화법으로 다결정 실리콘층으로 결정화하는 공정 단면도이다.
도 4a 및 도 4b는 캡핑층에 잔막이 잔존하는 경우와 잔존하지 않는 경우의 다결정 실리콘층의 접촉각을 측정하는 공정의 단면도들이다.
도 5는 본 발명의 일실시 예에 따라 제조된 다결정 실리콘층을 이용하여 박막트랜지스터를 제조하는 공정의 단면도이다.
도 6a 내지 도 6c는 잔막이 잔존하는 다결정 실리콘층과 잔막이 잔존하지 않은 다결정 실리콘층으로 박막트랜지스터를 제조하는 경우의 문턱 전압을 측정한 결과를 보여주는 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
120 : 비정질 실리콘층 130 : 캡핑층
135 : 잔막 140 : 금속 촉매층
145 : 시드 160 : 다결정 실리콘층
200 : 물방울
본 발명은 박막트랜지스터 및 그 제조 방법에 관한 것으로, 보다 자세하게는 SGS 결정화 공정 후, 캡핑층이 잔막없이 완전히 제거되어 접촉각이 40도 이상 80도 미만인 다결정 실리콘층으로 반도체층을 형성하는 박막트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로, 다결정 실리콘층은 높은 전계 효과 이동도와 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜지스터는 주로 능동 행렬 액정 디스플레이 장치(AMLCD)의 능동소자와 유기 전계 발광 소자(OLED)의 스위칭 소자 및 구동 소자에 사용된다.
이때, 박막트랜지스터에 사용하는 다결정 실리콘층의 제작은 직접 증착법, 고온 열처리를 이용한 기술 또는 레이저 열처리 방법 등을 이용한다. 레이저 열처리 방법은 저온 공정이 가능하고 높은 전계효과 이동도를 구현할 수 있지만, 고가의 레이저 장비가 필요하므로 대체 기술이 많이 연구되고 있다.
현재, 금속을 이용하여 비정질 실리콘을 결정화 하는 방법은 고상결정화(Solid Phase Crystallization)보다 낮은 온도에서 빠른 시간 내에 결정화시킬 수 있는 장점을 가지고 있기 때문에 많이 연구되고 있다. 금속을 이용한 결정화 방법은 금속 유도 결정화(MIC, Metal Induced Crystallization) 방법과 금속 유도 측면 결정화(MILC, Metal Induced Lateral Crystallization) 방법으로 구분된다. 그러나, 금속 촉매를 이용한 상기 방법의 경우는 금속 촉매에 의한 오염으로 인하여 박막트랜지스터의 소자 특성이 저하되는 문제점이 있다.
상기와 같은 금속 촉매의 오염 문제를 해결하기 위하여 캡핑층을 이용한 결정화 방법으로 다결정 실리콘층을 제조하는 방법(공개 특허 2003-0060403)이 개발되었다. 상기 방법은, 기판 상에 비정질 실리콘층 및 캡핑층을 증착하고 그 위에 금속 촉매층을 형성시킨 다음, 상기 기판을 열처리 혹은 레이저를 이용한 열처리 공정으로 상기 금속 촉매를 갭핑층을 통해서 비정질 실리콘층으로 확산시켜 시드를 형성시킨 후, 이를 이용하여 다결정 실리콘층을 얻어내는 방법이다. 상기 방법은 금속 촉매가 캡핑층을 통하여 확산되기 때문에 필요이상의 금속 오염을 막을 수 있다는 장점이 있으나 상기 캡핑층이 완전히 제거되지 않는 경우, 박막트랜지스터의 특성을 저해하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, SGS 결정화 공정 후, 캡핑층이 잔막없이 완전히 제거되어 접촉각이 40도 이상 80도 미만인 다결정 실리콘층으로 반도체층을 형성하는 박막트랜지스터 및 그 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 기판; 상기 기판상에 위치하고, 접촉각이 40도 이상 80도 미만인 반도체층; 및 상기 반도체층상에 위치한 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극으로 이루어진 박막트랜지스터에 의해 달성된다.
또한, 본 발명의 상기 목적은 기판을 준비하는 단계; 상기 기판상에 비정질 실리콘층, 캡핑층 및 금속 촉매층을 형성하는 단계; 상기 금속 촉매층의 금속 촉매가 상기 비정질 실리콘층으로 확산하여 시드를 형성하고, 상기 시드를 핵으로 상기 비정질 실리콘층이 다결정 실리콘층으로 결정화하도록 열처리하는 단계; 상기 금속 촉매층 및 캡핑층을 제거하는 단계; 및 상기 다결정 실리콘층의 접촉각을 측정하여 접촉각이 40도 이상 80도 미만인 경우 상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하는 단계로 이루어진 박막트랜지스터 제조 방법에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다. 또한 도면들에 있어서, 층 및 영역의 길이, 두께등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 3은 본 발명의 일 실시 예에 따라 비정질 실리콘층을 SGS 결정화법으로 다결정 실리콘층으로 결정화하는 공정 단면도이다.
도 1을 참조하여 설명하면, 유리 또는 플라스틱과 같은 투명한 절연 기판 (100)상에 물리적 기상 증착법(Physical Vapor Deposition) 또는 물리적 기상 증착법(Chemical Vapor Deposition)을 이용하여 실리콘 산화막, 실리콘 질화막 또는 이들의 복층으로 버퍼층(110)을 형성한다.
이때, 상기 버퍼층(110)은 하부 기판에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달의 속도를 조절함으로서, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역활을 한다.
이어서, 상기 버퍼층(110)상에 물리적 기상 증착법 또는 화학적 기상 증착법을 이용하여 비정질 실리콘층(120)을 형성한다.
이어서, 상기 비정질 실리콘층(120)상에 실리콘 산화막, 실리콘 질화막 또는 이들의 복층으로 캡핑층(Capping layer)(130)을 형성한다.
이어서, 상기 캡핑층(130)상에 금속 촉매층(140)을 형성한다.
이때, 상기 캡핑층(130)은 실리콘 질화막으로 형성하는 것이 바람직한데, 이는 상기 금속 촉매층(140)의 금속 촉매는 상기 실리콘 산화막에서는 거의 확산하지 못하나 상기 실리콘 질화막에서는 확산 속도가 빠르기 때문이다.
이때, 상기 금속 촉매층(140)은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Cr, Ru, Rh, Cd 또는 Pt 중 어느 하나 이상을 이용하여 형성한다. 또한, 상기 금속 촉매층(140)은 상기 금속 촉매를 1011 내지 1015 atoms/cm2의 표면 농도로 형성한다.
도 2를 참조하여 설명하면, 상기 비정질 실리콘층(120)/캡핑층(130)/금속 촉 매층(140)이 형성된 기판(100)을 열처리(150)하여 상기 금속 촉매층(140)의 금속 촉매를 상기 캡핑층(130)을 통하여 상기 비정질 실리콘층(120)으로 확산(155)시킨다.
이때, 상기 비정질 실리콘층(120)으로 확산한 금속 촉매들은 결정화의 핵인 시드(145)를 형성할 수 있다.
도 3을 참조하여 설명하면, 상기 비정질 실리콘층(120)상에 결정화의 핵인 시드(145)가 형성된 상기 기판(100)을 계속 열처리(150)를 하는 경우, 상기 시드(145)로부터 결정성이 상기 비정질 실리콘층(120)으로 전파되어 다결정 실리콘층(160)으로 결정화된다.
이때, 상기 다결정 실리콘층(160)은 상기 시드(145)의 특성 또는 간격 등에 의해 크기 및 성질이 결정되어진다. 즉, 상기 시드(145)간의 간격이 넓은 경우 상기 다결정 실리콘층(160)의 결정립의 크기는 커지게 된다.
상기와 같은 방법으로 기판상에 비정질 실리콘층/캡핑층/금속 촉매층을 형성하고, 상기 기판을 열처리함으로서, 상기 금속 촉매층의 금속 촉매가 상기 캡핑층을 통해 상기 비정질 실리콘층으로 확산하고, 상기 확산된 금속 촉매가 결정의 핵인 시드를 형성하고, 상기 비정질 실리콘층에 형성된 시드로부터 결정이 성장하여 다결정 실리콘층으로 결정화하는 방법을 SGS(Super Grain Silicon) 결정화법이라고 한다.
이때, 상기 SGS 결정화법은 상기 금속 촉매에 의해 다결정 실리콘층으로 결 정화됨에도 불구하고, 상기 다결정 실리콘층에 잔류하는 금속 촉매의 농도가 1013 atoms/cm2 이하로 다른 금속 촉매를 이용한 결정화에 비해 잔류하는 금속 촉매의 량이 적어 특성이 우수한 박막트랜지스터를 제조할 수 있다.
도 4a 및 도 4b는 캡핑층에 잔막이 잔존하는 경우와 잔존하지 않는 경우의 다결정 실리콘층의 접촉각을 측정하는 공정의 단면도들이다.
도 4a를 참조하여 설명하면, 상기 금속 촉매층(140)과 캡핑층(130)을 제거한 후, 상기 다결정 실리콘층(160)과 물방울(200)의 접촉각(θ1)을 측정한 결과, 상기 접촉각(θ1)은 40도 이상 80도 미만으로 측정되었다.
이때, 상기 다결정 실리콘층(160)은 소수성을 갖고 있음으로 도 4a에서 도시한 바와 같이 상기 다결정 실리콘층(160)상에 상기 캡핑층(130)의 잔막이 전혀 남아 있지 않은 경우, 상기 다결정 실리콘층(160)의 접촉각(θ1)은 고각이 된다.
도 4b를 참조하여 설명하면, 상기 금속 촉매층(140)과 캡핑층(130)을 제거한 후, 상기 다결정 실리콘층(160)과 물방울(200)의 접촉각(θ2)을 측정한 결과, 상기 접촉각(θ1)은 40도 미만으로 측정되었다.
이때, 상기 접촉각(θ1)이 40도 미만으로 측정되는 경우는 도 4b에서 도시한 바와 같이 상기 캡핑층(140)이 완전히 제거되지 않고, 상기 캡핑층(140)의 잔막(135)을 남겼기 때문이다. 이는 상기 캡핑층(140)의 잔막(135)은 실리콘 산화막, 실리콘 질화막 또는 이들의 복층으로, 상기 실리콘 산화막 또는 실리콘 질화막은 친수성이 높기 때문에 물방울(200)에 대한 접촉각이 낮게 측정 된다.
또한, 도 4a 및 도 4b에서는 도시하지 않았지만, 상기 다결정 실리콘층(160)과 물방울(200)의 접촉각을 측정할 때, 상기 다결정 실리콘층(160)과 잔막(135)에 걸쳐 물방울(200)이 형성되는 경우가 발생할 수 있는데, 이러한 경우, 단차(잔막이 있는 경우와 없는 경우 높이 차가 발생)가 발생하여 정확한 접촉각이 측정되지는 않지만, 상기 잔막(135)에 의해 접촉각이 낮아지게 된다.
또한, 도 4a 및 도 4b에서는 잔막이 전혀 존재하지 않는 것과 잔막이 존재하는 것을 극단적으로 표현하고 있는 것처럼 도시하고 있으나, 실제로는 도 4a의 상기 다결정 실리콘층(160)에 캡핑층을 이루는 물질, 예컨데, 실리콘 질화물이 전혀 없을 수는 없다. 즉, 상기 다결정 실리콘층(160)상에 잔존하는 실리콘 질화물의 양에 의해 접촉각이 변화하게 되는데, 정확하게 수식적으로 표현할 수는 없지만, 잔존하는 실리콘 질화물의 양이 증가함에 따라 접촉각은 낮아지고 친수성은 커지고 소수성은 낮아지게 된다. 따라서, 본원 발명에서 잔막이 잔존한다, 잔존 하지 않는다라고 표현하는 것은 상기 실리콘 질화물과 같이 캡핑층을 이루는 물질이 잔존하는 양에 따라 접촉각이 40도를 경계로 40도 이하가 되면 친수성의 특성이 더 강함으로 잔막이 잔존한다고 표현하는 것이고, 40도 이상 80도 미만(이때, 80도 미만으로 한정하는 것은 물방울의 접촉각이 표면 장력 및 중력 등에 의해 80도 이상은 될 수 없기 때문이다.)이 되면 소수성의 특성이 더 강함으로 잔막이 잔존하지 않는다고 표현하고 있다.
따라서, 도 4a 및 도 4b를 참조하여 설명한 바를 종합하여 보면, 상기 캡핑층(130)을 완전히 제거하여 상기 캡핑층(130)의 잔막(135)을 전혀 남기지 않는 경우(도 4a에 도시), 접촉각(θ1)은 40도 이상 80도 미만으로 측정되어 지고, 캡핑층(130)의 잔막(135)이 남아 있는 경우(도 4b에서 도시), 상기 접촉각(θ1)이 40도 미만으로 측정되어 진다.
상기 다결정 실리콘층(135)상에 상기 캡핑층(135)의 잔막(135)(즉, 실리콘 질화막, 실리콘 산화막 또는 이들의 복층의 일부)이 남아 있는 경우, 상기 캡핑층(135)은 SGS 결정화법에 이용됨으로서 내부에 금속 촉매와 같은 금속 물질이 잔류하고 있어 다결정 실리콘층(135)의 표면을 오염시킬 뿐만 아니라, 상기 다결정 실리콘층(135)과 게이트 절연막 사이에 원하지 않는 층이 형성되어 박막트랜지스터의 문턱 전압에 악영향을 주게 된다.
도 6a 내지 도 6c는 상기 캡핑층이 완전히 제거되지 않고, 캡핑층이 잔존하는 경우(도 6a 및 도 6b에 도시)와 완전히 제거되어 캡핑층이 잔존하지 않은 경우(도 6c에 도시)의 문턱 전압의 산포 특성을 보여 주는 그래프들이다.
이때, 상기 도 6a 및 도 6b의 접촉각은 40도 미만 값인 30도로 측정되었고, 상기 도 6c는 40도 내지 80도의 값인 60도의 값으로 측정되었다.
도 6a 및 도 6b를 참조하여 설명하면, 비정질 실리콘층(120)을 SGS 결정화법으로 결정화한 후, 상기 캡핑층(135)을 제거하는 공정을 진행하였으나 완전히 제거 되지 않고, 캡핑층(135)의 잔막(135)이 남게 될 수 있는데, 특히, 기판의 중앙부 (center)에 잔막(135)이 존재하는 경우가 많게 된다. 이러한 잔막(135)이 기판상의 다결정 실리콘층상에 잔존하게 되는 경우, 박막트랜지스터를 제조하게 되면 캡핑층의 잔막 여부에 따라 문턱 전압이 달라지게 되어 기판 전체의 산포 특성이 나빠지게 된다.
이러한 결과는 도 6a에서 보는 바와 같이 기판 중심부에 잔막이 많이 남아있는 경우, 도 6b에서 보는 바와 같이 기판의 중앙부(Center)의 문턱 전압이 기판의 가장 자리부(Top, Down)의 문턱 전압 보다 높아지고 이로 인해 기판 전체에 걸쳐 문턱 전압의 산포가 불균일하다는 것을 알 수 있다. 이는 기판 전체에 형성되어 있는 각각의 박막트랜지스터의 특성의 균일성이 나쁘다는 것을 알 수 있다.
이때, 상기 도 6a에서 해치의 간격이 좁을 수록 잔막이 많이 남아 있다는 것을 말하고, 유사한 문턱 전압 값을 동일한 영역으로 표시하였다. 도 6b는 도 6a의 Ⅰ-Ⅰ'선을 따라 측정된 문턱 전압 값을 도시하였다.
이때, 상기 기판상에 상기 캡핑층(135)의 잔막(135)이 존재하지 않는 경우에는 도 6c에서 도시한 바와 같이 기판의 중앙부(Center)나 가장 자리부(Top, Down)의 문턱 전압은 일정하고, 기판 전체에 형성되어 있는 각각의 박막트랜지스터의 특성의 균일성이 우수하다는 것을 알 수 있다. 이때, 도 6c는 잔막이 없는 기판을 도 6a의 Ⅰ-Ⅰ'선과 동일한 영역에서의 문턱 전압 값을 측정하여 도시하였다.
따라서, 도 4a를 참조하여 설명한 바와 같이 금속 촉매층(140)과 캡핑층(130)을 제거한 후, 상기 캡핑층(130)이 완전히 제거되었는지를 확인하기 위해 상 기 다결정 실리콘층(135)의 접촉각을 측정하여 접촉각(θ1)이 40도 이상 80도 미만인 경우에만 다음 공정을 진행하여야 문턱 전압이 우수한 박막트랜지스터를 제조할 수 있고 뿐만 아니라 문턱 전압의 균일성이 우수한 기판을 얻을 수 있다.
도 5는 본 발명의 일실시 예에 따라 제조된 다결정 실리콘층을 이용하여 박막트랜지스터를 제조하는 공정의 단면도이다.
도 5를 참조하여 설명하면, 상기 도 4a에서 도시한 바와 같은 잔막(135)이 존재하지 않는 다결정 실리콘층(160)을 패터닝하여 반도체층(310)을 한다.
이어서, 상기 반도체층(310)이 형성된 기판(100)상에 게이트 절연막(320), 게이트 전극(330) 및 층간절연막(340)을 형성한다.
이어서, 상기 층간절연막(340) 및 게이트 절연막(320)을 식각하여 상기 반도체층(310)의 소정 영역을 노출시키는 콘택홀을 형성하고, 상기 콘택홀을 통해 상기 반도체층(310)과 콘택하는 소오스/드레인 전극을 형성함으로서 박막트랜지스터를 완성한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 박막트랜지스터 및 그 제조 방법은 접촉각이 40도 이상 80도 미만의 다결정 실리콘층으로 반도체층을 제조함으로서, 반도체층과 게이트 절연막 사이의 경계면에 불순물이 존재하지 않아 문턱 전압 특성이 우수한 박막트랜지스터를 제공할 수 있을 뿐만 아니라 기판 전체에 걸쳐 박막트랜지스터의 문턱 전압이 균일성한 기판을 얻을 수 있다는 효과가 있다.

Claims (5)

  1. 기판;
    상기 기판상에 위치하고, 접촉각이 40도 이상 80도 미만인 반도체층; 및
    상기 반도체층상에 위치한 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극
    을 포함하는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 반도체층은 SGS 결정화법으로 결정화된 다결정 실리콘층인 것을 특징으로 하는 박막트랜지스터.
  3. 기판을 준비하는 단계;
    상기 기판상에 비정질 실리콘층, 캡핑층 및 금속 촉매층을 형성하는 단계;
    상기 금속 촉매층의 금속 촉매가 상기 비정질 실리콘층으로 확산하여 시드를 형성하고, 상기 시드를 핵으로 상기 비정질 실리콘층이 다결정 실리콘층으로 결정화하도록 열처리하는 단계;
    상기 금속 촉매층 및 캡핑층을 제거하는 단계; 및
    상기 다결정 실리콘층의 접촉각을 측정하여 접촉각이 40도 이상 80도 미만인 경우 상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  4. 제 3 항에 있어서,
    상기 반도체층을 형성하는 단계 이후에,
    상기 반도체층상에 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  5. 제 3 항에 있어서,
    상기 캡핑층은 실리콘 산화막, 실리콘 질화막 및 이들의 복층 중 어느 하나인 것을 특징으로 하는 박막트랜지스터 제조 방법.
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