KR100769449B1 - 박막트랜지스터 및 그의 제조방법 - Google Patents
박막트랜지스터 및 그의 제조방법 Download PDFInfo
- Publication number
- KR100769449B1 KR100769449B1 KR1020060046289A KR20060046289A KR100769449B1 KR 100769449 B1 KR100769449 B1 KR 100769449B1 KR 1020060046289 A KR1020060046289 A KR 1020060046289A KR 20060046289 A KR20060046289 A KR 20060046289A KR 100769449 B1 KR100769449 B1 KR 100769449B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- active layer
- molybdenum
- thin film
- film transistor
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 35
- 238000000034 method Methods 0.000 title claims description 30
- 238000004519 manufacturing process Methods 0.000 claims abstract description 15
- 239000000463 material Substances 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 185
- 229910052750 molybdenum Inorganic materials 0.000 claims description 34
- 239000011733 molybdenum Substances 0.000 claims description 34
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 33
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 27
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 22
- 239000010408 film Substances 0.000 claims description 21
- 229910052782 aluminium Inorganic materials 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 18
- 239000011229 interlayer Substances 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 239000000203 mixture Substances 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 229910052787 antimony Inorganic materials 0.000 claims description 2
- 229910052793 cadmium Inorganic materials 0.000 claims description 2
- 229910052703 rhodium Inorganic materials 0.000 claims description 2
- 229910052707 ruthenium Inorganic materials 0.000 claims description 2
- 229910052709 silver Inorganic materials 0.000 claims description 2
- 229910052718 tin Inorganic materials 0.000 claims description 2
- 229910052697 platinum Inorganic materials 0.000 claims 1
- 238000002425 crystallisation Methods 0.000 description 15
- 230000002087 whitening effect Effects 0.000 description 11
- 230000008025 crystallization Effects 0.000 description 8
- 239000003054 catalyst Substances 0.000 description 5
- 230000035515 penetration Effects 0.000 description 5
- 229910021334 nickel silicide Inorganic materials 0.000 description 4
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- LKTZODAHLMBGLG-UHFFFAOYSA-N alumanylidynesilicon;$l^{2}-alumanylidenesilylidenealuminum Chemical compound [Si]#[Al].[Si]#[Al].[Al]=[Si]=[Al] LKTZODAHLMBGLG-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 238000006356 dehydrogenation reaction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000007715 excimer laser crystallization Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 150000002751 molybdenum Chemical class 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000010944 silver (metal) Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Abstract
본 발명은 소스/드레인 전극을 이루는 물질이 활성층으로 침투하는 것을 방지하는 박막트랜지스터 및 그 제조방법에 관한 것이다. 본 발명은 기판; 기판 상의 일영역에 형성된 활성층; 활성층 상에 형성된 게이트 절연층, 게이트 절연층의 일영역상에서 활성층과 대응되는 위치에 구비되는 게이트 전극, 게이트 전극 상에 형성되는 층간절연막, 층간절연막 및 게이트 절연층을 관통하면서 형성되어 유기반도체층의 소정영역을 노출시키는 콘택홀; 콘택홀을 통해 활성층과 접촉하는 소스/드레인 전극을 포함하여 구성되는 박막트랜지스터에 있어서, 활성층은 수퍼그레인 실리콘(SGS : Super Grain Silicon)법으로 결정화되며, 상기 소스/드레인 전극은 몰리브덴 함유층/알루미늄 함유층/몰리브덴 함유층의 다층 구조를 가지되, 몰리브덴의 두께는 활성층의 두께보다 두꺼운 것을 특징으로 한다.
박막트랜지스터, SGS, 몰리브덴, 알루미늄, 소스/드레인 전극
Description
도 1은 종래의 박막트랜지스터의 적층구조를 보이는 단면도.
도 2는 종래의 박막트랜지스터의 백화현상을 보이는 평면사진.
도 3은 종래의 박막트랜지스터의 활성층 상에 형성되는 홀을 보이는 단면사진.
도 4는 본 발명의 일실시예에 따른 박막트랜지스터의 적층구조를 보이는 단면도.
도 5a 내지 도 5g는 본 발명의 일실시예에 따른 박막트랜지스터의 제조공정을 순차적으로 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
110 : 기판 120 : 버퍼층
130 : 활성층 140 : 게이트절연층
150 : 게이트전극 160 : 층간절연층
170 : 콘택홀 180(181,182, 183) : 소스/드레인 전극
본 발명은 다결정 실리콘 박막트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 소스/드레인 전극을 이루는 물질이 활성층으로 침투하는 것을 방지하는 박막트랜지스터 및 그 제조방법에 관한 것이다.
박막트랜지스터 제조시에 비정질 실리콘층을 결정화하여 다결정 실리콘으로 활성층을 구성하는 다결정 실리콘 박막트랜지스터는 온/오프의 속도가 빠르고, 전자이동도가 높은 장점이 있어, 최근 널리 실용화되는 추세에 있다.
종래에 사용된 디스플레이 장치의 탑게이트형 박막트랜지스터의 제조방법을 도 1을 참조하여 간단히 설명하면, 유리 또는 플라스틱등의 절연기판(2)상에 버퍼층(1')을 형성하고, 버퍼층(1')상에 비정질 실리콘층을 형성한다.
다음으로, 비정질 실리콘층을 결정화한 후 패터닝하여 다결정 실리콘층으로 구성된 활성층(2)을 형성하고, 활성층 상에 게이트절연막(3)을 형성하고, 상기 활성층(2)에 대향하는 영역에 게이트전극(4)을 형성하며, 게이트 전극상에 층간절연막(5)을 형성한다.
다음으로, 층간절연막(5) 및 게이트 절연막(3)을 관통하면서 형성되고 활성층(2)을 외부로 개방시키는 콘택홀을 형성하고, 콘택홀에 소스/드레인 전극(6)을 형성하여 탑게이트형 박막트랜지스터를 제조한다.
한편, 콘택홀은 에칭을 통해 형성되는데, 콘택홀과 접촉하는 활성층에 에칭액이 활성층을 식각하여 활성층에 미세한 홀을 형성할 경우, 소스/드레인 전극을 이루는 물질이 활성층으로 침투하여 백화현상을 일으키는 문제점이 발생할 수 있 다. 이런 미세한 홀들은 결정립 경계에 금속 실리사이드를 다량 함유하고 있는 부분에서 발생하며 홀 크기는 대부분 1㎛ 이하의 크기를 갖고 있다.
따라서, 소스/드레인 전극의 물질이 활성층으로 침투하는 것을 방지하기 위해, 소스/드레인 전극을 다층으로 형성하여, 침투시 백화현상을 일으키는 물질을 차단하는 층을 더 구비하는 방식이 사용되기도 한다. 예컨데, 침투시 백화현상을 발생시키는 알루미늄을 사이에 두고, 양면에 몰리브덴 함유층이 형성되는 다층구조가 채용된다.
그러나, 활성층에 미세한 홀이 보다 쉽게 형성되는 결정화 방법을 따르는 경우, 소스/드레인 전극을 단순히 다층구조로 형성하는 것으로는, 백화현상을 방지할 수 없으므로, 이에 대한 해결책이 요구된다.
백화현상을 자세히 설명하기 위해 도면을 참조한다. 도 2는 백화현상이 발생한 박막트랜지스터의 평면사진이고, 도 3은 백화현상이 발생한 박막트랜지스터의 단면사진이다.
이에 따르면, 기판(10)상에 버퍼층(20)이 형성되고, 상기 버퍼층(20)상에 활성층(30)이 형성되고, 활성층(30)에는 콘택홀 형성시 발생한 홀이 형성되어 있다.
활성층 상부에는 몰리브덴(81)/알루미늄(82)/몰리브덴(83) 구조의 소스/드레인 전극(80)이 접촉하는데, 하부의 몰리브데늄이 알루미늄을 막아주지 못할 정도로 얇거나 스텝커버리지(Step Coverage)에 문제가 있는 경우 이후 열처리 시 알루미늄이 콘택홀을 통해 실리콘으로 침투하여 알루미늄 실리사이드가 채널쪽 영역까지 확장되는 백화현상이 발생하게 된다. 백화 현상이 생긴 실리콘 부는 더 이상 반도체 역할을 하지 못하고 도체처럼 전류를 흐르게하는 역할을 한다. 따라서 백화 현상이 일어나는 정도에 따라서 트랜지스터의 특성 산포가 발생하게 되며 심각하게는 더 이상 트랜지스터의 역할을 하지 못하고 도체가 되는 문제가 발생한다.
본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 콘택홀을 통해 활성층에 접촉하는 소스/드레인 전극을 이루는 물질이 활성층으로 침투하는 것을 방지하는 박막트랜지스터를 및 그 제조방법을 제공하는 데 있다.
본 발명의 일측면은 콘택홀을 통해 노출된 활성층의 소정영역과 접촉하는 소스/드레인 전극을 포함하는 박막트랜지스터에 있어서, 상기 활성층은 결정화되어 그레인간 경계가 형성되며, 상기 소스/드레인 전극은 제 1 몰리브덴 함유층/알루미늄 함유층/제 2 몰리브덴 함유층의 다층 구조를 가지되, 상기 활성층에 접하는 상기 제 1 몰리브덴 함유층의 두께는 상기 활성층의 두께보다 두꺼운 것을 특징으로 한다.
본 발명의 다른 측면은 기판을 준비하는 제 1 단계; 상기 기판 상에 비정질 실리콘층을 형성하는 제 2 단계: 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 제 3 단계; 상기 다결정 실리콘층을 패터닝하여 활성층을 형성하는 제 4 단계; 상기 활성층이 형성된 기판 상에 게이트 절연막, 게이트전극, 및 층간 절연막을 순차적으로 형성하는 제 5 단계; 상기 층간절연막 및 상기 게이트전극을 식각하여 상기 활성층을 개방하는 콘택홀을 형성하는 제 6 단계; 및 상기 콘택홀에 소스/드레인 전극을 제 1 몰리브덴 함유층/알루미늄 함유층/제 2 몰리브덴 함유층의 다층구조로 형성하되, 상기 소스/드레인의 몰리브덴 함유층 중 상기 활성층에 접촉하는 제 1 몰리브덴 함유층의 두께를 상기 활성층의 두께보다 두껍게 형성하는 제 7 단계를 포함하는 박막트랜지스터의 제조방법을 제시한다.
이하에서는 도면을 참조하면서, 본 발명의 실시예를 보다 상세히 설명한다.
도 4는 본 발명의 일실시예에 따른 박막트랜지스터의 단면도이다. 이에 따르면, 박막트랜지스터는 기판(110), 기판(110) 상의 일영역에 형성된 활성층(130), 활성층(130) 상에 형성된 게이트 절연층(140), 게이트 절연층(140)의 일영역상에서 상기 활성층(130)과 대응되는 위치에 구비되는 게이트 전극(150), 게이트 전극(150) 상에 형성되는 층간절연막(160), 층간절연막(160) 및 게이트 절연층(140)을 관통하면서 형성되어 활성층(130)의 소정영역을 노출시키는 콘택홀(170), 콘택홀(170)을 통해 상기 활성층(130)과 접촉하는 소스/드레인 전극(150)을 포함하여 구성된다.
상기 구조는 탑게이트형 박막트랜지스터의 일반적인 구조로서 본 실시예에 대한 특징을 가지지 않는 부분에 대한 상세한 설명은 생략한다.
본 실시예에서 절연기판(110) 상에 형성되는 활성층(130)은 다결정 실리콘층 으로, 다결정실리콘층은 그레인(grain)간의 경계가 형성되는데, 상기 경계에는 다결정 실리콘층 내에 존재하는 니켈 실리사이드가 몰려있게 된다.
특히, 니켈 실리사이드는 수퍼그레인실리콘(SGS)법을 사용하여 비정질 실리콘을 결정화하는 경우, 더욱 경계로 집중된다. 이런 상태에서, 콘택홀을 에칭하는 경우, 에칭액이 상기 니켈 실리사이드가 집중된 그레인 경로에 접촉하게되면 그 부분은 식각되어 쉽게 홀이 형성된다.
한편, 본 명세서에서 수퍼그레인실리콘(SGS)법은 비정질 실리콘층 상에 금속 촉매의 확산 또는 침투를 조절하는 캡핑층과 금속혼합층을 형성한 후, 열처리하여, 상기 비정질 실리콘층을 결정립이 큰 다결정 실리콘층으로 형성하는 방법을 통칭하며, 구체적인 수퍼그레인 실리콘법의 공정에 대해서는 후술하기로 한다.
소스/드레인 전극(180)은 다층구조로 형성되는데, 예컨데, 몰리브덴 함유층(181)/알루미늄 함유층(182)/몰리브덴 함유층(183)으로 구성된다. 이 때, 활성층(130)과 직접 접촉하게되는 하부 몰리브덴 함유층(183)은 활성층(130)의 두께보다 두껍게 형성되어야 하는데, 구체적으로 700Å 내지 1500Å의 범위로 형성되는 것이 바람직하다. 700Å 미만에서는 몰리브덴 함유층이 알루미늄의 투과를 방지하지 못하게 되기 때문이다. 또한, 몰리브덴 함유층(181)/알루미늄 함유층(182)/몰리브덴 함유층(183)의 3중 구조의 경우 습식 에칭 방법으로 패터닝을 하게되는데, 1500Å을초과하는 범위에서는 몰리브덴 함유층과 알루미늄 층의 에칭 정도의 차이문제로 습식 에칭 방법으로 패터닝을 할 수 없는 문제가 발생하기 때문이다. 이 때, 몰리브덴 함유층은 MoW이고, 상기 알루미늄 함유층은 AlNd인 것이 바람직하다.
다음으로, 본 발명의 일실시예에 따른 박막트랜지스터를 제조하는 방법을 설명한다. 도 5a 내지 도 5g는 본 발명의 일실시예에 따른 박막트랜지스터의 제조공정을 순차적으로 설명하는 단면도이다.
이에 따르면, 박막트랜지스터의 제조공정은 기판을 준비하는 제 1 단계; 상기 기판 상에 비정질 실리콘층을 형성하는 제 2 단계: 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 제 3 단계; 상기 다결정 실리콘층을 패터닝하여 활성층을 형성하는 제 4 단계; 상기 활성층이 형성된 기판 상에 게이트 절연막, 게이트전극, 및 층간 절연막을 순차적으로 형성하는 제 5 단계; 상기 층간절연막 및 상기 게이트전극을 식각하여 상기 활성층을 개방하는 콘택홀을 형성하는 제 6 단계; 및 상기 콘택홀에 소스/드레인 전극을 몰리브덴/알루미늄/몰리브덴의 다층구조로 형성하되, 상기 소스/드레인 전극의 두께를 상기 활성층의 두께보다 두껍게 형성하는 제 7 단계를 포함한다.
제 1 단계는 유리 또는 플라스틱과 같은 절연기판(110)을 제공하는 단계로서, 본 단계에서는 기판은 가스 또는 수분의 침투를 막기 위한 버퍼층(120)이 형성된 상태 또는 버퍼층이 형성되지 않은 상태를 포함한다.(도 5a)
제 2 단계는 기판(110)상에 비정질 실리콘이 증착되는 단계이다. 비정질 실리콘을 증착할 경우 크게 화학적 기상증착법(CVD) 또는 물리적 기상증착법(PVD)이 사용될 수 있다. 또한, 상기 비정질 실리콘층을 형성할 때 또는 형성한 후에 탈수소처리 공정을 진행하여 수소의 농도를 낮추는 공정을 진행할 수 있다.(도 5b)
제 3 단계는 박막트랜지스터가 형성될 면의 비정질실리콘층을 결정화하는 단 계로서, 결정화방법으로는 고상결정화법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Eximer Laser Crystallization), 금속유도결정화법(Metal Induced Crystallization), 및 금속유도 측면결정화법(Metal Induced Lateral Crystallization), SGS(Super Grain Silicon)법등이 있다.
상기 방법 중 고상결정화법은 비정질 실리콘층을 박막트랜지스터가 사용되는 디스플레이 소자의 기판을 형성하는 물질인 유리의 변형 온도인 약 700℃이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이고, 엑시머 레이저법은 엑시머 레이저를 실리콘 층에 조사하여 매우 단시간동안 국부적으로 높은 온도로 가열하여 결정화하는 방법이다.
또한, 금속유도결정화법은 니켈, 팔라듐, 금, 알루미늄등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속이 비정질 실리콘을 폴리실리콘으로 상변화 유도하는 현상을 이용한 방법이고, 금속유도 측면결정화법은 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 실리콘의 결정화를 유도하는 현상을 이용한 방법이다.
슈퍼 그레인 실리콘(SGS) 결정화법은 비정질 실리콘층 상에 금속 촉매의 확산 또는 침투를 조절하는 캡핑층과 금속혼합층을 형성한 후, 열처리하여, 상기 비정질 실리콘층을 결정립이 큰 다결정 실리콘층으로 형성하는 방법으로 본 발명에 적용되는 가장 바람직한 결정화법으로, 결정도가 높아서 후술할 습식에칭시 제 2 면의 실리콘 제거시 유리하기 때문이다.
일 실시예로써, SGS 결정화법으로 결정화하는 것을 도 5c를 참조하면서 보다 상세히 설명한다. 먼저, 비정질 실리콘상에 캡핑층(131)을 형성하는데, 캡핑층(131)은 산화막, 유기막 및 질화막에 의해 플라즈마 강화 화학 기상증착법을 이용하여 형성될 수 있다. 캡핑층(131)은 금속혼합층(132)의 금속을 비정질 실리콘층의 계면으로 확산 또는 침투시킬 때, 선택적으로 확산 또는 침투를 일으키는 역할을 한다.
금속혼합층(132)은 캡핑층(131) 상에 형성되는데, Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 또는 Pt와 같은 금속촉매로 이루어지며, 상기 촉매들은 소정의 비율로 혼합되어 포함될 수 있다.
금속혼합층(132)을 형성한 후, 열처리가 수행되는데 이로써 금속혼합층(132)의 결정화 유도물질 및 촉매물질이 캡핑층(131)과 비정질 실리콘층의 계면으로 이동하여 결정화시드를 형성하고, 상기 시드에 의해 비정질 실리콘층이 결정립계를 갖는 다결정 실리콘으로 결정화된다. 결정화가 완료되면, 금속혼합층(132) 및 캡핑층(131)은 제거된다. 본 단계에서의 비정질 실리콘층의 결정화방법을 전술한 SGS법이라 한다.
제 4 단계는 상기 다결정 실리콘층을 패터닝하여 활성층을 형성하는 단계이다. (도 5d)
제 5 단계는 상기 활성층(130)이 형성된 기판(110) 상에 게이트 절연막(140), 게이트전극(150), 및 층간 절연막(160)을 순차적으로 형성하는 단계이다. 게이트 절연막(140)은 산화막 또는 질화막을 증착하여 형성하며, 게이트전극(150)은 알루미늄, 몰리브덴, 탄탈, 크롬, 티탄, 구리등의 금속이 사용될 수 있다. 층간 절연막(160)은 게이트 절연막(140)과 동일한 재료가 사용될 수 있다.(도 5e)
제 6 단계는 층간절연막(160) 및 게이트전극(150)을 식각하여 활성층(130)을 개방하는 콘택홀(170)을 형성하는 단계이다. 이 때, 콘택홀(170)은 건식식각으로 하는 것이 바람직하다. 습식식각시에는 에칭액이 활성층의 그레인 경계영역의 니켈-실리사이드와 결합하여, 홀이 형성될 위험이 있기 때문이다. 이 때의 건식식각 방법은 플로린계열의 가스를 사용하며 예컨데, SF6, CF4, CxHyFz 등을 사용할 수 있다. (도 5f)
제 7 단계는 상기 콘택홀(170)에 소스/드레인 전극을 몰리브덴 함유층(181)/알루미늄 함유층(182)/몰리브덴 함유층(183)의 다층구조로 형성하되, 활성층과 접촉하는 몰리브덴 함유층(183)의 두께를 활성층(130)의 두께보다 두껍게 형성하는 단계이다. 소스/드레인 전극의 형성은 플라즈마를 이용한 스퍼터링 증착법 등이 이용될 수 있다. 소스/드레인 전극은 금속층 상부에 포토레지스트를 도포한 후 패터닝될 수 있다.(도 5g)
본 발명은 상기 실시예들을 기준으로 주로 설명되어졌으나, 발명의 요지와 범위를 벗어나지 않고 많은 다른 가능한 수정과 변형이 이루어질 수 있다. 예컨데, 베젤의 돌기부는 핀형, 또는 판형등 여러가지로 제조될 수 있으며, 각 구성요소의 고정도 다양한 방식으로 이루어질 수 있을 것이다. 예컨데, 박막트랜지스터 구조의 미세한 변경, 소스/드레인 전극 다층구조의 변경등이 그러할 것이다.
본 발명에 따른 박막트랜지스터 및 그 제조방법에 따르면, 결정화된 활성층 내로 소스/드레인 전극을 이루는 물질이 침투하는 것을 방지할 수 있다.
전술한 발명에 대한 권리범위는 이하의 청구범위에서 정해지는 것으로써, 명세서 본문의 기재에 구속되지 않으며, 청구범위의 균등범위에 속하는 변형과 변경은 모두 본 발명의 범위에 속할 것이다.
Claims (10)
- 콘택홀을 통해 노출된 활성층의 소정영역과 접촉하는 소스/드레인 전극을 포함하는 박막트랜지스터에 있어서,상기 활성층은 결정화되어 그레인간 경계가 형성되며,상기 소스/드레인 전극은 제 1 몰리브덴 함유층/알루미늄 함유층/제 2 몰리브덴 함유층의 다층 구조를 가지되, 상기 활성층에 접촉하는 상기 제 1 몰리브덴 함유층의 두께는 상기 활성층의 두께보다 두꺼운 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서, 상기 활성층은 수퍼그레인 실리콘(SGS : Super Grain Silicon)법으로 결정화된 박막트랜지스터.
- 제 1 항에 있어서,상기 활성층은 기판상의 일영역에 형성되고, 상기 활성층 상에는 게이트 절연층이 형성되고,상기 게이트 절연층의 일영역상에는 상기 활성층과 대응되는 위치에 구비되는 게이트 전극이 구비되며,상기 게이트 전극 상에는 층간절연막이 구비되고,상기 콘택홀은 상기 층간절연막 및 게이트 절연층을 관통하면서 형성되는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 제 1 몰리브덴 함유층의 두께는 700Å 내지 1500Å 인 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 몰리브덴 함유층들은 MoW이고, 상기 알루미늄 함유층은 AlNd인 것을 특징으로 하는 박막트랜지스터.
- 기판을 준비하는 제 1 단계;상기 기판 상에 비정질 실리콘층을 형성하는 제 2 단계:상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 제 3 단계;상기 다결정 실리콘층을 패터닝하여 활성층을 형성하는 제 4 단계;상기 활성층이 형성된 기판 상에 게이트 절연막, 게이트전극, 및 층간 절연막을 순차적으로 형성하는 제 5 단계;상기 층간절연막 및 상기 게이트전극을 식각하여 상기 활성층을 개방하는 콘택홀을 형성하는 제 6 단계; 및상기 콘택홀에 소스/드레인 전극을 제 1 몰리브덴 함유층/알루미늄 함유층/제 2 몰리브덴 함유층의 다층구조로 형성하되, 상기 소스/드레인의 몰리브덴 함유층 중 상기 활성층에 접촉하는 제 1 몰리브덴 함유층의 두께를 상기 활성층의 두께보다 두껍게 형성하는 제 7 단계를 포함하는 박막트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 제 3 단계는상기 비정질 실리콘층 상에 캡핑층을 형성하는 단계;상기 캡핑층 상에 금속혼합층을 형성하는 단계; 및상기 기판을 열처리 하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 콘택홀은 건식에칭으로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 7 항에 있어서,상기 캡핑층은 산화막, 유기막 및 질화막으로 구성되는 군에서 선택되는 하나의 재료로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 7 항에 있어서,상기 금속혼합층은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt로 이루어지는 군에서 선택되는 2 이상의 혼합물로 구성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060046289A KR100769449B1 (ko) | 2006-05-23 | 2006-05-23 | 박막트랜지스터 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060046289A KR100769449B1 (ko) | 2006-05-23 | 2006-05-23 | 박막트랜지스터 및 그의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100769449B1 true KR100769449B1 (ko) | 2007-10-22 |
Family
ID=38815569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060046289A KR100769449B1 (ko) | 2006-05-23 | 2006-05-23 | 박막트랜지스터 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100769449B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030084163A (ko) * | 2002-04-25 | 2003-11-01 | 삼성전자주식회사 | 배선 및 그의 제조 방법과 이를 포함하는 박막 트랜지스터어레이 기판 및 그의 제조 방법 |
| KR20060018136A (ko) * | 2004-08-23 | 2006-02-28 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그 제조방법 |
| KR20060032396A (ko) * | 2004-10-12 | 2006-04-17 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그것의 제조 방법 |
| KR20060087455A (ko) * | 2005-01-28 | 2006-08-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 전자 장치, 및 반도체 장치를 제조하는 방법 |
-
2006
- 2006-05-23 KR KR1020060046289A patent/KR100769449B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030084163A (ko) * | 2002-04-25 | 2003-11-01 | 삼성전자주식회사 | 배선 및 그의 제조 방법과 이를 포함하는 박막 트랜지스터어레이 기판 및 그의 제조 방법 |
| KR20060018136A (ko) * | 2004-08-23 | 2006-02-28 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그 제조방법 |
| KR20060032396A (ko) * | 2004-10-12 | 2006-04-17 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그것의 제조 방법 |
| KR20060087455A (ko) * | 2005-01-28 | 2006-08-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 전자 장치, 및 반도체 장치를 제조하는 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100848341B1 (ko) | 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치 | |
| US7423322B2 (en) | Thin film transistor and method of fabricating the same | |
| KR100559060B1 (ko) | 결정성반도체제작방법 | |
| US7452762B2 (en) | Thin film transistor and method of fabricating the same | |
| KR100875432B1 (ko) | 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치 | |
| KR100611766B1 (ko) | 박막트랜지스터 제조 방법 | |
| KR101084233B1 (ko) | 박막트랜지스터 및 그 제조 방법 | |
| US7452790B2 (en) | Method of fabricating thin film transistor | |
| KR20080111693A (ko) | 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치 | |
| JP4549842B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR100731752B1 (ko) | 박막트랜지스터 | |
| KR20060015196A (ko) | 박막트랜지스터 제조 방법 | |
| KR100659758B1 (ko) | 박막트랜지스터 제조 방법 | |
| KR100761082B1 (ko) | 박막트랜지스터 및 그의 제조 방법 | |
| KR100769449B1 (ko) | 박막트랜지스터 및 그의 제조방법 | |
| KR100841371B1 (ko) | 박막 트랜지스터 및 그의 제조방법 | |
| KR100742382B1 (ko) | 박막트랜지스터의 제조방법 | |
| KR100699991B1 (ko) | 박막트랜지스터 제조 방법 | |
| KR100731765B1 (ko) | 박막트랜지스터 및 그 제조 방법 | |
| KR100796613B1 (ko) | 레이저를 이용한 다결정 실리콘 결정화 방법 및 그를이용한 박막 트랜지스터의 제조 방법 | |
| KR100719683B1 (ko) | 박막트랜지스터의 제조방법 | |
| KR100700501B1 (ko) | 박막트랜지스터의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121008 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20141001 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20150930 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20170928 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20181001 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20191001 Year of fee payment: 13 |