JPH07249574A - 半導体作製方法および薄膜トランジスタ作製方法 - Google Patents
半導体作製方法および薄膜トランジスタ作製方法Info
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- JPH07249574A JPH07249574A JP27828494A JP27828494A JPH07249574A JP H07249574 A JPH07249574 A JP H07249574A JP 27828494 A JP27828494 A JP 27828494A JP 27828494 A JP27828494 A JP 27828494A JP H07249574 A JPH07249574 A JP H07249574A
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Abstract
(57)【要約】
【目的】 絶縁表面を有する基板上に薄膜トランジスタ
のチャネル領域などの半導体デバイスの構成材料として
使用が可能な単結晶シリコン薄膜を得る。 【構成】 絶縁表面を有する基板上に、アモルファスシ
リコン膜を変成し３〜５μｍ角程度のほぼ単結晶構造を
有する島状領域を形成し、それを結晶核としてその上に
アモルファスシリコン薄膜を設けて固相成長させること
によって、１０〜１００μｍ角程度の大きな粒径を有す
る単結晶シリコン薄膜を得る。
のチャネル領域などの半導体デバイスの構成材料として
使用が可能な単結晶シリコン薄膜を得る。 【構成】 絶縁表面を有する基板上に、アモルファスシ
リコン膜を変成し３〜５μｍ角程度のほぼ単結晶構造を
有する島状領域を形成し、それを結晶核としてその上に
アモルファスシリコン薄膜を設けて固相成長させること
によって、１０〜１００μｍ角程度の大きな粒径を有す
る単結晶シリコン薄膜を得る。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁表面を有する基板
上でアモルファスシリコン薄膜を結晶化させて、単結晶
シリコン薄膜を得る方法に関するものである。本発明
は、絶縁表面を有する基板上に設けられ、単結晶シリコ
ン薄膜をチャネル形成領域として用いる薄膜トランジス
タの作製方法に関する。
上でアモルファスシリコン薄膜を結晶化させて、単結晶
シリコン薄膜を得る方法に関するものである。本発明
は、絶縁表面を有する基板上に設けられ、単結晶シリコ
ン薄膜をチャネル形成領域として用いる薄膜トランジス
タの作製方法に関する。
【０００２】
【従来の技術】従来、ガラス等の絶縁表面を有する基板
上に薄膜トランジスタを形成する場合、そのチャネル形
成領域を構成する半導体薄膜は、基板上にＣＶＤ法等で
アモルファスシリコン薄膜、または多結晶シリコン薄膜
を成膜したもの、あるいはその後の工程で加熱を行って
アモルファスシリコン薄膜を多結晶化したり、多結晶シ
リコン薄膜の結晶粒を大型化したりして結晶性を高めた
もの等が用いられていた。しかし、近年の半導体素子に
は、極めて高い動作性能が要求され、主要な素子である
薄膜トランジスタにおいても、より高速度なものが求め
られている。特に、薄膜トランジスタのチャネル領域に
は、高い移動度を有する単結晶シリコン薄膜を用いるこ
とが望まれていた。
上に薄膜トランジスタを形成する場合、そのチャネル形
成領域を構成する半導体薄膜は、基板上にＣＶＤ法等で
アモルファスシリコン薄膜、または多結晶シリコン薄膜
を成膜したもの、あるいはその後の工程で加熱を行って
アモルファスシリコン薄膜を多結晶化したり、多結晶シ
リコン薄膜の結晶粒を大型化したりして結晶性を高めた
もの等が用いられていた。しかし、近年の半導体素子に
は、極めて高い動作性能が要求され、主要な素子である
薄膜トランジスタにおいても、より高速度なものが求め
られている。特に、薄膜トランジスタのチャネル領域に
は、高い移動度を有する単結晶シリコン薄膜を用いるこ
とが望まれていた。
【０００３】絶縁表面を有する基板上に、結晶性の高い
シリコン薄膜を形成する方法の一つとしては、アモルフ
ァスシリコン薄膜を用いた固相成長法がある。以下、ア
モルファスシリコン薄膜を用いて、結晶性の高いシリコ
ン薄膜を形成するための固相成長法について説明する。
シリコン薄膜を形成する方法の一つとしては、アモルフ
ァスシリコン薄膜を用いた固相成長法がある。以下、ア
モルファスシリコン薄膜を用いて、結晶性の高いシリコ
ン薄膜を形成するための固相成長法について説明する。
【０００４】まず、石英等の絶縁表面を有する基板上に
アモルファスシリコン薄膜が形成される。減圧ＣＶＤ法
の場合は、図示されていない反応炉内にＳｉ2 Ｈ6 ガス
を導入した後、基板の温度を４２０〜５５０℃に保持
し、プラズマＣＶＤ法の場合は、Ｓｉ2 Ｈ6 ガスまたは
ＳｉＨ4 ガスを用いて上記基板上にアモルファスシリコ
ン薄膜が形成される。上記各ＣＶＤ法の場合は、酸素含
有量が１×１０19cm-3以下のアモルファスシリコン薄膜
が得られる。このアモルファスシリコン薄膜の膜厚は、
５００〜３０００Å程度である。
アモルファスシリコン薄膜が形成される。減圧ＣＶＤ法
の場合は、図示されていない反応炉内にＳｉ2 Ｈ6 ガス
を導入した後、基板の温度を４２０〜５５０℃に保持
し、プラズマＣＶＤ法の場合は、Ｓｉ2 Ｈ6 ガスまたは
ＳｉＨ4 ガスを用いて上記基板上にアモルファスシリコ
ン薄膜が形成される。上記各ＣＶＤ法の場合は、酸素含
有量が１×１０19cm-3以下のアモルファスシリコン薄膜
が得られる。このアモルファスシリコン薄膜の膜厚は、
５００〜３０００Å程度である。
【０００５】次にこのアモルファスシリコン薄膜は、図
示されていない反応炉において、に対し５００℃〜６０
０℃で２４時間程度の加熱処理をおこなうと、３μｍ〜
５μｍ角程度の大きな粒径を有する多結晶薄膜となる。
示されていない反応炉において、に対し５００℃〜６０
０℃で２４時間程度の加熱処理をおこなうと、３μｍ〜
５μｍ角程度の大きな粒径を有する多結晶薄膜となる。
【０００６】このあと、さらに結晶性を高めるために、
アモルファスシリコン薄膜は、反応炉内で、基板の耐熱
温度に合わせた温度、例えば石英基板の耐熱温度である
約１１００℃で２〜３時間のアニールを行うこともあ
る。ただし、多結晶薄膜の結晶粒径は、殆ど変化しな
い。
アモルファスシリコン薄膜は、反応炉内で、基板の耐熱
温度に合わせた温度、例えば石英基板の耐熱温度である
約１１００℃で２〜３時間のアニールを行うこともあ
る。ただし、多結晶薄膜の結晶粒径は、殆ど変化しな
い。
【０００７】
【発明が解決しようとする課題】絶縁表面を有する基板
上において、多結晶薄膜における結晶粒内の単結晶部分
を用いて、薄膜トランジスタのチャネル領域を形成する
場合、フォトリソグラフィ等の工程を考慮すると、前記
単結晶の粒径は、１０μｍ〜１００μｍ程度が必要であ
る。しかしながら、前述のように従来の固相成長法にお
いては、３μｍ〜５μｍ角程度以上の結晶粒径を得るこ
とが極めて困難であった。
上において、多結晶薄膜における結晶粒内の単結晶部分
を用いて、薄膜トランジスタのチャネル領域を形成する
場合、フォトリソグラフィ等の工程を考慮すると、前記
単結晶の粒径は、１０μｍ〜１００μｍ程度が必要であ
る。しかしながら、前述のように従来の固相成長法にお
いては、３μｍ〜５μｍ角程度以上の結晶粒径を得るこ
とが極めて困難であった。
【０００８】また、多結晶薄膜の単結晶部分は、それが
形成される位置の制御ができなかった。したがって、た
とえば、多結晶結晶薄膜中の単結晶部分をチャネル形成
領域とする薄膜トランジスタを設ける場合であっても、
単結晶部分が必ずしも薄膜トランジスタのチャネル形成
領域となる位置に形成されるわけではない。その結果チ
ャネル領域に結晶粒界が存在してしまい、薄膜トランジ
スタの移動度などの特性の低下や、複数の薄膜トランジ
スタ間の特性のバラツキにつながることがあった。
形成される位置の制御ができなかった。したがって、た
とえば、多結晶結晶薄膜中の単結晶部分をチャネル形成
領域とする薄膜トランジスタを設ける場合であっても、
単結晶部分が必ずしも薄膜トランジスタのチャネル形成
領域となる位置に形成されるわけではない。その結果チ
ャネル領域に結晶粒界が存在してしまい、薄膜トランジ
スタの移動度などの特性の低下や、複数の薄膜トランジ
スタ間の特性のバラツキにつながることがあった。
【０００９】一方、結晶成長の核となるシード（種）す
なわち種結晶を用いて、加熱処理により、アモルファス
シリコン薄膜を固相成長させて結晶化する方法が知られ
ている。この方法は、まず、単結晶シリコン基板上に、
一定の大きさの開孔を有する酸化珪素膜を設ける。この
上にアモルファスシリコン薄膜を設け、その後の加熱処
理により、単結晶シリコンとアモルファスシリコンが接
する開孔部分をシードとし、加熱により開孔部分から結
晶成長させ、大きな結晶粒を得ていた。この方法は、開
孔の位置により、単結晶部分が形成される位置の制御は
可能であるが、使用する基板が単結晶シリコン基板に限
られてしまった。
なわち種結晶を用いて、加熱処理により、アモルファス
シリコン薄膜を固相成長させて結晶化する方法が知られ
ている。この方法は、まず、単結晶シリコン基板上に、
一定の大きさの開孔を有する酸化珪素膜を設ける。この
上にアモルファスシリコン薄膜を設け、その後の加熱処
理により、単結晶シリコンとアモルファスシリコンが接
する開孔部分をシードとし、加熱により開孔部分から結
晶成長させ、大きな結晶粒を得ていた。この方法は、開
孔の位置により、単結晶部分が形成される位置の制御は
可能であるが、使用する基板が単結晶シリコン基板に限
られてしまった。
【００１０】本発明は、絶縁表面を有する基板上に、薄
膜トランジスタのチャネル領域などの半導体デバイスの
構成材料として使用が可能な、結晶粒径の大きい単結晶
シリコン薄膜が容易に得られる半導体作製方法を提供す
ることを目的とする。
膜トランジスタのチャネル領域などの半導体デバイスの
構成材料として使用が可能な、結晶粒径の大きい単結晶
シリコン薄膜が容易に得られる半導体作製方法を提供す
ることを目的とする。
【００１１】また、本発明は、絶縁表面を有する基板上
において、単結晶領域の形成位置を任意に制御できる半
導体作製方法を提供することを目的とする。
において、単結晶領域の形成位置を任意に制御できる半
導体作製方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本明細書で開示する第１の発明は、絶縁表面を有す
る基板上に、単結晶またはほぼ単結晶のシリコンよりな
る種結晶を配置し、該種結晶を覆ってアモルファスシリ
コン薄膜を形成し、該種結晶を結晶成長の核として、前
記アモルファスシリコン薄膜を加熱処理により結晶化さ
せること、を特徴とする半導体作製方法である。
に、本明細書で開示する第１の発明は、絶縁表面を有す
る基板上に、単結晶またはほぼ単結晶のシリコンよりな
る種結晶を配置し、該種結晶を覆ってアモルファスシリ
コン薄膜を形成し、該種結晶を結晶成長の核として、前
記アモルファスシリコン薄膜を加熱処理により結晶化さ
せること、を特徴とする半導体作製方法である。
【００１３】本明細書で開示する第２の発明は、絶縁表
面を有する基板上に、アモルファスシリコンよりなる第
１の薄膜を形成する工程と、前記第１の薄膜を加工し
て、第１の島状領域を少なくとも１つ形成する工程と、
前記第１の島状領域を、加熱処理により結晶化する工程
と、前記第１の島状領域の少なくとも一つを覆って、ア
モルファスシリコンよりなる第２の薄膜を形成する工程
と、前記第１の島状領域を結晶成長の核として、前記第
２の薄膜を加熱処理により結晶化させる工程と、を有す
ることを特徴とする半導体作製方法である。
面を有する基板上に、アモルファスシリコンよりなる第
１の薄膜を形成する工程と、前記第１の薄膜を加工し
て、第１の島状領域を少なくとも１つ形成する工程と、
前記第１の島状領域を、加熱処理により結晶化する工程
と、前記第１の島状領域の少なくとも一つを覆って、ア
モルファスシリコンよりなる第２の薄膜を形成する工程
と、前記第１の島状領域を結晶成長の核として、前記第
２の薄膜を加熱処理により結晶化させる工程と、を有す
ることを特徴とする半導体作製方法である。
【００１４】本明細書で開示する第３の発明は、絶縁表
面を有する基板上に、アモルファスシリコンよりなる第
１の薄膜を形成する工程と、前記第１の薄膜を加工し
て、第１の島状領域を少なくとも１つ形成する工程と、
前記第１の島状領域を、加熱処理により結晶化する工程
と、前記第１の島状領域の少なくとも一つを覆って、ア
モルファスシリコンよりなる第２の薄膜を形成する工程
と、前記第２の薄膜を加工して、前記第１の島状領域に
接する第２の島状領域を少なくとも一つ形成する工程
と、前記第１の島状領域を結晶成長の核として、前記第
２の島状領域を加熱処理により結晶化させる工程と、を
有することを特徴とする半導体作製方法である。
面を有する基板上に、アモルファスシリコンよりなる第
１の薄膜を形成する工程と、前記第１の薄膜を加工し
て、第１の島状領域を少なくとも１つ形成する工程と、
前記第１の島状領域を、加熱処理により結晶化する工程
と、前記第１の島状領域の少なくとも一つを覆って、ア
モルファスシリコンよりなる第２の薄膜を形成する工程
と、前記第２の薄膜を加工して、前記第１の島状領域に
接する第２の島状領域を少なくとも一つ形成する工程
と、前記第１の島状領域を結晶成長の核として、前記第
２の島状領域を加熱処理により結晶化させる工程と、を
有することを特徴とする半導体作製方法である。
【００１５】本明細書で開示する第４の発明は、絶縁表
面を有する基板上に、アモルファスシリコンよりなる第
１の薄膜を形成する工程と、前記第１の薄膜を加工し
て、第１の島状領域を少なくとも１つ形成する工程と、
前記第１の島状領域を、加熱処理により結晶化する工程
と、前記第１の島状領域の少なくとも一つを覆って、ア
モルファスシリコンよりなる第２の薄膜を形成する工程
と、前記第１の島状領域を結晶成長の核として、前記第
２の薄膜を加熱処理により結晶化させる工程と、前記第
２の薄膜の、前記第１の島状領域を結晶成長の核として
成長した結晶粒を加工して、第２の島状領域を少なくと
も一つ形成する工程と、を有することを特徴とする半導
体作製方法である。
面を有する基板上に、アモルファスシリコンよりなる第
１の薄膜を形成する工程と、前記第１の薄膜を加工し
て、第１の島状領域を少なくとも１つ形成する工程と、
前記第１の島状領域を、加熱処理により結晶化する工程
と、前記第１の島状領域の少なくとも一つを覆って、ア
モルファスシリコンよりなる第２の薄膜を形成する工程
と、前記第１の島状領域を結晶成長の核として、前記第
２の薄膜を加熱処理により結晶化させる工程と、前記第
２の薄膜の、前記第１の島状領域を結晶成長の核として
成長した結晶粒を加工して、第２の島状領域を少なくと
も一つ形成する工程と、を有することを特徴とする半導
体作製方法である。
【００１６】本明細書で開示する第５の発明は、第２の
発明または第３の発明または第４の発明において、第１
の島状領域は０．１〜３μｍ角の大きさを有することを
特徴とする半導体作製方法である。
発明または第３の発明または第４の発明において、第１
の島状領域は０．１〜３μｍ角の大きさを有することを
特徴とする半導体作製方法である。
【００１７】本明細書で開示する第６の発明は、絶縁表
面を有する基板上に、アモルファスシリコンよりなる第
１の薄膜を形成する工程と、前記第１の薄膜を、加熱処
理により結晶化する工程と、結晶化された前記第１の薄
膜を加工して、第１の島状領域を少なくとも一つ形成す
る工程と、前記第１の島状領域の少なくとも一つを覆っ
て、前記基板上にアモルファスシリコンよりなる第２の
薄膜を形成する工程と、前記第１の島状領域を結晶成長
の核として、前記第２の薄膜を加熱処理により結晶化さ
せる工程と、を有する半導体作製方法である。
面を有する基板上に、アモルファスシリコンよりなる第
１の薄膜を形成する工程と、前記第１の薄膜を、加熱処
理により結晶化する工程と、結晶化された前記第１の薄
膜を加工して、第１の島状領域を少なくとも一つ形成す
る工程と、前記第１の島状領域の少なくとも一つを覆っ
て、前記基板上にアモルファスシリコンよりなる第２の
薄膜を形成する工程と、前記第１の島状領域を結晶成長
の核として、前記第２の薄膜を加熱処理により結晶化さ
せる工程と、を有する半導体作製方法である。
【００１８】本明細書で開示する第７の発明は、絶縁表
面を有する基板上に、アモルファスシリコンよりなる第
１の薄膜を形成する工程と、前記第１の薄膜を、加熱処
理により結晶化する工程と、結晶化された前記第１の薄
膜を加工して、第１の島状領域を少なくとも一つ形成す
る工程と、前記第１の島状領域の少なくとも一つを覆っ
て、前記基板上にアモルファスシリコンよりなる第２の
薄膜を形成する工程と、前記第２の薄膜を加工して、前
記第１の島状領域に接する第２の島状領域を少なくとも
一つ形成する工程と、前記第１の島状領域を結晶成長の
核として、前記第２の島状領域を加熱処理により結晶化
させる工程と、を有する半導体作製方法である。
面を有する基板上に、アモルファスシリコンよりなる第
１の薄膜を形成する工程と、前記第１の薄膜を、加熱処
理により結晶化する工程と、結晶化された前記第１の薄
膜を加工して、第１の島状領域を少なくとも一つ形成す
る工程と、前記第１の島状領域の少なくとも一つを覆っ
て、前記基板上にアモルファスシリコンよりなる第２の
薄膜を形成する工程と、前記第２の薄膜を加工して、前
記第１の島状領域に接する第２の島状領域を少なくとも
一つ形成する工程と、前記第１の島状領域を結晶成長の
核として、前記第２の島状領域を加熱処理により結晶化
させる工程と、を有する半導体作製方法である。
【００１９】本明細書で開示する第８の発明は、絶縁表
面を有する基板上に、アモルファスシリコンよりなる第
１の薄膜を形成する工程と、前記第１の薄膜を、加熱処
理により結晶化する工程と、結晶化された前記第１の薄
膜を加工して、第１の島状領域を少なくとも一つ形成す
る工程と、前記第１の島状領域の少なくとも一つを覆っ
て、前記基板上にアモルファスシリコンよりなる第２の
薄膜を形成する工程と、前記第１の島状領域を結晶成長
の核として、前記第２の薄膜を加熱処理により結晶化さ
せる工程と、前記第２の薄膜の、前記第１の島状領域を
結晶成長の核として成長した結晶粒を加工して、第２の
島状領域を少なくとも一つ形成する工程と、を有する半
導体作製方法である。
面を有する基板上に、アモルファスシリコンよりなる第
１の薄膜を形成する工程と、前記第１の薄膜を、加熱処
理により結晶化する工程と、結晶化された前記第１の薄
膜を加工して、第１の島状領域を少なくとも一つ形成す
る工程と、前記第１の島状領域の少なくとも一つを覆っ
て、前記基板上にアモルファスシリコンよりなる第２の
薄膜を形成する工程と、前記第１の島状領域を結晶成長
の核として、前記第２の薄膜を加熱処理により結晶化さ
せる工程と、前記第２の薄膜の、前記第１の島状領域を
結晶成長の核として成長した結晶粒を加工して、第２の
島状領域を少なくとも一つ形成する工程と、を有する半
導体作製方法である。
【００２０】本明細書で開示する第９の発明は、第６の
発明または第７の発明または第８の発明において、第１
の島状領域は、第１の薄膜中の平均の結晶粒径より小さ
いこと特徴とする半導体作製方法である。
発明または第７の発明または第８の発明において、第１
の島状領域は、第１の薄膜中の平均の結晶粒径より小さ
いこと特徴とする半導体作製方法である。
【００２１】本明細書で開示する第１０の発明は、第３
の発明または第４の発明または第７の発明または第８の
発明において、結晶化された第２の島状領域を、チャネ
ル形成領域として設けることを特徴とする薄膜トランジ
スタ作製方法である。
の発明または第４の発明または第７の発明または第８の
発明において、結晶化された第２の島状領域を、チャネ
ル形成領域として設けることを特徴とする薄膜トランジ
スタ作製方法である。
【００２２】
（第１の発明）本出願人は、絶縁表面を有する基板上
に、単結晶シリコンよりなる種結晶、すなわちシード
（種）部を配置し、当該シード部上に形成されたアモル
ファスシリコン薄膜を、シード部を結晶成長の核として
固相成長させることによって、例えば薄膜トランジスタ
のチャネル形成領域に適した単結晶構造が得られること
を発見した。すなわち、本発明の半導体作製方法は、ア
モルファスシリコン薄膜を固相成長させて単結晶シリコ
ン薄膜を得るために、絶縁表面を有する基板上に、単結
晶シリコンよりなる固相成長の核となる部分を設けた。
そして、シード部を覆ってアモルファスシリコン薄膜を
形成し、シード部を結晶成長の核として、アモルファス
シリコン薄膜を加熱処理により結晶化させるものであ
る。
に、単結晶シリコンよりなる種結晶、すなわちシード
（種）部を配置し、当該シード部上に形成されたアモル
ファスシリコン薄膜を、シード部を結晶成長の核として
固相成長させることによって、例えば薄膜トランジスタ
のチャネル形成領域に適した単結晶構造が得られること
を発見した。すなわち、本発明の半導体作製方法は、ア
モルファスシリコン薄膜を固相成長させて単結晶シリコ
ン薄膜を得るために、絶縁表面を有する基板上に、単結
晶シリコンよりなる固相成長の核となる部分を設けた。
そして、シード部を覆ってアモルファスシリコン薄膜を
形成し、シード部を結晶成長の核として、アモルファス
シリコン薄膜を加熱処理により結晶化させるものであ
る。
【００２３】３〜５μｍ程度のシード部を、結晶成長の
核として結晶化されたアモルファスシリコン薄膜は、１
０μｍないし１００μｍ角程度の大きさの結晶粒を有す
る多結晶薄膜となる。結晶粒は、シード部を結晶成長の
核として、主に横方向に結晶成長しており、、結晶粒の
内部は、ほぼ単結晶構造を有している。すなわち、各結
晶粒は、単結晶領域となっている。この部分を利用し
て、絶縁表面を有する基板上に、例えば、単結晶薄膜を
チャネル形成領域として有する薄膜トランジスタを設け
ることができる。このとき、各結晶粒すなわち単結晶領
域の形成位置は、シード部の位置により任意に制御でき
るため、例えば薄膜トランジスタを用いた集積回路を設
ける場合において、基板上の各薄膜トランジスタのチャ
ネル形成領域となる部分に、単結晶領域が形成されるよ
うにすることが容易に可能となる。
核として結晶化されたアモルファスシリコン薄膜は、１
０μｍないし１００μｍ角程度の大きさの結晶粒を有す
る多結晶薄膜となる。結晶粒は、シード部を結晶成長の
核として、主に横方向に結晶成長しており、、結晶粒の
内部は、ほぼ単結晶構造を有している。すなわち、各結
晶粒は、単結晶領域となっている。この部分を利用し
て、絶縁表面を有する基板上に、例えば、単結晶薄膜を
チャネル形成領域として有する薄膜トランジスタを設け
ることができる。このとき、各結晶粒すなわち単結晶領
域の形成位置は、シード部の位置により任意に制御でき
るため、例えば薄膜トランジスタを用いた集積回路を設
ける場合において、基板上の各薄膜トランジスタのチャ
ネル形成領域となる部分に、単結晶領域が形成されるよ
うにすることが容易に可能となる。
【００２４】（第２の発明）本出願人は、アモルファス
シリコンよりなる第１の薄膜から形成された第１の島状
領域を加熱処理して、単結晶またはほぼ単結晶のシード
部を得、当該シード部上に形成されたアモルファスシリ
コンよりなる第２の薄膜を固相成長させることによっ
て、絶縁表面を有する基板上に、たとえば、薄膜トラン
ジタのチャネル形成領域に適した単結晶薄膜が得られる
ことを発見した。すなわち、絶縁表面を有する基板上
に、アモルファスシリコンよりなる第２の薄膜を固相成
長させて単結晶シリコン薄膜を得るためには、固相成長
の核となる単結晶シリコン部分をシード部（種）として
基板上に設ける必要がある。
シリコンよりなる第１の薄膜から形成された第１の島状
領域を加熱処理して、単結晶またはほぼ単結晶のシード
部を得、当該シード部上に形成されたアモルファスシリ
コンよりなる第２の薄膜を固相成長させることによっ
て、絶縁表面を有する基板上に、たとえば、薄膜トラン
ジタのチャネル形成領域に適した単結晶薄膜が得られる
ことを発見した。すなわち、絶縁表面を有する基板上
に、アモルファスシリコンよりなる第２の薄膜を固相成
長させて単結晶シリコン薄膜を得るためには、固相成長
の核となる単結晶シリコン部分をシード部（種）として
基板上に設ける必要がある。
【００２５】そこで、本発明の半導体装置作製方法にお
いては、基板上に、アモルファスシリコンよりなる第１
の薄膜が形成される。次に、基板上に形成された第１の
薄膜は、例えばエッチングにより加工され、３μｍ〜５
μｍ角程度の第１の島状領域が形成される。そして、こ
れらの第１の島状領域は、加熱処理により、ほぼ単結晶
構造となり、シード（結晶核）とみなすことができる。
いては、基板上に、アモルファスシリコンよりなる第１
の薄膜が形成される。次に、基板上に形成された第１の
薄膜は、例えばエッチングにより加工され、３μｍ〜５
μｍ角程度の第１の島状領域が形成される。そして、こ
れらの第１の島状領域は、加熱処理により、ほぼ単結晶
構造となり、シード（結晶核）とみなすことができる。
【００２６】以上のようにして得られたほぼ単結晶から
なる第１の島状領域をシード部として、その上に、アモ
ルファスシリコンよりなる第２の薄膜が形成される。そ
の後、加熱処理により、第２の薄膜は多結晶シリコン薄
膜となるが、このとき、第２の薄膜は、１０μｍないし
１００μｍ角程度の大きさの結晶粒を有している。結晶
粒は、第１の島状領域を結晶成長の核として、主に横方
向に結晶成長しており、結晶粒の内部は、ほぼ単結晶構
造を有している。すなわち、各結晶粒は、単結晶領域と
なっている。単結晶領域が、上記のように１０〜１００
μｍ角程度の大きさを有していれば、これを用いて、半
導体デバイス、例えば薄膜トランジスタのチャネル形成
領域を構成する部材として十分に使用できる。
なる第１の島状領域をシード部として、その上に、アモ
ルファスシリコンよりなる第２の薄膜が形成される。そ
の後、加熱処理により、第２の薄膜は多結晶シリコン薄
膜となるが、このとき、第２の薄膜は、１０μｍないし
１００μｍ角程度の大きさの結晶粒を有している。結晶
粒は、第１の島状領域を結晶成長の核として、主に横方
向に結晶成長しており、結晶粒の内部は、ほぼ単結晶構
造を有している。すなわち、各結晶粒は、単結晶領域と
なっている。単結晶領域が、上記のように１０〜１００
μｍ角程度の大きさを有していれば、これを用いて、半
導体デバイス、例えば薄膜トランジスタのチャネル形成
領域を構成する部材として十分に使用できる。
【００２７】このとき、第１の薄膜を加工して第１の島
状領域を得る方法として、公知のフォトエッチングプロ
セスを用いることができる。したがって、第１の島状領
域は、基板上の任意の位置に、特別な方法を用いずに設
けることができる。したがって、第２の薄膜における単
結晶領域は、第１の島状領域を核として固相成長するた
め、第１の島状領域を設ける位置を制御することで、絶
縁表面を有する基板上に、単結晶領域を任意の位置に、
容易に設けることができる。
状領域を得る方法として、公知のフォトエッチングプロ
セスを用いることができる。したがって、第１の島状領
域は、基板上の任意の位置に、特別な方法を用いずに設
けることができる。したがって、第２の薄膜における単
結晶領域は、第１の島状領域を核として固相成長するた
め、第１の島状領域を設ける位置を制御することで、絶
縁表面を有する基板上に、単結晶領域を任意の位置に、
容易に設けることができる。
【００２８】たとえば、多数の薄膜トランジスタを用い
た集積型の回路を設ける場合において、基板上の、各薄
膜トランジスタのチャネル形成領域を設ける位置に対応
させて、公知のフォトエッチングプロセスによって第１
の島状領域を設けておく。第１の島状領域が結晶成長の
核となるため、第２の薄膜の固相成長において、１０〜
１００μｍ角の単結晶領域が、各薄膜トランジスタのチ
ャネル形成領域が設けられる位置に形成される。このよ
うにして、絶縁表面を有する基板上の、各薄膜トランジ
スタのチャネル形成領域となる位置に、単結晶領域を設
けることが容易にできる。そして、各々の薄膜トランジ
スタのチャネル形成領域を、単結晶シリコンにて形成し
た、極めて高速に動作する回路を得ることができる。
た集積型の回路を設ける場合において、基板上の、各薄
膜トランジスタのチャネル形成領域を設ける位置に対応
させて、公知のフォトエッチングプロセスによって第１
の島状領域を設けておく。第１の島状領域が結晶成長の
核となるため、第２の薄膜の固相成長において、１０〜
１００μｍ角の単結晶領域が、各薄膜トランジスタのチ
ャネル形成領域が設けられる位置に形成される。このよ
うにして、絶縁表面を有する基板上の、各薄膜トランジ
スタのチャネル形成領域となる位置に、単結晶領域を設
けることが容易にできる。そして、各々の薄膜トランジ
スタのチャネル形成領域を、単結晶シリコンにて形成し
た、極めて高速に動作する回路を得ることができる。
【００２９】（第３の発明）本出願人は、第２の発明に
おいて、アモルファスシリコンよりなる第２の薄膜を設
けた際に、当該第２の薄膜を加工して、第１の島状領域
に接する第２の島状領域を少なくとも一つ形成し、加熱
処理により、第１の島状領域を結晶成長の核として、第
２の島状領域を結晶化させることによって、島状の単結
晶シリコン薄膜を得、絶縁表面を有する基板上に、たと
えば、薄膜トランジスタのチャネル形成領域に適した部
材が得られることを発見した。
おいて、アモルファスシリコンよりなる第２の薄膜を設
けた際に、当該第２の薄膜を加工して、第１の島状領域
に接する第２の島状領域を少なくとも一つ形成し、加熱
処理により、第１の島状領域を結晶成長の核として、第
２の島状領域を結晶化させることによって、島状の単結
晶シリコン薄膜を得、絶縁表面を有する基板上に、たと
えば、薄膜トランジスタのチャネル形成領域に適した部
材が得られることを発見した。
【００３０】本発明の半導体作製方法は、まず、第２の
発明と同様に、ほぼ単結晶の第１の島状領域をシード部
として、その上に、アモルファスシリコンよりなる第２
の薄膜が形成される。その後、第２の薄膜を、たとえば
エッチングにより加工し、第１の島状領域に接して、好
ましくは内部に有するように、第２の島状領域を形成す
る。このとき、第２の島状領域の大きさは、１０μｍ〜
１００μｍ角程度が望ましい。加熱処理により、第２の
島状領域は、第１の島状領域を結晶成長の核として、主
に横方向に結晶成長しており、第２の島状領域は、単結
晶構造を有するシリコン薄膜となる。したがって、この
第２の島状領域を用いて、半導体デバイス、例えば薄膜
トランジスタのチャネル形成領域を構成する部材として
十分に使用できる。
発明と同様に、ほぼ単結晶の第１の島状領域をシード部
として、その上に、アモルファスシリコンよりなる第２
の薄膜が形成される。その後、第２の薄膜を、たとえば
エッチングにより加工し、第１の島状領域に接して、好
ましくは内部に有するように、第２の島状領域を形成す
る。このとき、第２の島状領域の大きさは、１０μｍ〜
１００μｍ角程度が望ましい。加熱処理により、第２の
島状領域は、第１の島状領域を結晶成長の核として、主
に横方向に結晶成長しており、第２の島状領域は、単結
晶構造を有するシリコン薄膜となる。したがって、この
第２の島状領域を用いて、半導体デバイス、例えば薄膜
トランジスタのチャネル形成領域を構成する部材として
十分に使用できる。
【００３１】このとき、第１の薄膜および第２の薄膜を
加工して、第１の島状領域および第２の島状領域を得る
方法として、公知のフォトエッチングプロセスを用いる
ことができる。したがって、第１の島状領域および第２
の島状領域は、基板上の任意の位置に、特別な方法を用
いずに設けることができる。さらに、第２の島状領域
は、第１の島状領域を核として固相成長するため、第２
の島状領域の内部に第１の島状領域を有するように、第
１の島状領域を設ける位置を制御することで、単結晶シ
リコン薄膜である第２の島状領域を、絶縁表面を有する
基板上の任意の位置に、容易に設けることができる。
加工して、第１の島状領域および第２の島状領域を得る
方法として、公知のフォトエッチングプロセスを用いる
ことができる。したがって、第１の島状領域および第２
の島状領域は、基板上の任意の位置に、特別な方法を用
いずに設けることができる。さらに、第２の島状領域
は、第１の島状領域を核として固相成長するため、第２
の島状領域の内部に第１の島状領域を有するように、第
１の島状領域を設ける位置を制御することで、単結晶シ
リコン薄膜である第２の島状領域を、絶縁表面を有する
基板上の任意の位置に、容易に設けることができる。
【００３２】たとえば、多数の薄膜トランジスタを用い
た集積型の回路を設ける場合において、基板上の、各薄
膜トランジスタのチャネル形成領域を設ける位置に第２
の島状領域を設けた際に、第２の島状領域の内部に第１
の島状領域が設けられるように、第１の島状領域を公知
のフォトエッチングプロセスによって設ける。次に、第
２の島状領域を、第１の島状領域を内部に有し、各薄膜
トランジスタのチャネル形成領域を設ける位置に対応さ
せて、公知のフォトエッチングプロセスによって設け
る。加熱処理により、第１の島状領域を結晶成長の核と
して、第２の島状領域が単結晶化され、各薄膜トランジ
スタのチャネル形成領域を構成する部材となる。このよ
うにして、各薄膜トランジスタのチャネル形成領域とな
る位置に、第２の島状領域を設けることが容易にでき
る。そして、各々の薄膜トランジスタのチャネル形成領
域を、単結晶シリコンにて形成した、極めて高速に動作
する回路を得ることができる。
た集積型の回路を設ける場合において、基板上の、各薄
膜トランジスタのチャネル形成領域を設ける位置に第２
の島状領域を設けた際に、第２の島状領域の内部に第１
の島状領域が設けられるように、第１の島状領域を公知
のフォトエッチングプロセスによって設ける。次に、第
２の島状領域を、第１の島状領域を内部に有し、各薄膜
トランジスタのチャネル形成領域を設ける位置に対応さ
せて、公知のフォトエッチングプロセスによって設け
る。加熱処理により、第１の島状領域を結晶成長の核と
して、第２の島状領域が単結晶化され、各薄膜トランジ
スタのチャネル形成領域を構成する部材となる。このよ
うにして、各薄膜トランジスタのチャネル形成領域とな
る位置に、第２の島状領域を設けることが容易にでき
る。そして、各々の薄膜トランジスタのチャネル形成領
域を、単結晶シリコンにて形成した、極めて高速に動作
する回路を得ることができる。
【００３３】（第４の発明）本出願人は、第２の発明に
おいて、第１の島状領域を結晶成長の核として、加熱処
理により結晶化された第２の薄膜の結晶粒すわなち単結
晶領域を、島状に加工して第２の島状領域を形成するこ
とによって、島状の単結晶シリコン薄膜を得、絶縁表面
を有する基板上に、たとえば、薄膜トランジスタのチャ
ネル形成領域に適した部材が得られることを発見した。
本発明の半導体作製方法は、第２の発明において得られ
た、第１の島状領域を結晶成長の核として結晶化された
第２の薄膜の結晶粒すなわち単結晶領域を、たとえばエ
ッチングにより加工し、単結晶シリコンよりなる第２の
島状領域を形成する。第２の薄膜の単結晶領域は、１０
μｍ〜１００μｍ角程度の大きさを有しており、また第
１の島状領域を結晶成長の核として、主に横方向に結晶
成長しており、単結晶構造を有するシリコン薄膜となっ
ている。したがって、この単結晶領域を加工して設けた
第２の島状領域を用いて、半導体デバイス、例えば薄膜
トランジスタのチャネル形成領域を構成する部材として
十分に使用できる。
おいて、第１の島状領域を結晶成長の核として、加熱処
理により結晶化された第２の薄膜の結晶粒すわなち単結
晶領域を、島状に加工して第２の島状領域を形成するこ
とによって、島状の単結晶シリコン薄膜を得、絶縁表面
を有する基板上に、たとえば、薄膜トランジスタのチャ
ネル形成領域に適した部材が得られることを発見した。
本発明の半導体作製方法は、第２の発明において得られ
た、第１の島状領域を結晶成長の核として結晶化された
第２の薄膜の結晶粒すなわち単結晶領域を、たとえばエ
ッチングにより加工し、単結晶シリコンよりなる第２の
島状領域を形成する。第２の薄膜の単結晶領域は、１０
μｍ〜１００μｍ角程度の大きさを有しており、また第
１の島状領域を結晶成長の核として、主に横方向に結晶
成長しており、単結晶構造を有するシリコン薄膜となっ
ている。したがって、この単結晶領域を加工して設けた
第２の島状領域を用いて、半導体デバイス、例えば薄膜
トランジスタのチャネル形成領域を構成する部材として
十分に使用できる。
【００３４】また、第２の発明において、結晶成長の核
となる第１の島状領域の位置を制御することで、単結晶
領域が形成される位置が制御できる。さらに、第２の島
状領域は、単結晶領域に対し、公知のフォトエッチング
プロセスを施すことで形成できる。したがって、第２の
島状領域の、絶縁表面を有する基板上の位置も、任意に
制御できる。したがって、たとえば、多数の薄膜トラン
ジスタを用いた集積型の回路を設ける場合においても、
各薄膜トランジスタのチャネル形成領域となる位置に、
第２の島状領域を設けることができる。そして、各々の
薄膜トランジスタのチャネル形成領域を、単結晶シリコ
ンにて形成した、極めて高速に動作する回路を得ること
ができる。
となる第１の島状領域の位置を制御することで、単結晶
領域が形成される位置が制御できる。さらに、第２の島
状領域は、単結晶領域に対し、公知のフォトエッチング
プロセスを施すことで形成できる。したがって、第２の
島状領域の、絶縁表面を有する基板上の位置も、任意に
制御できる。したがって、たとえば、多数の薄膜トラン
ジスタを用いた集積型の回路を設ける場合においても、
各薄膜トランジスタのチャネル形成領域となる位置に、
第２の島状領域を設けることができる。そして、各々の
薄膜トランジスタのチャネル形成領域を、単結晶シリコ
ンにて形成した、極めて高速に動作する回路を得ること
ができる。
【００３５】（第５の発明）本出願人は、第１の発明か
ら第４の発明における、第１の島状領域の大きさに着目
し、第１の島状領域と単結晶化された第２の島状領域と
の大きさを調べた。その結果、たとえば、薄膜トランジ
スタのチャネル形成領域として最適な大きさである１０
μｍ〜１００μｍ角程度の大きさの粒径を有する単結晶
シリコンを得るためには、第１の島状領域の大きさを、
０．１μｍ〜３μｍ角程度の大きさにすれば良いことが
判った。すなわち、本発明の半導体作製方法は、絶縁表
面を有する基板上に、０．１μｍ〜３μｍという小さな
シード部から、１０μｍないし１００μｍという大きい
単結晶シリコン薄膜を得ることができた。
ら第４の発明における、第１の島状領域の大きさに着目
し、第１の島状領域と単結晶化された第２の島状領域と
の大きさを調べた。その結果、たとえば、薄膜トランジ
スタのチャネル形成領域として最適な大きさである１０
μｍ〜１００μｍ角程度の大きさの粒径を有する単結晶
シリコンを得るためには、第１の島状領域の大きさを、
０．１μｍ〜３μｍ角程度の大きさにすれば良いことが
判った。すなわち、本発明の半導体作製方法は、絶縁表
面を有する基板上に、０．１μｍ〜３μｍという小さな
シード部から、１０μｍないし１００μｍという大きい
単結晶シリコン薄膜を得ることができた。
【００３６】（第６の発明）本出願人は、アモルファス
シリコンよりなる第１の薄膜を加熱処理して多結晶薄膜
とし、当該多結晶薄膜から形成された第１の島状領域を
単結晶またはほぼ単結晶のシード部とし、当該シード部
上に形成されたアモルファスシリコンよりなる第２の薄
膜を固相成長させることによって、絶縁表面を有する基
板上に、たとえば、薄膜トランジスタのチャネル形成領
域に適した単結晶薄膜が得られることを発見した。すな
わち、本発明の半導体装置作製方法は、、第２の発明か
ら第４の発明とは異なり、アモルファスシリコンよりな
る第１の薄膜を多結晶化した後に、該膜を、たとえばエ
ッチングにより加工し、単結晶またはほぼ単結晶構造を
有する第１の島状領域を形成するものである。
シリコンよりなる第１の薄膜を加熱処理して多結晶薄膜
とし、当該多結晶薄膜から形成された第１の島状領域を
単結晶またはほぼ単結晶のシード部とし、当該シード部
上に形成されたアモルファスシリコンよりなる第２の薄
膜を固相成長させることによって、絶縁表面を有する基
板上に、たとえば、薄膜トランジスタのチャネル形成領
域に適した単結晶薄膜が得られることを発見した。すな
わち、本発明の半導体装置作製方法は、、第２の発明か
ら第４の発明とは異なり、アモルファスシリコンよりな
る第１の薄膜を多結晶化した後に、該膜を、たとえばエ
ッチングにより加工し、単結晶またはほぼ単結晶構造を
有する第１の島状領域を形成するものである。
【００３７】本発明の半導体装置作製方法においては、
基板上に、アモルファスシリコンよりなる第１の薄膜が
形成される。次に、基板上に形成された第１の薄膜は、
加熱処理により、３μｍ〜５μｍ角程度の大きさの結晶
粒を有する多結晶薄膜となる。次に、この多結晶化され
た第１の薄膜は、例えばエッチングにより加工され、３
μｍ〜５μｍ角程度の第１の島状領域が形成される。こ
のようにして得られた第１の島状領域は、ほぼ単結晶構
造となり、シード（結晶核）とみなすことができる。
基板上に、アモルファスシリコンよりなる第１の薄膜が
形成される。次に、基板上に形成された第１の薄膜は、
加熱処理により、３μｍ〜５μｍ角程度の大きさの結晶
粒を有する多結晶薄膜となる。次に、この多結晶化され
た第１の薄膜は、例えばエッチングにより加工され、３
μｍ〜５μｍ角程度の第１の島状領域が形成される。こ
のようにして得られた第１の島状領域は、ほぼ単結晶構
造となり、シード（結晶核）とみなすことができる。
【００３８】以上のようにして得られたほぼ単結晶の第
１の島状領域をシード部として、その上に、アモルファ
スシリコンよりなる第２の薄膜が形成される。その後、
加熱処理により、第２の薄膜は多結晶シリコン薄膜とな
るが、このとき、第２の薄膜は、１０μｍないし１００
μｍ角程度の大きさの結晶粒を有している。結晶粒は、
第１の島状領域を結晶成長の核として、主に横方向に結
晶成長しており、結晶粒の内部は、ほぼ単結晶構造を有
している。すなわち、各結晶粒は、単結晶領域となって
いる。単結晶領域が、上記のように１０〜１００μｍ角
程度の大きさを有していれば、これを用いて、半導体デ
バイス、例えば薄膜トランジスタのチャネル形成領域を
構成する部材として十分に使用できる。
１の島状領域をシード部として、その上に、アモルファ
スシリコンよりなる第２の薄膜が形成される。その後、
加熱処理により、第２の薄膜は多結晶シリコン薄膜とな
るが、このとき、第２の薄膜は、１０μｍないし１００
μｍ角程度の大きさの結晶粒を有している。結晶粒は、
第１の島状領域を結晶成長の核として、主に横方向に結
晶成長しており、結晶粒の内部は、ほぼ単結晶構造を有
している。すなわち、各結晶粒は、単結晶領域となって
いる。単結晶領域が、上記のように１０〜１００μｍ角
程度の大きさを有していれば、これを用いて、半導体デ
バイス、例えば薄膜トランジスタのチャネル形成領域を
構成する部材として十分に使用できる。
【００３９】このとき、単結晶領域の基板上の形成位置
は、シード部である第１の島状領域を設ける位置を制御
することにより、任意かつ容易に制御できる。すなわ
ち、第１の薄膜を加工して第１の島状領域を得る方法と
して、公知のフォトエッチングプロセスを用いることが
できる。したがって、第１の島状領域は、基板上の任意
の位置に、特別な方法を用いずに設けることができる。
第２の薄膜における単結晶領域は、第１の島状領域を核
として固相成長するため、第１の島状領域を設ける位置
を制御することで、単結晶領域を任意の位置に、容易に
設けることができる。
は、シード部である第１の島状領域を設ける位置を制御
することにより、任意かつ容易に制御できる。すなわ
ち、第１の薄膜を加工して第１の島状領域を得る方法と
して、公知のフォトエッチングプロセスを用いることが
できる。したがって、第１の島状領域は、基板上の任意
の位置に、特別な方法を用いずに設けることができる。
第２の薄膜における単結晶領域は、第１の島状領域を核
として固相成長するため、第１の島状領域を設ける位置
を制御することで、単結晶領域を任意の位置に、容易に
設けることができる。
【００４０】たとえば、多数の薄膜トランジスタを用い
た集積型の回路を設ける場合において、基板上の、各薄
膜トランジスタのチャネル形成領域を設ける位置に対応
させて、公知のフォトリソグライフィ技術によって第１
の島状領域を設けておく。第１の島状領域が結晶成長の
核となるため、第２の薄膜の固相成長において、１０〜
１００μｍ角の単結晶領域が、各薄膜トランジスタのチ
ャネル形成領域が設けられる位置に形成される。このよ
うにして、各薄膜トランジスタのチャネル形成領域とな
る位置に、単結晶領域を設けることが容易にできる。そ
して、各々の薄膜トランジスタのチャネル形成領域を、
単結晶シリコンにて形成した、極めて高速に動作する回
路を得ることができる。
た集積型の回路を設ける場合において、基板上の、各薄
膜トランジスタのチャネル形成領域を設ける位置に対応
させて、公知のフォトリソグライフィ技術によって第１
の島状領域を設けておく。第１の島状領域が結晶成長の
核となるため、第２の薄膜の固相成長において、１０〜
１００μｍ角の単結晶領域が、各薄膜トランジスタのチ
ャネル形成領域が設けられる位置に形成される。このよ
うにして、各薄膜トランジスタのチャネル形成領域とな
る位置に、単結晶領域を設けることが容易にできる。そ
して、各々の薄膜トランジスタのチャネル形成領域を、
単結晶シリコンにて形成した、極めて高速に動作する回
路を得ることができる。
【００４１】（第７の発明）第７の発明は、第６の発明
と同様に、多結晶化した第１の薄膜を加工して、第１の
島状領域を得た後、第３の発明と同様に、第１の島状領
域の上にアモルファスシリコンよりなる第２の薄膜を設
け、該膜を加工して、第１の島状領域に接するように第
２の島状領域を設け、第１の島状領域を結晶成長の核と
して第２の島状領域を固相成長させ、単結晶シリコン薄
膜としての第２の島状領域を得るものである。このよう
にして、絶縁表面を有する基板上において、たとえば、
薄膜トランジスタのチャネル形成領域に適した、１０μ
ｍ〜１００μｍ角程度の大きさの単結晶シリコン薄膜を
設けることができる。また、単結晶シリコン薄膜を、基
板上の任意の位置に、容易に設けることができる。
と同様に、多結晶化した第１の薄膜を加工して、第１の
島状領域を得た後、第３の発明と同様に、第１の島状領
域の上にアモルファスシリコンよりなる第２の薄膜を設
け、該膜を加工して、第１の島状領域に接するように第
２の島状領域を設け、第１の島状領域を結晶成長の核と
して第２の島状領域を固相成長させ、単結晶シリコン薄
膜としての第２の島状領域を得るものである。このよう
にして、絶縁表面を有する基板上において、たとえば、
薄膜トランジスタのチャネル形成領域に適した、１０μ
ｍ〜１００μｍ角程度の大きさの単結晶シリコン薄膜を
設けることができる。また、単結晶シリコン薄膜を、基
板上の任意の位置に、容易に設けることができる。
【００４２】（第８の発明）第８の発明は、第６の発明
と同様に、多結晶化した第１の薄膜を加工して、第１の
島状領域を得た後、第４の発明と同様に、第１の島状領
域の上にアモルファスシリコンよりなる第２の薄膜を設
け、第２の薄膜を多結晶化し、第１の島状領域を結晶成
長の核として結晶化した第２の薄膜の結晶粒を加工し
て、単結晶シリコン薄膜としての第２の島状領域を得る
ものである。このようにして、絶縁表面を有する基板上
において、たとえば、薄膜トランジスタのチャネル形成
領域に適した、１０μｍ〜１００μｍ単結晶シリコン薄
膜を設けることができる。また、単結晶シリコン薄膜
を、基板上の任意の位置に、容易に設けることができ
る。
と同様に、多結晶化した第１の薄膜を加工して、第１の
島状領域を得た後、第４の発明と同様に、第１の島状領
域の上にアモルファスシリコンよりなる第２の薄膜を設
け、第２の薄膜を多結晶化し、第１の島状領域を結晶成
長の核として結晶化した第２の薄膜の結晶粒を加工し
て、単結晶シリコン薄膜としての第２の島状領域を得る
ものである。このようにして、絶縁表面を有する基板上
において、たとえば、薄膜トランジスタのチャネル形成
領域に適した、１０μｍ〜１００μｍ単結晶シリコン薄
膜を設けることができる。また、単結晶シリコン薄膜
を、基板上の任意の位置に、容易に設けることができ
る。
【００４３】（第９の発明）本出願人は、第６の発明か
ら第８の発明において、第１の島状領域の大きさを、多
結晶化した第１の薄膜中の、平均の結晶粒径より小さく
することで、第１の島状領域を良質な結晶成長の核と
し、第２の薄膜または第２の島状領域の良好な結晶成長
をもたらすことを発見した。これは、多結晶化した第１
の薄膜を加工して、第１の島状領域を得るに際し、第１
の薄膜中の結晶粒の粒径より第１の島状領域の大きさを
小さくすることで、第１の島状領域中に含まれる結晶粒
界の数を少なくすることができる。その結果、第１の島
状領域の単結晶性を向上させ、ひいては、第２の薄膜ま
たは第２の島状領域の、第１の島状領域を核とした結晶
成長を良好に行うことができ、第２の薄膜内の結晶粒あ
るいは第２の島状領域を、欠陥の少ない良好な単結晶領
域とすることができる。
ら第８の発明において、第１の島状領域の大きさを、多
結晶化した第１の薄膜中の、平均の結晶粒径より小さく
することで、第１の島状領域を良質な結晶成長の核と
し、第２の薄膜または第２の島状領域の良好な結晶成長
をもたらすことを発見した。これは、多結晶化した第１
の薄膜を加工して、第１の島状領域を得るに際し、第１
の薄膜中の結晶粒の粒径より第１の島状領域の大きさを
小さくすることで、第１の島状領域中に含まれる結晶粒
界の数を少なくすることができる。その結果、第１の島
状領域の単結晶性を向上させ、ひいては、第２の薄膜ま
たは第２の島状領域の、第１の島状領域を核とした結晶
成長を良好に行うことができ、第２の薄膜内の結晶粒あ
るいは第２の島状領域を、欠陥の少ない良好な単結晶領
域とすることができる。
【００４４】（第１０の発明）本出願人は、上記第３の
発明、第４の発明、第７の発明および第８の発明におけ
る、第２の島状領域をチャネル形成領域とする薄膜トラ
ンジスタを設けることで、ガラス基板などの絶縁表面を
有する基板上に、単結晶シリコン薄膜をチャネル形成領
域とする、極めて高速に動作する薄膜トランジスタを得
ることができることを見出した。よって、たとえば、ガ
ラス基板上にアクティブマトリクス回路の他に、周辺駆
動回路をも設けた、モノリシック型の液晶表示装置にお
いて、高速駆動が可能な、すぐれたものを提供すること
ができる。以下に実施例を示す。
発明、第４の発明、第７の発明および第８の発明におけ
る、第２の島状領域をチャネル形成領域とする薄膜トラ
ンジスタを設けることで、ガラス基板などの絶縁表面を
有する基板上に、単結晶シリコン薄膜をチャネル形成領
域とする、極めて高速に動作する薄膜トランジスタを得
ることができることを見出した。よって、たとえば、ガ
ラス基板上にアクティブマトリクス回路の他に、周辺駆
動回路をも設けた、モノリシック型の液晶表示装置にお
いて、高速駆動が可能な、すぐれたものを提供すること
ができる。以下に実施例を示す。
【００４５】
〔実施例１〕第１実施例においては、横方向に固相成長
した単結晶シリコン薄膜をチャネル領域とした薄膜トラ
ンジスタを作製する例を示す。第１実施例で得られる薄
膜トランジスタは、アクティブ型の液晶表示装置の画素
電極のスイッチング素子や周辺ドライバー回路、さらに
イメージセンサやその他集積回路に利用することができ
る。
した単結晶シリコン薄膜をチャネル領域とした薄膜トラ
ンジスタを作製する例を示す。第１実施例で得られる薄
膜トランジスタは、アクティブ型の液晶表示装置の画素
電極のスイッチング素子や周辺ドライバー回路、さらに
イメージセンサやその他集積回路に利用することができ
る。
【００４６】「シード部形成」図１（Ａ）ないし（Ｆ）
は、本発明の第１実施例における半導体を作製する工程
順を説明するための図である。図４（Ａ）および（Ｂ）
は、第１実施例および第２実施例を説明するための上面
図である。まず、結晶成長の核となるシード（種）部と
して、第１の島状領域を形成する工程を説明する。図１
（Ａ）において、基板１は石英基板から構成される。基
板１としては、石英の他、ガラス、単結晶シリコン、サ
ファイヤ等を用いることができる。また、基板１上に
は、２０００Å程度の酸化珪素を下地膜として形成して
もよい。
は、本発明の第１実施例における半導体を作製する工程
順を説明するための図である。図４（Ａ）および（Ｂ）
は、第１実施例および第２実施例を説明するための上面
図である。まず、結晶成長の核となるシード（種）部と
して、第１の島状領域を形成する工程を説明する。図１
（Ａ）において、基板１は石英基板から構成される。基
板１としては、石英の他、ガラス、単結晶シリコン、サ
ファイヤ等を用いることができる。また、基板１上に
は、２０００Å程度の酸化珪素を下地膜として形成して
もよい。
【００４７】まず、基板１上には、アモルファスシリコ
ンよりなる第１の薄膜２が形成される。減圧ＣＶＤ法で
第１の薄膜２を形成する場合、図示されていない反応炉
にＳｉ2 Ｈ6 ガスが導入され、前記基板１を４２０〜５
５０℃に保持される。プラズマＣＶＤ法で第１の薄膜２
を形成する場合、Ｓｉ2 Ｈ6 ガスまたはＳｉＨ4 ガスが
図示されていない反応炉に導入される。アモルファスシ
リコンよりなる第１の薄膜２の膜厚は、５００〜３００
０Åここでは１０００Åとする。なお、膜中の酸素濃度
は、１×１０19cm-3以下とすることが望ましい。
ンよりなる第１の薄膜２が形成される。減圧ＣＶＤ法で
第１の薄膜２を形成する場合、図示されていない反応炉
にＳｉ2 Ｈ6 ガスが導入され、前記基板１を４２０〜５
５０℃に保持される。プラズマＣＶＤ法で第１の薄膜２
を形成する場合、Ｓｉ2 Ｈ6 ガスまたはＳｉＨ4 ガスが
図示されていない反応炉に導入される。アモルファスシ
リコンよりなる第１の薄膜２の膜厚は、５００〜３００
０Åここでは１０００Åとする。なお、膜中の酸素濃度
は、１×１０19cm-3以下とすることが望ましい。
【００４８】次に、第１の薄膜２は、通常のフォトエッ
チングプロセスを用いて図１（Ｂ）に示すような、シー
ド部となる第１の島状領域３が形成される。島状領域３
の大きさは５μｍ角以下、特に０．１μｍ〜３μｍ角程
度が好ましかった。すなわち、前記の大きさの第１の島
状領域３は、後述の工程によって、薄膜トランジスタの
チャネル形成領域を形成するのに最もふさわしい大きさ
になる。
チングプロセスを用いて図１（Ｂ）に示すような、シー
ド部となる第１の島状領域３が形成される。島状領域３
の大きさは５μｍ角以下、特に０．１μｍ〜３μｍ角程
度が好ましかった。すなわち、前記の大きさの第１の島
状領域３は、後述の工程によって、薄膜トランジスタの
チャネル形成領域を形成するのに最もふさわしい大きさ
になる。
【００４９】次に、この第１の島状領域３は、結晶化の
ための処理が行われる。結晶化は、基板の温度を５００
〜６００℃ここでは６００℃で、２４時間の加熱処理を
行うことによって行う。この時点で、各第１の島状領域
３はその全体にわたって単結晶化状態とみなせる状態と
なる。
ための処理が行われる。結晶化は、基板の温度を５００
〜６００℃ここでは６００℃で、２４時間の加熱処理を
行うことによって行う。この時点で、各第１の島状領域
３はその全体にわたって単結晶化状態とみなせる状態と
なる。
【００５０】この後、さらに基板１に対し、耐熱温度に
合わせた温度で、より高温にてアニール処理が行われ
る。この処理はなくてもよい。このアニール処理は、基
板１が石英の場合、その耐熱温度である約１１００℃で
２〜３時間処理され、第１の島状領域３内の欠陥が改善
され、より単結晶性が高められる。このアニール処理、
およびその前の結晶化の工程はレーザー光や強光（例え
ば赤外線）の照射による処理にしてもよい。このように
して、固相成長の核となるシード部である、単結晶化さ
れた第１の島状領域３を形成し、図１（Ｃ）を得る。
合わせた温度で、より高温にてアニール処理が行われ
る。この処理はなくてもよい。このアニール処理は、基
板１が石英の場合、その耐熱温度である約１１００℃で
２〜３時間処理され、第１の島状領域３内の欠陥が改善
され、より単結晶性が高められる。このアニール処理、
およびその前の結晶化の工程はレーザー光や強光（例え
ば赤外線）の照射による処理にしてもよい。このように
して、固相成長の核となるシード部である、単結晶化さ
れた第１の島状領域３を形成し、図１（Ｃ）を得る。
【００５１】「固相成長」次に、基板１および第１の島
状領域３には、図１（Ｄ）に示すように、アモルファス
シリコンよりなる第２の薄膜４が覆われるように形成さ
れる。まず、基板１、単結晶化された第１の島状領域３
と、その上に形成される第２の薄膜４との界面を清浄な
ものとするため、１％の弗酸溶液を用いて、基板１およ
び第１の島状領域３は、洗浄される。この後の工程で、
プラズマＣＶＤ法で第２の薄膜４を成膜する場合には、
図示されていない真空チャンパー内で水素プラズマ処理
を行ってもよい。
状領域３には、図１（Ｄ）に示すように、アモルファス
シリコンよりなる第２の薄膜４が覆われるように形成さ
れる。まず、基板１、単結晶化された第１の島状領域３
と、その上に形成される第２の薄膜４との界面を清浄な
ものとするため、１％の弗酸溶液を用いて、基板１およ
び第１の島状領域３は、洗浄される。この後の工程で、
プラズマＣＶＤ法で第２の薄膜４を成膜する場合には、
図示されていない真空チャンパー内で水素プラズマ処理
を行ってもよい。
【００５２】第２の薄膜４を、減圧ＣＶＤ法で形成する
場合、図示されていない反応炉に、Ｓｉ2 Ｈ6 ガスを導
入し、基板１を４２０〜５５０℃で保持する。第２の薄
膜４を、プラズマＣＶＤ法で形成する場合、Ｓｉ2 Ｈ6
ガスまたはＳｉＨ4 ガスを導入する。いずれの場合にお
いても成膜されたアモルファスシリコンよりなる第２の
薄膜４の酸素含有量は、１×１０19cm-3以下にすると結
晶化を行ない易くなる。アモルファスシリコン薄膜５の
厚さは、５００Å〜３０００Å、ここでは１５００Åと
し、図１（Ｄ）に示す状態を得る。
場合、図示されていない反応炉に、Ｓｉ2 Ｈ6 ガスを導
入し、基板１を４２０〜５５０℃で保持する。第２の薄
膜４を、プラズマＣＶＤ法で形成する場合、Ｓｉ2 Ｈ6
ガスまたはＳｉＨ4 ガスを導入する。いずれの場合にお
いても成膜されたアモルファスシリコンよりなる第２の
薄膜４の酸素含有量は、１×１０19cm-3以下にすると結
晶化を行ない易くなる。アモルファスシリコン薄膜５の
厚さは、５００Å〜３０００Å、ここでは１５００Åと
し、図１（Ｄ）に示す状態を得る。
【００５３】次に、通常のフォトエッチングプロセスを
用いて、アモルファスシリコンよりなる第２の薄膜４
は、第１の島状領域３を覆った状態で、薄膜トランジス
タにおける所望のチャネル長、チャネル幅が得られる大
きさに形成され、１０μｍ〜１００μｍ角程度の大きさ
を有する第２の島状領域５となる。すなわち、島状領域
６は、図１（Ｅ）に示す状態となる。図４（Ａ）は、第
２の島状領域５の内部に第１の島状領域３が存在してい
る状態を示す図である。
用いて、アモルファスシリコンよりなる第２の薄膜４
は、第１の島状領域３を覆った状態で、薄膜トランジス
タにおける所望のチャネル長、チャネル幅が得られる大
きさに形成され、１０μｍ〜１００μｍ角程度の大きさ
を有する第２の島状領域５となる。すなわち、島状領域
６は、図１（Ｅ）に示す状態となる。図４（Ａ）は、第
２の島状領域５の内部に第１の島状領域３が存在してい
る状態を示す図である。
【００５４】次に、第２の島状領域５のアモルファスシ
リコン部分は、第１の島状領域３を核として固相成長に
より結晶化される。この工程は、５００℃〜６００℃こ
こでは６００℃で２４時間の加熱を施すことによって行
われる。この時点で各第２の島状領域５の全体にわたっ
て単結晶化される。領域７は、一様に横方向に結晶成長
された部分である。
リコン部分は、第１の島状領域３を核として固相成長に
より結晶化される。この工程は、５００℃〜６００℃こ
こでは６００℃で２４時間の加熱を施すことによって行
われる。この時点で各第２の島状領域５の全体にわたっ
て単結晶化される。領域７は、一様に横方向に結晶成長
された部分である。
【００５５】この後、さらに、各第２の島状領域５と第
１の島状領域３を含めた基板１は、基板１の耐熱温度に
合わせた温度により高温で、アニール処理が行われる。
この処理は、なくてもよい。上記アニール処理は、１１
００℃で、２〜３時間行われ、第２の島状領域５内の欠
陥を改善し、より単結晶性を高める。以上のようにし
て、図１（Ｆ）に示すように、単結晶構造を有する第２
の島状領域５が得られる。このアニール処理、およびそ
の前の結晶化の工程はレーザー光や強光（例えば赤外
線）の照射による処理にしてもよい。上記アニール処理
の前、または後において、第２の島状領域５内の、第１
の島状領域３が存在する部分を、通常のフォトエッチン
グプロセスにより、取り除いてもよい。このようにする
ことで、第２の島状領域５の上面がより平坦となり、薄
膜トランジスタの活性領域として使用することに、より
適したものとなる。
１の島状領域３を含めた基板１は、基板１の耐熱温度に
合わせた温度により高温で、アニール処理が行われる。
この処理は、なくてもよい。上記アニール処理は、１１
００℃で、２〜３時間行われ、第２の島状領域５内の欠
陥を改善し、より単結晶性を高める。以上のようにし
て、図１（Ｆ）に示すように、単結晶構造を有する第２
の島状領域５が得られる。このアニール処理、およびそ
の前の結晶化の工程はレーザー光や強光（例えば赤外
線）の照射による処理にしてもよい。上記アニール処理
の前、または後において、第２の島状領域５内の、第１
の島状領域３が存在する部分を、通常のフォトエッチン
グプロセスにより、取り除いてもよい。このようにする
ことで、第２の島状領域５の上面がより平坦となり、薄
膜トランジスタの活性領域として使用することに、より
適したものとなる。
【００５６】このようにして形成された単結晶シリコン
薄膜の領域６は、薄膜トランジスタの活性領域を構成す
る。図３（Ａ）および（Ｂ）は、第１実施例および第２
の実施例によって得られたチャネル形成領域から構成さ
れる薄膜トランジスタを説明する図である。図３（Ａ）
に示すように、薄膜トランジスタは、ゲイト絶縁膜７、
ゲイト電極８、チャネル形成領域９、ソース領域１０、
ドレイン領域１１、電極１２、層間絶縁膜１３等が通常
の工程にて形成される。そして、チャネル形成領域９、
ソース領域１０、ドレイン領域１１は、活性領域１４を
構成している。
薄膜の領域６は、薄膜トランジスタの活性領域を構成す
る。図３（Ａ）および（Ｂ）は、第１実施例および第２
の実施例によって得られたチャネル形成領域から構成さ
れる薄膜トランジスタを説明する図である。図３（Ａ）
に示すように、薄膜トランジスタは、ゲイト絶縁膜７、
ゲイト電極８、チャネル形成領域９、ソース領域１０、
ドレイン領域１１、電極１２、層間絶縁膜１３等が通常
の工程にて形成される。そして、チャネル形成領域９、
ソース領域１０、ドレイン領域１１は、活性領域１４を
構成している。
【００５７】こうして得られた薄膜トランジスタは、チ
ャネル形成領域９が、ほとんど単結晶とみなせる結晶状
態を有しているので、優れた特性を得ることができる。
ャネル形成領域９が、ほとんど単結晶とみなせる結晶状
態を有しているので、優れた特性を得ることができる。
【００５８】〔実施例２〕第１実施例と、第２実施例と
は、別の工程で同様な薄膜トランジスタを作製した別の
例を示す。第２実施例で得られる薄膜トランジスタは、
アクティブ型の液晶表示装置の画素電極のスイッチング
素子や周辺ドライバー回路、さらにはイメージセンサや
その他集積回路に利用することができる。
は、別の工程で同様な薄膜トランジスタを作製した別の
例を示す。第２実施例で得られる薄膜トランジスタは、
アクティブ型の液晶表示装置の画素電極のスイッチング
素子や周辺ドライバー回路、さらにはイメージセンサや
その他集積回路に利用することができる。
【００５９】「シード部形成」図２（Ａ）ないし（Ｆ）
は、本発明の第２実施例における半導体を作製する工程
順を説明するための図である。まず、結晶成長の核とな
るシード（種）部として、第１の島状領域を形成する。
図２（Ａ）において、基板２１は、石英基板から構成さ
れる。基板２１としては石英の他、ガラス、単結晶シリ
コン、サファイヤ等を用いることができる。また、基板
２１上には、２０００Å程度の酸化珪素を下地膜として
形成してもよい。
は、本発明の第２実施例における半導体を作製する工程
順を説明するための図である。まず、結晶成長の核とな
るシード（種）部として、第１の島状領域を形成する。
図２（Ａ）において、基板２１は、石英基板から構成さ
れる。基板２１としては石英の他、ガラス、単結晶シリ
コン、サファイヤ等を用いることができる。また、基板
２１上には、２０００Å程度の酸化珪素を下地膜として
形成してもよい。
【００６０】まず、基板２１上には、アモルファスシリ
コンよりなる第１の薄膜２２が形成される。減圧ＣＶＤ
法で第１の薄膜を形成する場合、図示されていない反応
炉にＳｉ2Ｈ6 ガスが導入され、基板２１が４２０〜５
５０℃に保持される。プラズマＣＶＤ法で第１の薄膜２
２を形成する場合、Ｓｉ2 Ｈ6 ガスまたはＳｉＨ4 ガス
が、図示されていない反応炉に導入される。いずれの場
合においても、成膜されたアモルファスシリコンよりな
る第１の薄膜２２の酸素含有量が、１×１０19cm-3以下
となるようにすることが重要である。この第１の薄膜２
２膜の膜厚は、５００〜３０００Å、ここでは１０００
Åとする。
コンよりなる第１の薄膜２２が形成される。減圧ＣＶＤ
法で第１の薄膜を形成する場合、図示されていない反応
炉にＳｉ2Ｈ6 ガスが導入され、基板２１が４２０〜５
５０℃に保持される。プラズマＣＶＤ法で第１の薄膜２
２を形成する場合、Ｓｉ2 Ｈ6 ガスまたはＳｉＨ4 ガス
が、図示されていない反応炉に導入される。いずれの場
合においても、成膜されたアモルファスシリコンよりな
る第１の薄膜２２の酸素含有量が、１×１０19cm-3以下
となるようにすることが重要である。この第１の薄膜２
２膜の膜厚は、５００〜３０００Å、ここでは１０００
Åとする。
【００６１】次に、第１の薄膜２２は、固相成長法によ
り多結晶化される。まず、基板の温度を５００〜６００
℃ここでは６００℃で保持し、２４時間の加熱処理を施
し、第１の薄膜２２が結晶化される。この時点で、図２
（Ｂ）に示すように、第１の薄膜２２は、５μｍ角程度
の粒径を有する結晶が、結晶粒界２３を介して多数存在
している多結晶シリコン薄膜となる。
り多結晶化される。まず、基板の温度を５００〜６００
℃ここでは６００℃で保持し、２４時間の加熱処理を施
し、第１の薄膜２２が結晶化される。この時点で、図２
（Ｂ）に示すように、第１の薄膜２２は、５μｍ角程度
の粒径を有する結晶が、結晶粒界２３を介して多数存在
している多結晶シリコン薄膜となる。
【００６２】この後、さらに基板の耐熱温度に合わせた
温度で、より高温にてアニールが行われる。この処理は
なくてもよい。アニール処理は、基板１が石英の場合、
耐熱温度である約１１００℃で２〜３時間処理され、多
結晶シリコン薄膜である第１の薄膜２２内の欠陥が改善
され、より結晶性が高められた。このアニール処理、お
よびその前の結晶化の工程は、レーザー光や強光（例え
ば赤外線）の照射による処理にしてもよい。
温度で、より高温にてアニールが行われる。この処理は
なくてもよい。アニール処理は、基板１が石英の場合、
耐熱温度である約１１００℃で２〜３時間処理され、多
結晶シリコン薄膜である第１の薄膜２２内の欠陥が改善
され、より結晶性が高められた。このアニール処理、お
よびその前の結晶化の工程は、レーザー光や強光（例え
ば赤外線）の照射による処理にしてもよい。
【００６３】次に、第１の薄膜２２は、エッチングによ
って、第１の島状領域２４が形成される。ここでは通常
のフォトエッチングプロセスを用いて、第１の島状領域
２４が形成され、これが、シード部となる。第１の島状
領域２４は、できるだけ小さい方が、内部に結晶粒界が
存在する確率が少なくなり、より単結晶に近いものが得
られるため、シード部として好ましいものとなる。その
ため、３μｍ角程度以下の大きさを有するように形成す
ることが望ましい。ただし、第１の島状領域２４の大き
さの下限は、膜厚と同程度、すなわち本実施例の場合、
１０００Å角（０．１μｍ角）ぐらいまでが、良好な固
相成長を行うためには好ましい。このようにして、固相
成長の核となるシード部である、第１の島状領域２４
は、図２（Ｃ）に示すように形成される。
って、第１の島状領域２４が形成される。ここでは通常
のフォトエッチングプロセスを用いて、第１の島状領域
２４が形成され、これが、シード部となる。第１の島状
領域２４は、できるだけ小さい方が、内部に結晶粒界が
存在する確率が少なくなり、より単結晶に近いものが得
られるため、シード部として好ましいものとなる。その
ため、３μｍ角程度以下の大きさを有するように形成す
ることが望ましい。ただし、第１の島状領域２４の大き
さの下限は、膜厚と同程度、すなわち本実施例の場合、
１０００Å角（０．１μｍ角）ぐらいまでが、良好な固
相成長を行うためには好ましい。このようにして、固相
成長の核となるシード部である、第１の島状領域２４
は、図２（Ｃ）に示すように形成される。
【００６４】「固相成長」次に、基板２１および第１の
島状領域２４には、図２（Ｄ）に示すように、アモルフ
ァスシリコンよりなる第２の薄膜２５が、覆われるよう
に形成される。まず、基板２１、第１の島状領域２４
と、その上に形成されるアモルファスシリコンよりなる
第２の薄膜２５との界面を清浄なものとするため、１％
の弗酸溶液を用いて、基板２１およびシード部２５を洗
浄する。この後の工程で、プラズマＣＶＤ法で第２の薄
膜２５を成膜する場合には、図示されていない真空チャ
ンバー内で水素プラズマ処理を行ってもよい。
島状領域２４には、図２（Ｄ）に示すように、アモルフ
ァスシリコンよりなる第２の薄膜２５が、覆われるよう
に形成される。まず、基板２１、第１の島状領域２４
と、その上に形成されるアモルファスシリコンよりなる
第２の薄膜２５との界面を清浄なものとするため、１％
の弗酸溶液を用いて、基板２１およびシード部２５を洗
浄する。この後の工程で、プラズマＣＶＤ法で第２の薄
膜２５を成膜する場合には、図示されていない真空チャ
ンバー内で水素プラズマ処理を行ってもよい。
【００６５】第２の薄膜２５を減圧ＣＶＤ法で形成する
場合、開示されていない反応炉に、Ｓｉ2 Ｈ6 ガスを導
入し、基板１を４２０〜５５０℃に保持する。第２の薄
膜２５をプラズマＣＶＤ法で形成する場合、の場合、Ｓ
ｉ2 Ｈ6 ガスまたはＳｉＨ4ガスを導入する。いずれの
場合においても成膜されたアモルファスシリコンよりな
る第２の薄膜２５の酸素含有量は１×１０19cm-3以下で
あることが、結晶化を行いやすくするために重要であ
る。この第２の薄膜２５の厚さは５００Å〜３０００
Å、ここでは１５００Åとする。こうして図２（Ｄ）に
示す状態を得る。
場合、開示されていない反応炉に、Ｓｉ2 Ｈ6 ガスを導
入し、基板１を４２０〜５５０℃に保持する。第２の薄
膜２５をプラズマＣＶＤ法で形成する場合、の場合、Ｓ
ｉ2 Ｈ6 ガスまたはＳｉＨ4ガスを導入する。いずれの
場合においても成膜されたアモルファスシリコンよりな
る第２の薄膜２５の酸素含有量は１×１０19cm-3以下で
あることが、結晶化を行いやすくするために重要であ
る。この第２の薄膜２５の厚さは５００Å〜３０００
Å、ここでは１５００Åとする。こうして図２（Ｄ）に
示す状態を得る。
【００６６】次に、第２の薄膜２５は、第１の島状領域
２４を核とした固相成長により結晶化される。この固相
成長は、５００〜６００℃ここでは６００℃で２４時間
の加熱を行うことによって行う。この結晶化工程で第２
の薄膜２５は、各第１の島状領域２４を中心とした粒径
１０〜１００μｍの結晶粒を有する多結晶シリコン薄膜
となる。結晶化された状態において、各シード部の中間
付近は、結晶粒界２６を有している。また、領域２７
は、横方向に成長した単結晶シリコン状態を呈してい
る。
２４を核とした固相成長により結晶化される。この固相
成長は、５００〜６００℃ここでは６００℃で２４時間
の加熱を行うことによって行う。この結晶化工程で第２
の薄膜２５は、各第１の島状領域２４を中心とした粒径
１０〜１００μｍの結晶粒を有する多結晶シリコン薄膜
となる。結晶化された状態において、各シード部の中間
付近は、結晶粒界２６を有している。また、領域２７
は、横方向に成長した単結晶シリコン状態を呈してい
る。
【００６７】この後、さらに、多結晶化した第２の薄膜
２５と第１の島状領域２４を含む基板２１は、基板２１
の耐熱温度に合わせた温度により高温でアニール処理が
行われる。この処理はなくてもよい。上記アニール処理
は、ここでは１１００℃で、２〜３時間行われ、単結晶
状の各結晶粒内の欠陥を改善し、より結晶性を高める。
このアニール処理、およびその前の結晶化の工程はレー
ザー光や強光（例えば赤外線）の照射による処理にして
もよい。以上のようにして、図２（Ｅ）に示すように、
欠陥の少ない１０μｍ〜１００μｍ角程度の結晶粒を有
した、多結晶シリコンよりなる第２の薄膜２５が得られ
る。
２５と第１の島状領域２４を含む基板２１は、基板２１
の耐熱温度に合わせた温度により高温でアニール処理が
行われる。この処理はなくてもよい。上記アニール処理
は、ここでは１１００℃で、２〜３時間行われ、単結晶
状の各結晶粒内の欠陥を改善し、より結晶性を高める。
このアニール処理、およびその前の結晶化の工程はレー
ザー光や強光（例えば赤外線）の照射による処理にして
もよい。以上のようにして、図２（Ｅ）に示すように、
欠陥の少ない１０μｍ〜１００μｍ角程度の結晶粒を有
した、多結晶シリコンよりなる第２の薄膜２５が得られ
る。
【００６８】次に、図２（Ｆ）に示すように、第２の薄
膜２５は、通常のフォトエッチングプロセスを用いて、
所望のチャネル長、チャネル幅が得られる大きさに第２
の島状領域２８が形成される。本実施例では、このと
き、第１の島状領域２４も同時に除去され、横方向成長
した領域２７が残される。この状態を図４（Ｂ）に示
す。図４（Ｂ）に示す状態において、実際には第１の島
状領域２４は除去されており存在していない。図４
（Ｂ）には、第１の島状領域２４があった場所から離れ
て、単結晶とみなせる第２の島状領域２８が形成されて
いる状態が示されている。第１の島状領域２４は、第２
の島状領域２８内に残してもよいが、図４（Ｂ）のよう
に、第１の島状領域２４が除去されている方が、第２の
島状領域２８の上面が平坦になり、薄膜トランジスタの
活性領域として使用することに、より適したものとな
る。
膜２５は、通常のフォトエッチングプロセスを用いて、
所望のチャネル長、チャネル幅が得られる大きさに第２
の島状領域２８が形成される。本実施例では、このと
き、第１の島状領域２４も同時に除去され、横方向成長
した領域２７が残される。この状態を図４（Ｂ）に示
す。図４（Ｂ）に示す状態において、実際には第１の島
状領域２４は除去されており存在していない。図４
（Ｂ）には、第１の島状領域２４があった場所から離れ
て、単結晶とみなせる第２の島状領域２８が形成されて
いる状態が示されている。第１の島状領域２４は、第２
の島状領域２８内に残してもよいが、図４（Ｂ）のよう
に、第１の島状領域２４が除去されている方が、第２の
島状領域２８の上面が平坦になり、薄膜トランジスタの
活性領域として使用することに、より適したものとな
る。
【００６９】このようにして形成された第２の島状領域
２８は、薄膜トランジスタの活性領域を構成する。図３
（Ｂ）に示すように、薄膜トランジスタは、ゲイト絶縁
膜２９、ゲイト電極３０、チャネル形成領域３１、ソー
ス領域３２、ドレイン領域３３、電極３４、層間絶縁膜
３５、チャネル形成領域３７等が通常の工程により形成
される。そして、チャネル形成領域３１、ソース領域３
２、ドレイン領域３３、活性領域３６を構成する。図３
（Ｂ）において、３６で示される部分が活性領域であ
り、図２の第２の島状領域２９に当たる。
２８は、薄膜トランジスタの活性領域を構成する。図３
（Ｂ）に示すように、薄膜トランジスタは、ゲイト絶縁
膜２９、ゲイト電極３０、チャネル形成領域３１、ソー
ス領域３２、ドレイン領域３３、電極３４、層間絶縁膜
３５、チャネル形成領域３７等が通常の工程により形成
される。そして、チャネル形成領域３１、ソース領域３
２、ドレイン領域３３、活性領域３６を構成する。図３
（Ｂ）において、３６で示される部分が活性領域であ
り、図２の第２の島状領域２９に当たる。
【００７０】こうして形成された薄膜トランジスタは、
第１実施例で作製したものと同様、チャンネル形成領域
が単結晶状態とみなしてよい構成とすることができるの
で、極めて高い特性を有した薄膜トランジスタを得るこ
とができる。
第１実施例で作製したものと同様、チャンネル形成領域
が単結晶状態とみなしてよい構成とすることができるの
で、極めて高い特性を有した薄膜トランジスタを得るこ
とができる。
【００７１】なお、本実施例におけるシード部形成工程
を第１実施例のシード部形成工程に置き換えてもよいこ
とは言うまでもない。また本実施例の固相成長工程を第
２実施例の固相成長工程と置き換えてもかまわない。
を第１実施例のシード部形成工程に置き換えてもよいこ
とは言うまでもない。また本実施例の固相成長工程を第
２実施例の固相成長工程と置き換えてもかまわない。
【００７２】
【発明の効果】本発明により、絶縁表面を有する基板上
に、アモルファスシリコン薄膜から形成されたシード部
を基にして固相成長させた、１０〜１００μｍ角程度の
極めて大きな単結晶シリコン薄膜を得ることができるた
め、薄膜トランジスタ等の半導体デバイスを構成する部
材として用いることができる。
に、アモルファスシリコン薄膜から形成されたシード部
を基にして固相成長させた、１０〜１００μｍ角程度の
極めて大きな単結晶シリコン薄膜を得ることができるた
め、薄膜トランジスタ等の半導体デバイスを構成する部
材として用いることができる。
【００７３】従来は、多結晶シリコン薄膜の結晶粒が形
成される位置が制御が出来なかったが、本発明の方法に
より、結晶粒の形成位置を制御して、単結晶シリコン薄
膜を、絶縁基板表面上の任意の場所に形成できる。した
がって、基板面積が大きく複雑な回路構成を有する集積
型の半導体デバイス等であっても、必要な箇所に単結晶
シリコン薄膜を設けることができ、何等問題なくデバイ
スを形成することができる。
成される位置が制御が出来なかったが、本発明の方法に
より、結晶粒の形成位置を制御して、単結晶シリコン薄
膜を、絶縁基板表面上の任意の場所に形成できる。した
がって、基板面積が大きく複雑な回路構成を有する集積
型の半導体デバイス等であっても、必要な箇所に単結晶
シリコン薄膜を設けることができ、何等問題なくデバイ
スを形成することができる。
【００７４】本発明にれば、絶縁表面を有する基板上に
形成されたシード部の大きさを、０．１μｍ〜３μｍ各
程度にすることによって、半導体デバイスに適した活性
領域を得ることができた。
形成されたシード部の大きさを、０．１μｍ〜３μｍ各
程度にすることによって、半導体デバイスに適した活性
領域を得ることができた。
【図１】 第１実施例における半導体を作製する工程順
を説明するための図である。
を説明するための図である。
【図２】 第２実施例における半導体を作製する工程順
を説明するための図である。
を説明するための図である。
【図３】 第１実施例および第２の実施例によって得ら
れたチャネル形成領域から構成される薄膜トランジスタ
を説明する図である。
れたチャネル形成領域から構成される薄膜トランジスタ
を説明する図である。
【図４】 第１実施例および第２実施例を説明するため
の上面図である。
の上面図である。
１・・・・・・・・基板 ２・・・・・・・・第１の薄膜 ３・・・・・・・・第１の島状領域 ４・・・・・・・・第２の薄膜 ５・・・・・・・・第２の島状領域 ６・・・・・・・・領域 ７・・・・・・・・ゲイト絶縁膜 ８・・・・・・・・ゲイト電極 ９・・・・・・・・チャネル形成領域 １０・・・・・・・ソース領域 １１・・・・・・・ドレイン領域 １２・・・・・・・電極 １３・・・・・・・層間絶縁膜 １４・・・・・・・活性領域 ２１・・・・・・・基板 ２２・・・・・・・第１の薄膜 ２３・・・・・・・結晶粒界 ２４・・・・・・・第１の島状領域 ２５・・・・・・・第２の薄膜 ２６・・・・・・・結晶粒界 ２７・・・・・・・領域 ２８・・・・・・・第２の島状領域 ２９・・・・・・・ゲイト絶縁膜 ３０・・・・・・・ゲイト電極 ３１・・・・・・・チャネル形成領域 ３２・・・・・・・ソース領域 ３３・・・・・・・ドレイン領域 ３４・・・・・・・電極 ３５・・・・・・・層間絶縁膜 ３６・・・・・・・活性領域
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 21/336
Claims (10)
- 【請求項１】絶縁表面を有する基板上に、 単結晶またはほぼ単結晶のシリコンよりなる種結晶を配
置し、 該種結晶を覆ってアモルファスシリコン薄膜を形成し、 該種結晶を結晶成長の核として、前記アモルファスシリ
コン薄膜を加熱処理により結晶化させること、 を特徴とする半導体作製方法。 - 【請求項２】絶縁表面を有する基板上に、アモルファス
シリコンよりなる第１の薄膜を形成する工程と、 前記第１の薄膜を加工して、第１の島状領域を少なくと
も１つ形成する工程と、 前記第１の島状領域を、加熱処理により結晶化する工程
と、 前記第１の島状領域の少なくとも一つを覆って、アモル
ファスシリコンよりなる第２の薄膜を形成する工程と、 前記第１の島状領域を結晶成長の核として、前記第２の
薄膜を加熱処理により結晶化させる工程と、 を有することを特徴とする半導体作製方法。 - 【請求項３】絶縁表面を有する基板上に、アモルファス
シリコンよりなる第１の薄膜を形成する工程と、 前記第１の薄膜を加工して、第１の島状領域を少なくと
も１つ形成する工程と、 前記第１の島状領域を、加熱処理により結晶化する工程
と、 前記第１の島状領域の少なくとも一つを覆って、アモル
ファスシリコンよりなる第２の薄膜を形成する工程と、 前記第２の薄膜を加工して、前記第１の島状領域に接す
る第２の島状領域を少なくとも一つ形成する工程と、 前記第１の島状領域を結晶成長の核として、前記第２の
島状領域を加熱処理により結晶化させる工程と、 を有することを特徴とする半導体作製方法。 - 【請求項４】絶縁表面を有する基板上に、アモルファス
シリコンよりなる第１の薄膜を形成する工程と、 前記第１の薄膜を加工して、第１の島状領域を少なくと
も１つ形成する工程と、 前記第１の島状領域を、加熱処理により結晶化する工程
と、 前記第１の島状領域の少なくとも一つを覆って、アモル
ファスシリコンよりなる第２の薄膜を形成する工程と、 前記第１の島状領域を結晶成長の核として、前記第２の
薄膜を加熱処理により結晶化させる工程と、 前記第２の薄膜の、前記第１の島状領域を結晶成長の核
として成長した結晶粒を加工して、第２の島状領域を少
なくとも一つ形成する工程と、 を有することを特徴とする半導体作製方法。 - 【請求項５】請求項２または請求項３または請求項４に
おいて、第１の島状領域は０．１〜３μｍ角の大きさを
有することを特徴とする半導体作製方法。 - 【請求項６】絶縁表面を有する基板上に、アモルファス
シリコンよりなる第１の薄膜を形成する工程と、 前記第１の薄膜を、加熱処理により結晶化する工程と、 結晶化された前記第１の薄膜を加工して、第１の島状領
域を少なくとも一つ形成する工程と、 前記第１の島状領域の少なくとも一つを覆って、前記基
板上にアモルファスシリコンよりなる第２の薄膜を形成
する工程と、 前記第１の島状領域を結晶成長の核として、前記第２の
薄膜を加熱処理により結晶化させる工程と、 を有する半導体作製方法。 - 【請求項７】絶縁表面を有する基板上に、アモルファス
シリコンよりなる第１の薄膜を形成する工程と、 前記第１の薄膜を、加熱処理により結晶化する工程と、 結晶化された前記第１の薄膜を加工して、第１の島状領
域を少なくとも一つ形成する工程と、 前記第１の島状領域の少なくとも一つを覆って、前記基
板上にアモルファスシリコンよりなる第２の薄膜を形成
する工程と、 前記第２の薄膜を加工して、前記第１の島状領域に接す
る第２の島状領域を少なくとも一つ形成する工程と、 前記第１の島状領域を結晶成長の核として、前記第２の
島状領域を加熱処理により結晶化させる工程と、 を有する半導体作製方法。 - 【請求項８】絶縁表面を有する基板上に、アモルファス
シリコンよりなる第１の薄膜を形成する工程と、 前記第１の薄膜を、加熱処理により結晶化する工程と、 結晶化された前記第１の薄膜を加工して、第１の島状領
域を少なくとも一つ形成する工程と、 前記第１の島状領域の少なくとも一つを覆って、前記基
板上にアモルファスシリコンよりなる第２の薄膜を形成
する工程と、 前記第１の島状領域を結晶成長の核として、前記第２の
薄膜を加熱処理により結晶化させる工程と、 前記第２の薄膜の、前記第１の島状領域を結晶成長の核
として成長した結晶粒を加工して、第２の島状領域を少
なくとも一つ形成する工程と、 を有する半導体作製方法。 - 【請求項９】請求項６または請求項７または請求項８に
おいて、第１の島状領域は、第１の薄膜中の平均の結晶
粒径より小さいこと特徴とする半導体作製方法。 - 【請求項１０】請求項３または請求項４または請求項７
または請求項８に記載の、結晶化された第２の島状領域
を、チャネル形成領域として設けることを特徴とする薄
膜トランジスタ作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27828494A JPH07249574A (ja) | 1994-01-19 | 1994-10-18 | 半導体作製方法および薄膜トランジスタ作製方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-18949 | 1994-01-19 | ||
| JP1894994 | 1994-01-19 | ||
| JP27828494A JPH07249574A (ja) | 1994-01-19 | 1994-10-18 | 半導体作製方法および薄膜トランジスタ作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249574A true JPH07249574A (ja) | 1995-09-26 |
Family
ID=26355718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27828494A Pending JPH07249574A (ja) | 1994-01-19 | 1994-10-18 | 半導体作製方法および薄膜トランジスタ作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249574A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004006487A (ja) * | 2002-05-31 | 2004-01-08 | Sharp Corp | 結晶質薄膜の形成方法、結晶質薄膜の製造装置、薄膜トランジスタ、および光電変換素子 |
| JP2005354087A (ja) * | 2000-08-25 | 2005-12-22 | Sharp Corp | 半導体装置の製造方法及び半導体製造装置 |
| JP2010251444A (ja) * | 2009-04-14 | 2010-11-04 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハの製造方法 |
| JP2011135051A (ja) * | 2009-11-24 | 2011-07-07 | Semiconductor Energy Lab Co Ltd | Ｓｏｉ基板の作製方法 |
| JP2013238872A (ja) * | 2001-10-31 | 2013-11-28 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2018142672A (ja) * | 2017-02-28 | 2018-09-13 | 国立大学法人 筑波大学 | 半導体装置とその製造方法 |
-
1994
- 1994-10-18 JP JP27828494A patent/JPH07249574A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005354087A (ja) * | 2000-08-25 | 2005-12-22 | Sharp Corp | 半導体装置の製造方法及び半導体製造装置 |
| JP4723926B2 (ja) * | 2000-08-25 | 2011-07-13 | シャープ株式会社 | 半導体装置の製造方法 |
| JP2013238872A (ja) * | 2001-10-31 | 2013-11-28 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2004006487A (ja) * | 2002-05-31 | 2004-01-08 | Sharp Corp | 結晶質薄膜の形成方法、結晶質薄膜の製造装置、薄膜トランジスタ、および光電変換素子 |
| JP2010251444A (ja) * | 2009-04-14 | 2010-11-04 | Shin Etsu Handotai Co Ltd | Ｓｏｉウェーハの製造方法 |
| JP2011135051A (ja) * | 2009-11-24 | 2011-07-07 | Semiconductor Energy Lab Co Ltd | Ｓｏｉ基板の作製方法 |
| US8815662B2 (en) | 2009-11-24 | 2014-08-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate and semiconductor device |
| JP2018142672A (ja) * | 2017-02-28 | 2018-09-13 | 国立大学法人 筑波大学 | 半導体装置とその製造方法 |
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