JPH02140915A

JPH02140915A - 半導体装置の製造方法

Info

Publication number: JPH02140915A
Application number: JP29506588A
Authority: JP
Inventors: Hideaki Oka; 秀明岡
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1988-11-22
Filing date: 1988-11-22
Publication date: 1990-05-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野］本発明は、半導体装置の製造方法に係わり、特に、絶縁
性非晶質材料上に選択的に単結晶半導休校を形成する半
導体装置の製造方法に関する。

［従来の技術１ガラス、石英等の絶縁性非晶質基板や、５ｉ０１等の絶
縁性非晶質層上に、高性能な半導体素子を形成する試み
が成されている。

近年、大型で高解像度の液晶表示パネルや、高速で高解
像度の密着型イメージセンサや三次元ＩＣ等へのニーズ
が高まるにつれて、上述のような絶縁性非晶質材料上の
高性能な半導体素子の実現が待望されている。

絶縁性非晶質材料上に薄膜トランジスタ（ＴＰＴ）を形
成する場合を例にとると、（１）プラズマＣＶＤ法等に
より形成した非晶質シリコンを素子材としたＴＰＴ、（
２）ＣＶＤ法等で形成した多結晶シリコンを素子材とし
たＴＰＴ、（３）溶融再結晶化法等により形成した単結
晶シリコンを素子材としたＴＰＴ等が検討されている。

ところが、これらのＴＰＴのうち非晶質シリコンもしく
は多結晶シリコンを素子材としたＴＰＴは、単結晶シリ
コンを素子材とした場合に比べてＴＰＴの電界効果移動
度が大幅に低く（非晶質シリコンＴＰＴ＜１ｃｍ″／Ｖ
−ｓｅｃ、多結晶シリコンＴＦ丁〜１０ｃｍ”／Ｖ−ｓ
ｅｃ）、高性能なＴＰＴの実現は困難であった。

一方、レーザビーム等による溶融再結晶化法は、未だに
十分に完成した技術とは言＾ず、また、液晶表示パネル
の様に、大面積に素子を形成する必要がある場合には技
術的困難が特に大きい。

そこで、絶縁性非晶質材料上に高性能な半導体素子を形
成する簡便かつ実用豹な方法として、大粒径の多結晶シ
リコンを固相成長させる方法が注目され、研究が進めら
れている。　　（Ｔｈｉｎ　ＳｏｌｉｄＦｉｌｍｓ　　
１００　　（１９８３１ｐ、２２７．ＪＪＡＰ　　Ｖｏ
ｌ、２５　　Ｎｏ、２　　ｆ１９８６１　ｐ、Ｌ１２１
１【発明が解決しようとする課Ｈ１しかし、従来の技術では、多結晶シリコンの粒径、結晶
粒界の存在する位置を十分に制御することが困難であっ
た。従って５仮に大粒径の多結晶シリコンが形成できた
としても、結晶粒の内部に形成されたＴＰＴと結晶粒界
部にＴＰＴのチャンネル領域が位置したＴＰＴの間で特
性が大幅に異なることから、ＴＰＴで構成した走査回路
の動作速度が、結晶粒界部に位置する特性の悪いＴＰＴ
の特性で制限されたり、最悪の場合は１回路が動作しな
い等の重大な問題が発生した。

そこで１本発明は結晶粒界の位置を制御し、半導体素子
を結晶領域に選択的に形成する製造方法を提供するもの
である６〔課題を解決するための手段］本発明の半導体装置の製造方法は、（ａ）絶縁性非晶質材料上にシリコンを主体とする非晶
質材料層を形成する工程、（ｂ）該非晶質材料層上に金属層を形成しパターン形成
する工程。

（ｃ）熱処理等により、該非晶質材Ｉ４Ｎと該金属層が
接触している領域に結晶核を生成させる工程。

（ｄ）該非晶質材料層を前記結晶核をシードとして、熱
処理等により結晶成長させる工程。

（ｅ）結晶成長させたシリコン層に半導体素子を形成す
る工程を少なくとも有することを特徴とする。

［実　施　例］第１図は１本発明の実施例における半導体装置の製造工
程図の一例である。尚、Ｆｊ４を図では半導体素子とし
て薄膜トランジスタ（ＴＰＴ）を形成する場合を例とし
ている。

第１図において、（Ａ）は１．ガラス、石英等の絶縁性
非晶質基板、もしくはＳ　ｉ　Ｏ＊等の絶縁性非晶質材
料層等の絶縁性非晶質材料１０１上にシリコンを主体と
する非晶質材料層１０２を形成する工程である。該非晶
質材料層の形成方法としては、プラズマＣＶＤ法、蒸着
法、ＥＢ蒸１ｉ法。

ＭＢＥ法、スパッタ法、ＣＶＤ法等で非晶質シリコンを
成膜する方法と、微結晶シリコンもしくは多結晶シリコ
ン等をプラズマＣＶＤ法、ＣＶＤ法、蒸着法、ＥＢ蒸看
法、ＭＢＥ法、スパック法等で形成後、Ｓｉ、Ａｒ、Ｂ
、Ｐ、Ｈｅ、Ｎｅ、Ｋｒ、Ｈ等の元素をイオン打ち込み
して、該微結晶シリコンもしくは多結晶シリコン等を非
晶質化する等の方法がある。

（Ｂ）は、該非晶質材料層１０２上に金属層１０３を形
成し該金属層をシード領域１０４となる部分を残して除
去し、熱処理等によって、該非晶質材料層１０２と金属
層１０３が接触している部分にシードとなる結晶核を生
成させる工程である。金属層としてＡＩを用いた場合を
例にすると、該金属層１０３と接触している非晶質シリ
コンは他の部分と比べてより低温でしかも短時間で結晶
核が発生し易い、そこで、金属層と接触していない部分
からは結晶核が発生しない温度及び時間で熱処理を行う
と、シード領域＋０４から選択的に結晶成長を誘起する
ことかできる。具体的には、蒸着法等でＡＩを形成しパ
ターン形成した後で、２００℃〜４５０℃程度で１５分
〜２時間程度の熱処理を行うと、金属層と非晶質シリコ
ン層の界面付近に結晶核が生成し結晶成長が始まる。

続いて、金属層（ＡＩ）１０３をリン酸等でエツチング
除去する。金属層を除去する理由は、続いて行うより高
い温度での熱処理の際、金属の非晶質シリコン中（特に
素子形成領域まで）への異常拡散を防止するためである
。又、Ａ１等の金属層の膜厚を非晶質シリコン層の膜厚
と比べて少なくとも同程度以下にすることも、−ヒ述の
異常拡散を防止する対策となる０例えば、非晶質シリコ
ン層２００人〜１０００人に対して、金属層１００Ａ〜
５００人程度かこれよりも薄い金属層を用いたほうが異
常拡散が低減される。

尚、結晶核が生成する熱処理温度は非晶質シリコンの成
膜方法によって最適値が異なる０例λば、プラズマＣＶ
Ｄ法で形成した非晶質シリコンの場合は２００℃〜３５
０℃程度の比較的低温で結晶核が形成される。そのため
、シード領域以外から結晶核が生成されにくい低ｉ＝の
熱処理でシード領域に結晶核を生成できるメリットがあ
る。

（］は、該非晶質材料層１０２を該シード領ＦＪ、ｌ　
０４を起点として、熱処理等により選択的に結晶成長さ
せる工程である。熱処理温度は５５０°Ｃ〜６５０℃程
度で２０時間〜３０時間程度の熱処理を行う。

（Ｄ）は、結晶成長させたシリコン層１０５に半導体素
子を形成する工程である。尚、第１図（Ｄ）では、半導
体素子としてＴＰＴを形成する場合を例としている０図
において、１０６はゲート電極、１０７はソース・ドレ
イン領［，１０８はゲート絶縁膜、１０９は層間絶縁膜
、１１０はコンタクト穴、１１１は配線を示す、ＴＰＴ
形成法の一例としては、シリコン層１０５をパターン形
成し、ゲート絶縁膜を形成する。該ゲート絶縁膜は熱酸
化法で形成する方法（高温プロセス）とＣＶＤ法もしく
はプラズマＣＶＤ法等で６００上程度以下の低温で形成
する方法（低温プロセス）がある、低温プロセスでは、
基板として安価なガラス基板を使用できるため、大型な
液晶表示パネルや密着型イメージセンサ等の半導体装置
を低コストで作成できるほか、三次元ＩＣ等を形成する
場合においても、下層部の素子に悪影響（例えば、不純
物の拡散等）を与えずに、上層部に半導体素子を形成す
ることが出来る。続いて、ゲート電極を形成後、ソース
・ドレイン領域をイオン注入法、熱拡散法、プラズマド
ーピング法等で形成し、眉間絶縁膜をＣＶＤ法、スパッ
タ法、プラズマＣＶＤ法等で形成する。さらに、該眉間
絶縁膜にコンタクト穴を開け、配線を形成することでＴ
ＰＴが形成される。

本発明に基づく半導体装置の製造方法で作製した低温プ
ロセスＴＰＴ　（Ｎチャンネル）の電界効果移動度は、
２００〜３５０ｃｍ”　／Ｖ−ｓｅｃであり、ガラス基
板上に高性能なＴＰＴを形成することが出来た。これは
、本発明の製造方法により、選択的な結晶成長が再現性
良くできるようになった結果可能となった。さらに、前
記ＴＰＴ製造工程に水素ガスもしくはアンモ−ニアガス
を少なくとも含む気体のプラズマ雰囲気に半導体素子を
さらす工程を設けると、欠陥密度が低減され、前記電界
効果移動度はさらに向上する。

第２図及び第３図は、本発明の実施例における半導体装
置の製造工程図の別の一例である。第２図は断面図、第
３図は平面図である。

第２図及び第３図において、（Ａ３は、ガラス、石英等
の絶縁性非晶質基板、もしくは５ｉ０２等の絶縁性非晶
質材料層等の絶縁性非晶質材料２０１上にシリコンを主
体とする非晶質材料層２０２を形成する工程である。該
非晶質材料層の形成方法としては、プラズマＣＶＤ法、
蒸着法。

ＥＢＢ着法、ＭＢＥ法、スパッタ法、ＣＶＤ法等で非晶
質シリコンを成膜する方法と、微結晶シリコンもしくは
多結晶シリコン等をプラズマＣＶＤ法、ＣＶＤ法、蒸着
法、ＥＢ蒸貴石法ＭＢＥ法。

スパッタ法等で形成後、Ｓｉ、Ａｒ、Ｂ、Ｐ。

Ｈｅ、Ｎｅ、Ｋｒ’、Ｈ等の元素をイオン打ち込みして
、該微結晶シリコンもしくは多結晶シリコン等を非晶質
化する等の方法がある。

（Ｂ）は、該非晶質材料層２０２上に金属層２０３を形
成し該金属層をシード領域２０４となる部分を残して除
去し、熱処理等によって、金属層２０３と該非晶質材料
層２０２が接触している部分にシードとなる結晶核を生
成させ、続いて、該非晶質材料層２０２を所定の形状に
パターン形成する工程である。尚、シード領域を結晶化
させる前に非晶質材料層のパターン形成を行ってもよい
、金属層としてＡＩを用いた場合を例にすると、前述の
通り該金属層２０３と接触している非晶質シリコンは他
の部分と比べてより低温でしかも短時間で結晶核が発生
し易い、そこで、金属層と接触していない部分からは結
晶核が発生しない温度及び時間の熱処理を行うと、シー
ド領域から選択的に結晶成長を誘起することができる。

具体的には温度２００℃〜４５０℃程度で１５分〜２時
間程度の熱処理を行うと、金属層と非晶質シリコン層の
界面付近に結晶核が生成し結晶成長か始まる。続いて、
金属層（ＡＩ）２０３をリン酸等でエツチング除去する
。金属層を除去する理由は、前述の通り続いて行うより
高い温度での熱処理の際、金属の非晶質シリコン中〔特
に素子形成領域まで）への異常拡散を防止するためであ
る。

尚、結晶核が生成する熱処理温度は非晶質シリコンの成
膜方法によって最適値が異なる０例えば。

プラズマＣＶＤ法で形成した非晶質シリコンの場合は２
００℃〜３５０℃程度の比較的低温で結晶核が形成され
る。そのため、シード領域以外から結晶核が生成されに
くい低温の熱処理でシード領域に結晶核を生成できるメ
リットがある。

続いて、非晶質シリコン層を所定の形状にパターン形成
する。第２図では該非晶質シリコン層を素子を形成する
領域となる島状領域２０５と該島状領域２０５と該シー
ド領域２０４を結ぶ連結領域２０６を少なくとも有する
形状にパターン形成する場合を例としている。

（Ｃ）は、該非晶質材料層２０２を該シード領域２０４
を起点として、熱処理等により選択的に結晶成長させる
工程である。熱処理温度は５５０℃〜６５０℃程度で２
０時間〜３０時間程度の熱処理を行う。

非晶質シリコン層を前述の如く島状領域２０５と連結領
域２０６を有する形状にパターン形成しておくと、シー
ド領域で複数の結晶核が生成した場合でも、どちらか一
方の優勢な（結晶成長速度が速い、又は、結晶核が早く
発生した等の）結晶成長が細い連結領域で選択され、島
状領域は単結晶化される。第４図にその結晶成長の模式
図を示す、第４図において、４０１は島状領域、４０２
は連結領域、４０３はシード領域、４０４及び４０５は
結晶粒を示す。

又、連結領域で単一の結晶成長に選択されない場合でも
第５図の結晶成長の模式図に示すように結晶粒界が存在
する位置は大幅に制限される。第５図において、５０１
は島状領域、５０２は連結領域、５０３はシード領域、
５０４は結晶粒界が存在する確立が高い位置であり、５
０５は結晶粒界の存在する確立がほぼ零の領域である。

５０６は両者の中間の領域（グレーゾーン）である、従
って、半導体素子として、ＭＯＳ型トランジスタやＴＰ
Ｔを例とするならば、該素子のチャンネル領域が領域４
０５に入るように素子を配置すれば、結晶粒界による素
子特性の大幅なばらつきを無くすことができる。

（Ｄ）は、結晶成長させた島状領域２０５に半導体素子
を形成する工程である。尚、第２図（Ｄ）では、半導体
素子としてＴＰＴを形成する場合を例としている１図に
おいて、２０７はゲート電極、２０８はソース・ドレイ
ン領域、２０９はゲート絶縁膜、２１０は層間絶縁膜、
２１１はコンタクト穴、２１２は配線を示す、ＴＰＴ形
成の形成方法は第１図の実施例と同様の方法で形成でき
る。前述のようにＴＰＴのチャンネル領域２１３を結晶
粒界の存在する確立がほぼ零のｆ＋ｉ域、に配置するこ
とで結晶粒界による素子特性のばらつきを皆無にし１歩
留りを大幅に向上させることができた。

非晶質シリコン層のパターン形状は第２図に示した形状
の他にも様々な形状が考えられる０例えば、第６図〜第
８図は本発明の実施例における連結領域の平面図の例を
示す、第６図〜第８図において、６０１，７０１．８０
１はシード領域、６０２．７０２．８０２は島状領域、
６０３．７０３．８０３は連結領域、６０４．６０５，
７０４，７０５，８０４，８０５は結晶粒を示す。連結
領域の幅にテーパをつけたり、幅の狭い領域７０６を設
ける等連結領域の形状を工夫することで、結晶成長の選
択をより完全に行うことができる。特に１本発明に基づ
く金属層を用いたシード形成方法ではシード領域に多結
晶核が発生し易いため、上述のような結晶成長の選択が
歩留りの大幅な向上に対して有効となる。又、連結領域
等にＰ（リン）等の不純物を１０”　〜ｌ　Ｏ”ｃｍ−
”程度ドープして結晶成長速度をｌＯ（＠程度に上げる
ことは、熱処理時間の短縮となり、素子形成領域である
島状領域をより広く結晶化することができ特に有効であ
る。

尚、第１図〜第３図の実施例では金属層としてＡ１を用
いる場合を例としたが１本発明はこれに限定されるもの
ではない０例えば、Ａｌ−５ｉ等のＡ１合金、Ｃｒ、Ｎ
　ｔ、Ｍｏ、Ｗ、Ａｕ。

Ｐｔ、Ｔｉ等の金属もしくはそれらの合金を該金属層と
して用いることもできる。Ａｌ−５ｉ等のＳｉと金属と
の合金を用いると結晶核が生成し易くなる場合がある。

Ａｌ−５ｉの場合を例にとると、Ｓｉの含有量を０゜５
ｗｔ％程度以下にすると結晶核が均一に発生し易くなる
。（Ｓｔの含有量ＪＪＳ上述の値より大きくなると、よ
り高温の熱処理を行わないと結晶核が生成し難くなる。

）又１本実施例では非晶質シリコン層の上に金属層を形
成する場合を例としたが、ｆａ層順はこの逆でもよい、
但し、金属層上に非晶質シリコン層を形成した場合は熱
処理前に金ｒｆ、層を除去することができない、金属層
の段差部を非晶質シリコン層がステップカバーしなけれ
ばならない等の問題が生ずる。

又、本発明は、実施例に示したＴＰＴ以外にも、絶縁ゲ
ート型半導体素子全９９に応用できるほか、バイポーラ
トランジスタ、静電誘導型トランジスタ、太陽電池・光
センサをはじめとする光電変換素子等の半導体素子全般
に応用でき、陽めで有効な製造方法となる。

〔発明の効果〕

以上述べたように、本発明によればガラス、石英等の絶
縁性非晶質基板、もしくは５ｉＯ−等の絶縁性非晶質材
料層等の絶縁性非晶質材料上に単結晶シリコン等を選択
的に結晶成長させ、結晶粒界が存在する位置を制御でき
るようになった。その結果、結晶化された領域に選択的
に半導体素子を形成することが可能となった６本発明に
よれば、絶縁性非晶質材料上にＳｉウェハー上に形成し
た半導体素子に匹敵する高性能な半導体素子を形成でき
るようになった。大型で高解像度の液晶表示パネルや高
速で高解像度の密着型イメージセンサや三次元ＩＣ等を
容易に形成できるようになった。

さらに、溶融再結晶化法等とは異なり、本発明はせいぜ
い６５０℃程度の低温の熱処理が加わるだけであるため
、（１）基板として安価なガラス水板を使用できる。（
２）三次元ＩＣでは、下層部の素子に悪影響（例えば、
不純物の拡散等）を与えずに上層部に半導体素子を形成
することが出来る。等のメリットもある。

また、本発明は、実施例に示したＴＰＴ以外にも、絶縁
ゲート型半導体素子全能に応用できるほか、バイポーラ
トランジスタ、静電誘導型トランジスタ、太陽電池・光
センサをはじめとする光電変換素子等の半導体素子を絶
縁材料上に形成する場合に極めて有効な製造方法となる
。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の実施例における半導体
装置の製造工程図である。第２図（ａ）〜（ｄ）及び第３図（ａ）〜（ｄ）は本発
明の実施例における半導体装置の製造方法であり、第２
図は断面図、第３図は平面図である。第４図及び第５図は結晶成長の模式図である。第６図〜第８図は本発明の実施例における連結領域の平
面図である。１０１．２０１・・・絶縁性非晶質材料１０２．２０２
・・・非晶質材料層１０３゜１０４゜１０６゜１０７゜１０８゜１０９゜１１０．１１１゜４０１．４０２．４０３．２０３・・・金属層２０４・・・シード領域２０７・・・ゲート電極２０８・・・ソース・ドレイン領域２０９・・・ゲート絶縁膜２１０・・・層間絶縁膜２１１・・・コンタクト穴２１２・・・配線５０１．６０２，７０２，８０２・・・島状領域５０２．６０３，７０３，８０３・・・連結領域５０３．６０１，７０１．８０１・　・　・シード叩域以上出願人　セイコーエプソン株式会社代理人　弁理士　上　柳　雅　誉（他１名）第図（ａ）（ｂ）（ａ）（ｂ）第２図第２図（ｏ）第３図（ａ）第３図第４図第５図第６図

Claims

【特許請求の範囲】１）（ａ）絶縁性非晶質材料上にシリコンを主体とする
非晶質材料層を形成する工程、（ｂ）該非晶質材料層上に金属層を形成しパターン形成
する工程、（ｃ）熱処理等により、該非晶質材料層と該金属層が接
触している領域に結晶核を生成させる工程、（ｄ）該非晶質材料層を前記結晶核をシードとして、熱
処理等により結晶成長させる工程、（ｅ）結晶成長させたシリコン層に半導体素子を形成す
る工程を少なくとも有することを特徴とする半導体装置
の製造方法。