JPH0786601A - 多結晶シリコンｍｏｓトランジスタ及びその製造方法 - Google Patents
多結晶シリコンｍｏｓトランジスタ及びその製造方法Info
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- JPH0786601A JPH0786601A JP5225441A JP22544193A JPH0786601A JP H0786601 A JPH0786601 A JP H0786601A JP 5225441 A JP5225441 A JP 5225441A JP 22544193 A JP22544193 A JP 22544193A JP H0786601 A JPH0786601 A JP H0786601A
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Abstract
(57)【要約】
【構成】不純物を導入しながら非晶質Ｓｉ膜を堆積し、
これをパターニングしてソース・ドレインとなる領域１
０３を形成し、その後、Ｓｉ膜より薄い、不純物を含ま
ないＳｉ膜１０４を堆積し、不純物を導入して堆積した
非晶質Ｓｉ膜に優先的に結晶核を形成し、これをシード
として固相エピタキシャル成長により不純物を含まない
非晶質Ｓｉ膜を結晶化して能動層領域を形成する。 【効果】電流経路となるＳｉ膜の膜厚が薄い場合であっ
ても、結晶粒界が一個しか存在しない多結晶ＳｉＭＯＳ
トランジスタが形成できる。従って、キャリア移動度が
大きく、待機時のリーク電流低減と動作時電流増大の両
立が図れる。
これをパターニングしてソース・ドレインとなる領域１
０３を形成し、その後、Ｓｉ膜より薄い、不純物を含ま
ないＳｉ膜１０４を堆積し、不純物を導入して堆積した
非晶質Ｓｉ膜に優先的に結晶核を形成し、これをシード
として固相エピタキシャル成長により不純物を含まない
非晶質Ｓｉ膜を結晶化して能動層領域を形成する。 【効果】電流経路となるＳｉ膜の膜厚が薄い場合であっ
ても、結晶粒界が一個しか存在しない多結晶ＳｉＭＯＳ
トランジスタが形成できる。従って、キャリア移動度が
大きく、待機時のリーク電流低減と動作時電流増大の両
立が図れる。
Description
【０００１】
【産業上の利用分野】本発明は多結晶シリコンを電流経
路に用いたＭＯＳトランジスタ及びその製造方法に係
り、特に、結晶粒の位置を制御することにより、待機時
のリーク電流を低減し、かつ動作電流を増大する方法に
関する。
路に用いたＭＯＳトランジスタ及びその製造方法に係
り、特に、結晶粒の位置を制御することにより、待機時
のリーク電流を低減し、かつ動作電流を増大する方法に
関する。
【０００２】
【従来の技術】近年の高集積スタティック・ランダム・
アクセス・メモリ（ＳＲＡＭ）等では、多結晶シリコン
（Ｓｉ）薄膜中に能動層を形成したＭＯＳトランジスタ
が負荷素子として用いられており、待機時の消費電力低
減やリテンション特性の向上が図られている。
アクセス・メモリ（ＳＲＡＭ）等では、多結晶シリコン
（Ｓｉ）薄膜中に能動層を形成したＭＯＳトランジスタ
が負荷素子として用いられており、待機時の消費電力低
減やリテンション特性の向上が図られている。
【０００３】ＭＯＳトランジスタの作成方法は、通常、
以下の通りである。まず、モノシラン(ＳｉＨ4）もしく
はジシラン（Ｓｉ2Ｈ6）を原料ガスに用いた減圧化学気
相成長（ＣＶＤ）法により、非晶質状態のＳｉ膜を堆積
する。次に、このＳｉ膜上にゲート絶縁膜を形成し、こ
れを通してイオン打込みを行い、ソース・ドレイン領域
を形成する。その後、ゲート電極を形成することにより
ＭＯＳトランジスタが形成される。なお、非晶質状態に
あったＳｉ膜は、ゲート絶縁膜形成時、あるいは打込ん
だイオンの活性化の際、多結晶状態に変態する。Ｓｉ膜
の堆積を非晶質状態とするのは、多結晶化した際の結晶
粒を大粒径化することによりキャリア移動度を増大し、
動作時により大きな電流を得るためである。
以下の通りである。まず、モノシラン(ＳｉＨ4）もしく
はジシラン（Ｓｉ2Ｈ6）を原料ガスに用いた減圧化学気
相成長（ＣＶＤ）法により、非晶質状態のＳｉ膜を堆積
する。次に、このＳｉ膜上にゲート絶縁膜を形成し、こ
れを通してイオン打込みを行い、ソース・ドレイン領域
を形成する。その後、ゲート電極を形成することにより
ＭＯＳトランジスタが形成される。なお、非晶質状態に
あったＳｉ膜は、ゲート絶縁膜形成時、あるいは打込ん
だイオンの活性化の際、多結晶状態に変態する。Ｓｉ膜
の堆積を非晶質状態とするのは、多結晶化した際の結晶
粒を大粒径化することによりキャリア移動度を増大し、
動作時により大きな電流を得るためである。
【０００４】この技術に関しては、例えば、イクステン
ディド・アブストラクツ・オブ・ザ・トゥエンティファ
ースト・コンファレンス・オン・ソリッドステイト・デ
バイシズ・アンド・マテリアルズ（１９８９）、第９７
頁〜第１００頁（ExtendedAbstracts of the 21st Soli
d State Devices and Materials, 1989, pp.97−100）
において論じられている。
ディド・アブストラクツ・オブ・ザ・トゥエンティファ
ースト・コンファレンス・オン・ソリッドステイト・デ
バイシズ・アンド・マテリアルズ（１９８９）、第９７
頁〜第１００頁（ExtendedAbstracts of the 21st Soli
d State Devices and Materials, 1989, pp.97−100）
において論じられている。
【０００５】
【発明が解決しようとする課題】しかし、従来技術では
以下に述べる二つの問題が生じていた。まず第一は、能
動層となる非晶質Ｓｉ膜の結晶化の際、ランダムに結晶
粒が生成し、その結果、多数の結晶粒界が電流経路を横
切るという点である。そのため、単結晶Ｓｉ基板に能動
層を形成した場合に比べ動作時の電流が小さく、また待
機時のリーク電流が大きいという問題があった。
以下に述べる二つの問題が生じていた。まず第一は、能
動層となる非晶質Ｓｉ膜の結晶化の際、ランダムに結晶
粒が生成し、その結果、多数の結晶粒界が電流経路を横
切るという点である。そのため、単結晶Ｓｉ基板に能動
層を形成した場合に比べ動作時の電流が小さく、また待
機時のリーク電流が大きいという問題があった。
【０００６】第二はＳｉ膜の薄膜化による動作電流の減
少である。上述のリーク電流の低減には、Ｓｉ膜の薄膜
化が有効である。しかし、Ｓｉ膜の薄膜化とともに結晶
粒径が減少し、電流経路を横切る結晶粒界の数が増加し
て動作電流が減少するという問題があった。同時にソー
ス・ドレイン抵抗も増大するという問題が生じた。
少である。上述のリーク電流の低減には、Ｓｉ膜の薄膜
化が有効である。しかし、Ｓｉ膜の薄膜化とともに結晶
粒径が減少し、電流経路を横切る結晶粒界の数が増加し
て動作電流が減少するという問題があった。同時にソー
ス・ドレイン抵抗も増大するという問題が生じた。
【０００７】本発明が解決すべき課題は、新たな結晶成
長法により結晶粒界を低減し、積極的には結晶粒界の位
置を制御した多結晶ＳｉＭＯＳトランジスタを形成し、
その特性を向上することにある。
長法により結晶粒界を低減し、積極的には結晶粒界の位
置を制御した多結晶ＳｉＭＯＳトランジスタを形成し、
その特性を向上することにある。
【０００８】
【課題を解決するための手段】上記課題は、（１）不純
物を導入しながら非晶質Ｓｉ膜を堆積し、（２）これを
パターニングしてソース・ドレインとなる領域を形成
し、（３）その後、Ｓｉ膜より薄い、不純物を含まない
Ｓｉ膜を堆積し、（４）不純物を導入して堆積した非晶
質Ｓｉ膜に優先的に結晶核を形成し、これをシードとし
て固相エピタキシャル成長により不純物を含まない非晶
質Ｓｉ膜を結晶化して能動層領域を形成する。
物を導入しながら非晶質Ｓｉ膜を堆積し、（２）これを
パターニングしてソース・ドレインとなる領域を形成
し、（３）その後、Ｓｉ膜より薄い、不純物を含まない
Ｓｉ膜を堆積し、（４）不純物を導入して堆積した非晶
質Ｓｉ膜に優先的に結晶核を形成し、これをシードとし
て固相エピタキシャル成長により不純物を含まない非晶
質Ｓｉ膜を結晶化して能動層領域を形成する。
【０００９】ことにより達成される。
【００１０】
【作用】我々が研究した結果では、ＣＶＤ法によりリン
を導入しながら堆積した非晶質Ｓｉ膜では、リン濃度の
増加とともに結晶粒の生成速度と成長速度は増大し、潜
伏時間(incubation time）は減少する。リンを導入した
非晶質Ｓｉ膜と不純物を含まない非晶質Ｓｉ膜が混在す
るような試料を熱処理した場合、リンを導入した非晶質
Ｓｉ膜中にまず結晶粒が生成し、これが不純物を含まな
い部分へと成長する。リンを導入した非晶質Ｓｉ膜と不
純物を含まない非晶質Ｓｉ膜を積層し、リンを導入した
非晶質Ｓｉ膜を結晶粒生成密度より充分小さい面積にパ
ターニングしておけば、パターニング部分に結晶粒が生
成し、これが成長して同部分が一個の結晶となる。さら
に、本パターニング部分をシードとして固相エピタキシ
ャル成長により不純物を含有しない部分が結晶化する。
多結晶ＳｉＭＯＳトランジスタにおいて、不純物を導入
したパターニング部分をソース・ドレイン領域，不純物
を導入しない部分を電流経路に用いれば、ソース・ドレ
インより結晶粒が生成し、これが次第に電流経路部へと
成長する。そして、ソース・ドレイン両領域から成長し
た二個の結晶粒がぶつかり合ったところに唯一結晶粒界
が形成される。
を導入しながら堆積した非晶質Ｓｉ膜では、リン濃度の
増加とともに結晶粒の生成速度と成長速度は増大し、潜
伏時間(incubation time）は減少する。リンを導入した
非晶質Ｓｉ膜と不純物を含まない非晶質Ｓｉ膜が混在す
るような試料を熱処理した場合、リンを導入した非晶質
Ｓｉ膜中にまず結晶粒が生成し、これが不純物を含まな
い部分へと成長する。リンを導入した非晶質Ｓｉ膜と不
純物を含まない非晶質Ｓｉ膜を積層し、リンを導入した
非晶質Ｓｉ膜を結晶粒生成密度より充分小さい面積にパ
ターニングしておけば、パターニング部分に結晶粒が生
成し、これが成長して同部分が一個の結晶となる。さら
に、本パターニング部分をシードとして固相エピタキシ
ャル成長により不純物を含有しない部分が結晶化する。
多結晶ＳｉＭＯＳトランジスタにおいて、不純物を導入
したパターニング部分をソース・ドレイン領域，不純物
を導入しない部分を電流経路に用いれば、ソース・ドレ
インより結晶粒が生成し、これが次第に電流経路部へと
成長する。そして、ソース・ドレイン両領域から成長し
た二個の結晶粒がぶつかり合ったところに唯一結晶粒界
が形成される。
【００１１】本方法によれば、Ｓｉ膜の厚さが小さい場
合であっても、多結晶ＳｉＭＯＳトランジスタ電流経路
部の結晶粒界を一個とすることができる。従って、従来
技術ではなし得なかった、動作時電流増大と待機時電流
減少の両立が可能である。また、ソース・ドレイン部の
膜厚を大きくすることができるので、拡散層抵抗を低減
することも可能である。従って、多結晶ＳｉＭＯＳトラ
ンジスタ及びこれを用いた半導体装置の高性能化が図れ
る。
合であっても、多結晶ＳｉＭＯＳトランジスタ電流経路
部の結晶粒界を一個とすることができる。従って、従来
技術ではなし得なかった、動作時電流増大と待機時電流
減少の両立が可能である。また、ソース・ドレイン部の
膜厚を大きくすることができるので、拡散層抵抗を低減
することも可能である。従って、多結晶ＳｉＭＯＳトラ
ンジスタ及びこれを用いた半導体装置の高性能化が図れ
る。
【００１２】
【実施例】（実施例１）本実施例では、リン濃度の違い
が非晶質Ｓｉ膜の結晶化に与える影響について検討した
結果について述べる。図２に示す方法により試料を作成
した。まず、ｐ型，抵抗率１０Ωcm，面方位（１００）
のＳｉ基板２０１上に厚さ１００ｎｍの熱酸化膜２０２
を形成した。続いて以下に示す二通りの減圧ＣＶＤ法に
より、非晶質Ｓｉ膜２０３を２００ｎｍ堆積した。ま
ず、不純物を導入しない（ノンドープの）非晶質Ｓｉ膜
では、原料ガスにＳｉ2Ｈ6を用いた。ガス流量は１００
sccm，炉内温度５２５℃，圧力８０Ｐａである。他方の
リンを導入しながら非晶質Ｓｉ膜を堆積する場合には、
原料ガスにＳｉ2Ｈ6とＰＨ3 を用いた。膜中のリン濃度
はＰＨ3 流量を変えることにより制御した。他の堆積条
件は不純物を含有しない非晶質Ｓｉ膜と同一である。膜
堆積後、試料を窒素雰囲気中で熱処理し、Ｓｉ膜の結晶
化を行った。
が非晶質Ｓｉ膜の結晶化に与える影響について検討した
結果について述べる。図２に示す方法により試料を作成
した。まず、ｐ型，抵抗率１０Ωcm，面方位（１００）
のＳｉ基板２０１上に厚さ１００ｎｍの熱酸化膜２０２
を形成した。続いて以下に示す二通りの減圧ＣＶＤ法に
より、非晶質Ｓｉ膜２０３を２００ｎｍ堆積した。ま
ず、不純物を導入しない（ノンドープの）非晶質Ｓｉ膜
では、原料ガスにＳｉ2Ｈ6を用いた。ガス流量は１００
sccm，炉内温度５２５℃，圧力８０Ｐａである。他方の
リンを導入しながら非晶質Ｓｉ膜を堆積する場合には、
原料ガスにＳｉ2Ｈ6とＰＨ3 を用いた。膜中のリン濃度
はＰＨ3 流量を変えることにより制御した。他の堆積条
件は不純物を含有しない非晶質Ｓｉ膜と同一である。膜
堆積後、試料を窒素雰囲気中で熱処理し、Ｓｉ膜の結晶
化を行った。
【００１３】図３は、熱処理時間と生成した結晶粒数の
関係を示したものである。熱処理温度は５６０℃であ
る。同図より、結晶粒生成までの時間(incubation tim
e、以下潜伏時間と呼ぶ）はリン濃度の増加とともにが
減少することがわかる。また、結晶粒生成速度（図３の
直線の傾き）は、１×１０20／cm3 程度のリン濃度まで
はほぼ一定であるが、更に高濃度になると急激に増大す
る。なお、結晶粒の成長速度は、リン濃度の増大ととも
に増加した。本結果より、高濃度にリンを含んだ非晶質
Ｓｉ膜の方が、低濃度あるいは不純物を含まない場合に
比べ、短い時間で結晶粒が生成し、これが成長する。
関係を示したものである。熱処理温度は５６０℃であ
る。同図より、結晶粒生成までの時間(incubation tim
e、以下潜伏時間と呼ぶ）はリン濃度の増加とともにが
減少することがわかる。また、結晶粒生成速度（図３の
直線の傾き）は、１×１０20／cm3 程度のリン濃度まで
はほぼ一定であるが、更に高濃度になると急激に増大す
る。なお、結晶粒の成長速度は、リン濃度の増大ととも
に増加した。本結果より、高濃度にリンを含んだ非晶質
Ｓｉ膜の方が、低濃度あるいは不純物を含まない場合に
比べ、短い時間で結晶粒が生成し、これが成長する。
【００１４】次に、高濃度にリンを導入した非晶質Ｓｉ
膜をシードとして、その上部にある不純物を含まない非
晶質Ｓｉ膜を固相エピタキシャル成長により結晶化した
実験の結果を示す。図４に示す手順で試料を作成した。
膜をシードとして、その上部にある不純物を含まない非
晶質Ｓｉ膜を固相エピタキシャル成長により結晶化した
実験の結果を示す。図４に示す手順で試料を作成した。
【００１５】まず、ｐ型，抵抗率１０Ωcm，面方位（１
００）のＳｉ基板３０１上に厚さ１００ｎｍの熱酸化膜
３０２を形成した。続いて、Ｓｉ2Ｈ6とＰＨ3 を原料ガ
スに用いた減圧ＣＶＤ法により、リンを導入しながら非
晶質Ｓｉ膜３０３を２００ｎｍ堆積した。ＣＶＤ条件
は、炉内温度５２５℃、圧力８０Ｐａ、ガス流量Ｓｉ2
Ｈ6／ＰＨ3＝１５０sccm／２sccm である。次に、公知
のリソグラフィとドライエッチング技術によりリンを含
有した非晶質Ｓｉ膜３０３を加工し、微細な、例えば
０.５μｍ×０.５μｍの島状パターンとした（図４
(ａ)）。なお、本島状パターンは、１.５μｍ2程度以下
の面積であれば同様の効果が得られた。
００）のＳｉ基板３０１上に厚さ１００ｎｍの熱酸化膜
３０２を形成した。続いて、Ｓｉ2Ｈ6とＰＨ3 を原料ガ
スに用いた減圧ＣＶＤ法により、リンを導入しながら非
晶質Ｓｉ膜３０３を２００ｎｍ堆積した。ＣＶＤ条件
は、炉内温度５２５℃、圧力８０Ｐａ、ガス流量Ｓｉ2
Ｈ6／ＰＨ3＝１５０sccm／２sccm である。次に、公知
のリソグラフィとドライエッチング技術によりリンを含
有した非晶質Ｓｉ膜３０３を加工し、微細な、例えば
０.５μｍ×０.５μｍの島状パターンとした（図４
(ａ)）。なお、本島状パターンは、１.５μｍ2程度以下
の面積であれば同様の効果が得られた。
【００１６】次に、減圧ＣＶＤ法により厚さ４０ｎｍの
不純物を含まない非晶質Ｓｉ膜304を堆積した（図４
(ｂ)）。ＣＶＤ条件は、原料ガスＳｉ2Ｈ6，ガス流量１
００sccm，炉内温度５２５℃，圧力８０Ｐａである。な
お、本非晶質Ｓｉ膜３０４の堆積の際、リンを導入した
非晶質Ｓｉ膜３０３上の自然酸化膜をできる限り除去す
ることが肝要である。
不純物を含まない非晶質Ｓｉ膜304を堆積した（図４
(ｂ)）。ＣＶＤ条件は、原料ガスＳｉ2Ｈ6，ガス流量１
００sccm，炉内温度５２５℃，圧力８０Ｐａである。な
お、本非晶質Ｓｉ膜３０４の堆積の際、リンを導入した
非晶質Ｓｉ膜３０３上の自然酸化膜をできる限り除去す
ることが肝要である。
【００１７】本試料を５９０℃の窒素雰囲気中で熱処理
したところ、リンを導入した非晶質Ｓｉ膜パターン３０
３にまず結晶粒が生成し、同パターンが一個の結晶粒と
なった（図４(ｃ)）。その後、同パターンをシードとし
た固相エピタキシャル成長により、不純物を含まない非
晶質Ｓｉ膜が結晶化し（図４(ｄ)の３０６が結晶化した
部分）、これが成長して単結晶領域が形成された（図４
(ｅ)）。
したところ、リンを導入した非晶質Ｓｉ膜パターン３０
３にまず結晶粒が生成し、同パターンが一個の結晶粒と
なった（図４(ｃ)）。その後、同パターンをシードとし
た固相エピタキシャル成長により、不純物を含まない非
晶質Ｓｉ膜が結晶化し（図４(ｄ)の３０６が結晶化した
部分）、これが成長して単結晶領域が形成された（図４
(ｅ)）。
【００１８】本発明によれば、不純物を導入した非晶質
Ｓｉ膜をシードとして、これと接する酸化膜上の不純物
を含まない非常に薄いＳｉ膜を単結晶化できるという効
果がある。
Ｓｉ膜をシードとして、これと接する酸化膜上の不純物
を含まない非常に薄いＳｉ膜を単結晶化できるという効
果がある。
【００１９】なお、本実施例では、リンを導入した非晶
質Ｓｉ膜の上部に不純物を含まない非晶質Ｓｉ膜を堆積
したが、上下の関係は逆であってもよい。また、リンを
導入した非晶質Ｓｉ膜を結晶化した後、この上に不純物
を含まない非晶質Ｓｉ膜を堆積し、これを熱処理しても
同様の効果が得られる。この際も、リンを導入したＳｉ
膜と不純物を含まない非晶質Ｓｉ膜の間の自然酸化膜を
極力除去することが重要である。
質Ｓｉ膜の上部に不純物を含まない非晶質Ｓｉ膜を堆積
したが、上下の関係は逆であってもよい。また、リンを
導入した非晶質Ｓｉ膜を結晶化した後、この上に不純物
を含まない非晶質Ｓｉ膜を堆積し、これを熱処理しても
同様の効果が得られる。この際も、リンを導入したＳｉ
膜と不純物を含まない非晶質Ｓｉ膜の間の自然酸化膜を
極力除去することが重要である。
【００２０】（実施例２）本実施例では、リンを導入し
た非晶質Ｓｉ膜をソース・ドレイン領域，不純物を含ま
ない非晶質Ｓｉ膜を電流経路に用い、固相エピタキシャ
ル成長により多結晶ＳｉＭＯＳトランジスタを作成した
例について述べる。図１に作成手順を示す。
た非晶質Ｓｉ膜をソース・ドレイン領域，不純物を含ま
ない非晶質Ｓｉ膜を電流経路に用い、固相エピタキシャ
ル成長により多結晶ＳｉＭＯＳトランジスタを作成した
例について述べる。図１に作成手順を示す。
【００２１】まず、ｐ型抵抗率１０Ωcm，面方位（１０
０）のＳｉ基板１０１上に、熱酸化膜１０２を１００ｎ
ｍ形成した。続いてＳｉ2Ｈ6とＰＨ3 を原料ガスに用い
た減圧ＣＶＤ法により、リンを導入しながら非晶質Ｓｉ
膜１０３を２００ｎｍ堆積した。ＣＶＤ条件は、炉内温
度５２５℃、圧力８０Ｐａ，ガス流量Ｓi2Ｈ6／ＰＨ3＝
１５０sccm／２sccmである。その後、公知のリソグラフ
ィとドライエッチング技術により非晶質Ｓｉ膜１０３を
微細な、例えば０.５μｍ×０.５μｍの島状パターンに
加工した。同パターンは、後に、ＭＯＳトランジスタの
ソース・ドレイン領域となる部分である。なお、同パタ
ーンは１.５μｍ2程度以下の面積であれば同様の効果が
得られた（図１(ａ)）。
０）のＳｉ基板１０１上に、熱酸化膜１０２を１００ｎ
ｍ形成した。続いてＳｉ2Ｈ6とＰＨ3 を原料ガスに用い
た減圧ＣＶＤ法により、リンを導入しながら非晶質Ｓｉ
膜１０３を２００ｎｍ堆積した。ＣＶＤ条件は、炉内温
度５２５℃、圧力８０Ｐａ，ガス流量Ｓi2Ｈ6／ＰＨ3＝
１５０sccm／２sccmである。その後、公知のリソグラフ
ィとドライエッチング技術により非晶質Ｓｉ膜１０３を
微細な、例えば０.５μｍ×０.５μｍの島状パターンに
加工した。同パターンは、後に、ＭＯＳトランジスタの
ソース・ドレイン領域となる部分である。なお、同パタ
ーンは１.５μｍ2程度以下の面積であれば同様の効果が
得られた（図１(ａ)）。
【００２２】次に、Ｓｉ2Ｈ6を原料ガスに用いた減圧Ｃ
ＶＤ法により、不純物を含まない非晶質Ｓｉ膜１０４を
２０ｎｍ堆積した。ＣＶＤ条件は、炉内温度５００℃，
圧力８０Ｐａ，ガス流量Ｓｉ2Ｈ6＝１５０sccmである。
本Ｓｉ膜１０４はＭＯＳトランジスタの電流経路となる
部分である（図１(ｂ)）。
ＶＤ法により、不純物を含まない非晶質Ｓｉ膜１０４を
２０ｎｍ堆積した。ＣＶＤ条件は、炉内温度５００℃，
圧力８０Ｐａ，ガス流量Ｓｉ2Ｈ6＝１５０sccmである。
本Ｓｉ膜１０４はＭＯＳトランジスタの電流経路となる
部分である（図１(ｂ)）。
【００２３】次に、上記試料を５９０℃の窒素雰囲気中
で熱処理した。この際、リンを導入した非晶質Ｓｉ膜パ
ターン１０３でまず結晶核が生成し、同パターンが一個
の結晶粒となった（図１(ｃ)の１０５）。その後、同パ
ターンをシードとして固相エピタキシャル成長により不
純物を含まないＳｉ膜が結晶化した（図１(ｃ)の106)。
熱処理が完了した時点では、不純物を含まない非晶質Ｓ
ｉ膜中には結晶粒界１０７が一個存在するのみであっ
た。なお、結晶化と同時にＳｉ膜１０５中のリンが不純
物を含まないＳｉ膜１０６の表面まで拡散した（図１
(ｄ)）。
で熱処理した。この際、リンを導入した非晶質Ｓｉ膜パ
ターン１０３でまず結晶核が生成し、同パターンが一個
の結晶粒となった（図１(ｃ)の１０５）。その後、同パ
ターンをシードとして固相エピタキシャル成長により不
純物を含まないＳｉ膜が結晶化した（図１(ｃ)の106)。
熱処理が完了した時点では、不純物を含まない非晶質Ｓ
ｉ膜中には結晶粒界１０７が一個存在するのみであっ
た。なお、結晶化と同時にＳｉ膜１０５中のリンが不純
物を含まないＳｉ膜１０６の表面まで拡散した（図１
(ｄ)）。
【００２４】次に、ＳｉＨ4と亜酸化二窒素（Ｎ2Ｏ）を
原料とした減圧ＣＶＤ法により、ＳｉＯ2膜１０８を１
５ｎｍ堆積した。その後、Ｓｉ2Ｈ6とＰＨ3を原料ガス
に用いた減圧ＣＶＤ法により、リンを導入しながら非晶
質Ｓｉ膜１０９を１５０ｎｍ堆積し、９００℃の窒素雰
囲気で１０分間熱処理して結晶化した後、公知の技術に
より加工してゲート電極とした。その後、層間絶縁膜１
１０を堆積し、公知の技術によりＳｉ膜１０５に到るコ
ンタクト孔を開けた後、金属膜１１１を堆積し、これを
加工して引出し電極とした。
原料とした減圧ＣＶＤ法により、ＳｉＯ2膜１０８を１
５ｎｍ堆積した。その後、Ｓｉ2Ｈ6とＰＨ3を原料ガス
に用いた減圧ＣＶＤ法により、リンを導入しながら非晶
質Ｓｉ膜１０９を１５０ｎｍ堆積し、９００℃の窒素雰
囲気で１０分間熱処理して結晶化した後、公知の技術に
より加工してゲート電極とした。その後、層間絶縁膜１
１０を堆積し、公知の技術によりＳｉ膜１０５に到るコ
ンタクト孔を開けた後、金属膜１１１を堆積し、これを
加工して引出し電極とした。
【００２５】この方法により形成した多結晶ＳｉＭＯＳ
トランジスタは、電流経路部のＳｉ膜でランダムな結晶
粒が生成していた従来技術に比べ高い動作電流が得られ
た。また、待機時のリーク電流が減少した。さらに、ソ
ース・ドレイン領域が厚いため拡散層抵抗が減少し、高
速動作が可能であった。
トランジスタは、電流経路部のＳｉ膜でランダムな結晶
粒が生成していた従来技術に比べ高い動作電流が得られ
た。また、待機時のリーク電流が減少した。さらに、ソ
ース・ドレイン領域が厚いため拡散層抵抗が減少し、高
速動作が可能であった。
【００２６】本実施例によれば、リンを導入した非晶質
Ｓｉ膜を島状にパターニングしこれをソース・ドレイン
領域とし、この上部に電流経路となる不純物を含まない
非晶質Ｓｉ膜を堆積し、島状パターンをシードとして固
相エピタキシャル成長により結晶化を行うことにより、
多結晶ＳｉＭＯＳトランジスタの高性能化が図れるとい
う効果がある。
Ｓｉ膜を島状にパターニングしこれをソース・ドレイン
領域とし、この上部に電流経路となる不純物を含まない
非晶質Ｓｉ膜を堆積し、島状パターンをシードとして固
相エピタキシャル成長により結晶化を行うことにより、
多結晶ＳｉＭＯＳトランジスタの高性能化が図れるとい
う効果がある。
【００２７】なお、本実施例では、リンを導入した非晶
質Ｓｉ膜を結晶化する前に不純物を含まない非晶質Ｓｉ
膜を堆積したが、リンを導入した非晶質Ｓｉ膜をパター
ニングし、これを結晶化してから不純物を含まない非晶
質Ｓｉ膜を堆積しても同様の効果が得られる。
質Ｓｉ膜を結晶化する前に不純物を含まない非晶質Ｓｉ
膜を堆積したが、リンを導入した非晶質Ｓｉ膜をパター
ニングし、これを結晶化してから不純物を含まない非晶
質Ｓｉ膜を堆積しても同様の効果が得られる。
【００２８】（実施例３）本実施例では、不純物導入の
有無による結晶粒生成の違いを利用した多結晶ＳｉＭＯ
Ｓトランジスタ作成の別の例を示す。本実施例では、実
施例２とは異なり、ＭＯＳトランジスタのゲートが電流
経路の下部に存在する。試料作成手順を図５に示す。
有無による結晶粒生成の違いを利用した多結晶ＳｉＭＯ
Ｓトランジスタ作成の別の例を示す。本実施例では、実
施例２とは異なり、ＭＯＳトランジスタのゲートが電流
経路の下部に存在する。試料作成手順を図５に示す。
【００２９】まず、ｐ型抵抗率１０Ωcm，面方位（１０
０）のＳｉ基板１０１上に、熱酸化膜１０２を１００ｎ
ｍ形成した。続いてＳｉ2Ｈ6とＰＨ3 を原料ガスに用い
た減圧ＣＶＤ法により、リンを導入しながら非晶質Ｓｉ
膜１０９を１５０ｎｍ堆積した。ＣＶＤ条件は、炉内温
度５２５℃，圧力８０Ｐａ，ガス流量Ｓｉ2Ｈ6／PH3＝
１５０sccm／３sccmである。その後、９００℃の窒素雰
囲気中で熱処理し結晶化を行った後、公知の技術により
加工してゲート電極とした（図５(ａ)）。
０）のＳｉ基板１０１上に、熱酸化膜１０２を１００ｎ
ｍ形成した。続いてＳｉ2Ｈ6とＰＨ3 を原料ガスに用い
た減圧ＣＶＤ法により、リンを導入しながら非晶質Ｓｉ
膜１０９を１５０ｎｍ堆積した。ＣＶＤ条件は、炉内温
度５２５℃，圧力８０Ｐａ，ガス流量Ｓｉ2Ｈ6／PH3＝
１５０sccm／３sccmである。その後、９００℃の窒素雰
囲気中で熱処理し結晶化を行った後、公知の技術により
加工してゲート電極とした（図５(ａ)）。
【００３０】次に、ＳｉＨ4と亜酸化二窒素（Ｎ2Ｏ）を
原料とした減圧ＣＶＤ法により、ＳｉＯ2膜１０８を１
５ｎｍ堆積した（図５(ｂ)）。
原料とした減圧ＣＶＤ法により、ＳｉＯ2膜１０８を１
５ｎｍ堆積した（図５(ｂ)）。
【００３１】次に、Ｓｉ2Ｈ6を原料ガスに用いた減圧Ｃ
ＶＤ法により、不純物を含まない非晶質Ｓｉ膜１０４を
２０ｎｍ堆積した。ＣＶＤ条件は、炉内温度５００℃，
圧力８０Ｐａ、ガス流量Ｓｉ2Ｈ6＝１５０sccmである。
本Ｓｉ膜１０４はＭＯＳトランジスタの電流経路となる
部分である（図５(ｃ)）。
ＶＤ法により、不純物を含まない非晶質Ｓｉ膜１０４を
２０ｎｍ堆積した。ＣＶＤ条件は、炉内温度５００℃，
圧力８０Ｐａ、ガス流量Ｓｉ2Ｈ6＝１５０sccmである。
本Ｓｉ膜１０４はＭＯＳトランジスタの電流経路となる
部分である（図５(ｃ)）。
【００３２】続いてＳｉ2Ｈ6とＰＨ3 を原料ガスに用い
た減圧ＣＶＤ法により、リンを導入しながら非晶質Ｓｉ
膜１０３を２００ｎｍ堆積した。ＣＶＤ条件は、炉内温
度５２５℃，圧力８０Ｐａ，ガス流量Ｓｉ2Ｈ6／ＰＨ3
＝１５０sccm／２sccm である。その後、公知のリソグ
ラフィとドライエッチング技術により非晶質Ｓｉ膜１０
３を加工し、０.５μｍ×０.５μｍの孤立パターンを形
成した。同パターンは、後に、ＭＯＳトランジスタのソ
ース・ドレイン領域となる部分である。なお、同パター
ンは１.５μｍ2程度以下の面積であれば同様の効果が得
られた（図５(ｄ)）。
た減圧ＣＶＤ法により、リンを導入しながら非晶質Ｓｉ
膜１０３を２００ｎｍ堆積した。ＣＶＤ条件は、炉内温
度５２５℃，圧力８０Ｐａ，ガス流量Ｓｉ2Ｈ6／ＰＨ3
＝１５０sccm／２sccm である。その後、公知のリソグ
ラフィとドライエッチング技術により非晶質Ｓｉ膜１０
３を加工し、０.５μｍ×０.５μｍの孤立パターンを形
成した。同パターンは、後に、ＭＯＳトランジスタのソ
ース・ドレイン領域となる部分である。なお、同パター
ンは１.５μｍ2程度以下の面積であれば同様の効果が得
られた（図５(ｄ)）。
【００３３】次に、試料を５９０℃の窒素雰囲気中で熱
処理した。この際、リンを導入した非晶質Ｓｉ膜パター
ン１０３でまず結晶核が生成し、同パターンが一個の結
晶粒１０５となった。その後、同パターンをシードとし
て固相エピタキシャル成長により不純物を含まないＳｉ
膜が結晶化した。熱処理が完了した時点では、不純物を
含まない非晶質Ｓｉ膜中には結晶粒界１０７が一個存在
するのみであった。なお、結晶化と同時にＳｉ膜１０５
中のリンが不純物を含まないＳｉ膜１０６とＳｉＯ2 膜
１０８の界面まで拡散した。その後、層間絶縁膜１１０
を堆積し、公知の技術によりＳｉ膜１０５に到るコンタ
クト孔を開けた後、金属膜１１１を堆積し、これを加工
して引出し電極とした（図５(ｅ)）。
処理した。この際、リンを導入した非晶質Ｓｉ膜パター
ン１０３でまず結晶核が生成し、同パターンが一個の結
晶粒１０５となった。その後、同パターンをシードとし
て固相エピタキシャル成長により不純物を含まないＳｉ
膜が結晶化した。熱処理が完了した時点では、不純物を
含まない非晶質Ｓｉ膜中には結晶粒界１０７が一個存在
するのみであった。なお、結晶化と同時にＳｉ膜１０５
中のリンが不純物を含まないＳｉ膜１０６とＳｉＯ2 膜
１０８の界面まで拡散した。その後、層間絶縁膜１１０
を堆積し、公知の技術によりＳｉ膜１０５に到るコンタ
クト孔を開けた後、金属膜１１１を堆積し、これを加工
して引出し電極とした（図５(ｅ)）。
【００３４】実施例２と同様、上記方法により形成した
多結晶ＳｉＭＯＳトランジスタは、電流経路部のＳｉ膜
でランダムな結晶粒が生成していた従来技術に比べ高い
動作電流が得られた。また、待機時のリーク電流が減少
した。さらに、ソース・ドレイン領域が厚いため拡散層
抵抗が減少し、高速動作が可能であった。
多結晶ＳｉＭＯＳトランジスタは、電流経路部のＳｉ膜
でランダムな結晶粒が生成していた従来技術に比べ高い
動作電流が得られた。また、待機時のリーク電流が減少
した。さらに、ソース・ドレイン領域が厚いため拡散層
抵抗が減少し、高速動作が可能であった。
【００３５】本実施例によれば、リンを導入した非晶質
Ｓｉ膜で孤立パターンを形成してこれをソース・ドレイ
ン領域とし、これをシードとして下部にある電流経路と
なる不純物を含まない非晶質Ｓｉ膜を固相エピタキシャ
ル成長により結晶化することにより、多結晶ＳｉＭＯＳ
トランジスタの高性能化が図れる。
Ｓｉ膜で孤立パターンを形成してこれをソース・ドレイ
ン領域とし、これをシードとして下部にある電流経路と
なる不純物を含まない非晶質Ｓｉ膜を固相エピタキシャ
ル成長により結晶化することにより、多結晶ＳｉＭＯＳ
トランジスタの高性能化が図れる。
【００３６】実施例２ないし３の方法により形成した多
結晶ＳｉＭＯＳトランジスタをスタティック・ランダム
・アクセス・メモリの負荷ＭＯＳに用いたところ、従来
の多結晶ＳｉＭＯＳトランジスタに比べ特性の大幅な向
上が見られた。また、ダイナミック・ランダム・アクセ
ス・メモリのスイッチングＭＯＳとして使用した場合
も、同様に、従来技術に比べ特性の向上が見られた。更
に、本技術による多結晶Ｓｉトランジスタを液晶ディス
プレィの駆動ＭＯＳに用いた場合も特性の向上が図れ
た。
結晶ＳｉＭＯＳトランジスタをスタティック・ランダム
・アクセス・メモリの負荷ＭＯＳに用いたところ、従来
の多結晶ＳｉＭＯＳトランジスタに比べ特性の大幅な向
上が見られた。また、ダイナミック・ランダム・アクセ
ス・メモリのスイッチングＭＯＳとして使用した場合
も、同様に、従来技術に比べ特性の向上が見られた。更
に、本技術による多結晶Ｓｉトランジスタを液晶ディス
プレィの駆動ＭＯＳに用いた場合も特性の向上が図れ
た。
【００３７】なお、実施例１から３では原料ガスにＳｉ
2Ｈ6とＰＨ3 を用いリンを導入しながら非晶質Ｓｉ膜を
堆積した。しかし、不純物を導入した方が不純物を導入
しない場合に比べ結晶粒生成の潜伏時間が短く、成長速
度が大きければ、他の原料ガスを用いたり、また、他の
不純物を導入してもよい。
2Ｈ6とＰＨ3 を用いリンを導入しながら非晶質Ｓｉ膜を
堆積した。しかし、不純物を導入した方が不純物を導入
しない場合に比べ結晶粒生成の潜伏時間が短く、成長速
度が大きければ、他の原料ガスを用いたり、また、他の
不純物を導入してもよい。
【００３８】
【発明の効果】本発明によれば、電流経路部の膜厚が極
めて薄い場合であっても結晶粒界が一個しか存在しない
多結晶ＭＯＳトランジスタが形成できる。従って、動作
時電流増大と待機時電流低減の両立が可能であり、高性
能化と低消費電力化が図れる。
めて薄い場合であっても結晶粒界が一個しか存在しない
多結晶ＭＯＳトランジスタが形成できる。従って、動作
時電流増大と待機時電流低減の両立が可能であり、高性
能化と低消費電力化が図れる。
【図１】本発明の実施例の工程を示す断面図。
【図２】実験に用いた試料の断面図。
【図３】結晶粒数と熱処理時間の関係を示す説明図。
【図４】高濃度のリンを導入したＳｉ膜をシードとした
結晶成長過程を示す断面図。
結晶成長過程を示す断面図。
【図５】本発明の他の実施例の工程を示す断面図。
１０１，２０１，３０１…Ｓｉ基板、１０２，２０２，
３０２…熱酸化膜、１０３，３０３…リンを導入した非
晶質Ｓｉ膜、１０４，３０４…不純物を含まない非晶質
Ｓｉ膜、１０５，３０５…リンを導入した結晶Ｓｉ膜、
１０６，306…不純物を含まない結晶Ｓｉ膜、１０７…
結晶粒界、１０８…ＳｉＯ2 膜、109…不純物を導入し
た多結晶Ｓｉ膜、１１０…層間絶縁膜、１１１…金属
膜。
３０２…熱酸化膜、１０３，３０３…リンを導入した非
晶質Ｓｉ膜、１０４，３０４…不純物を含まない非晶質
Ｓｉ膜、１０５，３０５…リンを導入した結晶Ｓｉ膜、
１０６，306…不純物を含まない結晶Ｓｉ膜、１０７…
結晶粒界、１０８…ＳｉＯ2 膜、109…不純物を導入し
た多結晶Ｓｉ膜、１１０…層間絶縁膜、１１１…金属
膜。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｙ 9056−4Ｍ ３１１ Ｃ (72)発明者 大倉 理 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 和田 恭雄 埼玉県比企郡鳩山町赤沼2520番地 株式会 社日立製作所基礎研究所内 (72)発明者 橋本 孝司 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (8)
- 【請求項１】拡散層部の膜厚が電流経路部の膜厚より大
きい多結晶シリコンＭＯＳトランジスタにおいて、前記
拡散層部から前記電流経路部に向って結晶が成長してい
ることを特徴とする多結晶シリコンＭＯＳトランジス
タ。 - 【請求項２】拡散層部の膜厚が電流経路部の膜厚より大
きい多結晶シリコンＭＯＳトランジスタにおいて、前記
電流経路部に結晶粒界が一個存在することを特徴とする
多結晶シリコンＭＯＳトランジスタ。 - 【請求項３】上記請求項１もしくは２記載の多結晶シリ
コンＭＯＳトランジスタを負荷MOSとしたスタティック
・ランダム・アクセス・メモリ。 - 【請求項４】上記請求項１もしくは２記載の多結晶シリ
コンＭＯＳトランジスタをスイッチングＭＯＳとしたダ
イナミック・ランダム・アクセス・メモリ。 - 【請求項５】上記請求項１もしくは２記載の多結晶シリ
コンＭＯＳトランジスタを駆動MOSとした液晶ディスプ
レイ。 - 【請求項６】非晶質シリコン膜を結晶化してなる多結晶
シリコンＭＯＳトランジスタの製造方法において、不純
物を導入しながら前記非晶質シリコン膜を堆積し、これ
をパターニングして拡散層となる部分を形成し、熱処理
により前記パターニング部分にまず結晶核を形成し、こ
れをシードとして上層もしくは下層の不純物を含まない
非晶質シリコン膜を固相エピタキシャル成長により結晶
化して電流経路部を形成することを特徴とする多結晶シ
リコンＭＯＳトランジスタの製造方法。 - 【請求項７】請求項６において、前記多結晶シリコンＭ
ＯＳトランジスタの拡散層部の膜厚が電流経路部の膜厚
より大である多結晶シリコンＭＯＳトランジスタの製造
方法。 - 【請求項８】請求項６または７において、前記不純物を
導入しながら非晶質シリコン膜を堆積する際、原料ガス
としてジシランもしくはトリシランとフォスフィンを用
いる多結晶シリコンＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225441A JPH0786601A (ja) | 1993-09-10 | 1993-09-10 | 多結晶シリコンｍｏｓトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225441A JPH0786601A (ja) | 1993-09-10 | 1993-09-10 | 多結晶シリコンｍｏｓトランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786601A true JPH0786601A (ja) | 1995-03-31 |
Family
ID=16829417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5225441A Pending JPH0786601A (ja) | 1993-09-10 | 1993-09-10 | 多結晶シリコンｍｏｓトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786601A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6411133B1 (en) | 1999-06-30 | 2002-06-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US6670638B2 (en) | 2000-09-25 | 2003-12-30 | Hitachi, Ltd. | Liquid crystal display element and method of manufacturing the same |
| JP2007073754A (ja) * | 2005-09-07 | 2007-03-22 | Toshiba Corp | 半導体装置 |
| CN1309016C (zh) * | 2003-09-01 | 2007-04-04 | 旺宏电子股份有限公司 | 形成pn接面的方法及单次可编程只读存储器的结构与制程 |
-
1993
- 1993-09-10 JP JP5225441A patent/JPH0786601A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6411133B1 (en) | 1999-06-30 | 2002-06-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
| USRE38907E1 (en) | 1999-06-30 | 2005-12-06 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US6670638B2 (en) | 2000-09-25 | 2003-12-30 | Hitachi, Ltd. | Liquid crystal display element and method of manufacturing the same |
| CN1309016C (zh) * | 2003-09-01 | 2007-04-04 | 旺宏电子股份有限公司 | 形成pn接面的方法及单次可编程只读存储器的结构与制程 |
| JP2007073754A (ja) * | 2005-09-07 | 2007-03-22 | Toshiba Corp | 半導体装置 |
| JP4664777B2 (ja) * | 2005-09-07 | 2011-04-06 | 株式会社東芝 | 半導体装置 |
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