JPH01187875A

JPH01187875A - 半導体素子の製造方法

Info

Publication number: JPH01187875A
Application number: JP1204588A
Authority: JP
Inventors: Hideaki Oka; 秀明岡
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1988-01-22
Filing date: 1988-01-22
Publication date: 1989-07-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体素子の製造方法に関する。

〔従来の技術〕

ガラス、石英等の絶縁性非晶質基板や、ＮＳＧ等の絶縁
性非晶質層上に高性能な半導体素子（例えば薄膜トラン
ジスタ等）を形成する試みが成されている。特に、近年
、大型で高解像度の液晶表示パネルや高速、高解像度の
密着型イメージセッサや三次元ＩＣ等へのニーズが高ま
るにつれて、上述の様な高性能な半導体素子の実現が急
務となっている。

絶縁性非晶質材料上に、Ｆｇ膜トランジスタ（ＴＰＴ）
を形成する場合を例にとると、（Ｉ）プラズマＣＶＤ法
による非晶質シリコンを素子材としたＴＦＴＳ（２）減
圧ＣＶＤ法による多結晶シリコンを索子材としたＴＰＴ
が、液晶パネル等に用いられ、実用化されている。とこ
ろが、これらの材料は、移動度が低く（非晶質シリコン
約１　ｃｍ’　／Ｖ・５（ＩＣ１多結晶シリコン約１０
ｃｍ！／■・５ｅｃ）、高性能なＴＰＴの実現は困難で
あった。

そこで、大粒径（〜数十μｍ程度）の多結晶シリコンを
固相成長させる方法が注目され、研究が進められている
。（Ｔｈｉｎ　　５ｏｌｉｄ　　Ｆｉｌｍｓｌ　１００
　（１９８３）Ｐ、２２７．ＪＪＡＰ　　Ｖｏｌ。２５
　　Ｎｏ、２　（１９８６）Ｐ、Ｌ〔発明が解決しよう
とする課題〕しかし、従来技術では、多結晶シリコン′０）粒径の大
きさ、結晶粒界が存在する場所を十分に制御することが
困難であり、仮に、１００μｍ程度の大粒径の多結晶シ
リコンが形成できたとしても、結晶粒の内部に形成され
たＴＰＴとたまたま結晶粒界部にＴＰＴのチャンネル領
域が位置したＴＰＴとで、ＴＰＴの特性が大幅に異なる
ことから、例えば、ＴＦＴ″ｒ！構成された走査回路の
動作速度が、特性の悪い、結晶粒界部に位置するＴＰＴ
の特性で制限されたり、最悪の場合は、回路が動作しな
い等の重大な開運が発生した。

〔課題を解決するための手段〕

本発明の半導体素子の製造方法は、絶縁性非晶質材料上
に多結晶シリコンを形成し、該多結晶シリ：ｆｆ／を島
状にパターン形成してシリコンの島を形成する第一の工
程、該絶縁性非晶質材料及び該シリコンの島上に、シリ
コンを主体とする非晶質材料層を形成し、該非晶質材料
層の一部を除去する第二の工程、熱処理により、該非晶
質材料層を該シリコンの島を核にして結晶成長させ、該
非晶質材料層を結晶化する第三の工程、第三の工程で形
成されたシリコン層の結晶粒界部を除（結晶領域内に半
導体素子を形成する第四の工程を少なくとも存すること
を特徴とする。

〔実施例〕

第１図及び第２図は、本発明の実施例における半導体素
子の製造工程図であり、第１図は断面図を、第２図は平
面図を示す。尚、本実施例では、半導体素子としてＴＦ
Ｔ　（薄膜トランジスタ）を形成する場合を例として採
り上げている。

第１図及び第２図において、（ａ）はガラス、石英等の
絶縁性非晶質基板、若しくは、ＮＳＧ等の絶縁性非晶質
材料層１０１上に多結晶シリコンを形成し、該多結晶シ
リコンを島状にパターン形成し、シリコンの島１０２を
、形成する工程である。（ｂ）は、該絶縁性非晶質材料
１０１及び該シリコンの島１０２上に、シリコンを主体
とする非晶質材料層１０３を形成し、該非晶質材料層の
一部をエツチングにより除去することで非晶質材料層の
島を形成する工程である。該非晶質材料層１０３は、プ
ラズマＣＶＤ法、蒸着法、分子線成長法（ＭＢＥ法）、
電子ビーム（ＥＢ）蒸着法、スパッタ法、ＣＶＤ法等の
方法で非晶質シリコン膜を成膜する方法と、微結晶シリ
コン（μｃ−３１）、多結晶シリコン（ｐｏｌｙ−３ｉ
）等をプラズマＣＶＤ法、ＣＶＤ法、蒸着法、ＭＢＥ法
、ＥＢ蒸着法、スパッタ法等の方法で形成後、　５ｉ１
Ａｒ１Ｂ、ＰｌＮｓ　Ｈｅｘ　Ｎｅｓ　Ｋｒｓ　Ｈ等の
元素をイオン打ち込みすることで、該微結晶シリコン、
多結晶シリコン等を一部若しくは全て非晶質化する等の
方法で非晶質シリコン層を形成する方法がある。続いて
、該非晶質材料１０３の一部をエツチングにより除去し
、溝１０４を形成する。この溝によって、該非晶質材料
層は島状に分離される。この場合、一つの非晶質材料層
の島の内部に少なくとも一つのシリコンの島が位置する
様に溝を形成する。尚、波溝１０４は、該非晶質材料層
を完全に除去しなくても良い。すなわち、該非晶質材料
層の膜厚の、例えば３分の１程度をエツチングで除去す
ることで溝を形成しても仔効である。（Ｃ）は、熱処理
により該非晶質シリコンの島を該シリコンの島１０２を
咳にして結晶成長させ、該非晶質シリコンの島を結晶化
する工程である。この工程で、非晶質シリコンの島の内
部は結晶化され、島自身が１つの結晶粒１０５となる。

熱処理の温度及び時間は該非晶質シリコン層１０３の形
成方法によってＲ適条件が異なる。熱処理温度は５００
〜９００°Ｃの間に最適値が存在するが、熱処理温度が
高くなると、結晶化に要する時間が短（なるが、一方、
該シリコンの島１０２以外の部分でも、咳の生成及び結
晶成長が起こり易くなり、その結果、一つのシリコンの
島１０２に対して、複数の結■粒が成長し易（なる。

又、熱処理温度が低いと、シリコンの島を核とした選択
的な結晶成長が成され易くなるものの、結晶化に要する
時間が、極端に長くなることから、熱処理温度は５５０
°Ｃ〜７００°Ｃ程度が望ましく、又、実用的である。

又熱処理に要する時間（すなわち、結晶化に要する時間
）は、同一熱処理温度でも、該非晶質シリコン層１０３
の形成方法によって異なる。例えば、プラズマＣＶＤ法
で形成された非晶質シリコンは、６００°Ｃ程度の熱処
理では結晶化が起こり難く、７００°Ｃ程度の高温で十
時間以上の熱処理時間が必要で、シリコンの島以外から
の核生成、結晶成長も起こり易い。一方、該非晶質シリ
コンＷＡ１０３を蒸着法、ＥＢ蒸着法、分子線成長１等
で形成した場合、６００°Ｃ程度の比較的低温の熱処理
で、結晶成長が起こり、結晶化に要する時間も数時間程
度で済み、シリコンの島１０２を咳とした選択的な結晶
成長が成され易い。尚、シリコンの島を設けた効果は、
この他に、結晶化に要する時間を短縮できる点が挙げら
れ、熱処理温度が近い場合はど、熱処理時間の短縮化に
効果が仔る。これまで述べた熱処理時間は、シリコンの
島が存在する場合の時間を示しであるが、シリコンの島
が存在しない場合と比べて、６００°Ｃの熱処理の場合
で、約半分に時間が短縮される。尚、該非晶質シリコン
の島を形成するに当たり、溝１０４を該非晶質シリコン
層を膜厚方向に全て除去することで形成する以外に、例
えば膜厚の３分の１程度除去した場合でも、結晶粒界を
ほぼ溝の部分に位置させることが可能であり、溝の膜面
方向の寸法の微細化等に対し有効である。（膜厚の分だ
けエツチングした場合、サイドエッチにより溝の膜面方
向の寸法が拡大され、素子を形成する有効エリアが小さ
（なる。）（ｄ）は、工程（Ｃ）で結晶化されたシリコ
ン層の結晶粒界部（すなわち溝１０４が位置した場所）
及び、シリコンの島１０２が位置する場所を除く有効エ
リア内に、ＴＰＴ等の素子を形成する工程である。結晶
粒界部が位置する局所を溝１０４で制御できる為、有効
エリア内のシリコンは、多結晶では無く、単結晶になっ
ている。又、有効エリアは、マスクのパターンによって
決まる為、を効エリア内にＴＰＴ等の素子を選択的に形
成することは全く容易である。尚、ＴＰＴのソース・ド
レイ／領域は、結晶粒界部を含んでいても問題とならな
い場合もあるが、チャンネル領域に粒界部が存在しない
ことが重要である。　２Ｉ￥１図（ｄ）では、素子とし
て、ＴＰＴを形成する場合を例として挙げである。図に
おいて、　　１０６はゲート絶縁膜、１０７はゲート電
極、　１０８はソース・ドレイン領域、１０９は層間絶
縁層、１１０はコンタクト穴、１１１は配線である、又
１１２の一点鎖線は、溝１０４が位置した場所を示す。

ＴＰＴ形成法の一例としては、工程（Ｃ）で結晶化され
たシリコン層をパターンニングし、続いて、ゲート絶縁
膜１０６を形成する。該ゲート絶縁膜は、熱酸化法によ
り形成する方法（高温プロセス）とＣＶＤ法若しくはプ
ラズマＣＶＤ法Ｗで６００°Ｃ程度以下の低温（望まし
くは、５００°Ｃ以下）で形成する方法（低温プロセス
）がある。低温プロセスでは、基板として安価なガラス
ｒ＆仮を使用できる為、大型な液晶表示パネル、密む型
イメージセンナ等の半導体装置を低コストで作製できる
他、三次元ＩＣ等を形成する場合においても、下層部の
素子に悪影響（例えば、不純物の拡散等）を与えずに、
上層部に半導体素子を形成することができる。続いて、
ゲート電ｔＭ　１０７を形成後、ソースΦドレイン領域
１０８をイオンインプラ、熱拡散、プラズマドーピング
等の方法で形成し、局間絶縁層１０９をＣＶＤ法、スパ
ック法、プラズマＣＶＤ法等の方法で形成後、該層間絶
縁層１０９にコンタクト穴１１０を開け、配線１１１を
形成することで、ＴＰＴが形成される。

続いて、本発明に基づく半導体素子の製造方法により作
製したＴＰＴの特性について述べる。まず、本発明に基
づ（製造方法では、結晶粒界が溝１０４のある部分に均
−性及び再現性良く位置すること、さらに非晶質シリコ
ン層の形成方法及び熱処理条件等を・最適化することで
、シリコンの島１０２以外からの核生成及び結晶成長を
抑制できることから、結晶粒界部とシリコンの島１０２
の部分を除＜、を効エリア内のシリコンは、多結晶では
なく単結晶になっている。その結果、本発明の製造方法
で作製したＮチャンネルＴＰＴの移動度は、３００〜５
００ｃｍ”／Ｖａｓｅｃ程度になり、しかもウェーハー
内及びウェーハー間のばらつきも上述の範囲に押さえる
ことができた。これらの特性は、シリコンウェーハー上
に形成したＭ　ＯＳ　）ランジスタの特性に近い特性で
ある。

尚、本発明の半導体素子の製造方法のポイントは、（１
）非晶質シリコン層に溝１０４を形成することで、結晶
粒界が溝１０４の部分に位置する様に制御すること（２
）シリコンの島１０２を設けることで、１つの島に対し
て１つの核生成が起こる様にすることが挙げられる。特
に■の制御を行なう為には、前述の熱処理条件等が重要
であるが、その他ニ、シリコンの島１０２の形成方法及
びその寸法、形状、膜厚等も特に重要なパラメータとな
ることが判った。以下にその結果を述べることにする。

まず、核となる島１０２の材料に関しては、当然単結晶
シリコンが最も望ましいが、多結晶シリコンであっても
、その形成方法等を最適化することで、一つの多結晶シ
リコンに対して一つの結晶粒を成長させることが可能と
なった。その場合、特に重要となるパラメータは、多結
晶シリコンの配向性及びその結晶粒径と島の寸法及び膜
厚である。すなわち、多結晶シリコンの結晶の配向性が
良い程、又、その結晶粒径が大きい程、又、島の寸法が
小さい程、一つの島に対する複数の結晶粒の成長が起こ
り難くなり、一つの島に対して一つの結晶粒が成長する
様になる。

多結晶シリコンの形成方法としては、ＣＶＤ法等で多結
晶シリコン膜を形成させる方法の他に、プラズマＣＶＤ
法、蒸着法、ＭＢＥ法、ＥＩ３蒸符法、スパッタ法、Ｃ
ＶＤ法等の、様々な方法で非晶質シリコン膜を成膜し、
熱処理によって多結晶化する方法、微結晶シリコン、多
結晶シリコン等をプラズマＣＶＤ法、ＣＶＤ法、蒸着法
、ＭＩｌＥ法、Ｅ［３蒸看法、スパッタ法等の方法で形
成後、Ｓ　　ｉ　　１　Ａｒ　１　ＢＳ　ＰＮ　　Ｎ、
　Ｈｅｔ　　Ｎｅｓ　　Ｋｒｑ　　Ｈ等の元素をイオン
打ち込みすることで、該微結晶シリコン、多結晶シリコ
ン等を、非晶質化した後で、熱処理によって多結晶化す
る方法等がある。

ＣＶＤ法で直かに多結晶シリコンを形成した場合と比べ
て、非晶質シリコンを熱処理によって多結晶化した膜の
ほうが、結晶の配向性が良好で、しかも結晶粒径が大き
いことから、シリコンの島１０２の形成方法として有効
である。中でも、蒸着法、ＥＢ蒸雷法、ＭＢＥ法等で形
成した非晶質シリコンを６００９Ｃ程度で熱処理するこ
とによって得られる多結晶シリコンは、粒径を１００μ
ｍ以上にすることも可能で、又、結晶の配向性も良好で
あることから、シリコンの島１０２に単結晶シリコンを
用いた場合とほぼ同等の効果が得られる。

又、シリコンの島１０２の寸法に関しては、パターン寸
法を小さくする程１つの島に対して複数の核生成・結晶
成長が起こり難くなる。島の寸法を１μｍ角程度以下に
すれば、島をＣＶＤ法多拮多結リコン（他の方法と比べ
て、結晶粒径が小さ（、配向性も良好でない。）で、形
成した場合でも、１つの島に対する１つの結晶粒の選択
的成長が、再現性良く起こる様になる。又、上述の様に
島となる多結晶シリコンの配向性を向上させ、結晶粒を
増大させる方法を用いれば、島の寸法を少なくとも１０
μｍ角程度まで太き（しても、上述の選択的成長が起こ
る様になる。尚、シリコンの島１０２の形状としては、
これまで述べた様な正方形に限らず、様々な形状が考え
られる。島に角が存在すると、その部分から結晶成長が
起こり易い（１つの島に多結晶が成長し易い）ことなど
の理由から、島の形状は、四角形よりもむしろ円形のほ
うが望ましい。又、シリコンの島１０２の膜厚は、１０
０λ〜２０００人程度の間に最適値が存在するが、膜厚
が２０００人近（になると、段差部で該非晶質材料層１
０３にクラックが入ったり、段差部から複数の結晶成長
が起こり易くなることから、１００人〜１０００人程度
が、望ましい。又、該シリコンの島１０２にテーパーを
っけることで、上述の問題を低減する方法も有効である
。

〔発明の効果〕

以上述べた様に、本発明によれば、１つのシリコンの島
１０２に対して１つの核生成及び結晶成長を行なわせ、
さらに溝１０４により結晶粒界の位置を制御することで
、ＴＰＴ等の半導体素子を結晶粒界部を除（、結晶領域
に選択的に形成することができる。その結果、シリコン
ウェーハー上に形成したＭ　ＯＳ　）ランジスタ等に近
い特性のＴＰＴ等が基板内及び基板間のばらつきも小さ
く実現された。

その結果、大型で高解像度の液晶表示パネル、高速で高
解像度の密着型イメージセンナが実現されたばかりでな
く、密着型イメージセンナを例にとるならば、従来型が
、走査回路をＴＰＴで形成し、受光部と同一基板上に集
積する程度が、ＴＰＴの特性からみて限界であったが、
本発明によれば、走査回路以外にも増幅回路、演算回路
、記憶回路等も集積化することができる。さらに、三次
元ＩＣを形成する場合においても、従来の方法と異なり
、シリコンの島を形成し、熱処理で同相成長させるとい
う極めて簡便な方法で、高性能な半導体素子を実現でき
ることから、そのメリットは大きい。

又、ＴＰＴ等のＭＯＳ型の半導体素子を形成する場合に
おいて、ゲート絶縁膜を熱酸化法ではなく、ＣＶＤ法、
プラズマＣＶＤ法等の低昌プロセスで形成すれば、基板
として安価なガラス基板等を使用でき、大型な液晶表示
パネル、　密着型イメージセンサ等の半導体装置を低コ
ストで作製できる。さらに、高温プロセスを通らない為
、大型基板では、特に問題となるウェーハーのそり、変
形等も極めて少ない。その他に、三次元ＩＣ等を形成す
る場合においても、下層部の素子に悪影口（例えば不純
物の拡散等）を与えずに、上層部に半導体素子を形成す
ることもでとる。

尚、本発明の実施例では、半導体素子としてＴＰＴの場
合を述べたが、Ｔ′ＦＴ以外にも、　バイポーラ型、静
電誘導型をはじめとする半導体素子全般に応用できるこ
とは言うまでもない。

又、本発明のポイントの一つである溝１０４により結晶
粒界の場所を制御する方法は、核生成及び結晶成長の起
点として、シリコンの島１０２を用いた場合以外にも有
効である。島１０２の材料としては、絶縁性非晶質材料
１０１と比べて核生成の確率が高い材料か有効であり、
例えば絶縁性非晶質材料層が二酸化珪素である場合には
、島の材料として、少なくとも窒素を含む非晶質珪素を
用いる等の方法もある。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）及び、第２図　（ａ）〜（ｄ）は
本発明の実施例の半導体素子の製造工程図である。第１
図（ａ）〜（ｄ）は断面図を、第２図（ａ）〜（ｄ）は
平面図を示す。１０１・・・絶縁性非晶質材料層１０２・・・シリコンの島１０３・・・非晶質材料層１０４・・・溝１０５・・・結晶粒１０６・・・ゲート絶縁膜１０７・・・ゲートηｌ（ζ（１０８・・・ソース・ドレイン領域１１１・・・配線以　　上ノＩ９−

Claims

【特許請求の範囲】

（１）絶縁性非晶質材料上に多結晶シリコンを形成し、
該多結晶シリコンを島状にパターン形成してシリコンの
島を形成する第一の工程、該絶縁性非晶質材料及び該シ
リコンの島上に、シリコンを主体とする非晶質材料層を
形成し、該非晶質材料層の一部を除去する第二の工程、
熱処理により、該非晶質材料層を該シリコンの島を核に
して、結晶成長させ、該非晶質材料層を結晶化する第三
の工程、第三の工程で形成されたシリコン層の結晶粒界
部を除く結晶領域内に半導体素子を形成する第四の工程
を少なくとも有することを特徴とする半導体素子の製造
方法。