JPH02283036A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02283036A JPH02283036A JP10500789A JP10500789A JPH02283036A JP H02283036 A JPH02283036 A JP H02283036A JP 10500789 A JP10500789 A JP 10500789A JP 10500789 A JP10500789 A JP 10500789A JP H02283036 A JPH02283036 A JP H02283036A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の製造方法に係わり、特に、絶縁
性非晶質材料上に選択的に単結晶半導体膜を形成する半
導体装置の製造方法に関する。
性非晶質材料上に選択的に単結晶半導体膜を形成する半
導体装置の製造方法に関する。
［従来の技術］
ガラス、石英等の絶縁性非晶質基板や、５ｉ０２等の絶
縁性非晶質層上に、高性能な半導体素子を形成する試み
が成されている。
縁性非晶質層上に、高性能な半導体素子を形成する試み
が成されている。
近年、大型で高解像度の液晶表示パネルや、高速で高解
像度の密着型イメージセンサや三次元ＩＣ等へのニーズ
が高まるにつれて、上述のような絶縁性非晶質材料上の
高性能な半導体素子の実現が待望されている。
像度の密着型イメージセンサや三次元ＩＣ等へのニーズ
が高まるにつれて、上述のような絶縁性非晶質材料上の
高性能な半導体素子の実現が待望されている。
絶縁性非晶質材料上に薄膜トランジスタ（ＴＰＴ）を形
成する場合を例とすると、 （１）プラズマＣＶＤ法等
により形成した非晶質シリコンを素子材としたＴＰＴ、
（２）ＣＶＤ法等で形成した多結晶シリコンを素子材
としたＴ Ｐ Ｔ、 （３）溶融再結晶化法等により
形成した単結晶シリコンを素子材としたＴＰＴ等が検討
されている。
成する場合を例とすると、 （１）プラズマＣＶＤ法等
により形成した非晶質シリコンを素子材としたＴＰＴ、
（２）ＣＶＤ法等で形成した多結晶シリコンを素子材
としたＴ Ｐ Ｔ、 （３）溶融再結晶化法等により
形成した単結晶シリコンを素子材としたＴＰＴ等が検討
されている。
ところが、これらのＴＰＴのうち非晶質シリコンもしく
は多結晶シリコンを素子材としたＴＰＴは、単結晶シリ
コンを素子材とした場合に比べてＴＰＴの電界効果移動
度が大幅に低く（非晶質シリコンＴＰＴ ＜ １ｃ
ｍ２／Ｖ−ｓｅｅ 、 多結晶シリコンＴＦＴ
〜１０ｃｍ２／Ｖ−５ｅｅ）、高性能なＴＰＴの実現は
困難であった。
は多結晶シリコンを素子材としたＴＰＴは、単結晶シリ
コンを素子材とした場合に比べてＴＰＴの電界効果移動
度が大幅に低く（非晶質シリコンＴＰＴ ＜ １ｃ
ｍ２／Ｖ−ｓｅｅ 、 多結晶シリコンＴＦＴ
〜１０ｃｍ２／Ｖ−５ｅｅ）、高性能なＴＰＴの実現は
困難であった。
一方、レーザビーム等による溶融再結晶化法は、未だに
十分に完成した技術とは言えず、また、液晶表示パネル
の様に、大面積に素子を形成する必要がある場合には技
術的困難が特に大きい。
十分に完成した技術とは言えず、また、液晶表示パネル
の様に、大面積に素子を形成する必要がある場合には技
術的困難が特に大きい。
そこで、絶縁性非晶質材料上に高性能な半導体素子を形
成する簡便かつ実用的な方法として、大粒径の多結晶シ
リコンを同相成長させる方法が注目され、研究が進めら
れている。 （Ｔｈｉｎ ５ｏｌｉｄ Ｆｉｌｍｓ １
００ （１９８３） ｐ、２２７ 、 ＪＪＡＰ Ｖｏ
ｌ、２５ Ｎｏ、２ （１９８６） ｐ、Ｌ１２１） ［発明が解決しようとする課題］ しかし、従来の技術では、多結晶シリコンの粒径、結晶
粒界の存在する位置を十分に制御することが困難であっ
た。従って、仮に大粒径の多結晶シリコンが形成できた
としても、結晶粒の内部に形成されたＴＰＴと結晶粒界
部にＴＰＴのチャンネル領域が位置したＴＰＴの間で特
性が大幅に異なることから、ＴＰＴで構成した走査回路
の動作速度が、結晶粒界部に位置する特性の悪いＴＰＴ
の特性で制限されたり、最悪の場合は、回路が動作しな
い等の重大な問題が発生した。
成する簡便かつ実用的な方法として、大粒径の多結晶シ
リコンを同相成長させる方法が注目され、研究が進めら
れている。 （Ｔｈｉｎ ５ｏｌｉｄ Ｆｉｌｍｓ １
００ （１９８３） ｐ、２２７ 、 ＪＪＡＰ Ｖｏ
ｌ、２５ Ｎｏ、２ （１９８６） ｐ、Ｌ１２１） ［発明が解決しようとする課題］ しかし、従来の技術では、多結晶シリコンの粒径、結晶
粒界の存在する位置を十分に制御することが困難であっ
た。従って、仮に大粒径の多結晶シリコンが形成できた
としても、結晶粒の内部に形成されたＴＰＴと結晶粒界
部にＴＰＴのチャンネル領域が位置したＴＰＴの間で特
性が大幅に異なることから、ＴＰＴで構成した走査回路
の動作速度が、結晶粒界部に位置する特性の悪いＴＰＴ
の特性で制限されたり、最悪の場合は、回路が動作しな
い等の重大な問題が発生した。
そこで、本発明はこの様な問題点を解決するもので、そ
の目的とするところは、結晶粒界の位置を制御し、半導
体素子を結晶領域に選択的に形成する製造方法を提供す
るものである。
の目的とするところは、結晶粒界の位置を制御し、半導
体素子を結晶領域に選択的に形成する製造方法を提供す
るものである。
［課題を解決するための手段］
本発明の半導体装置の製造方法は、
（ａ）絶縁性非晶質材村上に、シリコンを主体とする非
晶質材料層を、部分的に膜厚が厚い領域が存在するよう
に形成する工程、 （ｂ）光を照射しながら、熱処理を行い、該非晶質材料
層を結晶成長させる工程、 （ｃ）結晶成長させたシリコン層に半導体素子を形成す
る工程を少なくとも有することを特徴とする。
晶質材料層を、部分的に膜厚が厚い領域が存在するよう
に形成する工程、 （ｂ）光を照射しながら、熱処理を行い、該非晶質材料
層を結晶成長させる工程、 （ｃ）結晶成長させたシリコン層に半導体素子を形成す
る工程を少なくとも有することを特徴とする。
［実施例］
第１図は、本発明の実施例における半導体装置の製造工
程図の一例である。尚、第１図では半導体素子として薄
膜トランジスタ（ＴＰＴ）を形成する場合を例としてい
る。
程図の一例である。尚、第１図では半導体素子として薄
膜トランジスタ（ＴＰＴ）を形成する場合を例としてい
る。
第１図において、 （Ａ）は、ガラス、石英等の絶縁性
非晶質基板、もしくは５ｉ０２等の絶縁性非晶質材料層
等の絶縁性非晶質材料１０１上にシリコンを主体とする
非晶質材料層１０２を形成する工程である。該非晶質材
料層の形成方法としては、プラズマＣＶＤ法、蒸着法、
ＥＢ蒸着法、ＭＢＥ法、スパッタ法、ＣＶＤ法等で非晶
質シリコンを成膜□する方法と、微結晶シリコンもしく
は多結晶シリコン等をプラズマＣＶＤ法、ＣＶＤ法、蒸
着法、ＥＢ蒸着法、ＭＢＥ法、スパッタ法等で形成後、
Ｓｉ、 Ａｒ、 Ｂ、 Ｐ、 Ｈｅ、 Ｎｅ
、 Ｋｒ、 Ｈ等の元素をイオン打ち込みして、該
微結、晶シリコンもしくは多結晶シリコン等を非晶質化
する等の方法がある。
非晶質基板、もしくは５ｉ０２等の絶縁性非晶質材料層
等の絶縁性非晶質材料１０１上にシリコンを主体とする
非晶質材料層１０２を形成する工程である。該非晶質材
料層の形成方法としては、プラズマＣＶＤ法、蒸着法、
ＥＢ蒸着法、ＭＢＥ法、スパッタ法、ＣＶＤ法等で非晶
質シリコンを成膜□する方法と、微結晶シリコンもしく
は多結晶シリコン等をプラズマＣＶＤ法、ＣＶＤ法、蒸
着法、ＥＢ蒸着法、ＭＢＥ法、スパッタ法等で形成後、
Ｓｉ、 Ａｒ、 Ｂ、 Ｐ、 Ｈｅ、 Ｎｅ
、 Ｋｒ、 Ｈ等の元素をイオン打ち込みして、該
微結、晶シリコンもしくは多結晶シリコン等を非晶質化
する等の方法がある。
（Ｂ）は、該非晶質材料層１０２をシード領域１０３を
除いて、エツチングし薄膜化する工程である。シード領
域は光吸収層の役割を担うため、シード領域以外の薄膜
領域１０４と比べて、１０００Å以上厚いことが望まし
く、３０００Å以上厚いことが特に望ましい。まｋ、シ
ード領域以外の薄膜領域の膜厚は、２００Ａ〜３０００
人程度が望ましい。
除いて、エツチングし薄膜化する工程である。シード領
域は光吸収層の役割を担うため、シード領域以外の薄膜
領域１０４と比べて、１０００Å以上厚いことが望まし
く、３０００Å以上厚いことが特に望ましい。まｋ、シ
ード領域以外の薄膜領域の膜厚は、２００Ａ〜３０００
人程度が望ましい。
特に、シード領域との膜厚比の違いを大きくした方が、
光吸収率−の違いによる温度勾配が大きくなるため、膜
厚は２００人〜１００ＯＡ程度が望ましい。また、ＴＰ
Ｔのオン電流を大き１くするには、ゲート絶縁股下のシ
リコン層厚を薄くした方がよいため、やはり薄膜領域の
膜厚は薄い方が望ましい。また、シード領域のパターン
寸法は、多結晶核の発生を抑えるために、数μｍ角程度
よりも小さいことが望ましい。
光吸収率−の違いによる温度勾配が大きくなるため、膜
厚は２００人〜１００ＯＡ程度が望ましい。また、ＴＰ
Ｔのオン電流を大き１くするには、ゲート絶縁股下のシ
リコン層厚を薄くした方がよいため、やはり薄膜領域の
膜厚は薄い方が望ましい。また、シード領域のパターン
寸法は、多結晶核の発生を抑えるために、数μｍ角程度
よりも小さいことが望ましい。
（ｃ）は、光を照射しながら、熱処理を行い、該非晶質
材料層を結晶成長させる工程である。光を照射する目的
は、シード領域の温度を他の領域と比べて高くして、シ
ード領域から選択的に結晶成長が起こり易くすることに
ある。シード領域は、Ｎ股領域と比べて膜厚が厚いため
、光の吸収率が大きく、温度が上昇し易い。光源として
は、膜厚の違いによる光吸収の違いを有効に出すために
、赤外光か赤外に近い可視光が望ましく、赤外線ランプ
やＨｅ−Ｎｅレーザ等が適しているが、これに限らず、
キセノンランプ、ハロゲンランプ、水銀ランプ、エキシ
マレーザ等を用いてもよい。シード領域が、膜厚の薄い
領域（以下薄膜領域と記す）と比べて、５０°Ｃ以上高
温となるように光源の種類及び照射強度を最適化するこ
とが望ましい。
材料層を結晶成長させる工程である。光を照射する目的
は、シード領域の温度を他の領域と比べて高くして、シ
ード領域から選択的に結晶成長が起こり易くすることに
ある。シード領域は、Ｎ股領域と比べて膜厚が厚いため
、光の吸収率が大きく、温度が上昇し易い。光源として
は、膜厚の違いによる光吸収の違いを有効に出すために
、赤外光か赤外に近い可視光が望ましく、赤外線ランプ
やＨｅ−Ｎｅレーザ等が適しているが、これに限らず、
キセノンランプ、ハロゲンランプ、水銀ランプ、エキシ
マレーザ等を用いてもよい。シード領域が、膜厚の薄い
領域（以下薄膜領域と記す）と比べて、５０°Ｃ以上高
温となるように光源の種類及び照射強度を最適化するこ
とが望ましい。
熱処理温度は非晶質材料層の形成方法によってその最適
値が異なるが、５５０℃〜６５０°Ｃ程度が望ましい。
値が異なるが、５５０℃〜６５０°Ｃ程度が望ましい。
熱処理時間は数時間から３０時間程度である。尚、光照
射は、熱処理を行っている間、常に行う必要はない、シ
ード領域に結晶核が発生する前後まで、光を照射するこ
とが特に重要である。従って、光照射時間は、最初の数
十分から数時間程度で十分である。また、光を連続照射
すると、シード領域から熱が伝導し、薄膜領域も温度が
上昇する為、シード領域以外でも結晶核が発生し易くな
る傾向がある。この場合、一定時間光を照射した後、一
定時間光照射を中断することで薄膜領域の温度上昇を抑
える方法が特に有効である。
射は、熱処理を行っている間、常に行う必要はない、シ
ード領域に結晶核が発生する前後まで、光を照射するこ
とが特に重要である。従って、光照射時間は、最初の数
十分から数時間程度で十分である。また、光を連続照射
すると、シード領域から熱が伝導し、薄膜領域も温度が
上昇する為、シード領域以外でも結晶核が発生し易くな
る傾向がある。この場合、一定時間光を照射した後、一
定時間光照射を中断することで薄膜領域の温度上昇を抑
える方法が特に有効である。
例えば、パルス状のレーザ光照射したり、キセノンラン
プや赤外線ランプ等をフラッシュ点灯させたり、チョッ
パー等でパルス光にして照射する等の方法で一定時間（
例えば、数百ｎｓ〜数百ｍｓ程度）照射した後、一定時
間光照射を中断して温度を安定させた後で再び光を照射
するというサイクルを繰り返すことで、シード領域以外
の温度上昇を最小限に抑えることが出来る。
プや赤外線ランプ等をフラッシュ点灯させたり、チョッ
パー等でパルス光にして照射する等の方法で一定時間（
例えば、数百ｎｓ〜数百ｍｓ程度）照射した後、一定時
間光照射を中断して温度を安定させた後で再び光を照射
するというサイクルを繰り返すことで、シード領域以外
の温度上昇を最小限に抑えることが出来る。
（Ｄ）は、結晶成長させたシリコン層１０５ （１０５
’は結晶粒界を示す）に半導体素子を形成する工程であ
る。尚、第１図（Ｄ）では、半導体素子としてＴＰＴを
形成する場合を例としている。図において、１０６はゲ
ート電極、１０７はソース・ドレイン領域、１０８はゲ
ート絶縁膜、１０９は眉間絶縁膜、１１０はコンタクト
穴、１１１は配線を示す。ＴＰＴ形成法の一例としては
、シリコン層１０５をパターン形成し、ゲート絶縁膜を
形成する。該ゲート絶縁膜は熱酸化法で形成する方法（
高温プロセス）とＣＶＤ法もしくはプラズマＣＶＤ法等
で６００℃程度以下の低温で形成する方法（低温プロセ
ス）がある。
’は結晶粒界を示す）に半導体素子を形成する工程であ
る。尚、第１図（Ｄ）では、半導体素子としてＴＰＴを
形成する場合を例としている。図において、１０６はゲ
ート電極、１０７はソース・ドレイン領域、１０８はゲ
ート絶縁膜、１０９は眉間絶縁膜、１１０はコンタクト
穴、１１１は配線を示す。ＴＰＴ形成法の一例としては
、シリコン層１０５をパターン形成し、ゲート絶縁膜を
形成する。該ゲート絶縁膜は熱酸化法で形成する方法（
高温プロセス）とＣＶＤ法もしくはプラズマＣＶＤ法等
で６００℃程度以下の低温で形成する方法（低温プロセ
ス）がある。
低温プロセスでは、基板として安価なガラス基板を使用
できるため、大型な液晶表示パネルや密着型イメージセ
ンサ等の半導体装置を低コストで作成できるほか、三次
元ＩＣ等を形成する場合１こおいても、下層部、の素子
に悪影響（例えば、不純物の拡散等）を与えずに、上層
部に半導体素子を形成することが出来る。続いて、ゲー
ト電極を形成後、ソース・ドレイン領域をイオン注入法
、熱拡散法、プラズマドーピング法等で形成し、眉間絶
縁膜をＣＶＤ法、スパッタ法、プラズマＣＶＤ法等で形
成する。さらに、該眉間絶縁膜にコンタクト穴を開け、
配線を形成することでＴＰＴが形成される。
できるため、大型な液晶表示パネルや密着型イメージセ
ンサ等の半導体装置を低コストで作成できるほか、三次
元ＩＣ等を形成する場合１こおいても、下層部、の素子
に悪影響（例えば、不純物の拡散等）を与えずに、上層
部に半導体素子を形成することが出来る。続いて、ゲー
ト電極を形成後、ソース・ドレイン領域をイオン注入法
、熱拡散法、プラズマドーピング法等で形成し、眉間絶
縁膜をＣＶＤ法、スパッタ法、プラズマＣＶＤ法等で形
成する。さらに、該眉間絶縁膜にコンタクト穴を開け、
配線を形成することでＴＰＴが形成される。
本発明に基づく半導体装置の製造方法で作製した低温プ
ロセスＴＰＴ （Ｎチャンネル）の電界効果移動度は、
２００〜３５０ｃｍ２／Ｖ−ｓｅｃであり、ガラス基板
上に高性能なＴＦＴを形成することが出来た。これは、
本発明の製造方法により、選択的な結晶成長が再現性良
くできるようになった結果可能となった。さらに、前記
ＴＰＴ製造工程に水素ガスもしくはアンモニアガスを少
なくとも含む気体のプラズマ雰囲気に半導体素子をさら
す工程を設けると、欠陥密度が低減され、前記電界効果
移動度はさらに向上する。
ロセスＴＰＴ （Ｎチャンネル）の電界効果移動度は、
２００〜３５０ｃｍ２／Ｖ−ｓｅｃであり、ガラス基板
上に高性能なＴＦＴを形成することが出来た。これは、
本発明の製造方法により、選択的な結晶成長が再現性良
くできるようになった結果可能となった。さらに、前記
ＴＰＴ製造工程に水素ガスもしくはアンモニアガスを少
なくとも含む気体のプラズマ雰囲気に半導体素子をさら
す工程を設けると、欠陥密度が低減され、前記電界効果
移動度はさらに向上する。
第２図及び第、３図は、本発明の実施例における半導体
装置の製造工程図の別の一例である。第２図は断面図、
第３図は平面図である。
装置の製造工程図の別の一例である。第２図は断面図、
第３図は平面図である。
第２図及び第３図において、 （Ａ）は、第１図に示し
た実施例と同様に、ガラス、石英等の絶縁性非晶質基板
、もしくは５ｉＯａ等の絶縁性非晶質材料層等の絶縁性
非晶質材料２０１上にシリコンを主体とする非晶質材料
層２０２を形成する工程である。
た実施例と同様に、ガラス、石英等の絶縁性非晶質基板
、もしくは５ｉＯａ等の絶縁性非晶質材料層等の絶縁性
非晶質材料２０１上にシリコンを主体とする非晶質材料
層２０２を形成する工程である。
（Ｂ）は、第１図に示した実施例と同様に、該非晶質材
料層２０２をシード領域２０３を除いて、エツチングし
薄膜化する工程である。
料層２０２をシード領域２０３を除いて、エツチングし
薄膜化する工程である。
（ｃ）は、非晶質材料層の薄膜領域２０４を所定の形状
にパターン形成する工程である。第２図及び第３図では
該非晶質材料層を素子を形成する領域となる島状領域２
０５と該島状領域２０５と該シード領域２０３を結ぶ連
結領域２０６を少なくとも有する形状にパターン形成す
る場合を例としている。
にパターン形成する工程である。第２図及び第３図では
該非晶質材料層を素子を形成する領域となる島状領域２
０５と該島状領域２０５と該シード領域２０３を結ぶ連
結領域２０６を少なくとも有する形状にパターン形成す
る場合を例としている。
（Ｄ）は、光を照射しながら、熱処理を行い、非品質材
料層の島状領域２０５を該シード領ｔｆ４２０３を起点
として、選択的に結晶成長させる工程である。
料層の島状領域２０５を該シード領ｔｆ４２０３を起点
として、選択的に結晶成長させる工程である。
熱処理温度は５−５０°Ｃ〜６５０°Ｃ程度で数時間〜
３０時間程度の熱処理を行う。
３０時間程度の熱処理を行う。
非晶質シリコン層を前述の如く島状領域２０５と連結領
域２０６を有する形状にパターン形成しておくと、シー
ド領域で複数の結晶核が生成した場合でも、どちらか一
方の優勢な（結晶成長速度が速い、又は、結晶核が早く
発生した等の）結晶成長が細い連結領域で選択され、島
状領域は単結晶化される。
域２０６を有する形状にパターン形成しておくと、シー
ド領域で複数の結晶核が生成した場合でも、どちらか一
方の優勢な（結晶成長速度が速い、又は、結晶核が早く
発生した等の）結晶成長が細い連結領域で選択され、島
状領域は単結晶化される。
さらに、光吸収によってシード領域で発生した熱が、連
結領域が細いために、島状領域まで伝わり難くなり、島
状領域とシード領域の温度差がつき易いという利点もあ
る。
結領域が細いために、島状領域まで伝わり難くなり、島
状領域とシード領域の温度差がつき易いという利点もあ
る。
第４図に結晶成長の模式図を示す。第４図において、４
０１は島状領域、４０２は連結領域、４０３はシード領
域、４０４及び４０５は結晶粒を示す。
０１は島状領域、４０２は連結領域、４０３はシード領
域、４０４及び４０５は結晶粒を示す。
又、連結領域で単一の結晶成長に選択されない場合でも
第５図の結晶成長の模式図に示すように結晶粒界が存在
する位置は大幅に制限される。第５図において、５０１
は島状領域、５０２は連結領域、５０３はシード領域、
５０４は結晶粒界が存在する確率が高い位置であり、５
０５は結晶粒界の存在する確率がほぼ零の領域である。
第５図の結晶成長の模式図に示すように結晶粒界が存在
する位置は大幅に制限される。第５図において、５０１
は島状領域、５０２は連結領域、５０３はシード領域、
５０４は結晶粒界が存在する確率が高い位置であり、５
０５は結晶粒界の存在する確率がほぼ零の領域である。
５０６は両者の中間の領域（グレーゾーン）である。従
って、半導体素子として、ＭＯ３型トランジスタやＴＰ
Ｔを例とするならば、該素子のチャンネル領域が領域４
０５に入るように素子を配置すれば、結晶粒界による素
子特性の大幅なばらつきを無くすことができる。
って、半導体素子として、ＭＯ３型トランジスタやＴＰ
Ｔを例とするならば、該素子のチャンネル領域が領域４
０５に入るように素子を配置すれば、結晶粒界による素
子特性の大幅なばらつきを無くすことができる。
（Ｅ）は、結晶成長させた島状領域２０５に半導体素子
を形成する工程である。尚、第２図（Ｅ）では、半導体
素子としてＴＰＴを形成する場合を例としている。図に
おいて、２０７はゲート電極、２０８はソース・ドレイ
ン領域、２０９はゲート絶縁膜、２１０は１間絶縁膜、
２１１はコンタクト穴、２１２は配線を示す。ＴＰＴ形
成の形成方法は第１図の実施例と同様の方法で形成でき
る。前述のようにＴＰＴのチャンネル領域２１３を結晶
粒界の存在する確率がほぼ零の領域に配置することで結
晶粒界による素子特性のばらつきを皆無にし、歩留りを
大幅に向上させるごとができた。
を形成する工程である。尚、第２図（Ｅ）では、半導体
素子としてＴＰＴを形成する場合を例としている。図に
おいて、２０７はゲート電極、２０８はソース・ドレイ
ン領域、２０９はゲート絶縁膜、２１０は１間絶縁膜、
２１１はコンタクト穴、２１２は配線を示す。ＴＰＴ形
成の形成方法は第１図の実施例と同様の方法で形成でき
る。前述のようにＴＰＴのチャンネル領域２１３を結晶
粒界の存在する確率がほぼ零の領域に配置することで結
晶粒界による素子特性のばらつきを皆無にし、歩留りを
大幅に向上させるごとができた。
非晶質シリコン層のパターン形状は第２図に示した形状
の他にも様々な形状が考えられる。例えば、第６図〜第
８図は本発明の実施例における連結領域の平面図の例を
示す。第６図〜第８図におイテ、６０１，７０１，８０
１Ｇ＊ シード領域、６０２，７０２，８０２ハ島状領
域、６０１，７０３，８０３は連結領域、６０４，６０
５，７０４．７０５，８０４，８０５は結晶粒を示す。
の他にも様々な形状が考えられる。例えば、第６図〜第
８図は本発明の実施例における連結領域の平面図の例を
示す。第６図〜第８図におイテ、６０１，７０１，８０
１Ｇ＊ シード領域、６０２，７０２，８０２ハ島状領
域、６０１，７０３，８０３は連結領域、６０４，６０
５，７０４．７０５，８０４，８０５は結晶粒を示す。
連結領域の幅にテーパをつけたり、幅の狭い領域７０６
を設ける等連結領域の形状を工夫することで、結晶成長
の選択をより完全に行うことができる。又、連結領域等
にＰ（リン）等の不純物を １０”−１０”ｃｍ−３程
度ドープして結晶成長速度を１０倍程度に上げることは
、熱処理時間の短縮となり、素子形成領域である島状領
域をより広く結晶化することができ特に有効である。
を設ける等連結領域の形状を工夫することで、結晶成長
の選択をより完全に行うことができる。又、連結領域等
にＰ（リン）等の不純物を １０”−１０”ｃｍ−３程
度ドープして結晶成長速度を１０倍程度に上げることは
、熱処理時間の短縮となり、素子形成領域である島状領
域をより広く結晶化することができ特に有効である。
尚、本実施例では、膜厚が厚い領域を部分的に形成する
方法として、非晶質材料層を形成後、シード領域となる
部分を除いて薄膜化する方法を示したが、本発明はこれ
に限定されるものではない。
方法として、非晶質材料層を形成後、シード領域となる
部分を除いて薄膜化する方法を示したが、本発明はこれ
に限定されるものではない。
例えば、非晶質材料層を形成後、シード領域以外をエツ
チング除去し、続いて、非晶質材料層を全面に形成する
等の方法もある。
チング除去し、続いて、非晶質材料層を全面に形成する
等の方法もある。
［発明の効果］
以上述べたように、本発明によればガラス、石英等の絶
縁性非晶質基板、もしくはＳ ｉ Ｑ、、等の絶縁性非
晶質材料層等の絶縁性非晶質材料上に単結晶シリコン等
を選択的に結晶成長させ、結晶粒界が存在する位置を制
御できるようになった。その結果、結晶化された領域に
選択的に半導体素子を形成することが可能となった。本
発明によれば、絶縁性非晶質材料上にＳｉウェハー上に
形成した半導体素子に匹敵する高性能な半導体素子を形
成できるようになった。大型で高解像度の液晶表示パネ
ルや高速で高解像度の密着型イメージセンサや三次元Ｉ
Ｃ等を容易に形成できるようになった。
縁性非晶質基板、もしくはＳ ｉ Ｑ、、等の絶縁性非
晶質材料層等の絶縁性非晶質材料上に単結晶シリコン等
を選択的に結晶成長させ、結晶粒界が存在する位置を制
御できるようになった。その結果、結晶化された領域に
選択的に半導体素子を形成することが可能となった。本
発明によれば、絶縁性非晶質材料上にＳｉウェハー上に
形成した半導体素子に匹敵する高性能な半導体素子を形
成できるようになった。大型で高解像度の液晶表示パネ
ルや高速で高解像度の密着型イメージセンサや三次元Ｉ
Ｃ等を容易に形成できるようになった。
さらに、溶融再結晶化法等とは異なり、本発明はせいぜ
い６５０°Ｃ程度の低温の熱処理が加わるだけであるた
め、 （１）基板として安価なガラス基板を使用できる
。 （２）三次元ＩＣでは、下層部の素子に悪影響（例
えば、不純物の拡散等）を与えずに上層部に半導体素子
を形成することが出来る。等のメリットもある。
い６５０°Ｃ程度の低温の熱処理が加わるだけであるた
め、 （１）基板として安価なガラス基板を使用できる
。 （２）三次元ＩＣでは、下層部の素子に悪影響（例
えば、不純物の拡散等）を与えずに上層部に半導体素子
を形成することが出来る。等のメリットもある。
また、本発明は、実施例に示したＴＰＴ以外にも、絶縁
ゲート型半導体素子全般に応用できるほか、バイポーラ
トランジスタ、静電誘導型トランジスタ、太陽電池・光
センサをはじめとする光電変換素子等の半導体素子を絶
縁材料上に形成する場合に極めて有効な製造方法となる
。
ゲート型半導体素子全般に応用できるほか、バイポーラ
トランジスタ、静電誘導型トランジスタ、太陽電池・光
センサをはじめとする光電変換素子等の半導体素子を絶
縁材料上に形成する場合に極めて有効な製造方法となる
。
第１図（ａ）〜（ｄ）は本発明の実施例における半導体
装置の製造工程図である。 第２図（ａ）〜（ｅ）及び第３図（ａ）〜（ｅ）は本発
明の実施例における半導体装置の製造工程図であり、第
２図は断面図、第３図は平面図である。 第４図及び第５図は結晶成長の模式図である。 第６図〜第８図は本発明の実施例における連結領域の平
面図である。 １０１．２０１・・・ 絶縁性非晶質材料１０２．２０
２・・・ 非晶質材料層 １０３．２０３・・・ シード領域 １０４．２０４・・・、薄膜領域 １０６．２０７・・・ ゲート電極 １０７．２０８・・・ ソース・ドレイ１０８．２０９
・・・ ゲート絶縁層 １０９．２１０・・・ 層間絶縁膜 １１０．２１１・・・ コンタクト穴 １１１．２１２・・・ 配線 ４０１．５０１，６０２，７０２，８０２４０２．５０
２，６０３，７０３，８０３４０３．５０３，６０１，
７０１，８０１島状領域 連結領域 シード領域 ン領域 以 上 出願人セイコーエプソン株式会社 代理人弁理土鈴木喜三部（他１名） （ａ） （ｄ） 第１図 （ｂ） 第１図 第８図 （ａ） （ｂ） 第２図 （ｃ） 第３図 （ｄ） 第２図 （ｄ） （ｅ） 第３図 第４図 第５図 第６図 第７図
装置の製造工程図である。 第２図（ａ）〜（ｅ）及び第３図（ａ）〜（ｅ）は本発
明の実施例における半導体装置の製造工程図であり、第
２図は断面図、第３図は平面図である。 第４図及び第５図は結晶成長の模式図である。 第６図〜第８図は本発明の実施例における連結領域の平
面図である。 １０１．２０１・・・ 絶縁性非晶質材料１０２．２０
２・・・ 非晶質材料層 １０３．２０３・・・ シード領域 １０４．２０４・・・、薄膜領域 １０６．２０７・・・ ゲート電極 １０７．２０８・・・ ソース・ドレイ１０８．２０９
・・・ ゲート絶縁層 １０９．２１０・・・ 層間絶縁膜 １１０．２１１・・・ コンタクト穴 １１１．２１２・・・ 配線 ４０１．５０１，６０２，７０２，８０２４０２．５０
２，６０３，７０３，８０３４０３．５０３，６０１，
７０１，８０１島状領域 連結領域 シード領域 ン領域 以 上 出願人セイコーエプソン株式会社 代理人弁理土鈴木喜三部（他１名） （ａ） （ｄ） 第１図 （ｂ） 第１図 第８図 （ａ） （ｂ） 第２図 （ｃ） 第３図 （ｄ） 第２図 （ｄ） （ｅ） 第３図 第４図 第５図 第６図 第７図
Claims (1)
- 【特許請求の範囲】 １）（ａ）絶縁性非晶質材料上に、シリコンを主体とす
る非晶質材料層を、部分的に膜厚が厚い領域が存在する
ように形成する工程、 （ｂ）光を照射しながら、熱処理を行い、該非晶質材料
層を結晶成長させる工程、 （ｃ）結晶成長させたシリコン層に半導体素子を形成す
る工程を少なくとも有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10500789A JPH02283036A (ja) | 1989-04-25 | 1989-04-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10500789A JPH02283036A (ja) | 1989-04-25 | 1989-04-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02283036A true JPH02283036A (ja) | 1990-11-20 |
Family
ID=14396017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10500789A Pending JPH02283036A (ja) | 1989-04-25 | 1989-04-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02283036A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03290921A (ja) * | 1990-04-06 | 1991-12-20 | Canon Inc | 結晶成長方法及び該方法で得られた結晶物品 |
| US6322625B2 (en) | 1996-05-28 | 2001-11-27 | The Trustees Of Columbia University In The City Of New York | Crystallization processing of semiconductor film regions on a substrate, and devices made therewith |
| WO2002047137A1 (fr) * | 2000-12-08 | 2002-06-13 | Sony Corporation | Procede de formation de couche mince a semi-conducteur, procedes de production pour dispositif a semi-conducteur et dispositif electrooptique, dispositifs utilises dans ces procedes, dispositif a semi-conducteur et dispositif electrooptique |
| US7115503B2 (en) | 2000-10-10 | 2006-10-03 | The Trustees Of Columbia University In The City Of New York | Method and apparatus for processing thin metal layers |
| JP2010114460A (ja) * | 2010-01-07 | 2010-05-20 | Dainippon Screen Mfg Co Ltd | 熱処理方法および熱処理装置 |
| US7906414B2 (en) | 2002-08-19 | 2011-03-15 | The Trustees Of Columbia University In The City Of New York | Single-shot semiconductor processing system and method having various irradiation patterns |
| US8415670B2 (en) | 2007-09-25 | 2013-04-09 | The Trustees Of Columbia University In The City Of New York | Methods of producing high uniformity in thin film transistor devices fabricated on laterally crystallized thin films |
| US8426296B2 (en) | 2007-11-21 | 2013-04-23 | The Trustees Of Columbia University In The City Of New York | Systems and methods for preparing epitaxially textured polycrystalline films |
| US8440581B2 (en) | 2009-11-24 | 2013-05-14 | The Trustees Of Columbia University In The City Of New York | Systems and methods for non-periodic pulse sequential lateral solidification |
| US8447177B2 (en) | 2007-09-12 | 2013-05-21 | Dainippon Screen Mfg. Co., Ltd. | Heat treatment apparatus heating substrate by irradiation with light |
| US9646831B2 (en) | 2009-11-03 | 2017-05-09 | The Trustees Of Columbia University In The City Of New York | Advanced excimer laser annealing for thin films |
-
1989
- 1989-04-25 JP JP10500789A patent/JPH02283036A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03290921A (ja) * | 1990-04-06 | 1991-12-20 | Canon Inc | 結晶成長方法及び該方法で得られた結晶物品 |
| US6322625B2 (en) | 1996-05-28 | 2001-11-27 | The Trustees Of Columbia University In The City Of New York | Crystallization processing of semiconductor film regions on a substrate, and devices made therewith |
| US7115503B2 (en) | 2000-10-10 | 2006-10-03 | The Trustees Of Columbia University In The City Of New York | Method and apparatus for processing thin metal layers |
| WO2002047137A1 (fr) * | 2000-12-08 | 2002-06-13 | Sony Corporation | Procede de formation de couche mince a semi-conducteur, procedes de production pour dispositif a semi-conducteur et dispositif electrooptique, dispositifs utilises dans ces procedes, dispositif a semi-conducteur et dispositif electrooptique |
| US7183229B2 (en) | 2000-12-08 | 2007-02-27 | Sony Corporation | Semiconductor thin film forming method, production methods for semiconductor device and electrooptical device, devices used for these methods, and semiconductor device and electrooptical device |
| US7906414B2 (en) | 2002-08-19 | 2011-03-15 | The Trustees Of Columbia University In The City Of New York | Single-shot semiconductor processing system and method having various irradiation patterns |
| US8479681B2 (en) | 2002-08-19 | 2013-07-09 | The Trustees Of Columbia University In The City Of New York | Single-shot semiconductor processing system and method having various irradiation patterns |
| US8447177B2 (en) | 2007-09-12 | 2013-05-21 | Dainippon Screen Mfg. Co., Ltd. | Heat treatment apparatus heating substrate by irradiation with light |
| US8415670B2 (en) | 2007-09-25 | 2013-04-09 | The Trustees Of Columbia University In The City Of New York | Methods of producing high uniformity in thin film transistor devices fabricated on laterally crystallized thin films |
| US8426296B2 (en) | 2007-11-21 | 2013-04-23 | The Trustees Of Columbia University In The City Of New York | Systems and methods for preparing epitaxially textured polycrystalline films |
| US9646831B2 (en) | 2009-11-03 | 2017-05-09 | The Trustees Of Columbia University In The City Of New York | Advanced excimer laser annealing for thin films |
| US8440581B2 (en) | 2009-11-24 | 2013-05-14 | The Trustees Of Columbia University In The City Of New York | Systems and methods for non-periodic pulse sequential lateral solidification |
| JP2010114460A (ja) * | 2010-01-07 | 2010-05-20 | Dainippon Screen Mfg Co Ltd | 熱処理方法および熱処理装置 |
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