JP2638869B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JP2638869B2 JP2638869B2 JP63012044A JP1204488A JP2638869B2 JP 2638869 B2 JP2638869 B2 JP 2638869B2 JP 63012044 A JP63012044 A JP 63012044A JP 1204488 A JP1204488 A JP 1204488A JP 2638869 B2 JP2638869 B2 JP 2638869B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体素子の製造方法に関する。
ガラス、石英等の絶縁性非晶質基板や、NSG等の絶縁
性非晶質層上に高性能な半導体素子（例えば薄膜トラン
ジスタ等）を形成する試みが成されている。特に近年、
大型で高解像度の液晶表示パネルや高速、高解像度の密
着型イメージセンサ等のニーズが高まるにつれて、上述
の様な高性能な半導体素子の実現が急務となっている。
性非晶質層上に高性能な半導体素子（例えば薄膜トラン
ジスタ等）を形成する試みが成されている。特に近年、
大型で高解像度の液晶表示パネルや高速、高解像度の密
着型イメージセンサ等のニーズが高まるにつれて、上述
の様な高性能な半導体素子の実現が急務となっている。
絶縁性非晶質材料上に薄膜トランジスタ（TFT）を形
成する場合を例にとると、（１）プラズマCVD法による
非晶質シリコンを素子材としたTFT、（２）減圧CVD法に
よる多結晶シリコンを素子材としたTFTが液晶パネル等
に用いられ、実用化されている。ところが、これらの材
料は移動度が低く、（非晶質シリコン約1cm2/V・sec、
多結晶シリコン約10cm2/V・sec）高性能なTFTの実現は
困難であった。
成する場合を例にとると、（１）プラズマCVD法による
非晶質シリコンを素子材としたTFT、（２）減圧CVD法に
よる多結晶シリコンを素子材としたTFTが液晶パネル等
に用いられ、実用化されている。ところが、これらの材
料は移動度が低く、（非晶質シリコン約1cm2/V・sec、
多結晶シリコン約10cm2/V・sec）高性能なTFTの実現は
困難であった。
そこで、大粒径（〜数＋μｍ程度）の多結晶シリコン
を固相成長させる方法が注目され、研究が進められてい
る。（Thin Solid Films,100（1983）P.227、JJAP V
ol、25 No.2（1986）P.L121） 〔発明が解決しようとする課題〕 しかし、従来技術では、多結晶シリコンの粒径の大き
さ、結晶粒界が存在する場所を十分に制御することが困
難であり、仮に、100μｍ程度の大粒径の多結晶シリコ
ンが形成できたとしても、結晶粒の内部に形成されたTF
Tとたまたま結晶粒界部にTFTのチャンネル領域が位置し
たTFTとで、TFTの特性が大幅に異なることから、TFTで
構成された走査回路の動作速度が、特性の悪い、粒界部
に位置するTFTの特性で制限されたり、最悪の場合は回
路が動作しない等の重大な問題が発生した。
を固相成長させる方法が注目され、研究が進められてい
る。（Thin Solid Films,100（1983）P.227、JJAP V
ol、25 No.2（1986）P.L121） 〔発明が解決しようとする課題〕 しかし、従来技術では、多結晶シリコンの粒径の大き
さ、結晶粒界が存在する場所を十分に制御することが困
難であり、仮に、100μｍ程度の大粒径の多結晶シリコ
ンが形成できたとしても、結晶粒の内部に形成されたTF
Tとたまたま結晶粒界部にTFTのチャンネル領域が位置し
たTFTとで、TFTの特性が大幅に異なることから、TFTで
構成された走査回路の動作速度が、特性の悪い、粒界部
に位置するTFTの特性で制限されたり、最悪の場合は回
路が動作しない等の重大な問題が発生した。
本発明の半導体素子の製造方法は、絶縁性非晶質基板
上に多結晶シリコン層を形成し、パターニングして複数
の島状多結晶シリコン領域を形成する第１の工程と、 前記絶縁性非晶質基板及び前記島状多結晶シリコン領
域上に非晶質シリコン層を形成する第２の工程と、 互いに隣接する前記島状多結晶シリコン領域の中間位
置近傍に結晶粒界が形成されるように熱処理により前記
島状シリコン領域を核として結晶粒を成長させて前記非
晶質シリコン層を結晶化する第３の工程と、 前記第３の工程で結晶化された前記非晶質シリコン層
の前記結晶粒界を除く領域内に半導体素子を形成する第
４の工程と を有することを特徴とする。
上に多結晶シリコン層を形成し、パターニングして複数
の島状多結晶シリコン領域を形成する第１の工程と、 前記絶縁性非晶質基板及び前記島状多結晶シリコン領
域上に非晶質シリコン層を形成する第２の工程と、 互いに隣接する前記島状多結晶シリコン領域の中間位
置近傍に結晶粒界が形成されるように熱処理により前記
島状シリコン領域を核として結晶粒を成長させて前記非
晶質シリコン層を結晶化する第３の工程と、 前記第３の工程で結晶化された前記非晶質シリコン層
の前記結晶粒界を除く領域内に半導体素子を形成する第
４の工程と を有することを特徴とする。
本発明の半導体素子の製造方法は、前記島状多結晶シ
リコン領域の形状が円形であることを特徴とする。
リコン領域の形状が円形であることを特徴とする。
本発明の半導体素子の製造方法は、前記島状多結晶シ
リコン領域の膜厚を100〜1000オングストロームにする
ことを特徴とする。
リコン領域の膜厚を100〜1000オングストロームにする
ことを特徴とする。
第１図及び第２図は、本発明の実施例における半導体
素子の製造工程図であり、第１図は断面図を、第２図は
平面図を示す。尚、本実施例では、半導体素子としてTF
T（薄膜トランジスタ）を形成する場合を例として採り
上げている。
素子の製造工程図であり、第１図は断面図を、第２図は
平面図を示す。尚、本実施例では、半導体素子としてTF
T（薄膜トランジスタ）を形成する場合を例として採り
上げている。
第１図及び第２図において（ａ）は、ガラス、石英等
の絶縁性非晶質基板、若しくは、NSG等の絶縁性非晶質
層などの絶縁性非晶質材料101上に、多結晶シリコンを
形成し、該多結晶シリコンを島状102にパターン形成
し、シリコンの島を形成する工程である。（ｂ）は、該
絶縁性非晶質材料101及び該シリコンの島102上に、シリ
コンを主体とする非晶質材料層103を形成する工程であ
る。該非晶質材料は、プラズマCVD法、蒸着法、分子線
成長法（MBE法）、電子ビーム（EB）蒸着法、スパッタ
法、CVD法等の様々な方法で非晶質シリコン膜を成膜す
る方法と、微結晶シリコン（μｃ−Si）、多結晶シリコ
ン（poly−Si）等をプラズマCVD法、CVD法、蒸着法、MB
E法、EB蒸着法、スパッタ法等の方法で形成後、Si、A
r、Ｂ、Ｐ、Ｎ、He、Ne、Kr、Ｈ等の元素をイオン打ち
込みすることで、該微結晶シリコン、多結晶シリコン等
を一部若しくは全て非晶質化する等の方法で非晶質シリ
コン層を形成する方法がある。（ｃ）は、熱処理により
該シリコンの島102を核として、該非晶質シリコン層103
を結晶化する工程であり、104は結晶粒を、105は結晶粒
界（グレインバウンダリー）を示す。結晶粒界は島102
を中心としたほぼ円形になる。熱処理の温度及び時間は
該非晶質シリコン層103の形成方法によって最適条件が
異なる。熱処理温度は500℃〜900℃の間に最適値が存在
するが、熱処理温度が高くなると、結晶成長に要する時
間が短くなるが、一方、該シリコンの島102以外の部分
でも核の生成及び結晶成長が起こり易くなり、その結
果、一つのシリコンの島102に一つの結晶粒を成長させ
るという制御が困難になる。又、熱処理温度が低いと、
シリコンの島を核とした選択的な多結晶化は起こり易く
なるものの多結晶化に要する時間が、極端に長くなるこ
とから、熱処理温度は、550℃〜700℃程度が望ましく、
又、実用的である。又、熱処理に要する時（すなわち、
多結晶化に要する時間）は、同一の熱処理温度でも、該
非晶質シリコン層103の形成方法によって異なる。例え
ば、プラズマCVD法、CVD法等で形成された非晶質シリコ
ンは600℃程度の熱処理では多結晶化が起こり難く、700
℃程度の高温で十時間以上の熱処理時間が必要で、シリ
コンの島以外からの核生成、結晶成長も起こり易い。一
方、該非晶質シリコン層103を蒸着法、EB蒸着法、分子
線成長法等形成した場合、600℃程度の比較的低温の熱
処理で多結晶化が起こり、多結晶化に要する時間も数時
間程度で済み、シリコンの島を核とした選択的な結晶成
長が成され易い。尚、シリコンの島を設けた結果は、上
述の様な選択的な結晶成長により、結晶粒界の位置を制
御する効果以外にも、多結晶化に要する時間を短縮する
効果も有り、熱処理温度が低い場合ほど、時間の短縮化
に効果が有る。上述の熱処理時間はシリコンの島が存在
する場合の時間を示してあるが、シリコンの島が存在し
ない場合と比べて、600℃の熱処理の場合で、約半分に
時間が短縮される。（ｄ）は、工程（ｃ）で形成された
多結晶シリコン層の結晶粒界部を除く結晶領域内にTFT
等の素子を形成する工程である。尚、一点鎖線112は結
晶粒界が存在した場所を示している。106はゲート絶縁
膜、107はゲート電極、108はソース・ドレイン領域、10
9層間絶縁層、110はコンタクト穴、111は配線である。T
FT形成法の一例としては、工程（ｃ）で形成された多結
晶シリコン層をパターンニングし、続いて、ゲート絶縁
膜106を形成する。該ゲート絶縁膜は、熱酸化法により
形成する方法（高温プロセス）とCVD法若しくはプラズ
マCVD法等で200℃〜500℃程度の比較的低温で形成する
方法（低温プロセス）がある。低温プロセスでは、基板
として安価なガラス基板を使用できる為、大型な液晶表
示パネル、密着型イメージセンサ等の半導体装置を低コ
ストで作製できる。続いて、ゲート電極107を形成後、
ソース・ドレイン領域108をイオンインプラ、熱拡散、
プラズマドーピング等の方法で形成し、層間絶縁層109
をCVD法、スパッタ法、プラズマCVD法等の方法で形成
後、該層間絶縁層109にコンタクト穴110を開け、配線11
1を形成することでTFTが形成される。尚、TFTのソース
・ドレイン領域は結晶粒界を含んでいても問題とならな
い場合もあるが、チャンネル領域に粒界部が存在しない
ことが重要である。
の絶縁性非晶質基板、若しくは、NSG等の絶縁性非晶質
層などの絶縁性非晶質材料101上に、多結晶シリコンを
形成し、該多結晶シリコンを島状102にパターン形成
し、シリコンの島を形成する工程である。（ｂ）は、該
絶縁性非晶質材料101及び該シリコンの島102上に、シリ
コンを主体とする非晶質材料層103を形成する工程であ
る。該非晶質材料は、プラズマCVD法、蒸着法、分子線
成長法（MBE法）、電子ビーム（EB）蒸着法、スパッタ
法、CVD法等の様々な方法で非晶質シリコン膜を成膜す
る方法と、微結晶シリコン（μｃ−Si）、多結晶シリコ
ン（poly−Si）等をプラズマCVD法、CVD法、蒸着法、MB
E法、EB蒸着法、スパッタ法等の方法で形成後、Si、A
r、Ｂ、Ｐ、Ｎ、He、Ne、Kr、Ｈ等の元素をイオン打ち
込みすることで、該微結晶シリコン、多結晶シリコン等
を一部若しくは全て非晶質化する等の方法で非晶質シリ
コン層を形成する方法がある。（ｃ）は、熱処理により
該シリコンの島102を核として、該非晶質シリコン層103
を結晶化する工程であり、104は結晶粒を、105は結晶粒
界（グレインバウンダリー）を示す。結晶粒界は島102
を中心としたほぼ円形になる。熱処理の温度及び時間は
該非晶質シリコン層103の形成方法によって最適条件が
異なる。熱処理温度は500℃〜900℃の間に最適値が存在
するが、熱処理温度が高くなると、結晶成長に要する時
間が短くなるが、一方、該シリコンの島102以外の部分
でも核の生成及び結晶成長が起こり易くなり、その結
果、一つのシリコンの島102に一つの結晶粒を成長させ
るという制御が困難になる。又、熱処理温度が低いと、
シリコンの島を核とした選択的な多結晶化は起こり易く
なるものの多結晶化に要する時間が、極端に長くなるこ
とから、熱処理温度は、550℃〜700℃程度が望ましく、
又、実用的である。又、熱処理に要する時（すなわち、
多結晶化に要する時間）は、同一の熱処理温度でも、該
非晶質シリコン層103の形成方法によって異なる。例え
ば、プラズマCVD法、CVD法等で形成された非晶質シリコ
ンは600℃程度の熱処理では多結晶化が起こり難く、700
℃程度の高温で十時間以上の熱処理時間が必要で、シリ
コンの島以外からの核生成、結晶成長も起こり易い。一
方、該非晶質シリコン層103を蒸着法、EB蒸着法、分子
線成長法等形成した場合、600℃程度の比較的低温の熱
処理で多結晶化が起こり、多結晶化に要する時間も数時
間程度で済み、シリコンの島を核とした選択的な結晶成
長が成され易い。尚、シリコンの島を設けた結果は、上
述の様な選択的な結晶成長により、結晶粒界の位置を制
御する効果以外にも、多結晶化に要する時間を短縮する
効果も有り、熱処理温度が低い場合ほど、時間の短縮化
に効果が有る。上述の熱処理時間はシリコンの島が存在
する場合の時間を示してあるが、シリコンの島が存在し
ない場合と比べて、600℃の熱処理の場合で、約半分に
時間が短縮される。（ｄ）は、工程（ｃ）で形成された
多結晶シリコン層の結晶粒界部を除く結晶領域内にTFT
等の素子を形成する工程である。尚、一点鎖線112は結
晶粒界が存在した場所を示している。106はゲート絶縁
膜、107はゲート電極、108はソース・ドレイン領域、10
9層間絶縁層、110はコンタクト穴、111は配線である。T
FT形成法の一例としては、工程（ｃ）で形成された多結
晶シリコン層をパターンニングし、続いて、ゲート絶縁
膜106を形成する。該ゲート絶縁膜は、熱酸化法により
形成する方法（高温プロセス）とCVD法若しくはプラズ
マCVD法等で200℃〜500℃程度の比較的低温で形成する
方法（低温プロセス）がある。低温プロセスでは、基板
として安価なガラス基板を使用できる為、大型な液晶表
示パネル、密着型イメージセンサ等の半導体装置を低コ
ストで作製できる。続いて、ゲート電極107を形成後、
ソース・ドレイン領域108をイオンインプラ、熱拡散、
プラズマドーピング等の方法で形成し、層間絶縁層109
をCVD法、スパッタ法、プラズマCVD法等の方法で形成
後、該層間絶縁層109にコンタクト穴110を開け、配線11
1を形成することでTFTが形成される。尚、TFTのソース
・ドレイン領域は結晶粒界を含んでいても問題とならな
い場合もあるが、チャンネル領域に粒界部が存在しない
ことが重要である。
続いて、本発明に基づく半導体素子の製造方法により
作製したTFTの特性について述べる。本発明で作製した
ＮチャンネルTFTの移動度は、300〜500cm2/V・sec程度
になり、シリコンの島102と島の中央付近から離れた所
にTFTのチャンネル領域が位置する様に、TFTを配置する
ことで、基板内でのTFT特性のばらつきを大きく押さえ
ることができた。これらの特性は、結晶シリコンウェー
ハーに形成したMOSトランジスタの特性に迫る良好な特
性である。
作製したTFTの特性について述べる。本発明で作製した
ＮチャンネルTFTの移動度は、300〜500cm2/V・sec程度
になり、シリコンの島102と島の中央付近から離れた所
にTFTのチャンネル領域が位置する様に、TFTを配置する
ことで、基板内でのTFT特性のばらつきを大きく押さえ
ることができた。これらの特性は、結晶シリコンウェー
ハーに形成したMOSトランジスタの特性に迫る良好な特
性である。
本発明の製造方法によれば、結晶粒界の位置を制御で
きる為、第３図301に示した特性を再現性、及び均一性
良く実現できる。
きる為、第３図301に示した特性を再現性、及び均一性
良く実現できる。
尚、本発明の半導体素子の製造方法のポイントは、一
つのシリコンの島102を核として、一つの結晶粒を成長
させることで結晶粒界の位置を制御することにあるが、
この様な制御を十分に行なう為には、工程（ａ）で形成
されるシリコンの島102の形成方法及びその寸法、島の
間隔等が特に重要なパラメータとなることが判った。以
下にその結果を述べることにする。
つのシリコンの島102を核として、一つの結晶粒を成長
させることで結晶粒界の位置を制御することにあるが、
この様な制御を十分に行なう為には、工程（ａ）で形成
されるシリコンの島102の形成方法及びその寸法、島の
間隔等が特に重要なパラメータとなることが判った。以
下にその結果を述べることにする。
まず、核となる島102の材料に関しては、当然単結晶
シリコンが最も望ましいが、多結晶シリコンであって
も、その形成方法等を最適化することで、一つの多結晶
シリコンの島に対して一つの結晶粒を成長させることが
可能となった。その場合、特に重要となるパラメータは
多結晶シリコンの配向性及びその結晶粒径と、島の寸法
である。すなわち、多結晶シリコンの結晶の配向性が良
い程、又、その結晶粒径が大きい程、又、島の寸法が小
さい程、一つの島に対する複数の結晶粒の成長が起こり
難くなり、一つの島に対して一つの結晶粒が成長する様
になる。
シリコンが最も望ましいが、多結晶シリコンであって
も、その形成方法等を最適化することで、一つの多結晶
シリコンの島に対して一つの結晶粒を成長させることが
可能となった。その場合、特に重要となるパラメータは
多結晶シリコンの配向性及びその結晶粒径と、島の寸法
である。すなわち、多結晶シリコンの結晶の配向性が良
い程、又、その結晶粒径が大きい程、又、島の寸法が小
さい程、一つの島に対する複数の結晶粒の成長が起こり
難くなり、一つの島に対して一つの結晶粒が成長する様
になる。
多結晶シリコン102の形成方法としては、CVD法等で多
結晶シリコン膜を形成させる方法の他に、プラズマCVD
法、蒸着法、MBE法、EB蒸着法、スパッタ法、CVD法等の
様々な方法で非晶質シリコン膜を成膜し、熱処理によっ
て多結晶化する方法、微結晶シリコン、多結晶シリコン
等をプラズマCVD法、CVD法、蒸着法、MBE法、EB蒸着
法、スパッタ法、等の方法で形成後、Si、Ar、Ｂ、Ｐ、
Ｎ、He、Ne、Kr、Ｈ等の元素をイオン打ち込みすること
で、該微結晶シリコン、多結晶シリコン等を一部若しく
は全て非晶質化した後で、熱処理によって結晶化する方
法等がある。CVD法で直かに多結晶シリコンを形成した
場合と比べて、非晶質シリコンを熱処理によって多結晶
化した膜のほうが、結晶の配向性が良好で、しかも結晶
粒径が大きいことから、シリコンの島102の形成方法と
して有効である。中でも、蒸着法、EB蒸着法、MBE法等
で形成した非晶質シリコンを600℃程度で熱処理するこ
とによって得られる、多結晶シリコンは、粒径を10μｍ
以上にすることも可能で、又、結晶の配向性も良好であ
ることから、シリコンの島102に単結晶シリコンを用い
た場合とほぼ同等の効果が得られる。
結晶シリコン膜を形成させる方法の他に、プラズマCVD
法、蒸着法、MBE法、EB蒸着法、スパッタ法、CVD法等の
様々な方法で非晶質シリコン膜を成膜し、熱処理によっ
て多結晶化する方法、微結晶シリコン、多結晶シリコン
等をプラズマCVD法、CVD法、蒸着法、MBE法、EB蒸着
法、スパッタ法、等の方法で形成後、Si、Ar、Ｂ、Ｐ、
Ｎ、He、Ne、Kr、Ｈ等の元素をイオン打ち込みすること
で、該微結晶シリコン、多結晶シリコン等を一部若しく
は全て非晶質化した後で、熱処理によって結晶化する方
法等がある。CVD法で直かに多結晶シリコンを形成した
場合と比べて、非晶質シリコンを熱処理によって多結晶
化した膜のほうが、結晶の配向性が良好で、しかも結晶
粒径が大きいことから、シリコンの島102の形成方法と
して有効である。中でも、蒸着法、EB蒸着法、MBE法等
で形成した非晶質シリコンを600℃程度で熱処理するこ
とによって得られる、多結晶シリコンは、粒径を10μｍ
以上にすることも可能で、又、結晶の配向性も良好であ
ることから、シリコンの島102に単結晶シリコンを用い
た場合とほぼ同等の効果が得られる。
又、シリコンの島102の寸法に関しては、パターン寸
法を小さくする程１つの島に対して複数の核生成、結晶
成長が起こり難くなる。島の寸法を１μｍ角程度以下に
すれば、島をCVD法多結晶シリコン（他の方法と比べ
て、結晶粒径が小さく、配向性も良好でない。）で、形
成した場合でも、１つの島に対する１つの結晶粒の選択
的成長が再現性良く起こる様になる。又、上述の様に島
となる多結晶シリコンの配向性を向上させ、結晶粒を増
大させる方法を用いれば、島の寸法を少なくとも10μｍ
角程度まで大きくしても上述の選択的成長が起こる様に
なる。尚、シリコンの島102の形状としては、これまで
述べた様な正方形に限らず、様々な形状が考えられる。
島102を中心に結晶粒をほぼ円形に成長させることと、
島に角が存在すると、その部分から結晶成長が起こり易
い（１つの島に多結晶が成長し易い）ことなどの理由か
ら、島の形状は四角形よりもむしろ円形のほうが望まし
い。又、シリコンの島102の膜厚は、100Å〜2000Å程度
の間に最適値が存在するが膜厚が2000Å近くになると、
段差部で該非晶質材料層103にクラックが入ったり、段
差部から複数の結晶成長が起こり易くなることから、10
0Å〜1000Å程度が、望ましい。又、該シリコンの島102
にテーパーをつけることで、上述の問題を低減する方法
も有効である。
法を小さくする程１つの島に対して複数の核生成、結晶
成長が起こり難くなる。島の寸法を１μｍ角程度以下に
すれば、島をCVD法多結晶シリコン（他の方法と比べ
て、結晶粒径が小さく、配向性も良好でない。）で、形
成した場合でも、１つの島に対する１つの結晶粒の選択
的成長が再現性良く起こる様になる。又、上述の様に島
となる多結晶シリコンの配向性を向上させ、結晶粒を増
大させる方法を用いれば、島の寸法を少なくとも10μｍ
角程度まで大きくしても上述の選択的成長が起こる様に
なる。尚、シリコンの島102の形状としては、これまで
述べた様な正方形に限らず、様々な形状が考えられる。
島102を中心に結晶粒をほぼ円形に成長させることと、
島に角が存在すると、その部分から結晶成長が起こり易
い（１つの島に多結晶が成長し易い）ことなどの理由か
ら、島の形状は四角形よりもむしろ円形のほうが望まし
い。又、シリコンの島102の膜厚は、100Å〜2000Å程度
の間に最適値が存在するが膜厚が2000Å近くになると、
段差部で該非晶質材料層103にクラックが入ったり、段
差部から複数の結晶成長が起こり易くなることから、10
0Å〜1000Å程度が、望ましい。又、該シリコンの島102
にテーパーをつけることで、上述の問題を低減する方法
も有効である。
又、シリコンの島102の間隔に関しては、その値を変
えることで、工程（ｃ）で形成される多結晶シリコンの
粒径及び結晶粒界の位置を制御することができる。すな
わち、シリコンの島102を核として結晶成長が起こり、
結晶は島102を中心としたほぼ円形を成して成長してゆ
き、周囲の島から成長してきた結晶粒と衝突して、そこ
に結晶粒界を形成する。その結果、結晶粒界は島と島の
ほぼ中央に位置することになり、結晶粒界ができる位置
及び結晶粒界を制御できる。
えることで、工程（ｃ）で形成される多結晶シリコンの
粒径及び結晶粒界の位置を制御することができる。すな
わち、シリコンの島102を核として結晶成長が起こり、
結晶は島102を中心としたほぼ円形を成して成長してゆ
き、周囲の島から成長してきた結晶粒と衝突して、そこ
に結晶粒界を形成する。その結果、結晶粒界は島と島の
ほぼ中央に位置することになり、結晶粒界ができる位置
及び結晶粒界を制御できる。
以上述べたように、本発明によれば、次の効果が得ら
れる。
れる。
（ａ）固相成長法により形成される結晶粒界の位置を制
御し、互いに隣接する島状シリコン領域の中間位置近傍
に結晶粒界が形成されるようにしたものため、結晶粒界
の位置の制御できる。
御し、互いに隣接する島状シリコン領域の中間位置近傍
に結晶粒界が形成されるようにしたものため、結晶粒界
の位置の制御できる。
（ｂ）上記のように、結晶粒界の位置の制御が容易であ
るため、半導体素子を結晶粒界部を避けて、結晶粒内部
の結晶領域に選択的に形成することができ、位置による
ばらつきの少ない半導体装置が実現できる。
るため、半導体素子を結晶粒界部を避けて、結晶粒内部
の結晶領域に選択的に形成することができ、位置による
ばらつきの少ない半導体装置が実現できる。
【図面の簡単な説明】 第１図（ａ）〜（ｄ）及び、第２図（ａ）〜（ｄ）は本
発明の実施例の半導体素子の製造工程図である。第１図
（ａ）〜（ｄ）は断面図を、第２図（ａ）〜（ｄ）は平
面図を示す。 101……絶縁性非晶質材料 102……シリコンの島 103……非晶質層 104……結晶粒 105……結晶粒界 106……ゲート絶縁膜 107……ゲート電極 108……ソース・ドレイン領域 111……配線
発明の実施例の半導体素子の製造工程図である。第１図
（ａ）〜（ｄ）は断面図を、第２図（ａ）〜（ｄ）は平
面図を示す。 101……絶縁性非晶質材料 102……シリコンの島 103……非晶質層 104……結晶粒 105……結晶粒界 106……ゲート絶縁膜 107……ゲート電極 108……ソース・ドレイン領域 111……配線
Claims (3)
- 【請求項１】絶縁性基板上に多結晶シリコン層を形成
し、パターニングして複数の島状多結晶シリコン領域を
形成する第１の工程と、 前記絶縁性基板及び前記島状多結晶シリコン領域上に非
晶質シリコン層を形成する第２の工程と、 互いに隣接する前記島状多結晶シリコン領域の中間位置
近傍に結晶粒界が形成されるように熱処理により前記島
状シリコン領域を核として結晶粒を成長させて前記非晶
質シリコン層を結晶化する第３の工程と、 前記第３の工程で結晶化された前記非晶質シリコン層の
前記結晶粒界を除く領域内に半導体素子を形成する第４
の工程と を有することを特徴とする半導体素子の製造方法。 - 【請求項２】前記島状多結晶シリコン領域の形状が円形
であることを特徴とする特許請求の範囲第１項記載の半
導体素子の製造方法。 - 【請求項３】前記島状多結晶シリコン領域の膜厚を100
〜1000オングストロームにすることを特徴とする特許請
求の範囲第１項または第２項記載の半導体素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012044A JP2638869B2 (ja) | 1988-01-22 | 1988-01-22 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012044A JP2638869B2 (ja) | 1988-01-22 | 1988-01-22 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01187874A JPH01187874A (ja) | 1989-07-27 |
| JP2638869B2 true JP2638869B2 (ja) | 1997-08-06 |
Family
ID=11794597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63012044A Expired - Lifetime JP2638869B2 (ja) | 1988-01-22 | 1988-01-22 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638869B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3562588B2 (ja) * | 1993-02-15 | 2004-09-08 | 株式会社半導体エネルギー研究所 | 半導体装置の製造方法 |
| US5985704A (en) * | 1993-07-27 | 1999-11-16 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59148322A (ja) * | 1983-02-14 | 1984-08-25 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| JPS62122172A (ja) * | 1985-11-21 | 1987-06-03 | Sony Corp | 半導体装置の製造方法 |
-
1988
- 1988-01-22 JP JP63012044A patent/JP2638869B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01187874A (ja) | 1989-07-27 |
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