JPH01187874A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH01187874A JPH01187874A JP1204488A JP1204488A JPH01187874A JP H01187874 A JPH01187874 A JP H01187874A JP 1204488 A JP1204488 A JP 1204488A JP 1204488 A JP1204488 A JP 1204488A JP H01187874 A JPH01187874 A JP H01187874A
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- islands
- island
- crystal
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims abstract description 46
- 239000013078 crystal Substances 0.000 claims abstract description 44
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 36
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 36
- 239000010703 silicon Substances 0.000 claims abstract description 36
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 32
- 239000000463 material Substances 0.000 claims abstract description 24
- 238000010438 heat treatment Methods 0.000 claims description 16
- 239000010409 thin film Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 14
- 239000000758 substrate Substances 0.000 abstract description 11
- 239000011521 glass Substances 0.000 abstract description 6
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 6
- 238000007669 thermal treatment Methods 0.000 abstract 3
- 239000010410 layer Substances 0.000 description 18
- 239000010408 film Substances 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 9
- 238000007740 vapor deposition Methods 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 6
- 238000001704 evaporation Methods 0.000 description 5
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 230000006911 nucleation Effects 0.000 description 3
- 238000010899 nucleation Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000009834 vaporization Methods 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体素子の製造方法に関する。
ガラス、石英等の絶縁性非晶質基板や、ＮＳＣ等の絶縁
性非晶質島上に高性能な半導体素子（例えハ薄膜トラン
ジスタ等）を形成する試みが成されている。特に近年、
大型で高解像度の液晶表示パネルや高速、高解像度の密
着型イメージセンナ等のニーズが高まるにつれて、上述
の様な高性能な半導体素子の実現が急務となっている。
性非晶質島上に高性能な半導体素子（例えハ薄膜トラン
ジスタ等）を形成する試みが成されている。特に近年、
大型で高解像度の液晶表示パネルや高速、高解像度の密
着型イメージセンナ等のニーズが高まるにつれて、上述
の様な高性能な半導体素子の実現が急務となっている。
絶縁性非晶質材料上に薄膜トランジスタ（ＴＰＴ）を形
成する場合を例にとると、（１）プラズマＣＶＤ法によ
る非晶質シリコンを素子材としたＴＦＴｌ（２）減圧Ｃ
ＶＤ法による多結晶シリコンを素子材としたＴＰＴが液
晶パネル等に用いられ、実用化されている。ところが、
これらの材料は移動度カ低り、（非晶質シリコン約１
ｃｍ″／Ｖψ５ｅｃ１多結晶シリコン約１多結晶シリコ
ン約１０ラそこで、大粒径（〜数十μｍ程度）の多結晶
シリコンを固相成長させる方法が注目され、研究が進め
られている。（Ｔｈｉｎ ５ｏｌｉｄ Ｆｉｌｍｓ
、 １００ （１９８３）Ｐ、２２７、ＪＪＡＰ
Ｖｏｌ、２５° Ｎｏ、２ （１９８Ｂ）Ｐ。
成する場合を例にとると、（１）プラズマＣＶＤ法によ
る非晶質シリコンを素子材としたＴＦＴｌ（２）減圧Ｃ
ＶＤ法による多結晶シリコンを素子材としたＴＰＴが液
晶パネル等に用いられ、実用化されている。ところが、
これらの材料は移動度カ低り、（非晶質シリコン約１
ｃｍ″／Ｖψ５ｅｃ１多結晶シリコン約１多結晶シリコ
ン約１０ラそこで、大粒径（〜数十μｍ程度）の多結晶
シリコンを固相成長させる方法が注目され、研究が進め
られている。（Ｔｈｉｎ ５ｏｌｉｄ Ｆｉｌｍｓ
、 １００ （１９８３）Ｐ、２２７、ＪＪＡＰ
Ｖｏｌ、２５° Ｎｏ、２ （１９８Ｂ）Ｐ。
Ｌ１２１）
〔発明が解決しようとする課題〕
しかし、従来技術では、多結晶シリコンの粒径の大きさ
、結晶粒界が存在する場所を十分に制御することが困難
であり、仮に、１００μｍ程度の大粒径の多結晶シリコ
ンが形成できたとしても、結晶粒の内部に形成されたＴ
ＰＴとたまたま結晶粒界部にＴＰＴのチャンネル領域が
位置したＴＰＴとで、ＴＰＴの特性が大幅に異なること
から、ＴＰＴで構成された走査回路の動作速度が、特性
の悪い、粒界部に位置するＴＰＴの特性で制限されたり
、最悪の場合は回路が動作しない等の重大な問題が発生
した。
、結晶粒界が存在する場所を十分に制御することが困難
であり、仮に、１００μｍ程度の大粒径の多結晶シリコ
ンが形成できたとしても、結晶粒の内部に形成されたＴ
ＰＴとたまたま結晶粒界部にＴＰＴのチャンネル領域が
位置したＴＰＴとで、ＴＰＴの特性が大幅に異なること
から、ＴＰＴで構成された走査回路の動作速度が、特性
の悪い、粒界部に位置するＴＰＴの特性で制限されたり
、最悪の場合は回路が動作しない等の重大な問題が発生
した。
本発明の半導体素子の製造方法は、絶縁性非晶質材料上
に多結晶シリコンを形成し、該多結晶シリコンを島状に
パターン形成し、シリコンの島を形成する第一の工程、
該絶縁性非晶質材料及び該シリコンの島上に、シリコン
を主体とする非晶質材料層を形成する第二の工程、熱処
理により該シリコンの島を核にして該非晶質材料層を結
晶化する第三の工程、第三の工程で形成された多結晶層
の結晶粒界部を除く結晶領域内に薄膜トランジスタ等の
半導体素子を形成する第四の工程を少なくとも有するこ
とを特徴とする。
に多結晶シリコンを形成し、該多結晶シリコンを島状に
パターン形成し、シリコンの島を形成する第一の工程、
該絶縁性非晶質材料及び該シリコンの島上に、シリコン
を主体とする非晶質材料層を形成する第二の工程、熱処
理により該シリコンの島を核にして該非晶質材料層を結
晶化する第三の工程、第三の工程で形成された多結晶層
の結晶粒界部を除く結晶領域内に薄膜トランジスタ等の
半導体素子を形成する第四の工程を少なくとも有するこ
とを特徴とする。
第１図及び第２図は、本発明の実施例における半導体素
子の製造工程図であり、第１図は断面図を、第２図は平
面図を示す。尚、本実施例では、半導体素子としてＴＰ
Ｔ （薄膜トランジスタ）を形成する場合を例として採
り上げている。
子の製造工程図であり、第１図は断面図を、第２図は平
面図を示す。尚、本実施例では、半導体素子としてＴＰ
Ｔ （薄膜トランジスタ）を形成する場合を例として採
り上げている。
第１図及び第２図において（ａ）は、ガラス、石英等の
絶縁性非晶質基板、若しくは、ＮＳＣ等の絶縁性非晶質
層などの絶縁性非晶質材料１０１上に、多結晶シリコン
を形成し、該多結晶シリコンを島状１０２にパターン形
成し、シリ・コンの島を形成する工程である。（ｂ）は
、該絶縁性非晶質材料１０１及び該シリコンの島１０２
上に、シリコンを主体とする非晶質材料層１０３を形成
する工程である。該非晶質材料は、プラズマＣＶＤ法、
蒸着法、分子線成長法（ＭＢＥ法）、 電子ビーム（Ｅ
Ｂ）蒸着法、スパッタ法、ＣＶＤ法等の様々な方法で非
晶質シリコン膜を成膜する方法と、微結晶シリコン（μ
ｃ −Ｓ ｉ ） 、多結晶シリコ７（ｐｏｌｙ−３ｔ
）等をプラズマＣＶＤ法、ＣＶＤ法、蒸着法、ＭＢＥ法
、ＥＢ蒸着法、スパッタ法等の方法で形成後、Ｓ １１
Ａｒ、Ｂ％ ＰｓＮｓ Ｈｅ５Ｎｅｓ Ｋｒ１Ｈ等の元
素をイオン打ち込みすることで、該微結晶シリコン、多
結晶シリコン等を一部若しくは全て非晶質化する等の方
法で非晶質シリコン層を形成する方法がある。
絶縁性非晶質基板、若しくは、ＮＳＣ等の絶縁性非晶質
層などの絶縁性非晶質材料１０１上に、多結晶シリコン
を形成し、該多結晶シリコンを島状１０２にパターン形
成し、シリ・コンの島を形成する工程である。（ｂ）は
、該絶縁性非晶質材料１０１及び該シリコンの島１０２
上に、シリコンを主体とする非晶質材料層１０３を形成
する工程である。該非晶質材料は、プラズマＣＶＤ法、
蒸着法、分子線成長法（ＭＢＥ法）、 電子ビーム（Ｅ
Ｂ）蒸着法、スパッタ法、ＣＶＤ法等の様々な方法で非
晶質シリコン膜を成膜する方法と、微結晶シリコン（μ
ｃ −Ｓ ｉ ） 、多結晶シリコ７（ｐｏｌｙ−３ｔ
）等をプラズマＣＶＤ法、ＣＶＤ法、蒸着法、ＭＢＥ法
、ＥＢ蒸着法、スパッタ法等の方法で形成後、Ｓ １１
Ａｒ、Ｂ％ ＰｓＮｓ Ｈｅ５Ｎｅｓ Ｋｒ１Ｈ等の元
素をイオン打ち込みすることで、該微結晶シリコン、多
結晶シリコン等を一部若しくは全て非晶質化する等の方
法で非晶質シリコン層を形成する方法がある。
（Ｃ）は、熱処理により該シリコンの島１０２を咳とし
て、該非晶質シリコン層１０３を結晶化する工程であり
、１０４は結晶粒を、１０５は結晶粒界（ダレインバウ
ンダリー）を示す。結晶粒界は島１０２を中心としたほ
ぼ円形になる。熱処理の温度及び時間は該非晶質シリコ
ン層１０３の形成方法によって最適条件が異なる。熱処
理温度は５００°Ｃ〜９００＠Ｃの間に最適値が存在す
るが、熱処理温度が高くなると、結晶成長に要する時間
が短くなるが、一方、該シリコンの島１０２以外の部分
でも核の生成及゛び結晶成長が起こり易くなり、その結
果、一つのシリコンの島１０２に一つの結晶粒を成長さ
せるという制御が困難になる。又、熱処理温度が低いと
、シリコンの島を核とした選択的な多結晶化は起こり易
（なるものの多結晶化に要する時間が、極端に長くなる
ことから、熱処理温度は、５５０＠Ｃ〜７００＠ｃ程度
が望ましく、又、実用的である。又、熱処理に要する時
（すなわち、多結晶化に要する時間）は、同一の熱処理
温度でも１、該非晶質シリコン層１０３の形成方法によ
って異なる。例えば、プラズマＣＶＤ法、ＣＶＤ法等で
形成された非晶質シリコンは６００°Ｃ程度の熱処理で
は多結晶化が起こり難＜、７００１Ｃ程度の高温で十時
間以上の熱処理時間が必要で、シリコンの島以外からの
核生成、結晶成長も起こり易い。一方、該非晶質シリコ
ン層１０３を蒸着法、ＥＢ蒸看法、分子線成長法等で形
成した場合、６００°Ｃ程度の比較的低温の熱処理で多
結晶化が起こり、多結晶化に要する時間も数時間程度で
済み、シリコンの島を核とした選択的な結晶成長が成さ
れ易い。尚、シリコンの島を設けた結果は、上述の様な
選択的な結晶成長により、結晶粒界の位置を制御する効
果以外にも、多結晶化に要する時間を短縮する効果も在
り、熱処理温度が低い場合はど、時間の短縮化に効果が
育る。上述の熱処理時間はシリコンの島が存在する場合
の時間を示しであるが、シリコンの島が存在しない場合
と比べて、６００°Ｃの熱処理の場合で、約半分に時間
が短縮される。（ｄ）は、工程（、Ｃ）で形成された多
結晶シリコン層の結晶粒界部を除く結晶領域内にＴＰＴ
等の素子を形成する工程である。尚、−点鎖線１１２は
結晶粒界が存在した場所を示している。１０６はゲート
絶縁膜、１０７はゲー）［極、 １０８はソース・ド
レイン領域、１０９層間絶縁層、１１０はコンタクト穴
、１１１は配線である。ＴＰＴ形成形成−例としては、
工程（Ｃ）で形成された多結晶シリコン層をパターンニ
ングし、続いて、ゲート絶縁［１０８を形成する。該ゲ
ート絶縁膜は、熱酸化法により形成する方法（高温プロ
セス）とＣＶＤ法若しくはプラズマＣＶＤ法等で２００
’Ｃ〜５００°Ｃ程度の比較的低温で形成する方法（低
温プロセス）がある。低温プロセスでは、基板として安
価なガラス基板を使用できる為、大型な液晶表示パネル
、密着型イメージセンナ等の半導体ＨＣを低コストで作
製できる。続いて、ゲート電柵１０７を形成後、ソース
・ドレイ７ ｆｒｔ域１０８をイオンインプラ、熱拡散
、プラズマドーピング等の方法で形成し、層間絶縁層１
０９をＣＶＤ法、スパッタ法、プラズマＣＶＤ法等の方
法で形成後、該層間絶縁層１０９にコンタクト穴１１０
を開け、配線１１１を形成することでＴＰＴが形成され
る。尚、ＴＦＴのソース・ドレイン領域は結晶粒界を含
んでいても問題とならない場合もあるが、チャンネル領
域に粒界部が存在しないことが重要である。
て、該非晶質シリコン層１０３を結晶化する工程であり
、１０４は結晶粒を、１０５は結晶粒界（ダレインバウ
ンダリー）を示す。結晶粒界は島１０２を中心としたほ
ぼ円形になる。熱処理の温度及び時間は該非晶質シリコ
ン層１０３の形成方法によって最適条件が異なる。熱処
理温度は５００°Ｃ〜９００＠Ｃの間に最適値が存在す
るが、熱処理温度が高くなると、結晶成長に要する時間
が短くなるが、一方、該シリコンの島１０２以外の部分
でも核の生成及゛び結晶成長が起こり易くなり、その結
果、一つのシリコンの島１０２に一つの結晶粒を成長さ
せるという制御が困難になる。又、熱処理温度が低いと
、シリコンの島を核とした選択的な多結晶化は起こり易
（なるものの多結晶化に要する時間が、極端に長くなる
ことから、熱処理温度は、５５０＠Ｃ〜７００＠ｃ程度
が望ましく、又、実用的である。又、熱処理に要する時
（すなわち、多結晶化に要する時間）は、同一の熱処理
温度でも１、該非晶質シリコン層１０３の形成方法によ
って異なる。例えば、プラズマＣＶＤ法、ＣＶＤ法等で
形成された非晶質シリコンは６００°Ｃ程度の熱処理で
は多結晶化が起こり難＜、７００１Ｃ程度の高温で十時
間以上の熱処理時間が必要で、シリコンの島以外からの
核生成、結晶成長も起こり易い。一方、該非晶質シリコ
ン層１０３を蒸着法、ＥＢ蒸看法、分子線成長法等で形
成した場合、６００°Ｃ程度の比較的低温の熱処理で多
結晶化が起こり、多結晶化に要する時間も数時間程度で
済み、シリコンの島を核とした選択的な結晶成長が成さ
れ易い。尚、シリコンの島を設けた結果は、上述の様な
選択的な結晶成長により、結晶粒界の位置を制御する効
果以外にも、多結晶化に要する時間を短縮する効果も在
り、熱処理温度が低い場合はど、時間の短縮化に効果が
育る。上述の熱処理時間はシリコンの島が存在する場合
の時間を示しであるが、シリコンの島が存在しない場合
と比べて、６００°Ｃの熱処理の場合で、約半分に時間
が短縮される。（ｄ）は、工程（、Ｃ）で形成された多
結晶シリコン層の結晶粒界部を除く結晶領域内にＴＰＴ
等の素子を形成する工程である。尚、−点鎖線１１２は
結晶粒界が存在した場所を示している。１０６はゲート
絶縁膜、１０７はゲー）［極、 １０８はソース・ド
レイン領域、１０９層間絶縁層、１１０はコンタクト穴
、１１１は配線である。ＴＰＴ形成形成−例としては、
工程（Ｃ）で形成された多結晶シリコン層をパターンニ
ングし、続いて、ゲート絶縁［１０８を形成する。該ゲ
ート絶縁膜は、熱酸化法により形成する方法（高温プロ
セス）とＣＶＤ法若しくはプラズマＣＶＤ法等で２００
’Ｃ〜５００°Ｃ程度の比較的低温で形成する方法（低
温プロセス）がある。低温プロセスでは、基板として安
価なガラス基板を使用できる為、大型な液晶表示パネル
、密着型イメージセンナ等の半導体ＨＣを低コストで作
製できる。続いて、ゲート電柵１０７を形成後、ソース
・ドレイ７ ｆｒｔ域１０８をイオンインプラ、熱拡散
、プラズマドーピング等の方法で形成し、層間絶縁層１
０９をＣＶＤ法、スパッタ法、プラズマＣＶＤ法等の方
法で形成後、該層間絶縁層１０９にコンタクト穴１１０
を開け、配線１１１を形成することでＴＰＴが形成され
る。尚、ＴＦＴのソース・ドレイン領域は結晶粒界を含
んでいても問題とならない場合もあるが、チャンネル領
域に粒界部が存在しないことが重要である。
続いて、本発明に基づく半導体素子の製造方法により作
製したＴＰＴの特性について述べる。本発明で作製した
ＮチャンネルＴＦＴの移動度は、３００〜５００ｃｍ”
／Ｖｅ ｓｅｃ程度になり、シリコンの島１０２と島
の中央付近から離れた所にＴＰＴのチャンネル領域が位
置する様に、ＴＰＴを配置することで、基板内でのＴＰ
Ｔ特性のばらつきを大きく押さえることができた。これ
らの特性は、結晶シリコンウェーハーに形成したＭＯＳ
トランジスタの特性に迫る良好な特性である。
製したＴＰＴの特性について述べる。本発明で作製した
ＮチャンネルＴＦＴの移動度は、３００〜５００ｃｍ”
／Ｖｅ ｓｅｃ程度になり、シリコンの島１０２と島
の中央付近から離れた所にＴＰＴのチャンネル領域が位
置する様に、ＴＰＴを配置することで、基板内でのＴＰ
Ｔ特性のばらつきを大きく押さえることができた。これ
らの特性は、結晶シリコンウェーハーに形成したＭＯＳ
トランジスタの特性に迫る良好な特性である。
本発明の製造方法によれば、結晶粒界の位置を制御でき
る為、第３図３０１に示した特性を再現性、及び均一性
良く実現できる。
る為、第３図３０１に示した特性を再現性、及び均一性
良く実現できる。
尚、本発明の半導体素子の製造方法のポイントは、一つ
のシリコンの島１０２を核として、一つの結晶粒を成長
させることで結晶粒界の位置を制御することにあるが、
この様な制御を十分に行なう為には、工程（ａ）で形成
されるシリコンの島１０２の形成方法及びその寸法、島
の間隔等が特に重要なパラメータとなることが判った。
のシリコンの島１０２を核として、一つの結晶粒を成長
させることで結晶粒界の位置を制御することにあるが、
この様な制御を十分に行なう為には、工程（ａ）で形成
されるシリコンの島１０２の形成方法及びその寸法、島
の間隔等が特に重要なパラメータとなることが判った。
以下にその結果を述べることにする。
まず、核となる島１０２の材料に関しては、当然単結晶
シリコンが最も望ましいが、多結晶シリコンであっても
、そ、の形成方法等を最適化することで、一つの多結晶
シリコンの島に対して一つの結晶粒を成長させることが
可能となった。その場合、特に重要となるパラメータは
多結晶シリコンの配向性及びその結晶粒径と、島の寸法
である。
シリコンが最も望ましいが、多結晶シリコンであっても
、そ、の形成方法等を最適化することで、一つの多結晶
シリコンの島に対して一つの結晶粒を成長させることが
可能となった。その場合、特に重要となるパラメータは
多結晶シリコンの配向性及びその結晶粒径と、島の寸法
である。
すなわち、多結晶シリコンの結晶の配向性が良い程、又
、その結晶粒径が大きい程、又、島の寸法が小さい程、
一つの島に対する複数の結晶粒の成長が起こり難くなり
、一つの島に対して一つの結晶粒が成長する様になる。
、その結晶粒径が大きい程、又、島の寸法が小さい程、
一つの島に対する複数の結晶粒の成長が起こり難くなり
、一つの島に対して一つの結晶粒が成長する様になる。
多結晶シリコン１０２の形成方法としては、ＣＶＤ法等
で多結晶シリコン膜を形成させる方法の他に、プラズマ
ＣＶＤ法、蒸着法、Ｍ Ｂ Ｅ法、ＥＢ蒸着法、スパッ
タ法、ＣＶＤ法等の様々な方法で非晶質シリコン膜を成
膜し、熱処理によって多結晶化する方法、微結晶シリコ
ン、多結晶シリフン等をプラズマＣＶＤ法、ＣＶＤ法、
蒸着法、ＭＢＥ法、ＥＢ蒸看法、スパッタ法、等の方法
で形成後、Ｓ １１Ａｒ１Ｂ％ Ｐ％ Ｎ、Ｉ（ｅ、
Ｎ６．、Ｋｒ５Ｈ等の元素をイオン打ち込みすることで
、該微結晶シリコン、多結晶シリコン等を一部若しくは
全て非晶質化した後で、熱処理によって結晶化する方法
等がある。ＣＶＤ法で直かに多結晶シリコンを形成した
場合と比べて、非晶質シリコンを熱処理によって多結晶
化した膜のほうが、結晶の配向性が良好で、しかも結晶
粒径が大きいことから、シリコンの島１０２の形成方法
として作動である。中でも、蒸着法、ＥＢ蒸看法、ＭＢ
Ｅ法等で形成した非晶質シリコンをｅｏｏ＠ｃ程度で熱
処理することによって得られる、多結晶シリコンは、粒
径を１００μｍ以上にすることも可能で、又、結晶の配
向性も良好であることから、シリコンの島１０２に単結
晶シリコンを用いた場合とほぼ同等の効果が得られる。
で多結晶シリコン膜を形成させる方法の他に、プラズマ
ＣＶＤ法、蒸着法、Ｍ Ｂ Ｅ法、ＥＢ蒸着法、スパッ
タ法、ＣＶＤ法等の様々な方法で非晶質シリコン膜を成
膜し、熱処理によって多結晶化する方法、微結晶シリコ
ン、多結晶シリフン等をプラズマＣＶＤ法、ＣＶＤ法、
蒸着法、ＭＢＥ法、ＥＢ蒸看法、スパッタ法、等の方法
で形成後、Ｓ １１Ａｒ１Ｂ％ Ｐ％ Ｎ、Ｉ（ｅ、
Ｎ６．、Ｋｒ５Ｈ等の元素をイオン打ち込みすることで
、該微結晶シリコン、多結晶シリコン等を一部若しくは
全て非晶質化した後で、熱処理によって結晶化する方法
等がある。ＣＶＤ法で直かに多結晶シリコンを形成した
場合と比べて、非晶質シリコンを熱処理によって多結晶
化した膜のほうが、結晶の配向性が良好で、しかも結晶
粒径が大きいことから、シリコンの島１０２の形成方法
として作動である。中でも、蒸着法、ＥＢ蒸看法、ＭＢ
Ｅ法等で形成した非晶質シリコンをｅｏｏ＠ｃ程度で熱
処理することによって得られる、多結晶シリコンは、粒
径を１００μｍ以上にすることも可能で、又、結晶の配
向性も良好であることから、シリコンの島１０２に単結
晶シリコンを用いた場合とほぼ同等の効果が得られる。
又、シリコンの島１０２０寸法に関しては、パターン寸
法を小さくする程１つの島に対して複数の核生成、結晶
成長が起こり難（なる。島の寸法を１μｍ角程度以下に
すれば、島をＣＶＤ法多結晶シリコン（他の方法と比べ
て、結晶粒径が小さく、配向性も良好でない。）で、形
成した場合でも、１つの島に対する１つの結晶粒の選択
的成長が再現性良く起こ゛る様になる。又、上述の様に
島となる多結晶シリコンの配向性を向上させ、結晶粒を
増大させる方法を用いれば、島の寸法を少なくとも１０
μｍ角程度まで大きくしても上述の選択的成長が起こる
様になる。尚、シリコンの島１０２の形状としては、こ
れまで述べた様な正方形に限らず、様々な形状が考えら
れる。島１０２を中心に結晶粒をほぼ円形に成長させる
ことと、島に角が存在すると、その部分から結晶成長が
起こり易い（１つの島に多結晶が成長し易い）ことなど
の理由から、島の形状は四角形よりもむしろ円形のほう
が望ましい。又、シリコンの島１０２の膜厚は、１００
人〜２０００λ程度の間に最適値が存在するが膜厚が２
０００人近（になると、段差部で該非晶質材料層１０３
にクラックが入ったり、段差部から複数の結晶成長が起
こり易くなることから、１００人〜１０００λ程度が、
望ましい。又、該シリコンの島１０２にテーパーをつけ
ることで、上述の問題を低減する方法も作動である。
法を小さくする程１つの島に対して複数の核生成、結晶
成長が起こり難（なる。島の寸法を１μｍ角程度以下に
すれば、島をＣＶＤ法多結晶シリコン（他の方法と比べ
て、結晶粒径が小さく、配向性も良好でない。）で、形
成した場合でも、１つの島に対する１つの結晶粒の選択
的成長が再現性良く起こ゛る様になる。又、上述の様に
島となる多結晶シリコンの配向性を向上させ、結晶粒を
増大させる方法を用いれば、島の寸法を少なくとも１０
μｍ角程度まで大きくしても上述の選択的成長が起こる
様になる。尚、シリコンの島１０２の形状としては、こ
れまで述べた様な正方形に限らず、様々な形状が考えら
れる。島１０２を中心に結晶粒をほぼ円形に成長させる
ことと、島に角が存在すると、その部分から結晶成長が
起こり易い（１つの島に多結晶が成長し易い）ことなど
の理由から、島の形状は四角形よりもむしろ円形のほう
が望ましい。又、シリコンの島１０２の膜厚は、１００
人〜２０００λ程度の間に最適値が存在するが膜厚が２
０００人近（になると、段差部で該非晶質材料層１０３
にクラックが入ったり、段差部から複数の結晶成長が起
こり易くなることから、１００人〜１０００λ程度が、
望ましい。又、該シリコンの島１０２にテーパーをつけ
ることで、上述の問題を低減する方法も作動である。
又、シリコンの島１０２の間隔に関しては、その値を変
えることで、工Ｆｌ （ｃ ）で形成される多結晶シリ
コンの粒径及び結晶粒界の位置を制御することができる
。すなわち、シリコンの島１０２を咳として結晶成長が
起こり、結晶は島１０２を中心としたほぼ円形を成して
成長してゆき、周囲の島から成長してきた結晶粒と衝突
して、そこに結晶粒界を形成する。その結果、結晶粒界
は島と島のほぼ中央に位置することになり、結晶粒界が
できる位置及び結晶粒径を制御できる。
えることで、工Ｆｌ （ｃ ）で形成される多結晶シリ
コンの粒径及び結晶粒界の位置を制御することができる
。すなわち、シリコンの島１０２を咳として結晶成長が
起こり、結晶は島１０２を中心としたほぼ円形を成して
成長してゆき、周囲の島から成長してきた結晶粒と衝突
して、そこに結晶粒界を形成する。その結果、結晶粒界
は島と島のほぼ中央に位置することになり、結晶粒界が
できる位置及び結晶粒径を制御できる。
以上述べた様に、本発明によれば、多結晶シリコンの粒
径の大きさ、結晶粒界が存在する場所を十分に制御でき
る様になり、ＴＦＴ等の半導体素子を結晶粒界部を避け
て、結晶粒内部の結晶領域に選択的に形成することが可
能となった。その結果、単結晶シリコンウェーハーに形
成したＭＯＳトランジスタに迫る特性が実現され、高性
能で大型の液晶表示パネル、密着型イメージセンナ等が
実現された。
径の大きさ、結晶粒界が存在する場所を十分に制御でき
る様になり、ＴＦＴ等の半導体素子を結晶粒界部を避け
て、結晶粒内部の結晶領域に選択的に形成することが可
能となった。その結果、単結晶シリコンウェーハーに形
成したＭＯＳトランジスタに迫る特性が実現され、高性
能で大型の液晶表示パネル、密着型イメージセンナ等が
実現された。
さらに、基板として安価なガラス基板を用い、工程（ｂ
）で蒸菅法、ＥＩ３蒸着法、ＭＢＥ法等で非晶質シリコ
ン層を形成し、工程（Ｃ）で、６００°Ｃ程度の低温処
理で多結晶化を行ない、工程（ｄ）では低温プロセス（
ＣＶＤ法、プラズマＣＶＤ法、スパッタ法等）でゲート
絶縁膜を形成する方法等によって、ガラス基板上にＭＯ
Ｓ）ランジスタに迫る、高性能な半導体素子を作製でき
る様になった。これは、液晶表示パネル、密＠型イメー
ジセ／す等の半導体装置の高性能化、大型化と低コスト
化を同時に実現できたことになり、極めて画期的なこと
である。
）で蒸菅法、ＥＩ３蒸着法、ＭＢＥ法等で非晶質シリコ
ン層を形成し、工程（Ｃ）で、６００°Ｃ程度の低温処
理で多結晶化を行ない、工程（ｄ）では低温プロセス（
ＣＶＤ法、プラズマＣＶＤ法、スパッタ法等）でゲート
絶縁膜を形成する方法等によって、ガラス基板上にＭＯ
Ｓ）ランジスタに迫る、高性能な半導体素子を作製でき
る様になった。これは、液晶表示パネル、密＠型イメー
ジセ／す等の半導体装置の高性能化、大型化と低コスト
化を同時に実現できたことになり、極めて画期的なこと
である。
第１図（ａ） 〜（ｄ）及び、第２図 （ａ）〜（ｄ）
は本発明の実施例の半導体素子の製造工程図である。第
１図（ａ）〜（ｄ）は断面図を、第２図（ａ）〜（ｄ）
は平面図を示す。 １０１・・・絶縁性非晶質材料 １０２・・・シリコンの島 １０３・・・非晶質層 １０４・・・結晶粒 １０５・・・結晶粒界 １０６・・・ゲート絶縁膜 １０７・・・ゲート電極 １０８・・・ソース・ドレイン領域 １１１・・・配線 以 上 出願人 セイコーエプソン株式会社 ノρλ シフコン−ふ （α）−１−一一一一一一一一一一、−ノ０／ 第１ 図 （１７） ズ ｘｘｘ に 、ｙ ｘｘ
／第２図 第２図
は本発明の実施例の半導体素子の製造工程図である。第
１図（ａ）〜（ｄ）は断面図を、第２図（ａ）〜（ｄ）
は平面図を示す。 １０１・・・絶縁性非晶質材料 １０２・・・シリコンの島 １０３・・・非晶質層 １０４・・・結晶粒 １０５・・・結晶粒界 １０６・・・ゲート絶縁膜 １０７・・・ゲート電極 １０８・・・ソース・ドレイン領域 １１１・・・配線 以 上 出願人 セイコーエプソン株式会社 ノρλ シフコン−ふ （α）−１−一一一一一一一一一一、−ノ０／ 第１ 図 （１７） ズ ｘｘｘ に 、ｙ ｘｘ
／第２図 第２図
Claims (1)
- （１）絶縁性非晶質材料上に多結晶シリコンを形成し、
該多結晶シリコンを島状にパターン形成してシリコンの
島を形成する第一の工程、該絶縁性非晶質材料及び該シ
リコンの島上に、シリコンを主体とする非晶質材料層を
形成する第二の工程、熱処理により、該シリコンの島を
核にして該非晶質材料層を結晶化する第三の工程、第三
の工程で形成された多結晶層の結晶粒界部を除く結晶領
域内に薄膜トランジスタ等の半導体素子を形成する第四
の工程を少なくとも有することを特徴とする半導体素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012044A JP2638869B2 (ja) | 1988-01-22 | 1988-01-22 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012044A JP2638869B2 (ja) | 1988-01-22 | 1988-01-22 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01187874A true JPH01187874A (ja) | 1989-07-27 |
| JP2638869B2 JP2638869B2 (ja) | 1997-08-06 |
Family
ID=11794597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63012044A Expired - Lifetime JP2638869B2 (ja) | 1988-01-22 | 1988-01-22 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638869B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5879977A (en) * | 1993-02-15 | 1999-03-09 | Semiconductor Energy Laboratory Co., Ltd. | Process for fabricating a thin film transistor semiconductor device |
| US5985704A (en) * | 1993-07-27 | 1999-11-16 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59148322A (ja) * | 1983-02-14 | 1984-08-25 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| JPS62122172A (ja) * | 1985-11-21 | 1987-06-03 | Sony Corp | 半導体装置の製造方法 |
-
1988
- 1988-01-22 JP JP63012044A patent/JP2638869B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59148322A (ja) * | 1983-02-14 | 1984-08-25 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| JPS62122172A (ja) * | 1985-11-21 | 1987-06-03 | Sony Corp | 半導体装置の製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5879977A (en) * | 1993-02-15 | 1999-03-09 | Semiconductor Energy Laboratory Co., Ltd. | Process for fabricating a thin film transistor semiconductor device |
| US6110770A (en) * | 1993-02-15 | 2000-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor and process for fabricating the same |
| US6451638B1 (en) | 1993-02-15 | 2002-09-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor and process for fabricating the same |
| US5985704A (en) * | 1993-07-27 | 1999-11-16 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| US6171890B1 (en) | 1993-07-27 | 2001-01-09 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| US6599359B2 (en) | 1993-07-27 | 2003-07-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2638869B2 (ja) | 1997-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02140915A (ja) | 半導体装置の製造方法 | |
| US7157737B2 (en) | Structures with seeded single-crystal domains | |
| JPH113860A (ja) | 薄膜トランジスタの製造方法 | |
| JPH02103925A (ja) | 半導体装置の製造方法 | |
| JPH01187875A (ja) | 半導体素子の製造方法 | |
| JPH02283036A (ja) | 半導体装置の製造方法 | |
| JPH01187874A (ja) | 半導体素子の製造方法 | |
| JPH0322540A (ja) | 半導体装置の製造方法 | |
| JPH02275641A (ja) | 半導体装置の製造方法 | |
| JP2876598B2 (ja) | 半導体装置の製造方法 | |
| JPH07249574A (ja) | 半導体作製方法および薄膜トランジスタ作製方法 | |
| JP2822394B2 (ja) | 半導体装置の製造方法 | |
| JP2638868B2 (ja) | 半導体装置の製造方法 | |
| US7749873B2 (en) | Polycrystalline silicon layer, flat panel display using the same, and methods of fabricating the same | |
| JPH01276617A (ja) | 半導体装置の製造方法 | |
| JP3093762B2 (ja) | 半導体装置の製造方法 | |
| JP2699578B2 (ja) | 半導体薄膜の製造方法およびこれを用いた薄膜トランジスタの製造方法 | |
| JPH0360043A (ja) | 半導体薄膜の製造方法およびその半導体薄膜を用いた薄膜トランジスタの製造方法 | |
| JP2645663B2 (ja) | 薄膜半導体装置とその製造方法 | |
| JPH01276616A (ja) | 半導体装置の製造方法 | |
| JPH0786601A (ja) | 多結晶シリコンｍｏｓトランジスタ及びその製造方法 | |
| JPH05121440A (ja) | 薄膜トランジスタの製造方法 | |
| JP2001176796A (ja) | 半導体膜の形成方法および半導体装置 | |
| JP2867402B2 (ja) | 半導体装置の製造方法 | |
| JP2001196598A (ja) | 半導体装置、その製造方法及び液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080425 Year of fee payment: 11 |