JPH07321323A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH07321323A JPH07321323A JP6109233A JP10923394A JPH07321323A JP H07321323 A JPH07321323 A JP H07321323A JP 6109233 A JP6109233 A JP 6109233A JP 10923394 A JP10923394 A JP 10923394A JP H07321323 A JPH07321323 A JP H07321323A
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Abstract
(57)【要約】
【目的】 歩留まり良く、低コストで、性能に優れ信頼
性の高い薄膜トランジスタおよびその製造方法を提供す
る。 【構成】 基板１としてガラス基板を用い、この基板１
上に、半導体層２として多結晶シリコン・ゲルマニウム
を形成する。半導体層２を７００℃以下で熱酸化して形
成した熱酸化膜をゲート絶縁層３とする。ゲート絶縁層
３の上にゲート電極４を形成する。ゲート電極４をマス
クとして用いて、不純物元素の注入５を行った後、熱処
理による活性化を行ってソース領域６およびドレイン領
域７を形成する。その後、絶縁膜８，ソース電極９およ
びドレイン電極１０を形成する。
性の高い薄膜トランジスタおよびその製造方法を提供す
る。 【構成】 基板１としてガラス基板を用い、この基板１
上に、半導体層２として多結晶シリコン・ゲルマニウム
を形成する。半導体層２を７００℃以下で熱酸化して形
成した熱酸化膜をゲート絶縁層３とする。ゲート絶縁層
３の上にゲート電極４を形成する。ゲート電極４をマス
クとして用いて、不純物元素の注入５を行った後、熱処
理による活性化を行ってソース領域６およびドレイン領
域７を形成する。その後、絶縁膜８，ソース電極９およ
びドレイン電極１０を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、液晶を駆動する液晶
表示装置（以下「ＬＣＤ」と略記する）や画像読み取り
用センサやＲＡＭ（Random Access Memory）の負荷等に
用いられている薄膜トランジスタおよびその製造方法に
関するものである。
表示装置（以下「ＬＣＤ」と略記する）や画像読み取り
用センサやＲＡＭ（Random Access Memory）の負荷等に
用いられている薄膜トランジスタおよびその製造方法に
関するものである。
【０００２】
【従来の技術】以下、ＬＣＤ用に開発が進められている
ポリシリコン薄膜トランジスタについて説明する。近
年、薄膜トランジスタを用いた液晶表示の分野では、高
価な石英基板ではなく、安価なガラス基板が使用可能な
比較的低温（概ね６００℃以下）で作成できる多結晶シ
リコン薄膜トランジスタ（以下、「低温poly-Si ＴＦ
Ｔ」と略記する）が注目を集めている。しかしながら、
この低温poly-Si ＴＦＴの重大な課題の一つにゲート絶
縁層が挙げられ、様々なゲート絶縁層の検討が行われて
いる。例えば、「Society of Information Dislay Inte
rnational symposium Digest ofTechnical Papers / Vo
lume XXIV (1993) p.p.387-390 」に記載されている低
温poly-Si ＴＦＴを従来例として、図４を参照しながら
簡単に説明する。
ポリシリコン薄膜トランジスタについて説明する。近
年、薄膜トランジスタを用いた液晶表示の分野では、高
価な石英基板ではなく、安価なガラス基板が使用可能な
比較的低温（概ね６００℃以下）で作成できる多結晶シ
リコン薄膜トランジスタ（以下、「低温poly-Si ＴＦ
Ｔ」と略記する）が注目を集めている。しかしながら、
この低温poly-Si ＴＦＴの重大な課題の一つにゲート絶
縁層が挙げられ、様々なゲート絶縁層の検討が行われて
いる。例えば、「Society of Information Dislay Inte
rnational symposium Digest ofTechnical Papers / Vo
lume XXIV (1993) p.p.387-390 」に記載されている低
温poly-Si ＴＦＴを従来例として、図４を参照しながら
簡単に説明する。
【０００３】この従来の低温poly-Si ＴＦＴの製造方法
は、まず基板１２上に非晶質シリコン層を全面に堆積
後、レーザを照射し基板上の非晶質シリコン層を局所的
に加熱溶融して結晶化させ、多結晶シリコンを得た後、
フォトリソグラフィーとエッチングにより所望の島状の
パターン化された多結晶シリコン層１３を得る（図４
（ａ））。つぎにゲート絶縁層１４としてＥＣＲ−ＣＶ
Ｄ法によりＳｉＯ2 層を形成する（図４（ｂ））。つぎ
に、ゲート電極１５をタンタル（Ｔａ）を用いて形成
し、ゲート電極１５をマスクとして用いて質量分離を行
わないイオンドーピングによりドナーもしくはアクセプ
タとなる不純物を導入してソース領域１６とドレイン領
域１７を形成する（図４（ｃ））。つづいて層間絶縁層
１８を形成し、ソース電極１９およびドレイン電極２０
を形成することにより低温poly-Si ＴＦＴを作製してい
る（図４（ｄ））。
は、まず基板１２上に非晶質シリコン層を全面に堆積
後、レーザを照射し基板上の非晶質シリコン層を局所的
に加熱溶融して結晶化させ、多結晶シリコンを得た後、
フォトリソグラフィーとエッチングにより所望の島状の
パターン化された多結晶シリコン層１３を得る（図４
（ａ））。つぎにゲート絶縁層１４としてＥＣＲ−ＣＶ
Ｄ法によりＳｉＯ2 層を形成する（図４（ｂ））。つぎ
に、ゲート電極１５をタンタル（Ｔａ）を用いて形成
し、ゲート電極１５をマスクとして用いて質量分離を行
わないイオンドーピングによりドナーもしくはアクセプ
タとなる不純物を導入してソース領域１６とドレイン領
域１７を形成する（図４（ｃ））。つづいて層間絶縁層
１８を形成し、ソース電極１９およびドレイン電極２０
を形成することにより低温poly-Si ＴＦＴを作製してい
る（図４（ｄ））。
【０００４】また、非晶質シリコンを半導体層として用
いるトランジスタよりもpoly-Si ＴＦＴは大きな電界効
果移動度を有するので、不純物としてボロンもしくはリ
ンを選択的に用いることによりＰチャンネルおよびＮチ
ャンネルトランジスタを選択的に作成可能なので、ＣＭ
ＯＳ回路が形成でき、絵素トランジスタの駆動回路を同
一基板上に作り込むことも可能である（特に図示はしな
い）。
いるトランジスタよりもpoly-Si ＴＦＴは大きな電界効
果移動度を有するので、不純物としてボロンもしくはリ
ンを選択的に用いることによりＰチャンネルおよびＮチ
ャンネルトランジスタを選択的に作成可能なので、ＣＭ
ＯＳ回路が形成でき、絵素トランジスタの駆動回路を同
一基板上に作り込むことも可能である（特に図示はしな
い）。
【０００５】
【発明が解決しようとする課題】上記図４に示す従来の
低温poly-Si ＴＦＴを作製する場合、以下の課題が生じ
る。図４に示した例では、ゲート絶縁層１４としてＥＣ
Ｒ−ＣＶＤ法によるＳｉＯ2 を用いており、ＡＰ−ＣＶ
Ｄ法によるＳｉＯ2 やＬＴＯ（ｌｏｗ ｔｅｍｐｅｒａ
ｔｕｒｅ ｏｘｉｄｅ）に比して特性は良いと主張され
ている。しかしながら、現実にはＥＣＲー ＣＶＤを用い
ても、多結晶シリコン層１３を作成した後、非連続でゲ
ート絶縁層１４としてＳｉＯ2 層の形成を行っているの
で、デバイス特性を左右する最も重要な半導体／絶縁層
界面が非常に不安定にならざるを得ず、ＳｉＯ2 堆積前
の洗浄条件、洗浄後堆積までの待機時間あるいは堆積直
前の雰囲気等様々な条件によっては、半導体／絶縁層界
面準位が著しく悪化するので、薄膜トランジスタとして
の特性が悪化するという重大な課題を有している。
低温poly-Si ＴＦＴを作製する場合、以下の課題が生じ
る。図４に示した例では、ゲート絶縁層１４としてＥＣ
Ｒ−ＣＶＤ法によるＳｉＯ2 を用いており、ＡＰ−ＣＶ
Ｄ法によるＳｉＯ2 やＬＴＯ（ｌｏｗ ｔｅｍｐｅｒａ
ｔｕｒｅ ｏｘｉｄｅ）に比して特性は良いと主張され
ている。しかしながら、現実にはＥＣＲー ＣＶＤを用い
ても、多結晶シリコン層１３を作成した後、非連続でゲ
ート絶縁層１４としてＳｉＯ2 層の形成を行っているの
で、デバイス特性を左右する最も重要な半導体／絶縁層
界面が非常に不安定にならざるを得ず、ＳｉＯ2 堆積前
の洗浄条件、洗浄後堆積までの待機時間あるいは堆積直
前の雰囲気等様々な条件によっては、半導体／絶縁層界
面準位が著しく悪化するので、薄膜トランジスタとして
の特性が悪化するという重大な課題を有している。
【０００６】また、界面準位密度を完全に制御するため
には製造条件を極めて厳密に制御せざるを得ず、製造方
法としては不向きであるばかりでなく、絶縁層を堆積す
ることによって得られるため、絶縁層のピンホール等に
より歩留まりが低いといった課題も有している。一方、
界面準位を制御するため、ＬＳＩの製造に一般的に用い
られている熱酸化膜をゲート絶縁層として利用するには
高価な石英基板を使用せざるを得ず、コスト高を招くと
いう課題を有している。
には製造条件を極めて厳密に制御せざるを得ず、製造方
法としては不向きであるばかりでなく、絶縁層を堆積す
ることによって得られるため、絶縁層のピンホール等に
より歩留まりが低いといった課題も有している。一方、
界面準位を制御するため、ＬＳＩの製造に一般的に用い
られている熱酸化膜をゲート絶縁層として利用するには
高価な石英基板を使用せざるを得ず、コスト高を招くと
いう課題を有している。
【０００７】この発明はかかる点に鑑み、基板として低
コストのガラス基板を使用して、半導体／絶縁層界面を
清浄に保つことができ、歩留まり良く、低コストで、性
能に優れ信頼性の高い薄膜トランジスタおよびその製造
方法を提供することを目的とする。
コストのガラス基板を使用して、半導体／絶縁層界面を
清浄に保つことができ、歩留まり良く、低コストで、性
能に優れ信頼性の高い薄膜トランジスタおよびその製造
方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１記載の薄膜トラ
ンジスタは、絶縁性基板上に形成したソース・ドレイン
領域およびチャネル領域となる半導体層と、この半導体
層の上に形成したゲート絶縁層と、このゲート絶縁層の
上に形成したゲート電極とを備えた薄膜トランジスタで
あって、半導体層はシリコンとゲルマニウムを含む層か
らなるとともに、ゲート絶縁層は半導体層の表面を熱酸
化した熱酸化膜からなることを特徴とする。
ンジスタは、絶縁性基板上に形成したソース・ドレイン
領域およびチャネル領域となる半導体層と、この半導体
層の上に形成したゲート絶縁層と、このゲート絶縁層の
上に形成したゲート電極とを備えた薄膜トランジスタで
あって、半導体層はシリコンとゲルマニウムを含む層か
らなるとともに、ゲート絶縁層は半導体層の表面を熱酸
化した熱酸化膜からなることを特徴とする。
【０００９】請求項２記載の薄膜トランジスタは、請求
項１記載の薄膜トランジスタにおいて、熱酸化膜からな
るゲート絶縁層とゲート電極との間に、他のゲート絶縁
層を設けている。請求項３記載の薄膜トランジスタの製
造方法は、絶縁性基板上にシリコンとゲルマニウムを含
む半導体層を形成する工程と、前記半導体層の表面に熱
酸化膜を形成する工程と、前記熱酸化膜の上部にゲート
電極を形成する工程と、前記半導体層のソース・ドレイ
ンとなる領域にドナーまたはアクセプタとなる不純物を
選択的に導入してソース・ドレイン領域を形成する工程
と、前記半導体層のソース・ドレイン領域と電気的に接
触するソース・ドレイン電極を形成する工程とを含んで
いる。
項１記載の薄膜トランジスタにおいて、熱酸化膜からな
るゲート絶縁層とゲート電極との間に、他のゲート絶縁
層を設けている。請求項３記載の薄膜トランジスタの製
造方法は、絶縁性基板上にシリコンとゲルマニウムを含
む半導体層を形成する工程と、前記半導体層の表面に熱
酸化膜を形成する工程と、前記熱酸化膜の上部にゲート
電極を形成する工程と、前記半導体層のソース・ドレイ
ンとなる領域にドナーまたはアクセプタとなる不純物を
選択的に導入してソース・ドレイン領域を形成する工程
と、前記半導体層のソース・ドレイン領域と電気的に接
触するソース・ドレイン電極を形成する工程とを含んで
いる。
【００１０】請求項４記載の薄膜トランジスタの製造方
法は、請求項３記載の薄膜トランジスタの製造方法にお
いて、絶縁性基板上に非晶質シリコン・ゲルマニウムを
形成した後、レーザによる結晶化を行って多結晶または
単結晶シリコン・ゲルマニウムからなる半導体層を形成
することを特徴とする。請求項５記載の薄膜トランジス
タの製造方法は、請求項３記載の薄膜トランジスタの製
造方法において、絶縁性基板上に非晶質シリコン・ゲル
マニウムを形成した後、熱処理による結晶化を行って多
結晶または単結晶シリコン・ゲルマニウムからなる半導
体層を形成することを特徴とする。
法は、請求項３記載の薄膜トランジスタの製造方法にお
いて、絶縁性基板上に非晶質シリコン・ゲルマニウムを
形成した後、レーザによる結晶化を行って多結晶または
単結晶シリコン・ゲルマニウムからなる半導体層を形成
することを特徴とする。請求項５記載の薄膜トランジス
タの製造方法は、請求項３記載の薄膜トランジスタの製
造方法において、絶縁性基板上に非晶質シリコン・ゲル
マニウムを形成した後、熱処理による結晶化を行って多
結晶または単結晶シリコン・ゲルマニウムからなる半導
体層を形成することを特徴とする。
【００１１】請求項６記載の薄膜トランジスタの製造方
法は、請求項３，４または５記載の薄膜トランジスタの
製造方法において、熱酸化膜の形成は７００℃以下の温
度で行うことを特徴とする。
法は、請求項３，４または５記載の薄膜トランジスタの
製造方法において、熱酸化膜の形成は７００℃以下の温
度で行うことを特徴とする。
【００１２】
【作用】この発明は、半導体層をシリコンとゲルマニウ
ムを含む層とし、この半導体層の表面を熱酸化した熱酸
化膜をゲート絶縁層とすることにより、半導体／絶縁層
界面を清浄に保持でき、薄膜トランジスタを概ね６００
℃以下の低温で形成できるので、低コストのガラス基板
を使用して製造できるだけでなく、歩留まり高く製造で
きる。また、半導体／絶縁層界面を清浄に保持できるた
め、性能と信頼性に優れた薄膜トランジスタを実現でき
る。
ムを含む層とし、この半導体層の表面を熱酸化した熱酸
化膜をゲート絶縁層とすることにより、半導体／絶縁層
界面を清浄に保持でき、薄膜トランジスタを概ね６００
℃以下の低温で形成できるので、低コストのガラス基板
を使用して製造できるだけでなく、歩留まり高く製造で
きる。また、半導体／絶縁層界面を清浄に保持できるた
め、性能と信頼性に優れた薄膜トランジスタを実現でき
る。
【００１３】
〔第１の実施例〕以下、この発明の実施例を図面をもと
に説明する。図１はこの発明の第１の実施例の薄膜トラ
ンジスタの製造方法を説明するための工程断面図であ
り、以下製造方法を順を追って説明する。
に説明する。図１はこの発明の第１の実施例の薄膜トラ
ンジスタの製造方法を説明するための工程断面図であ
り、以下製造方法を順を追って説明する。
【００１４】図には明示しなかったがガラス基板中の不
純物の拡散を防ぐためのバッファ層としてＳｉＯ2 膜を
被着した基板１（コーニング社製＃１７２９ガラス）上
に、例えばジシラン（Ｓｉ2 Ｈ6 ）とゲルマン（ＧｅＨ
4)を原料ガスとして用いたＣＶＤ法により膜厚１００ｎ
ｍで、ゲルマニウム濃度が２５％の非晶質シリコン・ゲ
ルマニウム（以下「a-Ｓｉ0.75Ｇｅ0.25」と略記する）
を形成する。つぎに、このa-Ｓｉ0.75Ｇｅ0.25をトラン
ジスタ素子サイズに、通常のフォトリソグラフィーとエ
ッチングにより島状に微細加工した後、波長３０８ｎｍ
のエキシマ・レーザ光を照射し結晶化を行うことによ
り、半導体層２として多結晶シリコン・ゲルマニウム
（以下「poly- Ｓｉ0.75Ｇｅ0.25」と略記する）を形成
する（図１（ａ））。
純物の拡散を防ぐためのバッファ層としてＳｉＯ2 膜を
被着した基板１（コーニング社製＃１７２９ガラス）上
に、例えばジシラン（Ｓｉ2 Ｈ6 ）とゲルマン（ＧｅＨ
4)を原料ガスとして用いたＣＶＤ法により膜厚１００ｎ
ｍで、ゲルマニウム濃度が２５％の非晶質シリコン・ゲ
ルマニウム（以下「a-Ｓｉ0.75Ｇｅ0.25」と略記する）
を形成する。つぎに、このa-Ｓｉ0.75Ｇｅ0.25をトラン
ジスタ素子サイズに、通常のフォトリソグラフィーとエ
ッチングにより島状に微細加工した後、波長３０８ｎｍ
のエキシマ・レーザ光を照射し結晶化を行うことによ
り、半導体層２として多結晶シリコン・ゲルマニウム
（以下「poly- Ｓｉ0.75Ｇｅ0.25」と略記する）を形成
する（図１（ａ））。
【００１５】つぎに基板を６００℃の炉内で、９５℃に
保持した純水を窒素または酸素ガスでバブリングを行っ
て得られる水蒸気を用いて、半導体層２のpoly- Ｓｉ
0.75Ｇｅ0.25を２時間熱酸化することにより、約１００
ｎｍのゲート絶縁層３（Ｓｉ0. 75Ｇｅ0.25Ｏ2 ）を形成
する（図１（ｂ））。熱酸化膜厚は、シリコン・ゲルマ
ニウム中のゲルマニウム濃度、基板温度、水蒸気源であ
る純水温度とバブリング・ガス流量、酸化時間等の条件
に依存するのはもちろんであるが、シリコン・ゲルマニ
ウム合金を熱酸化する場合は、概ね７００℃以上で酸化
するとゲルマニウムよりもシリコンが選択的に酸化さ
れ、半導体／絶縁層界面にゲルマニウムが析出したり、
酸化膜中にシリコンが多い部分とゲルマニウムが多い部
分とが層状に形成されたりする場合があるので、酸化温
度は慎重に決定する必要がある。すなわち酸化温度は７
００℃以下とし、より望ましくは６００℃以下に設定す
る。
保持した純水を窒素または酸素ガスでバブリングを行っ
て得られる水蒸気を用いて、半導体層２のpoly- Ｓｉ
0.75Ｇｅ0.25を２時間熱酸化することにより、約１００
ｎｍのゲート絶縁層３（Ｓｉ0. 75Ｇｅ0.25Ｏ2 ）を形成
する（図１（ｂ））。熱酸化膜厚は、シリコン・ゲルマ
ニウム中のゲルマニウム濃度、基板温度、水蒸気源であ
る純水温度とバブリング・ガス流量、酸化時間等の条件
に依存するのはもちろんであるが、シリコン・ゲルマニ
ウム合金を熱酸化する場合は、概ね７００℃以上で酸化
するとゲルマニウムよりもシリコンが選択的に酸化さ
れ、半導体／絶縁層界面にゲルマニウムが析出したり、
酸化膜中にシリコンが多い部分とゲルマニウムが多い部
分とが層状に形成されたりする場合があるので、酸化温
度は慎重に決定する必要がある。すなわち酸化温度は７
００℃以下とし、より望ましくは６００℃以下に設定す
る。
【００１６】つぎに、例えばスパッタ法によりクロム
（Ｃｒ）を被着して、フォトリソグラフィーとエッチン
グによりＣｒをパターン化しゲート電極４を形成する。
そしてこの状態のゲート電極４をドーピング時のマスク
として用いて、ソース・ドレイン領域を形成するためド
ナーまたはアクセプタとなる不純物元素の注入５を、質
量分離を行わないイオンドーピング法（あるいは、バケ
ットタイプイオンドープ法；例えばExtended Abstracts
of the 22nd (1990) International Conferenceon Sol
id State Devices and Materials, p. 971 または p.11
97 に記載されている方法である）で行う。その後、３
００〜６００℃程度で熱処理を行って導入された不純物
を活性化してソース領域６およびドレイン領域７を形成
する（図１（ｃ））。
（Ｃｒ）を被着して、フォトリソグラフィーとエッチン
グによりＣｒをパターン化しゲート電極４を形成する。
そしてこの状態のゲート電極４をドーピング時のマスク
として用いて、ソース・ドレイン領域を形成するためド
ナーまたはアクセプタとなる不純物元素の注入５を、質
量分離を行わないイオンドーピング法（あるいは、バケ
ットタイプイオンドープ法；例えばExtended Abstracts
of the 22nd (1990) International Conferenceon Sol
id State Devices and Materials, p. 971 または p.11
97 に記載されている方法である）で行う。その後、３
００〜６００℃程度で熱処理を行って導入された不純物
を活性化してソース領域６およびドレイン領域７を形成
する（図１（ｃ））。
【００１７】つぎに、層間絶縁用として例えばＡＰ- Ｃ
ＶＤ法でＳｉＯ2 膜からなる絶縁膜８を形成し、コンタ
クトホールを形成し、ソース電極９およびドレイン電極
１０として例えばアルミニウム（Ａｌ）をスパッタ法で
堆積し、その後フォトリソグラフィー・エッチングでパ
ターン化することにより、薄膜トランジスタが完成する
（図１（ｄ））。
ＶＤ法でＳｉＯ2 膜からなる絶縁膜８を形成し、コンタ
クトホールを形成し、ソース電極９およびドレイン電極
１０として例えばアルミニウム（Ａｌ）をスパッタ法で
堆積し、その後フォトリソグラフィー・エッチングでパ
ターン化することにより、薄膜トランジスタが完成する
（図１（ｄ））。
【００１８】以上のようにこの実施例によれば、半導体
層２をシリコンとゲルマニウムで形成し、ゲート絶縁層
３を半導体層２を熱酸化した熱酸化膜で形成したことに
より、半導体／絶縁層界面を清浄に保持でき、性能に優
れ信頼性の高い薄膜トランジスタが得られる。また、概
ね６００℃以下の低温で製造できるので、低コストのガ
ラス基板を使用できるだけでなく、歩留まり高く製造で
きる。
層２をシリコンとゲルマニウムで形成し、ゲート絶縁層
３を半導体層２を熱酸化した熱酸化膜で形成したことに
より、半導体／絶縁層界面を清浄に保持でき、性能に優
れ信頼性の高い薄膜トランジスタが得られる。また、概
ね６００℃以下の低温で製造できるので、低コストのガ
ラス基板を使用できるだけでなく、歩留まり高く製造で
きる。
【００１９】なお、水素により多結晶の粒界にあるダン
グリング・ボンドを補償することによりさらに特性が向
上するので水素化工程を付加することが望ましい。水素
化工程は、ソース領域６およびドレイン領域７の形成後
から薄膜トランジスタ完成までのいずれかの時点で、基
板温度３００℃程度で水素プラズマもしくは原子状水素
に曝すことにより水素化を行う。
グリング・ボンドを補償することによりさらに特性が向
上するので水素化工程を付加することが望ましい。水素
化工程は、ソース領域６およびドレイン領域７の形成後
から薄膜トランジスタ完成までのいずれかの時点で、基
板温度３００℃程度で水素プラズマもしくは原子状水素
に曝すことにより水素化を行う。
【００２０】なお、この実施例では、半導体層２として
ゲルマニウム濃度２５％のシリコン・ゲルマニウム合金
を用いたが、この濃度に限定するものではないことはこ
の発明の主旨から明かである。しかしながら、一般に酸
化温度６００℃ではゲルマニウム濃度が高い方が酸化速
度は上がり、酸化時間が短時間で済むとともに、ゲルマ
ニウム濃度が高い方が電界効果移動度も上がるので、ゲ
ルマニウム濃度は高い方が望ましい。また、この実施例
ではスチーム酸化を用いているが、パイロジェニック酸
化やドライ酸化でも良いのはもちろんのことである。
ゲルマニウム濃度２５％のシリコン・ゲルマニウム合金
を用いたが、この濃度に限定するものではないことはこ
の発明の主旨から明かである。しかしながら、一般に酸
化温度６００℃ではゲルマニウム濃度が高い方が酸化速
度は上がり、酸化時間が短時間で済むとともに、ゲルマ
ニウム濃度が高い方が電界効果移動度も上がるので、ゲ
ルマニウム濃度は高い方が望ましい。また、この実施例
ではスチーム酸化を用いているが、パイロジェニック酸
化やドライ酸化でも良いのはもちろんのことである。
【００２１】また、この実施例では、半導体層２とし
て、レーザにより結晶化処理を行った多結晶シリコン・
ゲルマニウムとしたが、単結晶シリコン・ゲルマニウム
でもよい。また、この実施例では、ソース領域６および
ドレイン領域７を形成するための不純物元素の導入をイ
オンドーピング法で行ったが、プラズマドーピング法を
用いてもよい。
て、レーザにより結晶化処理を行った多結晶シリコン・
ゲルマニウムとしたが、単結晶シリコン・ゲルマニウム
でもよい。また、この実施例では、ソース領域６および
ドレイン領域７を形成するための不純物元素の導入をイ
オンドーピング法で行ったが、プラズマドーピング法を
用いてもよい。
【００２２】また、この実施例では、ゲート電極４の材
料にはＣｒ、ソース電極９およびドレイン電極１０の材
料としてＡｌを用いたが、アルミニウム（Ａｌ）、タン
タル（Ｔａ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、
チタン（Ｔｉ）等の金属またはそれらの合金でも良い
し、不純物を多量に含む多結晶シリコンや多結晶シリコ
ン・ゲルマニウム合金やＩＴＯ等の透明導電層等でも良
い。
料にはＣｒ、ソース電極９およびドレイン電極１０の材
料としてＡｌを用いたが、アルミニウム（Ａｌ）、タン
タル（Ｔａ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、
チタン（Ｔｉ）等の金属またはそれらの合金でも良い
し、不純物を多量に含む多結晶シリコンや多結晶シリコ
ン・ゲルマニウム合金やＩＴＯ等の透明導電層等でも良
い。
【００２３】また、オフ特性を改善するためＬＤＤ構造
を採用することも可能である。不純物としてアクセプタ
となるボロンや砒素等、ドナーとしてリンやアルミニウ
ム等を選択的に用いることによりＰチャンネルおよびＮ
チャンネルトランジスタを選択的に作成して、ＣＭＯＳ
回路を基板上につくり込むことも可能であることも言う
までもない。
を採用することも可能である。不純物としてアクセプタ
となるボロンや砒素等、ドナーとしてリンやアルミニウ
ム等を選択的に用いることによりＰチャンネルおよびＮ
チャンネルトランジスタを選択的に作成して、ＣＭＯＳ
回路を基板上につくり込むことも可能であることも言う
までもない。
【００２４】〔第２の実施例〕図２はこの発明の第２の
実施例による薄膜トランジスタの概略断面図であり、こ
の図を用いて説明する。この薄膜トランジスタの製造方
法は、図には特に明示しなかったがガラス基板中の不純
物の拡散を防ぐためのバッファ層としてＳｉＯ2 膜を被
着した基板１（例えば、コーニング社製の＃１７３３ガ
ラス）上に、例えばジシラン（Ｓｉ2 Ｈ 6 ）とゲルマン
（ＧｅＨ4 ）を原料ガスとして用いたＣＶＤ法により膜
厚１００ｎｍで、ゲルマニウム濃度が５０％の非晶質シ
リコン・ゲルマニウム（以下「a-Ｓｉ0.50Ｇｅ0.50」と
略記する）を形成する。つぎに、このa-Ｓｉ0.50Ｇｅ
0.50をトランジスタ素子サイズに、通常のフォトリソグ
ラフィーとエッチングにより島状に微細加工した後、例
えば５５０℃の温度で熱処理を行うことにより半導体層
２ａとして多結晶シリコン・ゲルマニウム（以下「poly
- Ｓｉ0.50Ｇｅ0.50」と略記する）を固相成長させる。
実施例による薄膜トランジスタの概略断面図であり、こ
の図を用いて説明する。この薄膜トランジスタの製造方
法は、図には特に明示しなかったがガラス基板中の不純
物の拡散を防ぐためのバッファ層としてＳｉＯ2 膜を被
着した基板１（例えば、コーニング社製の＃１７３３ガ
ラス）上に、例えばジシラン（Ｓｉ2 Ｈ 6 ）とゲルマン
（ＧｅＨ4 ）を原料ガスとして用いたＣＶＤ法により膜
厚１００ｎｍで、ゲルマニウム濃度が５０％の非晶質シ
リコン・ゲルマニウム（以下「a-Ｓｉ0.50Ｇｅ0.50」と
略記する）を形成する。つぎに、このa-Ｓｉ0.50Ｇｅ
0.50をトランジスタ素子サイズに、通常のフォトリソグ
ラフィーとエッチングにより島状に微細加工した後、例
えば５５０℃の温度で熱処理を行うことにより半導体層
２ａとして多結晶シリコン・ゲルマニウム（以下「poly
- Ｓｉ0.50Ｇｅ0.50」と略記する）を固相成長させる。
【００２５】つぎに、基板を５５０℃の炉内で、９５℃
に保持した純水を窒素または酸素ガスでバブリングを行
って得られる水蒸気を用いて、半導体層２ａのpoly- Ｓ
ｉ0. 50Ｇｅ0.50を２時間熱酸化することにより、約１０
０ｎｍのゲート絶縁層３ａ（Ｓｉ0.50Ｇｅ0.50Ｏ2 ）を
形成する。以下、第１の実施例と同様にして、ゲート電
極４，ソース領域６ａ，ドレイン領域７ａ，絶縁膜８，
ソース電極９およびドレイン電極１０を形成することに
より、第１の実施例と同様の効果を有する薄膜トランジ
スタが得られる。なお、６ａおよび７ａは、半導体層２
ａに第１の実施例同様、不純物元素を注入したソース領
域およびドレイン領域である。
に保持した純水を窒素または酸素ガスでバブリングを行
って得られる水蒸気を用いて、半導体層２ａのpoly- Ｓ
ｉ0. 50Ｇｅ0.50を２時間熱酸化することにより、約１０
０ｎｍのゲート絶縁層３ａ（Ｓｉ0.50Ｇｅ0.50Ｏ2 ）を
形成する。以下、第１の実施例と同様にして、ゲート電
極４，ソース領域６ａ，ドレイン領域７ａ，絶縁膜８，
ソース電極９およびドレイン電極１０を形成することに
より、第１の実施例と同様の効果を有する薄膜トランジ
スタが得られる。なお、６ａおよび７ａは、半導体層２
ａに第１の実施例同様、不純物元素を注入したソース領
域およびドレイン領域である。
【００２６】なお、この実施例では、半導体層２ａとし
て、熱処理により結晶化を行った多結晶シリコン・ゲル
マニウムとしたが、単結晶シリコン・ゲルマニウムでも
よい。また、レーザによる結晶化処理を用いたものでも
よい。なお、第１の実施例では、ゲルマニウム濃度２５
％の半導体層２を６００℃，２時間の熱酸化によりゲー
ト絶縁層３を形成し、第２の実施例では、ゲルマニウム
濃度５０％の半導体層２ａを５５０℃，２時間の熱酸化
によりゲート絶縁層３ａを形成している。第２の実施例
では、第１の実施例の場合より低温であり、低温にする
と酸化速度が下がるが、その分ゲルマニウム濃度を高く
することによって補い、酸化時間を同じにしている。
て、熱処理により結晶化を行った多結晶シリコン・ゲル
マニウムとしたが、単結晶シリコン・ゲルマニウムでも
よい。また、レーザによる結晶化処理を用いたものでも
よい。なお、第１の実施例では、ゲルマニウム濃度２５
％の半導体層２を６００℃，２時間の熱酸化によりゲー
ト絶縁層３を形成し、第２の実施例では、ゲルマニウム
濃度５０％の半導体層２ａを５５０℃，２時間の熱酸化
によりゲート絶縁層３ａを形成している。第２の実施例
では、第１の実施例の場合より低温であり、低温にする
と酸化速度が下がるが、その分ゲルマニウム濃度を高く
することによって補い、酸化時間を同じにしている。
【００２７】〔第３の実施例〕図３はこの発明の第３の
実施例による薄膜トランジスタの概略断面図であり、こ
の図を用いて説明する。この第３の実施例の薄膜トラン
ジスタは、ゲート絶縁層を２層構造とし、熱酸化膜であ
る第１のゲート絶縁層３ａ（Ｓｉ0.50Ｇｅ0.50Ｏ2 ）の
上に、窒化シリコン（ＳｉＮx ）層からなる第２のゲー
ト絶縁層１１を設けたことが、第２の実施例と異なる。
実施例による薄膜トランジスタの概略断面図であり、こ
の図を用いて説明する。この第３の実施例の薄膜トラン
ジスタは、ゲート絶縁層を２層構造とし、熱酸化膜であ
る第１のゲート絶縁層３ａ（Ｓｉ0.50Ｇｅ0.50Ｏ2 ）の
上に、窒化シリコン（ＳｉＮx ）層からなる第２のゲー
ト絶縁層１１を設けたことが、第２の実施例と異なる。
【００２８】この薄膜トランジスタの製造方法は、図に
は特に明示しなかったがガラス基板中の不純物の拡散を
防ぐためのバッファ層としてＳｉＯ2 膜を被着した基板
１（例えば、コーニング社製の＃１７３３ガラス）上
に、例えばジシラン（Ｓｉ2 Ｈ 6 ）とゲルマン（ＧｅＨ
4 ）を原料ガスとして用いたＣＶＤ法により膜厚１００
ｎｍで、ゲルマニウム濃度が５０％の非晶質シリコン・
ゲルマニウム（以下「a-Ｓｉ0.50Ｇｅ0.50」と略記す
る）を形成する。つぎに、このa-Ｓｉ0.50Ｇｅ0.50をト
ランジスタ素子サイズに、通常のフォトリソグラフィー
とエッチングにより島状に微細加工した後、例えば５５
０℃の温度で熱処理を行うことにより半導体層２ａとし
て多結晶シリコン・ゲルマニウム（以下「poly- Ｓｉ
0.50Ｇｅ0.50」と略記する）を固相成長させる。
は特に明示しなかったがガラス基板中の不純物の拡散を
防ぐためのバッファ層としてＳｉＯ2 膜を被着した基板
１（例えば、コーニング社製の＃１７３３ガラス）上
に、例えばジシラン（Ｓｉ2 Ｈ 6 ）とゲルマン（ＧｅＨ
4 ）を原料ガスとして用いたＣＶＤ法により膜厚１００
ｎｍで、ゲルマニウム濃度が５０％の非晶質シリコン・
ゲルマニウム（以下「a-Ｓｉ0.50Ｇｅ0.50」と略記す
る）を形成する。つぎに、このa-Ｓｉ0.50Ｇｅ0.50をト
ランジスタ素子サイズに、通常のフォトリソグラフィー
とエッチングにより島状に微細加工した後、例えば５５
０℃の温度で熱処理を行うことにより半導体層２ａとし
て多結晶シリコン・ゲルマニウム（以下「poly- Ｓｉ
0.50Ｇｅ0.50」と略記する）を固相成長させる。
【００２９】つぎに、基板を５５０℃の炉内で、９５℃
に保持した純水を窒素または酸素ガスでバブリングを行
って得られる水蒸気を用いて、半導体層２ａのpoly- Ｓ
ｉ0. 50Ｇｅ0.50を２時間熱酸化することにより、約１０
０ｎｍの第１のゲート絶縁層３ａ（Ｓｉ0.50Ｇｅ0.50Ｏ
2 ）を形成する。つぎに第２のゲート絶縁層１１として
ＣＶＤ法で窒化シリコン（ＳｉＮx ）層を１００ｎｍ堆
積する。以下、ゲート電極４の形成工程以降は第１およ
び第２の実施例と同様にすることにより薄膜トランジス
タが形成される。
に保持した純水を窒素または酸素ガスでバブリングを行
って得られる水蒸気を用いて、半導体層２ａのpoly- Ｓ
ｉ0. 50Ｇｅ0.50を２時間熱酸化することにより、約１０
０ｎｍの第１のゲート絶縁層３ａ（Ｓｉ0.50Ｇｅ0.50Ｏ
2 ）を形成する。つぎに第２のゲート絶縁層１１として
ＣＶＤ法で窒化シリコン（ＳｉＮx ）層を１００ｎｍ堆
積する。以下、ゲート電極４の形成工程以降は第１およ
び第２の実施例と同様にすることにより薄膜トランジス
タが形成される。
【００３０】この第３の実施例では、ゲート絶縁層を２
層構造にしたことにより、さらに歩留りを向上させるこ
とができる。なお、この実施例では、第２のゲート絶縁
層１１として窒化シリコンを用いたが、他の絶縁層例え
ばＳｉＯ2 、ＴａＯx 等でも良いことは言うまでもな
い。また、第２および第３の実施例では、半導体層２ａ
として、多結晶シリコン・ゲルマニウムを得る手段とし
て熱処理による固相成長を用いたが、レーザによる結晶
化でも良く、また半導体層２ａは、単結晶シリコン・ゲ
ルマニウムを用いてもよい。
層構造にしたことにより、さらに歩留りを向上させるこ
とができる。なお、この実施例では、第２のゲート絶縁
層１１として窒化シリコンを用いたが、他の絶縁層例え
ばＳｉＯ2 、ＴａＯx 等でも良いことは言うまでもな
い。また、第２および第３の実施例では、半導体層２ａ
として、多結晶シリコン・ゲルマニウムを得る手段とし
て熱処理による固相成長を用いたが、レーザによる結晶
化でも良く、また半導体層２ａは、単結晶シリコン・ゲ
ルマニウムを用いてもよい。
【００３１】第１〜第３の実施例において、半導体層
２，２ａとなるシリコンとゲルマニウムの割合につい
て、移動度の点からはゲルマニウム濃度は２０％以上が
好ましい。これは、２０％以下では、キャリア（電子ま
たはホール）が散乱されるため移動度が低くなるからで
ある。一方、酸化という点からはゲルマニウム濃度は高
い方が望ましい。
２，２ａとなるシリコンとゲルマニウムの割合につい
て、移動度の点からはゲルマニウム濃度は２０％以上が
好ましい。これは、２０％以下では、キャリア（電子ま
たはホール）が散乱されるため移動度が低くなるからで
ある。一方、酸化という点からはゲルマニウム濃度は高
い方が望ましい。
【００３２】また、半導体層２，２ａの形成において、
レーザの場合は、室温で結晶化が可能であるが、結晶粒
径が大きくない。一方、熱処理の場合は、比較的高温
（約５５０℃）を必要とするが、結晶粒径は１〜数十μ
ｍ程度と大きい。
レーザの場合は、室温で結晶化が可能であるが、結晶粒
径が大きくない。一方、熱処理の場合は、比較的高温
（約５５０℃）を必要とするが、結晶粒径は１〜数十μ
ｍ程度と大きい。
【００３３】
【発明の効果】以上のようにこの発明は、半導体層をシ
リコンとゲルマニウムを含む層とし、この半導体層の表
面を熱酸化した熱酸化膜をゲート絶縁層とすることによ
り、半導体／絶縁層界面を清浄に保持でき、薄膜トラン
ジスタを概ね６００℃以下の低温で形成できるので、低
コストのガラス基板を使用して製造できるだけでなく、
歩留まり高く製造できる。また、半導体／絶縁層界面を
清浄に保持できるため、性能と信頼性に優れた薄膜トラ
ンジスタを実現でき、その実用的効果は大きい。
リコンとゲルマニウムを含む層とし、この半導体層の表
面を熱酸化した熱酸化膜をゲート絶縁層とすることによ
り、半導体／絶縁層界面を清浄に保持でき、薄膜トラン
ジスタを概ね６００℃以下の低温で形成できるので、低
コストのガラス基板を使用して製造できるだけでなく、
歩留まり高く製造できる。また、半導体／絶縁層界面を
清浄に保持できるため、性能と信頼性に優れた薄膜トラ
ンジスタを実現でき、その実用的効果は大きい。
【図１】この発明の第１の実施例の薄膜トランジスタの
製造方法を説明するための主要工程毎の概略断面図であ
る。
製造方法を説明するための主要工程毎の概略断面図であ
る。
【図２】この発明の第２の実施例の薄膜トランジスタの
概略断面図である。
概略断面図である。
【図３】この発明の第３の実施例の薄膜トランジスタの
概略断面図である。
概略断面図である。
【図４】従来の薄膜トランジスタの製造方法を説明する
ための主要工程毎の概略断面図である。
ための主要工程毎の概略断面図である。
１ 基板 ２，２ａ 半導体層 ３，３ａ ゲート絶縁層（熱酸化膜） ４ ゲート電極 ５ 不純物注入 ６，６ａ ソース領域 ７，７ａ ドレイン領域 ９ ソース電極 １０ ドレイン電極 １１ 第２のゲート絶縁層
Claims (6)
- 【請求項１】 絶縁性基板上に形成したソース・ドレイ
ン領域およびチャネル領域となる半導体層と、この半導
体層の上に形成したゲート絶縁層と、このゲート絶縁層
の上に形成したゲート電極とを備えた薄膜トランジスタ
であって、 前記半導体層はシリコンとゲルマニウムを含む層からな
るとともに、前記ゲート絶縁層は前記半導体層の表面を
熱酸化した熱酸化膜からなることを特徴とする薄膜トラ
ンジスタ。 - 【請求項２】 熱酸化膜からなるゲート絶縁層とゲート
電極との間に、他のゲート絶縁層を設けた請求項１記載
の薄膜トランジスタ。 - 【請求項３】 絶縁性基板上にシリコンとゲルマニウム
を含む半導体層を形成する工程と、前記半導体層の表面
に熱酸化膜を形成する工程と、前記熱酸化膜の上部にゲ
ート電極を形成する工程と、前記半導体層のソース・ド
レインとなる領域にドナーまたはアクセプタとなる不純
物を選択的に導入してソース・ドレイン領域を形成する
工程と、前記半導体層のソース・ドレイン領域と電気的
に接触するソース・ドレイン電極を形成する工程とを含
む薄膜トランジスタの製造方法。 - 【請求項４】 絶縁性基板上に非晶質シリコン・ゲルマ
ニウムを形成した後、レーザによる結晶化を行って多結
晶または単結晶シリコン・ゲルマニウムからなる半導体
層を形成することを特徴とする請求項３記載の薄膜トラ
ンジスタの製造方法。 - 【請求項５】 絶縁性基板上に非晶質シリコン・ゲルマ
ニウムを形成した後、熱処理による結晶化を行って多結
晶または単結晶シリコン・ゲルマニウムからなる半導体
層を形成することを特徴とする請求項３記載の薄膜トラ
ンジスタの製造方法。 - 【請求項６】 熱酸化膜の形成は７００℃以下の温度で
行うことを特徴とする請求項３，４または５記載の薄膜
トランジスタの製造方法。
Priority Applications (8)
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|---|---|---|---|
| JP6109233A JPH07321323A (ja) | 1994-05-24 | 1994-05-24 | 薄膜トランジスタおよびその製造方法 |
| DE69522370T DE69522370T2 (de) | 1994-05-24 | 1995-05-23 | SiGe-Dünnfilm-Halbleiteranordnung mit SiGe Schichtstruktur und Verfahren zur Herstellung |
| TW084105146A TW288196B (ja) | 1994-05-24 | 1995-05-23 | |
| EP95107868A EP0684650B1 (en) | 1994-05-24 | 1995-05-23 | SiGe thin film semiconductor device with SiGe layer structure and method of fabrication |
| EP99107808A EP0935292A3 (en) | 1994-05-24 | 1995-05-23 | Method of manufacturing a MOSFET |
| US08/449,495 US6118151A (en) | 1994-05-24 | 1995-05-24 | Thin film semiconductor device, method for fabricating the same and semiconductor device |
| KR1019950012967A KR100191091B1 (ko) | 1994-05-24 | 1995-05-24 | 박막 반도체 장치와 그 제조방법 |
| US09/359,207 US6228692B1 (en) | 1994-05-24 | 1999-07-22 | Thin film semiconductor device, method for fabricating the same and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6109233A JPH07321323A (ja) | 1994-05-24 | 1994-05-24 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321323A true JPH07321323A (ja) | 1995-12-08 |
Family
ID=14504996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6109233A Pending JPH07321323A (ja) | 1994-05-24 | 1994-05-24 | 薄膜トランジスタおよびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6118151A (ja) |
| EP (2) | EP0684650B1 (ja) |
| JP (1) | JPH07321323A (ja) |
| KR (1) | KR100191091B1 (ja) |
| DE (1) | DE69522370T2 (ja) |
| TW (1) | TW288196B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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