JPH1074947A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH1074947A JPH1074947A JP23003396A JP23003396A JPH1074947A JP H1074947 A JPH1074947 A JP H1074947A JP 23003396 A JP23003396 A JP 23003396A JP 23003396 A JP23003396 A JP 23003396A JP H1074947 A JPH1074947 A JP H1074947A
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- film transistor
- thin film
- metal silicide
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Abstract
(57)【要約】
【課題】 液晶表示素子、センサーアレイ、ＲＡＭ等に
用いられる薄膜トランジスタ及びその製造方法に関する
ものであり、低コストでかつ性能と再現性に優れ、低温
プロセス可能な薄膜トランジスタ及びその製造方法を提
供することを目的とする。 【解決手段】 基板１上に選択的に多結晶シリコン３を
形成した後、多結晶シリコン３上にゲート絶縁層６を形
成するに際して、多結晶シリコン３上にＣｕ薄膜４を形
成し、さらに熱処理によりＣｕを含む金属シリサイド層
を形成し、この金属シリサイド層を触媒として用いた酸
化を行う。
用いられる薄膜トランジスタ及びその製造方法に関する
ものであり、低コストでかつ性能と再現性に優れ、低温
プロセス可能な薄膜トランジスタ及びその製造方法を提
供することを目的とする。 【解決手段】 基板１上に選択的に多結晶シリコン３を
形成した後、多結晶シリコン３上にゲート絶縁層６を形
成するに際して、多結晶シリコン３上にＣｕ薄膜４を形
成し、さらに熱処理によりＣｕを含む金属シリサイド層
を形成し、この金属シリサイド層を触媒として用いた酸
化を行う。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置、セン
サーアレイ、ＳＲＡＭ等に応用される薄膜トランジスタ
及びその製造方法に関する。
サーアレイ、ＳＲＡＭ等に応用される薄膜トランジスタ
及びその製造方法に関する。
【０００２】
【従来の技術】以下、従来の薄膜トランジスタの例とし
て、液晶表示装置用に開発が進められているポリシリコ
ン薄膜トランジスタについて、図面を用いて説明を行
う。
て、液晶表示装置用に開発が進められているポリシリコ
ン薄膜トランジスタについて、図面を用いて説明を行
う。
【０００３】近年薄膜トランジスタを用いた液晶表示の
分野では、高価な石英基板ではなく比較的安価なガラス
基板が使用可能な比較的低温（概ね６００℃以下）で作
成できる多結晶シリコン薄膜トランジスタ（以下、「低
温poly-Si ＴＦＴ」と略記する）が注目を集めている。
例えば、「Proceedings of the Twelfth International
Display Research Conference (1992) p.p.565-568」
に記載されている低温poly-Si ＴＦＴを従来例として、
図３を参照しながら簡単に説明する。
分野では、高価な石英基板ではなく比較的安価なガラス
基板が使用可能な比較的低温（概ね６００℃以下）で作
成できる多結晶シリコン薄膜トランジスタ（以下、「低
温poly-Si ＴＦＴ」と略記する）が注目を集めている。
例えば、「Proceedings of the Twelfth International
Display Research Conference (1992) p.p.565-568」
に記載されている低温poly-Si ＴＦＴを従来例として、
図３を参照しながら簡単に説明する。
【０００４】この従来例の低温poly-Si ＴＦＴの製造方
法は、まず基板（無アルカリガラス）１上に非晶質シリ
コン層を全面に堆積後、ＫｒＦエキシマレーザーを照射
し基板上の非晶質シリコン層を局所的に加熱溶融して結
晶化させ、多結晶シリコンを得た後、フォトリソグラフ
ィーとエッチングにより所望の島状のパターン化された
多結晶シリコン層３を得る。次にゲ−ト絶縁層６として
ＳｉＯ2層をＣＶＤ法により形成する（なお、一般的に
その時の温度は３５０〜４５０℃程度である）。次に、
ゲ−ト電極７を多結晶シリコン（以下、poly-Si）を用
いて形成し、ゲ−ト電極７をマスクとして用いてイオン
注入によりドナーもしくはアクセプタとなる不純物を導
入してソ−ス領域８とドレイン領域９を形成する。つづ
いて層間絶縁層１０を形成した後、コンタクトホール１
１を形成する。この後、水素化処理を行ってpoly-Si層
の欠陥を補償する。最後にソース電極１２及びドレイン
電極１３を形成することにより低温poy-Si ＴＦＴを作
製している。
法は、まず基板（無アルカリガラス）１上に非晶質シリ
コン層を全面に堆積後、ＫｒＦエキシマレーザーを照射
し基板上の非晶質シリコン層を局所的に加熱溶融して結
晶化させ、多結晶シリコンを得た後、フォトリソグラフ
ィーとエッチングにより所望の島状のパターン化された
多結晶シリコン層３を得る。次にゲ−ト絶縁層６として
ＳｉＯ2層をＣＶＤ法により形成する（なお、一般的に
その時の温度は３５０〜４５０℃程度である）。次に、
ゲ−ト電極７を多結晶シリコン（以下、poly-Si）を用
いて形成し、ゲ−ト電極７をマスクとして用いてイオン
注入によりドナーもしくはアクセプタとなる不純物を導
入してソ−ス領域８とドレイン領域９を形成する。つづ
いて層間絶縁層１０を形成した後、コンタクトホール１
１を形成する。この後、水素化処理を行ってpoly-Si層
の欠陥を補償する。最後にソース電極１２及びドレイン
電極１３を形成することにより低温poy-Si ＴＦＴを作
製している。
【０００５】また、非晶質シリコンを半導体層として用
いるトランジスタよりもpoly-Si ＴＦＴは大きな電界効
果移動度を有するので、不純物としてボロンもしくはリ
ンを選択的に用いることによりＰチャンネル及びＮチャ
ンネルトランジスタを選択的に作成可能である。従っ
て、ＣＭＯＳ回路が形成でき、絵素トランジスタの駆動
回路を同一基板上に作り込むことも可能である。
いるトランジスタよりもpoly-Si ＴＦＴは大きな電界効
果移動度を有するので、不純物としてボロンもしくはリ
ンを選択的に用いることによりＰチャンネル及びＮチャ
ンネルトランジスタを選択的に作成可能である。従っ
て、ＣＭＯＳ回路が形成でき、絵素トランジスタの駆動
回路を同一基板上に作り込むことも可能である。
【０００６】
【発明が解決しようとする課題】上記図３に示す従来の
低温poly-Si ＴＦＴを作製する場合、以下の課題が生じ
る。
低温poly-Si ＴＦＴを作製する場合、以下の課題が生じ
る。
【０００７】図３に示した例では、比較的安価なガラス
基板が使用できるというものの最も安価なガラス基板で
あるソーダライムガラスはプロセス最高温度が４００〜
６００℃であるため使用できない。また、プラスチック
基板を用いることも不可能である。具体的には、上記し
た従来の製造プロセスにおいて、ゲート絶縁層をＣＶＤ
法により形成する工程が温度が高くなっており、この工
程において、ソーダライムガラス等を用いることは困難
と考えられる。
基板が使用できるというものの最も安価なガラス基板で
あるソーダライムガラスはプロセス最高温度が４００〜
６００℃であるため使用できない。また、プラスチック
基板を用いることも不可能である。具体的には、上記し
た従来の製造プロセスにおいて、ゲート絶縁層をＣＶＤ
法により形成する工程が温度が高くなっており、この工
程において、ソーダライムガラス等を用いることは困難
と考えられる。
【０００８】さらに、poly-Siからなる半導体層を形成
後、非連続でゲート絶縁層であるＳｉＯ2を堆積するた
め、半導体／絶縁層界面を清浄にコントロールすること
が困難であり、素子性能、特に閾値電圧のバラツキが大
きくなり、再現性にも乏しいという課題を有している。
後、非連続でゲート絶縁層であるＳｉＯ2を堆積するた
め、半導体／絶縁層界面を清浄にコントロールすること
が困難であり、素子性能、特に閾値電圧のバラツキが大
きくなり、再現性にも乏しいという課題を有している。
【０００９】この点について以下に詳細に説明する。ま
ず、後にソース、ドレイン領域となる多結晶シリコン層
を形成した後、ゲート絶縁層を形成するためには、基板
をＣＶＤ装置へと搬送する必要性が生じる。このよう
に、ＣＶＤ装置への基板の搬送を行うと、たとえ洗浄工
程が導入されたところで、空気中での搬送工程が必要に
なるため、多結晶シリコン表面に汚染が生じる可能性が
ある。また、ＬＳＩのように、熱酸化によりゲート酸化
膜を形成すると、ゲート酸化膜とシリコンとの界面は露
出することはないため清浄であるが、ＴＦＴのように、
基板上にＣＶＤ法によりゲート酸化層を形成すると、ゲ
ート酸化層とシリコンとの界面はそもそも露出している
ため、清浄な界面をコントロールして形成することは困
難と考えられる。
ず、後にソース、ドレイン領域となる多結晶シリコン層
を形成した後、ゲート絶縁層を形成するためには、基板
をＣＶＤ装置へと搬送する必要性が生じる。このよう
に、ＣＶＤ装置への基板の搬送を行うと、たとえ洗浄工
程が導入されたところで、空気中での搬送工程が必要に
なるため、多結晶シリコン表面に汚染が生じる可能性が
ある。また、ＬＳＩのように、熱酸化によりゲート酸化
膜を形成すると、ゲート酸化膜とシリコンとの界面は露
出することはないため清浄であるが、ＴＦＴのように、
基板上にＣＶＤ法によりゲート酸化層を形成すると、ゲ
ート酸化層とシリコンとの界面はそもそも露出している
ため、清浄な界面をコントロールして形成することは困
難と考えられる。
【００１０】本発明はかかる点に鑑み、より低コストな
ガラス基板やプラスチック基板上に性能及び再現性に優
れた薄膜トランジスタ及びそのの製造方法を提供するこ
とを目的とする。
ガラス基板やプラスチック基板上に性能及び再現性に優
れた薄膜トランジスタ及びそのの製造方法を提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の薄膜トランジスタ及び薄膜トランジスタ
の製造方法は、下記のような構成とした。
めに、本発明の薄膜トランジスタ及び薄膜トランジスタ
の製造方法は、下記のような構成とした。
【００１２】本発明請求項１に記載の薄膜トランジスタ
は、基板上にソース・ドレイン領域を有する半導体層、
ゲート絶縁層及びゲート電極を少なくとも有する薄膜ト
ランジスタであって、ゲート絶縁層が金属シリサイドを
触媒として用いた酸化により形成された酸化膜である構
成となっており、この構成によれば、プロセス最高温度
を低く保持でき、かつ、半導体／ゲート絶縁層界面を清
浄に保持できるため、再現性と安定性に優れた薄膜トラ
ンジスタを得ることができる。
は、基板上にソース・ドレイン領域を有する半導体層、
ゲート絶縁層及びゲート電極を少なくとも有する薄膜ト
ランジスタであって、ゲート絶縁層が金属シリサイドを
触媒として用いた酸化により形成された酸化膜である構
成となっており、この構成によれば、プロセス最高温度
を低く保持でき、かつ、半導体／ゲート絶縁層界面を清
浄に保持できるため、再現性と安定性に優れた薄膜トラ
ンジスタを得ることができる。
【００１３】本発明請求項２記載の薄膜トランジスタは
基板が有機絶縁体からなることを特徴とする構成となっ
ており、この構成によれば、従来のガラス基板に比して
軽量な薄膜トランジスタを得ることができる。
基板が有機絶縁体からなることを特徴とする構成となっ
ており、この構成によれば、従来のガラス基板に比して
軽量な薄膜トランジスタを得ることができる。
【００１４】本発明請求項３記載の薄膜トランジスタの
製造方法は、基板上に選択的に半導体層を形成する工程
と、少なくとも半導体層上にゲート絶縁層を形成する工
程と、ゲート絶縁層上にゲート電極を形成する工程と、
半導体層に選択的に不純物を導入してソース・ドレイン
領域を形成する工程とを有し、ゲート絶縁層を、半導体
層上にＮｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｉ
ｎ、Ｓｎ、Ａｌ、Ｓｂの中から選ばれた一種以上の金属
を含む金属シリサイド層を形成後、金属シリサイド層を
触媒として用いた酸化により形成することを特徴とする
構成となっており、この構成によれば、プロセス最高温
度を低く保持でき、かつ、半導体／ゲート絶縁層界面を
清浄に保持できるため、再現性と安定性に優れた薄膜ト
ランジスタを製造することができる。
製造方法は、基板上に選択的に半導体層を形成する工程
と、少なくとも半導体層上にゲート絶縁層を形成する工
程と、ゲート絶縁層上にゲート電極を形成する工程と、
半導体層に選択的に不純物を導入してソース・ドレイン
領域を形成する工程とを有し、ゲート絶縁層を、半導体
層上にＮｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｉ
ｎ、Ｓｎ、Ａｌ、Ｓｂの中から選ばれた一種以上の金属
を含む金属シリサイド層を形成後、金属シリサイド層を
触媒として用いた酸化により形成することを特徴とする
構成となっており、この構成によれば、プロセス最高温
度を低く保持でき、かつ、半導体／ゲート絶縁層界面を
清浄に保持できるため、再現性と安定性に優れた薄膜ト
ランジスタを製造することができる。
【００１５】本発明請求項４記載の薄膜トランジスタの
製造方法は、金属シリサイド層は金属薄膜を半導体層上
に堆積後、熱処理により形成される構成となっており、
この構成によれば、銅の堆積とその後の熱処理のみで銅
シリサイドができるので簡単な工程の積み重ねで薄膜ト
ランジスタを形成することができる。
製造方法は、金属シリサイド層は金属薄膜を半導体層上
に堆積後、熱処理により形成される構成となっており、
この構成によれば、銅の堆積とその後の熱処理のみで銅
シリサイドができるので簡単な工程の積み重ねで薄膜ト
ランジスタを形成することができる。
【００１６】本発明請求項５記載の薄膜トランジスタの
製造方法は、金属シリサイド層はスパッタ法により形成
される構成となっており、この構成によれば、熱処理工
程が不要で工程を簡略化して薄膜トランジスタが形成で
きる。
製造方法は、金属シリサイド層はスパッタ法により形成
される構成となっており、この構成によれば、熱処理工
程が不要で工程を簡略化して薄膜トランジスタが形成で
きる。
【００１７】本発明請求項６記載の薄膜トランジスタの
製造方法は、金属シリサイド層は半導体層中にイオン注
入またはイオンドーピングにより金属原子またはイオン
を導入後、熱処理により形成される構成となっており、
この構成によれば、金属イオンまたは原子の注入とその
後の熱処理のみで銅シリサイドができるので簡単な工程
の積み重ねで薄膜トランジスタを形成できる。
製造方法は、金属シリサイド層は半導体層中にイオン注
入またはイオンドーピングにより金属原子またはイオン
を導入後、熱処理により形成される構成となっており、
この構成によれば、金属イオンまたは原子の注入とその
後の熱処理のみで銅シリサイドができるので簡単な工程
の積み重ねで薄膜トランジスタを形成できる。
【００１８】本発明請求項７記載の薄膜トランジスタの
製造方法は、金属を触媒として用いた酸化後、酸化によ
る残滓となるシリサイドまたは金属の析出物を除去する
構成となっており、この構成によれば、絶縁層形成後に
銅を除去するため、銅による汚染や銅の剥離等による歩
留まりの低下を防止できる。
製造方法は、金属を触媒として用いた酸化後、酸化によ
る残滓となるシリサイドまたは金属の析出物を除去する
構成となっており、この構成によれば、絶縁層形成後に
銅を除去するため、銅による汚染や銅の剥離等による歩
留まりの低下を防止できる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。
を用いて説明する。
【００２０】（実施の形態１）図１は本発明実施の形態
１における薄膜トランジスタ及びその製造方法を説明す
るための工程断面図であり、以下順を追って説明する。
１における薄膜トランジスタ及びその製造方法を説明す
るための工程断面図であり、以下順を追って説明する。
【００２１】ガラス基板中の不純物の拡散を防ぐための
バッファー層２としてのＳｉＯ2膜を被着した基板１
（コ−ニング社製＃７０５９ガラス）上に例えばジシラ
ン（Ｓｉ2Ｈ6）を原料ガスとして用いた減圧ＣＶＤ法に
より膜厚３０〜１５０ｎｍで、非晶質シリコン（以下a-
Ｓｉと略記する）を形成し、フォトリソグラフィーとエ
ッチングによりトランジスタが形成されるところにのみ
a-Ｓｉを残す。そして、ＸｅＣｌエキシマレーザアニー
ルによりａ−Ｓｉを結晶化して多結晶シリコン（poly-S
i）３を得る（図１（ａ））。
バッファー層２としてのＳｉＯ2膜を被着した基板１
（コ−ニング社製＃７０５９ガラス）上に例えばジシラ
ン（Ｓｉ2Ｈ6）を原料ガスとして用いた減圧ＣＶＤ法に
より膜厚３０〜１５０ｎｍで、非晶質シリコン（以下a-
Ｓｉと略記する）を形成し、フォトリソグラフィーとエ
ッチングによりトランジスタが形成されるところにのみ
a-Ｓｉを残す。そして、ＸｅＣｌエキシマレーザアニー
ルによりａ−Ｓｉを結晶化して多結晶シリコン（poly-S
i）３を得る（図１（ａ））。
【００２２】そして、全面にスパッタ法にて例えばＣｕ
薄膜４を５０ｎｍ〜１００ｎｍの膜厚で堆積する（図１
（ｂ））。その後、１００℃〜４５０℃程度の熱処理に
より、Ｃｕ3Ｓｉ層５を形成する（図１（ｃ））。Ｃｕ3
Ｓｉ層５を形成後、室温〜４５０℃程度の温度でアニー
ルして１００ｎｍの厚みのゲート絶縁層であるＳｉＯ 2
６を得る（図１（ｄ））。なお、アニール雰囲気として
は酸素が存在すれば空気中等何でも良いが、不純物の取
り込みを防ぐためには純粋酸素雰囲気が望ましい。ま
た、ＳｉＯ2の成長速度に関しては、室温でアニールを
行っても、１０〜２０ｎｍ／Ｈｒであり、基板温度を上
げることによりより速い成長速度が得られるので、全体
のスループットとの兼ね合いでアニール温度を決定すれ
ば良い。例えば、１００℃程度の温度で熱処理を行え
ば、従来用いられているＣＶＤ法とほぼ同様の速度でＳ
ｉＯ2を形成することができる。
薄膜４を５０ｎｍ〜１００ｎｍの膜厚で堆積する（図１
（ｂ））。その後、１００℃〜４５０℃程度の熱処理に
より、Ｃｕ3Ｓｉ層５を形成する（図１（ｃ））。Ｃｕ3
Ｓｉ層５を形成後、室温〜４５０℃程度の温度でアニー
ルして１００ｎｍの厚みのゲート絶縁層であるＳｉＯ 2
６を得る（図１（ｄ））。なお、アニール雰囲気として
は酸素が存在すれば空気中等何でも良いが、不純物の取
り込みを防ぐためには純粋酸素雰囲気が望ましい。ま
た、ＳｉＯ2の成長速度に関しては、室温でアニールを
行っても、１０〜２０ｎｍ／Ｈｒであり、基板温度を上
げることによりより速い成長速度が得られるので、全体
のスループットとの兼ね合いでアニール温度を決定すれ
ば良い。例えば、１００℃程度の温度で熱処理を行え
ば、従来用いられているＣＶＤ法とほぼ同様の速度でＳ
ｉＯ2を形成することができる。
【００２３】上記のように、ＣＶＤ法ではなく、熱処理
によりＳｉＯ2を低温で形成することができるのは、Ｃ
ｕ3Ｓｉ層がＳｉＯ2形成反応の触媒として作用している
ためである。
によりＳｉＯ2を低温で形成することができるのは、Ｃ
ｕ3Ｓｉ層がＳｉＯ2形成反応の触媒として作用している
ためである。
【００２４】そして、図示はしないが残存したＣｕ3Ｓ
ｉや析出したＣｕを除去後、例えばＡｌを用いてゲート
電極７を形成する。そして、質量分離を行わないイオン
ドーピング法を用いて、ドナーまたはアクセプタとなる
不純物を注入して、ソース領域８とドレイン領域９を形
成する（図１（ｅ））。このように質量分離を行わない
イオンドーピング法を用いる理由は、水素を同時に注入
して活性化を行うためである。そして、ＴＥＯＳ（Tetr
aethylorthosilicate:(C2H5O)4Si）を原料ガスとして用
いたプラズマＣＶＤ法でＳｉＯ2を層間絶縁層１０とし
て全面に堆積し、次にコンタクト・ホ−ル１１を形成
し、ソース電極１２及び・ドレイン電極１３として例え
ばアルミニウム（Ａｌ）をスパッタ法で堆積し、その後
フォトリソグラフィー・エッチングでパターン化するこ
とにより、poly-Ｓｉ ＴＦＴが完成する（図１
（ｆ））。
ｉや析出したＣｕを除去後、例えばＡｌを用いてゲート
電極７を形成する。そして、質量分離を行わないイオン
ドーピング法を用いて、ドナーまたはアクセプタとなる
不純物を注入して、ソース領域８とドレイン領域９を形
成する（図１（ｅ））。このように質量分離を行わない
イオンドーピング法を用いる理由は、水素を同時に注入
して活性化を行うためである。そして、ＴＥＯＳ（Tetr
aethylorthosilicate:(C2H5O)4Si）を原料ガスとして用
いたプラズマＣＶＤ法でＳｉＯ2を層間絶縁層１０とし
て全面に堆積し、次にコンタクト・ホ−ル１１を形成
し、ソース電極１２及び・ドレイン電極１３として例え
ばアルミニウム（Ａｌ）をスパッタ法で堆積し、その後
フォトリソグラフィー・エッチングでパターン化するこ
とにより、poly-Ｓｉ ＴＦＴが完成する（図１
（ｆ））。
【００２５】以上のように、本実施の形態によれば、銅
シリサイドを触媒として用いることにより、低温でゲー
ト絶縁層を形成することができるため、更に耐熱性の低
い基板を用いることが可能となるとともに、ゲート酸化
層を熱酸化により形成しているため、ゲート酸化層と半
導体層の界面を清浄にすることができる。
シリサイドを触媒として用いることにより、低温でゲー
ト絶縁層を形成することができるため、更に耐熱性の低
い基板を用いることが可能となるとともに、ゲート酸化
層を熱酸化により形成しているため、ゲート酸化層と半
導体層の界面を清浄にすることができる。
【００２６】尚、本実施の形態では、金属シリサイドで
触媒作用を有するものの一例として、スパッタ法でＣｕ
を堆積後、熱処理にて形成したが、金属材料としてはＣ
ｕ以外にＮｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ａｇ、Ａｕ、Ｉｎ、
Ｓｎ、Ａｌ、Ｓｂ等が可能である。また、スパッタ法に
て堆積したが、蒸着法、電子ビーム蒸着、メッキ、イオ
ンプレーティング等の方法で堆積しても良い。また、Ｃ
ｕ等の金属をイオン注入やイオンドーピング等の方法に
より半導体中に注入後熱処理により金属シリサイドを形
成しても良く、この場合、金属イオンまたは原子の注入
とその後の熱処理のみで銅シリサイドができるので簡単
な工程の積み重ねでＴＦＴを形成できる。
触媒作用を有するものの一例として、スパッタ法でＣｕ
を堆積後、熱処理にて形成したが、金属材料としてはＣ
ｕ以外にＮｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ａｇ、Ａｕ、Ｉｎ、
Ｓｎ、Ａｌ、Ｓｂ等が可能である。また、スパッタ法に
て堆積したが、蒸着法、電子ビーム蒸着、メッキ、イオ
ンプレーティング等の方法で堆積しても良い。また、Ｃ
ｕ等の金属をイオン注入やイオンドーピング等の方法に
より半導体中に注入後熱処理により金属シリサイドを形
成しても良く、この場合、金属イオンまたは原子の注入
とその後の熱処理のみで銅シリサイドができるので簡単
な工程の積み重ねでＴＦＴを形成できる。
【００２７】また、上記実施の形態では減圧ＣＶＤ法に
よるａ-Ｓｉを用いたが、減圧ＣＶＤ以外のプラズマＣ
ＶＤ法やスパッタ法等で形成しても良い。さらに、半導
体材料として多結晶シリコン３を用いたが、他の半導体
材料、例えばゲルマニウム（Ｇｅ）やシリコン・ゲルマ
ニウム合金（ＳｉＧｅ）等を用いても良い。
よるａ-Ｓｉを用いたが、減圧ＣＶＤ以外のプラズマＣ
ＶＤ法やスパッタ法等で形成しても良い。さらに、半導
体材料として多結晶シリコン３を用いたが、他の半導体
材料、例えばゲルマニウム（Ｇｅ）やシリコン・ゲルマ
ニウム合金（ＳｉＧｅ）等を用いても良い。
【００２８】また、本実施の形態では多結晶を得るた
め、非晶質堆積後、多結晶化をＸｅＣｌエキシマレーザ
ーを用いたが他のＡｒＦ、ＫｒＦ等のエキシマレーザー
やＡｒレーザー等でも良いし、６００℃程度のアニール
による固相成長を行っても良い。但し、固相成長を行う
場合には、基板として固相成長温度に耐える基板を用い
なければならない。
め、非晶質堆積後、多結晶化をＸｅＣｌエキシマレーザ
ーを用いたが他のＡｒＦ、ＫｒＦ等のエキシマレーザー
やＡｒレーザー等でも良いし、６００℃程度のアニール
による固相成長を行っても良い。但し、固相成長を行う
場合には、基板として固相成長温度に耐える基板を用い
なければならない。
【００２９】また、結晶化以降において、水素プラズマ
にさらしたりや水素アニールを行うことにより、多結晶
シリコン３の粒界や粒内のトラップ準位を補償して結晶
性をあげる工程を付加することが望ましい。
にさらしたりや水素アニールを行うことにより、多結晶
シリコン３の粒界や粒内のトラップ準位を補償して結晶
性をあげる工程を付加することが望ましい。
【００３０】また、層間絶縁層１０としてＴＥＯＳを用
いたプラズマＣＶＤ法によるＳｉＯ 2を用いたが、他の
方法例えばＡＰ−ＣＶＤ（Atmospheric Pressure CVD）
法によるＳｉＯ2やＬＴＯ(Low Temperature Oxide)、Ｅ
ＣＲ−ＣＶＤによるＳｉＯ2等でも良いことは言うまで
もない。また、材料としても窒化シリコンや酸化タンタ
ル、酸化アルミニウム等も用いることができるし、これ
らの薄膜の積層構造をとっても良い。また、ゲート電極
７や、ソース電極１２およびドレイン電極１３の材料と
してＡｌを用いたがを用いたが、アルミニウム（Ａ
ｌ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、クロム
（Ｃｒ）、チタン（Ｔｉ）等の金属またはそれらの合金
でも良いし、不純物を多量に含むpoly-Ｓｉやpoly-Ｓｉ
Ｇｅ合金やＩＴＯ等の透明導電層等でも良い。ゲート電
極に関しては、上記実施の形態１では触媒酸化後の残滓
である金属シリサイドや金属の析出物を除去していた
が、それらをそのまま使用することも可能である。
いたプラズマＣＶＤ法によるＳｉＯ 2を用いたが、他の
方法例えばＡＰ−ＣＶＤ（Atmospheric Pressure CVD）
法によるＳｉＯ2やＬＴＯ(Low Temperature Oxide)、Ｅ
ＣＲ−ＣＶＤによるＳｉＯ2等でも良いことは言うまで
もない。また、材料としても窒化シリコンや酸化タンタ
ル、酸化アルミニウム等も用いることができるし、これ
らの薄膜の積層構造をとっても良い。また、ゲート電極
７や、ソース電極１２およびドレイン電極１３の材料と
してＡｌを用いたがを用いたが、アルミニウム（Ａ
ｌ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、クロム
（Ｃｒ）、チタン（Ｔｉ）等の金属またはそれらの合金
でも良いし、不純物を多量に含むpoly-Ｓｉやpoly-Ｓｉ
Ｇｅ合金やＩＴＯ等の透明導電層等でも良い。ゲート電
極に関しては、上記実施の形態１では触媒酸化後の残滓
である金属シリサイドや金属の析出物を除去していた
が、それらをそのまま使用することも可能である。
【００３１】また、オフ特性を改善するためＬＤＤ構造
を採用することも可能である。不純物としてアクセプタ
となるボロンや砒素等、ドナーとしてリンやアルミニウ
ム等を選択的に用いることによりＰチャンネル及びＮチ
ャンネルトランジスタを選択的に作成して、ＣＭＯＳ回
路を基板上につくり込むことも可能であることも言うま
でもない。
を採用することも可能である。不純物としてアクセプタ
となるボロンや砒素等、ドナーとしてリンやアルミニウ
ム等を選択的に用いることによりＰチャンネル及びＮチ
ャンネルトランジスタを選択的に作成して、ＣＭＯＳ回
路を基板上につくり込むことも可能であることも言うま
でもない。
【００３２】（実施の形態２）図２は本発明の実施の形
態２における半導体装置の製造方法を説明するための工
程断面図であり、以下順を追って説明する。
態２における半導体装置の製造方法を説明するための工
程断面図であり、以下順を追って説明する。
【００３３】ガラス基板中の不純物の拡散を防ぐための
バッファー層２としてＳｉＯ2膜を被着した基板１（コ
−ニング社製＃７０５９ガラス）上に例えばシラン（Ｓ
ｉＨ 4）を原料ガスとして用いたプラズマＣＶＤ法によ
り膜厚３０〜１５０ｎｍで、非晶質シリコン（以下a-Ｓ
ｉと略記する）を形成し、フォトリソグラフィーとエッ
チングによりトランジスタが形成されるところにのみa-
Ｓｉを残す。そして、ＸｅＣｌエキシマレーザアニール
によりａ−Ｓｉを結晶化して、多結晶シリコン（poly-S
i）３を得た（図２（ａ））。そして、全面にスパッタ
法にてＣｕ3Ｓｉ薄膜１４を５０ｎｍ〜１００ｎｍの膜
厚で堆積する（図２（ｂ））。その後、室温〜４５０℃
程度の温度でアニールして１００ｎｍの厚みのＳｉＯ2
をゲート絶縁層６として得た（図２（ｃ））。アニール
雰囲気としては酸素が存在すれば空気中等何でも良い
が、不純物の取り込みを防ぐためには純粋酸素雰囲気が
望ましい。
バッファー層２としてＳｉＯ2膜を被着した基板１（コ
−ニング社製＃７０５９ガラス）上に例えばシラン（Ｓ
ｉＨ 4）を原料ガスとして用いたプラズマＣＶＤ法によ
り膜厚３０〜１５０ｎｍで、非晶質シリコン（以下a-Ｓ
ｉと略記する）を形成し、フォトリソグラフィーとエッ
チングによりトランジスタが形成されるところにのみa-
Ｓｉを残す。そして、ＸｅＣｌエキシマレーザアニール
によりａ−Ｓｉを結晶化して、多結晶シリコン（poly-S
i）３を得た（図２（ａ））。そして、全面にスパッタ
法にてＣｕ3Ｓｉ薄膜１４を５０ｎｍ〜１００ｎｍの膜
厚で堆積する（図２（ｂ））。その後、室温〜４５０℃
程度の温度でアニールして１００ｎｍの厚みのＳｉＯ2
をゲート絶縁層６として得た（図２（ｃ））。アニール
雰囲気としては酸素が存在すれば空気中等何でも良い
が、不純物の取り込みを防ぐためには純粋酸素雰囲気が
望ましい。
【００３４】そして、図示はしないが残存したＣｕ3Ｓ
ｉと析出したＣｕを除去後、例えばＡｌを用いてゲート
電極７を形成する。そして、質量分離を行わないイオン
ドーピング法を用いて、ドナーまたはアクセプタとなる
不純物を注入して、ソース領域８とドレイン領域９を形
成する（図２（ｄ））。そして、ＴＥＯＳ（Tetraethyl
orthosilicate:(C2H5O)4Si）を原料ガスとして用いたプ
ラズマＣＶＤ法でＳｉＯ2を層間絶縁層１０として全面
に堆積し、次にコンタクト・ホ−ル１１を形成し、ソー
ス電極１２及びドレイン電極１３として例えばアルミニ
ウム（Ａｌ）をスパッタ法で堆積し、その後フォトリソ
グラフィー・エッチングでパターン化することにより、
poly-Ｓｉ ＴＦＴが完成する（図２（ｅ））。
ｉと析出したＣｕを除去後、例えばＡｌを用いてゲート
電極７を形成する。そして、質量分離を行わないイオン
ドーピング法を用いて、ドナーまたはアクセプタとなる
不純物を注入して、ソース領域８とドレイン領域９を形
成する（図２（ｄ））。そして、ＴＥＯＳ（Tetraethyl
orthosilicate:(C2H5O)4Si）を原料ガスとして用いたプ
ラズマＣＶＤ法でＳｉＯ2を層間絶縁層１０として全面
に堆積し、次にコンタクト・ホ−ル１１を形成し、ソー
ス電極１２及びドレイン電極１３として例えばアルミニ
ウム（Ａｌ）をスパッタ法で堆積し、その後フォトリソ
グラフィー・エッチングでパターン化することにより、
poly-Ｓｉ ＴＦＴが完成する（図２（ｅ））。
【００３５】以上のように、本実施の形態においても、
銅シリサイドを触媒として用いることにより、低温でゲ
ート絶縁層を形成することができるため、更に耐熱性の
低い基板を用いることが可能となるとともに、ゲート酸
化層を熱酸化により形成しているため、ゲート酸化層と
半導体層の界面を清浄にすることができ、さらに本実施
の形態では、実施の形態１に示したようにＣｕを形成し
た後に熱処理により金属シリサイドを形成するのではな
く、最初から金属シリサイド層を形成しているため、熱
処理工程の分だけ工程を簡略化することができる。
銅シリサイドを触媒として用いることにより、低温でゲ
ート絶縁層を形成することができるため、更に耐熱性の
低い基板を用いることが可能となるとともに、ゲート酸
化層を熱酸化により形成しているため、ゲート酸化層と
半導体層の界面を清浄にすることができ、さらに本実施
の形態では、実施の形態１に示したようにＣｕを形成し
た後に熱処理により金属シリサイドを形成するのではな
く、最初から金属シリサイド層を形成しているため、熱
処理工程の分だけ工程を簡略化することができる。
【００３６】尚、本実施の形態では基板としてコーニン
グ社製＃７０５９基板を用いたが、プロセス最高温度に
注意すれば（具体的には、ゲート絶縁層の形成速度を抑
制してゲート絶縁層形成用の熱処理温度を下げる）、他
のガラス材料でも可能であるし、ＳｉＯ2を形成するた
めのアニール温度やその他の基板温度を上昇させる工程
の低温化により、プラスチック基板を用いることも可能
であり、この点については上記した実施の形態１にもあ
てはまる。
グ社製＃７０５９基板を用いたが、プロセス最高温度に
注意すれば（具体的には、ゲート絶縁層の形成速度を抑
制してゲート絶縁層形成用の熱処理温度を下げる）、他
のガラス材料でも可能であるし、ＳｉＯ2を形成するた
めのアニール温度やその他の基板温度を上昇させる工程
の低温化により、プラスチック基板を用いることも可能
であり、この点については上記した実施の形態１にもあ
てはまる。
【００３７】金属シリサイドの一例として、スパッタ法
でＣｕ３Ｓｉを直接堆積して形成したが、金属材料とし
てはＣｕ以外にＮｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ａｇ、Ａｕ、
Ｉｎ、Ｓｎ、Ａｌ、Ｓｂ等が可能である。
でＣｕ３Ｓｉを直接堆積して形成したが、金属材料とし
てはＣｕ以外にＮｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ａｇ、Ａｕ、
Ｉｎ、Ｓｎ、Ａｌ、Ｓｂ等が可能である。
【００３８】また、本実施の形態では、プラズマＣＶＤ
法によるａ-Ｓｉを用いたが、プラズマＣＶＤ以外の減
圧ＣＶＤ法やスパッタ法等で形成しても良い。さらに、
半導体材料として多結晶シリコンを用いたが、他の半導
体材料、例えばゲルマニウム（Ｇｅ）やシリコン・ゲル
マニウム合金（ＳｉＧｅ）等を用いても良い。
法によるａ-Ｓｉを用いたが、プラズマＣＶＤ以外の減
圧ＣＶＤ法やスパッタ法等で形成しても良い。さらに、
半導体材料として多結晶シリコンを用いたが、他の半導
体材料、例えばゲルマニウム（Ｇｅ）やシリコン・ゲル
マニウム合金（ＳｉＧｅ）等を用いても良い。
【００３９】また、本実施の形態では多結晶を得るた
め、非晶質堆積後、多結晶化をＸｅＣｌエキシマレーザ
ーを用いたが他のＡｒＦ、ＫｒＦ等のエキシマレーザー
やＡｒレーザー等でも良いし、６００℃程度のアニール
による固相成長を行っても良い。但し、固相成長を行う
場合には、基板として固相成長温度に耐える基板を用い
なければならない。また、結晶化以降において、水素プ
ラズマにさらしたりや水素アニールを行うことにより、
多結晶シリコン３の粒界や粒内のトラップ準位を補償し
て結晶性をあげる工程を付加することが望ましい。
め、非晶質堆積後、多結晶化をＸｅＣｌエキシマレーザ
ーを用いたが他のＡｒＦ、ＫｒＦ等のエキシマレーザー
やＡｒレーザー等でも良いし、６００℃程度のアニール
による固相成長を行っても良い。但し、固相成長を行う
場合には、基板として固相成長温度に耐える基板を用い
なければならない。また、結晶化以降において、水素プ
ラズマにさらしたりや水素アニールを行うことにより、
多結晶シリコン３の粒界や粒内のトラップ準位を補償し
て結晶性をあげる工程を付加することが望ましい。
【００４０】また、層間絶縁層１０としてＴＥＯＳを用
いたプラズマＣＶＤ法によるＳｉＯ 2を用いたが、他の
方法例えばＡＰ−ＣＶＤ（Atomospheric Pressure CV
D）法によるＳｉＯ2やＬＴＯ(Low Temperature Oxid
e)、ＥＣＲ−ＣＶＤによるＳｉＯ2等でも良いことは言
うまでもない。また、材料としても窒化シリコンや酸化
タンタル、酸化アルミニウム等も用いることができる
し、これらの薄膜の積層構造をとっても良い。また、ゲ
ート電極７や、ソース電極１２およびドレイン電極１３
の材料としてＡｌを用いたがを用いたが、アルミニウム
（Ａｌ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ク
ロム（Ｃｒ）、チタン（Ｔｉ）等の金属またはそれらの
合金でも良いし、不純物を多量に含むpoly-Ｓｉやpoly-
ＳｉＧｅ合金やＩＴＯ等の透明導電層等でも良い。ゲー
ト電極に関しては、上記実施の形態２では触媒酸化後の
残滓である金属シリサイドや金属の析出物を除去してい
たが、それらをそのまま使用することも可能である。
いたプラズマＣＶＤ法によるＳｉＯ 2を用いたが、他の
方法例えばＡＰ−ＣＶＤ（Atomospheric Pressure CV
D）法によるＳｉＯ2やＬＴＯ(Low Temperature Oxid
e)、ＥＣＲ−ＣＶＤによるＳｉＯ2等でも良いことは言
うまでもない。また、材料としても窒化シリコンや酸化
タンタル、酸化アルミニウム等も用いることができる
し、これらの薄膜の積層構造をとっても良い。また、ゲ
ート電極７や、ソース電極１２およびドレイン電極１３
の材料としてＡｌを用いたがを用いたが、アルミニウム
（Ａｌ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ク
ロム（Ｃｒ）、チタン（Ｔｉ）等の金属またはそれらの
合金でも良いし、不純物を多量に含むpoly-Ｓｉやpoly-
ＳｉＧｅ合金やＩＴＯ等の透明導電層等でも良い。ゲー
ト電極に関しては、上記実施の形態２では触媒酸化後の
残滓である金属シリサイドや金属の析出物を除去してい
たが、それらをそのまま使用することも可能である。
【００４１】また、オフ特性を改善するためＬＤＤ構造
を採用することも可能である。不純物としてアクセプタ
となるボロンや砒素等、ドナーとしてリンやアルミニウ
ム等を選択的に用いることによりＰチャンネル及びＮチ
ャンネルトランジスタを選択的に作成して、ＣＭＯＳ回
路を基板上につくり込むことも可能であることも言うま
でもない。
を採用することも可能である。不純物としてアクセプタ
となるボロンや砒素等、ドナーとしてリンやアルミニウ
ム等を選択的に用いることによりＰチャンネル及びＮチ
ャンネルトランジスタを選択的に作成して、ＣＭＯＳ回
路を基板上につくり込むことも可能であることも言うま
でもない。
【００４２】以上、本発明について実施の形態とともに
説明を行ったが、本発明のように薄膜トランジスタの製
造において、低温化が実現できれば、例えばポリアリー
ルスルホン（３Ｍ社製のＡＳＴＲＥｌ３６０やＩＣＩ社
製のＶＩＣＴＲＥＸ ＨＴＡ等）等の有機絶縁体からな
る基板を用いることも可能となる。また、実施の形態で
は、触媒として用いた銅シリサイド及び銅を除去してＴ
ＦＴを形成しているが、場合によってはこれらを残存さ
せて後に配線として利用することも考えられる。
説明を行ったが、本発明のように薄膜トランジスタの製
造において、低温化が実現できれば、例えばポリアリー
ルスルホン（３Ｍ社製のＡＳＴＲＥｌ３６０やＩＣＩ社
製のＶＩＣＴＲＥＸ ＨＴＡ等）等の有機絶縁体からな
る基板を用いることも可能となる。また、実施の形態で
は、触媒として用いた銅シリサイド及び銅を除去してＴ
ＦＴを形成しているが、場合によってはこれらを残存さ
せて後に配線として利用することも考えられる。
【００４３】
【発明の効果】以上説明を行なってきたように、本発明
による薄膜トランジスタは、安価で、性能と再現性に優
れ、プラスチック基板を用いれば、より軽量の薄膜トラ
ンジスタが得られる。また、本発明の薄膜トランジスタ
の製造方法によれば低コストでしかも性能と再現性に優
れた薄膜トランジスタが製造できる。また、プロセスの
低温化を図ることも可能となり、プラスチック基板が使
用できて、より軽量化を図ることができて、その実用上
の効果は大きい。
による薄膜トランジスタは、安価で、性能と再現性に優
れ、プラスチック基板を用いれば、より軽量の薄膜トラ
ンジスタが得られる。また、本発明の薄膜トランジスタ
の製造方法によれば低コストでしかも性能と再現性に優
れた薄膜トランジスタが製造できる。また、プロセスの
低温化を図ることも可能となり、プラスチック基板が使
用できて、より軽量化を図ることができて、その実用上
の効果は大きい。
【図１】本発明実施の形態１における薄膜トランジスタ
の製造工程断面図
の製造工程断面図
【図２】本発明実施の形態２における薄膜トランジスタ
の製造工程断面図
の製造工程断面図
【図３】従来の薄膜トランジスタの概略断面図
１ 基板 ２ バッファー層 ３ 多結晶シリコン ４ Ｃｕ ５ Ｃｕ3Ｓｉ ６ ゲート絶縁層（ＳｉＯ2） ７ ゲート電極（Ａｌ） ８ ソース領域 ９ ドレイン領域 １０ 層間絶縁層 １１ コンタクトホール １２ ソース電極 １３ ドレイン電極 １４ Ｃｕ3Ｓｉ
Claims (7)
- 【請求項１】基板上にソース・ドレイン領域を有する半
導体層、ゲート絶縁層及びゲート電極を少なくとも有す
る薄膜トランジスタであって、前記ゲート絶縁層が金属
シリサイドを触媒として用いた酸化により形成された酸
化膜であることを特徴とする薄膜トランジスタ。 - 【請求項２】基板が有機絶縁体であることを特徴とする
請求項１記載の薄膜トランジスタ。 - 【請求項３】基板上に選択的に半導体層を形成する工程
と、少なくとも前記半導体層上にゲート絶縁層を形成す
る工程と、前記ゲート絶縁層上にゲート電極を形成する
工程と、前記半導体層に選択的に不純物を導入してソー
ス・ドレイン領域を形成する工程とを有する薄膜トラン
ジスタの製造方法であって、前記ゲート絶縁層を、前記
半導体層上にＮｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａ
ｕ、Ｉｎ、Ｓｎ、Ａｌ、Ｓｂの中から選ばれた一種以上
の金属を含む金属シリサイド層を形成後、前記金属シリ
サイド層を触媒として用いた酸化により形成することを
特徴とする薄膜トランジスタの製造方法。 - 【請求項４】金属シリサイド層を金属薄膜を半導体層上
に堆積後、熱処理により形成することを特徴とする請求
項３記載の薄膜トランジスタの製造方法。 - 【請求項５】金属シリサイド層をスパッタ法により直接
形成することを特徴とする請求項３記載の薄膜トランジ
スタの製造方法。 - 【請求項６】金属シリサイド層を半導体層中にイオン注
入またはイオンドーピングにより金属原子またはイオン
を導入後、熱処理により形成することを特徴とする請求
項３記載の薄膜トランジスタの製造方法。 - 【請求項７】金属シリサイドを触媒として用いた酸化
後、残存する前記金属シリサイドまたは金属の析出物を
除去することを特徴とする請求項３記載の薄膜トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23003396A JPH1074947A (ja) | 1996-08-30 | 1996-08-30 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23003396A JPH1074947A (ja) | 1996-08-30 | 1996-08-30 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074947A true JPH1074947A (ja) | 1998-03-17 |
Family
ID=16901523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23003396A Pending JPH1074947A (ja) | 1996-08-30 | 1996-08-30 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1074947A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100542304B1 (ko) * | 1998-10-27 | 2006-04-06 | 비오이 하이디스 테크놀로지 주식회사 | 액정 표시 장치-박막 트랜지스터의 제조방법 |
| CN100372081C (zh) * | 2005-06-21 | 2008-02-27 | 友达光电股份有限公司 | 像素电极的开关元件及其制造方法 |
| GB2447909A (en) * | 2007-03-27 | 2008-10-01 | Univ Bolton | Extending the life of stored products with microwave radiation |
-
1996
- 1996-08-30 JP JP23003396A patent/JPH1074947A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100542304B1 (ko) * | 1998-10-27 | 2006-04-06 | 비오이 하이디스 테크놀로지 주식회사 | 액정 표시 장치-박막 트랜지스터의 제조방법 |
| CN100372081C (zh) * | 2005-06-21 | 2008-02-27 | 友达光电股份有限公司 | 像素电极的开关元件及其制造方法 |
| GB2447909A (en) * | 2007-03-27 | 2008-10-01 | Univ Bolton | Extending the life of stored products with microwave radiation |
| GB2447909B (en) * | 2007-03-27 | 2012-02-15 | Univ Bolton | Life extension of stored food stuff |
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