KR100542304B1 - 액정 표시 장치-박막 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은, 채널층의 전계 이동도는 향상시키면서, 누설 전류의 양을 줄일 수 있는 액정 표시 장치-박막 트랜지스터의 제조방법을 개시한다.
개시된 본 발명은, 유리 기판상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 유리 기판 상부에 게이트 절연막을 증착하는 단계와, 상기 게이트 절연막 상에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층과 게이트 절연막을 소정 형태로 패터닝하는 단계와, 상기 게이트 전극 양측에 해당하는 비정질 실리콘층에 불순물을 이온 주입하는 단계와, 상기 게이트 전극 상부 및 게이트 전극 양측으로부터 소정폭만큼을 포함하도록 비정질 실리콘층 상부에 카탈리스트 마스크 패턴을 형성하는 단계와, 상기 비정질 실리콘층 및 카탈리스트 마스크 패턴 표면에 카탈리스트층을 피복하는 단계와, 상기 기판 뒷면에서 레이져 빔을 조사하여, 카탈리스트 마스크 패턴 양측의 비정질 실리콘층을 상기 카탈리스트층과 반응시키면서 결정화하여, 소오스, 드레인 영역을 형성하는 단계, 및 반응하고 남은 카탈리스트층과 카탈리스트 마스크를 제거하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 액정 표시 장치-박막 트랜지스터의 제조방법에 관한 것으로, 보다 구체적으로는, 고이동도를 가지면서도 누설 전류를 줄일 수 있는 비정질 실리콘층을 채널층으로 하는 박막 트랜지스터의 제조방법에 관한 것이다.
일반적으로, 액정 표시 장치에서 박막 트랜지스터는 화소를 스위칭하는 역할을 한다.
이러한 박막 트랜지스터가 도 1에 도시되어 있다. 먼저, 유리 기판(1) 상부에 게이트 전극(2)을 소정의 패턴 형태로 형성한 다음, 게이트 전극(2)이 형성된 유리 기판(1) 상부에 게이트 절연막(3)을 소정 두께로 증착한다. 그후, 게이트 절연막(3) 상부에 게이트 전극(1)을 포함하도록 비정질 실리콘층(4)을 형성하고, 비정질 실리콘층(4) 상부의 소정 부분, 바람직하게는 게이트 전극(2)과 대응되는 부분에 에치 스톱퍼(5)를 형성한다. 그 후에, 결과물 상부에 불순물이 도핑된 반도체층(6)을 증착한다. 그 다음, 불순물이 도핑된 반도체층(6)과 비정질 실리콘층(4)을 액티브 형태로 패터닝하여, 박막 트랜지스터 형상을 갖춘다. 그후, 불순물이 도핑된 반도체층(6) 상부에 소오스, 드레인용 금속막을 소정 두께로 증착한 다음, 에치 스톱퍼(5)의 양측에 존재하도록 패터닝하여, 소오스, 드레인 전극(7a,7b)을 형성하여, 비정질 실리콘층을 채널층으로 하는 박막 트랜지스터를 완성한다.
상기한 박막 트랜지스터는 빠른 신호 전달 능력을 갖기 위하여 채널층 즉, 비정질 실리콘의 높은 전계 이동도가 요구된다.
그러나, 공지된 바와 같이, 비정질 실리콘층은 그것의 전계 이동도와 비례하여 누설 전류의 양도 커지게 되므로, 전계 이동도를 높게 하려면, 이와 더불어 누설 전류의 양도 커지게 된다. 이로 인하여, 박막 트랜지스터의 성능을 저하시키게 된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로, 채널층의 전계 이동도는 향상시키면서, 누설 전류의 양을 줄일 수 있는 액정 표시 장치-박막 트랜지스터의 제조방법을 제공하는 것을 목적으로 한다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 본 발명은 유리 기판상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 유리 기판 상부에 게이트 절연막을 증착하는 단계와, 상기 게이트 절연막 상에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층과 게이트 절연막을 소정 형태로 패터닝하는 단계와, 상기 게이트 전극 양측에 해당하는 비정질 실리콘층에 불순물을 이온 주입하는 단계와, 상기 게이트 전극 상부 및 게이트 전극 양측으로부터 소정폭만큼을 포함하도록 비정질 실리콘층 상부에 카탈리스트 마스크 패턴을 형성하는 단계와, 상기 비정질 실리콘층 및 카탈리스트 마스크 패턴 표면에 카탈리스트층을 피복하는 단계와, 상기 기판 뒷면에서 레이져 빔을 조사하여, 카탈리스트 마스크 패턴 양측의 비정질 실리콘층을 상기 카탈리스트층과 반응시키면서 결정화하여, 소오스, 드레인 영역을 형성하는 단계, 및 반응하고 남은 카탈리스트층과 카탈리스트 마스크를 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 소오스, 드레인 영역을 카탈리스트층과 비정질층을 레이져 어닐링 반응시키어, 결정화된 저항 접촉층으로 형성하므로써, 박막 트랜지스터의 전계 이동도를 향상시키고, 게이트 전극 양측에 오프셋 영역을 형성하여, 누설 전류를 낮추게 된다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2f는 본 발명의 실시예를 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a를 참조하여, 유리 기판(10) 상부에 게이트 전극용 금속막을 증착한 다음, 소정의 형태로 패터닝하여, 게이트 전극(11)을 형성한다. 그 다음, 게이트 전극(11)이 형성된 유리 기판(10) 상부에 게이트 절연막(12)을 소정 두께로 증착한다.
그후, 도 2b에 도시된 바와 같이, 게이트 절연막(12) 상부에 비정질 실리콘층(13)을 PECVD(plasma enhanced chemical vapor deposition) 방식으로 형성한다. 그 후에, 비정질 실리콘층(13)과 게이트 절연막(12)을 액티브 형태, 즉, 박막 트랜지스터의 형태를 갖추도록 패터닝한다. 이어서, 게이트 전극(11)과 대응되도록 비정질 실리콘층(13) 상부에 이온 스탑 레지스트 패턴(ion stop resist mask:140)을 공지의 포토리소그라피 방식으로 형성한다. 그후에, 이온 스탑 레지스트 패턴(140)을 마스크로 하여, 노출된 비정질 실리콘층(13)에 고농도 N형의 불순물을 1013 내지 1020/㎤의 농도로 이온 주입한다. 여기서, 도면 부호 13은 불순물이 이온 주입되지 않은 부분을 나타내고, 13a는 불순물이 이온 주입된 부분을 나타낸다.
그 후에, 도 2c에 도시된 바와 같이, 이온 스탑 레지스트 패턴(140)을 공지의 방식으로 제거한다.
그 다음, 도 2d에서와 같이, 결과물 상부에 실리콘 질화막을 증착한 다음, 비정질 실리콘층(13,13a) 상부에 게이트 전극(11) 및 게이트 전극(11) 양측 부분을 포함하도록 패터닝하여 카탈리스트(catalyst) 마스크 패턴(14)을 형성한다. 즉, 상기 카탈리스트 마스크 패턴(14)은 게이트 전극(11) 및 게이트 전극(11) 양단으로부터 각각 0.01 내지 10㎛ 정도 거리 만큼의 비정질 실리콘층(13a)을 포함하도록 형성된다.
이어서, 도 2e에 나타낸 바와 같이, 비정질 실리콘층(13,13a) 표면 및 카탈리스트 마스크 패턴(14) 표면에 카탈리스트층(15)을 수Å에서 수십Å 정도로 증착한다. 이때, 카탈리스트층(15)으로는 Ni, Pd, Pt, W, Cr, Co, Cu, Al, Sn, P, As, Sb, Ag, In 중 선택되는 하나, 또는 이들을 적절히 혼합한 합금막이 이용된다. 그다음, 유리 기판(10) 뒷면에서 레이져빔을 조사한다. 이때, 레이져 빔 대신 UV, 할로겐 램프가 이용될 수 있다. 그러면, 이 레이져 빔에 의하여 게이트 전극(11) 양측의 비정질 실리콘층(13a)은 그 상부의 카탈리스트층(15)과 반응이 이루어져 결정화된 저항 접촉층으로 된 소오스, 드레인 영역이 형성된다. 이때, 소오스 드레인 영역은 결정화된 저항 접촉층으로 형성되어, 도핑된 비정질 실리콘층 보다 전도 특성이 우수하여, 전계 이동도가 높다.
한편, 게이트 전극(11) 상부에 해당하는 비정질 실리콘층(13)과 카탈리스트 마스크 패턴(14)에 의하여 덮혀진 비정질 실리콘층(13) 부분은 게이트 전극(11) 및 카탈리스트 마스크 패턴(14)에 의하여 레이져빔이 차단되어 비정질 상태를 유지하게 되고, 불순물도 활성화되지 않는다. 이에따라, 게이트 전극(11) 양측의 비정질 상태를 유지하는 부분이 박막 트랜지스터에서 드레인 전계를 낮추면서 누설전류를 감소시키는 오프셋(offset) 영역이 된다.
이와같이 카탈리스트 마스크 패턴(14)을 형성한 다음, 기판 뒷면에서 레이져 어닐링을 실시하므로써, 자기 정렬적으로 저항 접촉층으로 된 소오스, 드레인 영역과 오프셋 영역을 형성하게 된다.
그 후에, 도 2f에 도시된 바와 같이, 반응되지 않고 잔존하는 카탈리스트층(15)을 습식 식각 공정으로 제거하고, 이어 카탈리스트 마스크 패턴(14)으로 제거한다. 그후에, 결과물 상부에 보호층(16)을 증착한 다음, 게이트 전극 양측의 저항 접촉층(130)의 소정 부분이 노출되도록 오픈시킨다. 그 다음, 노출된 저항 접촉층(130)과 접촉되도록, 소오스, 드레인 전극(17a,17b)을 형성한다.
본 실시예에서는 비정질 실리콘층에 불순물을 이온주입하는 공정을 카탈리스트층 형성전에 실시하였지만, 도 2e 단계의 레이져 빔 조사 전에 불순물을 주입하여도 동일한 효과를 거둘 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 소오스, 드레인 영역을 카탈리스트층과 비정질층을 레이져 어닐링 반응시키어, 결정화된 저항 접촉층으로 형성하므로써, 박막 트랜지스터의 전계 이동도를 향상시킨다.
아울러, 게이트 전극 양측에 자기 정렬 방식으로 오프셋 영역을 형성하여, 누설 전류를 낮추게 된다.
따라서, 박막 트랜지스터의 전계 이동도를 향상시키면서도 누설 전류를 감소시킬 수 있게 된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1은 종래의 액정 표시 장치-박막 트랜지스터의 단면도.
도 2a 내지 도 2f는 본 발명에 따른 액정 표시 장치-박막 트랜지스터의 제조방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
10 : 기판 11 : 게이트 전극
12 : 게이트 절연막 13 : 비정질 실리콘층(채널 영역)
13a : 불순물이 도핑된 비정질 실리콘층(비정질 활성층)
14 : 카탈리스트 마스크 패턴 15 : 카탈리스트층
16 : 보호막 17a,17b : 소오스, 드레인 전극
130: 저항 접촉층 (결정질 활성층)
140 : 이온 스탑 레지스트 패턴
Claims (4)
- 유리 기판상에 게이트 전극을 형성하는 단계;상기 게이트 전극이 형성된 유리 기판 상부에 게이트 절연막을 증착하는 단계;상기 게이트 절연막 상에 비정질 실리콘층을 형성하는 단계;상기 비정질 실리콘층과 게이트 절연막을 패터닝하는 단계;상기 게이트 전극 양측에 해당하는 비정질 실리콘층에 불순물을 이온 주입하는 단계;상기 게이트 전극 상부 및 게이트 전극 양측으로부터 0.01 내지 10㎛ 정도씩 포함하도록 비정질 실리콘층 상부에 카탈리스트 마스크 패턴을 형성하는 단계;상기 비정질 실리콘층 및 카탈리스트 마스크 패턴 표면에 카탈리스트층을 피복하는 단계;상기 기판 뒷면에서 레이져 빔을 조사하여, 카탈리스트 마스크 패턴 양측의 비정질 실리콘층을 상기 카탈리스트층과 반응시키면서 결정화하여, 소오스, 드레인 영역을 형성하는 단계; 및반응하고 남은 카탈리스트층과 카탈리스트 마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 액정 표시 장치-박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 카탈리스트 마스크 패턴을 실리콘 질화막으로 형성되는 것을 특징으로 하는 액정 표시 장치-박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 카탈리스트층은 Ni, Pd, Pt, W, Cr, Co, Cu, Al, Sn, P, As, Sb, Ag, In 중 선택되는 하나, 또는 이들을 적절히 혼합한 합금막으로 형성되는 것을 특징으로 하는 액정 표시 장치-박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 카탈리스트 마스크 패턴을 제거하는 단계 이후에, 결과물 상부에 보호막을 형성하는 단계; 상기 소오스, 드레인 영역이 노출되도록 보호막을 식각하는 단계; 및 상기 노출된 소오스, 드레인 영역과 접촉되도록 소오스, 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정 표시 장치-박막 트랜지스터의 제조방법.
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-
1998
- 1998-10-27 KR KR1019980045039A patent/KR100542304B1/ko not_active IP Right Cessation
Patent Citations (6)
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Also Published As
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