KR100303964B1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 박막 트랜지스터는 기판 상에 형성되며 활성층과 이 활성층을 샌드위치하는 제1 절연막과 제2 절연막을 포함하며, 제1 절연막 중에 포함된 고정 전하의 전체 극성은 제2 절연막 중에 포함된 고정 전하의 전체 극성과 반대가 된다.

Description

박막 트랜지스터 및 그 제조 방법
본 발명은 절연막 사이에 활성 영역이 개재되어 있는 박막 트랜지스터 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 액티브 매트릭스 기판, 일반적인 박막 집적 회로, 이미지 센서 등에 사용는 MOS 박막 트랜지스터에 관한 것이다.
근년, 고 해상도의 대형 액정 표시 장치, 저 코스트화를 위해 드라이버 회로를 동일 기판 상에 형성한 모노리딕 액정 표시 장치, 고속이며 고 해상도의 밀착형 이미지 센서, 3차원 집적 회로(IC) 등을 실현하기 위해 유리 기판 등의 절연 기판 또는 절연막 상에 고 성능의 반도체 소자들을 형성하려는 노력들이 행해지고 있다. 이들 장치에 사용되는 반도체 소자로서는, 박막형의 실리콘 반도체를 활성 영역으로 하는 MOS 박막 트랜지스터(TFT)가 일반적으로 사용되고 있다.
대표적인 이러한 MOS 박막 트랜지스터의 구조로서는 도 6에서 도시한 바와 같은 코플래너(coplanar)형을 들 수 있다. 코플래너형은 다음의 성분들을 포함한다. 절연 기판(1) 상에 활성층(9)이 되는 실리콘 박막이 형성된다. 이 활성층(9)은 N형 또는 P형 불순물이 도핑되어진 소스 영역(14) 및 드레인 영역(15)과, 실제로 트랜지스터의 활성 영역으로서 기능하는 채널 영역(13)인 두 종류의 영역으로 분할된다. 활성층(9)을 피복하도록 게이트 절연막(10)이 형성되어 있으며, 채널 영역(13) 상에는 게이트 전극(11)이 형성되어 있다. 이러한 기판을 피복하도록 층간 절연막(17)이 형성되어 있으며, 층간 절연막(17) 상에 소스 전극(18) 및 드레인 전극(19)이 형성되어 있다.
IC 제조 고정 중에는, 일반적으로는 Si의 단결정 기판을 사용하며 이 기판의 표면을 고온에서 산화시켜 게이트 절연막을 얻는다. 실리콘 산화물로 이루어진 게이트 절연막의 품질은 매우 높으며 활성층(Si 기판)과 게이트 절연막 간의 계면은 클린한(clean) 상태로 보존되어 우수한 계면 특성이 얻어진다.
반면에, 상술한 TFT 제조 공정에서는, 게이트 절연막(10)을 피착에 의해 형성할 필요가 있다. 이것은 기본적으로 IC 제조 공정에서 열적 산화에 의해 얻어진 것과 같은 고 품질의 실리콘 산화물막을 형성하는 것을 곤란하게 만든다. TFT 제조 공정에서는, 또한 도 6에서 도시된 바와 같이 게이트 절연막의 형성 전에 활성층을 패턴화시킬 필요가 있다. 그러므로, 활성층(9)의 형성에 연속하여 게이트 절연막을 형성할 수가 없다. 이로써 활성층(9)과 게이트 절연막(10) 간에 형성된 계면은 IC 제조 공정에서 얻어진 것과 같이 양호한 특성을 제공할 수 없다. 그 결과, TFT의 임계 전압이 불안정하다.
일본 공개 공보 제 5-1216681호에서는 Si 단결정 기판을 사용하여 CMOS-FET(상보형 금속 산화물 반도체 전계 효과 트랜지스터)를 SOI(실리콘-온-절연체) 공정으로 제조하는 방법에 대해 제안되어 있다. 이 공개 공보에 개시되어 있는 기술은 SOI 공정으로 제조한 CMOS-FET 제조에만 제한되어 있다. 이 기술에 따르면, 단채널 효과를 감소시키기 위해, Si 기판 상에 형성된 하부 산화물막 중의 고정 전하를 이용한다. 즉, n-채널 FET의 하부 산화물막에는 음전하의 이온을 주입하고, p-채널 FET의 하부 산화물막에는 양전하의 이온을 주입한다.
MOS FET에서, 게이트 절연막 중의 고정 전하는 TFT의 임계 전압에 영향을 미치는 요인 중 하나이다. 그러나, 피착에 의해 형성된 실리콘 산화물막은 품질이 불안정하고 막중에 다수의 고정 전하가 포함되어 있다. 일반적으로, CVD(화학 증기 피착)에 의해 형성된 막은 다수의 SiOH기를 포함하는 데, 여기서 Si 댕글링 결합이 양전하로서 작용한다. 그 결과, 게이트 절연막과 접촉하는 반도체층은 양전하의 영향 하에서 n형의 층으로 된다. 이와 같이 TFT의 임계 전압은 부값으로 시프트하여 공핍형 특성을 나타낸다. "공핍형"이란 게이트 전압이 0일 때 드레인 전류가 흐르도록 허용되는 형태이다.
TFT를 CMOS 인버터 회로 등의 박막 IC, 액정 표시 장치용의 액티브 매트릭스 기판과 그 드라이버 회로에 사용할 때 TFT는 공핍형 특성이 아닌 적어도 인헨스먼트형 특성을 갖는 것이 바람직하다. "인헨스먼트형"이란 게이트 전압이 0일 때 드레인 전류가 흐르지 않도록 하게 하는 형태이다. 인헨스먼트형 특성을 갖는 것 이외에, 구동 전압을 감소시키기 위해서는 TFT의 임계값의 절대값을 가능한 적은 것으로 하는 것이 바람직하다.
상기한 바를 고려해 보면, TFT의 임계 전압은 전형적으로 트랜지스터의 채널 영역에 n형 불순물 또는 p형 불순물을 직접 주입시킴으로써 제어된다. 그러나, 채널 영역에 주입된 불순물은 MOS 트랜지스터의 동작 중 서브 임계 영역에서의 드레인 전류의 상승을 둔화시킴과 함께, MOS 트랜지스터가 동작하지 않을 시에 누설 전류를 증가시킨다. 환언하자면, 트랜지스터 자체의 구동 능력은 임계 전압을 제어하는 댓가로서 떨어지게 된다.
n-채널 FET에 음전하 이온을 주입시키고 p-채널 FET에 양전하 이온을 주입시키는 상기 공보에서 개시된 방법을 TFT에 적용시킬 수는 있지만, 트랜지스터의 임계 전압을 제어하는 목적과는 다소 그 목적으로 하는 바가 다르다. 그러나, 이러한 방법에서는, n-채널 TFT 및 p-채널 TFT는 독립적으로 제어되기 때문에, n-채널 TFT와 p-채널 TFT 간의 임계 전압 절대값의 차를 안정화시키는 것이 곤란하다. 게다가, 이 방법에서는 두 단계의 이온 주입을 필요로 한다. 이것이 제조 공정을 복잡하게 만들고 코스트를 증가시킨다.
상기한 바로 부터, 본 발명의 목적은 기판의 절연 표면 상에 높은 특성의 안정성을 가지며 고 성능이며 저 전력 소모의 박막 트랜지스터를 형성하며 이러한 박막 트랜지스터의 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 고 해상도의 대형 액티브 매트릭스형 액정 표시 장치, 드라이버가 동일 기판 상에 형성된 드라이버-모노리딕 액티브 매트릭스형 액정 표시 장치, 박막 IC 등을 실현하기 위해 박막 트랜지스터에서 관찰되는 임계 전압의 변동을 저가의 간단한 공정으로 제어하고 최적화시킬 수 있는 박막 트랜지스터의 제조 방법을 제공하는 데 있다.
본 발명의 박막 트랜지스터는 기판 상에 형성되며, 활성층과 상기 활성층을 샌드위치하는 제1 및 제2 절연막을 포함하며, 상기 제1 절연막에 포함된 고정 전하의 전체 극성은 상기 제2 절연막에 포함된 고정 전하의 전체 극성과 반대이다.
본 발명의 일 실시예에서는, 박막 트랜지스터는 MOS 전계 효과 트랜지스터이며, 제2 절연막은 전계 효과 트랜지스터의 게이트 절연막을 형성한다.
본 발명의 다른 실시예에서는, 박막 트랜지스터의 임계 전압은 제1 및 제2 절연막에 포함된 고정 전하의 극성 및 양에 기초하여 제어된다.
본 발명의 또 다른 실시예에서는, 기판은 유리 기판이며, 제1 절연막은 유리 기판으로부터 활성층 내로 불순물의 확산을 방지시키기 위한 하부막이다.
본 발명의 또 다른 실시예에서는, 제1 절연막 및 제2 절연막 중 적어도 하나는 주 성분으로서 실리콘 산화물을 함유하고 활성층은 결정성을 갖는 실리콘 박막을 포함한다.
본 발명의 또 다른 실시예에서는, 활성층의 두께는 박막 트랜지스터의 동작 중 확장되는 공핍층의 두께와 동일하거나 또는 그 미만이다.
본 발명의 또 다른 실시예에서는, 제1 절연막 또는 제2 절연막의 양의 고정 전하는 주로 실리콘 댕글링 결합을 갖는 실리콘 이온으로 주로 이루어진다.
본 발명의 또 다른 실시예에서는, 제1 절연막 또는 제2 절연막의 음의 고정 전하는 주로 비결합된 산소의 산소 이온으로 이루어진다.
본 발명의 다른 특징에 따르면, 박막 트랜지스터를 제조하는 방법이 제공되어 있다. 이 방법에는 기판 상에 제1 실리콘 산화물막을 형성하는 단계와, 제1 실리콘 산화물막 상에 활성층이 되는 결정성을 갖는 실리콘막을 형성하는 단계와, 실리콘막 상에 제1 실리콘 산화물막에 함유된 고정 전하의 극성과는 반대인 극성의 고정 전하를 갖는 제2 실리콘 산화물막을 게이트 절연막으로서 형성하는 단계가 포함된다.
본 발명의 일 실시예에서는, 제1 실리콘 산화물막을 형성하는 단계는 스퍼터링에 의해 행해지고, 제2 실리콘 산화물막을 형성하는 단계는 CVD에 의해 행해진다.
본 발명의 다른 실시예에서는, 제1 실리콘 산화물막을 형성하는 단계는 타겟으로서 석영을 사용하여 적어도 산소를 함유하는 분위기 하에서 스퍼터링에 의해 행해진다.
본 발명의 또 다른 실시예에서는, 제2 실리콘 산화물막을 형성하는 단계는 실란 가스를 원료로서 사용하여 CVD에 의해 행해진다.
본 발명의 또 다른 실시예에서는, 제2 실리콘 산화물막을 CVD에 의해 형성한 후 약 550℃ 또는 그 이상의 온도에서 가열 처리를 행한다.
본 발명의 또 다른 실시예에서는, 제 1 실리콘 산화물막을 형성하는 단계에서, 스퍼터링을 위한 분위기 하에서 산소의 부분압을 제어함으로써 임계 전압을 제어한다.
본 발명의 또 다른 실시예에서는, 제 1 실리콘 산화물막을 형성하는 단계에서 스퍼터링을 위한 분위기 하에서의 산소비는 약 0.04 내지 0.4의 범위 내에 속한다.
본 발명의 또 다른 실시예에서는, 제 1 실리콘 산화물막을 형성하는 단계는 제1 실리콘 산화물막을 형성한 후 제1 실리콘 산화물막에서 음의 고정 전하로 되는 이온을 도핑하는 단계를 포함한다.
본 발명의 또 다른 실시예에서는, 이온을 도핑하는 단계에서, 임계 전압은 이온 주입량을 조절함으로써 제어된다.
본 발명의 또 다른 실시예에서는, 이온을 도핑하는 단계에서 주입되는 이온은 산소 이온이다.
본 발명의 또 다른 실시예에서는, 이온을 도핑하는 단계에서 주입되는 이온은 알루미늄 이온이다.
본 발명의 또 다른 실시예에서는, 활성층의 두께는 약 60㎚ 또는 그 이하이다.
본 발명의 또 다른 실시예에서는, 활성층이 되는 실리콘막을 형성하는 단계는 비정질 실리콤막을 레이저 광으로 조사하여 용융 상태로부터의 고형화 공정시에 실리콘막을 결정화시키는 것을 포함한다.
본 발명의 또 다른 실시예에서는, 비정질 실리콘막의 결정화를 위한 레이저 광으로서 약 400㎚ 이하의 파장을 갖는 엑시머 레이저 광을 사용한다.
본 발명의 또 다른 실시예에서는, 활성층이 되는 실리콘막을 형성하는 단계는 비정질 실리콘막에 비정질 실리콘막의 결정화를 촉진시키는 촉매 원소를 첨가하고, 비정질 실리콘막을 가열 처리하고, 비정질 실리콘막을 고상으로 결정화시키는 것을 포함한다.
본 발명의 또 다른 실시예에서는, 활성층이 되는 실리콘막을 형성하는 단계는 비정질 실리콘막에 비정질 실리콘막의 결정화를 촉진시키는 촉매 원소를 선택적으로 첨가하고, 비정질 실리콘막을 가열 처리하여 촉매 원소가 선택적으로 첨가되어진 영역으로부터 그 주변 영역쪽으로 측방향으로 결정이 성장되도록 하게 한다.
본 발명의 또 다른 실시예에서는, 촉매 원소는 Ni를 포함한다.
본 발명의 또 다른 실시예에서는, 제1 실리콘 산화물막은 기판으로부터 활성층 내로 불순물의 확산을 방지시키는 하부막으로서 작용한다.
따라서, 여기서 기술된 본 발명에 의하면, (1) 기판의 절연 표면 상에 높은 특성의 안정성을 가지며 고 성능이며 저 전력 소모의 박막 트랜지스터를 형성하며, (2) 이러한 박막 트랜지스터의 제조 방법을 제공하며, (3) 고 해상도의 대형 액티브 매트릭스형 액정 표시 장치, 드라이버가 동일 기판 상에 형성된 드라이버-모노리딕 액티브 매트릭스형 액정 표시 장치, 박막 IC 등을 실현하기 위해 박막 트랜지스터의 임계 전압의 변동을 저가의 간단한 공정으로 제어하고 최적화시킬 수 있는 박막 트랜지스터의 제조 방법을 제공하는 이점이 있다.
당업자들은 본 발명의 상기 및 기타 장점들은 첨부된 도면을 참조하여 기술한 다음의 상세한 설명으로부터 쉽사리 이해할 수 있을 것이다.
도 1a 및 도 1b는 본 발명에 따른 TFT의 개략 단면도.
도 2는 본 발명에 따른 SiO2의 형성시의 스퍼터링에 있어서의 O2유량비와 플랫 밴드 전압 간의 관계를 도시한 그래프.
도 3a 내지 도 3e는 본 발명에 따른 실시예 1의 제조 방법에 있어서의 단계를 도시한는 단면도.
도 4는 본 발명에 따른 실시예 2의 제조 방법을 도시하는 평면도.
도 5a 내지 도 5f는 본 발명에 따른 실시예 2의 제조 방법에 있어서의 단계를 도시하는, 도 4의 V-V선을 따라 절취한 단면도.
도 6은 종래 TFT에 대한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 유리 기판
2: 제1 절연막
9: 활성층
10: 제2 절연막
우선, 본 발명의 개요 및 기능에 대해 도 1a, 도 1b 및 도 2를 참조하여 기술하기로 한다.
본 발명의 목적은 활성층과 상기 활성층을 수직으로 샌드위치하는 제1 및 제2 절연막을 포함하며 제1 절연막 중에 함유된 고정 전하의 전체 극성이 제2 절연막 중에 함유된 고정 전하의 전체 극성과는 반대가 되는 TFT를 기판 상에 형성하는 것에 있다. 본원에서 기술되는 "고정 전하"란 절연막 중에 굽부적으로 안정하고 이동할 수 없는 상태로 존재하여 양 또는 음의 극성을 갖는 전하를 의미하는 것이다. 본원에서 기술되는 "전체 극성"이란 반대 극성을 갖는 두 종류의 전하가 한 절연막 중에 존재할 때 높은 밀도를 갖는 종류의 전하가 가지는 극성을 의미하는 것이다.
도 1a 및 도 1b를 참조하여 본 발명의 개요를 기술하기로 한다. 본 발명의 TFT는 유리 등으로 이루어진 기판(1) 상에 활성층(9) 및 이 활성층(9)을 수직으로 샌드위치하는 제1 절연막(2) 및 제2 절연막(10)을 포함하고 있다. 활성층(9)은 n형 또는 p형의 접속층(14 및 15)을 포함한다. 제2 절연막(10) 상에는 전극(11)이 형성된다.
도 1a에서 도시된 바와 같이, 제1 절연막(2)이 양의 고정 전하 E1을 갖는 경우, 제2 절연막(10)은 음의 고정 전하 E2를 갖도록 되어 있다. 이에 반해, 도 1b에서 도시된 바와 같이, 제1 절연막(2)이 음의 고정 전하 E2을 갖는 경우, 제2 절연막(10)은 양의 고정 전하 E1을 갖도록 되어 있다. 이러한 구성에 의해, 활성층(9) 상에 대한 제1 절연막(2)의 영향 및 활성층(9)에 대한 제2 절연막(10)의 영향은 서로 상쇄되어, 활성층(9)은 거의 진성 상태로 된다.
MOSFET는 본 발명을 가장 효과적으로 적용시킬 수 있는 트랜지스터인 것으로 여겨진다. MOSFET를 형성할 때, 제2 절연막(10)은 다음과 같은 이유로서 게이트 절연막을 형성하는 것이 바람직하다. MOS 트랜지스터의 임계 전압은 게이트 절연막 중의 고정 전하의 영향으로 인해 변동된다. 본 발명을 적용시킴으로써, 트랜지스터의 임계 전압은 안정화되어 저 전력 소모로 구동될 수 있는 박막 IC 등을 얻을 수 있다.
또한, MOSFET에서, 임계 전압은 제1 절연막(2) 및 제2 절연막(10) 중에 함유된 고정 전하 E1 및 E2의 극성 및 양에 기초하여 제어될 수 있다. 활성층(9)(채널 영역)과 직접 관련되지 않는 이러한 임계 전압 제어 방법은 임계 전압을 제어하기 위해 TFT의 채널 영역에 불순물을 직접 도핑시키는 종래 방법과는 다르게, 활성층(9)에 전혀 악영향을 미치지 않는다. 다시 말하자면, 본 발명에 따르면, 임계 전압은 MOSFET에 대한 종래의 임계 전압 제어 방법에서 관찰되는, 서브임계 영역에서의 드레인 전류의 상승 둔화 및 트랜지스터의 비 동작 중 누설 전류의 증가 등과 같은 문제를 일으키지 않고 제어될 수 있다.
본 발명에 따른 TFT의 기판(1)으로서 유리 기판을 사용하고 유리 기판으로부터의 불순물의 확산을 방지시키기 위한 하부막으로서 제1 절연막(2)을 사용하는 것이 효과적이다. 이러한 구성에 의하면, 본 발명의 우수한 효과를 얻을 수 있을 뿐만 아니라, 저가의 유리 기판을 사용하기 때문에 비용을 절감할 수 있다. 유리 기판을 사용함으로써 발생할 수 있는 문제, 즉 유리 중의 알칼리 금속과 같은 불순물이 활성층(9)으로 확산되는 것을 하부막에 의해 방지시킬 수 있다. 다시 말하면, 제1 절연막(2)은 TFT의 임계 전압을 제어하고 유리 기판으로부터의 불순물의 확산을 방지시키는 두 역할을 할 수 있다. 따라서, 본 발명은 제조 단계의 공수를 증가시킴이 없이도 효율적으로 활용할 수 있다.
제1 절연막(2) 및 제2 절연막(10) 중 적어도 하나는 주 성분으로서 실리콘 산화물로 이루어지며 활성층(9)은 결정성 실리콘 박막인 것이 바람직하다.
실리콘 산화물막은 실리콘막과 친화력이 우수하므로, 이들 간의 계면 준위를 감소시킬 수 있으며 또한 막 중의 캐리어 등과 같은 전하의 트랩 준위 밀도도 낮다. 이들 요소가 크면, 막 중의 고정 전하 E1 및 E2의 변화가 뚜렸하여 절연막은 예를 들어, TFT에 인가되는 게이트 바이어스 등의 외부 영향을 받게 될 것이다. 따라서, 실리콘 산화물막이 본 발명에서 사용되는 절연막으로서 가장 적합하다. 실리콘 산화물막 이외의 다른 막은 본 발명의 효과를 얻기에는 불충분 할 것이다.
실리콘 산화물막과 우수한 친화력을 갖는 실리콘막이 상술된 활성층(9)으로서 가장 바람직하다. 보다 상세히 기술하자면, 본 발명의 고 성능 TFT를 실현하기 위해서는 충분한 캐리어 이동도를 갖는 결정성 실리콘막이 가장 바람직하다. 실제로, 임계 전압은 비정질 실리콘막을 사용한 TFT 보다는 활성층(9)으로서 결정성 실리콘막을 사용한 TFT에서 심하게 변화하여, 미소한 제어를 행할 수 있다. 이것은 또한 본 발명의 효과를 증대시킨다.
활성층(9)의 두께는 본 발명의 중요한 점 중 하나이다.
본 발명에 따르면, 활성층(9)은 상술된 바와 같이 제1 절연막(2)과 제2 절연막(10) 사이에 배치된다. 제1 절연막(2) 및 제2 절연막(10) 중의 고정 전하 E1 및 E2의 극성이 서로 다르면, 활성층(9)의 전하가 이동하게 되어 제1 절연막(2)과 활성층(9) 간의 계면과, 활성층(9)과 제2 절연막(10) 간의 계면에서의 전하가 역으로 되어 전하는 안정하게 된다. 환언하자면, TFT는 채널의 상측이 n형인 반면에 하측이 p형인 경우에는 소위 백-채널(back-channel) 상태로 된다. 이러한 상태는 본 발명의 효과를 얻는 것을 곤란하게 만든다.
이러한 문제는 활성층(9)의 두께를 소정 레벨 이하로 감소시킴으로써 극복될 수 있다. 이와 같은 두께에서는, 제1 절연막(2) 및 제2 절연막(10) 중의 고정 전하 E1 및 E2의 영향이 전체 활성층(9)까지 미치게 되어, 각각의 계면이 아닌 전체 활성층(9)이 n형 또는 p형으로 된다. 이러한 상태에서 본 발명의 효과를 최적으로 활용할 수 있다. 이러한 상태를 실현하는 활성층(9)의 두께는 TFT의 동작 중에 확장되는 공핍층의 두께와 동일하거나 또는 그 이하의 두께로, 즉 전체 활성층(9)이 공핍층인 범위에서의 두께로서 규정된다.
제1 절연막(2) 및 제2 절연막(10) 중의 고정 전하 E1 및 E2의 원소로서는 반도체 장치에 가능한 적게 악영향을 미치는 원소들이 가장 바람직하다. 싱세히 설명하자면, 양의 고정 전하 E1의 경우 Si 댕글링 결합을 갖는 실리콘 이온을 사용하고 음의 고정 전하 E2의 경우 비결합된 산소의 산소 이온을 사용하는 것이 가장 바람직하다. 이들 원소, 즉 실리콘 및 산소가 절연막으로서의 실리콘 산화물막 중에 본래부터 함유되어 있으므로, 이들은 활성층(9)으로서의 실리콘막에 악영향을 미치지 않는다.
본 발명에 따른 TFT의 제조 방법에 대해 기술하기로 한다. 기판(1) 상에 하부막으로서의 제1 실리콘 산화물막을 형성하고, 활성층(9)이 되는 결정성 실리콘막을 제1 실리콘 산화물막 상에 형성한다. 그 후에, 제1 실리콘 산화물막과는 역극성의 고정 전하 E1 및 E2를 갖는 게이트 절연막으로서의 제2 실리콘 산화물막을 형성할 수 있다. 바람직하기로는, 제1 실리콘 산화물막은 스퍼터링에 의해 형성하는 반면에, 제2 실리콘 산화물막은 CVD에 의해 형성한다.
상기 피착 방법을 이용하는 이유는 다음과 같다. 제2 절연막(10)은 게이트 절연막으로서 작용하므로, TFT의 채널 표면은 활성층(9)과 제2 절연막(10) 간의 계면으로 이루어진다. 그러므로, 하부의 활성층(9)의 표면(채널 표면)을 손상시키지 않으면서 고 품질의 제2 절연막(10)을 형성하는 것이 중요하다. 더우기, 개개의 섬형상으로서 패턴화된 활성층(9) 각각을 피복하기 위해서는, 제2 절연막(10)은 각 활성층(9)의 피복 단계에서 양호한 단차 피복 특성을 갖는 것이 요구된다. CVD는 이러한 점에서 가장 바람직하다. 활성층(9)의 표면에 손상을 주지 않는다는 점에 있어서는 플라즈마를 이용하지 않는 열적 CVD가 가장 바람직하지만, 특별히 높은 RF 전력을 인가하지 않는다면 어떠한 특별한 문제를 일으킴 없이도 플라즈마 CVD를 사용할 수 있다.
그러나, 제2 실리콘 산화물막을 위해 CVD를 사용하면 다음과 같은 문제를 갖는다. CVD에 의해 형성된 제2 실리콘 산화물막은 Si의 결합 결함으로 발생된 양의 고정 전하 E1를 갖는다. 따라서, 이러한 경우에는, 하부막이 되는 제1 실리콘 산화물막으로서 반대인 고정 전하, 즉 음의 고정 전하 E2를 갖는 막을 사용해야 한다. 그러나, 막 형성 조건을 고려해 보면 스퍼터링 이외의 어떠한 방법에 의해서도 음의 고정 전하 E2를 갖는 실리콘 산화물막을 형성하기는 곤란하다. 비록 스퍼터링이 CVD 보다 미소한 실리콘 산화물막을 형성할 수 있다는 이점이 있지만, 막 형성 시에 하부막에 상당한 손상을 주기 때문에 단차 피복 특성이 불량해 진다.
따라서, 하부막으로서, 스퍼터링에 의해 형성된 막은 기판(1)으로부터의 불순물을 방지하기 위한 장벽막으로서 효과적이며, 활성층(9)이 레이저 조사에 의해 용융된 층이 고형화되어지는 결정화에 의해 형성될 때 하부막이 용융되는 것이 방지되며, 하부막으로부터 활성층(9)으로 확산되는 불순물(산소 포함)을 최소화시킬 수 있다는 장점을 지닌다. 이에 반해, 스퍼터링에 의해 형성된 막을 활성층(9) 상에 형성되는 게이트 절연막으로서 사용하기에는 매우 곤란하다. 따라서, 본 발명의 효과를 만족스럽게 얻기 위한 각각의 막 형성 방법의 이점을 이용하기 위해서는, 제1 실리콘 산화물막은 스퍼터링에 의해 형성하고 제2 실리콘 산화물막은 CVD에 의해 형성하는 것이 가장 바람직하다.
상세히 설명하자면, 하부막이 되는 제1 실리콘 산화물막은 적어도 산소를 함유하는 분위기 하에서 타겟으로서 석영을 사용하여 스퍼터링에 의해 형성하는 것이 바람직하다. 타겟으로서 단결정 실리콘을 사용하는 반응성 스퍼터링을 특별한 문제없이 사용할 수 있지만, 조건을 충분히 만족시키지 못하면 실리콘-풍부 상태가 발생될 수 있어, 양의 고정 전하 E1을 갖는 막이 형성된다. 석영 타겟 및 적어도 산소를 함유하는 분위기를 이용함으로써, 이러한 실리콘-풍부 상태를 방지할 수 있으며 보다 안정한 조성을 갖는 실리콘 산화물막을 얻을 수 있다.
게이트 절연막이 되는 제2 실리콘 산화물막은 원료 가스로서 실란(유기계 실란을 포함)가스를 사용하여 CVD에 의해 형성하는 것이 바람직하다. 실란 가스를 이용하여 CVD에 의해 형성된 실리콘 산화물막이 다수의 SiOH 결합을 포함하지만, 이것은 저 농도의 다른 불순물만을 포함할 뿐이다.
실란 가스는 저 에너지로 분해에 의해 생성되므로, 플라즈마 CVD는 플라즈마에 의해 하부 활성층(9)에 거의 어떠한 손상도 주지 않지 않으면서 실리콘 산화물막을 형성하는 데 사용할 수 있다.
다음에 CVD에 의해 형성된 제2 실리콘막을 약 550℃ 또는 그 이상에서 가열-처리하는 것이 바람직하다. 그 이유는 SiOH 결합이 불암정하기 때문에 생성된 막을 안정화시키기 위해서는, 결합에서 OH기를 제거시켜 남아 있는 Si 댕글링 결합이 양의 고정 전하 E1으로서 작용하도록 하는 것이 바람직하다. 이것을 얻기 위해, 이론적으로는, Si 및 OH를 결합시키기 위한 에너지 이상의 에너지가 필요로 된다. 본 발명의 발명자들은 실험을 통해 이론값과는 다소 차이가 있지만 OH 농도가 550℃ 이상의 가열-처리에 의해 급격하게 감소한다는 것을 발견하였다. 이러한 가열-처리는 또한 미소막을 얻는다는 점에 있어서는 효과적이므로, TFT의 게이트 절연막으로서 필요한 압력 저항 특성이 개선된다.
상기한 구성의 TFT의 경우, TFT의 임계 전압은 하부막으로서 제1 실리콘 산화물막을 형성할 시에 스퍼터링을 위한 분위기에서 산소의 부분압을 조절함으로써 제어될 수 있다. 보다 상세히 설명하자면, 제1 실리콘 산화물막 중에 함유된 과포화 산소 이온량, 즉 음의 고정 전하 E2는 스퍼터링 중에 산소의 부분압에 의해 제어될 수 있다. 고정 전하 E2의 양은 활성층(9)에 영향을 미쳐, TFT의 임계 전압이 제어될 수 있다. 이러한 방법은 TFT의 임계 전압을 제어하기 위해 이온 도핑 단계 등의 여분의 단계를 행하지 않고도 막 형성 및 임계 전압을 한 번에 함께 제어할 수 있다. 이것에 의해 제조 공정이 효과적으로 단순화된다.
제1 실리콘 산화물막의 형성 시에 스퍼터링을 위한 분위기 중의 산소비는 약 0.04(4%) 내지 약 0.4(40%)의 범위 내가 바람직하다. 도 2에서는 석영 타겟을 사용하여 스퍼터링에 의해 형성되는 실리콘 산화물막에서의 플랫 밴드 전압(Vfb)에서의 변화를 산소 유량비에 대해 도시한다. Vfb는 Al 전극을 이용하여 p형 Si 웨이퍼(Na=2×1015cm-3) 상에 실리콘 산화물막을 형성함으로써 제조된 MOS 캐패시터의 C-V 특성으로부터 1MHz의 측정 주파수에서 계산되었다. 막 중의 고정 전하의 밀도 및 극성은 Vfb로부터 산정될 수 있다. 도 2로부터 Vfb는 산소 유량비가 약 0.04 내지 약 0.4의 범위에 속하면 -0.9 이상으로 되는 것을 알 수 있다. 상기한 구성의 MOS 캐패시터의 경우, 고정 전하 E1 및 E2를 갖지 않는 실리콘 산화물막의 Vfb는 실리콘막과 Al 전극 간의 일함수로 인해 약 -0.9V가 된다. 따라서, 실리콘 산화물막은 Vfb가 이 값 이상이면 음의 고정 전하 E2를 갖는 반면에, 이 값 이하이면 양의 고정 전하 E1를 갖는다.
환언하자면, 산소 유량비가 상기 범위 내에 속할 경우, 실리콘 산화물막 중에 음의 고정 전하 E2가 전체로서 우세하게 존재한다. 산소 유량비가 상기 범위 외에 속할 경우, 산소-부족 Si 원자(양의 고정 전하)가 증가하여, 음 및 양의 고정 전하가 서로 상쇄된다. 그 결과, 본 발명의 실현에 필요한 충분한 양의 음의 고정 전하 E2가 전체로서 막 중에 존재하지 않을 수 있어, TFT의 임계 전압을 제어하는 것이 곤란해 진다.
본 발명에 효과적인 다른 제조 방법은 제1 실리콘 산화물막의 형성 후에 음의 고정 전하 E2가 되는 이온으로 하부막이 되는 제1 실리콘 산화물막을 도핑하는 것을 포함한다. 이와 같은 방법에서는 비록 공수가 증가하지만, 하부막에 대한 막 형성 방법이 제한되지 않고, 의도한 TFT에 적합한 최적의 막 형성 방법을 선택할 수 있다.
보다 상세히 설명하자면, 예를 들어, 하부막 아래에 패턴을 형성할 경우에는, 스퍼터링은 그 불량한 단차 피복 특성을 고려하면 적당하지 않기 때문에 CVD를 사용할 수 있다. 이온 도핑 단계 시에, 막 중의 고정 전하의 밀도 및 TFT의 임계 전압을 하부막 중에 주입되어질 이온량을 조절함으로써 보다 장확하게 제어할 수 있다. 따라서, 이러한 대체 방법에서는, TFT의 임계 전압을 상술된 스퍼터링 시에 있어서의 산소 유량비를 이용하는 제어 방법보다도 정밀하게 제어할 수 있다.
이온 도핑 단계 시에 하부막에 주입되어질 이온은 산소 이온이 바람직하다. 실리콘 산화물막에 산소 이온을 주입할 경우, 막 중의 산소는 과포화로 되어, 음의 고정 전하 E2로서 작용하는 과포화 산소 이온이 생성된다. 산소는 실리콘 산화물막의 조성중에 본래부터 포함되므로, 산소 이온은 TFT 장치 특성에 악영향을 미치지 않는다. 막 중에 주입되어질 다른 유효한 이온 종류로서는 실리콘 산화물막 중에서 산소 이온보다 음의 고정 전하 E2로서 효과적으로 작용하는 알루미늄 이온이 포함된다.
본 발명에 따른 TFT의 제조 방법의 경우, 활성층(9)의 두께는 약 60㎚ 이하인 것이 바람직하다. 활성층(9)의 두께는 본 발명의 중요한 특징 중 하나이다. 그러므로, 상술된 바와 같이, 충분한 효과를 얻기 위해서는, 활성층(9)의 두께는 TFT의 동작 중에 확장되는 공핍층의 두께, 즉 전체 활성층(9)이 공핍으로 되는 범위에서의 두께와 동일하거나 또는 그 이하로 되어야 한다. 상세히 설명하자면, 두께를 약 60㎚ 또는 그 이하로 설정함으로써 전체 활성층(9)이 공핍으로 되어, 즉 백-채널 효과가 발생하지 않으므로, 전체 활성층(9)은 하부막 및 게이트 절연막 중의 고정 전하 E1 및 E2에 의해 영향을 받게 된다. 본 발명에 가장 적합한 이러한 상태는 활성층(9)의 두께를 약 60㎚ 이하로 설정함으로써 얻어진다.
상술된 바와 같이, 활성층(9)으로서의 실리콘막은 약 60㎚ 이하만큼 얇게 할 필요가 있다. 일반적으로, 결정성 실리콘 박막을 얇게 할수록, 막의 품질(결정성)은 떨어진다. 본 발명은 고 성능의 TFT를 실현하는 것을 목적으로 하고 있기 때문에, 본 발명에 따른 활성층(9)을 형성하는 방법은 상술된 범위 내의 두께를 가지며 또한 높은 결정성을 갖는 실리콘 박막을 제공하는 것이 바람직하다.
일반적으로 IC 제조 공정에서와 같이 결정성 실리콘막을 CVD 등에 의해 직접 형성하는 방법에서는, 막 형성 단계의 공정과 동시에 결정화가 진행된다. 이로써 실리콘막의 두께가 크지 않는 한 큰 입자 크기를 갖는 결정성 실리콘을 얻는 것은 곤란하다.
우선적으로 비정질 실리콘막을 형성한 다음 고상 상태 하에서 열에 의해 결정시키는 방법의 경우, 결정화 단계는 실리콘막의 두께에 의해 영향을 받게 된다. 상세히 설명하자면, 두께가 100㎚ 이하만큼 작은 경우, 이 방법의 중요한 특징 중 하나가 되는 큰 입자 크기를 갖는 결정성 실리콘막은 얻을 수 없다. 더우기, 결정성 실리콘막 중에 성장된 결정 입자는 서로 충돌하려고 하므로, 입자 경계가 생기게 된다. 입자 경계는 캐리어의 트랩 준위로서 작용하며, 결정 입자 각각은 상정 구조를 형성하여, 각 결정 입자에서 쌍정 결함이라 칭하는 결정 결함이 다수 생기게 된다. 그러므로, 본 발명에서 규정된 바와 같이 얇게 상기한 방식으로 형성된 활성층(9)을 포함한 TFT는 고 성능을 나타낼 수 없어 본 발명의 효과를 발휘하지 못한다.
상기 목적을 달성할 수 있는 실리콘 박막을 형성하는 방법 중 하나는 비정질 실리콘막을 레이저 광으로 조사하여 용융된 상태로부터의 고형화 공정 시에 결정시키는 방법이다. 이러한 방법에서, 실리콘막의 결정성은 실제로 실리콘막에 인가되는 실효 레이저 에너지에 의해 결정된다. 실리콘막이 얇기 때문에, 실리콘막의 열 용량은 작아져 실리콘막의 단위 체적당 인가되는 실효 레이저 에너지는 커진다. 실효 레이저 에너지가 크기 때문에, 실리콘막의 결정성은 양호해 진다. 환언하자면, 이 방법에 의하면, 실리콘막이 얇을 경우에 결정성이 불량하지 않고 양호하게 된다. 그러므로, 본 발명에는 이 방법은 최적이다. 또한, 이 방법의 경우, 용융 상태로부터의 고형화 공정을 이용함으로써 결정화가 행해지므로, 각 결정 입자의 결정성은 우수하다. 더우기, 어닐링되어질 실리콘막만을 조사광의 파장을 선택함으로써 효율적으로 가열시킬 수 있다. 이로써 하부 유리 기판이 열적으로 손상되는 것이 방지된다.
결정성 실리콘막을 형성하기 위한 상기 방법에서 실리콘막을 결정화시킴에 있어서 사용되는 레이저 광으로서는 약 40㎚ 이하의 파장을 갖는 엑시머 레이저 광이 바람직하다. 실리콘막은 400㎚ 이하의 파장을 갖는 광에 대해 큰 흡수 계수를 갖기 때문에, 이러한 광의 에너지는 실리콘막에 의해 효과적으로 수용되어, 고 풀질의 결정성 실리콘막을 얻을 수 있으며 하부 유리 기판 등에 대한 열적 손상이 비교적 작다. 게다가, 엑시머 레이저 광은 고 발진 출력 및 고 안정성을 갖기 때문에, 광의 빔 크기를 어느 정도까지 증가시킬 수 있다. 따라서, 대형 기판의 실리콘막에 대한 어닐링 수단으로서는 엑시머 레이저 광이 가장 바람직하다.
본 발명에 효과적인 실리콘 박막을 형성하기 위한 다른 방법은 비정질 실리콘막에 우선적으로 결정화를 촉진시키기 위한 촉매 원소를 첨가한 후 가열 처리를 행하고 나서, 고상 상태 하에서 결정화시키는 방법이다. 이 방법은 결정 성장 공정에 있어서 종래의 고상 결정 성장법과는 완전히 다르다. 실리콘막의 두께가 30 내지 50㎚의 범위 내에 속할 때 양호한 결정성을 갖는 결정성 실리콘막을 얻을 수 있다. 그러므로 이것이 본 발명에 따른 박막의 활성층을 얻기 위한 매우 효율적인 방법이다.
상기 이유는 다음과 같다. 통상의 고상 성방법으로 특징되는 결정성 실리콘막 중의 각 입자는 쌍정 구조를 가지므로, 이 방법으로 형성된 결정성 실리콘막 중의 각 입자는 다수의 기둥형의 결정 네트워크를 포함한다. 각각의 기둥형 결정은 거의 단결정 상태이다. 기둥형의 결정은 응력이 없는 상태 하에서 각 측이 약 80㎚인 장방형 단면을 갖는다. 실리콘막의 두께가 이 값 이하이면, 평면 방향으로의 기둥형의 결정폭은 신장한다. 예를 들어, 실리콘막의 두께가 약 40㎚인 경우 이 폭은 약 200㎚만큼 크게 된다. 환언하자면, 평면에서 하나의 기둥형의 결정폭이 크게 될 때 결정성은 증가한다. 이 방법의 다른 이점은 가열 온도를 낮출 수 있고, 처리 시간을 단측시킬 수 있다는 점이다.
상기 방법을 이용하는 다른 방법으로서, 비정질 실리콘막의 일부에 선택적으로 촉매 원소를 첨가하여 가열시킴으로써, 촉매 원소를 선택적으로 첨가시킨 부분만이 우선적으로 결정화된다. 그 후에, 촉매 함유 부분부터 측방향으로 (기판의 표면과 평행한 방향으로) 결정 성장이 진행된다. 그 결과, 측방향 결정 성장 영역의 내부는 성장 방향이 거의 동일한 가둥형의 결정군이 형성되어 촉매 원소를 직접 첨가하여 랜덤한 결정핵이 생성되는 영역에 비해 양호한 결정성을 나타낸다. 따라서, TFT의 채널 영역 등의 반도체 소자의 활성 영역으로서 측방향의 결정 성장 영역을 갖는 결정성 실리콘막을 사용함으로써 고 성능의 반도체 장치를 얻을 수 있다. 고 품질의 결정성 실리콘막을 필요로 할 경우, 촉매 원소를 이용하여 결정화에 의해 얻어진 결정성 실리콘막을 다시 레이저 광으로 조사하여 재결정화시킬 수 있거나, 또는 고온에서 재 가열-처리할 수 있다.
본 발명에 사용할 수 있는 촉매 원소의 예로서는 Ni, Co, Pd, Pt, Cu, Ag, Au, In, Sn, Al 및 Sb가 있다. 이들 원소 중, Ni가 가장 우수한 효과를 제공할 수 있다. 그 이유에 대해서는 다음과 같은 모델을 사용하여 설명할 것이다. 즉, 촉매 원소는 개별적으로는 작용하지 않지만, 실리콘막과의 결합에 의해 실리사이드화됨으로써 결정 성장에 영향을 미친다. 생성된 실리사이드의 결정 구조는 비정질 실리콘막의 결정화 시에 일종의 주형(mold)로서 작용하여 결정화를 촉진시킨다. Ni는 2개의 Si와 함께 실리사이드 NiSi2를 형성한다. NiSi2는 단결정 실리콘의 다이아몬드 구조와 매우 닯은 플루오라이트 타입 결정 구조를 갖는다. 더우기, NiSi2의 격자 상수, 즉 0.5406㎚는 결정성 실리콘의 다이아몬드 구조의 격자 상수, 즉 0.5430㎚에 매우 근접하다. 따라서, Ni가 본 발명에서 사용되는 촉매 원소로서 가장 적합하다.
이하에서는 첨부된 도면을 참조하면서 본 발명의 일례를 들어 기술하기로 한다.
(실시예 1)
도 3a 내지 도 3e는 본 발명에 따른 실시예 1의 n-채널 TFT를 제조하는 방법을 도시하고 있다. 이 실시예의 TFT의 구성 및 제조 방법에 대해서는 제조 단계 순서별로 기술할 것이다. 도 3e는 실시예 1의 n-채널 TFT(21)를 완전한 형태로서 도시한 것이다.
도 3a를 참조해 보면, 유리 기판(1) 상에 예를 들어, 스퍼터링에 의해 약 300㎚의 두께를 갖는 실리콘 산화물로 이루어진 하부막(2)을 형성하였다. 상세히 설명하자면, 200℃의 기판 온도에서 Ar 및 O2의 혼합 가스의 분위기 하에서 석영 타겟을 사용하여 스퍼터링에 의해 실리콘 산화물막을 형성하였다. 가스 압력은 0.2 내지 1.0 토르로 ,예를 들어, 0.6토르로 설정하였으며, 산소 유량비 (O2/(Ar+O2))는 약 0.04(4%) 내지 약 0.4(40%) 예를 들어, 0.1(10%)로 설정하였다. 산소 유량비를 제어함으로써, 생성된 TFT의 임계 전압(VTH)을 제어할 수 있다. 환언하자면, 나중에 형성되어질 게이트 절연막 중의 고정 전하의 밀도를 시전 결정함으로써 산소 유량비에 대한 적정값을 설정해야 한다. 실시예 1에서 형성된 실리콘 산화물막(2)은 음의 고정 전하를 가지며, 고정 전하의 밀도는 약 2×1011cm-2이었다.
그 후에, 20 내지 60㎚, 예를 들어, 약 30㎚의 두께를 갖는 비정질 실리콘(a-Si)막(4)을 저압 CVD 또는 플라즈마 CVD에 의해 형성하였다. a-Si 막(4)을 플라즈마 CVD에 의해 형성하면, 생성된 막에는 다수의 수소 원자들이 함유되어, 후속하는 레이저 조사 단계에서 막이 벗겨질 수 있다. 그러므로, 약 450℃에서 수 시간 동안 열 처리를 행함으로써 이러한 수소 원자들을 막에서 제거시킬 필요가 있다.
도 3b를 참조해 보면, 생성된 구조물에 대해 레이저 광 L1을 조사하여 a-Si 막(4)을 결정화시킨다. 레이저 광으로서는 XeCl 엑시머 레이저(파장: 308㎚, 펄스폭: 40㎱)를 사용하였다. 레이저 광 조사 시에, 기판은 200 내지 500℃ 사이에서, 예를 들어, 400℃에서 가열시켰으며, 레이저 광 L1의 에너지 밀도는 250 내지 400mJ/㎠ 내로 예를 들어, 300mJ/㎠로 설정하였다. 레이저 광 조사에서 순차 주사시에 빔의 중첩량은 90%로 설정하였다. 이것은 a-Si 막(4) 상의 임의 지점을 레이저 광으로 10회 조사한다는 것을 의미한다. a-Si 막(4)은 그러므로 용융해야 할 용융점을 초과하여 가열된 후에 고형화된다. 따라서, 양호한 결정성을 갖는 결정성 실리콘막(4a)이 형성된다.
도 3c를 참조해 보면, 장치를 서로 분리시키기 위해 결정성 실리콘막(4a)의 불필요한 부분을 제거시킴으로써 각각이 TFT의 활성 영역(소스 영역, 드레인 영역, 및 채널 영역을 포함)을 형성해야 하는 섬 형상의 결정성 실리콘막(9)의 패턴이 형성된다.
도 3d를 참조해 보면, 활성 영역이 되는 결정성 실리콘막(9)을 피복하는 20 내지 150㎚, 예를 들어, 100㎚의 두께를 갖는 게이트 절연막(10)으로서의 실리콘 산화물막을 형성한다. 이 예에서, 실리콘 산화물막은 150 내지 600℃, 바람직하기로는 300 내지 450℃의 기판 온도에서 RF 플라즈마 CVD에 의해 산소와 함께 테트라에톡시오르토실리케이트(TEOS)를 분해 및 피착에 의해 형성하였다. 이와는 다르게, 350 내지 600℃, 바람직하게는 400 내지 550℃의 기판 온도에서 오존 가스와 함께 TEOS를 이용하는 저압 CVD 또는 대기압 CVD를 사용할 수 있다. 막 형성 후에, 실리콘 산화물막을 550 내지 600℃에서 수 시간 동안 불활성 가스 분위기 하에서 어닐링시켜 게이트 절연막(10) 자체의 벌크 특성 및 결정성 실리콘막(9)과 게이트 절연막(10) 간의 계면 특성을 개선시켰다. 생성된 게이트 절연막(10)은 양의 고정 전하를 가지며, 고정 전하의 밀도는 약 1×1011cm-2이었다.
후속하여, 300 내지 600㎚, 예를 들어, 약 400㎚의 두께를 갖는 Al막을 스퍼터링에 의해 형성하였다. Al막을 패턴화하여 게이트 전극(11)을 형성하였다. 다음에 각 Al 전극의 표면을 양극 산화시켜 도 3d에서 도시된 바와 같이 Al 전극의 표면 상에 산화물층(12)을 형성하였다. 양극 산화는 처음에 전압을 일정 전류에서 220V로 증가시킨 후에 이 상태를 1 시간 동안 보존함으로써 1 내지 5%의 타타르 산을 함유하는 에틸렌 글리콜 용액 중에서 행한다. 생성된 산화물층(12)의 두께는 약 200㎚이다. 산화물층(12)의 두께는 후속하는 이온 도핑 단계에서 옵셋 게이트 영역의 길이를 규정한다. 따라서, 옵셋 게이트 영역의 길이는 이러한 양극 산화 단계 시에 정해질 수 있다.
그 후에, 활성 영역 내로 게이트 전극(11) 및 주변의 산화물층(12)을 마스크로서 사용하여 이온 도핑 방법에 의해 불순물(인)을 주입시킨다. 이온 주입은 60 내지 90㎸, 예를 들어, 약 80㎸의 가속 전압, 1×1015내지 8×1015cm-2, 예를 들어, 2×1015cm-2의 도우즈 양으로 포스핀(PH3)을 도핑 가스로서 사용하여 행하였다. 이 단계에 의해, 불순물이 주입되어진 영역(14 및 15)이 형성되어 TFT의 소스 영역 및 드레인 영역으로서 사용되는 한편, 불순물이 주입되지 않는 영역(13)이 형성되어 TFT의 채널 영역으로서 사용된다.
계속해서 도 3d를 참조해 보면, 생성된 구조물을 어닐링하기 위해 레이저 광 L2로 조사하여 주입된 불순물을 활성화시킴과 동시에 선행한 불순물 주입 단계에서 결정성이 저하되어진 부분의 결정성을 개선시킨다. 이 때, XeCl 엑시머 레이저(파장: 308㎚, 펄스폭: 40㎱)를 사용하여 150 내지 400mJ/㎠, 바람직하게는 200 내지 250mJ/㎠의 에너지 밀도로 조사를 행하였다. 이와 같이 형성된 n-형 불순물(인) 영역(14 및 15)의 시트 저항은 200 내지 800Ω/□의 범위에 속하였다.
도 3e를 참조해 보면, 약 600㎚의 두께를 갖는 실리콘 산화물막을 층간 절연막(17)으로서 형성하였다. 플라즈마 CVD에 의한 산소 및 저압 CVD 또는 대기압 CVD에 의한 오존과 함께 TEOS를 원료로 사용하여 양호한 단차 피복 특성을 갖는 층간 절연막을 형성할 수 있다.
그 후에, 층간 절연막(17)을 통하는 접촉 구멍을 형성하여 소스 전극(18) 및 드레인 전극(19)을 형성하였다. 소스 전극(18) 및 드레인 전극(19) 각각은 티타늄 질화물막 및 Al막 등의 금속막으로 이루어진 2층 구조이다. 티타늄 질화물막을 반도체 층 내로의 Al의 확산을 방지하기 위한 장벽막으로서 형성하였다. 이 실시예의 TFT(21)를 액정 표시 장치의 액티브 매트릭스 기판의 픽셀 스위칭 소자로서 사용하는 사용하는 경우, 드레인 전극(19)은 ITO막 등의 투명 도전막으로 이루어지며 소스 전극(18)으로부터 비디오 신호를 수신한다. TFT(21)를 박막 IC의 소자로서 사용하는 경우, 게이트 전극(11) 상에 필요한 배선용 접촉 구멍을 추가로 형성한다.
생성된 구조물을 약 1 시간 동안 수소 분위기 하에서 350℃로 어닐링을 행하여 도 3e에서 도시된 n-채널 TFT(21)를 완성한다. 이러한 어닐링에 의해, TFT(21)의 활성 영역과 게이트 절연막 사이의 계면에 수소 원자를 공급하여 TFT 특성을 저하시킬 수 있는 댕글링 결합수를 효율적으로 감소시킨다. 또한 TFT(21)를 보호하기 위해, 필요하다고 여겨지는 생성된 구조물의 부분을 SiH4및 NH3를 원료 가스로서 사용하여 플라즈마 CVD에 의해 형성되는 실리콘 질화물막으로 피복할 수 있다.
이와 같이 제조된 TFT는 양호한 특성, 즉 50 내지 70 ㎠/Vs의 전계 효과 이동도, 2 내지 2.5V의 임계 전압, 및 0.4 내지 0.5V/자리수의 드레인 전류의 상승의 급준도를 나타내는 S값을 나타내었다. TFT의 드레인 전류는 TFT가 공핍형 특성을 갖지 않는다는 것을 나타내는 게이트 전압이 0V인 지점에서부터 상승하였으며, 임계 전압은 감소되었다.
(실시예 2)
도 4 및 도 5a 내지 도 5f는 본 발명에 따른 실시예 2의 CMOS 회로 및 그 제조 방법을 도시하고 있다. 이 실시예의 CMOS 회로는 본 발명의 복수의 TFT의 배열을 포함한다. 이 실시예의 CMOS 회로의 구성 및 제조 방법은 도 5a 내지 도 5f에서 도시된 제조 단계의 순서별로 기술하기로 한다. 도 5f는 n형 TFT(21) 및 p형 TFT(22)로 이루어진 실시예 2의 CMOS 회로의 완전한 형태를 도시한다.
도 5a 내지 도 5f는 액티브 매트릭스형 액정 표시 장치의 주변 구동 회로 및 유리 기판 상에 일반적인 박막 IC을 형성하여 n-채널 TFT 및 p-채널 TFT가 상보적으로 결합되어지는 CMOS 구조의 회로를 제조하는 단계를 도시한다.
도 5a를 참조해 보면, 유리 기판(1) 상에 플라즈마 CVD에 의해 약 300㎚의 두께를 갖는 실리콘 산화물막으로 이루어진 하부막(2)을 형성하였다. 이 때, 약 0.5 내지 1.5 토르, 예를 들어, 0.8 토르의 저압 분위기, 300 내지 350℃의 기판 온도에서 RF 플라즈마에 의해 분해 및 피착되는 원료 가스로서는 Sih4및 N2O를 사용하였다. 엄밀하게 말하자면, 이와 같이 형성된 막에는 어느 정도의 SiON 성분이 함유되어 있으며, 산소-결핍 Si, SiOH 등에 의해 양의 고정 전하가 형성된다.
그 후에, 하부막(2)에 산소 이온(8)을 도핑시킨다. 이온 도핑은 가속 전압 5 내지 15㎸, 예를 들어, 약 10㎸, 도우즈 양 5×1013내지 1×1015cm-2, 예를 들어, 2×1014cm-2로 행해졌다. 제조된 TFT의 임계 전압(VTH)은 도우즈 양을 조절함으로써 제어할 수 있다. 하부막(2)에 도핑된 과포화 산소 이온은 음의 고정 전하로서 작용하지만, 도우즈 양의 모든 이온이 음의 고정 전하로서 작용할 필요는 없다. 임의 이온은 산소-부족 Si와 결합되며, 임의 이온은 고정 전하로서 비활성인 상태로 존재한다. 이들은 하부막의 품질에 상당한 영향을 미친다. 그러므로, 실제로 사용되어질 하부막을 사용하여 적당한 조건을 사전에 결정해야 한다. 나머지 도핑 산소 이온(8)은 하부막(2)에서 활성인 음의 고정 전하를 형성하고 하부막(2)에 원래부터 존재하는 양의 고정 전하을 캔슬하여, 전체로서의 하부막(2)이 음의 고정 전하를 갖는 막으로 된다. 하부막(2) 중의 음의 고정 전하의 최종 밀도는 4×1011cm-2이었다.
도 5b를 참조해 보면, 실리콘 산화물막(2) 상에 저압 CVD 또는 플라즈마 CVD에 의해 20 내지 60㎚, 예를 들어, 50㎚의 두께를 갖는 진성 (I형) 비정질 실리콘(a-Si)막(4)을 형성하였다.
그 후에, a-Si막(4)의 표면에 감광성 수지(포토레지스트)를 도포하고 노광 및 현상하여 마스크(5)를 형성하였다. 포토레지스트 마스크(5)의 관통 구멍을 통해 영역(7)에서 a-Si막(4)의 슬릿부를 노출시켰다. 즉, TFT를 상부로부터 바라 본 도 4에서 도시된 바와 같이, a-Si막(4)의 일부가 영역(7)에서 노출되는 반면에, 나머지 부분은 포토레지스트 마스크로 피복되었다.
계속해서 도 5b를 참조해 보면, 포토레지스트 마스크(5) 및 a-Si막(4) 상에 증발에 의해 Ni를 피착하여 Ni 박막(6)을 형성하였다. 이 예에서, Ni 박막(6)의 두께는 증발원과 기판 간의 거리를 통상보다 길게 설정하여 증발 바율을 감소시킴으로써 약 1 내지 2㎚가 되도록 제어되었다. 기판(1) 상의 Ni 박막(6)의 표면 밀도를 실제로 측정한 바 약 1×1013원자/㎠가 되는 것으로 발견되었다. 포토레지스트 마스크(5) 상에 배치된 Ni 박막(6)의 부분은 포토레지스트 마스크(5)를 제거시킴에 의해 제거되어, 영역(7)에서의 a-Si막(4)의 부분에 미소량의 Ni를 선택적으로 첨가하게 된다. 다음에 나머지 Ni를 550℃의 가열 온도로 불활성 분위기 하에서 예를 들어, 16 시간 동안 결정화를 위해 어닐링시켰다.
이 때, 영역(7)에서의 a-Si막(4)의 부분은 a-Si막(4)의 표면 상에 핵으로서 피착된 Ni로부터 수직 방향으로 결정화되어, 결정성 실리콘막(4b)을 형성하였다. 다음에, 도 4 및 도 5c의 화살표 H로 도시된 바와 같이 영역(7)으로부터 측방향으로 (기판의 표면에 대해 평행한 방향)연장하는 영역(7)을 둘러싸는 영역에서 결정이 성장되어 측방향으로 성장된 결정성 실리콘막(4c)이 형성되었다.
a-Si막(4)의 다른 부분은 비정질 실리콘막(4d)으로서 남아 있는다. 측방향으로 성장된 결정성 실리콘막(4c) 중의 Ni의 농도는 약 5×1016원자/㎤이었다. 화살표 H로 도시된 기판(1)에 대해 평행인 방향으로 결정이 성장되어진 영역의 길이는 약 80㎛이었다. 측방향으로 성장된 결정성 실리콘막(4c)은 그 자체로도 충분히 높은 결정성을 갖지만, 레이저 광 조사, 고온 어닐링 등을 행하여 결정성을 더욱 증가시킬 수 있다.
도 5d를 참조해 보면, 제조된 TFT의 활성 영역(장치 영역)(9n 및 9p)으로 되는 부분 이외의 측방향으로 성장된 결정성 실리콘막(4c)의 부분이 에칭에 의해 제거되어 각 장치는 서로 분리된다.
도 5e를 참조해 보면, 섬 형상의 실리콘막(9n 및 9p) 상에 20 내지 150㎚, 예를 들어, 100㎚의 두께를 갖는 게이트 절연막(10)으로서의 실리콘 산화물막을 형성하였다. 이 실시예에서는, 이와 같은 막 형성을 하부막(2)의 형성 시에 사용되는 조건들과 동일한 조건 하에 원료 가스로서 SiH4및 N2O를 사용하여 RF 플라즈마 CVD 에 의해 행하였다. 막 형성 후에, 게이트 절연막(10)에 대해 수 시간 동안 550 내지 600℃에서 불활성 분위기 하에 어닐링을 행하여 게이트 절연막(10) 자체의 벌크 특성, 결정성 실리콘막(9n)과 게이트 절연막(10) 간의 계면 특성, 결정성 실리콘막(9p)과 게이트 절연막(10) 간의 계면 특성을 개선시켰다.
후속해서, 400 내지 800㎚, 예를 들어, 500㎚의 두께를 갖는 Al막(실리콘의 01 내지 2%를 포함)을 스퍼터링에 의해 형성한 후 패턴화하여 게이트 전극(11n 및 11p)을 형성하였다.
그 후에, 활성 영역(9n 및 9p)에 게이트 전극(11n 및 11p)을 마스크로서 사용하여 이온 도핑에 의해 불순물(인 또는 붕소)을 주입시켰다. 이 때, 이온 주입은 포스핀(PH3)의 경우 가속 전압 60 내지 90㎸, 예를 들어, 약 80㎸와, 디보레인(B2H6)의 경우 가속 전압 40 내지 80㎸, 예를 들어, 65㎸로, 도우즈 양 1×1015내지 8×1015cm-2, 예를 들어, 인의 경우 2×1015cm-2및 붕소의 경우 5×1015cm-2로 포스핀 및 디보렌인을 도핑 가스로서 사용하여 행하였다.
이 단계에 의해, 게이트 전극(11n 및 11p)으로 피복되어 주입되어진 불순물이 없는 영역(13n 및 13p)이 형성되어 이 영역을 TFT의 채널 영역으로서 사용한다. 도핑 시에, 각 원소의 불순물은 포토레지스트에 의해 도핑이 불필요한 부분을 피복함으로써 활성 영역에 선택적으로 도핑된다. 그 결과, n형 불순물 영역(14n, 15n) 및 p형 불순물 영역(14p, 15p)이 형성되어, n-채널 TFT(21) 및 p-채널 TFT(22)가 도 5e 및 도 5f에서 도시된 바와 같이 형성된다. 도 4는 이러한 상태를 상부로부터 바라 본 도면이다. 도 4로부터 관찰되는 바와 같이, 활성 영역(9n 및 9p)은 캐리어 이동 방향(소스에서 드레인으로)이 결정 성장 방향 H에 대해 평행하도록 배치된다. 이러한 배치에 의해, TFT의 캐리어 이동도는 더욱 증가된다.
그 후에, 도 5e에서 도시된 바와 같이, 형성된 구조물에 대해 어닐링을 하기 위해 레이저 광 L2를 조사하여 주입된 불순물을 활성화시킨다. 이 때, 레이저 광으로서 XeCl 엑시머 레이저(파장: 308㎚, 펄스폭: 40㎱)를 사용하였으며, 1개소당 4발의 레이저 조사를 250mJ/㎠의 에너지 밀도로 행하였다.
도 5f를 참조해 보면, 약 600㎚의 두께를 갖는 층간 절연막(17)으로서의 실리콘 산화물막을 TEOS를 원료로 사용하여 플라즈마 CVD 에 의해 형성하였다. 층간 절연막(17)을 통하는 접촉 구멍을 형성하여 예를 들어, 티타늄 질화물막 및 Al막 등의 금속막으로 이루어진 2층 구조의 전극/배선(18, 19 및 20)을 형성하였다. 형성된 구조물에 대해 약 1 시간 동안 수소 분위기 하에서 350℃로 어닐링을 행하여 n-채널 TFT(21) 및 p-채널 TFT(22)를 완성하였다.
이와 같이 제조한 CMOS 회로에서는, 각 TFT는 양호한 특성, 즉 n-채널 TFT의 경우 100 내지 120㎠/Vs의 전계 이동도 및 p-채널 TFT의 경우 80 내지 120㎠/Vs의 전계 이동도와, n-채널 TFT의 경우 1.5 내지 2V의 임계 전압 및 p-채널 TFT의 경우 -2 내지 -2.5V의 임계 전압을 나타내었다. 또한, 드레인 전류의 상승의 급준도를 나타내는 S값은 n-채널 TFT의 경우 0.3 내지 0.4V/자리수 및 p-채널 TFT의 경우 0.4 내지 0.5V/자리수로 양호하였다.
종래에는, 임계 전압의 절대값은 p-채널 TFT의 경우 특히 높아서, 제조된 CMOS 회로를 저 전력 소모로 구동시킬 수 없었다. 실시예 2에서 제조한 CMOS 회로의 경우, 드레인 전류는 n-채널 TFT 및 p-채널 TFT 모두 게이트 전압이 0V인 지점부터 상승하므로, 상술된 바와 같은 양호한 임계 전압이 얻어졌다.
본 발명은 상술된 실시예 1 및 실시예 2에만 한정되지 않고 본 발명의 기술적 사상에 기초한 여러 변형 및 수정 실시예가 가능하다.
예를 들어, 실시예 1 및 2에서는 하부막이 음의 고정 전하를 가지며 게이트 절연막이 양의 고정 전하를 갖는 경우에 있어서의 TFT의 제조 방법에 대해 기술하였지만, 본 발명의 효과는 반대의 경우에도 적용될 수 있다. 양의 고정 전하를 갖는 실리콘 산화물막 및 음의 고정 전하를 갖는 실리콘 산화물막을 형성하는 방법은 상기 실시예에서 기술된 방법에만 한정되는 것은 아니다. 예를 들어, 실시예 2에서는 음의 고정 전하가 되는 산소 이온을 이온 도핑법에 의해 실리콘 산화물막에 첨가하였지만, 다른 방법을 사용할 수도 있다.
실리콘 산화물막은 타겟으로서 단결정 실리콘을 사용하여 산소 분위기 하에 반응성 스퍼터링 또는 열적 CVD에 의해 형성할 수 있다.
하부막 중에 음의 고정 전하를 형성하도록 작용할 수 있는 산소 이온 이외의 다른 종류의 이온 또한 하부막 내로의 도핑 이온으로서도 사용하여 본 발명의 효과를 달성할 수 있다. 산소 이온과는 다른 종류의 이온 중에서는 실리콘 산화물막 중에 음의 고정 전하를 효율적으로 형성하는 알루미늄 이온이 가장 적합하다.
a-Si막을 결정화시키기 위해서는 XeCl 엑시머 레이저를 사용하였다. 또한 a-Si막을 임의 다른 에너지 빔원으로부터의 조사에 의해 결정시킬할 때에도 도일한 효과를 얻을 수 있다. 예를 들어, 248㎚의 파장을 갖는 KrF 엑시머 레이저와 488㎚의 파장을 갖는 연속 발진 Ar 레이저를 또한 사용할 수도 있다.
실시예 2에서는, 고상 결정화 방법에서 막의 선택된 부분을 결정화시키기 위해 촉매 원소를 a-Si막에 선택적으로 첨가하였다. 그러나 이와는 달리 a-Si막 전체에 촉매 원소를 첨가하여 제조 공정을 단순화할 수 있다. 실시예 2에서는 또한, a-Si막의 표면 상에 증발에 의해 Ni 박막을 형성함으로써 미량의 Ni를 촉매 원소로서 첨가하였지만, 다른 기술을 사용할 수 있다. 예를 들어, Ni염이 용해되어 있는 용액을 a-Si막의 표면 상에 도포하거나, Ni 박막을 스퍼터링 또는 도금에 의해 형성할 수 있거나, 또는 Ni를 직접 이온 도핑에 의해 첨가할 수 있다. Ni이외에 Co, Pd, Pt, cu, Ag, Au, In, Sn, Al, 및 Sb 금속 원소를 사용하여 결정화를 촉진시킬 수 있다.
본 발명은 액정 표시 장치용 액티브 매트릭스형 기판뿐 아니라 밀착형 이미지 센서, 드라이버 내장형 써멀 헤드, 드라이버 내장형 광 기록 장치 또는 유기계 EL 등을 발광 소자로서 사용하는 표시 장치, 3차원 IC 등에도 적용할 수 있다. 본 발명은 고속이며 고 해상도 등의 고 성능을 갖는 장치를 실현할 수 있다. 본 발명은 또한 상기 실시예에서 기술된 MOS 트랜지스터뿐 아니라, 결정성 반도체로 아루어진 바이폴라 트랜지스터 및 정전 유도 트랜지스터를 포함하여 일반적인 반도체 제조 공정에 있어서의 임의 단계에도 광범위하게 적용시킬 수 있다.
따라서, 본 발명에 따르면, 임계 전압이 안정하고 전력 소모가 낮은 고 성능 및 고 해상도의 TFT를 실현할 수 있다. 본 발명에 따른 TFT를 사용함으로써, 보다 생생한 화상을 표시할 수 있는 대형의 액정 표시 장치가 얻어진다. 또한, 도일 기판 상에 액티브 매트릭스부와 주변 구동 회로부를 형성한 풀-드라이버 모노리딕형 액티브 매트릭스 기판을 딘순한 공정으로 제조할 수 있다. 이로써 고성능이며 저가의 콤팩트한 모듈을 얻을 수 있게 된다.
본 발명에 따른 TFT를 갖는 박막 IC는 고 성능 및 고 신뢰성 요건을 만족시킬 수 있다. 특히, n형 TFT 및 p형 TFT를 갖는 CMOS 회로는 임계 전압의 절대값을 거의 동일한 레벨로 유지시킬 수 있다. 이로써 종래에는 필요로 되었던 채널 도핑 등과 같은 임계 전압을 제어하는 공정이 불필요하게 되었다.
본 발명에 따른 TFT에서는, MOS TFT의 임계 전압을 제어하는 종래 방법에서 관찰되었던, 서브임계 영역에서의 드레인 전류의 상승 둔화 및 비 동작 기간 중 누설 전류의 증가와 같은 TFT 장치 특성에 관한 문제를 일으키지 않고도 임계 전압에 대한 제어를 행할 수 있다.
제1 절연막은 TFT의 임계 전압을 제어하고 유리 기판으로부터의 불순물이 활성층 내로 확산되는 것을 방지시키는 두 가지 기능을 갖는다. 따라서, 공수를 증가시키지 않고도 효과를 얻을 수 있다.
실리콘 산화물막에 존재하는 캐리어 등의 전하의 트랩 준위 밀도는 낮다. 따라서, 막 중의 고정 전하가 변화지 않아, 실리콘 산화물막을 TFT에 인가되는 게이트 바이어스 등과 같은 외부의 영향으로부터 보호할 수 있다.
본 발명에 따른 TFT는 소위 백-채널 상태가 되는 것이 방지된다. 그러므로, 제1 및 제2 절연막의 고정 전하의 영향은 활성층 전체에 미쳐 상측 또는 하측 계면뿐 아니라 활성층 전체가 n형 층 또는 P형 층으로 된다.
본 발명에 따른 TFT의 제조 방법에 있어서는, 하부의 활성층의 표면(채널 표면)을 손상시킴이 없이 고 품질의 절연막을 얻을 수 있다. 또한 절연막은 양호한 단차 피복 특성을 갖는다.
제1 실리콘 산화물막은 산소를 함유한 분위기 하에서 석영을 타겟으로 사용하여 스퍼터링에 의해 형성한다. 이 방법에서, 실리콘 산화물막이 실리콘-풍부 상태로 되는 것이 방지되어 조성이 보다 안정하게 된다.
제2 실리콘 산화물막은 하부의 활성층에 손상을 거의 주지 않으면서 플라즈마 CVD 에 의해 형성될 수 있다. 또한, 제2 실리콘 산화물막을 CVD에 의해 형성한 후에 가열 처리함으로써, 게이트 절연막(제2 실리콘 산화물막)을 미세하게 제조할 수 있어 가압 저항이 더욱 개선된다.
TFT의 막 형성 및 임계 전압의 제어를 동시에 함께 행할 수 있다. 그러므로, 임계 전압을 제어하기 위한 이온 도핑 등의 여분의 단계를 생략할 수 있으므로, 공정이 단순해 진다.
하부막을 형성하는 방법은 제한적이지 않으므로, 의도한 TFT에 적합한 최적의 막 형성 방법을 선택할 수 있다.
제1 실리콘 산화물막은 제1 실리콘 산화물막 중에서 희망의 고정 전하가 되어질 이온으로 도핑되고, 도핑 단계시 이온 도핑량이 제어된다. 이러한 제어에 의해, 막 중의 고정 전하의 밀도를 보다 정밀하게 제어할 수 있어, TFT의 임계 전압을 보다 정밀하게 제어할 수있다.
비정질 실리콘막에 대해 레이저 광을 조사하여 활성층으로서의 결정성 실리콘막을 형성하는 단계에서, 비정질 실리콘막은 박막이므로, 비정질 실리콘막의 단위 체적당 인가되는 실효 레이저 에너지는 많아 진다. 이로써 비정질 실리콘막의 결정화를 위해 용융 상태로부터의 비정질 실리콘막의 고형화 공정을 이용할 수 있다. 결과적으로 생성된 실리콘막은 양호한 결정성을 갖는다. 이 때, 실리콘막이 큰 흡수 계수를 갖는 경우 400㎚ 이하의 파장을 갖는 엑시머 레이저를 사용함으로써, 레이저의 에너지를 실리콘막에 효율적으로 인가할 수 있다. 그 결과, 고 품질의 결정성 실리콘막을 얻을 수 있으며, 하부 유리 기판 등에 대한 열적 손상은 비교적 작다.
결정성 실리콘막 중의 각 입자는 다수의 기둥형 결정 네트워크를 포함하며 각 기둥형 결정은 사실상 단결정 상태이다. 이로써 결정성 및 또한 가열 온도의 감소와 처리 시간의 단축이 개선된다.
활성층으로서의 결정성 실리콘막을 얻기 위해 비정질 실리콘막에 촉매 원소를 첨가한다. 이 방법에서, 측방향 결정 성장 영역의 내부는 성장 방향이 거의 동일한 기둥형 액정군을 포함하여 양호한 결정성을 나타낸다. 이로써 고 성능의 반도체 장치를 얻을 수 있다.
촉매 원소로서 Ni를 포함한 원소를 사용할 경우, NiSi2는 단결정 실리콘의 다이아몬드 구조와 상당히 유사한 플루오라이트 타입 결정 구조를 갖는다. NiSi2의 격자 상수는 또한 다이아몬드 구조의 격자 상수에 매우 근접하다. 그러므로, NiSi2는 비정질 실리콘막의 결정화를 위한 일종의 주형으로서 작용하여, 비정질 실리콘막의 결정화를 촉진시킨다.
당업자라면 본 발명의 사상 및 범주를 벗어 나지 않는 한 여러 가지의 다른 변형 및 수정 시예가 가능하다는 것을 인식할 수 있을 것이다. 따라서, 첨부된 청구 범위는 본원에서 기술된 사항에 대해서만 한정하는 것이 아니라 광의적으로 해석해야 한다.

Claims (26)

  1. 기판 상에 형성되며, 활성층과 상기 활성층을 샌드위치하는 제1 절연막과 제2 절연막을 포함하는 박막 트랜지스터에 있어서,
    상기 제1 절연막 중에 포함된 고정 전하의 전체 극성은 상기 제2 절연막 중에 포함된 고정 전하의 전체 극성과 반대인 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서, 상기 박막 트랜지스터는 MOS 전계 효과 트랜지스터이며, 상기 제2 절연막은 상기 전계 효과 트랜지스터의 게이트 절연막을 형성하는 것을 특징으로 하는 박막 트랜지스터.
  3. 제1항에 있어서, 상기 박막 트랜지스터의 임계 전압은 상기 제1 절연막 및 상기 제2 절연막 중에 포함된 상기 고정 전하의 극성 및 양에 따라 제어되는 것을 특징으로 하는 박막 트랜지스터.
  4. 제1항에 있어서, 상기 기판은 유리 기판이며, 상기 제1 절연막은 싱기 유리 기판으로부터의 불순물이 상기 활성층 내로 확산되는 것을 방지시키기 위한 하부막인 것을 특징으로 하는 박막 트랜지스터.
  5. 제1항에 있어서, 상기 제1 절연막 및 상기 제2 절연막 중 적어도 하나는 주 성분으로서 실리콘 산화물을 포함하며, 상기 활성층은 결정성을 갖는 실리콘 박막을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  6. 제1항에 있어서, 상기 활성층의 두께는 상기 박막 트랜지스터의 동작 중에 확장되는 공핍층의 두께와 동일하거나 또는 그 이하인 것을 특징으로 하는 박막 트랜지스터.
  7. 제1항에 있어서, 상기 제1 절연막 또는 상기 제2 절연막의 양의 고정 전하는 실리콘 댕글링 결합을 갖는 실리콘 이온으로 주로 이루어지는 것을 특징으로 하는 박막 트랜지스터.
  8. 제1항에 있어서, 상기 제1 절연막 또는 상기 제2 절연막의 음의 고정 전하는 비결합된 산소의 산소 이온으로 주로 이루어지는 것을 특징으로 하는 박막 트랜지스터.
  9. 박막 트랜지스터의 제조 방법에 있어서,
    기판 상에 제1 실리콘 산화물막을 형성하는 단계와,
    상기 제1 절연막 상에 활성층이 되어질 결정성을 갖는 실리콘막을 형성하는 단계와,
    상기 실리콘막 상에 상기 제1 실리콘 산화물막 중에 포함된 고정 전하의 극성과 반대인 극성의 고정 전하를 갖는 제2 실리콘 산화물막을 게이트 절연막으로서 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  10. 제9항에 있어서, 상기 제1 실리콘 산화물막의 형성 단계는 스퍼터링에 의해 행해지며, 상기 제2 실리콘 산화물막의 형성 단계는 CVD에 의해 행해지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  11. 제9항에 있어서, 상기 제1 실리콘 산화물막의 형성 단계는 석영을 타겟으로 사용하여 적어도 산소를 함유한 분위기 하에서 스퍼터링에 의해 행해지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  12. 제9항에 있어서, 상기 제2 실리콘 산화물막의 형성 단계는 실란 가스를 원료로서 사용하여 CVD에 의해 행해지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  13. 제9항에 있어서, 상기 제2 실리콘 산화물막을 CVD에 의해 형성 한 후, 약 550℃ 이상의 온도에서 가열 처리를 행하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  14. 제9항에 있어서, 상기 제1 실리콘 산화물막을 형성하는 단계에서, 임계 전압은 스퍼터링을 위한 분위기 하에서 산소의 부분압을 조절함으로써 제어되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  15. 제9항에 있어서, 상기 제1 실리콘 산화물막을 형성하는 단계에서 스퍼터링을 위한 분위기 하에서의 산소비는 약 0.04 내지 0.4의 범위 내에 속하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  16. 제9항에 있어서, 상기 제1 실리콘 산화물막을 형성하는 단계는 상기 제1 실리콘 산화물막을 형성한 후 상기 제1 실리콘 산화물막에서 음의 고정 전하가 되어질 이온을 도핑하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  17. 제16항에 있어서, 상기 이온 도핑 단계에서, 임계 전압은 이온 주입량을 조절함으로써 제어되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  18. 제16항에 있어서, 상기 이온 도핑 단계 시에 주입되어질 이온은 산소 이온인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  19. 제16항에 있어서, 상기 이온 도핑 단계 시에 주입되어질 이온은 알루미늄 이온인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  20. 제9항에 있어서, 상기 활성층의 두께는 약 60㎚ 이하인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  21. 제9항에 있어서, 상기 활성층이 되어질 상기 실리콘막을 형성하는 단계는 비정질 실리콘막에 레이저 광을 조사하여 상기 비정질 실리콘막을 용융 상태로부터의 고형화 공정에서 결정화시키는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  22. 제21항에 있어서, 상기 비정질 실리콘막을 결정화시키기 위한 상기 레이저 광으로서 약 400㎚ 이하의 파장을 갖는 엑시머 레이저 광을 사용하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  23. 제9항에 있어서, 상기 활성층이 되어질 상기 실리콘막을 형성하는 단계는 비정질 실리콘막의 결정화를 촉진시키는 촉매 원소를 상기 비정질 실리콘막에 첨가하고, 상기 비정질 실리콘막을 가열 처리하고, 상기 비정질 실리콘막을 고형 상태로 결정화시키는 것을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  24. 제9항에 있어서, 상기 활성층이 되어질 상기 실리콘막을 형성하는 단계는 비정질 실리콘막의 결정화를 촉진시키는 촉매 원소를 상기 비정질 실리콘막에 선택적으로 첨가하고, 상기 비정질 실리콘막에 대해 가열 처리를 행하여 상기 촉매 원소가 선택적으로 첨가되어진 영역으로부터 그 주변 영역 쪽으로 측방향으로 결정 성장이 진행되도록 하게 하는 것을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  25. 제23항에 있어서, 상기 촉매 원소는 Ni를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  26. 제9항에 있어서, 상기 제1 실리콘 산화물막은 상기 기판으로부터의 불순물이 상기 활성층 내로 확산되는 것을 방지시키는 하부막으로서 기능하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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