KR20160039090A - 산화물 반도체 박막 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 의한 산화물 반도체 박막 트랜지스터는 반도체 층, 게이트 절연막, 게이트 전극, 층간 절연층 그리고 소스/드레인 전극을 포함한다. 반도체 층은 채널 영역과 채널 영역의 양측에 이웃하는 소스/드레인 영역으로 정의된다. 게이트 절연막은 반도체 층 위에서 소스/드레인 영역 일부 및 채널 영역과 중첩된다. 게이트 전극은 게이트 절연막 위에서 채널 영역과 소스/드레인 영역 중 채널 영역과 중첩된다. 층간 절연층은 게이트 전극, 게이트 절연막 및 반도체 층을 덮는다. 소스/드레인 전극은 층간 절연층 위에서 소스/드레인 영역과 각각 접속한다..

Description

산화물 반도체 박막 트랜지스터 및 그 제조 방법{Oxide Semiconductor Thin Film Transistor And Method For Manufacturing The Same}
본 발명은 산화물 반도체 박막 트랜지스터 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 박막 트랜지스터가 차지하는 전체 면적을 줄인 산화물 반도체 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
최근, 평판 표시장치 즉, 액정 표시장치, 유기발광 다이오드 표시장치 등이 개발되고 있으며, 나아가 대면적의 고 해상도를 갖는 표시장치에 관한 연구가 활발히 진행되고 있다. 이에 표시장치의 안정된 작동 및 신뢰성이 확보된 박막 트랜지스터의 개발이 요구되고 있다.
표시장치에는 화소에 인가되는 데이터 전압을 스위칭하거나 화소를 구동하기 위하여 매 화소마다 박막 트랜지스터가 형성된다. 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터, 폴리 실리콘 박막 트랜지스터, 산화물 박막 트랜지스터 등이 알려져 있다. 비정질 실리콘 박막 트랜지스터는 저온 공정에서 제작할 수 있는 장점이 있으나 이동도(mobility)가 매우 낮은 단점이 있다. 또한, 폴리 실리콘 박막 트랜지스터는 이동도가 높은 장점이 있으나, 고온 공정이 요구되고, 대면적화가 어려운 단점이 있다. 이에 반하여, 산화물 반도체 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터 보다 높은 이동도를 가지며, 저온 공정에서 제작이 가능하여 표시장치의 대면적화에 유리한 장점을 갖는다.
이하, 종래기술에 의한 산화물 반도체 박막 트랜지스터의 제조 공정을 설명한다. 도 1a 내지 도 1d는 종래기술에 의한 산화물 반도체 박막 트랜지스터의 제조 공정을 나타낸 도면들이다. 도 2는 종래기술에 의한 산화물 반도체 박막 트랜지스터의 실질적인 도체화 과정을 설명하기 위한 도면이다.
도 1a를 참조하면, 기판(SUB) 전체 표면 위에 반도체 물질을 도포한다. 반도체 물질은 인듐 갈륨 징크 옥사이드(Indium Gallium Zinc Oxide; IGZO)와 같은 산화물 반도체 물질을 포함한다. 마스크 공정으로 반도체 물질을 패터닝하여 반도체 층(SE)을 형성한다.
도 1b를 참조하면, 반도체 층(SE)이 형성된 기판(SUB) 전체 표면 위에 절연 물질과 금속 물질을 연속으로 도포한다. 마스크 공정으로 절연 물질과 금속 물질을 함께 패터닝하여, 게이트 절연막(GI)과 이와 중첩하는 게이트 전극(G)을 형성한다. 게이트 전극(G)은 반도체 층(SE)의 중앙 영역과 중첩하고 반도체 층(SE)의 양측변은 노출하도록 형성한다.
게이트 절연막(GI)과 이와 중첩하는 게이트 전극(G)을 형성하기 위한 마스크 공정은 건식 식각(dry etching) 공정을 포함한다. 이러한 건식 식각 공정이 진행되면, 에칭 가스에 노출된 반도체 층의 양측변은 도체화가 진행된다. 도체화 되지 않은 반도체 층(SE)의 중앙 영역은 채널 영역(A)으로 정의되고, 도체화 된 반도체 층(SE) 영역은 각각 소스 영역(SA)과 드레인 영역(DA)으로 정의된다.
채널 영역(CA)은 게이트 전극(G)을 이용하여 자가 정렬(self-align)법으로 정의된다. 이 방법을 사용하면 정렬 마진 등을 고려할 필요없이 게이트 전극(G)의 폭으로 채널 영역(CA)의 길이를 비교적 정확하게 정의할 수 있으므로, 전체 박막 트랜지스터의 면적을 상대적으로 줄일 수 있다.
도 1c를 참조하면, 게이트 전극(G)이 형성된 기판(SUB) 전체 표면 위에 절연물질을 도포하여 층간 절연층(IN)을 형성한다. 마스크 공정으로 층간 절연층(IN)을 패터닝하여 반도체 층의 소스 영역(SA)을 노출하는 콘택홀(SH)과 반도체 층의 드레인 영역(DA)을 노출하는 콘택홀(DH)을 형성한다.
도 1d를 참조하면, 콘택홀들이 형성된 층간 절연층(IN) 위에 금속 물질을 도포한다. 마스크 공정으로 금속 물질을 패터닝하여, 소스 전극(S) 및 드레인 전극(D)을 형성한다. 이로써, 종래기술에 의한 산화물 반도체 박막 트랜지스터가 완성된다.
다만, 도 2를 참조하여 실질적으로 반도체 층이 도체화 되는 과정을 살펴보면, 도 1c와는 달리 도체화 되는 반도체 층 영역은 에칭 가스에 직접 노출되는 영역(A) 뿐만 아니라 게이트 전극(G)과 중첩되는 영역(B)까지 확장된다. 즉, 게이트 절연막(GI)과 게이트 전극(G)이 일괄적으로 패터닝되는 과정에서 에칭 가스에 직접 노출되지 않지만, 에칭 가스의 확산에 의해 게이트 전극(G)과 중첩되는 일부 영역(B)도 도체화 된다. 이 영역을 확산 도체화 영역(B)이라 한다.
확산 도체화 영역(B)에 의해 실질적인 유효 채널 영역(CA)의 길이가 줄어든다. 채널 영역(CA)은 채널 특성을 유지하기 위한 최소한의 길이를 확보해야 하므로, 확산 도체화 영역(B)을 고려하면 채널 특성을 유지하기 위한 채널 영역(CA)의 최소 길이보다 큰 폭을 갖는 게이트 전극(G)을 형성해야 한다. 즉, 채널 특성을 유지할 수 있는 최소한의 채널 영역(CA) 길이를 확보하기 위해서는 채널 영역(CA)을 정의하는 게이트 전극(G)의 폭이 커져야 한다. 이는 박막 트랜지스터 전체 면적을 증가시킨다. 박막 트랜지스터 면적의 증가는 고 해상도의 표시장치에서 개구율을 확보하는데 큰 문제가 된다. 또한, 확산 도체화 영역(B)은 게이트 전극(G)과 중첩되기 때문에 기생 용량(Cgs)이 발생할 수 있는 문제가 있다.
본 발명의 목적은 상기 문제점들을 극복하기 위한 것으로, 박막 트랜지스터가 차지하는 전체 면적을 감소시킨 산화물 반도체 박막 트랜지스터를 제공하는 데 있다. 본 발명의 또 다른 목적은 게이트 전극과 소스/드레인 영역의 중첩 부분을 없애 기생 용량 발생을 줄인 산화물 반도체 박막 트랜지스터를 제공하는 데 있다.
본 발명의 목적을 달성하기 위해, 본 발명에 의한 산화물 반도체 박막 트랜지스터는 반도체 층, 게이트 절연막, 게이트 전극, 층간 절연층 그리고 소스/드레인 전극을 포함한다. 반도체 층은 채널 영역과 채널 영역의 양측에 이웃하는 소스/드레인 영역으로 정의된다. 게이트 절연막은 반도체 층 위에서 소스/드레인 영역 일부 및 채널 영역과 중첩된다. 게이트 전극은 게이트 절연막 위에서 채널 영역과 소스/드레인 영역 중 채널 영역과 중첩된다. 층간 절연층은 게이트 전극, 게이트 절연막 및 반도체 층을 덮는다. 소스/드레인 전극은 층간 절연층 위에서 소스/드레인 영역과 각각 접속한다..
또한, 본 발명에 의한 산화물 반도체 박막 트랜지스터 제조방법은 반도체 층을 기판 상에 형성하는 단계, 반도체 층 위에 절연 물질과 금속 물질을 적층하는 단계, 하프톤 마스크 공정을 이용하여, 절연 물질과 금속 물질을 각각 게이트 절연막과 게이트 금속 패턴으로 1차 패터닝함과 동시에 반도체 층 내에서 채널 영역과 채널 영역의 양측에 각각 이웃하는 소스/드레인 영역을 정의하고, 게이트 금속 패턴을 게이트 전극으로 2차 패터닝 하는 단계, 게이트 전극, 게이트 절연막 및 상기 반도체 층을 덮는 층간 절연층을 형성하고, 층간 절연층을 관통하는 콘택홀을 형성하여 소스/드레인 영역을 노출시키는 단계, 그리고 콘택홀을 통해 소스/드레인 영역에 접속하는 소스/드레인 전극을 형성하는 단계를 포함하고, 게이트 절연막은 소스/드레인 영역 일부 및 채널 영역과 중첩되고, 게이트 전극은 채널 영역과 소스/드레인 영역 중 채널 영역과 중첩된다.
본 발명은 미세 산화물 반도체 박막 트랜지스터를 제공할 수 있다. 따라서, 표시장치의 각 화소 영역에 사용되어, 고 개구율을 확보한 고 해상도의 표시장치를 제공할 수 있다. 또한, 게이트 전극과 소스/드레인 영역의 중첩 부분을 없애 기생 용량 발생을 방지할 수 있다.
도 1a 내지 도 1d는 종래기술에 의한 산화물 반도체 박막 트랜지스터의 제조 공정을 나타낸 도면들이다.
도 2는 종래기술에 의한 산화물 반도체 박막 트랜지스터의 실질적인 도체화 과정을 설명하기 위한 도면이다.
도 3은 본 발명의 제1 실시예에 의한 산화물 반도체 박막 트랜지스터의 구조를 나타낸 단면도이다.
도 4a 내지 도 4e는 본 발명의 제1 실시예에 의한 산화물 반도체 박막 트랜지스터를 제조하는 공정을 나타낸 도면들이다.
도 5는 본 발명의 제2 실시예에 의한 산화물 반도체 박막 트랜지스터의 구조를 나타낸 단면도이다.
도 6a 내지 도 6f는 본 발명의 제2 실시예에 의한 산화물 반도체 박막 트랜지스터를 제조하는 공정을 나타낸 도면들이다.
도 7은 본 발명의 제3 실시예에 의한 산화물 반도체 박막 트랜지스터의 구조를 나타낸 단면도이다.
도 8a 내지 도 8f는 본 발명의 제3 실시예에 의한 산화물 반도체 박막 트랜지스터를 제조하는 공정을 나타낸 도면들이다.
도 9은 본 발명의 제4 실시예에 의한 산화물 반도체 박막 트랜지스터의 구조를 나타낸 단면도이다.
도 10a 내지 도 10f는 본 발명의 제4 실시예에 의한 산화물 반도체 박막 트랜지스터를 제조하는 공정을 나타낸 도면들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
<제1 실시예>
이하, 도 3을 참조하여 본 발명의 제1 실시예에 의한 산화물 반도체 박막 트랜지스터의 구조를 설명한다. 도 3은 본 발명의 제1 실시예에 의한 산화물 반도체 박막 트랜지스터의 구조를 나타낸 단면도이다.
본 발명에 의한 산화물 반도체 박막 트랜지스터는 기판(SUB), 반도체 층(SE), 게이트 절연막(GI), 게이트 전극(G), 층간 절연층(IN) 및 소스/드레인 전극(S, D)을 포함한다. 반도체 층(SE)은 중앙 영역에 정의된 채널 영역(CA), 채널 영역(CA) 양측에 각각 정의된 소스/드레인 영역(SA, DA)을 포함한다. 소스/드레인 영역(SA, DA)은 각각 도체화 영역(A)과 확산 도체화 영역(B)을 포함한다.
반도체 층(SE) 위에는 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI)은 확산 도체화 영역(B) 및 채널 영역(CA)과 중첩되도록 형성된다.
게이트 전극(G)은 게이트 절연막(GI) 위에 형성된다. 게이트 전극(G)은 채널 영역(CA)과 중첩되되, 소스/드레인 영역(SA, DA)과 중첩되지 않도록 형성되는 것이 바람직하다.
게이트 전극(G)을 덮도록 층간 절연층(IN)이 형성된다. 층간 절연층(IN) 상에 형성된 콘택홀을 통해 소스 전극(S)과 드레인 전극(D)이 각각 소스 영역(SA)과 드레인 영역(DA)에 접속된다.
이하, 본 발명의 제1 실시예에 의한 산화물 반도체 박막 트랜지스터를 제조하는 방법을 설명한다. 도 4a 내지 도 4e는 본 발명의 제1 실시예에 의한 산화물 반도체 박막 트랜지스터를 제조하는 공정을 나타낸 도면들이다.
도 4a를 참조하면, 기판(SUB) 전체 표면 위에 반도체 물질을 도포한다. 반도체 물질은 인듐 갈륨 징크 옥사이드(Indium Gallium Zinc Oxide; IGZO)와 같은 산화물 반도체 물질을 포함한다. 마스크 공정으로 반도체 물질을 패터닝하여 반도체 층(SE)을 형성한다. 도시하지는 않았으나, 반도체 층(SE)을 형성하기 전에 기판(SUB) 상에는 외부광으로부터 산화물 반도체 소자를 보호하기 위한 차광 층이 형성될 수 있다. 그리고 차광 층 위에는 기판(SUB) 전체 표면을 덮는 버퍼층이 더 형성될 수 있다.
도 4b를 참조하면, 반도체 층(SE)이 형성된 기판(SUB) 전체 표면 위에 절연 물질을 도포한다. 마스크 공정으로 절연 물질을 패터닝하여 게이트 절연막(GI)을 형성한다. 게이트 절연막(GI)은 반도체 층(SE)의 중앙 영역과 중첩하고 반도체 층(SE)의 양 측변은 노출하도록 형성한다.
마스크 공정은 건식 식각 공정을 포함한다. 건식 식각 공정을 통해 절연 물질을 게이트 절연막(GI)으로 패터닝하는 공정에서 반도체 층(SE)의 양 측변(A)이 도체화 된다. 즉, 반도체 층(SE)은 절연 물질을 식각하는 에칭 가스와 반응하여 도체화 되기 때문에, 반도체 층(SE)의 노출된 양 측변(A)은 도체화 된다. 이때, 반도체 층(SE)의 노출되지 않은 중앙 영역 양측 일부(B)는 건식 식각 공정시 에칭 가스에 직접 노출되지 않지만, 에칭 가스의 확산에 의해 도체화 된다. 이 영역을 확산 도체화 영역(B)이라 한다.
도체화 된 반도체 층(SE)은 각각 소스 영역(SA)과 드레인 영역(DA)으로 정의되고, 도체화 되지 않은 반도체 층(SE)은 채널 영역(CA)으로 정의된다. 소스 영역(SA) 및 드레인 영역(DA)은 각각 도체화 영역(A)과 확산 도체화 영역(B)을 포함한다. 이때, 확산 도체화 영역(B)을 고려하여 게이트 절연막(GI)의 폭을 조절함으로써, 채널 특성이 저하되지 않는 최소한의 길이를 갖도록 채널 영역(CA)을 정의할 수 있다.
도 4c를 참조하면, 게이트 절연막(GI)이 형성된 기판(SUB) 전체 표면 위에 금속 물질(MM)을 도포한다. 마스크 공정으로 금속 물질(MM)을 패터닝하여, 게이트 전극(G)을 형성한다. 게이트 전극(G)은 채널 영역(CA)과 거의 동일한 형상을 갖도록 형성하여, 소스/드레인 영역(SA, DA)과 중첩하지 않도록 형성하는 것이 바람직하다.
본 발명은 게이트 전극(G)을 채널 영역(CA) 내에 배치되도록 형성하므로, 게이트 전극(G)이 도체화 된 소스/드레인 영역(SA, DA)과 중첩되지 않는다. 이에 따라, 본 발명에 의한 산화물 반도체 박막 트랜지스터는 채널 특성을 유지하면서 최소 면적을 갖도록 형성할 수 있다. 또한, 게이트 전극(G)과 소스/드레인 영역(SA, DA)이 중첩되지 않으므로 기생 용량(Cgs) 발생을 방지할 수 있다.
도 4d를 참조하면, 게이트 전극(G)이 형성된 기판(SUB) 전체 표면 위에 절연물질을 도포하여 층간 절연층(IN)을 형성한다. 마스크 공정으로 층간 절연층(IN)을 패터닝하여 소스 영역(SA)을 노출하는 소스 콘택홀(SH)과 드레인 영역(DA)을 노출하는 드레인 콘택홀(DH)을 형성한다.
도 4e를 참조하면, 콘택홀들(SH, DH)이 형성된 층간 절연층(IN) 위에 금속 물질을 도포한다. 마스크 공정으로 금속 물질을 패터닝하여, 소스 전극(S) 및 드레인 전극(D)을 형성한다. 이때, 소스 전극(S) 및 드레인 전극(D)은 각각 소스 영역(SA) 및 드레인 영역(DA)과 접속된다.
<제2 실시예>
이하, 도 5를 참조하여 본 발명의 제2 실시예에 의한 산화물 반도체 박막 트랜지스터의 구조를 설명한다. 도 5는 본 발명의 제2 실시예에 의한 산화물 반도체 박막 트랜지스터의 구조를 나타낸 단면도이다.
본 발명에 의한 산화물 반도체 박막 트랜지스터는 기판(SUB), 반도체 층(SE), 게이트 절연막(GI), 게이트 전극(G), 층간 절연층(IN) 및 소스/드레인 전극(S, D)을 포함한다. 반도체 층(SE)은 중앙 영역에 정의된 채널 영역(CA), 채널 영역(CA) 양측에 각각 정의된 소스/드레인 영역(SA, DA)을 포함한다. 소스/드레인 영역(SA, DA)은 각각 도체화 영역(A)과 확산 도체화 영역(B)을 포함한다.
반도체 층(SE) 위에는 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI)은 단차를 갖도록 형성되어, 하부에 형성된 제1 게이트 절연막(GI1)과 상부에 형성된 제2 게이트 절연막(GI2)을 포함한다. 제1 게이트 절연막(GI1)은 확산 도체화 영역(B) 및 채널 영역(CA)과 중첩되도록 형성된다. 제2 게이트 절연막(GI2)은 제1 게이트 절연막(GI1) 보다 작은 폭을 갖는다. 제2 게이트 절연막(GI2)은 채널 영역(CA)과 중첩되되, 소스/드레인 영역(SA, DA)과 중첩되지 않도록 형성되는 것이 바람직하다.
게이트 전극(G)은 게이트 절연막(GI) 위에 형성된다. 게이트 전극(G)은 제2 게이트 절연막(GI2)과 동일한 공정에서 동시에 패터닝되어 동일한 폭을 갖도록 형성된다. 따라서, 게이트 전극(G) 역시 채널 영역(CA)과 중첩되되, 소스/드레인 영역(SA, DA)과 중첩되지 않도록 형성되는 것이 바람직하다.
게이트 전극(G)을 덮도록 층간 절연층(IN)이 형성된다. 층간 절연층(IN) 상에 형성된 콘택홀을 통해 소스 전극(S)과 드레인 전극(D)이 각각 소스 영역(SA)과 드레인 영역(DA)에 접속된다.
이하, 본 발명의 제2 실시예에 의한 산화물 반도체 박막 트랜지스터를 제조하는 방법을 설명한다. 도 6a 내지 도 6f는 본 발명의 제2 실시예에 의한 산화물 반도체 박막 트랜지스터를 제조하는 공정을 나타낸 도면들이다.
도 6a를 참조하면, 기판(SUB) 전체 표면 위에 반도체 물질을 도포한다. 반도체 물질은 인듐 갈륨 징크 옥사이드(Indium Gallium Zinc Oxide; IGZO)와 같은 산화물 반도체 물질을 포함한다. 마스크 공정으로 반도체 물질을 패터닝하여 반도체 층(SE)을 형성한다. 도시하지는 않았으나, 반도체 층(SE)을 형성하기 전에 기판(SUB) 상에는 외부광으로부터 산화물 반도체 소자를 보호하기 위한 차광 층이 형성될 수 있다. 그리고 차광 층 위에는 기판(SUB) 전체 표면을 덮는 버퍼층이 더 형성될 수 있다.
도 6b를 참조하면, 반도체 층(SE)이 형성된 기판(SUB) 전체 표면 위에 절연 물질을 도포한다. 마스크 공정으로 절연 물질을 패터닝하여 제1 게이트 절연막(GI1)을 형성한다. 제1 게이트 절연막(GI1)은 반도체 층(SE)의 중앙 영역과 중첩하고 반도체 층(SE)의 양 측변은 노출하도록 형성한다.
마스크 공정은 건식 식각 공정을 포함한다. 건식 식각 공정을 통해 절연 물질을 제1 게이트 절연막(GI1)으로 패터닝하는 공정에서 반도체 층(SE)의 양 측변(A)이 도체화된다. 즉, 반도체 층(SE)은 절연 물질을 식각하는 에칭 가스와 반응하여 도체화 되기 때문에, 반도체 층(SE)의 노출된 양 측변(A)은 도체화 된다. 이때, 반도체 층(SE)의 노출되지 않은 중앙 영역 양측 일부(B)는 건식 식각 공정시 에칭 가스에 직접 노출되지 않지만, 에칭 가스의 확산에 의해 도체화 된다. 이 영역을 확산 도체화 영역(B)이라 한다.
도체화 된 반도체 층(SE)은 각각 소스 영역(SA)과 드레인 영역(DA)으로 정의되고, 도체화 되지 않은 반도체 층(SE)은 채널 영역(CA)으로 정의된다. 소스 영역(SA) 및 드레인 영역(DA)은 각각 도체화 영역(A)과 확산 도체화 영역(B)을 포함한다. 이때, 확산 도체화 영역(B)을 고려하여 제1 게이트 절연막(GI1)의 폭을 조절함으로써, 채널 특성이 저하되지 않는 최소한의 길이를 갖도록 채널 영역(CA)을 정의할 수 있다.
도 6c 및 도 6d를 참조하면, 제1 게이트 절연막(GI1)이 형성된 기판(SUB) 전체 표면 위에 절연 물질(IM)과 금속 물질(MM)을 연속적으로 도포한다. 마스크 공정으로 절연 물질(IM)과 금속 물질(MM)을 함께 패터닝하여, 제2 게이트 절연막(GI2)과 게이트 전극(G)을 형성한다.
제1 게이트 절연막(GI1)은 소스/드레인 영역(SA, DA) 중 확산 도체화 영역(B) 및 채널 영역(CA)과 중첩하도록 형성된다. 제2 게이트 절연막(GI2)은 제1 게이트 절연막(GI1) 보다 작은 폭을 갖는다. 제2 게이트 절연막(GI2)은 채널 영역(CA)과 거의 동일한 형상을 갖도록 형성하여, 소스/드레인 영역(SA, DA)과 중첩하지 않도록 형성하는 것이 바람직하다. 게이트 전극(G) 역시 채널 영역(CA)과 중첩하되, 소스/드레인 영역(SA, DA)과 중첩되지 않도록 형성하는 것이 바람직하다. 제2 게이트 절연막(GI2)과 게이트 전극(G)은 동일한 공정에서 동시에 패터닝되기 때문에 동일한 폭을 갖도록 형성된다.
본 발명은 게이트 전극(G)을 채널 영역(CA) 내에 배치되도록 형성하므로, 게이트 전극(G)이 도체화 된 소스/드레인 영역(SA, DA)과 중첩되지 않는다. 이에 따라, 본 발명에 의한 산화물 반도체 박막 트랜지스터는 채널 특성을 유지하면서 최소 면적을 갖도록 형성할 수 있다. 또한, 게이트 전극(G)과 소스/드레인 영역(SA, DA)이 중첩되지 않으므로 기생 용량(Cgs) 발생을 방지할 수 있다.
도 6e를 참조하면, 게이트 전극(G)이 형성된 기판(SUB) 전체 표면 위에 절연물질을 도포하여 층간 절연층(IN)을 형성한다. 마스크 공정으로 층간 절연층(IN)을 패터닝하여 소스 영역(SA)을 노출하는 소스 콘택홀(SH)과 드레인 영역(DA)을 노출하는 드레인 콘택홀(DH)을 형성한다.
도 6f를 참조하면, 콘택홀들(SH, DH)이 형성된 층간 절연층(IN) 위에 금속 물질을 도포한다. 마스크 공정으로 금속 물질을 패터닝하여, 소스 전극(S) 및 드레인 전극(D)을 형성한다. 이때, 소스 전극(S) 및 드레인 전극(D)은 각각 소스 영역(SA) 및 드레인 영역(DA)과 접속된다.
<제3 실시예>
이하, 도 7을 참조하여 본 발명의 제3 실시예에 의한 산화물 반도체 박막 트랜지스터의 구조를 설명한다. 도 7은 본 발명의 제3 실시예에 의한 산화물 반도체 박막 트랜지스터의 구조를 나타낸 단면도이다.
본 발명에 의한 산화물 반도체 박막 트랜지스터는 기판(SUB), 반도체 층(SE), 게이트 절연막(GI), 게이트 전극(G), 층간 절연층(IN) 및 소스/드레인 전극(S, D)을 포함한다. 반도체 층(SE)은 중앙 영역에 정의된 채널 영역(CA), 채널 영역(CA) 양측에 각각 정의된 소스/드레인 영역(SA, DA)을 포함한다. 소스/드레인 영역(SA, DA)은 각각 도체화 영역(A)과 확산 도체화 영역(B)을 포함한다.
반도체 층(SE) 위에는 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI)은 확산 도체화 영역(B) 및 채널 영역(CA)과 중첩되도록 형성된다.
게이트 전극(G)은 게이트 절연막(GI) 위에 형성된다. 게이트 전극(G)은 채널 영역(CA)과 중첩되되, 소스/드레인 영역(SA, DA)과 중첩되지 않도록 형성되는 것이 바람직하다.
게이트 전극(G)을 덮도록 층간 절연층(IN)이 형성된다. 층간 절연층(IN) 상에 형성된 콘택홀을 통해 소스 전극(S)과 드레인 전극(D)이 각각 소스 영역(SA)과 드레인 영역(DA)에 접속된다.
이하, 본 발명의 제3 실시예에 의한 산화물 반도체 박막 트랜지스터를 제조하는 방법을 설명한다. 도 8a 내지 도 8f는 본 발명의 제3 실시예에 의한 산화물 반도체 박막 트랜지스터를 제조하는 공정을 나타낸 도면들이다.
도 8a를 참조하면, 기판(SUB) 전체 표면 위에 반도체 물질을 도포한다. 반도체 물질은 인듐 갈륨 징크 옥사이드(Indium Gallium Zinc Oxide; IGZO)와 같은 산화물 반도체 물질을 포함한다. 마스크 공정으로 반도체 물질을 패터닝하여 반도체 층(SE)을 형성한다. 도시하지는 않았으나, 반도체 층(SE)을 형성하기 전에 기판(SUB) 상에는 외부광으로부터 산화물 반도체 소자를 보호하기 위한 차광 층이 형성될 수 있다. 그리고 차광 층 위에는 기판(SUB) 전체 표면을 덮는 버퍼층이 더 형성될 수 있다.
도 8b를 참조하면, 반도체 층(SE)이 형성된 기판(SUB) 전체 표면 위에 절연 물질(IM)과 금속 물질(MM)을 도포한다. 마스크 공정으로 절연 물질(IM)과 금속 물질(MM)을 패터닝하기 위해 하프톤 마스크(HM)를 준비한다. 하프톤 마스크(HM)는 조사된 모든 광을 차단하는 풀-톤 영역(X), 조사된 광의 일부만 투과시키고 일부는 차단하는 하프-톤 영역(Y) 및 조사된 광을 전부 투과시키는 영역(Z)을 포함한다. 절연 물질(IM)과 금속 물질(MM)이 도포된 기판(SUB) 전체 표면 위에 포토 레지스트와 같은 감광성 물질로 이루어진 감광막(PR1)을 형성한 후, 준비된 하프톤 마스크(HM)를 통해 선택적으로 광을 조사한다.
도 8c를 참조하면, 하프톤 마스크(HM)를 통해 노광된 감광막을 현상하면, 광을 전부 투과시키는 영역(Z)의 감광막은 제거되고, 풀-톤 영역(X)과 하프-톤 영역(Y)의 감광막(PR2)은 잔류한다. 이때, 풀-톤 영역(X)의 감광막이 하프-톤 영역(Y)의 감광막보다 두껍게 형성된다. 잔류한 감광막(PR2)을 이용한 마스크 공정으로 절연 물질(IM)과 금속 물질(MM)을 함께 1차 패터닝하여 게이트 절연막(GI)과 게이트 금속 패턴(MP)을 형성한다. 게이트 절연막(GI)과 게이트 금속 패턴(MP)은 반도체 층(SE)의 중앙 영역과 중첩하고 반도체 층(SE)의 양 측변은 노출하도록 형성한다.
마스크 공정은 건식 식각 공정을 포함한다. 건식 식각 공정을 통해 절연 물질(IM)과 금속 물질(MM)을 각각 게이트 절연막(GI)과 게이트 금속 패턴(MP)으로 패터닝하는 공정에서 노출된 반도체 층(SE)의 양 측변(A)이 도체화된다. 즉, 반도체 층(SE)은 절연 물질(IM) 및 금속 물질(MM)을 식각하는 에칭 가스와 반응하여 도체화 되기 때문에, 반도체 층(SE)의 노출된 양 측변(A)은 도체화 된다. 이때, 반도체 층(SE)의 노출되지 않은 중앙 영역 양측 일부(B)는 건식 식각 공정시 에칭 가스에 직접 노출되지 않지만, 에칭 가스의 확산에 의해 도체화 된다. 이 영역을 확산 도체화 영역(B)이라 한다.
도체화 된 반도체 층(SE)은 각각 소스 영역(SA)과 드레인 영역(DA)으로 정의되고, 도체화 되지 않은 반도체 층(SE)은 채널 영역(CA)으로 정의된다. 소스 영역(SA) 및 드레인 영역(DA)은 각각 도체화 영역(A)과 확산 도체화 영역(B)을 포함한다. 이때, 확산 도체화 영역(B)을 고려하여 게이트 절연막(GI)과 게이트 금속 패턴(MP)의 폭을 조절함으로써, 채널 특성이 저하되지 않는 최소한의 길이를 갖도록 채널 영역(CA)을 정의할 수 있다.
도 8d를 참조하면, 감광막의 두께 일부를 제거하는 애싱(ashing)공정을 진행하여 풀-톤 영역의 감광막(PR3)만이 잔류하도록 한다. 잔류한 감광막(PR3)을 이용한 마스크 공정으로, 게이트 금속 패턴(MP)을 2차 패터닝하여, 게이트 전극(G)을 형성한다.
게이트 절연막(GI)은 소스/드레인 영역(SA, DA) 중 확산 도체화 영역(B) 및 채널 영역(CA)과 중첩하도록 형성된다. 게이트 전극(G)은 채널 영역(CA)과 거의 동일한 형상을 갖도록 형성하여, 소스/드레인 영역(SA, DA)과 중첩하지 않도록 형성하는 것이 바람직하다.
본 발명은 게이트 전극(G)을 채널 영역(CA) 내에 배치되도록 형성하므로, 게이트 전극(G)이 도체화 된 소스/드레인 영역(SA, DA)과 중첩되지 않는다. 이에 따라, 본 발명에 의한 산화물 반도체 박막 트랜지스터는 채널 특성을 유지하면서 최소 면적을 갖도록 형성될 수 있다. 또한, 게이트 전극(G)과 소스/드레인 영역(SA, DA)이 중첩되지 않으므로 기생 용량(Cgs) 발생을 방지할 수 있다.
도 8e를 참조하면, 게이트 전극(G)이 형성된 기판(SUB) 전체 표면 위에 절연물질을 도포하여 층간 절연층(IN)을 형성한다. 마스크 공정으로 층간 절연층(IN)을 패터닝하여 소스 영역(SA)을 노출하는 소스 콘택홀(SH)과 드레인 영역(DA)을 노출하는 드레인 콘택홀(DH)을 형성한다.
도 8f 참조하면, 콘택홀들(SH, DH)이 형성된 층간 절연층(IN) 위에 금속 물질을 도포한다. 마스크 공정으로 금속 물질을 패터닝하여, 소스 전극(S) 및 드레인 전극(D)을 형성한다. 이때, 소스 전극(S) 및 드레인 전극(D)은 각각 소스 영역(SA) 및 드레인 영역(DA)과 접속된다.
<제4 실시예>
이하, 도 9를 참조하여 본 발명의 제4 실시예에 의한 산화물 반도체 박막 트랜지스터의 구조를 설명한다. 도 9는 본 발명의 제4 실시예에 의한 산화물 반도체 박막 트랜지스터의 구조를 나타낸 단면도이다.
본 발명에 의한 산화물 반도체 박막 트랜지스터는 기판(SUB), 반도체 층(SE), 게이트 절연막(GI), 게이트 전극(G), 층간 절연층(IN) 및 소스/드레인 전극(S, D)을 포함한다. 반도체 층(SE)은 중앙 영역에 정의된 채널 영역(CA), 채널 영역(CA) 양측에 각각 정의된 소스/드레인 영역(SA, DA)을 포함한다. 소스/드레인 영역(SA, DA)은 각각 도체화 영역(A)과 확산 도체화 영역(B)을 포함한다.
반도체 층(SE) 위에는 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI)은 단차를 갖도록 형성되어, 하부에 형성된 제1 게이트 절연막(GI1)과 상부에 형성된 제2 게이트 절연막(GI2)을 포함한다. 제1 게이트 절연막(GI1)은 확산 도체화 영역(B) 및 채널 영역(CA)과 중첩되도록 형성된다. 제2 게이트 절연막(GI2)은 제1 게이트 절연막(GI1) 보다 작은 폭을 갖는다. 제2 게이트 절연막(GI2)은 채널 영역(CA)과 중첩되되, 소스/드레인 영역(SA, DA)과 중첩되지 않도록 형성되는 것이 바람직하다.
게이트 전극(G)은 게이트 절연막(GI) 위에 형성된다. 게이트 전극(G)은 제2 게이트 절연막(GI2)과 동일한 공정에서 동시에 패터닝되어 동일한 폭을 갖도록 형성된다. 따라서, 게이트 전극(G) 역시 채널 영역(CA)과 중첩되되, 소스/드레인 영역(SA, DA)과 중첩되지 않도록 형성되는 것이 바람직하다.
게이트 전극(G)을 덮도록 층간 절연층(IN)이 형성된다. 층간 절연층(IN) 상에 형성된 콘택홀을 통해 소스 전극(S)과 드레인 전극(D)이 각각 소스 영역(SA)과 드레인 영역(DA)에 접속된다.
이하, 본 발명의 제4 실시예에 의한 산화물 반도체 박막 트랜지스터를 제조하는 방법을 설명한다. 도 10a 내지 도 10f는 본 발명의 제4 실시예에 의한 산화물 반도체 박막 트랜지스터를 제조하는 공정을 나타낸 도면들이다.
도 10a를 참조하면, 기판(SUB) 전체 표면 위에 반도체 물질을 도포한다. 반도체 물질은 인듐 갈륨 징크 옥사이드(Indium Gallium Zinc Oxide; IGZO)와 같은 산화물 반도체 물질을 포함한다. 마스크 공정으로 반도체 물질을 패터닝하여 반도체 층(SE)을 형성한다. 도시하지는 않았으나, 반도체 층(SE)을 형성하기 전에 기판(SUB) 상에는 외부광으로부터 산화물 반도체 소자를 보호하기 위한 차광 층이 형성될 수 있다. 그리고 차광 층 위에는 기판(SUB) 전체 표면을 덮는 버퍼층이 더 형성될 수 있다.
도 10b를 참조하면, 반도체 층(SE)이 형성된 기판(SUB) 전체 표면 위에 절연 물질(IM)과 금속 물질(MM)을 도포한다. 마스크 공정으로 절연 물질(IM)과 금속 물질(MM)을 패터닝하기 위해 하프톤 마스크(HM)를 준비한다. 하프톤 마스크(HM)는 조사된 모든 광을 차단하는 풀-톤 영역(X), 조사된 광의 일부만 투과시키고 일부는 차단하는 하프-톤 영역(Y) 및 조사된 광을 전부 투과시키는 영역(Z)을 포함한다. 절연 물질(IM)과 금속 물질(MM)이 도포된 기판(SUB) 전체 표면 위에 포토 레지스트와 같은 감광성 물질로 이루어진 감광막(PR1)을 형성한 후, 준비된 하프톤 마스크(HM)를 통해 선택적으로 광을 조사한다.
도 10c를 참조하면, 하프톤 마스크(HM)를 통해 노광된 감광막을 현상하면, 광을 전부 투과시키는 영역(Z)의 감광막은 제거되고, 풀-톤 영역(X)과 하프-톤 영역(Y)의 감광막(PR2)은 잔류한다. 이때, 풀-톤 영역(X)의 감광막이 하프-톤 영역(Y)의 감광막보다 두껍게 형성된다. 잔류한 감광막(PR2)을 이용한 마스크 공정으로 절연 물질(IM)과 금속 물질(MM)을 함께 1차 패터닝하여 게이트 절연 패턴(GP)과 게이트 금속 패턴(MP)을 형성한다. 게이트 절연 패턴(GP)과 게이트 금속 패턴(MP)은 반도체 층(SE)의 중앙 영역과 중첩하고 반도체 층(SE)의 양 측변은 노출하도록 형성한다.
마스크 공정은 건식 식각 공정을 포함한다. 건식 식각 공정을 통해 절연 물질(IM)과 금속 물질(MM)을 각각 게이트 절연 패턴(GP)과 게이트 금속 패턴(MP)으로 패터닝하는 공정에서 노출된 반도체 층(SE)의 양 측변(A)이 도체화된다. 즉, 반도체 층(SE)은 절연 물질(IM) 및 금속 물질(MM)을 식각하는 에칭 가스와 반응하여 도체화 되기 때문에, 반도체 층(SE)의 노출된 양 측변(A)은 도체화 된다. 이때, 반도체 층(SE)의 노출되지 않은 중앙 영역 양측 일부(B)는 건식 식각 공정시 에칭 가스에 직접 노출되지 않지만, 에칭 가스의 확산에 의해 도체화 된다. 이 영역을 확산 도체화 영역(B)이라 한다.
도체화 된 반도체 층(SE)은 각각 소스 영역(SA)과 드레인 영역(DA)으로 정의되고, 도체화 되지 않은 반도체 층(SE)은 채널 영역(CA)으로 정의된다. 소스 영역(SA) 및 드레인 영역(DA)은 각각 도체화 영역(A)과 확산 도체화 영역(B)을 포함한다. 이때, 확산 도체화 영역(B)을 고려하여 게이트 절연 패턴(GP)과 게이트 금속 패턴(MP)의 폭을 조절함으로써, 채널 특성이 저하되지 않는 최소한의 길이를 갖도록 채널 영역(CA)을 정의할 수 있다.
도 10d를 참조하면, 감광막의 두께 일부를 제거하는 애싱(ashing)공정을 진행하여 풀-톤 영역의 감광막(PR3)만이 잔류하도록 한다. 잔류한 감광막(PR3)을 이용한 마스크 공정으로, 게이트 절연 패턴(GP)과 게이트 금속 패턴(MP)을 함께 2차 패터닝하여, 단차를 갖는 게이트 절연막(GI)과 게이트 전극(G)을 형성한다. 단차를 갖는 게이트 절연막(GI)은 하부에 형성된 제1 게이트 절연막(GI1)과 상부에 형성된 제2 게이트 절연막(GI2)을 포함한다. 제1 게이트 절연막(GI1)은 소스/드레인 영역(SA, DA) 중 확산 도체화 영역(B) 및 채널 영역(CA)과 중첩하도록 형성된다. 제2 게이트 절연막(GI2)은 제1 게이트 절연막(GI2) 보다 작은 폭을 갖는다. 제2 게이트 절연막(GI2)은 채널 영역(CA)과 거의 동일한 형상을 갖도록 형성하여, 소스/드레인 영역(SA, DA)과 중첩하지 않도록 형성하는 것이 바람직하다.
게이트 전극(G) 역시 채널 영역(CA)과 중첩하되, 소스/드레인 영역(SA, DA)과 중첩하지 않도록 형성하는 것이 바람직하다. 제2 게이트 절연막(GI2)과 게이트 전극(G)은 동일한 공정에서 동시에 패터닝되기 때문에 동일한 폭을 갖도록 형성된다.
본 발명은 게이트 전극(G)을 채널 영역(CA) 내에 배치되도록 형성하므로, 게이트 전극(G)이 도체화 된 소스/드레인 영역(SA, DA)과 중첩되지 않는다. 이에 따라, 본 발명에 의한 산화물 반도체 박막 트랜지스터는 채널 특성을 유지하면서 최소 면적을 갖도록 형성될 수 있다. 또한, 게이트 전극(G)과 소스/드레인 영역(SA, DA)이 중첩되지 않으므로 기생 용량(Cgs) 발생을 방지할 수 있다.
도 10e를 참조하면, 게이트 전극(G)이 형성된 기판(SUB) 전체 표면 위에 절연물질을 도포하여 층간 절연층(IN)을 형성한다. 마스크 공정으로 층간 절연층(IN)을 패터닝하여 소스 영역(SA)을 노출하는 소스 콘택홀(SH)과 드레인 영역(DA)을 노출하는 드레인 콘택홀(DH)을 형성한다.
도 10f 참조하면, 콘택홀들(SH, DH)이 형성된 층간 절연층(IN) 위에 금속 물질을 도포한다. 마스크 공정으로 금속 물질을 패터닝하여, 소스 전극(S) 및 드레인 전극(D)을 형성한다. 이때, 소스 전극(S) 및 드레인 전극(D)은 각각 소스 영역(SA) 및 드레인 영역(DA)과 접속된다.
전술한 바와 같이 본 발명의 바람직한 실시예에 따른 산화물 반도체 박막 트랜지스터에는 게이트 전극과 중첩되도록 차광막이 형성될 수 있다. 차광막은 플로팅(floating)될 수 있고, 게이트 전극과 연결되어 더블 게이트 구조를 가질 수도 있다. 또한, 필요에 따라서는 다른 전압원과 연결될 수 있다.
본 발명은 채널 특성이 유지될 수 있는 채널 영역의 최소 길이를 확보하면서도 박막 트랜지스터의 전체 면적을 줄인 산화물 반도체 박막 트랜지스터를 제공할 수 있다. 이에 따라, 표시장치의 각 화소 영역에 사용되어, 고 개구율을 확보한 고 해상도의 표시장치를 제공할 수 있다.
또한, 본 발명은 게이트 전극과 소스/드레인 영역의 중첩 부분을 없애 기생 용량 발생을 방지한 산화물 반도체 박막 트랜지스터를 제공할 수 있다. 이에 따라, 최적의 소자 특성을 확보하면서도 미세 크기의 산화물 반도체 박막 트랜지스터를 제공할 수 있다.
SUB : 기판 SE : 반도체 층
SA : 소스 영역 CA : 채널 영역
DA : 드레인 영역 GI : 게이트 절연막
G : 게이트 전극 IN : 층간 절연층
S : 소스 전극 D : 드레인 전극
A : 도체화 영역 B : 확산 도체화 영역

Claims (6)

  1. 채널 영역과 상기 채널 영역의 양측에 이웃하는 소스/드레인 영역이 정의된 반도체 층;
    상기 반도체 층 위에서 상기 소스/드레인 영역 일부 및 상기 채널 영역과 중첩된 게이트 절연막;
    상기 게이트 절연막 위에서 상기 채널 영역과 상기 소스/드레인 영역 중 상기 채널 영역과 중첩된 게이트 전극;
    상기 게이트 전극, 상기 게이트 절연막 및 상기 반도체 층을 덮는 층간 절연층; 그리고
    상기 층간 절연층 위에서 상기 소스/드레인 영역과 각각 접속하는 소스/드레인 전극을 구비하는 산화물 반도체 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 소스/드레인 영역은 각각 도체화 영역과 확산 도체화 영역을 포함하고,
    상기 확산 도체화 영역은 상기 게이트 절연막 일부와 중첩된 산화물 반도체 박막 트랜지스터.
  3. 제1 항에 있어서,
    상기 게이트 절연막은 하부에 배치된 제1 게이트 절연막 및 상부에 배치된 제2 게이트 절연막을 포함하고,
    상기 제1 게이트 절연막은 상기 소스/드레인 영역 일부 및 상기 채널 영역과 중첩되고,
    상기 제2 게이트 절연막은 상기 게이트 전극과 동일한 폭을 갖는 산화물 반도체 박막 트랜지스터.
  4. 제 3 항에 있어서,
    상기 소스/드레인 영역은 각각 도체화 영역과 확산 도체화 영역을 포함하고,
    상기 확산 도체화 영역은 상기 제1 게이트 절연막 일부와 중첩된 산화물 반도체 박막 트랜지스터.
  5. 반도체 층을 기판 상에 형성하는 단계;
    상기 반도체 층 위에 절연 물질과 금속 물질을 적층하는 단계;
    하프톤 마스크 공정을 이용하여, 상기 절연 물질과 상기 금속 물질을 각각 게이트 절연막과 게이트 금속 패턴으로 1차 패터닝함과 동시에 상기 반도체 층 내에서 채널 영역과 상기 채널 영역의 양측에 이웃하는 소스/드레인 영역을 정의하고, 상기 게이트 금속 패턴을 게이트 전극으로 2차 패터닝 하는 단계;
    상기 게이트 전극, 상기 게이트 절연막 및 상기 반도체 층을 덮는 층간 절연층을 형성하고, 상기 층간 절연층을 관통하는 콘택홀을 형성하여 상기 소스/드레인 영역을 노출시키는 단계; 및
    상기 콘택홀을 통해 상기 소스/드레인 영역에 접속하는 소스/드레인 전극을 형성하는 단계;를 포함하고,
    상기 게이트 절연막은 상기 소스/드레인 영역 일부 및 상기 채널 영역과 중첩되고, 상기 게이트 전극은 상기 채널 영역과 상기 소스/드레인 영역 중 상기 채널 영역과 중첩된 산화물 반도체 박막 트랜지스터 제조방법.
  6. 제 5 항에 있어서,
    상기 소스/드레인 영역은 각각 도체화 영역과 확산 도체화 영역을 포함하고,
    상기 확산 도체화 영역은 상기 게이트 절연막 일부와 중첩된 산화물 반도체 박막 트랜지스터 제조방법.



KR1020140132058A 2014-09-30 2014-09-30 산화물 반도체 박막 트랜지스터 및 그 제조 방법 KR102303957B1 (ko)

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