KR20120122912A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20120122912A
KR20120122912A KR1020120042590A KR20120042590A KR20120122912A KR 20120122912 A KR20120122912 A KR 20120122912A KR 1020120042590 A KR1020120042590 A KR 1020120042590A KR 20120042590 A KR20120042590 A KR 20120042590A KR 20120122912 A KR20120122912 A KR 20120122912A
Authority
KR
South Korea
Prior art keywords
insulating film
film
transistor
oxide semiconductor
oxide
Prior art date
Application number
KR1020120042590A
Other languages
English (en)
Other versions
KR101958383B1 (ko
Inventor
요시노리 이에다
아츠오 이소베
유타카 시오노이리
토모아키 아츠미
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20120122912A publication Critical patent/KR20120122912A/ko
Application granted granted Critical
Publication of KR101958383B1 publication Critical patent/KR101958383B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)

Abstract

고속 동작, 저소비 전력의 반도체 장치를 제공한다. 결정성의 실리콘을 채널 형성 영역에 갖는 제1 트랜지스터를 이용한 기억소자와, 이 기억소자의 데이터를 기억하는 용량 소자와, 이 용량 소자에서의 전하의 공급, 유지, 방출을 제어하기 위한 스위칭 소자인 제2 트랜지스터를 갖는다. 제2 트랜지스터는 제1 트랜지스터를 덮는 절연막 상에 위치한다. 제1 및 제2 트랜지스터는 소스 전극 또는 드레인 전극을 공유하고 있다. 상기 절연막은 가열에 의해 일부의 산소가 탈리되는 제1 산화절연막과, 산소의 확산을 막고 아울러 상기 제1 산화절연막의 주위에 마련되는 제2 산화절연막을 가지며, 제2 트랜지스터가 갖는 산화물 반도체막은 상기 제1 산화절연막과 접촉하고 아울러 채널 형성 영역인 제1 영역과 제1 영역을 사이에 가지며, 제1 및 제2 산화절연막에 접촉하는 한 쌍의 제2 영역을 갖는 반도체 장치.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 기억장치를 이용한 반도체 장치에 관한 것이다.
중앙연산처리장치(CPU:Central Processing Unit) 등의 반도체 장치는 그 용도에 따라 다양한 구성을 가지고 있는데, 일반적으로 데이터나 명령을 기억하기 위한 주기억장치뿐 아니라 고속으로 데이터의 쓰기와 읽기를 할 수 있는 레지스터, 캐쉬 등의 완충 기억장치가 마련되어 있다. 완충 기억장치는 연산 장치와 주기억장치 사이에 위치하여 저속인 주기억장치로의 액세스를 줄여 연산 처리를 고속화시키는 것을 목적으로 CPU에 마련되어 있다.
통상적으로는 레지스터로서 플립플롭이, 캐쉬로서 SRAM(Static Random Access Memory)이 이용된다. 하기 특허문헌 1에는 캐쉬로서 SRAM 등의 휘발성 메모리와 불휘발성 메모리를 함께 사용하는 구성에 대해 기재되어 있다.
일본 특허공개공보 평7-121444호
그런데, 중앙연산 처리장치 등의 반도체 장치에는 고속 동작뿐 아니라 저소비 전력과 고집적도가 요구된다. 그러나 예를 들어 트랜지스터의 사이즈에 따라 다를 수도 있지만, 하이레벨의 전원 전위가 주어진 노드와 로우 레벨의 전원 전위가 주어진 노드 사이에서, 직렬로 접속된 p채널형 트랜지스터 및 n채널형 트랜지스터를 벌크 실리콘을 이용하여 제조했을 경우, 실온하에서, 노드간의 전압이 약 3V인 상태에서 1pA 정도의 오프 전류가 발생한다. 중앙연산처리장치나 완충기억장치의 규모가 대형화되어 트랜지스터수가 많아질수록, 또는 중앙연산처리장치나 완충기억장치가 마련된 IC칩의 온도가 상승할수록 상기 오프 전류의 총량은 커지므로 소비 전력이 증가한다. 따라서, 중앙연산처리장치를 구성하고 있는 트랜지스터는 오프 전류가 감소하도록 그 구조에 대해 연구를 거듭할 필요가 있다. 그러나, 고속 동작과 작은 오프 전류를 겸비한 트랜지스터는 그 개발에 시간과 비용을 필요로 한다.
반도체 장치의 소비 전력을 억제하기 위해 완충기억장치로의 전원의 공급을 정지하는 방법이 제안되었다. 완충기억장치로서 이용되는 플립플롭이나 SRAM은 휘발성이기 때문에 상기 방법에서는 휘발성의 기억장치의 주변에 불휘발성의 기억장치를 배치하고 전원 정지전에 데이터를 불휘발성의 기억장치로 일시적으로 옮긴다. 그러나, 이러한 불휘발성의 기억장치는 주로 자기소자나 강유전체가 사용되고 있어 제조 공정이 복잡하다.
또한, 장시간의 전원 정지를 수행할 때에는 데이터를 하드디스크, 플래쉬 메모리 등의 기억장치로 옮기고 난 후 전원 정지를 수행할 수도 있으나, 이 기억장치들은 데이터를 원위치로 되돌리는데에 시간을 요하므로 단시간의 전원 정지에는 적합하지 않다.
상술한 문제를 감안하여 본 발명은 고속 동작을 확보하면서 소비 전력을 억제할 수 있는 반도체 장치의 제공을 일 목적으로 한다. 또는, 본 발명은 고속 동작을 확보하면서 소비 전력을 억제할 수 있고 고집적화를 실현할 수 있는 반도체 장치의 제공을 일 목적으로 한다.
상기 과제를 해결하기 위해 본 발명의 일 태양에서는, 결정성을 갖는 실리콘 또는 게르마늄 등의 반도체를 채널 형성 영역에 갖는 트랜지스터를 이용한 기억소자와, 이 기억소자의 데이터를 기억하는 용량 소자와, 이 용량 소자에서의 전하의 공급, 유지, 방출을 제어하는 스위칭 소자를 반도체 장치에 마련한다. 나아가 본 발명의 일 태양에서는 상기 기억소자를 구성하는 트랜지스터가 형성된 층 위에 상기 스위칭 소자를 구성하는 트랜지스터가 형성되어 있으며, 아울러 기억소자를 구성하는 트랜지스터가 갖는 소스 전극 및 드레인 전극 중 어느 하나가, 스위칭 소자를 구성하는 트랜지스터가 갖는 소스 전극 및 드레인 전극 중 어느 하나로 기능하고 있는 것으로 한다.
또는 상기 과제를 해결하기 위해 본 발명의 일 태양에서는 결정성을 갖는 실리콘 또는 게르마늄 등의 반도체를 채널 형성 영역에 갖는 트랜지스터를 이용한 기억소자와, 이 기억소자의 데이터를 기억하는 용량 소자와, 이 용량 소자에서의 전하의 공급, 유지, 방출을 제어하는 스위칭 소자를 반도체 장치에 마련한다. 나아가 본 발명의 일 태양에서는 상기 기억소자를 구성하는 트랜지스터가 형성된 층 위에 상기 스위칭 소자를 구성하는 트랜지스터가 형성된 것으로 한다.
상기 스위칭 소자로서는, 산화물 반도체를 채널 형성 영역에 포함하는 트랜지스터를 이용한다. 산화물 반도체는 실리콘보다 밴드갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮다. 따라서, 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터는 통상의 실리콘이나 게르마늄 등의 반도체로 형성된 트랜지스터에 비해 오프 전류가 극히 작다.
또한, 본 발명의 일 태양에서는 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터의 오프 전류를 한층 더 작게 하기 위해 반도체 장치에 이하의 제1 구성을 채용한다. 구체적으로, 본 발명의 일 태양에 따른 반도체 장치에 있어서, 상기 스위칭 소자를 구성하는 트랜지스터는, 절연막상에 형성되는 산화물 반도체막과, 산화물 반도체막상의 게이트 절연막과, 게이트 절연막을 사이에 두고 산화물 반도체막과 중첩되는 위치에 마련된 게이트 전극과, 산화물 반도체막에 접속된 한 쌍의 도전막을 갖는다. 산화물 반도체막은, 게이트 전극과 중첩되고 적어도 일부가 채널 형성 영역으로 기능하는 제1 영역과, 제1 영역을 사이에 갖는 한 쌍의 제2 영역을 가지고 있다. 또한, 상기 절연막은, 가열에 의해 일부의 산소가 탈리되는 제1 산화절연막과, 산소의 확산을 막고 아울러 상기 제1 산화절연막의 주위에 마련된 제2 산화절연막을 갖는다. 그리고, 상기 산화물 반도체막은, 제1 영역에서 상기 제1 산화절연막에 접하고 제2 영역에서 제1 산화절연막 및 제2 산화절연막에 접한다.
상기 구성에 의해, 제1 산화절연막으로부터 방출된 산소는 제2 산화절연막으로의 확산을 막을 수 있으므로 제1 영역에서의 산화물 반도체막의 단부에 효율적으로 공급된다. 아울러 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터는, 산화물 반도체막을 원하는 형상으로 에칭하기 위한 에칭 처리, 산화물 반도체막의 단부의 감압 분위기에서의 노출 등에 의해 산화물 반도체막의 단부에서 산소의 탈리에 의한 산소 결손이 형성되기 쉽다. 그리고, 산소 결손은 캐리어의 이동 경로가 되므로 산화물 반도체막의 단부에 산소 결손이 형성되면 기생 채널이 생기고 이에 의해 트랜지스터의 오프 전류가 커진다. 그러나, 본 발명의 일 태양에서는 상기 구성에 의해, 제1 영역에서의 산화물 반도체막의 단부에 산소 결손이 형성되는 것을 막아 오프 전류를 작게 할 수 있다.
또는, 본 발명의 일 태양에서는, 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터의 오프 전류를 더욱 작게 하기 위해, 반도체 장치에 상기 제1 구성 대신에 이하의 제2 구성을 채용할 수도 있다. 구체적으로, 본 발명의 일 태양에 따른 반도체 장치에 있어서 상기 스위칭 소자를 구성하는 트랜지스터는 산화물 반도체막과, 산화물 반도체막상의 게이트 절연막과, 게이트 절연막을 사이에 두고 산화물 반도체막과 중첩되는 위치에 마련된 게이트 전극과, 산화물 반도체막에 접속된 한 쌍의 도전막을 갖는다. 나아가 상기 반도체 장치는, 산화물 반도체막의 단부와 접촉하도록 산화물 반도체막의 주위에 마련됨과 아울러 가열에 의해 일부의 산소가 탈리되는 제1 산화절연막과, 이 제1 산화절연막을 사이에 두고 산화물 반도체막의 주위에 마련됨과 아울러 산소의 확산을 막는 제2 산화절연막과, 산화물 반도체막의 하부에 마련됨과 아울러 가열에 의해 일부의 산소가 탈리되는 제3 산화절연막을 갖는다. 또한, 산화물 반도체막은, 게이트 전극과 충첩되고 적어도 일부가 채널 형성 영역으로 기능하는 제1 영역과, 제1 영역을 사이에 갖는 한 쌍의 제2 영역을 가지고 있다.
상기 구성에 의해, 제1 산화절연막으로부터 방출된 산소는 제2 산화절연막으로의 확산을 막을 수 있으므로 산화물 반도체막의 단부로 효율적으로 공급된다. 또한, 제3 산화절연막으로부터 방출된 산소는 산화물 반도체막의 하부로 공급된다. 상술한 바와 같이 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터는 산화물 반도체막을 원하는 형상으로 에칭하기 위한 에칭 처리, 산화물 반도체막의 단부의 감압 분위기에서의 노출 등에 의해 산화물 반도체막의 단부에서 산소의 탈리에 의한 산소 결손이 형성되기 쉽다. 그리고, 산소 결손은 캐리어의 이동 경로가 되므로 산화물 반도체막의 단부에 산소 결손이 형성되면 기생 채널이 생기고 이에 의해 트랜지스터의 오프 전류가 커진다. 그러나, 본 발명의 일 태양에서는 산화물 반도체막의 단부, 특히 제1 영역에서의 산화물 반도체막의 단부로 산소가 효율적으로 공급됨으로써 제1 영역에서의 산화물 반도체막의 단부에 산소 결손이 형성되는 것을 막아 오프 전류를 작게 할 수 있다.
아울러 상기 제1 구성 또는 제2 구성을 갖는 반도체 장치에 있어서 상기 산화물 반도체막은, 제2 영역이 불순물을 포함하고 있을 수도 있다. 또는 상기 산화물 반도체막은, 제2 영역이 불순물을 포함하는 한 쌍의 제3 영역과, 상기 불순물의 농도가 제3 영역보다 높은 한 쌍의 제4 영역을 가질 수도 있다. 구체적으로, 산화물 반도체막은 제1 영역과, 제1 영역을 사이에 갖는 한 쌍의 제2 영역을 가지며, 제2 영역은 제1 영역을 사이에 갖는 한 쌍의 제3 영역과, 제1 영역 및 한 쌍의 제3 영역을 사이에 갖는 한 쌍의 제4 영역을 갖는다. 상기 제3 영역은 전계 완화 영역으로 기능한다.
산화물 반도체막을 활성층으로서 사용한 트랜지스터의 오프 전류가 작은 것은, 여러 실험에 의해 증명할 수 있다. 예를 들어, 채널폭이 1×106μm이고 채널 길이가 10μm인 소자의 경우에도, 소스 단자와 드레인 단자간의 전압(드레인 전압)이 1V에서 10V인 범위에서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13 A 이하인 특성을 얻을 수 있다. 이 경우, 오프 전류를 트랜지스터의 채널폭으로 나눈 수치에 상당하는 오프 전류 밀도는 100zA/μm 이하임을 알 수 있다.
사용하는 산화물 반도체로서는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 이 산화물 반도체를 이용한 트랜지스터의 전기적 특성의 편차를 줄이기 위한 스태빌라이저(stabilizer)로서 갈륨(Ga)을 더 포함하는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn)을 포함하는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf)을 포함하는 것이 바람직하다. 또한, 스태빌라이저로서 알루미늄(Al)을 포함하는 것이 바람직하다.
또한, 다른 스태빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀미움(Ho), 에르븀(Er), 튤륨(Tm), 이테르븀(Yb), 루테늄(Lu) 중 어느 하나 또는 복수를 포함할 수도 있다.
예를 들어, 산화물 반도체로서 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO로도 표기), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
아울러 여기서, 예를 들어 In-Ga-Zn계 산화물은 In과 Ga와 Zn을 주성분으로서 갖는 산화물을 의미하며, In과 Ga와 Zn의 비율은 특별히 한정되지 않는다. 또한, In과 Ga와 Zn 외의 금속 원소을 포함할 수도 있다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m＞0, m은 정수가 아님)으로 표기되는 재료를 사용할 수도 있다. 아울러 M은 Ga, Fe, Mn 및 Co에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In3SnO5(ZnO)n(n＞0, n은 정수)으로 표기되는 재료를 사용할 수도 있다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)인 원자수비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)인 원자수비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용하는 것이 바람직하다.
그러나, 이에 한정되지 않고, 필요로 하는 전기적 특성(이동도, 문턱값 전압, 편차 등)에 따라 적절한 조성의 것을 사용할 수 있다. 또한, 필요로 하는 전기적 특성을 얻기 위해 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물의 경우에는 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나 In-Ga-Zn계 산화물의 경우에도 벌크내 결함 밀도를 감소시킴으로써 이동도를 높일 수 있다.
아울러 예를 들어, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a＋b＋c=1)인 산화물의 조성이 원자수비가 In:Ga:Zn=A:B:C(A＋B＋C=1)인 산화물의 조성의 근방이라는 것은, a, b, c가 (a-A) 2＋(b-B)2＋(c-C)2≤r2를 만족하는 것을 의미하며, r은 예를 들어 0.05로 할 수 있다. 다른 산화물에서도 마찬가지이다.
산화물 반도체는 단결정일 수도 비단결정일 수도 있다. 후자의 경우, 아몰퍼스일 수도 다결정일 수도 있다. 또한, 아몰퍼스중에 결정성을 갖는 부분을 포함하는 구조일 수도 비아몰퍼스일 수도 있다.
아몰퍼스 상태의 산화물 반도체는 비교적 용이하게 평탄한 표면을 얻을 수 있으므로 이를 사용하여 트랜지스터를 제조했을 때의 계면 산란을 감소시킬 수 있어 비교적 용이하게 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 더욱 벌크내 결함을 감소시킬 수 있고 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 상에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하인 표면 상에 형성하는 것이 바람직하다.
아울러 Ra는, JIS B0601로 정의된 중심선 평균 거칠기를 면에 대해서 적용할 수 있도록 삼차원에 확장한 것으로 「기준면으로부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있으며, 이하의 수식 1로 정의된다.
Figure pat00001
아울러 상기에서, S0는, 측정면(좌표(x1, y1)(x1, y2)(x2, y1)(x2, y2)로 표시되는 4점에 의해 포위되는 직사각형의 영역)의 면적을 나타내며, Z0는 측정면의 평균 높이를 나타낸다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가 가능하다.
본 발명의 일 태양에서는 기억소자를 구성하는 트랜지스터가, 결정성을 갖는 실리콘 또는 게르마늄 등의 반도체를 채널 형성 영역에 가짐으로써 반도체 장치의 고속 동작을 확보할 수 있다. 또한, 본 발명의 일 태양에서는 오프 전류가 극히 작은 트랜지스터로 스위칭 소자를 구성함으로써, 스위칭 소자를 통해 용량 소자로부터 리크되는 전하의 양을 억제할 수 있다. 즉, 본 발명의 일 태양에서는 기억소자와 스위칭 소자에 요구되는 특성에 맞추어 최적 구조의 트랜지스터를 용이하게 각각 제조할 수 있다. 또한, 본 발명의 일 태양에서는 기억소자를 구성하는 트랜지스터와 스위칭 소자를 구성하는 트랜지스터를 적층함으로써 반도체 장치의 고집적화를 실현할 수 있다.
따라서, 본 발명의 일 태양에서는 상기 구성에 의해 고속 동작을 확보하면서 소비 전력을 억제할 수 있는 반도체 장치를 실현할 수 있다. 또는 본 발명의 일 태양에서는 고속 동작을 확보하면서 소비 전력을 억제할 수 있고 고집적화를 실현할 수 있는 반도체 장치를 실현할 수 있다.
도 1은 반도체 장치의 단면도이고,
도 2는 트랜지스터의 단면도 및 상면도이고,
도 3은 반도체 장치의 단면도이고,
도 4는 트랜지스터의 단면도 및 상면도이고,
도 5는 기억회로의 회로도이고,
도 6은 기억장치의 구성을 나타낸 도면이고,
도 7은 반도체 장치의 블럭도이고,
도 8은 반도체 장치의 제조 방법을 나타낸 도면이고,
도 9는 반도체 장치의 제조 방법을 나타낸 도면이고,
도 10은 반도체 장치의 제조 방법을 나타낸 도면이고,
도 11은 반도체 장치의 제조 방법을 나타낸 도면이고,
도 12는 반도체 장치의 제조 방법을 나타낸 도면이고,
도 13은 반도체 장치의 제조 방법을 나타낸 도면이고,
도 14는 반도체 장치의 제조 방법을 나타낸 도면이고,
도 15는 반도체 장치의 제조 방법을 나타낸 도면이고,
도 16은 반도체 장치의 제조 방법을 나타낸 도면이고,
도 17은 전자기기의 도면이고,
도 18은 본 발명의 일 태양에 따른 산화물 반도체의 구조를 설명하는 도면이고,
도 19는 본 발명의 일 태양에 따른 산화물 반도체의 구조를 설명하는 도면이고,
도 20은 본 발명의 일 태양에 따른 산화물 반도체의 구조를 설명하는 도면이고,
도 21은 기판 가열 온도와 결함 밀도의 관계를 나타낸 도면이고,
도 22는 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면이고,
도 23은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면이고,
도 24는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면이고,
도 25는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면이고,
도 26은 계산에 이용한 트랜지스터의 단면 구조를 설명하는 도면이고,
도 27은 산화물 반도체막을 이용한 트랜지스터 특성의 그래프이고,
도 28은 시료 1의 트랜지스터의 BT시험후의 Vgs-Ids 특성을 나타낸 도면이고,
도 29는 시료 2인 트랜지스터의 BT시험후의 Vgs-Ids 특성을 나타낸 도면이고,
도 30은 시료 A 및 시료 B의 XRD 스펙트럼을 나타낸 도면이고,
도 31은 트랜지스터의 오프 전류와 측정시 기판 온도와의 관계를 나타낸 도면이고,
도 32는 Ids 및 이동도의 Vgs 의존성을 나타낸 도면이고,
도 33은 기판 온도와 문턱값 전압의 관계 및 기판 온도와 이동도의 관계를 나타낸 도면이고,
도 34는 반도체 장치의 상면도 및 단면도이고,
도 35는 반도체 장치의 상면도 및 단면도이고,
도 36은 반도체 장치의 단면도이고,
도 37은 트랜지스터의 단면도 및 상면도이고,
도 38은 반도체 장치의 단면도이고,
도 39는 반도체 장치의 단면도이고,
도 40은 트랜지스터의 단면도 및 상면도이고,
도 41은 반도체 장치의 단면도이고,
도 42는 반도체 장치의 제조 방법을 나타낸 도면이고,
도 43은 반도체 장치의 제조 방법을 나타낸 도면이고,
도 44는 반도체 장치의 제조 방법을 나타낸 도면이고,
도 45는 반도체 장치의 제조 방법을 나타낸 도면이고,
도 46은 반도체 장치의 제조 방법을 나타낸 도면이고,
도 47은 반도체 장치의 제조 방법을 나타낸 도면이고,
도 48은 반도체 장치의 제조 방법을 나타낸 도면이고,
도 49는 반도체 장치의 제조 방법을 나타낸 도면이고,
도 50은 반도체 장치의 제조 방법을 나타낸 도면이고,
도 51은 반도체 장치의 제조 방법을 나타낸 도면이고,
도 52는 반도체 장치의 제조 방법을 나타낸 도면이다.
이하에서는 본 발명의 실시의 형태에 대하여 도면을 이용하여 상세히 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고 본 발명의 취지 및 그 범위를 벗어나지 않는 한도내에서 그 형태 및 상세를 다양하게 변경할 수 있음은 당업자라면 용이하게 이해될 것이다. 따라서, 본 발명은 이하에 나타낸 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
아울러 집적회로나 RF태그, 반도체 표시장치 등, 기억장치를 이용할 수 있는 모든 반도체 장치가 본 발명의 범주에 포함된다. 집적회로로는, 마이크로프로세서, 화상 처리 회로, DSP(Digital Signal Processor), 마이크로콘트롤러 등을 포함한 LSI(Large Scale Integrated Circuit), FPGA(Field Programmable Gate Array)나 CPLD(Complex PLD) 등의 프로그래머블 논리 회로(PLD:Programmable Logic Device)가 그 범주에 포함된다. 또한, 반도체 표시장치로는, 액정표시장치, 유기 발광소자(OLED)로 대표되는 발광소자를 각 화소에 구비한 발광 장치, 전자 페이퍼, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등, 반도체막을 이용한 회로 소자가 구동 회로에 구비된 반도체 표시장치가 그 범주에 포함된다.
(실시형태 1)
본 발명의 일 태양에 따른 반도체 장치는, 결정성을 갖는 실리콘 또는 게르마늄 등의 반도체를 채널 형성 영역에 갖는 트랜지스터를 이용한 기억소자와, 이 기억소자의 데이터를 기억하는 용량 소자와, 이 용량 소자에서의 전하의 공급, 유지, 방출을 제어하는 스위칭 소자를 갖는다. 도 1은, 기억소자가 갖는 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)와, 용량 소자(136)와, 스위칭 소자가 갖는 트랜지스터(121)의 구성의 일례를 나타낸 단면도이다.
도 1에 도시된 반도체 장치는, 그 표면에 절연막(101)이 형성된 기판(100) 상에 n채널형 트랜지스터(102n)와 p채널형 트랜지스터(102p)를 갖는다.
n채널형 트랜지스터(102n)는, 결정성을 갖는 실리콘을 갖는 반도체막(103n)과, 반도체막(103n) 상의 게이트 절연막(104n)과, 게이트 절연막(104n)을 사이에 두고 반도체막(103n)과 중첩되는 위치에 마련된 게이트 전극(105n)과, 반도체막(103n)에 접속되어 소스 전극 또는 드레인 전극으로 기능하는 도전막(161) 및 도전막(162)을 갖는다. 그리고, 반도체막(103n)은, 채널 형성 영역으로 기능하는 제1 영역(108)과, 소스 또는 드레인으로 기능하는 제2 영역(109) 및 제2 영역(110)을 갖는다. 제2 영역(109) 및 제2 영역(110) 사이에는 제1 영역(108)이 마련되어 있다. 아울러 도 1에서는, 반도체막(103n)이, 제1 영역(108)과 제2 영역(109) 및 제2 영역(110)과의 사이에, LDD(Lightly Doped Drain) 영역으로 기능하는 제3 영역(111) 및 제3 영역(112)을 갖는 경우를 예시하고 있다.
또한, p채널형 트랜지스터(102p)는, 결정성을 갖는 실리콘을 갖는 반도체막(103p)과, 반도체막(103p) 상의 게이트 절연막(104p)과, 게이트 절연막(104p)을 사이에 두고 반도체막(103p)과 중첩되는 위치에 마련된 게이트 전극(105p)과, 반도체막(103p)에 접속되어 소스 전극 또는 드레인 전극으로 기능하는 도전막(162) 및 도전막(163)을 갖는다. 그리고, 반도체막(103p)은, 채널 형성 영역으로 기능하는 제1 영역(114)과, 소스 또는 드레인으로 기능하는 제2 영역(115) 및 제2 영역(116)을 갖는다. 제2 영역(115) 및 제2 영역(116) 사이에는 제1 영역(114)이 마련되어 있다. 아울러 도 1에서는, 반도체막(103p)이, 제1 영역(114)과 제2 영역(115) 및 제2 영역(116)과의 사이에, LDD 영역으로 기능하는 제3 영역(117) 및 제3 영역(118)을 갖는 경우를 예시하고 있다.
아울러 도 1에서는 n채널형 트랜지스터(102n)와 p채널형 트랜지스터(102p)가 도전막(162)을 공유하고 있는 경우를 예시하였으나, 상기 2개의 트랜지스터가 서로 독립된 도전막을 가질 수도 있다.
또한, 도 1에서는 n채널형 트랜지스터(102n)와 p채널형 트랜지스터(102p)가 박막의 반도체막을 이용하고 있는 경우를 예시하였으나, n채널형 트랜지스터(102n)와 p채널형 트랜지스터(102p)가, 벌크 반도체 기판에 채널 형성 영역을 갖는 트랜지스터일 수도 있다.
또한, 도 1에 도시된 반도체 장치에서는, n채널형 트랜지스터(102n)가 갖는 반도체막(103n), 게이트 절연막(104n) 및 게이트 전극(105n)을 덮도록, 또한 p채널형 트랜지스터(102p)가 갖는 반도체막(103p), 게이트 절연막(104p) 및 게이트 전극(105p)을 덮도록 절연막(119)이 마련되어 있다. 그리고, 절연막(119) 상에는 제1 산화절연막(120a) 및 제2 산화절연막(120b)을 갖는 절연막(120)이 마련되어 있다.
도전막(161)은 절연막(119) 및 절연막(120)에 마련된 개구부를 통해 제2 영역(109)에 접촉하도록 절연막(120)상에 마련되어 있다. 도전막(162)은 절연막(119) 및 절연막(120)에 마련된 개구부를 통해 제2 영역(110) 및 제2 영역(115)에 접촉하도록 절연막(120) 상에 마련되어 있다. 도전막(163)은 절연막(119) 및 절연막(120)에 마련된 개구부를 통해 제2 영역(116)에 접촉하도록 절연막(120) 상에 마련되어 있다.
제1 산화절연막(120a)은 가열에 의해 일부의 산소가 탈리되는 산화절연막을 이용하여 형성한다. 가열에 의해 일부의 산소가 탈리되는 산화절연막으로서는, 화학양론적 조성비를 만족하는 산소보다 많은 산소를 포함하는 절연막을 사용하는 것이 바람직하다. 제1 산화절연막(120a)으로서 산화실리콘, 산화질화실리콘, 질화산화실리콘, 산화갈륨, 산화하프늄, 산화이트륨 등을 사용할 수 있다.
제2 산화절연막(120b)은, 산소의 확산을 막는 산화절연막으로 형성한다. 제2 산화절연막(120b)의 일례로는 산화알루미늄, 산화질화알루미늄 등이 있다. 아울러 산화알루미늄은, 화학양론적 조성비를 만족하는 산소를 포함하는 산화알루미늄, 또는 화학양론적 조성비를 만족하는 산소보다 많은 산소를 포함하는 산화알루미늄(AlOx, x는 3/2이상)을 사용하는 것이 바람직하다. 또한, 산화질화알루미늄은, 화학양론적 조성비를 만족하는 산소를 포함하는 산화알루미늄의 일부의 산소가 질소로 치환되어 있다.
아울러 「가열에 의해 일부의 산소가 탈리된다」는 것은, TDS(Thermal Desorption Spectroscopy:승온 탈리 가스 분광법) 분석에서, 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 것을 가리킨다.
여기서, TDS 분석에서 산소 원자로 환산한 산소의 탈리량의 측정 방법에 대하여 이하에 설명한다.
TDS 분석하였을 때의 기체의 탈리량은 스펙트럼의 적분값에 비례한다. 따라서, 절연막의 스펙트럼의 적분값과, 표준 시료의 기준값에 대한 비에 의해 기체의 방출량을 계산할 수 있다. 표준 시료의 기준값은 소정의 원자를 포함하는 시료의, 스펙트럼의 적분값에 대한 원자의 밀도의 비율이다.
예를 들어, 표준 시료인 소정 밀도의 수소를 포함하는 실리콘 웨이퍼의 TDS 분석 결과 및 절연막의 TDS 분석 결과를 통해, 절연막의 산소 분자의 탈리량(NO2)은 수식 2로 구할 수 있다. 질량수 32인 것으로서 CH3OH가 있으나 절연막중에 존재할 가능성은 낮다. 따라서, TDS 분석으로 얻어지는 질량수 32로 검출되는 모든 스펙트럼은 산소 분자 유래인 것으로 가정한다. 또한, 산소 원자의 동위체인 질량수 17의 산소 원자 및 질량수 18의 산소 원자를 포함하는 산소 분자에 대해서도, 자연계에서의 존재 비율이 극미량이므로 존재하지 않는 것으로 가정한다.
NO2=NH2/SH2 ×SO2 ×α (수식 2)
NH2는 표준 시료로부터 탈리된 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료를 TDS 분석했을 때의 스펙트럼의 적분값이다. 표준 시료의 기준값은 NH2/SH2로 한다. SO2는 절연막을 TDS 분석했을 때의 스펙트럼의 적분값이다. α는 TDS 분석에 있어서의 스펙트럼 강도에 영향을 주는 계수이다. 수식 2의 상세에 관해서는 일본 특허공개 평6-275697호 공보를 참조하기 바란다. 아울러 상기 절연막의 산소의 탈리량은, 전자과학 주식회사 제품의 승온 탈리 분석 장치 EMD-WA1000S/W를 이용하고, 표준 시료로서 1×1016atoms/cm3의 수소 원자를 포함하는 실리콘 웨이퍼를 이용하여 측정한다.
또한, TDS 분석에서 일부의 산소는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 아울러 상술한 α는 산소 분자의 이온화율을 포함하므로, 산소 분자의 방출량을 평가함으로써 산소 원자의 탈리량에 대해서도 추측할 수 있다.
아울러 NO2는 산소 분자의 탈리량이다. 절연막의 경우, 산소 원자로 환산했을 때의 산소의 방출량은 산소 분자의 탈리량의 2배가 된다.
상기 구성에서, 가열에 의해 산소 방출되는 절연막은 산소가 과잉인 산화실리콘(SiOX(X＞2))일 수도 있다. 산소가 과잉인 산화실리콘(SiOX(X＞2))은, 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적 당 포함하는 것이다. 단위 체적 당 실리콘 원자수 및 산소 원자수는 러더포드(Rutherford) 후방 산란법에 의해 측정한 값이다.
절연막(120) 상에는 스위칭 소자가 갖는 트랜지스터(121)가 마련되어 있다. 구체적으로, 트랜지스터(121)는, 절연막(120) 상에 위치하는 산화물 반도체막(122)과, 산화물 반도체막(122) 상의 게이트 절연막(123)과, 게이트 절연막(123)을 사이에 두고 산화물 반도체막(122)과 중첩되는 위치에 마련된 게이트 전극(124)과, 산화물 반도체막(122)에 접속되고 소스 전극 또는 드레인 전극으로 기능하는 도전막(163) 및 도전막(164)을 갖는다. 산화물 반도체막(122)은, 게이트 전극(124)과 중첩되고 적어도 일부가 채널 형성 영역으로 기능하는 제1 영역(127)과, 소스 또는 드레인으로 기능하고 제1 영역(127)을 사이에 갖는 제2 영역(128) 및 제2 영역(129)을 가지고 있다. 구체적으로, 도전막(163)은 산화물 반도체막(122)이 갖는 제2 영역(128)에 접속되어 있다. 또한, 도전막(164)은 산화물 반도체막(122)이 갖는 제2 영역(129)에 접속되어 있다.
실리콘 반도체보다 밴드갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체 재료의 일례로서 산화물 반도체 외에도 탄화 규소(SiC), 질화갈륨(GaN) 등의 화합물 반도체 등이 있다. 산화물 반도체는 탄화규소나 질화갈륨과 달리 스퍼터링법이나 습식법에 의해 제조 가능하여 양산성이 우수한 이점이 있다. 또한, 탄화 실리콘 또는 질화갈륨과는 달리 산화물 반도체는 실온에서도 성막이 가능하므로 유리 기판 상에의 성막 혹은 실리콘을 이용한 집적회로 상에의 성막이 가능하다. 또한 기판의 대형화에도 대응할 수 있다. 따라서 상술한 와이드 갭 반도체 중에서도 특히 산화물 반도체는 양산성이 높은 장점을 갖는다. 또한, 트랜지스터의 성능(예를 들어 이동도)을 향상시키기 위해 결정성의 산화물 반도체를 얻고자 하는 경우에도, 200℃에서 800℃의 열처리에 의해 용이하게 결정성의 산화물 반도체를 얻을 수 있다.
이어서 도 2를 이용하여 산화물 반도체막(122)이 갖는 제1 영역(127), 제2 영역(128) 및 제2 영역(129)과, 절연막(120)이 갖는 제1 산화절연막(120a) 및 제2 산화절연막(120b)과의 위치 관계에 대하여 설명한다.
도 2(A)는 절연막(120) 및 트랜지스터(121)의 단면도이며, 도 2(B)는 절연막(120) 및 트랜지스터(121)의 상면도이다. 도 2(B)의 파선 A1-A2의 단면도가 도 2(A)이다. 또한, 도 2(C)는 도 2(B)의 파선 B1-B2에 따른 절연막(120) 및 트랜지스터(121)의 단면도이다.
트랜지스터(121)는 게이트 전극(124)의 측부에, 절연막을 갖는 사이드 월(130)이 마련되어 있고, 게이트 전극(124)의 상부에 절연막(131)이 마련되어 있다. 그리고, 도전막(163) 및 도전막(164)은 그 일부가 사이드 월(130)에 접촉하고 있다. 도전막(163) 및 도전막(164)은 반드시 사이드 월(130)에 접촉할 필요는 없으나, 사이드 월(130)에 접촉하도록 도전막(163) 및 도전막(164)를 형성함으로써 도전막(163) 및 도전막(164)의 위치가 다소 어긋나게 형성되어 있어도 도전막(163) 및 도전막(164)과 산화물 반도체막(122)과의 접촉하는 면적이 변동하는 것을 막을 수 있다. 따라서, 도전막(163) 및 도전막(164)의 위치가 어긋남에 따른, 트랜지스터(121)의 온 전류의 변동을 막을 수 있다.
아울러 게이트 전극(124)의 상부에 위치하는 절연막(131)은 반드시 마련할 필요는 없으나, 절연막(131)을 마련함으로써, 도전막(163) 및 도전막(164)의 위치가 어긋나게 형성되어 게이트 전극(124)의 상부에 걸려도 도전막(163) 및 도전막(164)과 게이트 전극(124)이 도통하는 것을 막을 수 있다.
그리고, 절연막(120)은, 제1 산화절연막(120a)의 주위에 제2 산화절연막(120b)이 마련되어 있다. 그리고, 산화물 반도체막(122)은, 제1 영역(127)에서 상기 제1 산화절연막(120a)과 접촉하고 제2 영역(128) 및 제2 영역(129)에서 제1 산화절연막(120a) 및 제2 산화절연막(120b)에 접촉한다.
상기 구성에 의해, 가열에 의해 제1 산화절연막(120a)으로부터 방출된 산소가 제2 산화절연막(120b)을 통과하는 것을 억제할 수 있으므로 상기 산소가 제1 영역(127)의 산화물 반도체막(122)의 단부(132)로 효율적으로 공급된다. 아울러 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터(121)는, 산화물 반도체막(122)을 원하는 형상으로 에칭하기 위한 에칭 처리, 산화물 반도체막(122)의 단부의 감압 분위기에서의 노출 등에 의해 산화물 반도체막(122)의 단부에서 산소의 탈리에 의한 산소 결손이 형성되기 쉽다. 그리고, 산소 결손은 캐리어의 이동 경로가 되므로 산화물 반도체막(122)의 단부에 산소 결손이 형성되면 기생 채널이 생기고 이에 의해 트랜지스터(121)의 오프 전류가 커진다. 그러나, 본 발명의 일 태양에서는 상기 구성에 의해 제1 영역(127)에서 산화물 반도체막(122)의 단부(132)에 산소 결손이 형성되는 것을 막아 오프 전류를 작게 할 수 있다.
아울러 특별히 언급이 없는 한, 본 명세서에서 오프 전류는 n채널형 트랜지스터의 경우에는 드레인을 소스와 게이트 전극보다 높은 전위로 한 상태에서 소스의 전위를 기준으로 했을 때의 게이트 전극의 전위가 0 이하일 때 소스와 드레인 사이에 흐르는 전류를 의미한다. 또는 본 명세서에서 오프 전류는 p채널형 트랜지스터의 경우에는 드레인을 소스와 게이트 전극보다 낮은 전위로 한 상태에서 소스의 전위를 기준으로 했을 때의 게이트 전극의 전위가 0이상일 때 소스와 드레인 사이에 흐르는 전류를 의미한다.
또한, 도 1에 도시된 바와 같이, 용량 소자(136)는 절연막(120) 상의 도전막(133)과, 도전막(133) 상의 절연막(134)과, 절연막(134)을 사이에 두고 도전막(133)과 중첩되는 위치에 마련된 도전막(135)을 갖는다. 절연막(134)은 트랜지스터(121) 상에도 마련되어 있다. 또한, 도전막(133)과 도전막(164)은 서로 전기적으로 접속되어 있을 수도 있고, 도전막(133)과 도전막(164)이 하나의 연속된 도전막으로 구성되어 있을 수도 있다.
아울러 도 1에서는 용량 소자(136)를 트랜지스터(121)와 함께 절연막(120) 위에 마련한 경우를 예시하고 있으나, 용량 소자(136)는 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)와 함께 절연막(120) 아래에 마련할 수도 있다.
또한, 트랜지스터(121)는 게이트 전극(124)을 산화물 반도체막(122)의 한쪽에만 적어도 가지면 되나, 산화물 반도체막(122)을 사이에 두고 존재하는 한 쌍의 게이트 전극을 가질 수도 있다.
이어서, 도 1에 도시된 구성과는 다른, 본 발명의 일 태양에 따른 반도체 장치의 구성에 대하여 설명한다. 도 3은, 기억소자가 갖는 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)와, 용량 소자(136)와, 스위칭 소자가 갖는 트랜지스터(121)의 구성의 일례를 나타낸 단면도이다.
도 3에 도시된 반도체 장치는 도 1에 도시된 반도체 장치와 마찬가지로, 그 표면에 절연막(101)이 형성된 기판(100) 상에, n채널형 트랜지스터(102n)와, p채널형 트랜지스터(102p)를 갖는다. n채널형 트랜지스터(102n)와 p채널형 트랜지스터(102p)의 구체적인 구성에 대해서는 도 1과 동일하다.
그리고, 도 3에 도시된 반도체 장치는, 도 1과 마찬가지로, n채널형 트랜지스터(102n)가 갖는 반도체막(103n), 게이트 절연막(104n) 및 게이트 전극(105n)을 덮도록, 또한 p채널형 트랜지스터(102p)가 갖는 반도체막(103p), 게이트 절연막(104p) 및 게이트 전극(105p)을 덮도록 절연막(119)이 마련되어 있다. 그리고, 절연막(119) 상에는, 제1 산화절연막(140a), 제2 산화절연막(140b) 및 제3 산화절연막(140c)을 갖는 절연막(140)이 마련되어 있다. 절연막(140) 상에는 스위칭 소자가 갖는 트랜지스터(121)가 마련되어 있다.
도전막(161)은 절연막(119) 및 절연막(140)에 마련된 개구부를 통해 제2 영역(109)에 접촉하도록 절연막(140) 상에 마련되어 있다. 도전막(162)은 절연막(119) 및 절연막(140)에 마련된 개구부를 통해 제2 영역(110) 및 제2 영역(115)에 접촉하도록 절연막(140) 상에 마련되어 있다. 도전막(163)은 절연막(119) 및 절연막(140)에 마련된 개구부를 통해 제2 영역(115)에 접촉하도록 절연막(140) 상에 마련되어 있다.
제1 산화절연막(140a) 및 제3 산화절연막(140c)은, 가열에 의해 일부의 산소가 탈리되는 산화절연막을 이용하여 형성한다. 가열에 의해 일부의 산소가 탈리되는 산화절연막으로서는, 화학양론적 조성비를 만족하는 산소보다 많은 산소를 포함하는 절연막을 이용하는 것이 바람직하다. 제1 산화절연막(140a)으로서 산화실리콘, 산화질화실리콘, 질화산화실리콘, 산화갈륨, 산화하프늄, 산화이트륨 등을 사용할 수 있다.
제2 산화절연막(140b)은 산소의 확산을 막는 산화절연막으로 형성한다. 제2 산화절연막(140b)의 일례로서는 산화알루미늄, 산화질화알루미늄 등이 있다. 아울러 산화알루미늄은, 화학양론적 조성비를 만족하는 산소를 포함하는 산화알루미늄, 또는 화학양론적 조성비를 만족하는 산소보다 많은 산소를 포함하는 산화알루미늄(AlOx, x는 3/2 이상)을 사용하는 것이 바람직하다. 또한, 산화질화알루미늄은, 화학양론적 조성비를 만족하는 산소를 포함하는 산화알루미늄의 일부의 산소가 질소로 치환되어 있다.
또한, 구체적으로 트랜지스터(121)는 산화물 반도체막(142)과, 산화물 반도체막(142) 상의 게이트 절연막(143)과, 게이트 절연막(143)을 사이에 두고 산화물 반도체막(142)과 중첩되는 위치에 마련된 게이트 전극(144)과, 산화물 반도체막(142)에 접속되어 소스 전극 또는 드레인 전극으로 기능하는 도전막(163) 및 도전막(164)을 갖는다. 산화물 반도체막(142)은, 게이트 전극(144)과 중첩되고, 적어도 일부가 채널 형성 영역으로 기능하는 제1 영역(147)과, 소스 또는 드레인으로 기능하고, 제1 영역(147)을 사이에 갖는 제2 영역(148) 및 제2 영역(149)을 가지고 있다.
이어서, 도 4를 이용하여, 도 3에 도시된 트랜지스터(121)의 구체적인 단면 구조에 대하여 설명한다.
도 4(A)는 절연막(140) 및 트랜지스터(121)의 단면도이며, 도 4(B)는 절연막(140) 및 트랜지스터(121)의 상면도이다. 도 4(B)의 파선 A1-A2의 단면도가 도 4(A)이다. 또한, 도 4(C)는 도 4(B)의 파선 B1-B2에 따른 절연막(140) 및 트랜지스터(121)의 단면도이다.
트랜지스터(121)는, 게이트 전극(144)의 측부에, 절연막을 갖는 사이드 월(150)이 마련되어 있고, 게이트 전극(144)의 상부에 절연막(151)이 마련되어 있다. 그리고, 도전막(163) 및 도전막(164)은 그 일부가 사이드 월(150)에 접촉하고 있다. 도전막(163) 및 도전막(164)은 반드시 사이드 월(150)에 접촉할 필요는 없으나, 사이드 월(150)에 접촉하도록 도전막(163) 및 도전막(164)을 형성함으로써, 도전막(163) 및 도전막(164)의 위치가 다소 어긋나게 형성되어도 도전막(163) 및 도전막(164)과 산화물 반도체막(142)과의 접촉하는 면적이 변동하는 것을 막을 수 있다. 따라서, 도전막(163) 및 도전막(164)의 위치가 어긋남에 따른, 트랜지스터(121)의 온 전류의 변동을 막을 수 있다.
아울러 게이트 전극(144)의 상부에 위치하는 절연막(151)은 반드시 마련할 필요는 없으나, 절연막(151)을 마련함으로써, 도전막(163) 및 도전막(164)의 위치가 어긋나게 형성되어 게이트 전극(144)의 상부에 걸려도 도전막(163) 및 도전막(164)과 게이트 전극(144)이 도통하는 것을 막을 수 있다.
절연막(140)에서는, 하층에 위치하는 제3 산화절연막(140c) 상에 제1 산화절연막(140a)과 제2 산화절연막(140b)이 차례로 적층되도록 마련되어 있다. 그리고, 제1 산화절연막(140a) 및 제2 산화절연막(140b)에는 개구부(141)가 마련되고 상기 개구부(141)에는 트랜지스터(121)가 갖는 산화물 반도체막(142)이 마련되어 있다. 그리고, 제1 산화절연막(140a)은 산화물 반도체막(142)의 단부에 접촉하도록 산화물 반도체막(142)의 주위에 마련되어 있다. 또한, 제2 산화절연막(140b)은 제1 산화절연막(140a)을 사이에 두고 산화물 반도체막(142)의 주위에 마련되어 있다. 제3 산화절연막(140c)은 산화물 반도체막(142)의 하부에 마련되어 있다.
상기 구성에 의해, 가열에 의해 제1 산화절연막(140a)으로부터 방출된 산소가 제2 산화절연막(140b)을 통과하는 것을 억제할 수 있으므로 상기 산소가 제1 영역(147)의 산화물 반도체막(142)의 단부(152)로 효율적으로 공급된다. 또한, 제3 산화절연막(140c)으로부터 방출된 산소는 산화물 반도체막(142)의 하부로 공급된다. 아울러 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터(121)는, 산화물 반도체막(142)을 원하는 형상으로 에칭하기 위한 에칭 처리, 산화물 반도체막(142)의 단부의 감압 분위기에서의 노출 등에 의해 산화물 반도체막(142)의 단부에서 산소의 탈리에 의한 산소 결손이 형성되기 쉽다. 그리고, 산소 결손은 캐리어의 이동 경로가 되므로, 산화물 반도체막(142)의 단부에 산소 결손이 형성되면 기생 채널이 생기고 이에 의해 트랜지스터(121)의 오프 전류가 커진다. 그러나, 본 발명의 일 태양에서는, 상기 구성에 의해 제1 영역(147)에서의 산화물 반도체막(142)의 단부(152)에 산소 결손이 형성되는 것을 막아 오프 전류를 작게 할 수 있다.
또한, 도 3에 도시된 바와 같이, 용량 소자(136)는 절연막(140) 상의 도전막(153)과, 도전막(153) 상의 절연막(154)과, 절연막(154)을 사이에 두고 도전막(153)과 중첩되는 위치에 마련된 도전막(155)을 갖는다. 절연막(154)은 트랜지스터(121) 상에도 마련되어 있다. 또한, 도전막(153)과 도전막(164)은 서로 전기적으로 접속되어 있을 수도 있고, 또는 도전막(153)과 도전막(164)이 하나의 연속된 도전막으로 구성되어 있을 수도 있다.
아울러 도 3에서는 용량 소자(136)를 트랜지스터(121)와 함께 절연막(140) 위에 마련한 경우를 예시하였으나, 용량 소자(136)는 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)와 함께 절연막(140) 아래에 마련될 수도 있다.
또한, 트랜지스터(121)는 게이트 전극(144)을 산화물 반도체막(142)의 한쪽에 적어도 가지면 되나, 산화물 반도체막(142)을 사이에 두고 존재하는 한 쌍의 게이트 전극을 가질 수도 있다.
본 발명의 일 태양에서는, 기억소자를 구성하는 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)가, 결정성을 갖는 실리콘 또는 게르마늄 등의 반도체를 채널 형성 영역에 가짐으로써 반도체 장치의 고속 동작을 확보할 수 있다. 또한, 본 발명의 일 태양에서는, 오프 전류가 극히 작은 트랜지스터(121)로 스위칭 소자를 구성함으로써 스위칭 소자를 통해 용량 소자(136)로부터 리크되는 전하의 양을 작게 억제할 수 있다. 즉, 본 발명의 일 태양에서는, 기억소자와 스위칭 소자에 요구되는 특성에 맞추어 최적의 구조의 트랜지스터를 용이하게 각각 제조할 수 있다. 또한, 본 발명의 일 태양에서는 기억소자를 구성하는 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)와 스위칭 소자를 구성하는 트랜지스터(121)를 적층함으로써 반도체 장치의 고집적화를 실현할 수 있다.
따라서, 본 발명의 일 태양에서는 상기 구성에 의해 고속 동작을 확보하면서 소비 전력을 억제할 수 있는 반도체 장치를 실현할 수 있다. 또는, 본 발명의 일 태양에서는 고속 동작을 확보하면서 소비 전력을 억제할 수 있고 고집적화를 실현할 수 있는 반도체 장치를 실현할 수 있다.
또한, 도 36은, 기억소자가 갖는 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)와, 용량 소자(136)와, 스위칭 소자가 갖는 트랜지스터(121)의 구성의 일례를 나타낸 단면도이다.
도 36에 도시된 반도체 장치는, 그 표면에 절연막(101)이 형성된 기판(100) 상에 n채널형 트랜지스터(102n)와 p채널형 트랜지스터(102p)를 갖는다.
n채널형 트랜지스터(102n)는, 결정성을 갖는 실리콘을 갖는 반도체막(103n)과, 반도체막(103n) 상의 게이트 절연막(104n)과, 게이트 절연막(104n)을 사이에 두고 반도체막(103n)과 중첩되는 위치에 마련된 게이트 전극(105n)과, 반도체막(103n)에 접속된 도전막(106) 및 도전막(107)을 갖는다. 그리고, 반도체막(103n)은 채널 형성 영역으로 기능하는 제1 영역(108)과, 소스 또는 드레인으로 기능하는 제2 영역(109) 및 제2 영역(110)을 갖는다. 제2 영역(109) 및 제2 영역(110) 사이에는 제1 영역(108)을 갖는다. 아울러 도 36에서는 반도체막(103n)이, 제1 영역(108)과 제2 영역(109) 및 제2 영역(110)과의 사이에, LDD(Lightly Doped Drain) 영역으로 기능하는 제3 영역(111) 및 제3 영역(112)을 갖는 경우를 예시하고 있다.
또한, p채널형 트랜지스터(102p)는, 결정성을 갖는 실리콘을 갖는 반도체막(103p)과, 반도체막(103p) 상의 게이트 절연막(104p)과, 게이트 절연막(104p)을 사이에 두고 반도체막(103p)과 중첩되는 위치에 마련된 게이트 전극(105p)과, 반도체막(103p)에 접속된 도전막(107) 및 도전막(113)을 갖는다. 그리고, 반도체막(103p)은 채널 형성 영역으로 기능하는 제1 영역(114)과, 소스 또는 드레인으로 기능하는 제2 영역(115) 및 제2 영역(116)을 갖는다. 제2 영역(115) 및 제2 영역(116)에는 제1 영역(114)이 마련되어 있다. 아울러 도 36에서는, 반도체막(103p)이, 제1 영역(114)과 제2 영역(115) 및 제2 영역(116)과의 사이에, LDD 영역으로 기능하는 제3 영역(117) 및 제3 영역(118)을 갖는 경우를 예시하고 있다.
아울러 도 36에서는 n채널형 트랜지스터(102n)와 p채널형 트랜지스터(102p)가 도전막(107)을 공유하고 있는 경우를 예시하였으나, 상기 2개의 트랜지스터가 서로 독립된 도전막을 가질 수도 있다.
또한, 도 36에서는 n채널형 트랜지스터(102n)와 p채널형 트랜지스터(102p)가 박막의 반도체막을 이용하고 있는 경우를 예시하였으나, n채널형 트랜지스터(102n)와 p채널형 트랜지스터(102p)가, 벌크 반도체 기판에 채널 형성 영역을 갖는 트랜지스터일 수도 있다.
또한, 도 36에 도시된 반도체 장치에서는, 도전막(106), 도전막(107) 및 도전막(113) 상에 절연막(119)이 마련되어 있다. 그리고, 절연막(119) 상에는 제1 산화절연막(120a) 및 제2 산화절연막(120b)을 갖는 절연막(120)이 마련되어 있다.
제1 산화절연막(120a)은 가열에 의해 일부의 산소가 탈리되는 산화절연막을 이용하여 형성한다. 가열에 의해 일부의 산소가 탈리되는 산화절연막으로서는, 화학양론적 조성비를 만족하는 산소보다 많은 산소를 포함하는 절연막을 사용하는 것이 바람직하다. 제1 산화절연막(120a)로서 산화실리콘, 산화질화실리콘, 질화산화실리콘, 산화갈륨, 산화하프늄, 산화이트륨 등을 사용할 수 있다.
제2 산화절연막(120b)은 산소의 확산을 막는 산화절연막으로 형성한다. 제2 산화절연막(120b)의 일례로는 산화알루미늄, 산화질화알루미늄 등이 있다. 아울러 산화알루미늄은, 화학양론적 조성비를 만족하는 산소를 포함하는 산화알루미늄, 또는 화학양론적 조성비를 만족하는 산소보다 많은 산소를 포함하는 산화알루미늄(AlOx, x는 3/2이상)을 사용하는 것이 바람직하다. 또한, 산화질화알루미늄은, 화학양론적 조성비를 만족하는 산소를 포함하는 산화알루미늄의 일부의 산소가 질소로 치환되어 있다.
절연막(120) 상에는 스위칭 소자가 갖는 트랜지스터(121)가 마련되어 있다. 구체적으로, 트랜지스터(121)는 절연막(120) 상에 위치하는 산화물 반도체막(122)과, 산화물 반도체막(122) 상의 게이트 절연막(123)과, 게이트 절연막(123)을 사이에 두고 산화물 반도체막(122)과 중첩되는 위치에 마련된 게이트 전극(124)과, 산화물 반도체막(122)에 접속된 도전막(125) 및 도전막(126)을 갖는다. 산화물 반도체막(122)은, 게이트 전극(124)과 중첩되고 적어도 일부가 채널 형성 영역으로 기능하는 제1 영역(127)과, 소스 또는 드레인으로 기능하고 제1 영역(127)을 사이에 갖는 제2 영역(128) 및 제2 영역(129)을 가지고 있다.
이어서, 도 37을 이용하여, 산화물 반도체막(122)이 갖는 제1 영역(127), 제2 영역(128) 및 제2 영역(129)과 절연막(120)이 갖는 제1 산화절연막(120a) 및 제2 산화절연막(120b)과의 위치 관계에 대하여 설명한다.
도 37(A)은 절연막(120) 및 트랜지스터(121)의 단면도이며, 도 37(B)은 절연막(120) 및 트랜지스터(121)의 상면도이다. 도 37(B)의 파선 A1-A2의 단면도가 도 37(A)이다. 또한, 도 37(C)은 도 37(B)의 파선 B1-B2에 따른 절연막(120) 및 트랜지스터(121)의 단면도이다.
트랜지스터(121)는 게이트 전극(124)의 측부에, 절연막을 갖는 사이드 월(130)이 마련되어 있고 게이트 전극(124)의 상부에 절연막(131)이 마련되어 있다. 그리고, 도전막(125) 및 도전막(126)은 그 일부가 사이드 월(130)에 접촉하고 있다. 도전막(125) 및 도전막(126)은 반드시 사이드 월(130)에 접촉할 필요는 없으나, 사이드 월(130)에 접촉하도록 도전막(125) 및 도전막(126)을 형성함으로써, 도전막(125) 및 도전막(126)의 위치가 다소 어긋나게 형성되어도 도전막(125) 및 도전막(126)과 산화물 반도체막(122)과의 접촉하는 면적이 변동하는 것을 막을 수 있다. 따라서, 도전막(125) 및 도전막(126)의 위치가 어긋남에 따른, 트랜지스터(121)의 온 전류의 변동을 막을 수 있다.
아울러 게이트 전극(124)의 상부에 위치하는 절연막(131)은 반드시 마련할 필요는 없으나, 절연막(131)을 마련함으로써, 도전막(125) 및 도전막(126)의 위치가 어긋나게 형성되어 게이트 전극(124)의 상부에 걸려도 도전막(125) 및 도전막(126)과 게이트 전극(124)이 도통하는 것을 막을 수 있다.
그리고, 절연막(120)은, 제1 산화절연막(120a)의 주위에 제2 산화절연막(120b)이 마련되어 있다. 그리고, 산화물 반도체막(122)은, 제1 영역(127)에서 상기 제1 산화절연막(120a)에 접촉하고 제2 영역(128) 및 제2 영역(129)에서 제1 산화절연막(120a) 및 제2 산화절연막(120b)에 접촉한다.
상기 구성에 의해, 가열에 의해 제1 산화절연막(120a)으로부터 방출된 산소가 제2 산화절연막(120b)을 통과하는 것을 억제할 수 있으므로, 상기 산소가 제1 영역(127)에서의 산화물 반도체막(122)의 단부(132)에 효율적으로 공급된다. 아울러 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터(121)는, 산화물 반도체막(122)을 원하는 형상으로 에칭하기 위한 에칭 처리, 산화물 반도체막(122)의 단부의 감압 분위기에서의 노출 등에 의해 산화물 반도체막(122)의 단부에서 산소의 탈리에 의한 산소 결손이 형성되기 쉽다. 그리고, 산소 결손은 캐리어의 이동 경로가 되므로, 산화물 반도체막(122)의 단부에 산소 결손이 형성되면 기생 채널이 생기고 이에 의해 트랜지스터(121)의 오프 전류가 커진다. 그러나, 본 발명의 일 태양에서는, 상기 구성에 의해 제1 영역(127)에서의 산화물 반도체막(122)의 단부(132)에 산소 결손이 형성되는 것을 막아 오프 전류를 작게 할 수 있다.
또한, 도 36에 도시된 바와 같이, 용량 소자(136)는 절연막(120) 상의 도전막(133)과, 도전막(133) 상의 절연막(134)과, 절연막(134)을 사이에 두고 도전막(133)과 중첩되는 위치에 마련된 도전막(135)을 갖는다. 절연막(134)은 트랜지스터(121) 상에도 마련되어 있다. 또한, 도전막(133)과 도전막(125)은 서로 전기적으로 접속되어 있을 수도 있고, 또는 도전막(133)과 도전막(125)이 하나의 연속된 도전막으로 구성되어 있을 수도 있다.
아울러 도 36에서는, 용량 소자(136)를 트랜지스터(121)와 함께 절연막(120) 위에 마련한 경우를 예시하였으나, 용량 소자(136)는 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)와 함께 절연막(120) 아래에 마련될 수도 있다.
또한, 도 36에서는 절연막(120)과 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)와의 사이에 절연막(119)을 마련한 경우를 예시하였으나 절연막(119)은 반드시 마련할 필요는 없다. 절연막(119)을 마련하지 않는 경우, 도전막(106), 도전막(107), 및 도전막(113)에 접촉하도록 절연막(120)이 마련된다.
또한, 트랜지스터(121)는, 게이트 전극(124)을 산화물 반도체막(122)의 한쪽에 적어도 가지면 되나, 산화물 반도체막(122)을 사이에 두고 존재하는 한 쌍의 게이트 전극을 가질 수도 있다.
도 38에, 도 36에 나타낸 반도체 장치에서, 트랜지스터(121)가 게이트 전극(124)에 더하여, 절연막(119)과 절연막(120) 사이에 백 게이트 전극(137)을 갖는 경우를 예시한다. 백 게이트 전극(137)은 절연막(120)을 사이에 두고 산화물 반도체막(122)과 중첩되는 위치에 마련된다.
백 게이트 전극(137)은 전기적으로 절연되어 있는 플로팅 상태일 수도 있고, 다른 요소로부터 전위가 인가된 상태일 수도 있다. 후자의 경우, 백 게이트 전극(137)에는 게이트 전극(124)과 동일한 높이의 전위가 인가되어 있을 수도 있고, 백 게이트 전극(137)에만 접지 전위 등의 고정의 전위가 인가되어 있을 수도 있다. 백 게이트 전극(137)에 인가하는 전위의 높이를 제어함으로써 트랜지스터(121)의 문턱값 전압을 제어할 수 있다. 도 38에서는, 절연막(119)에 형성된 개구부를 통해 백 게이트 전극(137)이, 도전막(106), 도전막(107) 및 도전막(113)과 같은 층에 형성된 도전막(138)에 접속된 경우를 예시하고 있다.
이어서, 도 36에 도시된 구성과는 다른, 본 발명의 일 태양에 따른 반도체 장치의 구성에 대하여 설명한다. 도 39는 기억소자가 갖는 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)와, 용량 소자(136)와, 스위칭 소자가 갖는 트랜지스터(121)의 구성의 일례를 나타낸 단면도이다.
도 39에 도시된 반도체 장치는, 도 36에 도시된 반도체 장치와 마찬가지로, 그 표면에 절연막(101)이 형성된 기판(100) 상에 n채널형 트랜지스터(102n)와 p채널형 트랜지스터(102p)를 갖는다. n채널형 트랜지스터(102n)와 p채널형 트랜지스터(102p)의 구체적인 구성은 도 36과 동일하다.
그리고, 도 39에 도시된 반도체 장치는, 도 36과 마찬가지로 도전막(106), 도전막(107) 및 도전막(113) 상에 절연막(119)이 마련되어 있다. 그리고, 절연막(119) 상에는, 제1 산화절연막(140a), 제2 산화절연막(140b) 및 제3 산화절연막(140c)을 갖는 절연막(140)이 마련되어 있다. 절연막(140) 상에는, 스위칭 소자가 갖는 트랜지스터(121)가 마련되어 있다.
제1 산화절연막(140a) 및 제3 산화절연막(140c)은 가열에 의해 일부의 산소가 탈리되는 산화절연막을 이용하여 형성한다. 가열에 의해 일부의 산소가 탈리되는 산화절연막으로는, 화학양론적 조성비를 만족하는 산소보다 많은 산소를 포함하는 절연막을 사용하는 것이 바람직하다. 제1 산화절연막(140a)으로서 산화실리콘, 산화질화실리콘, 질화산화실리콘, 산화갈륨, 산화하프늄, 산화이트륨 등을 사용할 수 있다.
제2 산화절연막(140b)은 산소의 확산을 막는 산화절연막으로 형성한다. 제2 산화절연막(140b)의 일례로서는 산화알루미늄, 산화질화알루미늄 등이 있다. 아울러 산화알루미늄은, 화학양론적 조성비를 만족하는 산소를 포함하는 산화알루미늄, 또는 화학양론적 조성비를 만족하는 산소보다 많은 산소를 포함하는 산화알루미늄(AlOx, x는 3/2 이상)을 사용하는 것이 바람직하다. 또한, 산화질화알루미늄은, 화학양론적 조성비를 만족하는 산소를 포함하는 산화알루미늄의 일부의 산소가 질소로 치환되어 있다.
또한, 구체적으로 트랜지스터(121)는 산화물 반도체막(142)과, 산화물 반도체막(142) 상의 게이트 절연막(143)과, 게이트 절연막(143)을 사이에 두고 산화물 반도체막(142)과 중첩되는 위치에 마련된 게이트 전극(144)과, 산화물 반도체막(142)에 접속된 도전막(145) 및 도전막(146)을 갖는다. 산화물 반도체막(142)은, 게이트 전극(144)과 중첩되고 적어도 일부가 채널 형성 영역으로 기능하는 제1 영역(147)과 소스 또는 드레인으로 기능하고 제1 영역(147)을 사이에 갖는 제2 영역(148) 및 제2 영역(149)를 가지고 있다.
이어서, 도 40을 이용하여, 도 39에 도시된 트랜지스터(121)의 구체적인 단면 구조에 대하여 설명한다.
도 40(A)은 절연막(140) 및 트랜지스터(121)의 단면도이며, 도 40(B)은 절연막(140) 및 트랜지스터(121)의 상면도이다. 도 40(B)의 파선 A1-A2의 단면도가 도 40(A)이다. 또한, 도 40(C)은 도 40(B)의 파선 B1-B2에 따른 절연막(140) 및 트랜지스터(121)의 단면도이다.
트랜지스터(121)는 게이트 전극(144)의 측부에, 절연막을 갖는 사이드 월(150)이 마련되어 있고 게이트 전극(144)의 상부에 절연막(151)이 마련되어 있다. 그리고, 도전막(145) 및 도전막(146)은 그 일부가 사이드 월(150)에 접촉하고 있다. 도전막(145) 및 도전막(146)은 반드시 사이드 월(150)에 접촉할 필요는 없으나, 사이드 월(150)에 접촉하도록 도전막(145) 및 도전막(146)을 형성함으로써, 도전막(145) 및 도전막(146)의 위치가 다소 어긋나게 형성되어도 도전막(145) 및 도전막(146)과 산화물 반도체막(142)과의 접촉하는 면적이 변동하는 것을 막을 수 있다. 따라서, 도전막(145) 및 도전막(146)의 위치가 어긋남에 따른, 트랜지스터(121)의 온 전류의 변동을 막을 수 있다.
아울러 게이트 전극(144)의 상부에 위치하는 절연막(151)은 반드시 마련할 필요는 없으나, 절연막(151)을 마련함으로써, 도전막(145) 및 도전막(146)의 위치가 어긋나게 형성되어 게이트 전극(144)의 상부에 걸려도 도전막(145) 및 도전막(146)과 게이트 전극(144)이 도통하는 것을 막을 수 있다.
절연막(140)에서는, 하층에 위치하는 제3 산화절연막(140c) 상에 제1 산화절연막(140a)과 제2 산화절연막(140b)이 차례로 적층되도록 마련되어 있다. 그리고, 제1 산화절연막(140a) 및 제2 산화절연막(140b)에는 개구부(141)가 마련되어 있고 상기 개구부(141)에는 트랜지스터(121)가 갖는 산화물 반도체막(142)이 마련되어 있다. 그리고, 제1 산화절연막(140a)은 산화물 반도체막(142)의 단부에 접촉하도록 산화물 반도체막(142)의 주위에 마련되어 있다. 또한, 제2 산화절연막(140b)은 제1 산화절연막(140a)을 사이에 두고 산화물 반도체막(142)의 주위에 마련되어 있다. 제3 산화절연막(140c)은 산화물 반도체막(142)의 하부에 마련되어 있다.
상기 구성에 의해, 가열에 의해 제1 산화절연막(140a)으로부터 방출된 산소가 제2 산화절연막(140b)을 통과하는 것을 억제할 수 있으므로 상기 산소가 제1 영역(147)에서의 산화물 반도체막(142)의 단부(152)에 효율적으로 공급된다. 또한, 제3 산화절연막(140c)으로부터 방출된 산소는 산화물 반도체막(142)의 하부로 공급된다. 아울러 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터(121)는, 산화물 반도체막(142)을 원하는 형상으로 에칭하기 위한 에칭 처리, 산화물 반도체막(142)의 단부의 감압 분위기에서의 노출 등에 의해 산화물 반도체막(142)의 단부에서 산소의 탈리에 의한 산소 결손이 형성되기 쉽다. 그리고, 산소 결손은 캐리어의 이동 경로가 되므로, 산화물 반도체막(142)의 단부에 산소 결손이 형성되면 기생 채널이 생기고 이에 의해 트랜지스터(121)의 오프 전류가 커진다. 그러나, 본 발명의 일 태양에서는 상기 구성에 의해 제1 영역(147)에서의 산화물 반도체막(142)의 단부(152)에 산소 결손이 형성되는 것을 막아 오프 전류를 작게 할 수 있다.
또한, 도 39에 도시된 바와 같이, 용량 소자(136)는 절연막(140) 상의 도전막(153)과, 도전막(153) 상의 절연막(154)과, 절연막(154)을 사이에 두고 도전막(153)과 중첩되는 위치에 마련된 도전막(155)을 갖는다. 절연막(154)은 트랜지스터(121) 상에도 마련되어 있다. 또한, 도전막(153)과 도전막(145)은 서로 전기적으로 접속되어 있을 수도 있고, 또는 도전막(153)과 도전막(145)이 하나의 연속된 도전막으로 구성되어 있을 수도 있다.
아울러 도 39에서는 용량 소자(136)를 트랜지스터(121)와 함께 절연막(140) 위에 마련한 경우를 예시하였으나, 용량 소자(136)는 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)와 함께 절연막(140) 아래에 마련될 수도 있다.
또한, 도 39에서는, 절연막(140)과 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)와의 사이에 절연막(119)을 마련한 경우를 예시하였으나, 절연막(119)은 반드시 마련할 필요는 없다. 절연막(119)을 마련하지 않는 경우, 도전막(106), 도전막(107), 및 도전막(113)에 접촉하도록 절연막(140)이 마련된다.
또한, 트랜지스터(121)는 게이트 전극(144)을 산화물 반도체막(142)의 한쪽에 적어도 가지면 되나, 산화물 반도체막(142)을 사이에 두고 존재하는 한 쌍의 게이트 전극을 가질 수도 있다.
도 41에, 도 39에 도시된 반도체 장치에서, 트랜지스터(121)가 게이트 전극(144)에 더하여, 절연막(119)과 절연막(140) 사이에 백 게이트 전극(157)을 갖는 경우를 예시한다. 백 게이트 전극(157)은, 절연막(140)을 사이에 두고 산화물 반도체막(142)과 중첩되는 위치에 마련되어 있다.
백 게이트 전극(157)은 전기적으로 절연되어 있는 플로팅 상태일 수도 있고, 다른 요소로부터 전위가 인가된 상태일 수도 있다. 후자의 경우, 백 게이트 전극(157)에는 게이트 전극(144)과 동일한 높이의 전위가 인가되어 있을 수도 있고, 백 게이트 전극(157)에만 접지 전위 등의 고정의 전위가 인가되어 있을 수도 있다. 백 게이트 전극(157)에 인가하는 전위의 높이를 제어함으로써 트랜지스터(121)의 문턱값 전압을 제어할 수 있다. 도 41에서는, 절연막(119)에 형성된 개구부를 통해 백 게이트 전극(157)이, 도전막(106), 도전막(107) 및 도전막(113)과 같은 층에 형성된 도전막(158)에 접속된 경우를 예시하고 있다.
본 발명의 일 태양에서는, 기억소자를 구성하는 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)가, 결정성을 갖는 실리콘 또는 게르마늄 등의 반도체를 채널 형성 영역에 가짐으로써 반도체 장치의 고속 동작을 확보할 수 있다. 또한, 본 발명의 일 태양에서는 오프 전류가 극히 작은 트랜지스터(121)로 스위칭 소자를 구성함으로써, 스위칭 소자를 통해 용량 소자(136)로부터 리크되는 전하의 양을 작게 억제할 수 있다. 즉, 본 발명의 일 태양에서는, 기억소자와 스위칭 소자에 요구되는 특성에 맞추어 최적 구조의 트랜지스터를 용이하게 각각 제조할 수 있다. 또한, 본 발명의 일 태양에서는 기억소자를 구성하는 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)와 스위칭 소자를 구성하는 트랜지스터(121)를 적층함으로써 반도체 장치의 고집적화를 실현할 수 있다.
따라서, 본 발명의 일 태양에서는 상기 구성에 의해 고속 동작을 확보하면서 소비 전력을 억제할 수 있는 반도체 장치를 실현할 수 있다. 또는, 본 발명의 일 태양에서는 고속 동작을 확보하면서 소비 전력을 억제할 수 있고 고집적화를 실현할 수 있는 반도체 장치를 실현할 수 있다.
이어서, 본 발명의 일 태양에 따른 반도체 장치의 구체적인 회로 구성의 일례에 대하여 설명한다. 본 발명의 일 태양에 따른 반도체 장치는, 1 비트의 데이터를 기억할 수 있는 기억회로를 단수 또는 복수개 기억장치에 갖는다. 도 5에, 상기 기억장치가 갖는 기억회로의 회로도의 일례를 나타낸다. 도 5에 도시된 기억회로(200)는 기억소자(211)와, 용량 소자(205)와, 스위칭 소자(206)를 갖는다. 기억소자(211)는 입력된 신호의 위상을 반전시켜 출력하는 제1 위상 반전 소자(201) 및 제2 위상 반전 소자(202)와, 트랜지스터(203)와, 트랜지스터(204)를 갖는다.
기억회로(200)로 입력된 데이터를 포함하는 신호(IN)는 트랜지스터(203)를 통해 제1 위상 반전 소자(201)의 입력 단자로 인가된다. 제1 위상 반전 소자(201)의 출력 단자는 제2 위상 반전 소자(202)의 입력 단자에 접속되어 있다. 제2 위상 반전 소자(202)의 출력 단자는 트랜지스터(204)를 통해 제1 위상 반전 소자(201)의 입력 단자에 접속되어 있다. 제1 위상 반전 소자(201)의 출력 단자 또는 제2 위상 반전 소자(202)의 입력 단자의 전위가 신호(OUT)로서 후단의 기억회로 또는 다른 회로로 출력된다.
아울러 도 5에서는 제1 위상 반전 소자(201) 및 제2 위상 반전 소자(202)로서 인버터를 이용하는 예를 나타내었으나, 제1 위상 반전 소자(201) 또는 제2 위상 반전 소자(202)로서 인버터 외에 클록드 인버터를 이용할 수도 있다.
용량 소자(205)는 기억회로(200)로 입력된 신호(IN)의 데이터를 필요에 따라 기억할 수 있도록 트랜지스터(203) 및 스위칭 소자(206)를 통해 기억회로(200)의 입력 단자, 즉 신호(IN)의 전위가 인가되는 노드에 접속되어 있다. 구체적으로 용량 소자(205)는 한 쌍의 전극간에 유전체를 갖는 콘덴서로, 하나의 전극은 스위칭 소자(206)를 통해 제1 위상 반전 소자(201)의 입력 단자에 접속되고 다른 하나의 전극은 로우 레벨의 전원 전위(VSS), 그라운드 등의 고정 전위가 인가된 노드에 접속되어 있다.
또한, 스위칭 소자(206)는 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터를 사용한다. 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터는 통상의 실리콘이나 게르마늄 등의 반도체로 형성된 트랜지스터에 비해 오프 전류가 극히 작다. 나아가 본 발명의 일 태양에서는 도 2 또는 도 4에 도시된 바와 같은, 오프 전류를 보다 작게 할 수 있는 구성의 트랜지스터(121)를 스위칭 소자(206)로서 사용한다. 용량 소자(205)에서의 데이터 유지 기간의 길이는 용량 소자(205)에 축적되어 있는 전하가 스위칭 소자(206)를 통해 리크되는 양에 따라 달라진다. 따라서, 상술한 바와 같은, 오프 전류가 현저히 작은 스위칭 소자(206)에 의해, 용량 소자(205)에 축적된 전하를 유지함으로써 용량 소자(205)로부터의 전하의 리크를 막을 수 있어 데이터의 유지 기간을 길게 확보할 수 있다.
아울러 도 5에서는 스위칭 소자(206)를 구성하는 트랜지스터가 싱글 게이트 구조인 경우를 예시하였으나, 상기 트랜지스터는 전기적으로 접속된 복수의 게이트 전극을 가짐으로써 채널 형성 영역을 복수 갖는 멀티 게이트 구조일 수도 있다.
또한, 도 5에서는 스위칭 소자(206)가 트랜지스터를 1개만 갖는 구성을 나타내었으나, 본 발명은 이 구성에 한정되지 않는다. 본 발명의 일 태양에서는 스위칭 소자(206)가 트랜지스터를 복수 가질 수도 있다. 스위칭 소자(206)가 스위칭 소자로서 기능하는 트랜지스터를 복수 갖는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있을 수도 있고 직렬로 접속되어 있을 수도 있고 직렬과 병렬이 조합되어 접속되어 있을 수도 있다.
아울러 본 명세서에서 트랜지스터가 직렬로 접속되어 있는 상태는 제1 트랜지스터의 소스와 드레인의 중 하나만이 제2 트랜지스터의 소스와 드레인중 하나에만 접속되어 있는 상태를 의미한다. 또한, 트랜지스터가 병렬로 접속되어 있는 상태는 제1 트랜지스터의 소스와 드레인중 어느 하나가 제2 트랜지스터의 소스와 드레인중 어느 하나에 접속되고 제1 트랜지스터의 소스와 드레인 중 다른 하나가 제2 트랜지스터의 소스와 드레인 중 다른 하나에 접속되어 있는 상태를 의미한다.
아울러 트랜지스터가 갖는 소스와 드레인은, 트랜지스터의 극성 및 소스와 드레인에 인가되는 전위의 높이에 따라 호칭이 서로 바뀐다. 일반적으로 n채널형 트랜지스터에서는 소스와 드레인 중 낮은 전위가 인가되는 것이 소스로 불리며, 높은 전위가 인가되는 것이 드레인으로 불린다. 또한, p채널형 트랜지스터에서는 소스와 드레인 중 낮은 전위가 인가되는 것이 드레인으로 불리고 높은 전위가 인가되는 것이 소스로 불린다. 본 명세서에서는 편의상 소스와 드레인이 고정되어 있다고 가정하여 트랜지스터의 접속 관계를 설명하는 경우가 있으나, 실제로는 상기 전위의 관계에 따라 소스와 드레인의 호칭이 서로 바뀐다.
또한, 기억회로(200)는 필요에 따라 다이오드, 저항 소자, 인덕터 등의 기타 회로 소자를 더 더 가질 수도 있다.
제1 위상 반전 소자(201)는 게이트 전극이 서로 접속된 p채널형 트랜지스터(207)와 n채널형 트랜지스터(208)가, 하이레벨의 전원 전위(VDD)가 인가되는 제1 노드와 로우 레벨의 전원 전위(VSS)가 인가되는 제2 노드 사이에서 직렬로 접속된 구성을 갖는다. 구체적으로, p채널형 트랜지스터(207)의 소스가 전원 전위(VDD)가 인가되는 제1 노드에 접속되고 n채널형 트랜지스터(208)의 소스가 전원 전위(VSS)가 인가되는 제2 노드에 접속된다. 또한, p채널형 트랜지스터(207)의 드레인과 n채널형 트랜지스터(208)의 드레인이 접속되어 있고 이 2개의 드레인의 전위는 제1 위상 반전 소자(201)의 출력 단자의 전위로 볼 수 있다. 또한, p채널형 트랜지스터(207)의 게이트 전극 및 n채널형 트랜지스터(208)의 게이트 전극의 전위는 제1 위상 반전 소자(201)의 입력 단자의 전위로 볼 수 있다.
제2 위상 반전 소자(202)는 게이트 전극이 서로 접속된 p채널형 트랜지스터(209)와 n채널형 트랜지스터(210)가 하이레벨의 전원 전위(VDD)가 인가되는 제1 노드와 로우 레벨의 전원 전위(VSS)가 인가되는 제2 노드 사이에서 직렬로 접속된 구성을 갖는다. 구체적으로, p채널형 트랜지스터(209)의 소스가 전원 전위(VDD)가 인가되는 제1 노드에 접속되고 n채널형 트랜지스터(210)의 소스가 전원 전위(VSS)가 인가되는 제2 노드에 접속된다. 또한, p채널형 트랜지스터(209)의 드레인과 n채널형 트랜지스터(210)의 드레인이 접속되어 있고 이 2개의 드레인의 전위는 제2 위상 반전 소자(202)의 출력 단자의 전위로 볼 수 있다. 또한, p채널형 트랜지스터(209)의 게이트 전극 및 n채널형 트랜지스터(210)의 게이트 전극의 전위는 제2 위상 반전 소자(202)의 입력 단자의 전위로 볼 수 있다.
또한, 트랜지스터(203)는 그 게이트 전극에 인가되는 신호(Sig1)에 의해 스위칭이 제어된다. 또한, 트랜지스터(204)는 그 게이트 전극에 인가되는 신호(Sig2)에 의해 스위칭이 제어된다. 스위칭 소자(206)로 사용되는 트랜지스터는 그 게이트 전극에 인가되는 신호(Sig3)에 의해 스위칭이 제어된다.
또한, 본 발명의 일 태양에서는 제1 위상 반전 소자(201), 제2 위상 반전 소자(202)에는 고속 동작이 요구된다. 따라서, 도 1, 도 3, 도 36 또는 도 39에 도시된 바와 같은, 결정성을 갖는 실리콘을 반도체막에 갖는 n채널형 트랜지스터(102n) 또는 p채널형 트랜지스터(102p)를, 제1 위상 반전 소자(201)가 갖는 n채널형 트랜지스터(208) 또는 p채널형 트랜지스터(207)로서, 또는 제2 위상 반전 소자(202)가 갖는 n채널형 트랜지스터(210) 또는 p채널형 트랜지스터(209)로서 사용한다.
아울러 트랜지스터(203) 또는 트랜지스터(204)로서 도 1, 도 3, 도 36 또는 도 39에 도시된 바와 같은, 결정성을 갖는 실리콘을 반도체막에 갖는 n채널형 트랜지스터(102n) 또는 p채널형 트랜지스터(102p)를 사용할 수도 있다.
이어서, 도 5에 도시된 기억회로(200)의 동작의 일례에 대하여 설명한다.
우선, 데이터의 쓰기시에 트랜지스터(203)는 온, 트랜지스터(204)는 오프, 스위칭 소자(206)는 오프시킨다. 그리고, 제1 노드로 전원 전위(VDD)를 인가하고 제2 노드로 전원 전위(VSS)를 인가함으로써 제1 노드와 제2 노드간에 전원 전압이 인가된다. 기억회로(200)로 인가되는 신호(IN)의 전위는 트랜지스터(203)를 통해 제1 위상 반전 소자(201)의 입력 단자로 인가되므로 제1 위상 반전 소자(201)의 출력 단자는 신호(IN)의 위상이 반전된 전위가 된다. 그리고, 트랜지스터(204)를 온시켜 제1 위상 반전 소자(201)의 입력 단자와 제2 위상 반전 소자(202)의 출력 단자를 접속시킴으로써 제1 위상 반전 소자(201) 및 제2 위상 반전 소자(202)로 데이터가 쓰여진다.
이어서, 입력된 데이터의 유지를, 제1 위상 반전 소자(201) 및 제2 위상 반전 소자(202)에 의해 수행하는 경우 트랜지스터(204)를 온, 스위칭 소자(206)를 오프시킨 상태에서 트랜지스터(203)를 오프시킨다. 트랜지스터(203)를 오프시킴으로써, 입력된 데이터는 제1 위상 반전 소자(201) 및 제2 위상 반전 소자(202)에 의해 유지된다. 이때, 제1 노드로 전원 전위(VDD)를 인가하고 제2 노드로 전원 전위(VSS)를 인가함으로써 제1 노드와 제2 노드간에 전원 전압이 인가된 상태를 유지한다.
그리고, 제1 위상 반전 소자(201)의 출력 단자의 전위에는, 제1 위상 반전 소자(201) 및 제2 위상 반전 소자(202)에 의해 유지된 데이터가 반영되어 있다. 따라서, 상기 전위를 읽음으로써 데이터를 기억회로(200)로부터 읽을 수 있다.
아울러 데이터의 유지시의 소비 전력을 줄이기 위해, 입력된 데이터의 유지를 용량 소자(205)에서 수행하는 경우, 우선, 트랜지스터(203)는 오프, 트랜지스터(204)는 온, 스위칭 소자(206)는 온시킨다. 그리고, 스위칭 소자(206)를 통해 제1 위상 반전 소자(201) 및 제2 위상 반전 소자(202)에 의해 유지된 데이터의 값에 알맞은 양의 전하가 용량 소자(205)에 축적됨으로써, 용량 소자(205)로의 데이터의 쓰기가 수행된다. 용량 소자(205)에 데이터가 기억된 후 스위칭 소자(206)를 오프시킴으로써, 용량 소자(205)에 기억된 데이터는 유지된다. 스위칭 소자(206)를 오프시킨 후에는 제1 노드와 제2 노드로 예를 들어 전원 전위(VSS)를 인가하여 등전위로 함으로써 제1 노드와 제2 노드간의 전원 전압의 인가를 정지한다. 아울러 용량 소자(205)에 데이터가 기억된 후에는 트랜지스터(204)를 오프시킬 수도 있다.
이와 같이, 입력된 데이터의 유지를 용량 소자(205)에서 수행하는 경우에는 제1 노드와 제2 노드간에 전원 전압을 인가할 필요가 없으므로 제1 위상 반전 소자(201)가 갖는 p채널형 트랜지스터(207) 및 n채널형 트랜지스터(208), 또는 제2 위상 반전 소자(202)가 갖는 p채널형 트랜지스터(209) 및 n채널형 트랜지스터(210)를 통해 제1 노드와 제2 노드 사이에 흐르는 오프 전류를 최대한 0에 가깝게 할 수 있다. 따라서, 데이터의 유지시의 기억소자의 오프 전류에 기인하는 소비 전력을 대폭 삭감할 수 있어 기억장치, 나아가서는 기억장치를 이용한 반도체 장치 전체의 소비 전력을 낮출 수 있다.
또한, 상술한 바와 같이 스위칭 소자(206)에 사용된 트랜지스터는 오프 전류가 현저히 작다. 따라서, 상기 트랜지스터를 사용한 스위칭 소자(206)가 오프일 때, 용량 소자(205)에 축적된 전하는 리크되기 어려우므로 데이터는 유지된다.
또한, 용량 소자(205)에 기억되어 있는 데이터를 읽는 경우에는 트랜지스터(203)를 오프시킨다. 그리고, 다시 제1 노드로 전원 전위(VDD)를 인가하고 제2 노드로 전원 전위(VSS)를 인가함으로써 제1 노드와 제2 노드간에 전원 전압을 인가한다. 그리고, 스위칭 소자(206)를 온시킴으로써, 데이터가 반영된 전위를 갖는 신호(OUT)를 기억회로(200)로부터 읽을 수 있다.
아울러 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터를 이용하여 제1 노드와 제2 노드간의 전원 전압의 인가를 제어하도록 구성할 수도 있다. 도 6(A)에 상기 구성을 갖는 기억장치의 일례를 나타낸다.
도 6(A)에 도시된 기억장치는 스위칭 소자(401)와, 기억회로(402)를 복수 갖는 기억회로군(403)을 갖는다. 구체적으로, 각 기억회로(402)로는 도 5에 도시된 기억회로(200)를 사용할 수 있다. 기억회로군(403)이 갖는 각 기억회로(402)에는 스위칭 소자(401)를 통해 하이레벨의 전원 전위(VDD)가 공급되어 있다. 나아가 기억회로군(403)이 갖는 각 기억회로(402)에는 신호(IN)의 전위와 로우 레벨의 전원 전위(VSS)의 전위가 인가되어 있다.
도 6(A)에서는 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터를 스위칭 소자(401)로서 사용하고 있으며 이 트랜지스터는 그 게이트 전극에 인가되는 신호(SigA)에 의해 스위칭이 제어된다. 스위칭 소자(401)로 사용하는 트랜지스터는 산화물 반도체를 채널 형성 영역에 가지므로 그 오프 전류는 상술한 바와 같이 현저히 작다.
아울러 도 6(A)에서는 스위칭 소자(401)가 트랜지스터를 1개만 갖는 구성을 나타내었으나, 본 발명은 이 구성에 한정되지 않는다. 본 발명의 일 태양에서는, 스위칭 소자(401)가 트랜지스터를 복수개 가질 수도 있다. 스위칭 소자(401)가 스위칭 소자로서 기능하는 트랜지스터를 복수개 갖는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있을 수도 있고 직렬로 접속되어 있을 수도 있고 직렬과 병렬이 조합되어 접속되어 있을 수도 있다.
또한, 도 6(A)에서는, 스위칭 소자(401)에 의해 기억회로군(403)이 갖는 각 기억회로(402)로의 하이레벨의 전원 전위(VDD)의 공급이 제어되고 있으나, 스위칭 소자(401)에 의해 로우 레벨의 전원 전위(VSS)의 공급이 제어될 수도 있다. 도 6(B)에, 기억회로군(403)이 갖는 각 기억회로(402)로 스위칭 소자(401)를 통해 로우 레벨의 전원 전위(VSS)가 공급되는 기억장치의 일례를 나타낸다. 스위칭 소자(401)에 의해, 기억회로군(403)이 갖는 각 기억회로(402)로의 로우 레벨의 전원 전위(VSS)의 공급을 제어할 수 있다.
그런데, 불휘발성의 랜덤 액세스 메모리로서 자기 터널 접합(MTJ:magnetic tunnel junction)소자가 알려져 있다. MTJ 소자는 절연막를 사이에 두고 상하에 배치되어 있는 막 내의 스핀의 방향이 평행이면 저저항 상태, 평행이 아니면 고저항 상태가 됨으로써 정보를 기억하는 소자이다. 따라서, 본 실시형태에 나타낸 산화물 반도체를 이용한 기억장치와는 원리가 완전히 다르다. 표 1은 MTJ 소자와 본 실시형태에 따른 기억장치를 대비한 것이다.
스핀트로닉스(MTJ 소자) OS/Si
1)내열성 퀴리온도 프로세스 온도 500℃
(신뢰도 150℃)
2)구동방식 전류구동 전압구동
3)쓰기 원리 자성체의 스핀 방향을 바꿈 FET의 온/오프
4)Si LSI 바이폴라 LSI용
(바이폴라는 고집적화에는 적합하지 않으므로 고집적화 회로에서는 MOS가 바람직하다. 단, W가 커진다.)		 MOSLSI용
5)오버헤드 큼(주울열이 크기 때문) 2~3자리 이상 작음
(기생용량의 충방전)
6)불휘발성 스핀을 이용 오프전류가 작은 것을 이용
7)읽기 회수 무제한 무제한
8)3D화 어려움(가능해도 2층까지) 쉬움(층수에 관계없이 가능)
9)집적화도(F2) 4F2~15F2 3D화의 적층수로 결정
(상층 OSFET 공정의 프로세스 내열성의 확보가 필요)
10)재료 자성을 갖는 희토류 OS 재료
11)비트코스트 높음 낮음(OS를 구성하는 재료에 따라서는(In 등), 다소 고비용화할 가능성이 있음)
12)자계내성 약함 강함
MTJ 소자는 자성 재료를 사용하기 때문에 퀴리 온도 이상으로 하면 자성이 사라지는 결점이 있다. 또한, MTJ 소자는 전류 구동이기 때문에 실리콘의 바이폴라 디바이스와 잘 맞으나 바이폴라 디바이스는 집적화에 적합하지 않다. 그리고 MTJ 소자는 쓰기 전류가 미소하기는 하지만 메모리의 대용량화에 의해 소비 전력이 증대되는 문제가 있다.
원리적으로 MTJ 소자는 자계 내성에 약하여 강자계에 노출되면 스핀의 방향이 쉽게 변화된다. 또한, MTJ 소자에 이용하는 자성체의 나노 스케일화에 의해 발생하는 자화 요동(magnetic fluctuation)을 제어할 필요가 있다.
또한 MTJ 소자는 희토류 원소를 사용하기 때문에 금속 오염을 꺼리는 실리콘 반도체의 프로세스에 편입시키는 데에는 상당한 주의를 필요로 한다. MTJ 소자는 비트당 재료비도 고가이다.
한편, 본 실시형태에서 나타낸 산화물 반도체를 이용한 트랜지스터는, 채널을 형성하는 반도체 재료가 금속 산화물인 것을 제외하고는 소자 구조나 동작 원리가 실리콘 MOSFET과 동일하다. 또한, 산화물 반도체를 이용한 트랜지스터는 자계의 영향을 받지 않고 소프트 에러도 발생하지 않는 특징을 갖는다. 따라서 실리콘 집적회로와 정합성이 매우 좋다고 할 수 있다.
이어서, 본 발명의 반도체 장치의 구체적인 일 형태에 대하여 설명한다. 도 7에 반도체 장치의 구성을 블록도로서 도시하였다.
반도체 장치(600)는 제어장치(601)와, 연산 장치에 상당하는 ALU(Arithmetic logic unit)(602)와, 데이터 캐쉬(603)와, 명령 캐쉬(604)와, 프로그램 카운터(605)와, 인스트럭션 레지스터(606)와, 주기억장치(607)와, 레지스터 파일(608)을 갖는다.
제어장치(601)는, 입력된 명령을 디코딩하고 실행하는 기능을 갖는다. ALU(602)는 사칙 연산, 논리 연산 등의 각종 연산 처리를 수행하는 기능을 갖는다. 데이터 캐쉬(603)는 사용 빈도가 높은 데이터를 일시적으로 기억해 두는 완충기억장치이다. 명령 캐쉬(604)는 제어장치(601)로 보내지는 명령(프로그램) 중, 사용 빈도가 높은 명령을 일시적으로 기억해 두는 완충기억장치이다. 프로그램 카운터(605)는 다음에 실행할 명령의 어드레스를 기억하는 레지스터이다. 인스트럭션 레지스터(606)는 다음에 실행할 명령을 기억하는 레지스터이다. 주기억장치(607)에는 ALU(602)에서의 연산 처리에 이용되는 데이터나, 제어장치(601)에서 실행되는 명령이 기억되어 있다. 레지스터 파일(608)은 범용 레지스터를 포함하는 복수의 레지스터를 가지고 있으며 주기억장치(607)로부터 읽은 데이터, ALU(602)의 연산 처리 도중에 얻어진 데이터 또는 ALU(602)의 연산 처리의 결과로서 얻어진 데이터 등을 기억할 수 있다.
이어서 반도체 장치(600)의 동작에 대하여 설명한다.
제어장치(601)는 프로그램 카운터(605)에 기억되어 있는, 다음에 실행할 명령의 어드레스에 따라 명령 캐쉬(604)의 대응하는 어드레스로부터 명령을 읽어 인스트럭션 레지스터(606)에 상기 명령을 기억시킨다. 명령 캐쉬(604)의 대응하는 어드레스에, 해당하는 명령이 기억되어 있지 않은 경우에는 주기억장치(607)의 대응하는 어드레스에 액세스하여 주기억장치(607)로부터 명령을 읽어 인스트럭션 레지스터(606)에 기억시킨다. 이 경우, 상기 명령을 명령 캐쉬(604)에도 기억시킨다.
제어장치(601)는 인스트럭션 레지스터(606)에 기억되어 있는 명령을 디코딩하고 명령을 실행한다. 구체적으로는 상기 명령에 따라 ALU(602)의 동작을 제어하기 위한 각종 신호를 생성한다.
실행해야 할 명령이 연산 명령인 경우에는 레지스터 파일(608)에 기억되어 있는 데이터를 이용하여 ALU(602)가 연산 처리를 수행하도록 하고 그 연산 처리의 결과를 레지스터 파일(608)에 저장한다.
실행해야 할 명령이 로드 명령인 경우에는 제어장치(601)는 먼저 데이터 캐쉬(603)의 대응하는 어드레스에 액세스하여 해당하는 데이터가 데이터 캐쉬(603) 내에 있는지의 여부를 확인한다. 해당하는 데이터가 있는 경우에는 상기 데이터를 데이터 캐쉬(603)의 대응하는 어드레스로부터 레지스터 파일(608)에 카피한다. 해당하는 데이터가 없는 경우에는 상기 데이터를 주기억장치(607)의 대응하는 어드레스로부터 데이터 캐쉬(603)의 대응하는 어드레스에 카피한 후, 데이터 캐쉬(603)의 대응하는 어드레스로부터 레지스터 파일(608)에 상기 데이터를 카피한다. 아울러 해당하는 데이터가 없는 경우에는 저속인 주기억장치(607)에 액세스할 필요가 있으므로 데이터 캐쉬(603) 등의 완충기억장치에만 액세스하는 경우에 비해 명령의 실행에 많은 시간을 필요로 한다. 그러나, 상기 데이터의 카피와 함께, 주기억장치(607)의 상기 데이터의 어드레스 및 그 근방의 어드레스의 데이터도 완충기억장치에 카피해 둠으로써 주기억장치(607)의 상기 데이터의 어드레스 및 그 근방의 어드레스로의 2번째 이후의 액세스를 고속으로 수행할 수 있다.
실행해야 할 명령이 스토어 명령인 경우에는, 레지스터 파일(608)의 데이터를 데이터 캐쉬(603)의 대응하는 어드레스에 기억시킨다. 이 때, 제어장치(601)는 먼저 데이터 캐쉬(603)의 대응하는 어드레스에 액세스하여 해당하는 데이터를 데이터 캐쉬(603) 내에 저장할 수 있는지의 여부를 확인한다. 저장할 수 있는 경우에는 상기 데이터를 레지스터 파일(608)로부터 데이터 캐쉬(603)의 대응하는 어드레스에 카피한다. 저장할 수 없는 경우에는 데이터 캐쉬(603)의 일부 영역에 새롭게 대응하는 어드레스를 할당하고, 상기 데이터를 레지스터 파일(608)로부터 데이터 캐쉬(603)의 대응하는 어드레스에 카피한다. 아울러 데이터 캐쉬(603)에 데이터를 카피하는 즉시 주기억장치(607)에도 상기 데이터를 카피하는 구성도 가능하다. 또한, 몇몇 데이터를 데이터 캐쉬(603)에 카피한 후, 이 데이터들를 묶어 주기억장치(607)에 카피하는 구성도 가능하다.
그리고 제어장치(601)는 명령의 실행이 종료되면 재차 프로그램 카운터(605)에 액세스하여 인스트럭션 레지스터(606)로부터 읽어낸 명령을 디코딩, 실행하는 상기 동작을 반복한다.
아울러 도 7에 도시된 반도체 장치(600)에서는, 데이터 캐쉬(603)나 명령 캐쉬(604) 등의 완충기억장치에 상기 구성을 갖는 기억장치가 마련되어 있다. ALU(602)는 상기 데이터 캐쉬(603)나 명령 캐쉬(604) 등의 완충기억장치에서의 유지 동작의 선택을 수행한다. 즉, 데이터 캐쉬(603)나 명령 캐쉬(604)에서 기억소자에 데이터를 유지할 것인지, 용량 소자에 데이터를 유지할 것인지를 선택한다. 기억소자에 의한 데이터의 유지가 선택된 경우, 데이터 캐쉬(603)나 명령 캐쉬(604) 내의 기억소자로 전원 전압을 공급한다. 용량 소자에 의한 데이터의 유지가 선택된 경우, 용량 소자로 데이터가 다시 쓰여지고 데이터 캐쉬(603)나 명령 캐쉬(604) 내의 기억소자로의 전원 전압의 공급이 정지된다. 전원 정지는, 도 6에 도시된 바와 같이 기억회로군과 전원 전위(VDD) 또는 전원 전위(VSS)가 인가된 노드간에 스위칭 소자를 마련함으로써 수행할 수 있다.
본 발명의 일 태양에서는, 고속 구동이 요구되는 기억소자에 있어서 결정성을 갖는 실리콘 또는 게르마늄 등의 반도체를 채널 형성 영역에 갖는 트랜지스터를 이용함으로써 반도체 장치(600)의 고속 구동을 실현할 수 있다. 또한, 본 발명의 일 태양에서는 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터를 용량 소자의 전하를 유지하기 위한 스위칭 소자로서 이용하도록 함으로써 용량 소자로부터 리크되는 전하의 양을 억제할 수 있다. 따라서, 본 발명의 일 태양에서는, 데이터 캐쉬(603)나 명령 캐쉬(604) 등의 완충기억장치에, 상기 구성을 갖는 기억장치를 이용함으로써 전원의 공급을 정지하여도 데이터의 소실을 막을 수 있다. 따라서, 반도체 장치(600) 전체 또는 반도체 장치(600)를 구성하는 제어장치(601), ALU(602) 등의 논리 회로에서 짧은 시간이라도 전원의 공급을 정지할 수 있다. 따라서, 반도체 장치(600)의 소비 전력을 억제할 수 있다. 그리고, 본 발명의 일 태양에서는, 기억장치에 있어서, 기억소자를 구성하는 트랜지스터와 스위칭 소자를 구성하는 트랜지스터를 적층함으로써 반도체 장치(600)의 고집적화를 실현할 수 있다.
아울러 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터에 한정되지 않고, 실제로 측정되는 트랜지스터의 이동도는 여러 이유에 의해 본래의 이동도보다 낮아진다. 실제로 측정되는 이동도가 낮은 요인으로서 반도체 내부의 결함이나 반도체와 절연막과의 계면의 결함이 있는데, Levinson 모델을 이용하면 반도체 내부에 결함이 없다고 가정했을 경우의 이동도를 이론적으로 도출할 수 있다. 반도체의 본래의 이동도를 μ0으로 하고, 반도체중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 측정되는 이동도(μ)는 이하의 수식 3으로 나타낼 수 있다.
Figure pat00002
아울러 E는 포텐셜 장벽의 높이이며, k는 볼츠만 상수, T는 절대온도이다. 또한, 포텐셜 장벽이 결함에 유래한다고 가정하면, Levinson 모델을 이용하면 E는 이하의 수식 4로 나타낼 수 있다.
Figure pat00003
아울러 e는 전기소량(elementary charge), N은 채널 형성 영역내의 단위면적당 평균 결함 밀도, ε은 반도체의 유전율, n은 채널 형성 영역의 캐리어면 밀도, COX는 단위면적당 용량, Vgs는 게이트 전압, t는 채널 형성 영역의 두께이다. 아울러 두께 30nm 이하의 반도체막이면 채널 형성 영역의 두께는 반도체막의 두께와 동일하게 하여도 무방하다.
선형 영역의 드레인 전류(Ids)는 이하의 수식 5로 나타낼 수 있다.
Figure pat00004
L은 채널 길이, W는 채널폭이며, L=W=10μm인 것으로 가정한다. 또한, Vds는 드레인 전압이다. 수식 5의 양변을 Vgs로 나누고 나아가 양변의 대수(logarithm)를 취하면 이하의 수식 6을 얻을 수 있다.
Figure pat00005
가 된다. 수식 6의 우변은 Vgs의 함수이다. 수식 6에서 알 수 있는 바와 같이, 세로축을 In(Ids/Vgs), 가로축을 1/Vgs로 하는 직선의 기울기로부터 결함 밀도 N를 구할 수 있다. 즉, 트랜지스터의 Ids-Vgs 특성으로부터 결함 밀도를 평가할 수 있다.
결함 밀도는 산화물 반도체의 성막시의 기판 온도에 따라 달라진다. 도 21에 기판 가열 온도와 결함 밀도의 관계를 나타내었다. 산화물 반도체로서는 인듐(In), 갈륨(Ga), 아연(Zn)의 비율이 In:Ga:Zn=1:1:1인 것을 사용하였다. 도 21에서는 기판 가열 온도가 높은 것은 실온에서 성막한 것보다 결함 밀도가 저하되는 것을 나타내었다.
이와 같이 하여 구한 결함 밀도 등을 기초로 수식 3 및 수식 4에 의해 μ0=120cm2/Vs가 도출된다. 결함이 있는 In-Sn-Zn산화물에서 측정되는 이동도는 35cm2/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막과의 계면의 결함이 없는 산화물 반도체의 이동도(μ0)는 120cm2/Vs가 될 것으로 예상할 수 있다.
단, 반도체 내부에 결함이 없어도 채널 형성 영역과 게이트 절연막과의 계면에서의 산란에 의해 트랜지스터의 이동도는 영향을 받는다. 즉, 게이트 절연막계면으로부터 x만큼 떨어진 장소에서의 이동도(μ1)는 이하의 수식 7로 나타낼 수 있다.
Figure pat00006
여기서, D는 게이트 방향의 전계, B, G는 상수이다. B 및 G는 실제의 측정 결과로부터 구할 수 있고, 상기한 측정 결과로부터는 B=4.75×107cm/s, G=10nm(계면산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면) 수식 7의 제2항이 증가하므로 이동도(μ1)는 저하됨을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터의 이동도(μ2)를 계산한 결과를 도 22에 나타내었다. 아울러 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트웨어인, Sentaurus Device를 사용하고, 산화물 반도체의 밴드갭, 전자 친화력, 비유전률, 두께를 각각, 2.8 전자 볼트, 4.7 전자 볼트, 15, 15nm로 하였다. 이 값들은 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
나아가 게이트, 소스, 드레인의 일함수를 각각, 5.5 전자 볼트, 4.6 전자 볼트, 4.6 전자 볼트로 하였다. 또한, 게이트 절연막의 두께는 100nm, 비유전률은 4.1로 하였다. 채널 길이 및 채널폭은 모두 10μm, 드레인 전압(Vds)은 0.1V이다.
도 22에 도시된 바와 같이 게이트 전압 1V 이상에서 이동도(100) cm2/Vs 이상의 피크를 보이나, 게이트 전압이 더욱 높아지면 계면산란이 커져 이동도가 저하된다. 아울러 계면산란을 감소시키기 위해서는 반도체층 표면을 원자 레벨에서 평탄화시키는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 이용하여 미세한 트랜지스터를 제조했을 경우의 특성을 계산한 결과를 도 23 내지 도 25에 나타내었다. 아울러 계산에 이용한 트랜지스터의 단면 구조를 도 26에 나타내었다. 도 26에 도시된 트랜지스터는 산화물 반도체층에 n＋의 도전형을 나타내는 반도체 영역(1103a) 및 반도체 영역(1103c)을 갖는다. 반도체 영역(1103a) 및 반도체 영역(1103c)의 저항율은 2×10-3Ωcm로 한다.
도 26(A)에 도시된 트랜지스터는, 베이스 절연층(1101)과, 베이스 절연층(1101)에 매립되도록 형성된 산화알루미늄으로 이루어지는 매립 절연물(1102) 상에 형성된다. 트랜지스터는 반도체 영역(1103a), 반도체 영역(1103c)과, 이들 사이에 마련되어 채널 형성 영역이 되는 진성의 반도체 영역(1103b)과, 게이트 전극(1105)을 갖는다. 게이트 전극(1105)의 폭을 33nm로 한다.
게이트 전극(1105)과 반도체 영역(1103b) 사이에는 게이트 절연막(1104)을 가지며, 또한 게이트 전극(1105)의 양측면에는 측벽 절연물(1106a) 및 측벽 절연물(1106b), 게이트 전극(1105)의 상부에는 게이트 전극(1105)과 다른 배선과의 단락을 방지하기 위한 절연물(1107)을 갖는다. 측벽 절연물의 폭은 5nm로 한다. 또한, 반도체 영역(1103a) 및 반도체 영역(1103c)과 접촉하여 소스 전극(1108a) 및 드레인 전극(1108b)을 갖는다. 아울러 이 트랜지스터에서 채널폭은 40nm로 한다.
도 26(B)에 도시된 트랜지스터는, 베이스 절연층(1101)과 산화알루미늄으로 이루어지는 매립 절연물(1102) 상에 형성되고, 반도체 영역(1103a), 반도체 영역(1103c)과, 이들 사이에 마련된 진성의 반도체 영역(1103b)과, 폭 33nm의 게이트 전극(1105)과 게이트 절연막(1104)과 측벽 절연물(1106a) 및 측벽 절연물(1106b)과 절연물(1107)과 소스 전극(1108a) 및 드레인 전극(1108b)을 갖는 점에서, 도 26(A)에 도시된 트랜지스터와 동일하다.
도 26(A)에 도시된 트랜지스터와 도 26(B)에 도시된 트랜지스터의 차이점은, 측벽 절연물(1106a) 및 측벽 절연물(1106b) 아래의 반도체 영역의 도전형이다. 도 26(A)에 도시된 트랜지스터의 경우에는, 측벽 절연물(1106a) 및 측벽 절연물(1106b) 아래의 반도체 영역은 n＋의 도전형을 나타내는 반도체 영역(1103a) 및 반도체 영역(1103c)이지만, 도 26(B)에 도시된 트랜지스터의 경우에는 진성인 반도체 영역(1103b)이다. 즉, 반도체 영역(1103a)(반도체 영역(1103c))과 게이트 전극(1105)이 Loff만큼 중첩되지 않는 영역이 생성되었다. 이 영역을 오프셋(offset) 영역이라고 하고, 그 폭(Loff)을 오프셋(offset) 길이라 한다. 도면으로부터 자명한 바와 같이, 오프셋(offset) 길이는 측벽 절연물(1106a)(측벽 절연물(1106b))의 폭과 동일하다.
그 밖의 계산에 이용하는 파라미터는 상술한 바와 같다. 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트웨어인 Sentaurus Device를 이용하였다. 도 23은 도 26(A)에 도시된 구조의 트랜지스터의 드레인 전류(Ids, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vgs, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류(Ids)는 드레인 전압(드레인과 소스의 전위차)을 ＋1V로 하고 이동도(μ)는 드레인 전압을 ＋0.1V로 하여 계산한 것이다.
도 23(A)는 게이트 절연막의 두께를 15nm로 한 것이고, 도 23(B)는 10nm로 한 것이며, 도 23(C)는 5nm로 한 것이다. 게이트 절연막이 얇아질수록 특히 오프 상태에서의 드레인 전류(Ids) (오프 전류)가 현저히 작아진다. 한편, 이동도(μ)의 피크값이나 온 상태에서의 드레인 전류(Ids)(온 전류)에는 특별한 변화가 없다. 게이트 전압 1V 전후에서 드레인 전류는 메모리 소자 등에서 필요로 하는 10μA를 넘는 것으로 나타났다.
도 24는 도 26(B)에 도시된 구조의 트랜지스터에서, 오프셋(offset) 길이(Loff)를 5nm로 한 것의 드레인 전류(Ids) (실선) 및 이동도(μ)(점선)의 게이트 전압(Vgs) 의존성을 나타낸 것이다. 드레인 전류(Ids)는 드레인 전압을 ＋1V로 하고 이동도(μ)는 드레인 전압을 ＋0.1V로 하여 계산한 것이다. 도 24(A)는 게이트 절연막의 두께를 15nm로 한 것이고 도 24(B)는 10nm로 한 것이고 도 24(C)는 5nm로 한 것이다.
또한, 도 25는 도 26(B)에 도시된 구조의 트랜지스터에서, 오프셋(offset) 길이(Loff)를 15nm로 한 것의 드레인 전류(Ids) (실선) 및 이동도(μ)(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류(Ids)는 드레인 전압을 ＋1V로 하고 이동도(μ)는 드레인 전압을 ＋0.1V로 하여 계산한 것이다. 도 25(A)는 게이트 절연막의 두께를 15nm로 한 것이고 도 25(B)는 10nm로 한 것이며 도 25(C)는 5nm로 한 것이다.
모두 게이트 절연막이 얇아질수록 오프 전류가 현저히 작아지는 한편, 이동도(μ)의 피크값이나 온 전류에는 특별한 변화가 없다.
아울러 이동도(μ)의 피크는 도 23에서는 80cm2/Vs 정도이지만, 도 24에서는 60cm2/Vs 정도, 도 25에서는 40cm2/Vs로 오프셋(offset) 길이(Loff)가 증가할수록 저하된다. 또한, 오프 전류도 동일한 경향이 있다. 한편, 온 전류는 오프셋(offset) 길이(Loff)의 증가에 따라 작아지지만, 오프 전류가 작아지는 것에 비해 훨씬 완만하다. 또한, 모두 게이트 전압 1V 전후에서 드레인 전류는 메모리 소자 등에서 필요로 하는 10μA를 넘는 것으로 나타났다.
또한, In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는, 이 산화물 반도체를 형성할 때에 기판을 가열하여 성막하거나 또는 산화물 반도체막을 형성한 후에 열처리를 수행함으로써 양호한 특성을 얻을 수 있다. 아울러 주성분은 조성비로 5 atomic% 이상 포함되는 원소를 말한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써 트랜지스터의 이동도를 향상시키는 것이 가능해진다. 또한, 트랜지스터의 문턱값 전압을 플러스 쉬프트시켜 노멀리 오프화시키는 것이 가능해진다.
예를 들어, 도 27(A) 내지 도 27(C)는 In, Sn, Zn을 주성분으로 하고 채널 길이(L)가 3μm, 채널폭(W)이 10μm인 산화물 반도체막과 두께 100nm의 게이트 절연막을 이용한 트랜지스터의 특성이다. 아울러 Vds는 10V로 하였다.
도 27(A)는 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성이다. 이 때 이동도는 18.8cm2/Vs가 얻어졌다. 한편, 기판을 의도적으로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 이동도를 향상시키는 것이 가능해진다. 도 27(B)는 기판을 200℃로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 나타낸 것으로, 이동도는 32.2cm2/Vs가 얻어졌다.
이동도는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열처리를 함으로써 더욱 높일 수 있다. 도 27(C)는 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃로 스퍼터링 성막한 후, 650℃로 열처리를 했을 때의 트랜지스터 특성을 나타낸다. 이 때 이동도는 34.5cm2/Vs가 얻어졌다.
기판을 의도적으로 가열함으로써 스퍼터링 성막중의 수분이 산화물 반도체막 내로 유입되는 것을 감소시키는 효과를 기대할 수 있다. 또한, 성막 후에 열처리를 함으로써도 산화물 반도체막으로부터 수소나 수산기 또는 수분을 방출시켜 제거할 수 있어 상기와 같이 이동도를 향상시킬 수 있다. 이러한 이동도의 향상은 탈수화/탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문인 것으로도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모할 수 있다. 이와 같이 고순도화된 비단결정 산화물 반도체는 이상적으로는 100 cm2/Vs를 넘는 이동도를 실현하는 것도 가능해질 것으로 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고 열처리에 의해 이 산화물 반도체에 포함되는 수소나 수산기 또는 수분을 방출시키고 이 열처리와 동시에 또는 이후의 열처리에 의해 산화물 반도체를 결정화시킬 수도 있다. 이러한 결정화 또는 재결정화의 처리에 의해 결정성이 좋은 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 것 및/또는 성막 후에 열처리 하는 것의 효과는 이동도의 향상뿐 아니라, 트랜지스터의 노멀리 오프화를 도모하는 데에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는 문턱값 전압이 마이너스 쉬프트되는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 이용했을 경우, 이 문턱값 전압의 마이너스 쉬프트화는 해소된다. 즉, 문턱값 전압은 트랜지스터가 노멀리 오프되는 방향으로 움직이고 이러한 경향은 도 27(A)과 도 27(B)의 대비를 통해서도 확인할 수 있다.
아울러 문턱값 전압은 In, Sn 및 Zn의 비율을 변경함으로써도 제어할 수 있고 조성비로서 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리 오프화를 기대할 수 있다. 또한, 타겟의 조성비를 In:Sn:Zn=2:1:3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 또는 열처리 온도는 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이며, 보다 고온으로 성막하고 또는 열처리 함으로써 트랜지스터의 노멀리 오프화를 도모하는 것이 가능해진다.
또한, 의도적으로 기판을 가열한 성막 및/또는 성막 후에 열처리를 함으로써 게이트 바이어스 스트레스에 대한 안정성을 높일 수 있다. 예를 들어 2MV/cm, 150℃, 1시간 인가의 조건에서 드리프트가 각각 ±1.5V 미만, 바람직하게는 1.0V 미만을 얻을 수 있다.
실제로 산화물 반도체막 성막 후에 가열 처리를 수행하지 않은 시료 1과 650℃의 가열 처리를 수행한 시료 2의 트랜지스터에 대해 BT시험을 수행하였다.
우선 기판 온도를 25℃로 하고 Vds를 10V로 하여 트랜지스터의 Vgs-Ids 특성의 측정을 수행하였다. 이어서 기판 온도를 150℃로 하고 Vds를 0.1V로 하였다. 이어서 게이트 절연막에 인가되는 전계강도가 2MV/cm가 되도록 Vgs로 20V를 인가하고 그대로 1시간 유지하였다. 이어서 Vgs를 0V로 하였다. 이어서 기판 온도 25℃로 하고 Vds를 10V로 하여 트랜지스터의 Vgs-Ids 측정을 실시하였다. 이를 플러스 BT시험이라 부른다.
마찬가지로 우선 기판 온도를 25℃로 하고 Vds를 10V로 하여 트랜지스터의 Vgs-Ids 특성의 측정을 수행하였다. 이어서 기판 온도를 150℃로 하고 Vds를 0.1V로 하였다. 이어서 게이트 절연막에 인가되는 전계강도가 -2MV/cm가 되도록 Vgs에 -20V를 인가하고 그대로 1시간 유지했다. 이어서 Vgs를 0V로 하였다. 이어서 기판 온도 25℃로 하고 Vds를 10V로 하여 트랜지스터의 Vgs-Ids 측정을 수행하였다. 이를 마이너스 BT시험이라 부른다.
시료 1의 플러스 BT시험의 결과를 도 28(A)에, 마이너스 BT시험의 결과를 도 28(B)에 나타내었다. 또한, 시료 2의 플러스 BT시험의 결과를 도 29(A)에, 마이너스 BT시험의 결과를 도 29(B)에 나타내었다.
시료 1의 플러스 BT시험 및 마이너스 BT시험에 의한 문턱값 전압의 변동은 각각 1.80V 및 -0.42V였다. 또한, 시료 2의 플러스 BT시험 및 마이너스 BT시험에 의한 문턱값 전압의 변동은 각각 0.79V 및 0.76V였다. 시료 1 및 시료 2 모두 BT시험 전후의 문턱값 전압의 변동이 작아 신뢰성이 높음을 알 수 있다.
열처리는 산소 분위기중에서 수행할 수 있는데, 먼저 질소 또는 불활성 가스 또는 감압하에서 열처리를 수행하고 난 후 산소를 포함하는 분위기중에서 열처리를 수행할 수도 있다. 맨 먼저 탈수화/탈수소화를 수행하고 나서 산소를 산화물 반도체에 가함으로써 열처리의 효과를 보다 높일 수 있다. 또한, 나중에 산소를 가할 때에는 산소 이온을 전계로 가속시켜 산화물 반도체막에 주입하는 방법을 적용할 수도 있다.
산화물 반도체 내 및 적층되는 막과의 계면에는 산소 결손에 의한 결함이 생성되기 쉬운데, 이러한 열처리에 의해 산화물 반도체 내에 산소를 과잉 포함시킴으로써 정상적으로 생성되는 산소 결손을 과잉인 산소에 의해 보상하는 것이 가능해진다. 과잉 산소는 주로 격자간에 존재하는 산소이며 그 산소 농도는 1×1016/cm3 이상 2×1020/cm3 이하로 하면 결정의 변형 등을 발생시키지 않고 산화물 반도체중에 포함시킬 수 있다.
또한, 열처리에 의해 산화물 반도체에 결정이 적어도 일부에 포함되도록 함으로써 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들어, 조성비 In:Sn:Zn=1:1:1인 타겟을 이용하여 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은 X선회절(XRD: X-Ray Diffraction)에서 할로(halo) 패턴이 관측된다. 이 성막된 산화물 반도체막을 열처리함으로써 결정화시킬 수 있다. 열처리 온도는 임의이지만 예를 들어 650℃의 열처리를 수행함으로써 X선회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로 In-Sn-Zn계 산화물 반도체막의 XRD 분석을 수행하였다. XRD 분석에는 Bruker AXS 사제 X선회절장치 D8 ADVANCE를 이용하고 Out-of-Plane법으로 측정하였다.
XRD 분석을 수행한 시료로서 시료 A 및 시료 B를 준비했다. 이하에 시료 A 및 시료 B의 제조 방법을 설명한다.
탈수소화 처리가 끝난 석영 기판 상에 In-Sn-Zn계 산화물 반도체막을 100nm의 두께로 성막 하였다.
In-Sn-Zn계 산화물 반도체막은, 스퍼터링 장치를 이용하고 산소 분위기에서 전력을 100 W(DC)로 하여 성막하였다. 타겟은 In:Sn:Zn=1:1:1［원자수비］의 In-Sn-Zn계 산화물 타겟을 이용하였다. 아울러 성막시의 기판 가열 온도는 200℃로 하였다. 이와 같이 하여 제조한 시료를 시료 A로 하였다.
이어서 시료 A와 동일한 방법으로 제조한 시료에 대해 가열 처리를 650℃의 온도로 수행하였다. 가열 처리는 처음에 질소 분위기에서 1시간의 가열 처리를 수행하고, 온도를 내리지 않고 산소 분위기에서 1시간의 가열 처리를 더 수행하였다. 이와 같이 하여 제조한 시료를 시료 B로 하였다.
도 30에 시료 A 및 시료 B의 XRD 스펙트럼을 나타내었다. 시료 A에서는 결정 유래의 피크가 관측되지 않았으나, 시료 B에서는 2θ가 35deg 근방 및 37deg~38deg에 결정 유래의 피크가 관측되었다.
이와 같이, In, Sn, Zn을 주성분으로 하는 산화물 반도체는 성막시에 의도적으로 가열하거나 및/또는 성막 후에 열처리 함으로써 트랜지스터의 특성을 향상시킬 수 있다.
이 기판 가열이나 열처리는 산화물 반도체에 있어서 악성 불순물인 수소나 수산기를 막중에 포함시키지 않도록 하는 작용 또는 막중으로부터 제거하는 작용이 있다. 즉, 산화물 반도체중에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모할 수 있고 이에 의해 트랜지스터의 노멀리 오프화를 도모할 수 있고 산화물 반도체가 고순도화됨으로써 오프 전류를 1aA/m 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는 채널폭 1μm 당 전류값을 나타낸다.
도 31에 트랜지스터의 오프 전류와 측정시의 기판 온도(절대온도)의 역수와의 관계를 나타내었다. 여기서는 간단함을 위해 측정시의 기판 온도의 역수에 1000을 곱한 수치 (1000/T)를 가로축으로 하고 있다.
구체적으로는 도 31에 도시된 바와 같이 기판 온도가 125℃인 경우에는 1aA/μm(1×10-18A/μm) 이하, 85℃인 경우에는 100zA/μm(1×10-19A/μm) 이하, 실온(27℃)인 경우에는 1zA/μm(1×10-21A/μm) 이하로 할 수 있다. 바람직하게는 125℃에서 0.1aA/μm(1×10-19A/μm) 이하로, 85℃에서 10zA/μm(1×10-20A/μm) 이하로, 실온에서 0.1zA/μm(1×10-22A/μm) 이하로 할 수 있다. 이러한 오프 전류값은 Si를 반도체막으로 이용한 트랜지스터에 비해 극히 작은 것임은 분명하다.
무엇보다 산화물 반도체막의 성막시에 수소나 수분이 막중에 혼입하지 않도록 성막실 외부로부터의 리크나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하여 스퍼터링 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들어, 스퍼터링 가스는 수분이 막중에 포함되지 않도록 노점 -70℃ 이하인 가스를 이용하는 것이 바람직하다. 또한, 타겟 자체에 수소나 수분 등의 불순물이 포함되어 있지 않도록, 고순도화된 타겟을 이용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체는 열처리에 의해 막중의 수분을 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체에 비해 수분의 방출 온도가 높으므로 바람직하게는 처음부터 수분이 포함되지 않은 막을 형성하는 것이 바람직하다.
또한, 산화물 반도체막 성막후에 650℃의 가열 처리를 수행한 시료 B의 트랜지스터에 대해 기판 온도와 전기적 특성의 관계에 대하여 평가했다.
측정에 이용한 트랜지스터는 채널 길이(L)가 3μm, 채널폭(W)이 10μm, Lov가 0μm, dW가 0μm이다. 아울러 Vds는 10V로 하였다. 아울러 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃에서 수행하였다. 여기서, 트랜지스터에 있어서, 게이트 전극과 한 쌍의 전극과의 중첩되는 폭을 Lov라 부르고, 산화물 반도체막과 한 쌍의 전극과의 중첩되지 않는 폭을 dW라 부른다.
도 32에 Ids(실선) 및 이동도(점선)의 Vgs 의존성을 나타내었다. 또한, 도 33(A)에 기판 온도와 문턱값 전압의 관계를, 도 33(B)에 기판 온도와 이동도의 관계를 나타내었다.
도 33(A)를 통해 기판 온도가 높을수록 문턱값 전압은 낮아지는 것을 알 수 있다. 아울러 그 범위는 -40℃~150℃에서 1.09V~-0.23V였다.
또한, 도 33(B)를 통해 기판 온도가 높을수록 이동도가 낮아지는 것을 알 수 있다. 아울러 그 범위는 -40℃~150℃에서 36cm2/Vs~32 cm2/Vs였다. 따라서, 상술한 온도 범위에서 전기적 특성의 변동이 작음을 알 수 있다.
상기와 같은 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에 의하면, 오프 전류를 1aA/μm 이하로 유지하면서, 이동도를 30 cm2/Vs 이상, 바람직하게는 40 cm2/Vs 이상, 보다 바람직하게는 60 cm2/Vs 이상으로 하여 LSI에서 요구되는 온 전류의 값을 만족시킬 수 있다. 예를 들어, L/W=33nm/40nm인 FET에서, 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12μA 이상의 온 전류를 흘릴 수 있다. 또한 트랜지스터의 동작에 요구되는 온도 범위에서도 충분한 전기적 특성을 확보할 수 있다. 이러한 특성에 의해, Si 반도체로 만들어지는 집적회로 내에 산화물 반도체로 형성되는 트랜지스터를 혼재시켜도 동작 속도를 희생하지 않고 새로운 기능을 갖는 집적회로를 실현할 수 있다.
(실시형태 2)
본 실시형태에서는 도 3에 도시된 구성을 그 일부에 갖는 반도체 장치의 제조 방법의 일례에 대하여 설명한다.
단, 기억소자가 갖는 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)는 실리콘 외에, 게르마늄, 실리콘 게르마늄, 단결정 탄화 실리콘 등의 반도체 재료를 사용할 수도 있다. 또한 예를 들어 실리콘을 사용한 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)는 실리콘 웨이퍼 등의 단결정 반도체 기판, SOI법에 의해 제조된 실리콘 박막, 기상성장법에 의해 제조된 실리콘 박막 등을 이용하여 형성할 수 있다.
본 실시형태에서는, 먼저 도 8(A)에 도시된 바와 같이 기판(100) 상에 절연막(101)과, 섬형의 단결정 반도체막(103n) 및 반도체막(103p)을 형성한다.
기판(100)으로 사용할 수 있는 소재에 큰 제한은 없으나 적어도, 후의 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 기판(100)으로는 퓨전법이나 플로트법으로 제조되는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판 등을 사용할 수 있다. 유리 기판으로서는, 후의 가열 처리의 온도가 높은 경우에는 변형점이 730℃ 이상인 것을 사용하는 것이 좋다.
본 실시형태에서는 단결정 실리콘의 반도체 기판을 기판(100)으로 사용한다. 단결정의 반도체 기판은 유리 기판보다 표면의 평탄성이 높다. 따라서, 기판의 굴곡에 의해 절연막이나 도전막 등의 두께가 불균일해지는 것을 방지할 수 있으므로 트랜지스터 등의 반도체소자를 미세화시켜도 반도체소자의 전기적 특성을 균일하게 할 수 있다.
절연막(101)은 산화실리콘, 질화산화실리콘, 산화질화실리콘, 질화실리콘 등의 절연성을 갖는 재료를 이용하여 형성한다. 절연막(101)은 단수의 절연막을 사용한 것일 수도, 복수의 절연막을 적층하여 사용한 것일 수도 있다.
예를 들어 산화실리콘을 절연막(101)으로서 사용하는 경우, 절연막(101)은 실란과 산소, TEOS(테트라에톡시실란)과 산소 등의 혼합 가스를 사용하고, 열 CVD, 플라즈마 CVD, 상압(atmospheric pressure) CVD, 바이어스 ECRCVD 등의 기상성장법에 의해 형성할 수 있다. 이 경우, 절연막(101)의 표면을 산소 플라즈마 처리로 치밀화할 수도 있다. 또한, 질화실리콘을 절연막(101)으로서 사용하는 경우, 실란과 암모니아의 혼합 가스를 사용하고, 플라즈마 CVD 등의 기상성장법에 의해 형성할 수 있다. 또한, 질화산화실리콘을 절연막(101)으로서 사용하는 경우, 실란과 암모니아의 혼합 가스, 또는 실란과 산화질소의 혼합 가스를 사용하고 플라즈마 CVD 등의 기상성장법에 의해 형성할 수 있다.
또 절연막(101)으로서, 유기 실란가스를 이용하여 화학 기상성장법에 의해 제조되는 산화실리콘을 사용할 수도 있다. 유기 실란가스로서는 규산 에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
또한, 기판(100)이 단결정 실리콘의 반도체 기판인 경우, 기판(100)의 표면을 산화시킴으로써 얻어지는 산화막으로 절연막(101)을 구성할 수도 있다. 상기 산화막을 형성하기 위한 열산화 처리는 드라이 산화일 수도 있으나, 할로겐을 포함한 가스를 첨가한 산화분위기중에서 수행할 수도 있다. 할로겐을 포함한 가스로서는 HCl, HF, NF3, HBr, Cl, ClF, BCl3, F, Br2 등에서 선택된 일종 또는 복수종의 가스를 사용할 수 있다.
예를 들어 HCl를 사용하는 경우, 산소에 대해 HCl를 0.5~10 체적%(바람직하게는 3 체적%)의 비율로 포함하는 분위기중에서 700℃ 이상의 온도에서 열처리를 수행한다. 950℃ 이상 1100℃ 이하의 가열 온도로 열산화를 수행할 수 있다. 처리 시간은 0.1~6시간, 바람직하게는 0.5~1시간일 수 있다. 형성되는 절연막(101)의 두께는 15nm~1100nm(바람직하게는 60nm~300nm), 예를 들어 150nm로 할 수 있다.
이 할로겐을 포함하는 분위기에서의 열산화 처리에 의해 절연막(101)에 할로겐을 포함시킬 수 있다. 할로겐 원소를 1×1017atoms/cm3 ~ 5×1020atoms/cm3의 농도로 절연막(101)에 포함시킴으로써 금속 등의 불순물을 절연막(101)이 포획하므로, 후에 형성되는 반도체막(103n) 및 반도체막(103p)의 오염을 방지할 수 있다. 예를 들어, 염소의 작용에 의해, 금속 등의 불순물이 휘발성의 염화물이 되어 기상중으로 탈리되어 반도체막(103n) 및 반도체막(103p)으로부터 제거된다.
또한, 본 실시형태에서는 반도체막(103n) 및 반도체막(103p)이 단결정의 실리콘인 경우를 예로 들어 기억소자가 갖는 트랜지스터의 제조 방법에 대하여 이하에 설명한다. 아울러 구체적인 단결정의 반도체막(103n) 및 반도체막(103p)의 제조 방법의 일례에 대하여 간단히 설명한다. 우선, 단결정 실리콘의 반도체 기판인 본드 기판에, 전계로 가속된 이온으로 이루어지는 이온 빔을 주입하고, 본드 기판의 표면으로부터 일정한 깊이의 영역에, 결정 구조가 흐트러져 국소적으로 취약화된 취하층(fragile layer)을 형성한다. 취하층이 형성되는 영역의 깊이는 이온 빔의 가속 에너지와 이온 빔의 입사각에 의해 조절할 수 있다. 그리고, 본드 기판과 표면에 절연막이 형성된 기판(100)을, 이 둘 사이에 상기 절연막을 두고 합착시킨다. 합착은, 본드 기판과 기판(100)을 중첩시킨 후, 본드 기판과 기판(100)의 일부에 1N/cm2 이상 500N/cm2 이하, 바람직하게는 11N/cm2 이상 20N/cm2 이하 정도의 압력을 가한다. 압력을 가하면 그 부분부터 본드 기판과 절연막(101)이 접합을 시작하고 최종적으로는 밀착된 면 전체가 접합된다. 이어서, 가열 처리를 수행함으로써, 취하층에 존재하는 미소 보이드들이 결합하여 미소 보이드의 체적이 증대된다. 그 결과, 취하층에서 본드 기판의 일부인 단결정 반도체막이 본드 기판으로부터 분리된다. 상기 가열 처리의 온도는 기판(100)의 변형점을 넘지 않는 온도로 한다. 그리고, 상기 단결정 반도체막을 에칭 등에 의해 원하는 형상으로 가공함으로써 반도체막(103n) 및 반도체막(103p)을 형성할 수 있다.
본 실시형태에서는 단결정 실리콘의 반도체 기판인 기판(100)에 산소 분위기중에서 950℃의 온도로 가열 처리를 실시함으로써 기판(100) 상에 막 두께 400nm의 산화실리콘막을 형성한다. 이어서, 산화실리콘막 상에 플라즈마 CVD에 의해 막 두께 50nm의 질화산화실리콘막을 형성한다. 한편, 단결정 실리콘의 반도체 기판인 본드 기판에, 산소에 HCl를 포함시킨 분위기중에서 950℃의 온도로 가열 처리를 수행함으로써, 본드 기판 상에 막 두께 100nm의 산화실리콘막을 형성한다. 그리고, 상기 기판(100)과 본드 기판을, 기판(100) 상의 질화산화실리콘막과 본드 기판 상의 산화실리콘막이 서로 접촉하도록 합착시킨다. 그리고, 취하층에서 본드 기판의 일부인 단결정의 반도체막을 본드 기판으로부터 분리시킨다. 따라서, 본 실시형태에서는 절연막(101)이, 기판(100)측부터 차례로, 막 두께 400nm의 산화실리콘막, 막 두께 50nm의 질화산화실리콘막, 막 두께 100nm의 산화실리콘막이 적층된 구성을 갖는다.
반도체막(103n) 및 반도체막(103p)에는 문턱값 전압을 제어하기 위해 붕소, 알루미늄, 갈륨 등의 p형의 도전성을 부여하는 불순물 원소, 또는 인, 비소 등의 n형의 도전성을 부여하는 불순물 원소를 첨가할 수도 있다. 문턱값 전압을 제어하기 위한 불순물 원소의 첨가는, 패터닝하기 전의 반도체막에 대해 수행할 수도 있고, 패터닝 후에 형성된 반도체막(103n) 및 반도체막(103p)에 대해 수행할 수도 있다. 또한, 문턱값 전압을 제어하기 위한 불순물 원소의 첨가를 본드 기판에 대해 수행할 수도 있다. 또는, 불순물 원소의 첨가를, 문턱값 전압을 대략적으로 조정하기 위해 본드 기판에 대해 수행한 다음 문턱값 전압을 미조정하기 위해 패터닝전의 반도체막에 대해서 또는 패터닝에 의해 형성된 반도체막(103n) 및 반도체막(103p)에 대해서도 수행할 수도 있다.
아울러 본 실시형태에서는 단결정의 반도체막을 이용하는 예에 대하여 설명하였으나, 본 발명은 이 구성에 한정되지 않는다. 예를 들어, 절연막(101) 상에 기상성장법을 이용하여 형성된 다결정의 반도체막을 이용할 수도 있고, 기상성장법을 이용하여 형성된 반도체막을 공지의 기술에 의해 결정화시켜 다결정의 반도체막을 형성할 수도 있다. 공지의 결정화 방법으로는 레이저광을 이용한 레이저 결정화법, 촉매 원소를 이용하는 결정화법이 있다. 또는, 촉매 원소를 이용하는 결정화법과 레이저 결정화법을 조합하여 이용할 수도 있다. 또한, 석영 기판과 같은 내열성이 뛰어난 기판을 사용하는 경우, 전열로를 이용한 열결정화 방법, 적외광을 이용한 램프 어닐링 결정화법, 촉매 원소를 이용하는 결정화법, 950℃ 정도의 고온 어닐링법을 이용한 결정화법을 이용할 수도 있다.
이어서 도 8(B)에 도시된 바와 같이 반도체막(103n) 및 반도체막(103p) 상에 게이트 절연막(104n) 및 게이트 절연막(104p)을 각각 형성한 후, 반도체막(103n)과 중첩되는 위치에서 게이트 절연막(104n) 상에 게이트 전극(105n)을, 반도체막(103p)과 중첩되는 위치에서 게이트 절연막(104p) 상에 게이트 전극(105p)을 형성한다. 그리고, 게이트 전극(105n) 및 게이트 전극(105p)을 마스크로 하여 하나의 도전성을 부여하는 불순물 원소를 반도체막(103n) 및 반도체막(103p)에 첨가한다. 구체적으로는, 먼저 반도체막(103n)을 덮도록 마스크를 형성한 후, 반도체막(103p)에, p형의 도전성을 부여하는 불순물 원소를 첨가한다. 상기 불순물 원소의 첨가에 의해, 반도체막(103p)에는 게이트 전극(105p)과 중첩되는 제1 영역(114)과, 제1 영역(114)을 사이에 갖는 저농도 불순물 영역(117a) 및 저농도 불순물 영역(118a)이 형성된다. 이어서, 반도체막(103p)을 덮도록 마스크를 형성한 후, 반도체막(103n)에, n형의 도전성을 부여하는 불순물 원소를 첨가한다. 상기 불순물 원소의 첨가에 의해, 반도체막(103n)에는 게이트 전극(105n)과 중첩되는 제1 영역(108)과, 제1 영역(108)을 사이에 갖는 저농도 불순물 영역(111a) 및 저농도 불순물 영역(112a)이 형성된다.
게이트 절연막(104n) 및 게이트 절연막(104p)은 고밀도 플라즈마 처리, 열산화 처리 등을 수행하여 반도체막(103n) 및 반도체막(103p)의 표면을 산화 또는 질화시킴으로써 형성할 수 있다. 게이트 절연막(104n) 및 게이트 절연막(104p)의 두께는, 예를 들어 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
본 실시형태에서는, 산소 분위기중에서 25분간 950℃에서 가열 처리를 수행한 후, 질소 분위기중에서 1시간 950℃에서 가열 처리를 수행함으로써 반도체막(103n) 및 반도체막(103p)의 표면을 열산화하여 막 두께 15nm의 산화실리콘막으로 구성되는 게이트 절연막(104n) 및 게이트 절연막(104p)을 형성한다.
고밀도 플라즈마 처리를 이용하는 경우에는, 예를 들어 He, Ar, Kr, Xe 등의 희가스와 산소, 산화질소, 암모니아, 질소 등의 혼합 가스를 이용한다. 이 경우, 플라즈마의 여기를 마이크로파의 도입에 의해 수행함으로써 저전자 온도로 고밀도의 플라즈마를 생성할 수 있다. 이러한 고밀도의 플라즈마로 생성된 산소 라디칼(OH라디칼을 포함하는 경우도 있음)이나 질소 라디칼(NH라디칼을 포함하는 경우도 있음)에 의해 반도체막의 표면을 산화 또는 질화시킴으로써 1~20nm, 바람직하게는 5~10nm의 절연막을 반도체막에 접촉하도록 형성할 수 있다. 예를 들어, 아산화질소(N2O)를 Ar로 1~3배(유량비)로 희석하고 10Pa~30Pa의 압력으로 3kW~5kW의 마이크로파(2.45GHz) 전력을 인가하여 반도체막(103n) 및 반도체막(103p)의 표면을 산화 또는 질화시킨다. 이 처리에 의해 1nm~10nm(바람직하게는 2nm~6nm)의 절연막을 형성한다. 나아가 아산화질소(N2O)와 실란(SiH4)을 도입하고, 10Pa~30Pa의 압력에서 3kW~5kW의 마이크로파(2.45GHz) 전력을 인가하여 기상성장법에 의해 산화질화실리콘막을 형성함으로써 게이트 절연막을 형성한다. 고상 반응과 기상성장법에 의한 반응을 조합함으로써 계면준위 밀도가 낮고 절연내압이 우수한 게이트 절연막을 형성할 수 있다.
상술한 고밀도 플라즈마 처리에 의한 반도체막의 산화 또는 질화는 고상 반응으로 진행되므로 게이트 절연막(104n) 및 게이트 절연막(104p)과 반도체막(103n) 및 반도체막(103p)과의 계면준위 밀도를 지극히 낮출 수 있다. 또한 고밀도 플라즈마 처리에 의해 반도체막(103n) 및 반도체막(103p)을 직접 산화 또는 질화시킴으로써, 형성되는 절연막의 두께의 불균일을 억제할 수 있다. 또한 반도체막이 결정성을 갖는 경우, 고밀도 플라즈마 처리를 이용하여 반도체막의 표면을 고상 반응으로 산화시킴으로써 결정입계에서만 산화가 빠르게 진행되는 것을 억제하여 균일성이 좋고 계면준위 밀도가 낮은 게이트 절연막을 형성할 수 있다. 고밀도 플라즈마 처리에 의해 형성된 절연막을, 게이트 절연막의 일부 또는 전부에 포함하여 형성되는 트랜지스터는 전기적 특성의 불균일을 억제할 수 있다.
또한, 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 산화실리콘, 질화산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 또는 산화탄탈륨, 산화이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)) 등을 포함하는 막을 단층으로, 또는 적층시킴으로써 게이트 절연막을 형성할 수도 있다.
아울러 본 명세서에서 산화질화물은 그 조성으로서 질소보다 산소의 함유량이 많은 물질이며, 또한, 질화산화물은 그 조성으로서 산소보다 질소의 함유량이 많은 물질을 의미한다.
게이트 전극(105n) 및 게이트 전극(105p)은, 게이트 절연막(104n) 및 게이트 절연막(104p)을 덮도록 도전막을 형성한 후 이 도전막을 소정의 형상으로 가공(패터닝)함으로써 형성할 수 있다. 상기 도전막의 형성에는 CVD법, 스퍼터링법, 증착법, 스핀코트법 등을 이용할 수 있다. 또한, 도전막은, 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등을 사용할 수 있다. 상기 금속을 주성분으로 하는 합금을 사용할 수도 있고 상기 금속을 포함하는 화합물을 사용할 수도 있다. 또는 반도체막에 도전성을 부여하는 인 등의 불순물 원소를 도핑한, 다결정 실리콘 등의 반도체를 이용하여 형성할 수도 있다.
아울러 게이트 전극(105n) 및 게이트 전극(105p)은 단층의 도전막으로 구성될 수도 있고 적층된 복수의 도전막으로 구성될 수도 있다.
2개의 도전막의 조합으로서, 첫번째층에 질화탄탈륨 또는 탄탈륨을, 두번째층에 텅스텐을 사용할 수 있다. 상기한 예 이외에도, 질화텅스텐과 텅스텐, 질화몰리브덴과 몰리브덴, 알루미늄과 탄탈륨, 알루미늄과 티타늄 등을 들 수 있다. 텅스텐이나 질화탄탈륨은 내열성이 높으므로 2층의 도전막을 형성한 후의 공정에서 열활성화를 목적으로 가열 처리를 수행할 수 있다. 또한, 2층의 도전막의 조합은, 예를 들어, n형의 도전성을 부여하는 불순물 원소가 도핑된 실리콘과 니켈 실리사이드, n형의 도전성을 부여하는 불순물 원소가 도핑된 실리콘과 텅스텐 실리사이드 등으로 할 수도 있다.
3개의 도전막을 적층하는 3층 구조의 경우에는 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하는 것이 바람직하다.
또한, 게이트 전극(105n) 및 게이트 전극(105p)에 산화인듐, 산화인듐 산화주석 혼합물, 산화인듐 산화아연 혼합물, 산화아연, 산화아연 알루미늄, 산질화아연 알루미늄, 또는 산화아연 갈륨 등의 투광성을 갖는 산화물 도전막을 사용할 수도 있다.
본 실시형태에서는, 막 두께 30nm 정도의 질화탄탈륨 상에 막 두께 170nm 정도의 텅스텐을 적층한 게이트 전극(105n) 및 게이트 전극(105p)를 이용한다.
아울러 마스크를 사용하지 않고, 액적 토출법을 이용하여 선택적으로 게이트 전극(105n) 및 게이트 전극(105p)을 형성할 수도 있다. 액적 토출법은 소정의 조성물을 포함하는 액적을 미세한 홀을 통해 토출 또는 분출시킴으로써 소정의 패턴을 형성하는 방법을 의미하며 잉크젯법 등이 그 범주에 포함된다.
또한, 게이트 전극(105n) 및 게이트 전극(105p)은 도전막을 형성한 후 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 이용하고 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절함으로써, 원하는 테이퍼 형상을 갖도록 에칭할 수 있다. 또한, 테이퍼 형상은, 마스크의 형상에 의해서도 각도 등을 제어할 수 있다. 아울러 에칭용 가스로서는 염소, 염화붕소, 염화실리콘 또는 사염화탄소 등의 염소계 가스, 사불화탄소, 불화황 또는 불화질소 등의 불소계 가스 또는 산소를 적절히 사용할 수 있다.
이어서, 게이트 절연막(104n) 및 게이트 절연막(104p)과, 게이트 전극(105n) 및 게이트 전극(105p)을 덮도록 절연막을 형성한 후 에칭 등에 의해 상기 절연막의 형상을 가공함으로써 도 8(C)에 도시된 바와 같이, 사이드 월(170n)을 게이트 전극(105n)의 측부에, 사이드 월(170p)을 게이트 전극(105p)의 측부에 각각 형성한다. 본 실시형태에서는 막 두께 100nm의 산화질화실리콘막과 막 두께 200nm의 산화실리콘막이 차례로 적층된 절연막을, 게이트 전극(105n) 및 게이트 전극(105p)을 덮도록 형성한 후 드라이 에칭에 의해 그 형상을 가공함으로써 사이드 월(170n) 및 사이드 월(170p)을 형성한다.
아울러 상기 에칭에 의해 게이트 절연막(104n) 중 사이드 월(170n) 하부를 제외한 부분이 제거되고 또한 게이트 절연막(104p) 중 사이드 월(170p) 하부를 제외한 부분이 제거된다.
이어서 도 8(D)에 도시된 바와 같이, 게이트 전극(105n) 및 게이트 전극(105p)과 사이드 월(170n) 및 사이드 월(170p)을 마스크로 하여 하나의 도전성을 부여하는 불순물 원소를 반도체막(103n) 및 반도체막(103p)에 첨가한다. 구체적으로는, 우선, 반도체막(103n)을 덮도록 마스크를 형성한 후, p형의 도전성을 부여하는 불순물 원소를 반도체막(103p)에 첨가한다. 상기 불순물 원소의 첨가에 의해, 일부의 저농도 불순물 영역(117a) 및 저농도 불순물 영역(118a)에 불순물이 더 첨가되어, 게이트 전극(105p)과 중첩되는 제1 영역(114)과, 사이드 월(170p)과 중첩됨과 아울러 제1 영역(114)을 사이에 갖는 제3 영역(117) 및 제3 영역(118)과, 제1 영역(114), 제3 영역(117) 및 제3 영역(118)을 사이에 갖는 제2 영역(115) 및 제2 영역(116)이 반도체막(103p)에 형성된다. 이어서, 반도체막(103p)을 덮도록 마스크를 형성한 후, n형의 도전성을 부여하는 불순물 원소를 반도체막(103n)에 첨가한다. 상기 불순물 원소의 첨가에 의해, 일부의 저농도 불순물 영역(111a) 및 저농도 불순물 영역(112a)에 불순물이 더 첨가되어, 게이트 전극(105n)과 중첩되는 제1 영역(108)과, 사이드 월(170n)과 중첩됨과 아울러 제1 영역(108)을 사이에 두는 제3 영역(111) 및 제3 영역(112)과, 제1 영역(108), 제3 영역(111) 및 제3 영역(112)을 사이에 두는 제2 영역(109) 및 제2 영역(110)이 반도체막(103n)에 형성된다.
제3 영역(117) 및 제3 영역(118)은 사이드 월(170p)과 중첩됨으로써 제2 영역(115) 및 제2 영역(116)보다 p형의 도전성을 부여하는 불순물 원소의 농도가 낮다. 또한, 제3 영역(111) 및 제3 영역(112)은 사이드 월(170n)과 중첩됨으로써 제2 영역(109) 및 제2 영역(110)보다 n형의 도전성을 부여하는 불순물 원소의 농도가 낮다.
아울러 본 실시형태에서는 첫번째의 불순물의 첨가에 의해 저농도 불순물 영역(111a) 및 저농도 불순물 영역(112a)과 저농도 불순물 영역(117a) 및 저농도 불순물 영역(118a)을 형성하고 난 후, 두번째의 불순물의 첨가를 수행함으로써 LDD 영역으로 기능하는 제3 영역(111) 및 제3 영역(112)과 제3 영역(117) 및 제3 영역(118)을 형성하였으나, 본 발명의 일 태양은 이 구성에 한정되지 않는다. 예를 들어 상기 첫번째의 불순물의 첨가를 수행하지 않고 두번째의 불순물의 첨가를, 사이드 월(170n) 및 사이드 월(170p)의 하부로 불순물이 돌아서 들어갈 수 있는 조건으로 수행함으로써, LDD 영역으로 기능하는 제3 영역(111) 및 제3 영역(112)과 제3 영역(117) 및 제3 영역(118)을 형성할 수도 있다. 또한, 상기 첫번째의 불순물의 첨가를 수행하지 않고, 아울러 두번째의 불순물의 첨가를, 사이드 월(170n) 및 사이드 월(170p)의 하부로 불순물이 들어가기 어려운 조건에서 수행함으로써, 제1 영역(108)과 제2 영역(109) 및 제2 영역(110)과의 사이에, 또는 제1 영역(114)과 제2 영역(115) 및 제2 영역(116)과의 사이에 오프셋(offset) 영역을 마련할 수도 있다. 오프셋(offset) 영역의 불순물 농도는 제1 영역(108) 또는 제1 영역(114)과 동일한 정도인 것이 바람직하다.
이어서, 도 8(E)에 도시된 바와 같이, 반도체막(103n) 및 반도체막(103p)과, 게이트 전극(105n) 및 게이트 전극(105p)과, 사이드 월(170p) 및 사이드 월(170n)과, 절연막(101)을 덮도록 절연막(119)을 형성한다.
구체적으로, 절연막(119)은 산화실리콘, 질화실리콘, 질화산화실리콘, 산화질화실리콘, 질화알루미늄, 질화산화알루미늄 등의 무기의 절연막을 사용할 수 있다. 특히, 유전율이 낮은(low-k) 재료를 절연막(119)에 사용함으로써 각종 전극이나 배선의 중첩에 기인하는 용량을 충분히 줄일 수 있게 되어 바람직하다. 아울러 절연막(119)에, 상기 재료를 이용한 다공성의 절연막을 적용할 수도 있다. 다공성의 절연막은 밀도가 높은 절연막과 비교하여 유전율이 저하되므로 전극이나 배선에 기인하는 기생 용량을 더욱 감소시킬 수 있다.
또한, 절연막(119)은, 유기 실란을 이용하여 화학 기상성장법에 의해 제조되는 산화실리콘막을 사용할 수도 있다. 유기 실란으로서는, 규산 에틸(TEOS:Si(OC2H5)4), 트리메틸실란(TMS:(CH3)3SiH), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등을 사용할 수 있다. 물론, 모노실란, 디실란 또는 트리실란 등의 무기 실란을 이용하여 산화실리콘, 산화질화실리콘, 질화실리콘, 질화산화실리콘 등을 형성할 수도 있다.
본 실시형태에서는, 절연막(119)으로서 막 두께 500nm의 산화질화실리콘막을 사용한다. 아울러 본 실시형태에서는 절연막(119)이 단층의 절연막으로 구성된 경우를 예시하였으나, 절연막(119)은 적층된 복수의 절연막으로 구성될 수도 있다.
이어서, 절연막(119)의 표면에 평탄화 처리를 실시한 후, 도 9(A)에 도시된 바와 같이 절연막(119) 상에 절연막(173)과 산화물 반도체막(142b)을 차례로 적층하도록 형성한다.
아울러 후에 형성되는 트랜지스터(121)의 전기적 특성의 편차를 억제하기 위해서는 산화물 반도체막(142b)의 표면은 높은 평탄성을 갖는 것이 바람직하다. 그리고, 산화물 반도체막(142b)의 평탄성을 높이기 위해서는 절연막(173)의 표면이 높은 평탄성을 확보하고 있는 것이 바람직하다. 그러나, 절연막(173)과 산화물 반도체막(142b)의 계면 근방에 수소 등의 불순물이 혼입하는 것을 막기 위해서는 절연막(173)을 형성한 후 절연막(173)을 대기에 노출시키지 않고 연속적으로 산화물 반도체막(142b)을 형성하는 것이 바람직하다. 따라서, 본 실시형태와 같이, 절연막(173) 아래에 위치하는 절연막(119)의 표면에 평탄화 처리를 실시해 둠으로써 절연막(173)의 표면에 평탄화 처리를 실시하지 않아도 절연막(173)의 표면의 평탄성을 확보할 수 있다. 그리고, 절연막(173)의 표면의 평탄성을 확보하면서 절연막(173)과 산화물 반도체막(142b)의 연속 성막을 실현할 수 있다.
절연막(119)의 평탄화 처리는 화학적 기계 연마법(Chemical Mechanical Polishing: CMP법), 액체 제트 연마법 등의 연마 처리, 드라이 에칭 또는 웨트 에칭 등의 에칭 처리, 또는 연마 처리와 에칭 처리를 조합하여 수행할 수 있다.
본 실시형태에서는 CMP법을 이용하여 절연막(119)에 평탄화 처리를 실시하는 경우에 대하여 설명한다. 절연막(119)의 평탄화 처리는 예를 들어 폴리우레탄지의 연마포를 사용하고, 슬러리는 실리카계 슬러리(입경 60nm), 슬러리 유량 100ml/min 이상 500ml/min 이하, 연마압 0.005MPa 이상 0.08MPa 이하, 스핀들 회전수 20rpm 이상 50rpm 이하, 테이블 회전수 20rpm 이상 50rpm 이하로 수행할 수 있다.
본 실시형태에서는 상기 CMP법에 의한 연마 후의 절연막(119)의 두께를 300nm로 한다.
또한, 절연막(173)은 스퍼터링법, CVD법 등에 의해 형성한다. 절연막(173)은 열이 가해짐으로써 산소가 탈리되는 절연막인 것이 바람직하다. 열이 가해짐으로써 산소가 탈리되는 절연막으로는, 화학양론적 조성비를 만족하는 산소보다 많은 산소를 포함하는 절연막을 사용하는 것이 바람직하다. 열이 가해짐으로써 산소가 탈리되는 절연막은, 가열 처리시에 산소가 탈리됨으로써, 후에 형성되는 산화물 반도체막에 산소를 확산(또는 공급)시킬 수 있다. 절연막(173)으로서는 예를 들어, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 산화갈륨, 산화하프늄, 산화이트륨 등을 사용할 수 있다. 스퍼터링법을 이용하여 절연막(173)을 형성함으로써, 열이 가해짐으로써 산소가 쉽게 탈리되는 절연막을 구현할 수 있어 바람직하다. 절연막(173)은 단수의 절연막으로 구성될 수도, 적층된 복수의 절연막으로 구성될 수도 있다.
절연막(173)은 50nm이상 800nm이하, 바람직하게는 200nm이상 500nm이하로 한다. 절연막(173)을 두껍게 형성함으로써 절연막(173)으로부터 방출되는 산소의 양을 증가시킬 수 있을 뿐 아니라 절연막(173) 및 후에 형성되는 산화물 반도체막(142b)과의 계면에서의 계면준위를 감소시킬 수 있게 된다.
본 실시형태에서는 스퍼터링법을 이용하여 형성한 두께 200nm의 산화실리콘막을 절연막(173)으로 사용한다. 절연막(173)을 스퍼터링법에 의해 형성하는 경우에는 성막 가스로서 산소 가스, 또는 산소 및 희가스의 혼합 가스 등을 사용할 수 있다. 또한, 성막 가스중의 산소량을 높임으로써 절연막(173)에 포함되는 산소의 양을 증가시킬 수 있으므로 바람직하다. 대표적으로는, 성막 가스중의 산소 농도를 6% 이상 100% 이하로 할 수 있다.
절연막(173)으로서 산화실리콘막을 형성하는 경우, 석영(바람직하게는 합성 석영)을 타겟으로 사용하고, 기판 온도 30℃ 이상 450℃ 이하(바람직하게는 70℃ 이상 200℃ 이하), 타겟과 기판 사이의 거리(T-S간 거리)를 20mm 이상 400mm 이하(바람직하게는 40mm 이상 200mm 이하), 압력을 0.1Pa 이상 4Pa 이하(바람직하게는 0.2Pa 이상 1.2Pa 이하), 고주파 전원을 0.5kW 이상 12kW 이하(바람직하게는 1kW 이상 5kW 이하), 성막 가스중의 O2/(O2＋Ar) 비율을 1% 이상 100% 이하(바람직하게는 6% 이상 100% 이하)로 하고 RF스퍼터링법을 이용하는 것이 바람직하다. 아울러 석영(바람직하게는 합성 석영) 타겟 대신에 실리콘 타겟을 사용할 수도 있다. 아울러 성막 가스로서는 산소만을 사용할 수도 있다.
상기 산화물 반도체막(142b)의 두께는 2nm 이상 200nm 이하, 바람직하게는 3nm 이상 50nm 이하, 더욱 바람직하게는 3nm 이상 20nm 이하로 한다. 산화물 반도체막은, 산화물 반도체를 타겟으로 사용하고 스퍼터링법에 의해 성막한다. 또한, 산화물 반도체막은, 희가스(예를 들어 아르곤) 분위기하, 산소 분위기하, 또는 희가스(예를 들어 아르곤) 및 산소 혼합 분위기하에서 스퍼터링법에 의해 형성할 수 있다.
아울러 산화물 반도체막을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 수행하여 절연막(173)의 표면에 부착된 먼지를 제거하는 것이 바람직하다. 역스퍼터링은, 타겟측에 전압을 인가하지 않고 아르곤 분위기하에서 기판측에 RF전원을 이용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법을 가리킨다. 아울러 아르곤 분위기 대신에 질소, 헬륨 등을 사용할 수도 있다. 또한, 아르곤 분위기에 산소, 아산화질소 등을 부가한 분위기에서 수행할 수도 있다. 또한, 아르곤 분위기에 염소, 사불화탄소 등을 부가한 분위기에서 수행할 수도 있다.
산화물 반도체막에는 상술한 바와 같은 재료를 사용할 수 있다. 본 실시형태에서는 In(인듐), Ga(갈륨) 및 Zn(아연)를 포함하는 타겟을 이용한 스퍼터링법에 의해 얻어지는 두께 20nm의 In-Ga-Zn계 산화물 반도체의 박막을 산화물 반도체막으로서 사용한다. 상기 타겟으로서 예를 들어, In2O3:Ga2O3:ZnO=1:1:1［mol수비］의 조성비를 갖는 타겟을 이용한다. 또한, In2O3:Ga2O3:ZnO=1:1:2［mol수비］의 조성비를 갖는 타겟, 또는 In2O3:Ga2O3:ZnO=1:1:4［mol수비］를 갖는 타겟을 사용할 수 있다. 또한, In, Ga 및 Zn을 포함하는 타겟의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 미만이다. 충전율이 높은 타겟을 사용함으로써 성막한 산화물 반도체막은 치밀한 막이 된다.
아울러 산화물 반도체로서 In-Zn계 산화물 반도체의 재료를 사용하는 경우, 사용하는 타겟의 조성비는 원자수비로 In:Zn=50:1~1:2(몰수비로 환산하면 In2O3:ZnO=25:1~1:4), 바람직하게는 In:Zn=20:1~1:1(몰수비로 환산하면 In2O3:ZnO=10:1~1:2), 더욱 바람직하게는 In:Zn=1.5:1~15:1(몰수비로 환산하면 In2O3:ZnO=3:4~15:2)로 한다. 예를 들어, In-Zn계 산화물 반도체의 형성에 사용하는 타겟은 원자수비가 In:Zn:O=X:Y:Z일 때, Z＞1.5X＋Y로 한다. Zn의 비율을 상기 범위로 함으로써 이동도의 향상을 실현할 수 있다.
또한, 산화물 반도체로서 In-Sn-Zn계 산화물 반도체의 재료를 사용하는 경우, 사용하는 타겟의 조성비는 In:Sn:Zn의 원자수비를 1:2:2, 2:1:3, 1:1:1 또는 4:9:7로 할 수 있다.
본 실시형태에서는 감압 상태로 유지된 처리실 내에 기판을 지지시키고 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고 상기 타겟을 이용하여 산화물 반도체막을 성막한다. 성막시에, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 할 수도 있다. 기판을 가열하면서 성막함으로써, 성막된 산화물 반도체막에 포함되는 불순물 농도를 감소시킬 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 처리실 내의 잔류 수분을 제거하기 위해서는 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단은 터보 펌프에 콜드 트랩을 부가한 것을 사용할 수도 있다. 크라이오펌프를 이용하여 처리실을 배기하면 예를 들어 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되므로 이 처리실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 감소시킬 수 있다.
성막 조건의 일례로는, 기판과 타겟 사이의 거리 100mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 아르곤과 산소의 유량비가 30sccm/15sccm인 분위기하의 조건이 적용된다. 아울러 펄스 직류(DC) 전원을 이용하면 성막시에 발생하는 먼지를 경감시킬 수 있고 막 두께 분포도 균일해지므로 바람직하다.
또한, 스퍼터링 장치의 처리실의 리크 레이트를 1×10-10 Pa·m3/초 이하로 함으로써, 스퍼터링법에 의한 성막 도중에 산화물 반도체막으로 알칼리 금속, 수소화물 등의 불순물이 혼입되는 것을 감소시킬 수 있다. 또한, 배기계로서 상술한 흡착형의 진공 펌프를 이용함으로써 배기계로부터의 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기 또는 수소화물 등의 불순물의 역류를 감소시킬 수 있다.
또한, 타겟의 순도를 99.99% 이상으로 함으로써 산화물 반도체막에 혼입되는 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기 또는 수소화물 등을 감소시킬 수 있다. 또한, 상기 타겟을 이용함으로써 산화물 반도체막에서 리튬, 나트륨, 칼륨 등의 알칼리 금속의 농도를 감소시킬 수 있다.
아울러 산화물 반도체막에 수소, 수산기 및 수분이 가능한 한 포함되지 않도록 하기 위해, 성막의 사전 처리로서 스퍼터링 장치의 예비 가열실에서, 절연막(173)까지 형성된 기판(100)을 예비 가열하여 기판(100) 상에 형성된 각종 절연막 및 도전막에 흡착된 수분 또는 수소 등의 불순물을 탈리하여 배기시키는 것이 바람직하다. 아울러 예비 가열의 온도는 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비 가열실에 마련하는 배기 수단은 크라이오펌프가 바람직하다. 아울러 이 예비 가열의 처리는 생략할 수도 있다. 또한 이 예비 가열은, 후에 이루어지는 절연막(143a)의 형성전에도 동일하게 수행할 수도 있다.
아울러 스퍼터링 등으로 성막된 산화물 반도체막에는 불순물로서의 수분 또는 수소(수산기를 포함함)가 다량으로 포함되어 있을 수 있다. 수분 또는 수소는 도너 준위를 형성하기 쉬우므로 산화물 반도체의 입장에서는 불순물이다. 이에, 본 발명의 일 태양에서는 산화물 반도체막(142b) 내의 수분 또는 수소 등의 불순물을 감소(탈수화 또는 탈수소화)시키기 위해, 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 이용하여 측정했을 경우의 수분량이 20ppm(노점 환산으로 -55℃ 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 분위기하에서 산화물 반도체막(142b)에 가열 처리를 실시한다.
산화물 반도체막(142b)에 가열 처리를 실시함으로써 산화물 반도체막(142b)중의 수분 또는 수소를 탈리시킬 수 있다. 구체적으로는 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만의 온도로 가열 처리를 수행할 수 있다. 예를 들어, 500℃, 3분간 이상 6분간 이하 정도로 수행할 수 있다. 가열 처리에 RTA법을 이용하면 단시간에 탈수화 또는 탈수소화를 수행할 수 있으므로 유리 기판의 변형점을 초과하는 온도에서도 처리할 수 있다.
본 실시형태에서는 가열 처리 장치 중 하나인 전기로를 이용한다.
아울러 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 구비할 수도 있다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프에서 나오는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 가열 처리를 수행하는 장치이다. 기체로는 아르곤 등의 희가스, 또는 가열 처리에 의해 피처리물과 반응하지 않는 질소와 같은 불활성 기체가 사용된다.
가열 처리에서는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에 수분 또는 수소 등이 포함되지 않는 것이 바람직하다. 또는 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
아울러 산화물 반도체는 불순물에 대하여 둔감하여 막중에는 상당한 금속 불순물이 포함되어 있어도 문제가 없으며, 나트륨과 같은 알칼리 금속이 다량으로 포함된 저렴한 소다 석회 유리(soda-lime glass)도 사용할 수 있다고 지적되었다(카미야, 노무라, 호소노, 「아몰퍼스 산화물 반도체의 물성과 디바이스 개발의 현황」, 고체물리, 2009년 9월호, Vol.44, pp.621-633.). 그러나 이러한 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소는 아니므로 불순물이다. 알칼리 토류 금속 또한 산화물 반도체를 구성하는 원소가 아닌 경우에는 불순물이 된다. 특히, 알칼리 금속 중에서 Na는 산화물 반도체막에 접하는 절연막이 산화물인 경우, 이 절연막 내로 확산하여 Na＋가 된다. 또한, Na는 산화물 반도체막 내에서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분단시키거나 또는 그 결합 사이에 끼어든다. 그 결과, 예를 들어 문턱값 전압이 마이너스 방향으로 쉬프트함에 따른 노멀리 온화, 이동도의 저하와 같은 트랜지스터의 전기적 특성의 열화가 발생하고, 나아가 전기적 특성의 편차도 발생한다. 이 불순물에 의해 초래되는 트랜지스터의 전기적 특성의 열화와 전기적 특성의 편차는 산화물 반도체막중의 수소 농도가 충분히 낮은 경우에 현저히 나타난다. 따라서, 산화물 반도체막중의 수소 농도가 1×1018/cm3 이하, 보다 바람직하게는 1×1017/cm3 이하인 경우에는 상기 불순물의 농도를 감소시키는 것이 바람직하다. 구체적으로 2차 이온질량분석법에 의한 Na 농도의 측정값은 5×1016/cm3 이하, 바람직하게는 1×1016/cm3 이하, 더욱 바람직하게는 1×1015/cm3 이하로 할 수 있다. 마찬가지로 Li 농도의 측정값은 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 할 수 있다. 마찬가지로 K농도의 측정값은 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 할 수 있다.
이상의 공정에 의해, 산화물 반도체막(142b)중의 수소의 농도를 감소시킬 수 있다. 또한, 이 수소 농도가 감소된 산화물 반도체막을 이용함으로써 내압성이 높고 오프 전류가 현저히 작은 트랜지스터를 제조할 수 있다. 상기 가열 처리는 산화물 반도체막(142b)의 성막 이후이면 언제라도 수행할 수 있다.
아울러 산화물 반도체막(142b)은 비정질일 수도 있으나, 결정성을 가질 수도 있다. 결정성을 갖는 산화물 반도체막으로서는, c축 배향되고, 아울러 ab면, 표면 또는 계면의 방향에서 볼 때 삼각형상 또는 육각형상의 원자 배열을 가지며, c축에서는 금속 원자가 층형 또는 금속 원자와 산소 원자가 서로 층형으로 배열되어 있고, ab면에서는 a축 또는 b축의 방향이 다른(c축을 중심으로 회전한) 결정을 포함하는 결정성 산화물 반도체(C Axis Aligned Crystalline Oxide Semiconductor: CAAC-OS라고도 칭함)를 사용하여도, 트랜지스터의 신뢰성을 높이는 효과를 얻을 수 있으므로 바람직하다.
CAAC-OS로 구성된 산화물 반도체막은 스퍼터링법에 의해서도 제조할 수 있다. 스퍼터링법에 의해 CAAC-OS를 얻으려면 산화물 반도체막의 퇴적 초기 단계에서 육방정의 결정이 형성되도록 하는 것, 이 결정을 씨드(seed)로 하여 결정이 성장되도록 하는 것이 중요하다. 이를 위해서는 타겟과 기판의 거리를 넓게 취하고(예를 들어 150mm~200mm 정도), 기판 가열 온도를 100℃~500℃, 바람직하게는 200℃~400℃, 더욱 바람직하게는 250℃~300℃로 할 수 있다. 또한, 이와 더불어, 성막시의 기판 가열 온도보다 높은 온도로, 퇴적된 산화물 반도체막을 열처리 함으로써 막중에 포함되는 미크로한 결함이나 적층계면의 결함을 복구할 수 있다.
구체적으로, CAAC-OS는 비단결정이며, 그 ab면에 수직인 방향에서 볼 때 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 갖는다. 또한 CAAC-OS는 c축 방향에 수직인 방향에서 볼 때 금속 원자가 층형으로 배열된 상(phase), 또는 금속 원자와 산소 원자가 층형으로 배열된 상을 포함한다.
CAAC-OS는 단결정은 아니지만 비정질만으로 형성된 것도 아니다. 또한, CAAC-OS는 결정화된 부분(결정 부분)을 포함하지만, 결정 부분들간의 경계를 명확하게 판별할 수 없을 수도 있다.
CAAC-OS를 구성하는 산소의 일부는 질소로 치환될 수도 있다. 또한, CAAC-OS를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC-OS가 형성되는 기판면, CAAC-OS의 표면 등에 수직인 방향)으로 정렬될 수도 있다. 또는 CAAC-OS를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들어, CAAC-OS가 형성되는 기판면, CAAC-OS의 표면 등에 수직인 방향)을 향할 수도 있다.
CAAC-OS는 그 조성 등에 따라 도체, 반도체 또는 절연체일 수 있다. 또한, 그 조성 등에 따라 가시광선에 대해 투명하거나 불투명할 수도 있다.
이러한 CAAC-OS의 예로서, 막 형상으로 형성되고, 막 표면 또는 지지하는 기판면에 수직인 방향에서 관찰하면 삼각형 또는 육각형의 원자 배열이 보이고, 아울러 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층형 배열이 보이는 결정을 들 수도 있다.
CAAC-OS에 포함되는 결정 구조의 일례에 대하여 도 18 내지 도 20을 이용하여 상세히 설명한다. 아울러 특별히 언급하지 않는 한, 도 18 내지 도 20은 윗쪽 방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 아울러 단순히 상반부, 하반부라고 하는 경우, ab면을 경계로 했을 경우의 상반부, 하반부를 가리킨다. 또한, 도 18에서 원으로 둘러싸인 O는 4배위의 O를 나타내고 이중 원으로 둘러싸인 O는 3배위의 O를 나타낸다.
도 18(A)에 1개의 6배위의 In과, In에 근접하는 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 나타내었다. 여기서는 금속 원자 1개와, 이에 근접하는 산소 원자를 갖는 구조를 소그룹이라고 부른다. 도 18(A)의 구조는 팔면체 구조를 취하지만, 간단히 나타내기 위해 평면 구조로 도시하였다. 아울러 도 18(A)의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있다. 도 18(A)에 도시된 소그룹은 전하가 0이다.
도 18(B)에 1개의 5배위의 Ga와, Ga에 근접하는 3개의 3배위의 산소 원자(이하 3배위의 O)와, Ga에 근접하는 2개의 4배위의 O를 갖는 구조를 나타낸다. 3배위의 O는 모두 ab면에 존재한다. 도 18(B)의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하므로 도 18(B)에 도시된 구조를 취할 수 있다. 도 18(B)에 나타낸 소그룹은 전하가 0이다.
도 18(C)에 1개의 4배위의 Zn과, Zn에 근접하는 4개의 4배위의 O에 의한 구조를 나타내었다. 도 18(C)의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 또는, 도 18(C)의 상반부에 3개의 4배위의 O가 있고 하반부에 1개의 4배위의 O가 있을 수도 있다. 도 18(C)에 나타낸 소그룹은 전하가 0이다.
도 18(D)에 1개의 6배위의 Sn과, Sn에 근접하는 6개의 4배위의 O를 갖는 구조를 나타내었다. 도 18(D)의 상반부에는 3개의 4배위의 O가 있고 하반부에는 3개의 4배위의 O가 있다. 도 18(D)에 나타낸 소그룹은 전하가 ＋1이 된다.
도 18(E)에 2개의 Zn을 포함하는 소그룹을 나타내었다. 도 18(E)의 상반부에는 1개의 4배위의 O가 있고 하반부에는 1개의 4배위의 O가 있다. 도 18(E)에 나타낸 소그룹은 전하가 -1이 된다.
아울러 복수의 소그룹 집합체를 중그룹이라고 부르고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 함.)이라고 부른다.
여기서, 상기 소그룹들끼리 결합하는 규칙에 대하여 설명한다. 도 18(A)에 도시된 6배위의 In의 상반부의 3개의 O는 아래 방향으로 각각 3개의 근접 In를 가지며 하반부의 3개의 O는 윗쪽 방향으로 각각 3개의 근접 In를 갖는다. 도 18(B)에 도시된 5배위의 Ga의 상반부의 1개의 O는 아래 방향으로 1개의 근접 Ga를 가지며 하반부의 1개의 O는 윗쪽 방향으로 1개의 근접 Ga를 갖는다. 도 18(C)에 도시된 4배위의 Zn의 상반부의 1개의 O는 아래 방향으로 1개의 근접 Zn을 가지며 하반부의 3개의 O는 윗쪽 방향으로 각각 3개의 근접 Zn을 갖는다. 이와 같이, 금속 원자의 윗쪽 방향의 4배위의 O의 수와 그 O의 아래 방향에 있는 근접 금속 원자의 수는 동일하고, 마찬가지로 금속 원자의 아래방향의 4배위의 O의 수와 그 O의 윗쪽 방향에 있는 근접 금속 원자의 수는 동일하다. O는 4배위이므로 아래 방향에 있는 근접 금속 원자의 수와 윗쪽 방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 윗쪽 방향에 있는 4배위의 O의 수와 다른 금속 원자의 아래 방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹들끼리 결합할 수 있다. 예를 들어, 6배위의 금속 원자(In 또는 Sn)가 하반부의 4배위의 O를 통해 결합하는 경우, 4배위의 O가 3개이므로 5배위의 금속 원자(Ga 또는 In), 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이러한 배위수를 갖는 금속 원자는, c축 방향에서 4배위의 O를 통해 결합된다. 또한 이 밖에도 층 구조의 합계의 전하가 0이 되도록 복수의 소그룹이 결합되어 중그룹을 구성한다.
도 19(A)에 In-Sn-Zn계 산화물 반도체의 층 구조를 구성하는 중그룹의 모델도를 나타내었다. 도 19(B)에 3개의 중그룹으로 구성되는 대그룹을 나타내었다. 아울러 도 19(C)는 도 19(B)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 나타내었다.
도 19(A)에서는 간단히 나타내기 위해 3배위의 O는 생략하고, 4배위의 O는 개수만을 나타내었는데, 예를 들어 Sn 원자의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있다는 것을 원문자 3으로 나타내었다. 마찬가지로 도 19(A)에서 In의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있고 원문자 1로 나타내었다. 또한, 마찬가지로 도 19(A)에서, 하반부에는 1개의 4배위의 O가 있고 상반부에는 3개의 4배위의 O가 있는 Zn과, 상반부에는 1개의 4배위의 O가 있고 하반부에는 3개의 4배위의 O가 있는 Zn을 나타내었다.
도 19(A)에서 In-Sn-Zn계 산화물 반도체의 층 구조를 구성하는 중그룹은, 위쪽부터 차례로 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn이, 4배위의 O가 1개씩 상반부 및 하반부에 있는 In과 결합하고, 이 In이, 상반부에 3개의 4배위의 O가 있는 Zn과 결합하고, 이 Zn의 하반부의 1개의 4배위의 O를 통해 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고, 이 In이, 상반부에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반부의 1개의 4배위의 O를 통해 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개 당 전하는 각각 -0.667, -0.5로 생각할 수 있다. 예를 들어 In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 ＋3, ＋2, ＋4이다. 따라서, Sn를 포함하는 소그룹은 전하가 ＋1이 된다. 따라서 Sn를 포함하는 층 구조를 형성하기 위해서는 전하 ＋1을 상쇄시키는 전하 -1이 필요하다. 전하 -1을 취하는 구조로서는 도 18(E)에 도시된 바와 같이 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들어, Sn를 포함하는 소그룹 1개에 대하여, 2개의 Zn을 포함하는 소그룹이 1개 있으면 전하가 상쇄되므로 층 구조의 합계 전하를 0으로 할 수 있다.
구체적으로는, 도 19(B)에 도시된 대그룹이 반복됨으로써 In-Sn-Zn계 산화물 반도체의 결정(In2SnZn3O8)을 얻을 수 있다. 또한 얻어진 In-Sn-Zn계 산화물 반도체의 층 구조는 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 하는 조성식으로 나타낼 수 있다.
또한, 이 밖에도 4원계 금속의 산화물인 In-Sn-Ga-Zn-O계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn-O계 산화물(IGZO으로도 표기함), In-Al-Zn-O계 산화물, Sn-Ga-Zn-O계 산화물, Al-Ga-Zn-O계 산화물, Sn-Al-Zn-O계 산화물이나, In-Hf-Zn-O계 산화물, In-La-Zn-O계 산화물, In-Ce-Zn-O계 산화물, In-Pr-Zn-O계 산화물, In-Nd-Zn-O계 산화물, In-Sm-Zn-O계 산화물, In-Eu-Zn-O계 산화물, In-Gd-Zn-O계 산화물, In-Tb-Zn-O계 산화물, In-Dy-Zn-O계 산화물, In-Ho-Zn-O계 산화물, In-Er-Zn-O계 산화물, In-Tm-Zn-O계 산화물, In-Yb-Zn-O계 산화물, In-Lu-Zn-O계 산화물이나, 2원계 금속의 산화물인 In-Zn-O계 산화물, Sn-Zn-O계 산화물, Al-Zn-O계 산화물, Zn-Mg-O계 산화물, Sn-Mg-O계 산화물, In-Mg-O계 산화물이나, In-Ga-O계 산화물 등을 사용했을 경우도 동일하다.
예를 들어 도 20(A)에 In-Ga-Zn계 산화물 반도체의 층 구조를 구성하는 중그룹의 모델도를 나타내었다.
도 20(A)에서 In-Ga-Zn계 산화물 반도체의 층 구조를 구성하는 중그룹은, 위쪽부터 차례로 4배위의 O가 3개씩 상반부 및 하반부에 있는 In이, 4배위의 O가 1개 상반부에 있는 Zn과 결합하고, 이 Zn의 하반부의 3개의 4배위의 O를 통해 4배위의 O가 1개씩 상반부 및 하반부에 있는 Ga와 결합하고, 이 Ga의 하반부의 1개의 4배위의 O를 통해 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 20(B)에 3개의 중그룹으로 구성되는 대그룹을 나타내었다. 아울러 도 20(C)는 도 20(B)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 나타내고 있다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는 각각 ＋3, ＋2, ＋3이므로 In, Zn 및 Ga 중 어느 하나를 포함하는 소그룹은 전하가 0이 된다. 따라서 이 소그룹들의 조합이면 중그룹의 합계 전하는 항상 0이 된다.
또한, In-Ga-Zn계 산화물 반도체의 층 구조를 구성하는 중그룹은 도 20(A)에 나타낸 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중그룹을 조합한 대그룹을 취할 수도 있다.
이어서, 도 9(B)에 도시된 바와 같이, 에칭 등에 의해 산화물 반도체막(142b)과 절연막(173)의 형상을 가공함으로써 섬형의 산화물 반도체막(142)과, 후에 형성되는 절연막(140)의 일부인 제3 산화절연막(140c)이 형성된다. 제3 산화절연막(140c)은 섬형의 산화물 반도체막(142)과 중첩되는 영역을 제외한 부분이 에칭되어 있다.
아울러 산화물 반도체막(142)을 형성하기 위한 에칭은 드라이 에칭일 수도, 웨트 에칭일 수도 있으며 둘 모두를 이용할 수도 있다. 드라이 에칭에 사용하는 에칭 가스로서는 염소를 포함하는 가스(염소계 가스, 예를 들어 염소(Cl2), 삼염화붕소(BCl3), 사염화실리콘(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다. 또한, 불소를 포함하는 가스(불소계 가스, 예를 들어 사불화탄소(CF4), 육불화황(SF6), 삼불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이 가스들에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 사용할 수 있다.
드라이 에칭법으로서는 평행 평판형 RIE(Reactive Ion Etching)법이나 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 형상으로 에칭할 수 있도록 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
웨트 에칭에 이용하는 에칭액으로서 인산과 초산과 질산을 혼합한 용액, 시트르산이나 옥살산 등의 유기산을 사용할 수 있다.
산화물 반도체막(142)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성할 수도 있다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않으므로 제조비용을 줄일 수 있다.
아울러 다음 공정의 도전막을 형성하기 전에 역스퍼터링을 수행하여 산화물 반도체막(142b) 및 절연막(173)의 표면에 부착된 레지스터 찌꺼기 등을 제거하는 것이 바람직하다.
본 실시형태에서는, 산화물 반도체막(142b) 및 절연막(173)의 형상을 드라이 에칭으로 가공한다. 예를 들어, 드라이 에칭의 조건으로서는, 예를 들어, ICP/Bias=45/100W, 압력 1.9Pa, 에칭 가스는 BCl3 및 Cl2의 혼합 가스로 하고, 유량비는 BCl3/Cl2=60sccm/20sccm으로 한다. 이러한 조건을 채용함으로써, 섬형의 산화물 반도체막(142)을 형성한 후 절연막(173)으로부터 제3 산화절연막(140c)을 형성할 수 있다. 에칭시에, 수소를 포함하는 불순물이 포함되지 않도록 수행하는 것이 바람직하다.
아울러 산화물 반도체막(142)을 드라이 에칭으로 형성하는 경우, 산화물 반도체막(142)의 측면 근방, 즉 단부가 염소 라디칼, 불소 라디칼 등을 포함하는 플라즈마에 노출되면, 산화물 반도체막(142)의 단부에 노출되는 금속 원자와 염소 라디칼, 불소 라디칼 등이 결합한다. 이 때, 금속 원자와 염소 원자, 불소 원자가 결합하여 탈리되므로 산화물 반도체막(142)내에 상기 금속 원자와 결합하고 있던 산소 원자가 활성이 된다. 활성이 된 산소 원자는 쉽게 반응하여 탈리되기 쉽다. 이로 인해 산화물 반도체막(142)의 단부에는 산소 결손이 생기기 쉽다.
에칭 공정에 의해 노출된 산화물 반도체막의 단부가 활성이 되면 감압 분위기 또는 환원 분위기, 나아가 감압 분위기에서의 가열 처리에 있어서 산소가 빠져나가 이 산화물 반도체막의 단부에서 산소 결손을 발생시킨다. 이 산소 결손의 일부는 도너가 되어 캐리어인 전자를 생성하므로 이 산화물 반도체막(142)의 단부는 n형화된다.
후에 형성되는 도전막(163) 및 도전막(164)이, n형화된 산화물 반도체막(142)의 단부와 접촉하는 경우, 이 단부를 통해 도전막(163)과 도전막(164) 사이에 리크 전류가 발생된다. 이 리크 전류는 트랜지스터의 오프 전류가 상승하는 원인이 된다.
이어서, 도 9(C)에 도시된 바와 같이, 제3 산화절연막(140c) 및 산화물 반도체막(142) 상에 절연막(174) 및 절연막(175)를 형성한다. 절연막(174)은 절연막(173)과 마찬가지로, 열이 가해짐으로써 산소가 탈리되는 절연막을 이용하여 형성하는 것이 바람직하다. 또한, 절연막(175)은 산소의 확산을 막는 절연막으로 형성한다. 절연막(175)의 일례로는 산화알루미늄, 산화질화알루미늄 등이 있다.
절연막(174) 및 절연막(175)의 성막 방법은, 절연막(173)과 동일한 성막 방법을 적절히 선택할 수 있다. 아울러 절연막(174) 및 절연막(175)을 성막할 때에 산화물 반도체막(142)의 단부로부터 산소의 탈리량을 감소시키기 위해 절연막(174) 및 절연막(175)의 성막 온도는 가능한 한 낮은 온도, 바람직하게는 실온에서 성막하는 것이 바람직하다.
산화물 반도체막(142)의 단부에 산소 결손이 발생하였다고 해도, 열이 가해짐으로써 산소가 탈리되는 절연막(174)이 산화물 반도체막(142)의 단부에 접하고 있고, 또한 산소의 확산을 막는 절연막(175)이 절연막(174)을 사이에 두고 산화물 반도체막(142)의 단부와 중첩되어 있으므로 후의 가열 처리에서 절연막(174)으로부터 산화물 반도체막(142)의 단부로 산소를 공급할 수 있다. 따라서, 산화물 반도체막(142)의 단부에서의 산소 결손을 감소시킬 수 있다.
본 실시형태에서는 절연막(174)으로서 막 두께 20nm 정도의 산화실리콘막을 이용하고, 절연막(175)으로서 막 두께 100nm 정도의 산화알루미늄막을 이용한다.
이어서, 도 9(D)에 도시된 바와 같이 절연막(175)에 평탄화 처리를 실시함으로써 절연막(175)으로부터 제2 산화절연막(140b)을 형성한다. 평탄화 처리는 화학적 기계 연마법(Chemical Mechanical Polishing: CMP법), 액체 제트 연마법 등의 연마 처리, 드라이 에칭 또는 웨트 에칭 등의 에칭 처리, 또는 연마 처리와 에칭 처리를 조합하여 수행할 수 있다. 본 실시형태에서는 CMP법을 이용하여 절연막(175)에 평탄화 처리를 실시한다. 절연막(175)의 평탄화 처리는 절연막(174)이 노출될 때까지 수행한다. 아울러 산화물 반도체막(142)의 막 두께가 수nm~수십nm로 얇을 경우 산화물 반도체막(142)이 평탄화 처리에 의해 제거되지 않도록 하는 것이 바람직하다.
절연막(175)에 CMP법을 실시하는 조건은, 예를 들어 폴리우레탄지의 연마포를 이용하고, 슬러리는 실리카계 슬러리(입경 60nm), 슬러리 유량 100ml/min 이상 500ml/min 이하, 연마압 0.005MPa 이상 0.08MPa 이하, 스핀들 회전수 20rpm 이상 50rpm 이하, 테이블 회전수 20rpm 이상 50rpm 이하로 한다.
이어서, 도 10(A)에 도시된 바와 같이 절연막(174)의 노출된 부위를 제거하여 산화물 반도체막(142)의 표면을 노출시킨다. 상기 공정에 의해 절연막(174)으로부터 제1 산화절연막(140a)을 형성한다. 절연막(174)의 제거는 에칭 처리를 이용하여 수행한다. 단, 산화물 반도체막(142)에 대해 절연막(174)의 선택비가 높은 에칭 조건을 채용하는 것이 필요하다. 절연막(174)의 노출된 부위를 제거한 후 산화물 반도체막(142)의 표면을 평탄하게 해 둠으로써, 후에 형성되는 트랜지스터(121)의 전기적 특성을 향상시킬 수 있다.
드라이 에칭의 조건으로서, 예를 들어 ICP/Bias=500/50W, 압력 1.5Pa, 에칭 가스는 CF4 및 O2의 혼합 가스로 하고, 유량비는 CF4/O2=70/30sccm으로 한다. 이러한 조건을 채용함으로써 절연막(174)을 선택적으로 제거하여 제1 산화절연막(140a)을 형성할 수 있다. 또한, 산화물 반도체막(142)이 제거되는 것을 억제할 수 있다. 에칭시에, 수소를 포함하는 불순물이 포함되지 않도록 수행하는 것이 바람직하다.
제1 산화절연막(140a)을 형성한 후 가열 처리를 수행할 수도 있다. 가열 처리를 수행함으로써 산화물 반도체막(142)중의 수소를 포함하는 불순물을 제거할 수 있다. 또한, 제1 산화절연막(140a), 제3 산화절연막(140c)으로부터 산소가 탈리됨으로써 산화물 반도체막(142)의 단부와 하부로 산소를 공급할 수 있어 산소 결손을 감소시킬 수 있다.
이어서, 도 10(B)에 도시된 바와 같이, 제1 산화절연막(140a), 제2 산화절연막(140b) 및 산화물 반도체막(142)을 덮도록, 절연막(143a), 도전막(144a), 절연막(151a)을 차례로 적층되도록 형성한다.
절연막(143a) 및 절연막(151a)은 게이트 절연막(104n) 또는 게이트 절연막(104p)과 동일한 재료, 동일한 적층 구조를 이용하여 형성하는 것이 가능하다. 아울러 후에 게이트 절연막(143)이 되는 절연막(143a)은 수분이나 수소 등의 불순물을 최대한 포함하지 않는 것이 바람직하고, 단층의 절연막일 수도 있고, 적층된 복수의 절연막으로 구성되어 있을 수도 있다. 게이트 절연막(143)에 수소가 포함되면 그 수소가 산화물 반도체막(142)으로 침입하거나 또는 수소가 산화물 반도체막(142)중의 산소를 빼내어 산화물 반도체막(142)이 저저항화(n형화)되어 기생 채널이 형성될 우려가 있다. 따라서, 게이트 절연막(143)은 가능한 한 수소를 포함하지 않는 막이 되도록, 성막 방법에 수소를 사용하지 않는 것이 중요하다. 상기 게이트 절연막(143)으로는 배리어성이 높은 재료를 사용하는 것이 바람직하다. 예를 들어, 배리어성이 높은 절연막으로서 질화실리콘막, 질화산화실리콘막, 질화알루미늄막 또는 질화산화알루미늄막 등을 사용할 수 있다. 복수의 적층된 절연막을 사용하는 경우, 질소의 함유 비율이 낮은 산화실리콘막, 산화질화실리콘막 등의 절연막을, 상기 배리어성이 높은 절연막보다 산화물 반도체막(142)에 가까운 측에 형성한다. 그리고, 질소의 함유 비율이 낮은 절연막을 사이에 두고 산화물 반도체막(142)과 중첩되도록 배리어성이 높은 절연막을 형성한다. 배리어성이 높은 절연막을 이용함으로써 산화물 반도체막(142)내, 게이트 절연막(143)내, 또는 산화물 반도체막(142)과 다른 절연막의 계면과 그 근방에 수분 또는 수소 등의 불순물이 침입하는 것을 막을 수 있다. 또한, 산화물 반도체막(142)과 접촉하도록 질소의 비율이 낮은 산화실리콘막, 산화질화실리콘막 등의 절연막을 형성함으로써, 배리어성이 높은 재료를 이용한 절연막이 산화물 반도체막(142)과 직접 접촉하는 것을 막을 수 있다.
본 실시형태에서는 플라즈마 CVD법으로 형성된 막 두께 20nm의 산화질화실리콘막을 절연막(143a)으로서 이용하고, 스퍼터링법으로 형성된 막 두께 100nm의 산화실리콘막을 절연막(151a)으로서 이용한다.
아울러 절연막(143a)을 형성한 후에 가열 처리를 실시할 수도 있다. 가열 처리는 질소, 초건조 공기, 또는 희가스(아르곤, 헬륨 등)의 분위기하에서, 바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하에서 수행한다. 상기 가스는, 물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하인 것이 바람직하다.
또한, 산소 분위기하에서 산화물 반도체막(142)에 가열 처리를 실시함으로써 산화물 반도체에 산소를 첨가하여, 산화물 반도체막(142)내에서 도너가 되는 산소 결손을 감소시킬 수도 있다. 가열 처리의 온도는 예를 들어 100℃ 이상 350℃미만, 바람직하게는 150℃ 이상 250℃ 미만에서 수행한다. 상기 산소 분위기하의 가열 처리에 이용되는 산소 가스에는 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는 가열 처리 장치에 도입하는 산소 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 산소중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또는 이온 주입법 또는 이온 도핑법 등을 이용하여 산화물 반도체막(142)에 산소를 첨가함으로써, 도너가 되는 산소 결손을 감소시킬 수도 있다. 예를 들어 2.45GHz의 마이크로파로 플라즈마화된 산소를 산화물 반도체막(142)에 첨가할 수 있다.
도전막(144a)은 스퍼터링법이나 진공 증착법으로 형성할 수 있다. 도전막(144a)이 되는 도전막은, 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측 또는 상측에 크롬, 탄탈륨, 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막을 적층시킨 구성으로 할 수도 있다. 또한, 알루미늄 또는 구리는 내열성이나 부식성의 문제를 회피하기 위해 고융점 금속재료와 조합하여 사용하는 것이 바람직하다. 고융점 금속재료로서는 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 네오디뮴, 스칸듐, 이트륨 등을 사용할 수 있다.
또한, 도전막(144a)이 되는 도전막은, 단층 구조일 수도, 2층 이상의 적층 구조로 할 수도 있다. 도전막(144a)은 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금막이나 상술한 원소를 조합한 합금막 등을 사용할 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측 또는 상측에 크롬, 탄탈륨, 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막을 적층시킨 구성으로 할 수도 있다. 또한, 알루미늄 또는 구리는 내열성이나 부식성의 문제를 회피하기 위해 고융점 금속재료와 조합하여 사용하는 것이 바람직하다. 고융점 금속재료로서는 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 네오디뮴, 스칸듐, 이트륨 등을 사용할 수 있다. 또한, Cu-Mg-Al 합금, Mo-Ti 합금, Ti, Mo는 산화막과의 밀착성이 높다. 따라서, 절연막(143a)이 산화물인 경우, 절연막(143a) 상의 도전막(144a)으로는 상술한 산화막과의 밀착성이 높은 재료를 이용하는 것이 바람직하다. 예를 들어, 도전막(144a)으로서, 하층에 Cu-Mg-Al 합금, Mo-Ti 합금, Ti 또는 Mo로 구성되는 도전막, 상층에 저항값이 낮은 Cu로 구성되는 도전막을 적층하여 사용함으로써, 산화물인 절연막(143a)과의 밀착성을 높이고 또한 저항값을 낮출 수 있다.
또한, 도전막(144a)이 되는 도전막은 도전성의 금속 산화물로 형성할 수도 있다. 도전성의 금속 산화물로서는, 산화인듐, 산화주석, 산화아연, 산화인듐 산화주석 혼합물, 산화인듐 산화아연 혼합물 또는 상기 금속 산화물 재료에 실리콘 또는 산화실리콘을 포함시킨 것을 사용할 수 있다.
도전막 형성후에 가열 처리를 수행하는 경우에는, 이 가열 처리에 견디는 내열성을 도전막이 갖도록 하는 것이 바람직하다.
본 실시형태에서는 막 두께 30nm의 질화탄탈륨막 상에 막 두께 135nm의 텅스텐막을 적층시켜 도전막(144a)으로서 사용한다.
이어서 절연막(151a) 상에 마스크를 형성하고 도전막(144a) 및 절연막(151a)을 에칭함으로써, 도 10(C)에 도시된 바와 같이 게이트 전극(144), 및 게이트 전극(144) 상의 절연막(151)을 형성한다.
도전막(144a) 및 절연막(151a)의 에칭에는 웨트 에칭 또는 드라이 에칭을 이용할 수 있고, 웨트 에칭과 드라이 에칭을 조합하여 이용할 수도 있다. 도전막(144a) 및 절연막(151a)을 원하는 형상으로 에칭할 수 있도록 재료에 맞추어 에칭 조건(에칭 가스나 에칭액, 에칭 시간, 온도 등)을 적절히 설정한다. 다만, 트랜지스터(121)의 채널 길이(L)를 미세하게 가공하기 위해서는 드라이 에칭을 이용하는 것이 바람직하다.
절연막(151a)의 에칭용 가스로서는 예를 들어, 육불화황(SF6), 삼불화질소(NF3), 트리플루오로메탄(CHF3) 등의 불소를 포함하는 가스, 또는 사불화탄소(CF4)와 수소의 혼합 가스 등을 사용할 수 있고, 희가스(헬륨(He), 아르곤(Ar), 크세논(Xe)), 일산화탄소 또는 이산화탄소 등을 첨가할 수도 있다. 또한, 도전막(144a)의 에칭용 가스로서는 염소, 염화붕소, 염화실리콘, 사염화탄소 등의 염소계 가스, 사불화탄소, 불화황, 불화질소 등의 불소계 가스, 또는 산소 등을 적절히 사용할 수 있다.
이어서 도 10(D)에 도시된 바와 같이 게이트 전극(144) 및 절연막(151)을 마스크로 하여 산화물 반도체막(142)에 불순물을 첨가함으로써, 게이트 전극(144)과 중첩되고 적어도 일부가 채널 형성 영역으로 기능하는 제1 영역(147)과, 소스 또는 드레인으로 기능하고 제1 영역(147)을 사이에 갖는 제2 영역(148) 및 제2 영역(149)을 형성한다.
산화물 반도체막(142)에 도펀트를 첨가하는 방법으로서 이온 도핑법 또는 이온 임플란테이션법을 이용할 수 있다. 또한, 첨가하는 도펀트는 예를 들어 헬륨, 아르곤, 크세논 등의 희가스나, 질소, 인, 비소, 안티몬 등의 15족 원자 등을 적어도 하나 사용할 수 있다.
예를 들어, 질소를 도펀트로서 사용했을 경우, 제2 영역(148) 및 제2 영역(149)중의 질소 원자의 농도는 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다.
나아가 상기 도펀트의 첨가는 이온 도핑법 또는 이온 임플란테이션법 외의 방법으로도 수행할 수 있다. 예를 들어, 첨가할 원소를 포함하는 가스 분위기에서 플라즈마를 발생시켜 피첨가물에 대해서 플라즈마 처리를 수행함으로써 도펀트를 첨가할 수 있다. 상기 플라즈마를 발생시키는 장치로서는 드라이 에칭 장치나 플라즈마 CVD 장치, 고밀도 플라즈마 CVD 장치 등을 이용할 수 있다.
도핑의 조건으로서, 예를 들어, 도펀트가 질소인 경우, 가속 전압을 20kV로 하여 수행한다. 또한, 도펀트가 인인 경우, 가속 전압을 40kV로 하여 수행한다. 질소 또는 인의 도즈량이 1×1014/cm2 이하인 경우에는 450℃ 미만에서 열처리를 수행하는 것이 바람직하다. 이에 의해, 도펀트를 포함하는 제2 영역(148) 및 제2 영역(149)에서의 시트 저항을 1×107Ω/sq. 이하로 할 수 있다. 또한, 도즈량이 5×1014/cm2 이상 5×1015/cm2 미만인 경우에는 450℃ 이상 600℃ 이하에서 열처리를 수행하는 것이 바람직하다. 이에 의해, 제2 영역(148) 및 제2 영역(149)에서 시트 저항을 1×105Ω/sq. 이하로 할 수 있다. 나아가 도즈량이 5×1015/cm2 이상인 경우에는 600℃ 이상에서 열처리를 수행하는 것이 바람직하다. 이에 의해, 도펀트를 포함하는 제2 영역(148) 및 제2 영역(149)에서 시트 저항을 1×105Ω/sq. 이하로 할 수 있다.
제2 영역(148) 및 제2 영역(149)에서 시트 저항을 감소시킴으로써 제2 영역(148) 및 제2 영역(149)과 후에 형성되는 도전막(163) 및 도전막(164) 사이의 저항을 감소시킬 수 있다. 따라서, 트랜지스터(121)의 미세화를 진행하여도 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(121)의 미세화에 의해 기억장치의 단위면적 당 기억용량을 높일 수 있다.
이어서 절연막(143a), 게이트 전극(144) 및 절연막(151) 등을 덮도록 절연막을 형성한 후, 이 절연막 및 절연막(143a)의 형상을 에칭 등에 의해 가공한다. 상기 공정에 의해, 도 11(A)에 도시된 바와 같이, 이 절연막으로부터 게이트 전극(144)의 측부에 마련된 사이드 월(150)이 형성되고, 절연막(143a)으로부터 게이트 전극(144) 및 사이드 월(150)의 하부에 마련된 게이트 절연막(143)이 형성된다. 사이드 월(150)이 되는 절연막은, 절연막(173)과 동일한 재료 및 성막 방법을 이용하여 형성할 수 있다. 예를 들어, 질화실리콘막 상에 산화실리콘막이 성막된 적층 구조를 채용할 수도 있다. 본 실시형태에서는 사이드 월(150)이 되는 절연막을 산화실리콘막으로 형성한다.
이어서 가열 처리를 수행할 수도 있다. 이 가열 처리의 온도는 대표적으로는 150℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 325℃ 이하로 한다. 또는 250℃에서 325℃까지 서서히 온도 상승시키면서 가열할 수도 있다.
가열 처리를 수행함으로써, 산화물 반도체막(142)에 접촉하고 있는 절연막으로부터 산화물 반도체막(142)으로 산소가 확산되어, 산화물 반도체막(142)의 절연막에 접촉하는 면과 그 근방에서의 산소 결손을 감소시킬 수 있다. 또한, 도펀트를 포함하는 제2 영역(148) 및 제2 영역(149)의 저항을 감소시킬 수 있다.
이어서, 에칭 등에 의해 절연막(119) 및 절연막(140)에 개구부를 형성하여 일부의 제2 영역(109) 및 제2 영역(110)과, 일부의 제2 영역(115) 및 제2 영역(116)을 노출시킨다. 그리고, 도전막을 형성하고, 이 도전막의 형상을 에칭 등에 의해 가공함으로써 도 11(B)에 도시된 바와 같이 제2 영역(109)에 접촉하는 도전막(161)과, 제2 영역(110) 및 제2 영역(115)에 접촉하는 도전막(162)과, 제2 영역(116) 및 제2 영역(148)에 접촉하는 도전막(163)과, 제2 영역(149)에 접촉하는 도전막(164)과, 도전막(153)을 절연막(140) 상에 형성한다. 도전막(161) 내지 도전막(164)과 도전막(153)은, 도전막(144a)과 동일한 재료, 동일한 적층 구조를 이용하여 형성하는 것이 가능하다.
도전막(161) 내지 도전막(164)과 도전막(153)을 형성하기 위한 에칭에는 웨트 에칭 또는 드라이 에칭을 이용할 수 있다. 상기 에칭으로서, 웨트 에칭과 드라이 에칭을 조합하여 이용할 수도 있다. 도전막(161) 내지 도전막(164)과 도전막(153)을 원하는 형상으로 에칭할 수 있도록, 재료에 맞추어 에칭 조건(에칭 가스나 에칭액, 에칭 시간, 온도 등)을 적절히 설정한다. 다만, 트랜지스터를 미세하게 가공하기 위해서는 드라이 에칭을 이용하는 것이 바람직하다. 드라이 에칭에 사용하는 에칭 가스로서는, 예를 들어 육불화황(SF6), 삼불화질소(NF3), 트리플루오로메탄(CHF3) 등의 불소를 포함하는 가스, 또는 사불화탄소(CF4)와 수소의 혼합 가스 등을 이용할 수 있으며, 희가스(헬륨(He), 아르곤(Ar), 크세논(Xe)), 일산화탄소 또는 이산화탄소 등을 첨가할 수도 있다.
본 실시형태에서는, 두께 100nm 정도의 텅스텐막을 도전막(161) 내지 도전막(164)과 도전막(153)으로서 사용한다. 도전막(161) 내지 도전막(164)과 도전막(153)으로서 텅스텐막을 사용하는 경우의 에칭 조건으로서, 예를 들어, ICP/Bias=500/150W, 압력 1.0Pa, 에칭 가스는 CF4, Cl2 및 O2의 혼합 가스로 하고, 유량비는 CF4/Cl2/O2=25/25/10sccm으로 할 수 있다.
아울러 본 실시형태에서는 도전막(163) 및 도전막(164)을 사이드 월(150)에 접촉시켜 마련한다. 상기 구성에 의해, 도전막(163) 및 도전막(164)을 형성하기 위한 마스크에 다소 위치 어긋남이 발생하여도 도전막(163) 및 도전막(164)과 산화물 반도체막(142)과의 접촉하는 면적이 변동하는 것을 막을 수 있다. 따라서, 도전막(163) 및 도전막(164)의 위치가 어긋남에 따른, 도전막(163) 및 도전막(164)과 산화물 반도체막(142) 간의 저항의 변동을 억제하여 트랜지스터(121)의 온 전류의 변동을 막을 수 있다. 나아가 도전막(163) 및 도전막(164)을 형성하기 위한 에칭시에, 산화물 반도체막(142)이 에칭 가스에 쉽게 노출되지 않으므로 바람직하다.
이상의 공정에 의해, 기억소자가 갖는 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)와, 트랜지스터(121)를 제조할 수 있다.
이어서 도 11(C)에 도시된 바와 같이 제2 산화절연막(140b), 도전막(161) 내지 도전막(164), 도전막(153), 사이드 월(150) 및 절연막(151) 상에, 절연막(154)을 형성한 후, 절연막(154) 상에서, 도전막(153)과 중첩되는 위치에 도전막(155)을 형성한다.
절연막(154)은 산화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈륨 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성할 수 있다. 또한, 폴리이미드, 아크릴 등의 유기 절연 재료를 이용하여 형성하는 것도 가능하다.
본 실시형태에서는 절연막(154)은, 스퍼터링법으로 형성된 두께 50nm의 산화알루미늄막과 플라즈마 CVD법으로 형성된 두께 300nm의 산화질화실리콘막을 차례로 적층시킨 구조를 가지고 있다. 아울러 절연막(154)은 단층의 절연막으로 구성될 수도 있고, 3층 이상의 적층된 절연막으로 구성될 수도 있다.
도전막(155)은 도전막(144a)과 동일한 재료, 동일한 적층 구조를 이용하여 형성하는 것이 가능하다. 본 실시형태에서는, 두께 20nm의 티타늄막과 두께 50nm의 텅스텐막과 두께 200nm의 알루미늄막과 두께 5nm의 티타늄막이 차례로 적층된 구조를 갖는 도전막(155)을 스퍼터링법으로 형성한다.
이상의 공정에 의해 용량 소자(136)를 제조할 수 있다.
이어서, 도 11(D)에 도시된 바와 같이, 도전막(155)과 절연막(154)을 덮도록 절연막(160)을 형성한 후, 절연막(160)에 에칭 등에 의해 개구부를 형성함으로써 도전막(162)의 일부를 노출시킨다. 이어서, 개구부를 통해 도전막(162)과 접촉하는 도전막(158)을 절연막(160)상에 형성한다.
절연막(160)은 그 표면이 평탄화되어 있는 것이 바람직하다. 절연막(160)은 산화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈륨 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성할 수 있다. 또한, 절연막(160)은 폴리이미드, 아크릴 등의 유기 절연 재료를 이용하여 형성하는 것도 가능하다. 본 실시형태에서는 막 두께 1500nm의 폴리이미드막을 절연막(160)으로서 사용한다.
도전막(158)은 도전막(144a)과 동일한 재료, 동일한 적층 구조를 이용하여 형성하는 것이 가능하다. 본 실시형태에서는 두께 20nm의 티타늄막과 두께 50nm의 텅스텐막과 두께 300nm의 알루미늄막과 두께 5nm의 티타늄막이 차례로 적층된 구조를 갖는 도전막(158)을 스퍼터링법으로 형성한다.
이상의 공정에 의해, 도 11(D)에 도시된 바와 같은, 본 발명의 일 태양에 따른 반도체 장치를 제조할 수 있다.
아울러 본 실시형태에서는 게이트 전극(144) 및 절연막(151)을 마스크로 하여 산화물 반도체막(142)에 도펀트를 첨가하고 있는데, 산화물 반도체막(142)으로의 도펀트의 첨가는 사이드 월(150)을 형성한 후, 도전막(163) 및 도전막(164)을 형성하기 전에 수행할 수도 있다.
도 15(A)에, 도펀트의 첨가가 이루어지기 전의 산화물 반도체막(142)과, 이 산화물 반도체막(142) 상의 게이트 절연막(143)과, 게이트 절연막(143) 상의 게이트 전극(144)과, 게이트 전극(144) 상의 절연막(151)과, 게이트 절연막(143) 상에서 게이트 전극(144)의 측부에 마련된 사이드 월(150)을 나타낸다. 이 상태에서, 게이트 전극(144), 절연막(151) 및 사이드 월(150)을 마스크로 하여 산화물 반도체막(142)에 도펀트를 첨가함으로써, 도 15(B)에 도시된 바와 같이, 게이트 전극(144)과 중첩되고 적어도 일부가 채널 형성 영역으로 기능하는 제1 영역(147)과, LDD 영역으로 기능하고 사이드 월(150)과 중첩되며 제1 영역(147)을 사이에 갖는 제3 영역(190) 및 제3 영역(191)과, 소스 또는 드레인으로 기능하고 제1 영역(147), 제3 영역(190) 및 제3 영역(191)을 사이에 갖는 제2 영역(148) 및 제2 영역(149)을 산화물 반도체막(142)에 형성할 수 있다.
예를 들어, 질소를 도펀트로서 사용한 경우, 제2 영역(148) 및 제2 영역(149)중의 질소 원자의 농도는 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다. 또한, 예를 들어 질소를 도펀트로서 사용한 경우, 제3 영역(190) 및 제3 영역(191)중의 질소 원자의 농도는 5×1018/cm3 이상 5×1019/cm3 미만인 것이 바람직하다. 제2 영역(148) 및 제2 영역(149)보다 도펀트의 농도가 낮은 제3 영역(190) 및 제3 영역(191)을 마련함으로써, 단채널 효과에 의한 문턱값 전압의 마이너스 쉬프트를 경감시킬 수 있다.
본 실시형태는 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 3)
본 실시형태에서는, 도 1에 도시된 구성을 그 일부에 갖는 반도체 장치의 제조 방법의 일례에 대하여 설명한다.
단, 기억소자가 갖는 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)는, 실리콘뿐 아니라, 게르마늄, 실리콘 게르마늄, 단결정 탄화실리콘 등의 반도체 재료를 이용할 수도 있다. 또한, 예를 들어 실리콘을 이용한 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)는 실리콘 웨이퍼 등의 단결정 반도체 기판, SOI법에 의해 제조된 실리콘 박막, 기상성장법에 의해 제조된 실리콘 박막 등을 이용하여 형성할 수 있다.
아울러 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)의 제조 방법에 대해서는 실시형태 2와 동일하게 수행할 수 있다. 따라서, 본 실시형태에서는 도 8(D)에 도시된 공정까지 실시형태 2의 설명을 참조할 수 있다.
도 8(E)에 나타낸 공정까지 종료한 후, 절연막(119)의 표면에 평탄화 처리를 실시하고, 이어서 도 12(A)에 도시된 바와 같이 절연막(119) 상에 절연막(180)을 형성한다.
절연막(119)의 재료, 구성, 제조 방법, 평탄화 처리의 방법에 대해서는 실시형태 2를 참조할 수 있다. 또한, 절연막(180)의 재료, 적층 구조 및 제조 방법은 실시형태 2에 기재된 절연막(173)과 동일하게 할 수 있다.
이어서, 도 12(B)에 도시된 바와 같이, 에칭 등에 의해 절연막(180)의 일부를 제거함으로써, 볼록부를 갖는 제1 산화절연막(120a)이 형성된다. 제1 산화절연막(120a)은, 후에 형성되는 절연막(120)의 일부가 된다. 절연막(180)의 에칭은 드라이 에칭 또는 웨트 에칭 또는 이 둘 모두를 이용하여 수행할 수 있다. 에칭시에, 수소를 포함하는 불순물이 포함되지 않도록 수행하는 것이 바람직하다.
이어서, 도 12(C)에 도시된 바와 같이, 제1 산화절연막(120a)을 덮도록 절연막(181)을 형성한다. 절연막(181)의 재료, 적층 구조 및 제조 방법은, 실시형태 2에 기재된 절연막(175)과 동일하게 할 수 있다. 단, 절연막(181)은, 제1 산화절연막(120a)의 볼록부의 높이보다 그 막 두께가 커지도록 형성한다. 상기 구성에 의해, 후의 평탄화 공정에서 평탄성이 높은 제1 산화절연막(120a) 및 제2 산화절연막(120b)을 형성할 수 있다.
이어서, 도 12(D)에 도시된 바와 같이, 절연막(181)에 평탄화 처리를 실시함으로써 절연막(181)으로부터 제2 산화절연막(120b)을 형성한다. 상기 평탄화 처리는, 실시형태 2에 기재된 절연막(175)에 실시한 평탄화 처리와 동일하게 수행할 수 있다. 절연막(181)에 평탄화 처리를 실시함에 따라 제1 산화절연막(120a)의 볼록부가 노출된다. 아울러 이 평탄화 처리에서 제1 산화절연막(120a)의 볼록부가 일부 제거될 수도 있다.
이어서, 도 13(A)에 도시된 바와 같이, 제1 산화절연막(120a) 및 제2 산화절연막(120b) 상에 섬형의 산화물 반도체막(122)을 형성한다. 산화물 반도체막(122)의 재료, 적층 구조 및 제조 방법은 실시형태 2에 기재된 산화물 반도체막(142)과 동일하게 할 수 있다. 다만, 산화물 반도체막(122)은, 후에 산화물 반도체막(122) 내에 형성되는 제1 영역(127)이 상기 제1 산화절연막(120a)과 접촉되도록, 또한 후에 산화물 반도체막(122) 내에 형성되는 제2 영역(128)이 제1 산화절연막(120a) 및 제2 산화절연막(120b)에 접촉되도록, 그 형성되는 위치를 정한다.
이어서, 도 13(B)에 도시된 바와 같이, 제1 산화절연막(120a), 제2 산화절연막(120b) 및 산화물 반도체막(122)을 덮도록, 절연막(123a), 도전막(124a), 절연막(131a)을 차례로 적층되도록 형성한다.
절연막(123a) 및 절연막(131a)은 실시형태 2에서의 절연막(143a) 및 절연막(151a)과 각각 동일한 재료, 동일한 적층 구조를 이용하여 형성하는 것이 가능하다. 아울러 절연막(123a)을 형성한 후에 가열 처리를 실시할 수도 있다. 상기 가열 처리는 실시형태 2에서 절연막(143a)을 형성한 후에 수행되는 가열 처리와 동일한 조건에서 수행할 수 있다.
또한, 도전막(124a)은 실시형태 2에서의 도전막(144a)과 동일한 재료, 동일한 적층 구조를 이용하여 형성하는 것이 가능하다.
이어서 절연막(131a) 상에 마스크를 형성하고, 도전막(124a) 및 절연막(131a)을 에칭함으로써, 게이트 전극(124), 및 게이트 전극(124) 상의 절연막(131)을 형성한다. 이어서, 도 13(C)에 도시된 바와 같이, 게이트 전극(124) 및 절연막(131)을 마스크로 하여 산화물 반도체막(122)에 도펀트를 첨가함으로써, 게이트 전극(124)과 중첩되고 적어도 일부가 채널 형성 영역으로 기능하는 제1 영역(127)과, 소스 또는 드레인으로 기능하고 제1 영역(127)을 사이에 갖는 제2 영역(128) 및 제2 영역(129)을 형성한다. 도전막(124a) 및 절연막(131a)의 에칭은 실시형태 2에서의 도전막(144a) 및 절연막(151a)의 에칭과 동일한 조건에서 수행할 수 있다.
산화물 반도체막(122)으로의 도펀트의 첨가와 그 후에 행해지는 가열 처리는, 실시형태 2에서의 산화물 반도체막(142)으로의 도펀트의 첨가와 가열 처리와 동일하게 수행할 수 있다. 상기 도펀트의 첨가와 가열 처리에 의해, 제2 영역(128) 및 제2 영역(129)에서 시트 저항을 감소시킬 수 있다. 따라서, 제2 영역(128) 및 제2 영역(129)과 후에 형성되는 도전막(163) 및 도전막(164) 사이의 저항을 감소시킬 수 있다. 이에 의해, 트랜지스터(121)의 미세화를 진행하여도 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(121)의 미세화에 의해 기억장치의 단위면적 당 기억용량을 높일 수 있다.
이어서 절연막(123a), 게이트 전극(124) 및 절연막(131) 등을 덮도록 절연막을 형성한 후, 이 절연막 및 절연막(123a)의 형상을 에칭 등에 의해 가공한다. 상기 공정에 의해, 도 13(D)에 도시된 바와 같이, 이 절연막으로부터 게이트 전극(124)의 측부에 마련된 사이드 월(130)이 형성되고, 절연막(123a)으로부터 게이트 전극(124) 및 사이드 월(130)의 하부에 마련된 게이트 절연막(123)이 형성된다. 사이드 월(130)이 되는 절연막은 절연막(180)과 동일한 재료, 적층 구조 및 제조 방법을 이용하여 형성할 수 있다.
이어서 가열 처리를 수행할 수도 있다. 이 가열 처리의 온도는 대표적으로는 150℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 325℃ 이하로 한다. 또는 250℃에서 325℃까지 서서히 온도 상승시키면서 가열할 수도 있다.
가열 처리를 수행함으로써, 산화물 반도체막(122)과 접하고 있는 절연막으로부터 산화물 반도체막(122)으로 산소가 확산되어, 산화물 반도체막(122)의 절연층에 접촉하는 면과 그 근방에서의 산소 결손을 감소시킬 수 있다. 또한, 도펀트를 포함하는 제2 영역(128) 및 제2 영역(129)의 저항을 감소시킬 수 있다.
이어서, 에칭 등에 의해 절연막(119) 및 절연막(120)에 개구부를 형성하여 일부의 제2 영역(109) 및 제2 영역(110)과 일부의 제2 영역(115) 및 제2 영역(116)을 노출시킨다. 그리고, 도전막을 형성하고, 이 도전막의 형상을 에칭 등에 의해 가공함으로써, 도 14(A)에 도시된 바와 같이, 제2 영역(109)에 접촉하는 도전막(161)과, 제2 영역(110) 및 제2 영역(115)에 접촉하는 도전막(162)과, 제2 영역(116) 및 제2 영역(128)에 접촉하는 도전막(163)과, 제2 영역(129)에 접촉하는 도전막(164)과, 도전막(133)을 절연막(120) 상에 형성한다. 도전막(161) 내지 도전막(164)과 도전막(133)은, 도전막(124a)과 동일한 재료, 동일한 적층 구조를 이용하여 형성하는 것이 가능하다.
도전막(161) 내지 도전막(164)과 도전막(133)을 형성하기 위한 에칭은, 실시형태 2에서의 도전막(161) 내지 도전막(164)과 도전막(153)을 형성하기 위한 에칭과 동일한 조건에서 수행할 수 있다.
아울러 본 실시형태에서는 도전막(163) 및 도전막(164)을 사이드 월(130)과 접촉시켜 마련한다. 상기 구성에 의해, 도전막(163) 및 도전막(164)를 형성하기 위한 마스크에 다소 위치 어긋남이 발생했어도, 도전막(163) 및 도전막(164)과 산화물 반도체막(122)과의 접촉하는 면적이 변동하는 것을 막을 수 있다. 따라서, 도전막(163) 및 도전막(164)의 위치가 어긋남에 따른, 도전막(163) 및 도전막(164)과 산화물 반도체막(122)간의 저항의 변동을 억제하여 트랜지스터(121)의 온 전류의 변동을 막을 수 있다. 나아가 도전막(163) 및 도전막(164)을 형성하기 위한 에칭시에, 산화물 반도체막(122)이 에칭 가스에 쉽게 노출되지 않게 되므로 바람직하다.
이상의 공정에 의해, 기억소자가 갖는 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)와, 트랜지스터(121)를 제조할 수 있다.
이어서 도 14(B)에 도시된 바와 같이, 제2 산화절연막(120b), 도전막(161) 내지 도전막(164), 도전막(133), 사이드 월(130) 및 절연막(131) 상에, 절연막(134)를 형성한 후, 절연막(134) 상에서, 도전막(133)과 중첩되는 위치에 도전막(135)을 형성한다.
절연막(134)은 실시형태 2에서의 절연막(154)과 동일한 재료, 동일한 적층 구조, 동일한 제조 방법을 이용하여 형성할 수 있다. 또한, 도전막(135)은 도전막(124a)과 동일한 재료, 동일한 적층 구조를 이용하여 형성하는 것이 가능하다.
이상의 공정에 의해 용량 소자(136)를 제조할 수 있다.
이어서, 도 14(C)에 도시된 바와 같이, 도전막(135)과 절연막(134)을 덮도록 절연막(187)을 형성한 후, 절연막(187)에 에칭 등에 의해 개구부를 형성함으로써 도전막(162)의 일부를 노출시킨다. 이어서, 개구부를 통해 도전막(162)과 접촉하는 도전막(188)을 절연막(187)상에 형성한다.
절연막(187)은 실시형태 2에서의 절연막(160)과 동일한 재료, 동일한 적층 구조, 동일한 제조 방법을 이용하여 형성할 수 있다. 도전막(188)은 도전막(124a)과 동일한 재료, 동일한 적층 구조를 이용하여 형성하는 것이 가능하다.
이상의 공정에 의해 도 14(C)에 도시된 바와 같은 본 발명의 일 태양에 따른 반도체 장치를 제조할 수 있다.
아울러 본 실시형태에서는 게이트 전극(124) 및 절연막(131)을 마스크로 하여 산화물 반도체막(122)에 도펀트를 첨가하고 있지만, 산화물 반도체막(122)으로의 도펀트의 첨가는 사이드 월(130)을 형성한 후, 도전막(163) 및 도전막(164)을 형성하기 전에 수행할 수도 있다.
도 16(A)에, 도펀트의 첨가가 수행되기 전의 산화물 반도체막(122)과, 이 산화물 반도체막(122) 상의 게이트 절연막(123)과, 게이트 절연막(123) 상의 게이트 전극(124)과, 게이트 전극(124) 상의 절연막(131)과, 게이트 절연막(123) 상에서 게이트 전극(124)의 측부에 마련된 사이드 월(130)을 나타내었다. 이 상태에서 게이트 전극(124), 절연막(131) 및 사이드 월(130)을 마스크로 하여 산화물 반도체막(122)에 도펀트를 첨가함으로써, 도 16(B)에 도시된 바와 같이 게이트 전극(124)과 중첩되고 적어도 일부가 채널 형성 영역으로 기능하는 제1 영역(127)과, LDD 영역으로 기능하고 사이드 월(130)과 중첩되며 제1 영역(127)을 사이에 갖는 제3 영역(192) 및 제3 영역(193)과, 소스 또는 드레인으로 기능하고 제1 영역(127), 제3 영역(192) 및 제3 영역(193)을 사이에 갖는 제2 영역(128) 및 제2 영역(129)을 산화물 반도체막(122)에 형성할 수 있다.
예를 들어, 질소를 도펀트로서 사용한 경우, 제2 영역(128) 및 제2 영역(129)중의 질소 원자의 농도는 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다. 또한, 예를 들어 질소를 도펀트로서 사용한 경우, 제3 영역(192) 및 제3 영역(193)중의 질소 원자의 농도는 5×1018/cm3 이상 5×1019/cm3 미만인 것이 바람직하다. 제2 영역(128) 및 제2 영역(129)보다 도펀트의 농도가 낮은 제3 영역(192) 및 제3 영역(193)을 마련함으로써, 단채널 효과에 의한 문턱값 전압의 마이너스 쉬프트를 경감시킬 수 있다.
본 실시형태는 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 4)
본 실시형태에서는 도 39에 도시된 구성을 그 일부에 갖는 반도체 장치의 제조 방법의 일례에 대하여 설명한다.
단, 기억소자가 갖는 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)는 실리콘뿐 아니라, 게르마늄, 실리콘 게르마늄, 단결정 탄화실리콘 등의 반도체 재료를 이용할 수도 있다. 또한, 예를 들어 실리콘을 이용한 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)는 실리콘 웨이퍼 등의 단결정 반도체 기판, SOI법에 의해 제조된 실리콘 박막, 기상성장법에 의해 제조된 실리콘 박막 등을 이용하여 형성할 수 있다.
본 실시형태에서는 먼저, 도 42(A)에 도시된 바와 같이 기판(100) 상에 절연막(101)과 섬형의 단결정의 반도체막(103n) 및 반도체막(103p)을 형성한다.
기판(100)으로 사용할 수 있는 소재에 큰 제한은 없으나, 적어도 후의 가열 처리에 견딜 수 있을 정도의 내열성을 갖는 재료를 사용할 필요가 있다. 예를 들어, 기판(100)으로는 퓨전법이나 플로트법으로 제조되는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판 등을 사용할 수 있다. 유리 기판으로서는, 후의 가열 처리의 온도가 높은 경우에는, 변형점이 730℃ 이상인 것을 사용하는 것이 바람직하다.
본 실시형태에서는 단결정 실리콘의 반도체 기판을 기판(100)으로 사용한다. 단결정의 반도체 기판은 유리 기판보다 표면의 평탄성이 높다. 따라서, 기판의 굴곡에 기인하여 절연막이나 도전막 등의 두께가 불균일해지는 것을 막을 수 있으므로 트랜지스터 등의 반도체소자를 미세화시켜도 반도체소자의 전기적 특성을 균일하게 할 수 있다.
절연막(101)은 산화실리콘, 질화산화실리콘, 산화질화실리콘, 질화실리콘 등의 절연성을 갖는 재료를 이용하여 형성한다. 절연막(101)은 단수의 절연막을 사용한 것일 수도, 복수의 절연막을 적층하여 사용한 것일 수도 있다.
예를 들어 산화실리콘을 절연막(101)으로서 사용하는 경우, 절연막(101)은 실란과 산소, TEOS(테트라에톡시실란)와 산소 등의 혼합 가스를 이용하여 열 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECRCVD 등의 기상성장법에 의해 형성할 수 있다. 이 경우, 절연막(101)의 표면을 산소 플라즈마 처리로 치밀화시킬 수도 있다. 또한, 질화실리콘을 절연막(101)으로서 사용하는 경우, 실란과 암모니아의 혼합 가스를 이용하여 플라즈마 CVD 등의 기상성장법에 의해 형성할 수 있다. 또한, 질화산화실리콘을 절연막(101)으로서 사용하는 경우, 실란과 암모니아의 혼합 가스, 또는 실란과 산화질소의 혼합 가스를 이용하여 플라즈마 CVD 등의 기상성장법에 의해 형성할 수 있다.
또 절연막(101)으로서, 유기 실란가스를 이용하여 화학 기상성장법에 의해 제조되는 산화실리콘을 사용할 수도 있다. 유기 실란가스로서는, 규산 에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3) 2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
또한, 기판(100)이 단결정 실리콘의 반도체 기판인 경우, 기판(100)의 표면을 산화시킴으로써 얻어지는 산화막으로 절연막(101)을 구성할 수도 있다. 상기 산화막을 형성하기 위한 열산화 처리는 드라이 산화일 수도 있으나, 할로겐을 포함하는 가스를 첨가한 산화분위기중에서 수행할 수도 있다. 할로겐을 포함하는 가스로서는 HCl, HF, NF3, HBr, Cl, ClF, BCl3, F, Br2 등에서 선택된 일종 또는 복수종의 가스를 사용할 수 있다.
예를 들어 HCl를 사용하는 경우, 산소에 대해 HCl을 0.5~10 체적%(바람직하게는 3 체적%)의 비율로 포함하는 분위기중에서, 700℃ 이상의 온도에서 열처리를 수행한다. 950℃ 이상 1100℃ 이하의 가열 온도로 열산화를 수행하는 것이 바람직하다. 처리 시간은 0.1~6시간, 바람직하게는 0.5~1시간으로 할 수 있다. 형성되는 절연막(101)의 두께는 15nm~1100nm(바람직하게는 60nm~300nm) 예를 들어 150nm로 할 수 있다.
이 할로겐을 포함하는 분위기에서의 열산화 처리에 의해 절연막(101)에 할로겐을 포함시킬 수 있다. 할로겐 원소를 1×1017atoms/cm3~5×1020atoms/cm3의 농도로 절연막(101)에 포함시킴으로써 금속 등의 불순물을 절연막(101)이 포획하므로, 후에 형성되는 반도체막(103n) 및 반도체막(103p)의 오염을 방지할 수 있다. 예를 들어 염소의 작용에 의해 금속 등의 불순물이 휘발성의 염화물이 되어 기상중으로 탈리되어 반도체막(103n) 및 반도체막(103p)으로부터 제거된다.
또한, 본 실시형태에서는 반도체막(103n) 및 반도체막(103p)이 단결정의 실리콘인 경우를 예로 들어 기억소자가 갖는 트랜지스터의 제조 방법에 대하여 이하에 설명한다. 아울러 구체적인 단결정의 반도체막(103n) 및 반도체막(103p)의 제조 방법의 일례에 대하여 간단히 설명한다. 우선, 단결정 실리콘의 반도체 기판인 본드 기판에, 전계로 가속된 이온으로 이루어진 이온 빔을 주입하여 본드 기판의 표면으로부터 일정한 깊이의 영역에, 결정 구조가 흐트러짐으로써 국소적으로 취약화된 취하층을 형성한다. 취하층이 형성되는 영역의 깊이는 이온 빔의 가속 에너지와 이온 빔의 입사각에 의해 조절할 수 있다. 그리고, 본드 기판과 표면에 절연막이 형성된 기판(100)을, 이 둘 사이에 절연막을 두고 합착시킨다. 합착은, 본드 기판과 기판(100)을 중첩시킨 후, 본드 기판과 기판(100)의 일부에 1N/cm2 이상 500N/cm2 이하, 바람직하게는 11N/cm2 이상 20N/cm2 이하 정도의 압력을 가한다. 압력을 가하면 그 부분부터 본드 기판과 절연막(101)이 접합을 시작하고 최종적으로는 밀착된 면 전체가 접합된다. 이어서, 가열 처리를 수행함으로써, 취하층에 존재하는 미소 보이드들이 결합하여 미소 보이드의 체적이 증대된다. 그 결과, 취하층에서 본드 기판의 일부인 단결정 반도체막이 본드 기판으로부터 분리된다. 상기 가열 처리의 온도는 기판(100)의 변형점을 넘지 않는 온도로 한다. 그리고, 상기 단결정 반도체막을 에칭 등에 의해 원하는 형상으로 가공함으로써 반도체막(103n) 및 반도체막(103p)을 형성할 수 있다.
본 실시형태에서는, 단결정 실리콘의 반도체 기판인 기판(100)에 산소 분위기중에서 950℃의 온도로 가열 처리를 실시함으로써, 기판(100) 상에 두께 400nm의 산화실리콘막을 형성한다. 이어서, 산화실리콘막 상에, 플라즈마 CVD에 의해 두께 50nm의 질화산화실리콘막을 형성한다. 한편, 단결정 실리콘의 반도체 기판인 본드 기판에, 산소에 HCl를 포함시킨 분위기중에서 950℃의 온도로 가열 처리를 수행함으로써 본드 기판상에 두께 100nm의 산화실리콘막을 형성한다. 그리고, 상기 기판(100)과 본드 기판을, 기판(100) 상의 질화산화실리콘막과 본드 기판 상의 산화실리콘막이 접촉하도록 합착시킨다. 그리고, 취하층에서 본드 기판의 일부인 단결정 반도체막을 본드 기판으로부터 분리시킨다. 따라서, 본 실시형태에서는 절연막(101)이, 기판(100)측부터, 두께 400nm의 산화실리콘막, 두께 50nm의 질화산화실리콘막, 두께 100nm의 산화실리콘막이 차례로 적층된 구성을 갖는다.
반도체막(103n) 및 반도체막(103p)에는, 문턱값 전압을 제어하기 위해 붕소, 알루미늄, 갈륨 등의 p형의 도전성을 부여하는 불순물 원소, 또는 인, 비소 등의 n형의 도전성을 부여하는 불순물 원소를 첨가할 수도 있다. 문턱값 전압을 제어하기 위한 불순물 원소의 첨가는, 패터닝하기 전의 반도체막에 대해서 수행할 수도 있고, 패터닝 후에 형성된 반도체막(103n) 및 반도체막(103p)에 대해서 수행할 수도 있다. 또한, 문턱값 전압을 제어하기 위한 불순물 원소의 첨가를 본드 기판에 대해서 수행할 수도 있다. 또는, 불순물 원소의 첨가를, 문턱값 전압을 대략적으로 조정하기 위해 본드 기판에 대해서 수행한 다음, 문턱값 전압을 미조정하기 위해 패터닝전의 반도체막에 대해서, 또는 패터닝에 의해 형성된 반도체막(103n) 및 반도체막(103p)에 대해서도 수행할 수도 있다.
아울러 본 실시형태에서는 단결정의 반도체막을 이용하는 예에 대하여 설명하였으나, 본 발명은 이 구성에 한정되지 않는다. 예를 들어 절연막(101) 상에 기상성장법을 이용하여 형성된 다결정의 반도체막을 이용할 수도 있고, 기상성장법을 이용하여 형성된 반도체막을 공지의 기술에 의해 결정화시켜 다결정의 반도체막을 형성할 수도 있다. 공지의 결정화 방법으로는 레이저광을 이용한 레이저 결정화법, 촉매 원소를 이용하는 결정화법이 있다. 또는, 촉매 원소를 이용하는 결정화법과 레이저 결정화법을 조합하여 이용할 수도 있다. 또한, 석영 기판과 같은 내열성이 뛰어난 기판을 이용하는 경우, 전열로를 이용한 열결정화 방법, 적외광을 이용한 램프 어닐링 결정화법, 촉매 원소를 이용하는 결정화법, 950℃ 정도의 고온 어닐링법을 이용한 결정화법을 이용할 수도 있다.
이어서 도 42(B)에 도시된 바와 같이, 반도체막(103n) 및 반도체막(103p) 상에 게이트 절연막(104n) 및 게이트 절연막(104p)을 각각 형성한 후, 반도체막(103n)과 중첩되는 위치에서 게이트 절연막(104n) 상에 게이트 전극(105n)을, 반도체막(103p)과 중첩되는 위치에서 게이트 절연막(104p) 상에 게이트 전극(105p)을 형성한다. 그리고, 게이트 전극(105n) 및 게이트 전극(105p)을 마스크로 하여 하나의 도전성을 부여하는 불순물 원소를 반도체막(103n) 및 반도체막(103p)에 첨가한다. 구체적으로는, 우선, 반도체막(103n)을 덮도록 마스크를 형성한 후, 반도체막(103p)에, p형의 도전성을 부여하는 불순물 원소를 첨가한다. 상기 불순물 원소의 첨가에 의해 반도체막(103p)에는 게이트 전극(105p)과 중첩되는 제1 영역(114)과, 제1 영역(114)을 사이에 두는 저농도 불순물 영역(117a) 및 저농도 불순물 영역(118a)이 형성된다. 이어서, 반도체막(103p)을 덮도록 마스크를 형성한 후, 반도체막(103n)에, n형의 도전성을 부여하는 불순물 원소를 첨가한다. 상기 불순물 원소의 첨가에 의해 반도체막(103n)에는 게이트 전극(105n)과 중첩되는 제1 영역(108)과, 제1 영역(108)을 사이에 두는 저농도 불순물 영역(111a) 및 저농도 불순물 영역(112a)이 형성된다.
게이트 절연막(104n) 및 게이트 절연막(104p)은 고밀도 플라즈마 처리, 열산화 처리 등을 수행함으로써 반도체막(103n) 및 반도체막(103p)의 표면을 산화 또는 질화시킴으로써 형성할 수 있다. 게이트 절연막(104n) 및 게이트 절연막(104p)의 두께는 예를 들어 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
본 실시형태에서는, 산소 분위기중에서 25분간 950℃로 가열 처리를 수행한 후, 질소 분위기중에서 1시간 950℃로 가열 처리를 수행함으로써 반도체막(103n) 및 반도체막(103p)의 표면을 열산화시켜 두께 15nm의 산화실리콘막으로 구성되는 게이트 절연막(104n) 및 게이트 절연막(104p)을 형성한다.
고밀도 플라즈마 처리를 이용하는 경우에는, 예를 들어 He, Ar, Kr, Xe 등의 희가스와 산소, 산화질소, 암모니아, 질소 등의 혼합 가스를 사용한다. 이 경우, 플라즈마의 여기를 마이크로파의 도입에 의해 수행함으로써 저전자 온도로 고밀도의 플라즈마를 생성할 수 있다. 이러한 고밀도의 플라즈마로 생성된 산소 라디칼(OH라디칼을 포함하는 경우도 있음)이나 질소 라디칼(NH라디칼을 포함하는 경우도 있음)에 의해 반도체막의 표면을 산화 또는 질화시킴으로써 1~20nm, 바람직하게는 5~10nm의 절연막을 반도체막에 접촉하도록 형성할 수 있다. 예를 들어, 아산화질소(N2O)를 Ar로 1~3배(유량비)로 희석하고 10Pa~30Pa의 압력으로 3kW~5kW의 마이크로파(2.45GHz) 전력을 인가하여 반도체막(103n) 및 반도체막(103p)의 표면을 산화 또는 질화시킨다. 이 처리에 의해 1nm~10nm(바람직하게는 2nm~6nm)의 절연막을 형성한다. 나아가 아산화질소(N2O)와 실란(SiH4)을 도입하고, 10Pa~30Pa의 압력에서 3kW~5kW의 마이크로파(2.45GHz) 전력을 인가하여 기상성장법에 의해 산화질화실리콘막을 형성함으로써 게이트 절연막을 형성한다. 고상 반응과 기상성장법에 의한 반응을 조합함으로써 계면준위 밀도가 낮고 절연내압이 우수한 게이트 절연막을 형성할 수 있다.
상술한 고밀도 플라즈마 처리에 의한 반도체막의 산화 또는 질화는 고상 반응으로 진행되므로 게이트 절연막(104n) 및 게이트 절연막(104p)과 반도체막(103n) 및 반도체막(103p)과의 계면준위 밀도를 지극히 낮출 수 있다. 또한 고밀도 플라즈마 처리에 의해 반도체막(103n) 및 반도체막(103p)을 직접 산화 또는 질화시킴으로써, 형성되는 절연막의 두께의 불균일을 억제할 수 있다. 또한 반도체막이 결정성을 갖는 경우, 고밀도 플라즈마 처리를 이용하여 반도체막의 표면을 고상 반응으로 산화시킴으로써 결정입계에서만 산화가 빠르게 진행되는 것을 억제하여 균일성이 좋고 계면준위 밀도가 낮은 게이트 절연막을 형성할 수 있다. 고밀도 플라즈마 처리에 의해 형성된 절연막을, 게이트 절연막의 일부 또는 전부에 포함하여 형성되는 트랜지스터는 전기적 특성의 불균일을 억제할 수 있다.
또한, 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 산화실리콘, 질화산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 또는 산화탄탈륨, 산화이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)) 등을 포함하는 막을 단층으로, 또는 적층시킴으로써 게이트 절연막을 형성할 수도 있다.
아울러 본 명세서에서 산화질화물은 그 조성으로서 질소보다 산소의 함유량이 많은 물질이며, 또한, 질화산화물은 그 조성으로서 산소보다 질소의 함유량이 많은 물질을 의미한다.
게이트 전극(105n) 및 게이트 전극(105p)은, 게이트 절연막(104n) 및 게이트 절연막(104p)을 덮도록 도전막을 형성한 후 이 도전막을 소정의 형상으로 가공(패터닝)함으로써 형성할 수 있다. 상기 도전막의 형성에는 CVD법, 스퍼터링법, 증착법, 스핀코트법 등을 이용할 수 있다. 또한, 도전막은, 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등을 사용할 수 있다. 상기 금속을 주성분으로 하는 합금을 사용할 수도 있고 상기 금속을 포함하는 화합물을 사용할 수도 있다. 또는 반도체막에 도전성을 부여하는 인 등의 불순물 원소를 도핑한, 다결정 실리콘 등의 반도체를 이용하여 형성할 수도 있다.
아울러 게이트 전극(105n) 및 게이트 전극(105p)은 단층의 도전막으로 구성될 수도 있고 적층된 복수의 도전막으로 구성될 수도 있다.
2개의 도전막의 조합으로서, 첫번째층에 질화탄탈륨 또는 탄탈륨을, 두번째층에 텅스텐을 사용할 수 있다. 상기한 예 이외에도, 질화텅스텐과 텅스텐, 질화몰리브덴과 몰리브덴, 알루미늄과 탄탈륨, 알루미늄과 티타늄 등을 들 수 있다. 텅스텐이나 질화탄탈륨은 내열성이 높으므로 2층의 도전막을 형성한 후의 공정에서 열활성화를 목적으로 가열 처리를 수행할 수 있다. 또한, 2층의 도전막의 조합은, 예를 들어, n형의 도전성을 부여하는 불순물 원소가 도핑된 실리콘과 니켈 실리사이드, n형의 도전성을 부여하는 불순물 원소가 도핑된 실리콘과 텅스텐 실리사이드 등으로 할 수도 있다.
3개의 도전막을 적층하는 3층 구조의 경우에는 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하는 것이 바람직하다.
또한, 게이트 전극(105n) 및 게이트 전극(105p)에 산화인듐, 산화인듐 산화주석 혼합물, 산화인듐 산화아연 혼합물, 산화아연, 산화아연 알루미늄, 산질화아연 알루미늄, 또는 산화아연 갈륨 등의 투광성을 갖는 산화물 도전막을 사용할 수도 있다.
본 실시형태에서는, 막 두께 30nm 정도의 질화탄탈륨 상에 막 두께 170nm 정도의 텅스텐을 적층한 게이트 전극(105n) 및 게이트 전극(105p)를 이용한다.
아울러 마스크를 사용하지 않고, 액적 토출법을 이용하여 선택적으로 게이트 전극(105n) 및 게이트 전극(105p)을 형성할 수도 있다. 액적 토출법은 소정의 조성물을 포함하는 액적을 미세한 홀을 통해 토출 또는 분출시킴으로써 소정의 패턴을 형성하는 방법을 의미하며 잉크젯법 등이 그 범주에 포함된다.
또한, 게이트 전극(105n) 및 게이트 전극(105p)은 도전막을 형성한 후 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 이용하고 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절함으로써, 원하는 테이퍼 형상을 갖도록 에칭할 수 있다. 또한, 테이퍼 형상은, 마스크의 형상에 의해서도 각도 등을 제어할 수 있다. 아울러 에칭용 가스로서는 염소, 염화붕소, 염화실리콘 또는 사염화탄소 등의 염소계 가스, 사불화탄소, 불화황 또는 불화질소 등의 불소계 가스 또는 산소를 적절히 사용할 수 있다.
이어서, 게이트 절연막(104n) 및 게이트 절연막(104p)과, 게이트 전극(105n) 및 게이트 전극(105p)을 덮도록 절연막을 형성한 후 에칭 등에 의해 상기 절연막의 형상을 가공함으로써 도 42(C)에 도시된 바와 같이, 사이드 월(170n)을 게이트 전극(105n)의 측부에, 사이드 월(170p)을 게이트 전극(105p)의 측부에 각각 형성한다. 본 실시형태에서는 막 두께 100nm의 산화질화실리콘막과 막 두께 200nm의 산화실리콘막이 차례로 적층된 절연막을, 게이트 전극(105n) 및 게이트 전극(105p)을 덮도록 형성한 후 드라이 에칭에 의해 그 형상을 가공함으로써 사이드 월(170n) 및 사이드 월(170p)을 형성한다.
아울러 상기 에칭에 의해 게이트 절연막(104n) 중 사이드 월(170n) 하부를 제외한 부분이 제거되고 또한 게이트 절연막(104p) 중 사이드 월(170p) 하부를 제외한 부분이 제거된다.
이어서 도 42(D)에 도시된 바와 같이, 게이트 전극(105n) 및 게이트 전극(105p)과 사이드 월(170n) 및 사이드 월(170p)을 마스크로 하여 하나의 도전성을 부여하는 불순물 원소를 반도체막(103n) 및 반도체막(103p)에 첨가한다. 구체적으로는, 우선, 반도체막(103n)을 덮도록 마스크를 형성한 후, p형의 도전성을 부여하는 불순물 원소를 반도체막(103p)에 첨가한다. 상기 불순물 원소의 첨가에 의해, 일부의 저농도 불순물 영역(117a) 및 저농도 불순물 영역(118a)에 불순물이 더 첨가되어, 게이트 전극(105p)과 중첩되는 제1 영역(114)과, 사이드 월(170p)과 중첩됨과 아울러 제1 영역(114)을 사이에 갖는 제3 영역(117) 및 제3 영역(118)과, 제1 영역(114), 제3 영역(117) 및 제3 영역(118)을 사이에 갖는 제2 영역(115) 및 제2 영역(116)이 반도체막(103p)에 형성된다. 이어서, 반도체막(103p)을 덮도록 마스크를 형성한 후, n형의 도전성을 부여하는 불순물 원소를 반도체막(103n)에 첨가한다. 상기 불순물 원소의 첨가에 의해, 일부의 저농도 불순물 영역(111a) 및 저농도 불순물 영역(112a)에 불순물이 더 첨가되어, 게이트 전극(105n)과 중첩되는 제1 영역(108)과, 사이드 월(170n)과 중첩됨과 아울러 제1 영역(108)을 사이에 두는 제3 영역(111) 및 제3 영역(112)과, 제1 영역(108), 제3 영역(111) 및 제3 영역(112)을 사이에 두는 제2 영역(109) 및 제2 영역(110)이 반도체막(103n)에 형성된다.
제3 영역(117) 및 제3 영역(118)은 사이드 월(170p)과 중첩됨으로써 제2 영역(115) 및 제2 영역(116)보다 p형의 도전성을 부여하는 불순물 원소의 농도가 낮다. 또한, 제3 영역(111) 및 제3 영역(112)은 사이드 월(170n)과 중첩됨으로써 제2 영역(109) 및 제2 영역(110)보다 n형의 도전성을 부여하는 불순물 원소의 농도가 낮다.
아울러 본 실시형태에서는 첫번째의 불순물의 첨가에 의해 저농도 불순물 영역(111a) 및 저농도 불순물 영역(112a)과 저농도 불순물 영역(117a) 및 저농도 불순물 영역(118a)을 형성하고 난 후, 두번째의 불순물의 첨가를 수행함으로써 LDD 영역으로 기능하는 제3 영역(111) 및 제3 영역(112)과 제3 영역(117) 및 제3 영역(118)을 형성하였으나, 본 발명의 일 태양은 이 구성에 한정되지 않는다. 예를 들어 상기 첫번째의 불순물의 첨가를 수행하지 않고 두번째의 불순물의 첨가를, 사이드 월(170n) 및 사이드 월(170p)의 하부로 불순물이 돌아서 들어갈 수 있는 조건으로 수행함으로써, LDD 영역으로 기능하는 제3 영역(111) 및 제3 영역(112)과 제3 영역(117) 및 제3 영역(118)을 형성할 수도 있다. 또한, 상기 첫번째의 불순물의 첨가를 수행하지 않고, 아울러 두번째의 불순물의 첨가를, 사이드 월(170n) 및 사이드 월(170p)의 하부로 불순물이 들어가기 어려운 조건에서 수행함으로써, 제1 영역(108)과 제2 영역(109) 및 제2 영역(110)과의 사이에, 또는 제1 영역(114)과 제2 영역(115) 및 제2 영역(116)과의 사이에 오프셋(offset) 영역을 마련할 수도 있다. 오프셋(offset) 영역의 불순물 농도는 제1 영역(108) 또는 제1 영역(114)과 동일한 정도인 것이 바람직하다.
이어서, 도 43(A)에 도시된 바와 같이, 반도체막(103n) 및 반도체막(103p)과, 게이트 전극(105n) 및 게이트 전극(105p)과, 사이드 월(170p) 및 사이드 월(170n)과, 절연막(101)을 덮도록 절연막(171)을 형성한다. 그리고, 에칭 등에 의해 절연막(171)에 개구부를 형성하여 일부의 제2 영역(109) 및 제2 영역(110)과 일부의 제2 영역(115) 및 제2 영역(116)을 노출시킨다. 이어서, 제2 영역(109)에 접촉하는 도전막(106)과, 제2 영역(110) 및 제2 영역(115)에 접촉하는 도전막(107)과, 제2 영역(116)에 접촉하는 도전막(113)을 절연막(171) 상에 형성한다.
구체적으로, 절연막(171)은 산화실리콘, 질화실리콘, 질화산화실리콘, 산화질화실리콘, 질화알루미늄, 질화산화알루미늄 등의 무기의 절연막을 사용할 수 있다. 특히, 유전율이 낮은(low-k) 재료를 절연막(171)에 이용함으로써 각종 전극이나 배선의 중첩에 기인하는 용량을 충분히 감소시킬 수 있게 되므로 바람직하다. 아울러 절연막(171)에, 상기 재료를 이용한 다공성의 절연막을 적용할 수도 있다. 다공성의 절연막은 밀도가 높은 절연막과 비교하여 유전율이 저하되므로 전극이나 배선에 기인하는 기생 용량을 더욱 감소시킬 수 있다.
본 실시형태에서는, 절연막(171)으로서 두께 500nm의 산화질화실리콘막을 사용한다. 아울러 본 실시형태에서는 절연막(171)이 단층의 절연막으로 구성된 경우를 예시하였으나, 절연막(171)은, 적층된 복수의 절연막으로 구성될 수도 있다.
도전막(106), 도전막(107), 및 도전막(113)이 되는 도전막으로는, 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측 또는 상측에 크롬, 탄탈륨, 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막을 적층시킨 구성으로 할 수도 있다. 또한, 알루미늄 또는 구리는 내열성이나 부식성의 문제를 회피하기 위해 고융점 금속재료와 조합하여 사용하는 것이 바람직하다. 고융점 금속재료로는, 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 네오디뮴, 스칸듐, 이트륨 등을 사용할 수 있다.
또한, 도전막(106), 도전막(107), 및 도전막(113)이 되는 도전막은, 단층 구조일 수도, 2층 이상의 적층 구조로 할 수도 있다. 예를 들어 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 상에 티타늄막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 상에 중첩시켜 알루미늄막을 적층하고 그 위에 티타늄막을 더 성막하는 3층 구조 등을 들 수 있다.
또한, 도전막(106), 도전막(107), 및 도전막(113)이 되는 도전막은 도전성의 금속 산화물로 형성할 수도 있다. 도전성의 금속 산화물로서는 산화인듐, 산화주석, 산화아연, 산화인듐 산화주석 혼합물, 산화인듐 산화아연 혼합물 또는 상기 금속 산화물 재료에 실리콘 또는 산화실리콘을 포함시킨 것을 사용할 수 있다. 본 실시형태에서는, 두께 300nm 정도의 텅스텐막을 도전막(106), 도전막(107) 및 도전막(113)으로서 사용한다.
이상의 공정에 의해, 기억소자가 갖는 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)를 형성할 수 있다.
이어서, 도 43(B)에 도시된 바와 같이, 도전막(106), 도전막(107) 및 도전막(113)을 덮도록 절연막(171) 상에 절연막(119)과 절연막(173)을 차례로 적층하도록 형성한 후 절연막(173) 상에 산화물 반도체막(142b)을 형성한다.
절연막(119)은 단층 구조일 수도 2층 이상의 적층 구조일 수도 있지만, 그 표면은 높은 평탄성을 갖는 것이 바람직하다. 절연막(119)으로서 예를 들어 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘 등을 사용할 수 있다. 그리고, 절연막(119)은 LPCVD법, 플라즈마 CVD법, 광 CVD법, 열 CVD법 등의 CVD법을 이용하여 형성할 수 있다.
또한, 절연막(119)으로서, 유기 실란을 이용하여 화학 기상성장법에 의해 제조되는 산화실리콘막을 사용할 수도 있다. 유기 실란으로는, 규산 에틸(TEOS:Si(OC2H5)4), 트리메틸실란(TMS:(CH3)3 SiH), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3) 2)3) 등을 사용할 수 있다. 물론, 모노실란, 디실란 또는 트리실란 등의 무기 실란을 이용하여 산화실리콘, 산화질화실리콘, 질화실리콘, 질화산화실리콘 등을 형성할 수도 있다.
본 실시형태에서는 LPCVD법을 이용하여 산화실리콘을 포함하는 절연막(119)을 형성한다.
아울러, 후에 형성되는 트랜지스터(121)의 전기적 특성의 편차를 억제하기 위해서는 산화물 반도체막(142b)의 표면은 높은 평탄성을 갖는 것이 바람직하다. 그리고, 산화물 반도체막(142b)의 평탄성을 높이기 위해서는 절연막(173)의 표면이 높은 평탄성을 확보하고 있는 것이 바람직하다. 그러나, 절연막(173)과 산화물 반도체막(142b)의 계면 근방에 수소 등의 불순물이 혼입되는 것을 막기 위해서는 절연막(173)을 형성한 후, 절연막(173)을 대기에 노출시키지 않고 연속적으로 산화물 반도체막(142b)을 형성하는 것이 바람직하다. 따라서, 본 실시형태에서는 절연막(173) 아래에 위치하는 절연막(119)의 표면에 평탄화 처리를 실시하여 둔다. 상기 구성에 의해, 절연막(173)의 표면에 평탄화 처리를 실시하지 않아도 절연막(173)의 표면의 평탄성을 확보할 수 있다. 그리고, 절연막(173)의 표면의 평탄성을 확보하면서, 절연막(173)과 산화물 반도체막(142b)의 연속 성막을 실현할 수 있다.
절연막(119)의 평탄화 처리는 화학적 기계 연마법(Chemical Mechanical Polishing: CMP법), 액체 제트 연마법 등의 연마 처리, 드라이 에칭 또는 웨트 에칭 등의 에칭 처리, 또는 연마 처리와 에칭 처리를 조합하여 수행할 수 있다.
본 실시형태에서는 CMP법을 이용하여 절연막(119)에 평탄화 처리를 실시하는 경우에 대하여 설명한다. 절연막(119)의 평탄화 처리는 예를 들어 폴리우레탄지의 연마포를 사용하고, 슬러리는 실리카계 슬러리(입경 60nm), 슬러리 유량(100)ml/min 이상 500ml/min 이하, 연마압 0.005MPa 이상 0.08MPa 이하, 스핀들 회전수 20rpm 이상 50rpm 이하, 테이블 회전수 20rpm 이상 50rpm 이하로 수행할 수 있다.
본 실시형태에서는 상기 CMP법에 의한 연마후의 절연막(119)의 두께를 300nm로 한다.
또한, 절연막(173)은 스퍼터링법, CVD법 등에 의해 형성한다. 절연막(173)은 열이 가해짐으로써 산소가 탈리되는 절연막인 것이 바람직하다. 열이 가해짐으로써 산소가 탈리되는 절연막으로서는, 화학양론적 조성비를 만족하는 산소보다 많은 산소를 포함하는 절연막을 사용하는 것이 바람직하다. 열이 가해짐으로써 산소가 탈리되는 절연막은 가열 처리시에 산소가 탈리됨으로써, 후에 형성되는 산화물 반도체막으로 산소를 확산(또는 공급)시킬 수 있다. 절연막(173)으로는 예를 들어 산화실리콘, 산화질화실리콘, 질화산화실리콘, 산화갈륨, 산화하프늄, 산화이트륨 등을 사용할 수 있다. 스퍼터링법을 이용하여 절연막(173)을 형성함으로써, 열이 가해짐으로써 산소가 쉽게 탈리되는 절연막을 구현할 수 있으므로 바람직하다. 절연막(173)은 단수의 절연막으로 구성될 수도 있고, 적층된 복수의 절연막으로 구성될 수도 있다.
절연막(173)은 50nm 이상 800nm 이하, 바람직하게는 200nm 이상 500nm 이하로 한다. 절연막(173)을 두껍게 형성함으로써, 절연막(173)으로부터 방출되는 산소의 양을 증가시킬 수 있음과 아울러 절연막(173) 및 후에 형성되는 산화물 반도체막(142b)과의 계면에서의 계면준위를 감소시키는 것이 가능하다.
본 실시형태에서는 스퍼터링법을 이용하여 형성한 두께 200nm의 산화실리콘막을 절연막(173)으로서 사용한다. 절연막(173)을 스퍼터링법에 의해 형성하는 경우에는 성막 가스로서 산소 가스, 또는 산소 및 희가스의 혼합 가스 등을 이용할 수 있다. 또한, 성막 가스중의 산소량을 많게 함으로써, 절연막(173)에 포함되는 산소의 양을 증가시킬 수 있으므로 바람직하다. 대표적으로는 성막 가스중의 산소 농도를 6% 이상 100% 이하로 하는 것이 바람직하다.
절연막(173)으로서 산화실리콘막을 형성하는 경우, 석영(바람직하게는 합성 석영)을 타겟으로 사용하고, 기판 온도 30℃ 이상 450℃ 이하(바람직하게는 70℃ 이상 200℃ 이하), 타겟과 기판 사이의 거리(T-S간 거리)를 20mm 이상 400mm 이하(바람직하게는 40mm 이상 200mm 이하), 압력을 0.1Pa 이상 4Pa 이하(바람직하게는 0.2Pa 이상 1.2Pa 이하), 고주파 전원을 0.5kW 이상 12kW 이하(바람직하게는 1kW 이상 5kW 이하), 성막 가스중의 O2/(O2＋Ar) 비율을 1% 이상 100% 이하(바람직하게는 6% 이상 100% 이하)로 하고, RF스퍼터링법을 이용하는 것이 바람직하다. 아울러 석영(바람직하게는 합성 석영) 타겟 대신에 실리콘 타겟을 사용할 수도 있다. 아울러 성막 가스로서는 산소만을 사용할 수도 있다.
상기 산화물 반도체막(142b)의 막 두께는 2nm 이상 200nm 이하, 바람직하게는 3nm 이상 50nm 이하, 더욱 바람직하게는 3nm 이상 20nm 이하로 한다. 산화물 반도체막은 산화물 반도체를 타겟으로 사용하여 스퍼터링법에 의해 성막한다. 또한, 산화물 반도체막은 희가스(예를 들어 아르곤) 분위기하, 산소 분위기하, 또는 희가스(예를 들어 아르곤) 및 산소 혼합 분위기하에서 스퍼터링법에 의해 형성할 수 있다.
아울러 산화물 반도체막을 스퍼터링법에 의해 성막하기 전에 아르곤 가스를 도입하고 플라즈마를 발생시키는 역스퍼터링을 수행하여 절연막(173)의 표면에 부착된 먼지를 제거하는 것이 바람직하다. 역스퍼터링은 타겟 측에 전압을 인가하지 않고 아르곤 분위기하에서 기판측에 RF전원을 이용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법을 가리킨다. 아울러 아르곤 분위기 대신에 질소, 헬륨 등을 사용할 수도 있다. 또한, 아르곤 분위기에 산소, 아산화질소 등을 부가한 분위기에서 수행할 수도 있다. 또한, 아르곤 분위기에 염소, 사불화탄소 등을 부가한 분위기에서 수행할 수도 있다.
산화물 반도체막에는 상술한 바와 동일한 재료를 이용할 수 있다. 본 실시형태에서는 In(인듐), Ga(갈륨) 및 Zn(아연)를 포함하는 타겟을 이용한 스퍼터링법에 의해 얻어지는 두께 20nm의 In-Ga-Zn계 산화물 반도체의 박막을 산화물 반도체막으로서 사용한다. 상기 타겟으로는 예를 들어 In2O3:Ga2O3:ZnO=1:1:1［mol수비］의 조성비를 갖는 타겟을 사용한다. 또한, In2O3:Ga2O3:ZnO=1:1:2［mol수비］의 조성비를 갖는 타겟, 또는 In2O3:Ga2O3:ZnO=1:1:4［mol수비］를 갖는 타겟을 사용할 수 있다. 또한, In, Ga 및 Zn을 포함하는 타겟의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 미만이다. 충전율이 높은 타겟을 사용함으로써, 성막한 산화물 반도체막은 치밀한 막이 된다.
아울러 산화물 반도체로서 In-Zn계의 재료를 사용하는 경우, 사용하는 타겟의 조성비는 원자수비로 In:Zn=50:1~1:2(몰수비로 환산하면 In2O3:ZnO=25:1~1:4), 바람직하게는 In:Zn=20:1~1:1(몰수비로 환산하면 In2O3:ZnO=10:1~1:2), 더욱 바람직하게는 In:Zn=1.5:1~15:1(몰수비로 환산하면 In2O3:ZnO=3:4~15:2)로 한다. 예를 들어, In-Zn계 산화물 반도체의 형성에 사용하는 타겟은 원자수비가 In:Zn:O=X:Y:Z일 때, Z＞1.5X＋Y로 한다. Zn의 비율을 상기 범위로 함으로써 이동도의 향상을 실현할 수 있다.
또한, 산화물 반도체로서 In-Sn-Zn계의 재료를 사용하는 경우, 사용하는 타겟의 조성비는 In:Sn:Zn의 원자수비를 1:2:2, 2:1:3, 1:1:1 또는 4:9:7로 할 수 있다.
본 실시형태에서는 감압 상태로 유지된 처리실 내에 기판을 지지하고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상기 타겟을 이용하여 산화물 반도체막을 성막한다. 성막시에 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 할 수도 있다. 기판을 가열하면서 성막함으로써, 성막한 산화물 반도체막에 포함되는 불순물 농도를 감소시킬 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 처리실 내의 잔류 수분을 제거하기 위해서는 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 부가한 것을 사용할 수도 있다. 크라이오펌프를 이용하여 처리실을 배기하면 예를 들어 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되므로, 이 처리실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 감소시킬 수 있다.
성막 조건의 일례로는, 기판과 타겟 사이의 거리를 100mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 아르곤과 산소의 유량비가 30sccm/15sccm 분위기하의 조건이 적용된다. 아울러 펄스 직류(DC) 전원을 이용하면 성막시에 발생하는 먼지를 줄일 수 있고 막 두께의 분포도 균일해지므로 바람직하다.
또한, 스퍼터링 장치의 처리실의 리크 레이트를 1×10-10Pa·m3/초 이하로 함으로써, 스퍼터링법에 의한 성막 도중에 산화물 반도체막으로 알칼리 금속, 수소화물 등의 불순물이 혼입되는 것을 감소시킬 수 있다. 또한, 배기계로서 상술한 흡착형의 진공 펌프를 이용함으로써 배기계로부터의 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기 또는 수소화물 등의 불순물의 역류를 감소시킬 수 있다.
또한, 타겟의 순도를, 99.99% 이상으로 함으로써, 산화물 반도체막으로 혼입되는 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기 또는 수소화물 등을 감소시킬 수 있다. 또한, 상기 타겟을 이용함으로써, 산화물 반도체막에서 리튬, 나트륨, 칼륨 등의 알칼리 금속의 농도를 감소시킬 수 있다.
아울러 산화물 반도체막에 수소, 수산기 및 수분이 가능한 한 포함되지 않도록 하기 위해, 성막의 사전 처리로서 스퍼터링 장치의 예비 가열실에서, 절연막(173)까지 형성된 기판(100)을 예비 가열하여 기판(100) 상에 형성된 각종 절연막 및 도전막에 흡착된 수분 또는 수소 등의 불순물을 탈리하여 배기시키는 것이 바람직하다. 아울러 예비 가열의 온도는 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비 가열실에 마련하는 배기 수단은 크라이오펌프가 바람직하다. 아울러 이 예비 가열의 처리는 생략할 수도 있다. 또한 이 예비 가열은, 후에 이루어지는 절연막(143a)의 형성전에도 동일하게 수행할 수도 있다.
아울러 스퍼터링 등으로 성막된 산화물 반도체막에는 불순물로서의 수분 또는 수소(수산기를 포함함)가 다량으로 포함되어 있을 수 있다. 수분 또는 수소는 도너 준위를 형성하기 쉬우므로 산화물 반도체의 입장에서는 불순물이다. 이에, 본 발명의 일 태양에서는 산화물 반도체막(142b) 내의 수분 또는 수소 등의 불순물을 감소(탈수화 또는 탈수소화)시키기 위해, 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 이용하여 측정했을 경우의 수분량이 20ppm(노점 환산으로 -55℃ 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 분위기하에서 산화물 반도체막(142b)에 가열 처리를 실시한다.
산화물 반도체막(142b)에 가열 처리를 실시함으로써 산화물 반도체막(142b)중의 수분 또는 수소를 탈리시킬 수 있다. 구체적으로는 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만의 온도로 가열 처리를 수행할 수 있다. 예를 들어, 500℃, 3분간 이상 6분간 이하 정도로 수행할 수 있다. 가열 처리에 RTA법을 이용하면 단시간에 탈수화 또는 탈수소화를 수행할 수 있으므로 유리 기판의 변형점을 초과하는 온도에서도 처리할 수 있다.
본 실시형태에서는 가열 처리 장치 중 하나인 전기로를 이용한다.
아울러 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 구비할 수도 있다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프에서 나오는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 가열 처리를 수행하는 장치이다. 기체로는 아르곤 등의 희가스, 또는 가열 처리에 의해 피처리물과 반응하지 않는 질소와 같은 불활성 기체가 사용된다.
가열 처리에서는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에 수분 또는 수소 등이 포함되지 않는 것이 바람직하다. 또는 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
이상의 공정에 의해, 산화물 반도체막(142b)중의 수소의 농도를 감소시킬 수 있다. 또한, 이 수소 농도가 감소된 산화물 반도체막을 이용함으로써 내압성이 높고 오프 전류가 현저히 작은 트랜지스터를 제조할 수 있다. 상기 가열 처리는 산화물 반도체막(142b)의 성막 이후이면 언제라도 수행할 수 있다.
아울러 산화물 반도체막(142b)은 비정질일 수도 있으나, 결정성을 가질 수도 있다. 결정성을 갖는 산화물 반도체막으로서는, c축 배향되고, 아울러 ab면, 표면 또는 계면의 방향에서 볼 때 삼각형상 또는 육각형상의 원자 배열을 가지며, c축에서는 금속 원자가 층형 또는 금속 원자와 산소 원자가 서로 층형으로 배열되어 있고, ab면에서는 a축 또는 b축의 방향이 다른(c축을 중심으로 회전한) 결정을 포함하는 결정성 산화물 반도체(C Axis Aligned Crystalline Oxide Semiconductor: CAAC-OS라고도 칭함)를 사용하여도, 트랜지스터의 신뢰성을 높이는 효과를 얻을 수 있으므로 바람직하다.
이어서, 도 43(C)에 도시된 바와 같이, 에칭 등에 의해 산화물 반도체막(142b)와 절연막(173)의 형상을 가공함으로써 섬형의 산화물 반도체막(142)와. 후에 형성되는 절연막(140)의 일부인 제3 산화절연막(140c)이 형성된다. 제3 산화절연막(140c)은 섬형의 산화물 반도체막(142)과 중첩되는 영역을 제외한 부분이 부분적으로 에칭되어 있다.
아울러 산화물 반도체막(142)을 형성하기 위한 에칭은 드라이 에칭일 수도 웨트 에칭일 수도 있으며 둘 모두를 이용할 수도 있다. 드라이 에칭에 사용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들어 염소(Cl2), 삼염화붕소(BCl3), 사염화실리콘(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다. 또한, 불소를 포함하는 가스(불소계 가스, 예를 들어 사불화탄소(CF4), 육불화황(SF6), 삼불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이 가스들에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 사용할 수 있다.
드라이 에칭법으로서는 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 형상으로 에칭할 수 있도록 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
웨트 에칭에 사용하는 에칭액으로서 인산과 초산과 질산을 혼합한 용액, 시트르산이나 옥살산 등의 유기산을 이용할 수 있다.
산화물 반도체막(142)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성할 수도 있다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않으므로 제조비용을 줄일 수 있다.
아울러 다음 공정의 도전막을 형성하기 전에 역스퍼터링을 수행하여 산화물 반도체막(142b) 및 절연막(173)의 표면에 부착된 레지스터 찌꺼기 등을 제거하는 것이 바람직하다.
본 실시형태에서는 산화물 반도체막(142b) 및 절연막(173)의 형상을 드라이 에칭으로 가공한다. 예를 들어, 드라이 에칭의 조건으로서 예를 들어, ICP/Bias=45/100W, 압력 1.9Pa, 에칭 가스는 BCl3 및 Cl2의 혼합 가스로 하고, 유량비는 BCl3/Cl2=60sccm/20sccm으로 한다. 이러한 조건을 채용함으로써, 섬형의 산화물 반도체막(142)를 형성한 후 절연막(173)으로부터 제3 산화절연막(140c)을 형성할 수 있다. 에칭시에, 수소를 포함하는 불순물이 포함되지 않도록 수행하는 것이 바람직하다.
아울러 산화물 반도체막(142)을 드라이 에칭으로 형성하는 경우, 산화물 반도체막(142)의 측면 근방, 즉 단부가 염소 라디칼, 불소 라디칼 등을 포함하는 플라즈마에 노출되면, 산화물 반도체막(142)의 단부에 노출되는 금속 원자와 염소 라디칼, 불소 라디칼 등이 결합한다. 이 때, 금속 원자와 염소 원자, 불소 원자가 결합하여 탈리되므로 산화물 반도체막(142)내에 상기 금속 원자와 결합하고 있던 산소 원자가 활성이 된다. 활성이 된 산소 원자는 쉽게 반응하여 탈리되기 쉽다. 이로 인해 산화물 반도체막(142)의 단부에는 산소 결손이 생기기 쉽다.
에칭 공정에 의해 노출된 산화물 반도체막의 단부가 활성이 되면 감압 분위기 또는 환원 분위기, 나아가 감압 분위기에서의 가열 처리에 있어서 산소가 빠져나가 이 산화물 반도체막의 단부에서 산소 결손을 발생시킨다. 이 산소 결손의 일부는 도너가 되어 캐리어인 전자를 생성하므로 이 산화물 반도체막(142)의 단부는 n형화된다.
후에 형성되는 도전막(145) 및 도전막(146)이, n형화된 산화물 반도체막(142)의 단부와 접촉하는 경우, 이 단부를 통해 도전막(145)과 도전막(146) 사이에 리크 전류가 발생된다. 이 리크 전류는 트랜지스터의 오프 전류가 상승하는 원인이 된다.
이어서, 도 44(A)에 도시된 바와 같이, 제3 산화절연막(140c) 및 산화물 반도체막(142) 상에 절연막(174) 및 절연막(175)을 형성한다. 절연막(174)은 절연막(173)과 마찬가지로, 열이 가해짐으로써 산소가 탈리되는 절연막을 이용하여 형성하는 것이 바람직하다. 또한, 절연막(175)은 산소의 확산을 막는 절연막으로 형성한다. 절연막(175)의 일례로서 산화알루미늄, 산화질화알루미늄 등이 있다.
절연막(174) 및 절연막(175)의 성막 방법은 절연막(173)과 동일한 성막 방법을 적절히 선택할 수 있다. 아울러 절연막(174) 및 절연막(175)을 성막할 때, 산화물 반도체막(142)의 단부로부터 산소의 탈리량을 감소시키기 위해 절연막(174) 및 절연막(175)의 성막 온도는 가능한 한 낮은 온도, 바람직하게는 실온에서 성막하는 것이 바람직하다.
산화물 반도체막(142)의 단부에 산소 결손이 발생했어도, 열이 가해짐으로써 산소가 탈리되는 절연막(174)이 산화물 반도체막(142)의 단부와 접촉하고 있고, 나아가 산소의 확산을 막는 절연막(175)이 절연막(174)을 사이에 두고 산화물 반도체막(142)의 단부와 중첩되어 있으므로 후의 가열 처리에서 절연막(174)으로부터 산화물 반도체막(142)의 단부로 산소를 공급할 수 있다. 따라서, 산화물 반도체막(142)의 단부에서의 산소 결손을 감소시킬 수 있다.
본 실시형태에서는 절연막(174)으로서 두께 20nm 정도의 산화실리콘막을 사용하고 절연막(175)으로서 두께 100nm 정도의 산화알루미늄막을 사용한다.
이어서, 도 44(B)에 도시된 바와 같이, 절연막(175)에 평탄화 처리를 실시함으로써, 절연막(175)으로부터 제2 산화절연막(140b)을 형성한다. 평탄화 처리는 화학적 기계 연마법(Chemical Mechanical Polishing:CMP법), 액체 제트 연마법 등의 연마 처리, 드라이 에칭 또는 웨트 에칭 등의 에칭 처리, 또는 연마 처리와 에칭 처리를 조합하여 수행할 수 있다. 본 실시형태에서는 CMP법을 이용하여 절연막(175)에 평탄화 처리를 실시한다. 절연막(175)의 평탄화 처리는 절연막(174)이 노출될 때까지 수행한다. 아울러 산화물 반도체막(142)의 두께가 수nm~수십nm로 얇을 경우, 산화물 반도체막(142)이 평탄화 처리에 의해 제거되지 않도록 하는 것이 바람직하다.
절연막(175)에 CMP법을 실시하는 조건은, 예를 들어 폴리우레탄지의 연마포를 이용하고, 슬러리는 실리카계 슬러리(입경 60nm), 슬러리 유량 100ml/min 이상 500ml/min 이하, 연마압 0.005MPa 이상 0.08MPa 이하, 스핀들 회전수 20rpm 이상 50rpm 이하, 테이블 회전수 20rpm 이상 50rpm 이하로 한다.
이어서, 도 44(C)에 도시된 바와 같이 절연막(174)의 노출된 부위를 제거하여 산화물 반도체막(142)의 표면을 노출시킨다. 상기 공정에 의해 절연막(174)으로부터 제1 산화절연막(140a)을 형성한다. 절연막(174)의 제거는 에칭 처리를 이용하여 수행한다. 단, 산화물 반도체막(142)에 대해 절연막(174)의 선택비가 높은 에칭 조건을 채용하는 것이 필요하다. 절연막(174)의 노출된 부위를 제거한 후 산화물 반도체막(142)의 표면을 평탄하게 해 둠으로써, 후에 형성되는 트랜지스터(121)의 전기적 특성을 향상시킬 수 있다.
드라이 에칭의 조건으로서 예를 들어 ICP/Bias=500/50W, 압력 1.5Pa, 에칭 가스는 CF4 및 O2의 혼합 가스로 하고, 유량비는 CF4/O2=70/30sccm으로 한다. 이러한 조건을 채용함으로써, 절연막(174)을 선택적으로 제거하여 제1 산화절연막(140a)을 형성할 수 있다. 또한, 산화물 반도체막(142)이 제거되는 것을 억제할 수 있다. 에칭시에, 수소를 포함하는 불순물이 포함되지 않도록 수행하는 것이 바람직하다.
제1 산화절연막(140a)을 형성한 후 가열 처리를 수행할 수도 있다. 가열 처리를 수행함으로써 산화물 반도체막(142)중의 수소를 포함하는 불순물을 제거할 수 있다. 또한, 제1 산화절연막(140a), 제3 산화절연막(140c)으로부터 산소가 탈리됨으로써, 산화물 반도체막(142)의 단부와 하부로 산소를 공급할 수 있어 산소 결손을 감소시킬 수 있다.
이어서, 도 45(A)에 도시된 바와 같이, 제1 산화절연막(140a), 제2 산화절연막(140b) 및 산화물 반도체막(142)을 덮도록 절연막(143a), 도전막(144a), 절연막(151a)을 차례로 적층되도록 형성한다.
절연막(143a) 및 절연막(151a)은 게이트 절연막(104n) 또는 게이트 절연막(104p)과 동일한 재료, 동일한 적층 구조를 이용하여 형성하는 것이 가능하다. 아울러, 후에 게이트 절연막(143)이 되는 절연막(143a)은 수분이나 수소 등의 불순물을 최대한 포함하지 않는 것이 바람직하고, 단층의 절연막일 수도 있고 적층된 복수의 절연막으로 구성될 수도 있다. 게이트 절연막(143)에 수소가 포함되면 그 수소가 산화물 반도체막(142)으로 침입하거나 또는 수소가 산화물 반도체막(142)중의 산소를 빼내어 산화물 반도체막(142)이 저저항화(n형화)되어 기생 채널이 형성될 우려가 있다. 따라서, 게이트 절연막(143)은 가능한 한 수소를 포함하지 않는 막이 되도록, 성막 방법에 수소를 사용하지 않는 것이 중요하다. 상기 게이트 절연막(143)으로는 배리어성이 높은 재료를 사용하는 것이 바람직하다. 예를 들어, 배리어성이 높은 절연막으로서 질화실리콘막, 질화산화실리콘막, 질화알루미늄막 또는 질화산화알루미늄막 등을 사용할 수 있다. 복수의 적층된 절연막을 사용하는 경우, 질소의 함유 비율이 낮은 산화실리콘막, 산화질화실리콘막 등의 절연막을, 상기 배리어성이 높은 절연막보다 산화물 반도체막(142)에 가까운 측에 형성한다. 그리고, 질소의 함유 비율이 낮은 절연막을 사이에 두고 산화물 반도체막(142)과 중첩되도록 배리어성이 높은 절연막을 형성한다. 배리어성이 높은 절연막을 이용함으로써 산화물 반도체막(142)내, 게이트 절연막(143)내, 또는 산화물 반도체막(142)과 다른 절연막의 계면과 그 근방에 수분 또는 수소 등의 불순물이 침입하는 것을 막을 수 있다. 또한, 산화물 반도체막(142)과 접촉하도록 질소의 비율이 낮은 산화실리콘막, 산화질화실리콘막 등의 절연막을 형성함으로써, 배리어성이 높은 재료를 이용한 절연막이 산화물 반도체막(142)과 직접 접촉하는 것을 막을 수 있다.
본 실시형태에서는, 플라즈마 CVD법으로 형성된 두께 20nm의 산화질화실리콘막을 절연막(143a)으로서 사용하고, 스퍼터링법으로 형성된 두께 100nm의 산화실리콘막을 절연막(151a)으로서 사용한다.
아울러 절연막(143a)을 형성한 후에 가열 처리를 실시할 수도 있다. 가열 처리는, 질소, 초건조 공기, 또는 희가스(아르곤, 헬륨등)의 분위기하에서, 바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하로 수행한다. 상기 가스는 물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하인 것이 바람직하다.
또한, 산소 분위기하에서 산화물 반도체막(142)에 가열 처리를 실시함으로써 산화물 반도체에 산소를 첨가하여 산화물 반도체막(142)에서 도너가 되는 산소 결손을 감소시킬 수도 있다. 가열 처리의 온도는 예를 들어 100℃ 이상 350℃ 미만, 바람직하게는 150℃ 이상 250℃ 미만으로 수행한다. 상기 산소 분위기하의 가열 처리에 이용되는 산소 가스에는 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는 가열 처리 장치에 도입하는 산소 가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 산소중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또는 이온 주입법 또는 이온 도핑법 등을 이용하여 산화물 반도체막(142)에 산소를 첨가함으로써, 도너가 되는 산소 결손을 감소시킬 수도 있다. 예를 들어, 2.45GHz의 마이크로파로 플라즈마화시킨 산소를 산화물 반도체막(142)에 첨가할 수 있다.
도전막(144a)은 스퍼터링법이나 진공 증착법으로 형성할 수 있다. 도전막(144a)이 되는 도전막은, 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측 또는 상측에 크롬, 탄탈륨, 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막을 적층시킨 구성으로 할 수도 있다. 또한, 알루미늄 또는 구리는 내열성이나 부식성의 문제를 회피하기 위해 고융점 금속재료와 조합하여 사용하는 것이 바람직하다. 고융점 금속재료로서는 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 네오디뮴, 스칸듐, 이트륨 등을 사용할 수 있다.
또한, 도전막(144a)이 되는 도전막은, 단층 구조일 수도, 2층 이상의 적층 구조로 할 수도 있다. 도전막(144a)은 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금막이나 상술한 원소를 조합한 합금막 등을 사용할 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측 또는 상측에 크롬, 탄탈륨, 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막을 적층시킨 구성으로 할 수도 있다. 또한, 알루미늄 또는 구리는 내열성이나 부식성의 문제를 회피하기 위해 고융점 금속재료와 조합하여 사용하는 것이 바람직하다. 고융점 금속재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 네오디뮴, 스칸듐, 이트륨 등을 사용할 수 있다. 또한, Cu-Mg-Al 합금, Mo-Ti 합금, Ti, Mo는 산화막과의 밀착성이 높다. 따라서, 절연막(143a)이 산화물인 경우, 절연막(143a) 상의 도전막(144a)에 상술한 산화막과의 밀착성이 높은 재료를 사용하는 것이 바람직하다. 예를 들어 도전막(144a)으로서 하층에 Cu-Mg-Al 합금, Mo-Ti 합금, Ti 또는 Mo로 구성되는 도전막, 상층에 저항값이 낮은 Cu로 구성되는 도전막을 적층하여 사용함으로써 산화물인 절연막(143a)과의 밀착성을 높이고 아울러 저항값을 낮출 수 있다.
또한, 도전막(144a)이 되는 도전막은 도전성의 금속 산화물로 형성할 수도 있다. 도전성의 금속 산화물로서는 산화인듐, 산화주석, 산화아연, 산화인듐 산화주석 혼합물, 산화인듐 산화아연 혼합물 또는 상기 금속 산화물 재료에 실리콘 또는 산화실리콘을 포함시킨 것을 사용할 수 있다.
도전막 형성후에 가열 처리를 수행하는 경우에는 이 가열 처리에 견디는 내열성을 도전막이 갖도록 하는 것이 바람직하다.
본 실시형태에서는 두께 30nm의 질화탄탈륨막 상에 두께 135nm의 텅스텐막을 적층시켜 도전막(144a)으로서 사용한다.
이어서 절연막(151a) 상에 마스크를 형성하여 도전막(144a) 및 절연막(151a)를 에칭함으로써 도 45(B)에 도시된 바와 같이 게이트 전극(144), 및 게이트 전극(144) 상의 절연막(151)을 형성한다.
도전막(144a) 및 절연막(151a)의 에칭에는 웨트 에칭 또는 드라이 에칭을 이용할 수 있고 웨트 에칭과 드라이 에칭을 조합하여 이용할 수도 있다. 도전막(144a) 및 절연막(151a)을 원하는 형상으로 에칭할 수 있도록, 재료에 맞추어 에칭 조건(에칭 가스나 에칭액, 에칭 시간, 온도 등)을 적절히 설정한다. 단, 트랜지스터(121)의 채널 길이(L)를 미세하게 가공하기 위해서는 드라이 에칭을 이용하는 것이 바람직하다.
절연막(151a)의 에칭용 가스로서는 예를 들어 육불화황(SF6), 삼불화질소(NF3), 트리플루오로메탄(CHF3) 등의 불소를 포함하는 가스, 또는 사불화탄소(CF4)와 수소의 혼합 가스 등을 사용할 수 있고 희가스(헬륨(He), 아르곤(Ar), 크세논(Xe)), 일산화탄소 또는 이산화탄소 등을 첨가할 수도 있다. 또한, 도전막(144a)의 에칭용 가스로서는, 염소, 염화붕소, 염화실리콘, 사염화탄소 등의 염소계 가스, 사불화탄소, 불화황, 불화질소 등의 불소계 가스, 또는 산소 등을 적절히 사용할 수 있다.
이어서 도 45(C)에 도시된 바와 같이 게이트 전극(144) 및 절연막(151)을 마스크로 하여 산화물 반도체막(142)에 불순물을 첨가함으로써, 게이트 전극(144)과 중첩되고 적어도 일부가 채널 형성 영역으로 기능하는 제1 영역(147)과, 소스 또는 드레인으로 기능하고 제1 영역(147)을 사이에 갖는 제2 영역(148) 및 제2 영역(149)을 형성한다.
산화물 반도체막(142)에 도펀트를 첨가하는 방법으로서 이온 도핑법 또는 이온 임플란테이션법을 이용할 수 있다. 또한, 첨가하는 도펀트는 예를 들어 헬륨, 아르곤, 크세논 등의 희가스나, 질소, 인, 비소, 안티몬 등의 15족 원자 등을 적어도 하나 사용할 수 있다.
예를 들어, 질소를 도펀트로서 사용했을 경우, 제2 영역(148) 및 제2 영역(149)중의 질소 원자의 농도는 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다.
나아가 상기 도펀트의 첨가는 이온 도핑법 또는 이온 임플란테이션법 외의 방법으로도 수행할 수 있다. 예를 들어, 첨가할 원소를 포함하는 가스 분위기에서 플라즈마를 발생시켜 피첨가물에 대해서 플라즈마 처리를 수행함으로써 도펀트를 첨가할 수 있다. 상기 플라즈마를 발생시키는 장치로서는 드라이 에칭 장치나 플라즈마 CVD 장치, 고밀도 플라즈마 CVD 장치 등을 이용할 수 있다.
도핑의 조건으로서, 예를 들어, 도펀트가 질소인 경우, 가속 전압을 20kV로 하여 수행한다. 또한, 도펀트가 인인 경우, 가속 전압을 40kV로 하여 수행한다. 질소 또는 인의 도즈량이 1×1014/cm2 이하인 경우에는 450℃ 미만에서 열처리를 수행하는 것이 바람직하다. 이에 의해, 도펀트를 포함하는 제2 영역(148) 및 제2 영역(149)에서의 시트 저항을 1×107Ω/sq. 이하로 할 수 있다. 또한, 도즈량이 5×1014/cm2 이상 5×1015/cm2 미만인 경우에는 450℃ 이상 600℃ 이하에서 열처리를 수행하는 것이 바람직하다. 이에 의해, 제2 영역(148) 및 제2 영역(149)에서 시트 저항을 1×105Ω/sq. 이하로 할 수 있다. 나아가 도즈량이 5×1015/cm2 이상인 경우에는 600℃ 이상에서 열처리를 수행하는 것이 바람직하다. 이에 의해, 도펀트를 포함하는 제2 영역(148) 및 제2 영역(149)에서 시트 저항을 1×105Ω/sq. 이하로 할 수 있다.
제2 영역(148) 및 제2 영역(149)에서 시트 저항을 감소시킴으로써 제2 영역(148) 및 제2 영역(149)과 후에 형성되는 도전막(145) 및 도전막(146) 사이의 저항을 감소시킬 수 있다. 따라서, 트랜지스터(121)의 미세화를 진행하여도 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(121)의 미세화에 의해 기억장치의 단위면적 당 기억용량을 높일 수 있다.
이어서 절연막(143a), 게이트 전극(144) 및 절연막(151) 등을 덮도록 절연막을 형성한 후, 이 절연막 및 절연막(143a)의 형상을 에칭 등에 의해 가공한다. 상기 공정에 의해, 도 46(A)에 도시된 바와 같이, 이 절연막으로부터 게이트 전극(144)의 측부에 마련된 사이드 월(150)이 형성되고, 절연막(143a)으로부터 게이트 전극(144) 및 사이드 월(150)의 하부에 마련된 게이트 절연막(143)이 형성된다. 사이드 월(150)이 되는 절연막은, 절연막(173)과 동일한 재료 및 성막 방법을 이용하여 형성할 수 있다. 예를 들어, 질화실리콘막 상에 산화실리콘막이 성막된 적층 구조를 채용할 수도 있다. 본 실시형태에서는 사이드 월(150)이 되는 절연막을 산화실리콘막으로 형성한다.
이어서 가열 처리를 수행할 수도 있다. 이 가열 처리의 온도는 대표적으로는 150℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 325℃ 이하로 한다. 또는 250℃에서 325℃까지 서서히 온도 상승시키면서 가열할 수도 있다.
가열 처리를 수행함으로써, 산화물 반도체막(142)에 접촉하고 있는 절연막으로부터 산화물 반도체막(142)으로 산소가 확산되어, 산화물 반도체막(142)의 절연막에 접촉하는 면과 그 근방에서의 산소 결손을 감소시킬 수 있다. 또한, 도펀트를 포함하는 제2 영역(148) 및 제2 영역(149)의 저항을 감소시킬 수 있다.
이어서, 도전막을 형성하고 이 도전막의 형상을 에칭 등에 의해 가공함으로써, 도 46(B)에 도시된 바와 같이 도전막(145) 및 도전막(146)과, 도전막(153)을 형성한다. 도전막(145)은 제2 영역(148)에 접하고 있고 도전막(146)은 제2 영역(149)에 접하고 있다. 또한, 도전막(153)은 제2 산화절연막(140b) 상에 형성되어 있다. 도전막(145) 및 도전막(146)과 도전막(153)은, 도전막(144a)과 동일한 재료, 동일한 적층 구조를 이용하여 형성하는 것이 가능하다.
도전막(145) 및 도전막(146)과 도전막(153)을 형성하기 위한 에칭에는 웨트 에칭 또는 드라이 에칭을 이용할 수 있다. 상기 에칭으로 웨트 에칭과 드라이 에칭을 조합하여 사용할 수도 있다. 도전막(145) 및 도전막(146)과 도전막(153)을 원하는 형상으로 에칭할 수 있도록, 재료에 맞추어 에칭 조건(에칭 가스나 에칭액, 에칭 시간, 온도 등)을 적절히 설정한다. 다만, 트랜지스터를 미세하게 가공하기 위해서는 드라이 에칭을 이용하는 것이 바람직하다. 드라이 에칭에 이용하는 에칭 가스로서는 예를 들어 육불화황(SF6), 삼불화질소(NF3), 트리플루오로메탄(CHF3) 등의 불소를 포함하는 가스, 또는 사불화탄소(CF4)와 수소의 혼합 가스 등을 사용할 수 있고 희가스(헬륨(He), 아르곤(Ar), 크세논(Xe)), 일산화탄소 또는 이산화탄소 등을 첨가할 수도 있다.
본 실시형태에서는 두께 100nm 정도의 텅스텐막을 도전막(145) 및 도전막(146)과 도전막(153)으로서 사용한다. 도전막(145) 및 도전막(146)과 도전막(153)으로서 텅스텐막을 사용하는 경우의 에칭 조건으로서 예를 들어 ICP/Bias=500/150W, 압력 1.0Pa, 에칭 가스는 CF4, Cl2 및 O2의 혼합 가스로 하고, 유량비는 CF4/Cl2/O2=25/25/10sccm으로 할 수 있다.
아울러 본 실시형태에서는 도전막(145) 및 도전막(146)을 사이드 월(150)과 접촉시켜 마련한다. 상기 구성에 의해, 도전막(145) 및 도전막(146)을 형성하기 위한 마스크에 다소 위치 어긋남이 발생했어도, 도전막(145) 및 도전막(146)과 산화물 반도체막(142)과의 접촉하는 면적이 변동하는 것을 막을 수 있다. 따라서, 도전막(145) 및 도전막(146)의 위치가 어긋남에 따른, 도전막(145) 및 도전막(146)과 산화물 반도체막(142)간의 저항의 변동을 억제하여 트랜지스터(121)의 온 전류의 변동을 막을 수 있다. 나아가 도전막(145) 및 도전막(146)을 형성하기 위한 에칭시에, 산화물 반도체막(142)이 에칭 가스에 쉽게 노출되지 않게 되므로 바람직하다.
이상의 공정에 의해 트랜지스터(121)를 제조할 수 있다.
이어서 도 47(A)에 도시된 바와 같이 제2 산화절연막(140b), 도전막(145), 도전막(146), 도전막(153), 사이드 월(150) 및 절연막(151) 상에 절연막(154)를 형성한 후, 에칭 등에 의해 절연막(154)에 개구부를 형성하여 도전막(146)의 일부를 노출시킨다. 그 후, 절연막(154) 상에서, 도전막(153)과 중첩되는 위치에 도전막(155)을, 또한, 개구부를 통해 도전막(146)과 접촉하는 도전막(156)을 형성한다.
절연막(154)은 산화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈륨 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성할 수 있다. 또한, 폴리이미드, 아크릴 등의 유기 절연 재료를 이용하여 형성하는 것도 가능하다.
본 실시형태에서는 절연막(154)은, 스퍼터링법으로 형성된 두께 50nm의 산화알루미늄막과 플라즈마 CVD법으로 형성된 두께 300nm의 산화질화실리콘막을 차례로 적층시킨 구조를 가지고 있다. 아울러 절연막(154)은 단층의 절연막으로 구성될 수도 있고 3층 이상의 적층된 절연막으로 구성될 수도 있다.
도전막(155) 및 도전막(156)은 도전막(144a)과 동일한 재료, 동일한 적층 구조를 이용하여 형성하는 것이 가능하다. 본 실시형태에서는 두께 20nm의 티타늄막과, 두께 50nm의 텅스텐막과, 두께 200nm의 알루미늄막과, 두께 5nm의 티타늄막이 차례로 적층된 구조를 갖는 도전막(155) 및 도전막(156)을 스퍼터링법으로 형성한다.
이상의 공정에 의해 용량 소자(136)를 제조할 수 있다.
이어서, 도 47(B)에 도시된 바와 같이 도전막(155) 및 도전막(156)과 절연막(154)을 덮도록 절연막(160)을 형성한 후, 절연막(160)에 에칭 등에 의해 개구부를 형성함으로써 도전막(156)의 일부를 노출시킨다. 이어서, 개구부를 통해 도전막(156)과 접촉하는 도전막(158)을 절연막(160) 상에 형성한다.
절연막(160)은 그 표면이 평탄화되어 있는 것이 바람직하다. 절연막(160)은 산화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈륨 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성할 수 있다. 또한, 절연막(160)은 폴리이미드, 아크릴 등의 유기 절연 재료를 이용하여 형성하는 것도 가능하다. 본 실시형태에서는 두께 1500nm의 폴리이미드막을 절연막(160)으로서 사용한다.
도전막(158)은 도전막(144a)과 동일한 재료, 동일한 적층 구조를 이용하여 형성하는 것이 가능하다. 본 실시형태에서는 두께 20nm의 티타늄막과, 두께 50nm의 텅스텐막과, 두께 300nm의 알루미늄막과, 두께 5nm의 티타늄막이 차례로 적층된 구조를 갖는 도전막(158)을 스퍼터링법으로 형성한다.
이상의 공정에 의해 도 47(B)에 도시된 바와 같은 본 발명의 일 태양에 따른 반도체 장치를 제조할 수 있다.
아울러 본 실시형태에서는 게이트 전극(144) 및 절연막(151)을 마스크로 하여 산화물 반도체막(142)에 도펀트를 첨가하였으나, 산화물 반도체막(142)으로의 도펀트의 첨가는 사이드 월(150)을 형성한 후, 도전막(145) 및 도전막(146)을 형성하기 전에 수행할 수도 있다.
본 실시형태는 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 5)
본 실시형태에서는 도 36에 도시된 구성을 그 일부에 갖는 반도체 장치의 제조 방법의 일례에 대하여 설명한다.
단, 기억소자가 갖는 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)는 실리콘뿐 아니라, 게르마늄, 실리콘 게르마늄, 단결정 탄화실리콘 등의 반도체 재료를 이용할 수도 있다. 또한, 예를 들어 실리콘을 이용한 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)는 실리콘 웨이퍼 등의 단결정 반도체 기판, SOI법에 의해 제조된 실리콘 박막, 기상성장법에 의해 제조된 실리콘 박막 등을 이용하여 형성할 수 있다.
아울러 n채널형 트랜지스터(102n) 및 p채널형 트랜지스터(102p)의 제조 방법에 대해서는 실시형태 4와 동일하게 수행할 수 있다. 따라서, 본 실시형태에서는 도 43(A)에 나타낸 공정까지 실시형태 4의 설명을 참조할 수 있다.
도 43(A)에 나타낸 공정까지 종료한 후, 도 48(A)에 도시된 바와 같이 도전막(106), 도전막(107) 및 도전막(113)을 덮도록 절연막(171) 상에 절연막(119)과 절연막(180)을 차례로 적층되도록 형성한다.
절연막(119)의 재료, 구성 및 제조 방법에 대해서는 실시형태 4를 참조할 수 있다. 또한, 절연막(180)의 재료, 적층 구조 및 제조 방법은 실시형태 4에 기재된 절연막(173)과 동일하게 할 수 있다.
이어서, 도 48(B)에 도시된 바와 같이, 에칭 등에 의해 절연막(180)의 일부를 제거함으로써, 볼록부를 갖는 제1 산화절연막(120a)이 형성된다. 제1 산화절연막(120a)은, 후에 형성되는 절연막(120)의 일부가 된다. 절연막(180)의 에칭은 드라이 에칭 또는 웨트 에칭, 또는 이 둘 모두를 이용하여 수행할 수 있다. 에칭시에, 수소를 포함하는 불순물이 포함되지 않도록 수행하는 것이 바람직하다.
이어서, 도 48(C)에 도시된 바와 같이, 제1 산화절연막(120a)을 덮도록 절연막(181)을 형성한다. 절연막(181)의 재료, 적층 구조 및 제조 방법은 실시형태 4에 기재된 절연막(175)과 동일하게 할 수 있다. 다만, 절연막(181)은 제1 산화절연막(120a)의 볼록부의 높이보다 그 막 두께가 커지도록 형성한다. 상기 구성에 의해, 후의 평탄화 공정에서 평탄성이 높은 제1 산화절연막(120a) 및 제2 산화절연막(120b)을 형성할 수 있다.
이어서, 도 49(A)에 도시된 바와 같이, 절연막(181)에 평탄화 처리를 실시함으로써 절연막(181)으로부터 제2 산화절연막(120b)을 형성한다. 상기 평탄화 처리는 실시형태 4에 기재된 절연막(175)에 실시한 평탄화 처리와 동일하게 수행할 수 있다. 절연막(181)에 평탄화 처리를 실시함으로써 제1 산화절연막(120a)의 볼록부가 노출된다. 아울러 이 평탄화 처리에서 제1 산화절연막(120a)의 볼록부가 일부 제거될 수도 있다.
이어서, 도 49(B)에 도시된 바와 같이 제1 산화절연막(120a) 및 제2 산화절연막(120b) 상에 섬형의 산화물 반도체막(122)을 형성한다. 산화물 반도체막(122)의 재료, 적층 구조 및 제조 방법은 실시형태 4에 기재된 산화물 반도체막(142)과 동일하게 할 수 있다. 다만, 산화물 반도체막(122)은, 후에 산화물 반도체막(122) 내에 형성되는 제1 영역(127)이 상기 제1 산화절연막(120a)에 접촉하도록, 또한 후에 산화물 반도체막(122) 내에 형성되는 제2 영역(128)이 제1 산화절연막(120a) 및 제2 산화절연막(120b)에 접촉하도록, 그 형성되는 위치를 정한다.
이어서, 도 49(C)에 도시된 바와 같이, 제1 산화절연막(120a), 제2 산화절연막(120b) 및 산화물 반도체막(122)을 덮도록 절연막(123a), 도전막(124a), 절연막(131a)을 차례로 적층되도록 형성한다.
절연막(123a) 및 절연막(131a)은 실시형태 4에서의 절연막(143a) 및 절연막(151a)과 각각 동일한 재료, 동일한 적층 구조를 이용하여 형성하는 것이 가능하다. 아울러 절연막(123a)을 형성한 후에 가열 처리를 실시할 수도 있다. 상기 가열 처리는, 실시형태 4에서 절연막(143a)을 형성한 후에 수행되는 가열 처리와 동일한 조건에서 수행할 수 있다.
또한, 도전막(124a)은 실시형태 4에서의 도전막(144a)과 동일한 재료, 동일한 적층 구조를 이용하여 형성하는 것이 가능하다.
이어서 절연막(131a) 상에 마스크를 형성하여 도전막(124a) 및 절연막(131a)을 에칭함으로써, 도 50(A)에 도시된 바와 같이, 게이트 전극(124), 및 게이트 전극(124) 상의 절연막(131)을 형성한다. 도전막(124a) 및 절연막(131a)의 에칭은 실시형태 4에서의 도전막(144a) 및 절연막(151a)의 에칭과 동일한 조건에서 수행할 수 있다.
이어서 도 50(B)에 도시된 바와 같이, 게이트 전극(124) 및 절연막(131)을 마스크로 하여 산화물 반도체막(122)에 도펀트를 첨가함으로써, 게이트 전극(124)과 중첩되고 적어도 일부가 채널 형성 영역으로 기능하는 제1 영역(127)과, 소스 또는 드레인으로 기능하고 제1 영역(127)을 사이에 갖는 제2 영역(128) 및 제2 영역(129)을 형성한다.
산화물 반도체막(122)으로의 도펀트의 첨가와 그 후에 행해지는 가열 처리는, 실시형태 4에서의 산화물 반도체막(142)으로의 도펀트의 첨가와 가열 처리와 동일하게 수행할 수 있다. 상기 도펀트의 첨가와 가열 처리에 의해, 제2 영역(128) 및 제2 영역(129)에서 시트 저항을 감소시킬 수 있다. 따라서, 제2 영역(128) 및 제2 영역(129)과 후에 형성되는 도전막(125) 및 도전막(126) 사이의 저항을 감소시킬 수 있다. 이에 의해, 트랜지스터(121)의 미세화를 진행하여도 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(121)의 미세화에 의해 기억장치의 단위면적 당 기억용량을 높일 수 있다.
이어서 절연막(123a), 게이트 전극(124) 및 절연막(131) 등을 덮도록 절연막을 형성한 후, 이 절연막 및 절연막(123a)의 형상을 에칭 등에 의해 가공한다. 상기 공정에 의해, 도 51(A)에 도시된 바와 같이, 이 절연막으로부터 게이트 전극(124)의 측부에 마련된 사이드 월(130)이 형성되고, 절연막(123a)으로부터 게이트 전극(124) 및 사이드 월(130)의 하부에 마련된 게이트 절연막(123)이 형성된다. 사이드 월(130)이 되는 절연막은, 절연막(180)과 동일한 재료, 적층 구조 및 제조 방법을 이용하여 형성할 수 있다.
이어서 가열 처리를 수행할 수도 있다. 이 가열 처리의 온도는, 대표적으로는 150℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 325℃ 이하로 한다. 또는 250℃에서 325℃까지 서서히 온도 상승시키면서 가열할 수도 있다.
가열 처리를 수행함으로써, 산화물 반도체막(122)에 접하고 있는 절연막으로부터 산화물 반도체막(122)으로 산소가 확산되어, 산화물 반도체막(122)의 절연층과 접촉하는 면과 그 근방에서의 산소 결손을 감소시킬 수 있다. 또한, 도펀트를 포함하는 제2 영역(128) 및 제2 영역(129)의 저항을 감소시킬 수 있다.
이어서, 도전막을 형성하고, 이 도전막의 형상을 에칭 등에 의해 가공함으로써, 도 51(B)에 도시된 바와 같이 도전막(125) 및 도전막(126)과, 도전막(133)을 형성한다. 도전막(125)은 제2 영역(128)에 접하고 도전막(126)은 제2 영역(129)에 접하고 있다. 또한, 도전막(133)은 제2 산화절연막(120b) 상에 형성되어 있다. 도전막(125) 및 도전막(126)과 도전막(133)은 도전막(124a)과 동일한 재료, 동일한 적층 구조를 이용하여 형성하는 것이 가능하다.
도전막(125) 및 도전막(126)과 도전막(133)을 형성하기 위한 에칭은, 실시형태 4에서의 도전막(145) 및 도전막(146)과 도전막(153)을 형성하기 위한 에칭과 동일한 조건에서 수행할 수 있다.
아울러 본 실시형태에서는 도전막(125) 및 도전막(126)을 사이드 월(130)에 접촉시켜 마련한다. 상기 구성에 의해, 도전막(125) 및 도전막(126)을 형성하기 위한 마스크에 다소 위치 어긋남이 발생했어도, 도전막(125) 및 도전막(126)과 산화물 반도체막(122)과의 접촉하는 면적이 변동하는 것을 막을 수 있다. 따라서, 도전막(125) 및 도전막(126)의 위치가 어긋남에 따른, 도전막(125) 및 도전막(126)과 산화물 반도체막(122) 간의 저항의 변동을 억제하여 트랜지스터(121)의 온 전류의 변동을 막을 수 있다. 나아가 도전막(125) 및 도전막(126)을 형성하기 위한 에칭시에, 산화물 반도체막(122)이 에칭 가스에 쉽게 노출되지 않게 되므로 바람직하다.
이상의 공정에 의해 트랜지스터(121)를 제조할 수 있다.
이어서 도 52(A)에 도시된 바와 같이, 제2 산화절연막(120b), 도전막(125), 도전막(126), 도전막(133), 사이드 월(130), 및 절연막(131) 상에 절연막(134)를 형성한 후, 에칭 등에 의해 절연막(134)에 개구부를 형성하여 도전막(126)의 일부를 노출시킨다. 그 후, 절연막(134) 상에서, 도전막(133)과 중첩되는 위치에 도전막(135)을, 또한 개구부를 통해 도전막(126)과 접촉하는 도전막(186)을 형성한다.
절연막(134)은 실시형태 4에서의 절연막(154)과 동일한 재료, 동일한 적층 구조, 동일한 제조 방법을 이용하여 형성할 수 있다. 또한, 도전막(135) 및 도전막(186)은 도전막(124a)과 동일한 재료, 동일한 적층 구조를 이용하여 형성하는 것이 가능하다.
이상의 공정에 의해 용량 소자(136)를 제조할 수 있다.
이어서, 도 52(B)에 도시된 바와 같이 도전막(135) 및 도전막(186)과 절연막(134)을 덮도록 절연막(187)을 형성한 후, 절연막(187)에 에칭 등에 의해 개구부를 형성함으로써 도전막(186)의 일부를 노출시킨다. 이어서, 개구부를 통해 도전막(186)과 접촉하는 도전막(188)을 절연막(187) 상에 형성한다.
절연막(187)은 실시형태 4에서의 절연막(160)과 동일한 재료, 동일한 적층 구조, 동일한 제조 방법을 이용하여 형성할 수 있다. 도전막(188)은 도전막(124a)과 동일한 재료, 동일한 적층 구조를 이용하여 형성하는 것이 가능하다.
이상의 공정에 의해, 도 52(B)에 도시된 바와 같은 본 발명의 일 태양에 따른 반도체 장치를 제조할 수 있다.
아울러 본 실시형태에서는 게이트 전극(144) 및 절연막(151)을 마스크로 하여 산화물 반도체막(142)에 도펀트를 첨가하고 있지만, 산화물 반도체막(142)으로의 도펀트의 첨가는 사이드 월(150)을 형성한 후, 도전막(145) 및 도전막(146)을 형성하기 전에 수행할 수도 있다.
본 실시형태는 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
본 실시예에서는 In-Sn-Zn계 산화물 반도체막을 이용한 트랜지스터의 일례에 대하여 도 34 등을 이용하여 설명한다.
도 34는, 코플래너(coplanar)형인 탑 게이트 탑 콘택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 34(A)에 트랜지스터의 상면도를 나타내었다. 또한, 도 34(B)는 도 34(A)의 일점쇄선 A1-A2에 대응하는 단면도이다.
도 34(B)에 도시된 트랜지스터는, 기판(1500)과, 기판(1500) 상에 마련된 베이스 절연막(1502)과, 베이스 절연막(1502)의 주변에 마련된 보호 절연막(1504)과, 베이스 절연막(1502) 및 보호 절연막(1504) 상에 마련된 고저항 영역(1506a) 및 저저항 영역(1506b)을 갖는 산화물 반도체막(1506)과, 산화물 반도체막(1506) 상에 마련된 게이트 절연막(1508)과, 게이트 절연막(1508)을 통해 산화물 반도체막(1506)과 중첩되어 마련된 게이트 전극(1510)과, 게이트 전극(1510)의 측면과 접하여 마련된 측벽 절연막(1512)과, 적어도 저저항 영역(1506b)과 접하여 마련된 한 쌍의 전극(1514)과, 적어도 산화물 반도체막(1506), 게이트 전극(1510) 및 한 쌍의 전극(1514)을 덮어 마련된 층간 절연막(1516)과, 층간 절연막(1516)에 마련된 개구부를 통해 적어도 한 쌍의 전극(1514) 중 하나와 접속하여 마련된 배선(1518)을 갖는다.
또한 도시되지 않았으나, 층간 절연막(1516) 및 배선(1518)을 덮어 마련된 보호막을 가질 수도 있다. 이 보호막을 마련함으로써, 층간 절연막(1516)의 표면 전도에 기인하여 발생하는 미소 리크 전류를 감소시킬 수 있고 트랜지스터의 오프 전류를 작게 할 수 있다.
본 실시예에서는, 상기와는 다른 In-Sn-Zn계 산화물 반도체막을 산화물 반도체막으로 이용한 트랜지스터의 다른 일례에 대해 나타내었다.
도 35는 본 실시예로 제조한 트랜지스터의 구조를 나타낸 상면도 및 단면도이다. 도 35(A)는 트랜지스터의 상면도이다. 또한, 도 35(B)는 도 35(A)의 일점쇄선 B1-B2에 대응하는 단면도이다.
도 35(B)에 도시된 트랜지스터는, 기판(1600)과, 기판(1600) 상에 마련된 베이스 절연막(1602)과, 베이스 절연막(1602) 상에 마련된 산화물 반도체막(1606)과, 산화물 반도체막(1606)에 접하는 한 쌍의 전극(1614)과, 산화물 반도체막(1606) 및 한 쌍의 전극(1614) 상에 마련된 게이트 절연막(1608)과, 게이트 절연막(1608)을 통해 산화물 반도체막(1606)과 중첩하여 마련된 게이트 전극(1610)과, 게이트 절연막(1608) 및 게이트 전극(1610)을 덮어 마련된 층간 절연막(1616)과, 층간 절연막(1616)에 마련된 개구부를 통해 한 쌍의 전극(1614)과 접속하는 배선(1618)과, 층간 절연막(1616) 및 배선(1618)을 덮어 마련된 보호막(1620)을 갖는다.
기판(1600)으로서는 유리 기판을, 베이스 절연막(1602)으로서는 산화실리콘막을, 산화물 반도체막(1606)으로서는 In-Sn-Zn계 산화물 반도체막을, 한 쌍의 전극(1614)으로서는 텅스텐막을, 게이트 절연막(1608)으로서는 산화실리콘막을, 게이트 전극(1610)으로서는 질화탄탈륨막과 텅스텐막의 적층 구조를, 층간 절연막(1616)으로서는 산화질화실리콘막과 폴리이미드막의 적층 구조를, 배선(1618)으로서는 티타늄막, 알루미늄막, 티타늄막이 차례로 형성된 적층 구조를, 보호막(1620)으로서는 폴리이미드막을 각각 사용하였다.
아울러 도 35(A)에 도시된 구조의 트랜지스터에 있어서, 게이트 전극(1610)과 한 쌍의 전극(1614)과의 중첩되는 폭을 Lov라 부른다. 마찬가지로 산화물 반도체막(1606)과 한 쌍의 전극(1614)과의 중첩되지 않는 폭을 dW라 부른다.
본 발명의 일 태양에 따른 반도체 장치는 고속 동작을 확보할 수 있고 소비 전력을 억제할 수 있으며 고집적화를 실현할 수 있다. 고속 동작하는 반도체 장치 또는 고집적화가 실현된 반도체 장치를 이용함으로써 고기능의 전자기기를 실현할 수 있다. 또한, 저소비 전력의 반도체 장치를 이용함으로써 소비 전력이 낮은 전자기기를 실현할 수 있다. 특히 전력의 공급을 항상받는 것이 어려운 휴대용 전자기기의 경우, 본 발명의 일 태양에 따른 소비 전력이 낮은 반도체 장치를 그 구성요소에 추가함으로써 연속 사용시간이 길어지는 장점을 얻을 수 있다.
본 발명의 일 태양에 따른 반도체 장치는, 표시장치, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하여 그 화상을 표시할 수 있는 디스플레이를 구비한 장치)에 이용할 수 있다. 이 외에도 본 발명의 일 태양에 따른 반도체 장치를 이용할 수 있는 전자기기로서 휴대전화, 휴대형을 포함하는 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이 전자기기들의 구체적인 예를 도 17에 나타내었다.
도 17(A)은 휴대형 게임기로서, 케이스(7031), 케이스(7032), 표시부(7033), 표시부(7034), 마이크로폰(7035), 스피커(7036), 조작 키(7037), 스타일러스(7038) 등을 갖는다. 본 발명의 일 태양에 따른 반도체 장치는 휴대형 게임기의 구동을 제어하기 위한 집적회로에 이용할 수 있다. 휴대형 게임기의 구동을 제어하기 위한 집적회로에 본 발명의 일 태양에 따른 반도체 장치를 이용함으로써, 고기능의 휴대형 게임기, 소비 전력이 낮은 휴대형 게임기를 제공할 수 있다. 아울러 도 17(A)에 도시된 휴대형 게임기는 2개의 표시부(7033)와 표시부(7034)를 가지고 있지만, 휴대형 게임기가 갖는 표시부의 수는 이에 한정되지 않는다.
도 17(B)은 휴대전화로서, 케이스(7041), 표시부(7042), 음성 입력부(7043), 음성 출력부(7044), 조작 키(7045), 수광부(7046) 등을 갖는다. 수광부(7046)에서 수신한 광을 전기신호로 변환함으로써 외부의 화상이 로드(load)될 수 있다. 본 발명의 일 태양에 따른 반도체 장치는 휴대전화의 구동을 제어하기 위한 집적회로에 이용할 수 있다. 휴대전화의 구동을 제어하기 위한 집적회로에 본 발명의 일 태양에 따른 반도체 장치를 이용함으로써 고기능의 휴대전화, 소비 전력이 낮은 휴대전화를 제공할 수 있다.
도 17(C)은 휴대 정보 단말로서, 케이스(7051), 표시부(7052), 조작 키(7053) 등을 갖는다. 도 17(C)에 도시된 휴대 정보 단말은 모뎀이 케이스(7051)에 내장될 수도 있다. 본 발명의 일 태양에 따른 반도체 장치는 휴대 정보 단말의 구동을 제어하기 위한 집적회로에 이용할 수 있다. 휴대 정보 단말의 구동을 제어하기 위한 집적회로에 본 발명의 일 태양에 따른 반도체 장치를 이용함으로써 고기능의 휴대 정보 단말, 소비 전력이 낮은 휴대 정보 단말을 제공할 수 있다.
본 실시예는 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
100 기판 101 절연막
102n n채널형 트랜지스터 102p p채널형 트랜지스터
103n 반도체막 103p 반도체막
104n 게이트 절연막 104p 게이트 절연막
105n 게이트 전극 105p 게이트 전극
106 도전막 107 도전막
108 제1 영역 109 제2 영역
110 제2 영역 111 제3 영역
111a 저농도 불순물 영역 112 제3 영역
112a 저농도 불순물 영역 113 도전막
114 제1 영역 115 제2 영역
116 제2 영역 117 제3 영역
117a 저농도 불순물 영역 118 제3 영역
118a 저농도 불순물 영역 119 절연막
120 절연막 120a 산화절연막
120b 산화절연막 121 트랜지스터
122 산화물 반도체막 123 게이트 절연막
123a 절연막 124 게이트 전극
124a 도전막 125 도전막
126 도전막 127 제1 영역
128 제2 영역 129 제2 영역
130 사이드 월 131 절연막
131a 절연막 132 단부
133 도전막 134 절연막
135 도전막 136 용량 소자
137 백 게이트 전극 138 도전막
140 절연막 140a 산화절연막
140b 산화절연막 140c 산화절연막
141 개구부 142 산화물 반도체막
142b 산화물 반도체막 143 게이트 절연막
143a 절연막 144 게이트 전극
144a 도전막 145 도전막
146 도전막 147 제1 영역
148 제2 영역 149 제2 영역
150 사이드 월 151 절연막
151a 절연막 152 단부
153 도전막 154 절연막
155 도전막 156 도전막
157 백 게이트 전극 158 도전막
160 절연막 161 도전막
162 도전막 163 도전막
164 도전막 170n 사이드 월
170p 사이드 월 171 절연막
173 절연막 174 절연막
175 절연막 180 절연막
181 절연막 186 도전막
187 절연막 188 도전막
190 제3 영역 191 제3 영역
192 제3 영역 193 제3 영역
200 기억회로 201 위상 반전 소자
202 위상 반전 소자 203 트랜지스터
204 트랜지스터 205 용량 소자
206 스위칭 소자 207 p채널형 트랜지스터
208 n채널형 트랜지스터 209 p채널형 트랜지스터
210 n채널형 트랜지스터 211 기억소자
401 스위칭 소자 402 기억회로
403 기억회로군 600 반도체 장치
601 제어장치 602 ALU
603 데이터 캐쉬 604 명령 캐쉬
605 프로그램 카운터 606 인스트럭션 레지스터
607 주기억장치 608 레지스터 파일
1101 베이스 절연층 1102 절연물
1103a 반도체 영역 1103b 반도체 영역
1103c 반도체 영역 1104 게이트 절연막
1105 게이트 전극 1106a 측벽 절연물
1106b 측벽 절연물 1107 절연물
1108a 소스 전극 1108b 드레인 전극
1500 기판 1502 베이스 절연막
1504 보호 절연막 1506 산화물 반도체막
1506a 고저항 영역 1506b 저저항 영역
1508 게이트 절연막 1510 게이트 전극
1512 측벽 절연막 1514 전극
1516 층간 절연막 1518 배선
1600 기판 1602 베이스 절연막
1606 산화물 반도체막 1608 게이트 절연막
1610 게이트 전극 1614 전극
1616 층간 절연막 1618 배선
1620 보호막 7031 케이스
7032 케이스 7033 표시부
7034 표시부 7035 마이크로폰
7036 스피커 7037 조작 키
7038 스타일러스 7041 케이스
7042 표시부 7043 음성 입력부
7044 음성 출력부 7045 조작 키
7046 수광부 7051 케이스
7052 표시부 7053 조작 키

Claims (49)

  1. 반도체 장치로서,
    1비트의 정보를 보유할 수 있는 휘발성 기억 소자,
    용량 소자, 및
    상기 휘발성 기억 소자와 상기 용량 소자 사이에서 전하의 이동을 제어하도록 구성된 스위치로서, 상기 스위치와 상기 기억 소자가 비휘발성 방식으로 상기 1비트의 정보를 보유할 수 있도록 구성된 스위치를
    포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 반도체 장치는 그것에 전원이 공급될 때, 상기 휘발성 기억 소자에 상기 1비트의 정보를 보유하도록 구성되고,
    상기 반도체 장치는 상기 반도체 장치에 전원이 공급되지 않을 때에는, 상기 스위치와 상기 기억 소자를 사용하여 상기 1비트의 정보를 보유하도록 구성되는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 스위치는 산화물 반도체막을 포함하는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 휘발성 기억 소자에 제 1 트랜지스터를 더 포함하고,
    상기 제 1 트랜지스터는 활성층에서 결정성을 갖는 실리콘 또는 게르마늄을 포함하고,
    상기 스위치는 활성층으로서 산화물 반도체막을 포함하는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    반도체 기판과,
    상기 휘발성 기억 소자에 제 1 트랜지스터를 더 포함하고,
    상기 제 1 트랜지스터는 상기 반도체 기판에 채널 형성 영역을 포함하며,
    상기 스위치는 활성층으로서 산화물 반도체막을 포함하는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 휘발성 기억 소자에 제 1 트랜지스터와,
    상기 제 1 트랜지스터 위에 절연막을 더 포함하고,
    상기 스위치는 활성층으로서 산화물 반도체막을 포함하고, 상기 절연막 위에 형성된 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 반도체 장치로서,
    제 1 트랜지스터를 포함하는 기억 소자,
    상기 제 1 트랜지스터 위의 절연막,
    상기 절연막 위에 있고, 게이트 전극과 상기 게이트 전극과 중첩되는 산화물 반도체막, 상기 게이트 전극과 상기 산화물 반도체막 사이에 위치한 게이트 절연막, 소스 전극, 및 드레인 전극을 포함하는 제 2 트랜지스터, 및
    상기 산화물 반도체막, 소스 전극, 및 상기 제 2 트랜지스터의 드레인 전극을 통해 상기 기억 소자에 기능적으로 연결된 전극을 포함하는 용량 소자를
    포함하는 것을 특징으로 하는 반도체 장치.
  8. 반도체 장치로서,
    제 1 트랜지스터를 포함하는 기억 소자,
    상기 제 1 트랜지스터 위의 절연막,
    상기 절연막 위에 있고, 게이트 전극과 상기 게이트 전극과 중첩되는 산화물 반도체막, 상기 게이트 전극과 상기 산화물 반도체막 사이에 위치한 게이트 절연막, 소스 전극, 및 드레인 전극을 포함하는 제 2 트랜지스터,
    상기 산화물 반도체막, 소스 전극, 및 상기 제 2 트랜지스터의 드레인 전극을 통해 상기 기억 소자에 기능적으로 연결된 전극을 포함하는 용량 소자, 및
    상기 제 1 트랜지스터의 소스 전극과 드레인 전극 중 하나 및 상기 제 2 트랜지스터의 소스 전극과 드레인 전극 중 하나에 전기적으로 접속된 입력 단자를 포함하는 위상-반전(phase-inversion) 소자를
    포함하는 것을 특징으로 하는 반도체 장치.
  9. 반도체 장치로서,
    제 1 트랜지스터를 포함하는 기억 소자,
    상기 제 1 트랜지스터 위의 절연막,
    게이트 전극, 상기 게이트 전극과 중첩되는 산화물 반도체막, 상기 게이트 전극과 상기 산화물 반도체막 사이에 위치한 게이트 절연막, 소스 전극, 및 드레인 전극을 포함하는 제 2 트랜지스터,
    상기 산화물 반도체막, 소스 전극, 및 상기 제 2 트랜지스터의 드레인 전극을 통해 상기 기억 소자에 기능적으로 연결된 전극을 포함하는 용량 소자,
    제 1 입력 단자와 제 2 출력 단자를 포함하는 제 1 위상 반전 소자로서, 상기 제 1 입력 단자는 상기 제 1 트랜지스터의 소스 전극과 드레인 전극 중 하나 및 상기 제 2 트랜지스터의 소스 전극과 드레인 전극 중 하나에 전기적으로 접속되는, 제 1 위상 반전 소자,
    제 2 입력 단자와 제 2 출력 단자를 포함하는 제 2 위상 반전 소자로서, 상기 제 2 출력 단자는 상기 제 1 위상 반전 소자의 제 1 출력 단자에 전기적으로 접속되는, 제 2 위상 반전 소자, 및
    상기 제 2 출력 단자와 상기 제 1 입력 단자 사이에 전기적으로 접속된 제 3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 1항에 있어서,
    상기 휘발성 기억 소자에 제 1 트랜지스터를 더 포함하고,
    상기 스위치는 활성층으로서 산화물 반도체막을 포함하는 제 2 트랜지스터를 포함하며,
    상기 제 1 트랜지스터의 소스 전극과 드레인 전극 중 하나는 상기 제 2 트랜지스터의 소스 전극과 드레인 전극 중 하나에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 전극과 드레인 전극 중 나머지 하나는 상기 용량 소자의 전극에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  11. 제 7항에 있어서,
    상기 제 1 트랜지스터의 소스 전극과 드레인 전극 중 하나는 상기 제 2 트랜지스터의 소스 전극과 드레인 전극 중 하나에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 전극과 드레인 전극 중 나머지 하나는 상기 용량 소자의 전극에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  12. 제 8항에 있어서,
    상기 제 1 트랜지스터의 소스 전극과 드레인 전극 중 하나는 상기 제 2 트랜지스터의 소스 전극과 드레인 전극 중 하나에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 전극과 드레인 전극 중 나머지 하나는 상기 용량 소자의 전극에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  13. 제 1항에 있어서,
    상기 스위치는 트랜지스터를 포함하고,
    상기 용량 소자의 전극과, 상기 트랜지스터의 소스 전극과 드레인 전극 중 적어도 하나는 동일한 막으로 만들어지는 것을 특징으로 하는 반도체 장치.
  14. 제 7항에 있어서,
    상기 용량 소자의 전극과 상기 제 2 트랜지스터의 소스 전극과 드레인 전극 중 적어도 하나는 동일한 막으로 만들어지는 것을 특징으로 하는 반도체 장치.
  15. 제 8항에 있어서,
    상기 용량 소자의 전극과 상기 제 2 트랜지스터의 소스 전극과 드레인 전극 중 적어도 하나는 동일한 막으로 만들어지는 것을 특징으로 하는 반도체 장치.
  16. 제 1항에 있어서,
    상기 스위치는 산화물 반도체막, 게이트 전극, 상기 산화물 반도체막과 상기 게이트 전극 사이에 위치한 게이트 절연막을 포함하고,
    상기 반도체 장치는 산소를 함유하는 산화 절연막을 더 포함하는데, 상기 산화물 반도체막은 상기 산화 절연막과 상기 게이트 절연막 사이에 위치하며,
    상기 산화 절연막의 영역은 상기 산화물 반도체막의 영역과 직접 접촉하고, 상기 산화물 반도체막의 영역은 상기 게이트 전극과 중첩되는 것을 특징으로 하는 반도체 장치.
  17. 제 7항에 있어서,
    산소를 함유하는 산화물 절연막을 더 포함하고, 상기 산화물 반도체막은 상기 산화물 절연막과 상기 게이트 절연막 사이에 위치하며,
    상기 산화 절연막의 영역은 상기 산화물 반도체막의 영역과 직접 접촉하고, 상기 산화물 반도체막의 영역은 상기 게이트 전극과 중첩되는 것을 특징으로 하는 반도체 장치.
  18. 제 8항에 있어서,
    산소를 함유하는 산화물 절연막을 더 포함하고, 상기 산화물 반도체막은 상기 산화물 절연막과 상기 게이트 절연막 사이에 위치하며,
    상기 산화 절연막의 영역은 상기 산화물 반도체막의 영역과 직접 접촉하고, 상기 산화물 반도체막의 영역은 상기 게이트 전극과 중첩되는 것을 특징으로 하는 반도체 장치.
  19. 제 1항에 있어서,
    상기 스위치는 산화물 반도체막, 게이트 전극, 및 상기 산화물 반도체막과 상기 게이트 전극 사이에 위치한 게이트 절연막을 포함하는 트랜지스터를 포함하고,
    상기 반도체 장치는
    산소를 함유하는 산화물 절연막인 제 1 절연막과,
    상기 제 1 절연막 위의 제 2 절연막을 더 포함하며,
    상기 산화물 반도체막은 상기 게이트 절연막과 제 1 절연막 사이에 위치하고,
    상기 제 1 절연막의 영역은 상기 산화물 반도체막의 영역과 직접 접촉하고, 상기 산화물 반도체막의 영역은 상기 제 2 절연막에서 개구부를 통해 상기 게이트 전극과 중첩되는 것을 특징으로 하는 반도체 장치.
  20. 제 7항에 있어서,
    산소를 함유하는 산화물 절연막인 제 1 절연막과,
    상기 제 1 절연막 위의 제 2 절연막을 더 포함하고,
    상기 산화물 반도체막은 상기 게이트 절연막과 제 1 절연막 사이에 위치하며,
    상기 제 1 절연막의 영역은 상기 산화물 반도체막의 영역과 직접 접촉하고, 상기 산화물 반도체막의 영역은 상기 제 2 절연막에서 개구부를 통해 상기 게이트 전극과 중첩되는 것을 특징으로 하는 반도체 장치.
  21. 제 8항에 있어서,
    산소를 함유하는 산화물 절연막인 제 1 절연막과,
    상기 제 1 절연막 위의 제 2 절연막을 더 포함하고,
    상기 산화물 반도체막은 상기 게이트 절연막과 제 1 절연막 사이에 위치하며,
    상기 제 1 절연막의 영역은 상기 산화물 반도체막의 영역과 직접 접촉하고, 상기 산화물 반도체막의 영역은 상기 제 2 절연막에서 개구부를 통해 상기 게이트 전극과 중첩되는 것을 특징으로 하는 반도체 장치.
  22. 제 1항에 있어서,
    상기 스위치는 산화물 반도체막, 게이트 전극, 및 상기 산화물 반도체막과 상기 게이트 전극 사이에 위치한 게이트 절연막을 포함하는 트랜지스터를 포함하고,
    상기 반도체 장치는
    산소를 함유하는 제 1 산화물 절연막인 제 1 절연막,
    상기 제 1 절연막 위의 제 2 절연막, 및
    상기 제 1 절연막과 상기 제 2 절연막 사이에 위치하고, 산소를 함유하는 제 2 산화물 절연막인 제 3 절연막을 더 포함하며,
    상기 산화물 반도체막은 상기 게이트 절연막과 상기 제 1 절연막 사이에 위치하고,
    상기 제 1 절연막의 영역은 상기 제 2 절연막과 상기 제 3 절연막 각각에서의 개구부를 통해 상기 산화물 반도체막의 영역과 직접 접촉하고, 상기 산화물 반도체막의 영역은 상기 게이트 전극과 중첩되며,
    상기 산화물 반도체막의 측면 부분은 상기 제 3 절연막과 직접 접촉하는 것을 특징으로 하는 반도체 장치.
  23. 제 7항에 있어서,
    산소를 함유하는 제 1 산화물 절연막인 제 1 절연막,
    상기 제 1 절연막 위의 제 2 절연막, 및
    상기 제 1 절연막과 상기 제 2 절연막 사이에 위치하고, 산소를 함유하는 제 2 산화물 절연막인 제 3 절연막을 더 포함하며,
    상기 산화물 반도체막은 상기 게이트 절연막과 상기 제 1 절연막 사이에 위치하고,
    상기 제 1 절연막의 영역은 상기 제 2 절연막과 상기 제 3 절연막 각각에서의 개구부를 통해 상기 산화물 반도체막의 영역과 직접 접촉하고, 상기 산화물 반도체막의 영역은 상기 게이트 전극과 중첩되며,
    상기 산화물 반도체막의 측면 부분은 상기 제 3 절연막과 직접 접촉하는 것을 특징으로 하는 반도체 장치.
  24. 제 8항에 있어서,
    산소를 함유하는 제 1 산화물 절연막인 제 1 절연막,
    상기 제 1 절연막 위의 제 2 절연막, 및
    상기 제 1 절연막과 상기 제 2 절연막 사이에 위치하고, 산소를 함유하는 제 2 산화물 절연막인 제 3 절연막을 더 포함하며,
    상기 산화물 반도체막은 상기 게이트 절연막과 상기 제 1 절연막 사이에 위치하고,
    상기 제 1 절연막의 영역은 상기 제 2 절연막과 상기 제 3 절연막 각각에서의 개구부를 통해 상기 산화물 반도체막의 영역과 직접 접촉하고, 상기 산화물 반도체막의 영역은 상기 게이트 전극과 중첩되며,
    상기 산화물 반도체막의 측면 부분은 상기 제 3 절연막과 직접 접촉하는 것을 특징으로 하는 반도체 장치.
  25. 제 7항에 있어서,
    상기 제 1 트랜지스터는 결정성을 가지는 실리콘 또는 결정성을 가지는 게르마늄을 포함하는 것을 특징으로 하는 반도체 장치.
  26. 제 8 항에 있어서, 상기 제 1 트랜지스터는 결정성을 가지는 실리콘 또는 결정성을 가지는 게르마늄을 포함하는 것을 특징으로 하는 반도체 장치.
  27. 제 7항에 있어서,
    상기 제 1 트랜지스터는 벌크(bulk) 반도체 기판에 채널 형성 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  28. 제 8항에 있어서,
    상기 제 1 트랜지스터는 벌크(bulk) 반도체 기판에 채널 형성 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  29. 제 1항에 있어서,
    상기 스위치는 산화물 반도체막을 포함하는 트랜지스터를 포함하고,
    상기 산화물 반도체막은 c축 배향된(c-axis aligned) 결정성 산화물 반도체를 포함하는 것을 특징으로 하는 반도체 장치.
  30. 제 7항에 있어서,
    상기 제 2 트랜지스터의 상기 산화물 반도체막은 c축 배향된 결정성 산화물 반도체를 포함하는 것을 특징으로 하는 반도체 장치.
  31. 제 8항에 있어서,
    상기 제 2 트랜지스터의 상기 산화물 반도체막은 c축 배향된 결정성 산화물 반도체를 포함하는 것을 특징으로 하는 반도체 장치.
  32. 제 1항에 있어서,
    상기 스위치는 산화물 반도체막을 포함하는 트랜지스터를 포함하고,
    상기 산화물 반도체막은 In-Ga-Zn계 산화물을 포함하는 것을 특징으로 하는 반도체 장치.
  33. 제 7항에 있어서,
    상기 제 2 트랜지스터의 산화물 반도체막은 In-Ga-Zn계 산화물을 포함하는 것을 특징으로 하는 반도체 장치.
  34. 제 8항에 있어서,
    상기 제 2 트랜지스터의 산화물 반도체막은 In-Ga-Zn계 산화물을 포함하는 것을 특징으로 하는 반도체 장치.
  35. 제 1항에 있어서,
    상기 스위치는 산화물 반도체막을 포함하는 트랜지스터를 포함하고,
    상기 트랜지스터의 산화물 반도체막은 InMO3(ZnO)m(m＞0, m은 정수가 아님)으로 표기되는 재료를 포함하며, M은 Ga,Fe,Mn, 및 Co로부터 선택된 하나 이상의 금속 요소를 나타내는 것을 특징으로 하는 반도체 장치.
  36. 제 7항에 있어서,
    상기 제 2 트랜지스터의 산화물 반도체막은 InMO3(ZnO)m(m＞0, m은 정수가 아님)으로 표기되는 재료를 포함하며, M은 Ga,Fe,Mn, 및 Co로부터 선택된 하나 이상의 금속 요소를 나타내는 것을 특징으로 하는 반도체 장치.
  37. 제 8항에 있어서,
    상기 제 2 트랜지스터의 산화물 반도체막은 InMO3(ZnO)m(m＞0, m은 정수가 아님)으로 표기되는 재료를 포함하며, M은 Ga,Fe,Mn, 및 Co로부터 선택된 하나 이상의 금속 요소를 나타내는 것을 특징으로 하는 반도체 장치.
  38. 제 1항에 있어서,
    상기 스위치는 산화물 반도체막을 포함하는 트랜지스터를 포함하고,
    상기 트랜지스터의 산화물 반도체막은 In3SnO5(ZnO)n(n＞0, n은 정수가 아님)으로 표기되는 재료를 포함하는 것을 특징으로 하는 반도체 장치.
  39. 제 7항에 있어서,
    상기 제 2 트랜지스터의 산화물 반도체막은 In3SnO5(ZnO)n(n＞0, n은 정수가 아님)으로 표기되는 재료를 포함하는 것을 특징으로 하는 반도체 장치.
  40. 제 8항에 있어서,
    상기 제 2 트랜지스터의 산화물 반도체막은 In3SnO5(ZnO)n(n＞0, n은 정수가 아님)으로 표기되는 재료를 포함하는 것을 특징으로 하는 반도체 장치.
  41. 제 1항에 따른 반도체 장치를 포함하는 것을 특징으로 하는 처리 유닛(processing unit).
  42. 제 7항에 따른 반도체 장치를 포함하는 것을 특징으로 하는 처리 유닛.
  43. 제 8항에 따른 반도체 장치를 포함하는 것을 특징으로 하는 처리 유닛.
  44. 제 1항에 따른 반도체 장치를 포함하는 것을 특징으로 하는 완충 기억 장치(buffer memory device).
  45. 제 7항에 따른 반도체 장치를 포함하는 것을 특징으로 하는 완충 기억 장치.
  46. 제 8항에 따른 반도체 장치를 포함하는 것을 특징으로 하는 완충 기억 장치.
  47. 제 1항에 따른 반도체 장치를 포함하는 것을 특징으로 하는 휴대용 전자기기.
  48. 제 7항에 따른 반도체 장치를 포함하는 것을 특징으로 하는 휴대용 전자기기.
  49. 제 8항에 따른 반도체 장치를 포함하는 것을 특징으로 하는 휴대용 전자기기.
KR1020120042590A 2011-04-29 2012-04-24 반도체 장치 KR101958383B1 (ko)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP2011102571 2011-04-29
JPJP-P-2011-102571 2011-04-29
JP2011102569 2011-04-29
JPJP-P-2011-102569 2011-04-29
JP2011113237 2011-05-20
JPJP-P-2011-113237 2011-05-20
JPJP-P-2011-113238 2011-05-20
JP2011113238 2011-05-20

Publications (2)

Publication Number Publication Date
KR20120122912A true KR20120122912A (ko) 2012-11-07
KR101958383B1 KR101958383B1 (ko) 2019-03-14

Family

ID=46298224

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120042590A KR101958383B1 (ko) 2011-04-29 2012-04-24 반도체 장치

Country Status (6)

Country Link
US (4) US9111795B2 (ko)
EP (1) EP2518767A3 (ko)
JP (3) JP5934566B2 (ko)
KR (1) KR101958383B1 (ko)
CN (2) CN102760488B (ko)
TW (1) TWI556234B (ko)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150101407A (ko) * 2014-02-24 2015-09-03 엘지디스플레이 주식회사 박막 트랜지스터 기판
US9214508B2 (en) 2014-02-24 2015-12-15 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
KR20160039090A (ko) * 2014-09-30 2016-04-08 엘지디스플레이 주식회사 산화물 반도체 박막 트랜지스터 및 그 제조 방법
US9691799B2 (en) 2014-02-24 2017-06-27 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
KR20170086546A (ko) * 2014-11-28 2017-07-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 모듈, 및 전자 기기
US9721973B2 (en) 2014-02-24 2017-08-01 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US9881986B2 (en) 2014-02-24 2018-01-30 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US10186528B2 (en) 2014-02-24 2019-01-22 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US10325937B2 (en) 2014-02-24 2019-06-18 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
KR20200078778A (ko) * 2018-12-21 2020-07-02 삼성디스플레이 주식회사 발광 표시 장치
US10903246B2 (en) 2014-02-24 2021-01-26 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US10985196B2 (en) 2014-02-24 2021-04-20 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
KR20220126793A (ko) * 2015-04-13 2022-09-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20220127365A (ko) * 2013-05-20 2022-09-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11605630B2 (en) * 2009-10-12 2023-03-14 Monolithic 3D Inc. 3D integrated circuit device and structure with hybrid bonding
US8946066B2 (en) * 2011-05-11 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US8804405B2 (en) * 2011-06-16 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
CN103022012B (zh) 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
KR101976212B1 (ko) 2011-10-24 2019-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN102646699B (zh) * 2012-01-13 2014-12-10 京东方科技集团股份有限公司 一种氧化物薄膜晶体管及其制备方法
US8995218B2 (en) 2012-03-07 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2014077295A1 (en) 2012-11-15 2014-05-22 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US9224478B2 (en) * 2013-03-06 2015-12-29 Freescale Semiconductor, Inc. Temperature-based adaptive erase or program parallelism
JP6111458B2 (ja) * 2013-03-28 2017-04-12 株式会社Ｊｏｌｅｄ 半導体装置、表示装置および電子機器
US9293599B2 (en) * 2013-05-20 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI566328B (zh) * 2013-07-29 2017-01-11 高效電源轉換公司 具有用於產生附加構件之多晶矽層的氮化鎵電晶體
WO2015060133A1 (en) 2013-10-22 2015-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9257407B2 (en) * 2013-10-28 2016-02-09 Qualcomm Incorporated Heterogeneous channel material integration into wafer
US9960280B2 (en) * 2013-12-26 2018-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6305067B2 (ja) * 2014-01-09 2018-04-04 株式会社東芝 半導体装置の製造方法
US9443876B2 (en) 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
JP6509596B2 (ja) 2014-03-18 2019-05-08 株式会社半導体エネルギー研究所 半導体装置
JP6541398B2 (ja) * 2014-04-11 2019-07-10 株式会社半導体エネルギー研究所 半導体装置
US9461144B2 (en) 2014-06-13 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method for semiconductor device fabrication
JP2016066065A (ja) 2014-09-05 2016-04-28 株式会社半導体エネルギー研究所 表示装置、および電子機器
US9903764B2 (en) * 2014-09-30 2018-02-27 Samsung Electronics Co., Ltd. Integrated circuit for estimating power of at least one node using temperature and a system including the same
KR102327145B1 (ko) * 2014-09-30 2021-11-16 삼성전자주식회사 온도를 이용하여 적어도 하나의 노드의 전력을 예측하는 집적 회로와 이를 포함하는 시스템
WO2016067159A1 (en) * 2014-10-28 2016-05-06 Semiconductor Energy Laboratory Co., Ltd. Functional panel, method for manufacturing the same, module, data processing device
KR20170091139A (ko) 2014-12-01 2017-08-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 상기 표시 장치를 갖는 표시 모듈, 및 상기 표시 장치 또는 상기 표시 모듈을 갖는 전자 기기
WO2016139560A1 (en) * 2015-03-03 2016-09-09 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, semiconductor device including the oxide semiconductor film, and display device including the semiconductor device
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US10192995B2 (en) * 2015-04-28 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN104966696B (zh) * 2015-05-06 2017-11-28 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
JP2017022377A (ja) 2015-07-14 2017-01-26 株式会社半導体エネルギー研究所 半導体装置
US9917017B2 (en) 2015-12-29 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Replacement gate process for semiconductor devices
JP6692645B2 (ja) * 2016-01-15 2020-05-13 株式会社ジャパンディスプレイ 半導体装置
JP2017224676A (ja) * 2016-06-14 2017-12-21 株式会社ジャパンディスプレイ 半導体装置及び表示装置
JP6541623B2 (ja) * 2016-06-20 2019-07-10 東京エレクトロン株式会社 プラズマ処理装置、及び波形補正方法
US10381100B2 (en) * 2016-07-01 2019-08-13 Synopsys, Inc. Enhancing memory yield and performance through utilizing nanowire self-heating
KR102458660B1 (ko) * 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
WO2018051208A1 (en) 2016-09-14 2018-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP2018074076A (ja) * 2016-11-02 2018-05-10 株式会社ジャパンディスプレイ 表示装置
US10147681B2 (en) 2016-12-09 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2018157101A (ja) 2017-03-17 2018-10-04 東芝メモリ株式会社 トランジスタ、メモリ及びトランジスタの製造方法
US10714400B2 (en) 2017-08-30 2020-07-14 Micron Technology, Inc. Methods of forming semiconductor structures comprising thin film transistors including oxide semiconductors
KR102579972B1 (ko) 2017-09-05 2023-09-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2019123109A1 (ja) 2017-12-22 2019-06-27 株式会社半導体エネルギー研究所 半導体装置
JP2019145616A (ja) 2018-02-19 2019-08-29 株式会社東芝 半導体装置
CN109459396B (zh) * 2018-12-04 2023-08-25 南京信息工程大学 大气颗粒物碳同位素在线激光探测分析仪及其使用方法
JP2020136312A (ja) * 2019-02-13 2020-08-31 株式会社ジャパンディスプレイ 半導体装置および半導体装置の製造方法
CN110854172B (zh) * 2019-11-26 2022-07-29 京东方科技集团股份有限公司 半导体器件、像素电路、显示面板及显示装置
CN111952185B (zh) * 2020-08-21 2024-03-29 中国科学院上海微系统与信息技术研究所 可降低对准难度的soi器件及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07121444A (ja) 1993-10-21 1995-05-12 Fuji Xerox Co Ltd 補助記憶装置
KR20040016411A (ko) * 2002-08-15 2004-02-21 닛본 덴끼 가부시끼가이샤 박막 트랜지스터의 제조 방법
US20110089417A1 (en) * 2009-10-21 2011-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (149)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4347448A (en) 1980-11-07 1982-08-31 Mostek Corporation Buffer circuit for semiconductor memory
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH04132309A (ja) 1990-09-22 1992-05-06 Mitsubishi Electric Corp 出力バッファ回路
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
EP0585059B1 (en) * 1992-08-21 1999-05-12 STMicroelectronics, Inc. Vertical memory cell processing and structure manufactured by that processing
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JPH0778484A (ja) 1993-07-13 1995-03-20 Nkk Corp 記憶素子、不揮発性メモリ、不揮発性記憶装置及びそれを用いた情報記憶方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
CN1101049C (zh) * 1995-12-07 2003-02-05 中国科学院上海硅酸盐研究所 非挥发性集成铁电薄膜存储器
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3598197B2 (ja) * 1997-03-19 2004-12-08 株式会社ルネサステクノロジ 半導体装置
JP2950313B2 (ja) * 1998-01-19 1999-09-20 日本電気株式会社 半導体集積回路の入力バッファ回路
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
DE10152034B4 (de) 2001-10-23 2004-08-26 Infineon Technologies Ag Speicheranordnung
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6774415B2 (en) 2003-01-02 2004-08-10 International Business Machines Corporation Method and structure for ultra-thin film SOI isolation
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7221605B2 (en) 2004-08-31 2007-05-22 Micron Technology, Inc. Switched capacitor DRAM sense amplifier with immunity to mismatch and offsets
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
TWI467702B (zh) 2005-03-28 2015-01-01 Semiconductor Energy Lab 記憶裝置和其製造方法
JP5008323B2 (ja) 2005-03-28 2012-08-22 株式会社半導体エネルギー研究所 メモリ装置
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
GB2425401A (en) * 2005-04-21 2006-10-25 Stuart Philip Speakman Manufacture of microstructures using peelable mask
EP1877867A2 (en) * 2005-04-21 2008-01-16 3T Technologies Limited Methods and apparatus for the manufacture of microstructures
US7868320B2 (en) * 2005-05-31 2011-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
EP1917656B1 (en) 2005-07-29 2016-08-24 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US8629490B2 (en) 2006-03-31 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device with floating gate electrode and control gate electrode
JP4087416B2 (ja) * 2006-04-06 2008-05-21 シャープ株式会社 パワーｉｃデバイス及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US7692223B2 (en) 2006-04-28 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and method for manufacturing the same
JP5285235B2 (ja) 2006-04-28 2013-09-11 株式会社半導体エネルギー研究所 半導体装置
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5127183B2 (ja) * 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR100843143B1 (ko) * 2006-12-08 2008-07-02 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
JP5043499B2 (ja) * 2007-05-02 2012-10-10 財団法人高知県産業振興センター 電子素子及び電子素子の製造方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
TW200910526A (en) 2007-07-03 2009-03-01 Renesas Tech Corp Method of manufacturing semiconductor device
JP2009260004A (ja) 2008-04-16 2009-11-05 Renesas Technology Corp 半導体装置の製造方法
JP5430846B2 (ja) 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5415713B2 (ja) 2008-05-23 2014-02-12 株式会社半導体エネルギー研究所 半導体装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2010205987A (ja) 2009-03-04 2010-09-16 Sony Corp 薄膜トランジスタおよびその製造方法並びに表示装置
JP5760298B2 (ja) 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
WO2011013523A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5663231B2 (ja) * 2009-08-07 2015-02-04 株式会社半導体エネルギー研究所 発光装置
KR101877149B1 (ko) * 2009-10-08 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층, 반도체 장치 및 그 제조 방법
CN102598249B (zh) 2009-10-30 2014-11-05 株式会社半导体能源研究所 半导体装置
KR20200096317A (ko) 2009-11-20 2020-08-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011074408A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Non-volatile latch circuit and logic circuit, and semiconductor device using the same
EP2513966B1 (en) 2009-12-18 2020-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9391209B2 (en) 2010-02-05 2016-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN105590964B (zh) 2010-02-05 2019-01-04 株式会社半导体能源研究所 半导体装置
WO2011152254A1 (en) 2010-06-04 2011-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN107195686B (zh) 2010-07-02 2021-02-09 株式会社半导体能源研究所 半导体装置
JP5784479B2 (ja) 2010-12-28 2015-09-24 株式会社半導体エネルギー研究所 半導体装置
TWI787452B (zh) 2011-01-26 2022-12-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9023684B2 (en) 2011-03-04 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9012905B2 (en) 2011-04-08 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor comprising oxide semiconductor and method for manufacturing the same
US9093538B2 (en) 2011-04-08 2015-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8946066B2 (en) 2011-05-11 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07121444A (ja) 1993-10-21 1995-05-12 Fuji Xerox Co Ltd 補助記憶装置
KR20040016411A (ko) * 2002-08-15 2004-02-21 닛본 덴끼 가부시끼가이샤 박막 트랜지스터의 제조 방법
US20110089417A1 (en) * 2009-10-21 2011-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220127365A (ko) * 2013-05-20 2022-09-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US11961917B2 (en) 2013-05-20 2024-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising stacked transistors
US10186528B2 (en) 2014-02-24 2019-01-22 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US10325937B2 (en) 2014-02-24 2019-06-18 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
US9691799B2 (en) 2014-02-24 2017-06-27 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US9214508B2 (en) 2014-02-24 2015-12-15 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
US9721973B2 (en) 2014-02-24 2017-08-01 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US9881986B2 (en) 2014-02-24 2018-01-30 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
KR20150101407A (ko) * 2014-02-24 2015-09-03 엘지디스플레이 주식회사 박막 트랜지스터 기판
US9455279B2 (en) 2014-02-24 2016-09-27 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US10985196B2 (en) 2014-02-24 2021-04-20 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
US10903246B2 (en) 2014-02-24 2021-01-26 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
KR20160039090A (ko) * 2014-09-30 2016-04-08 엘지디스플레이 주식회사 산화물 반도체 박막 트랜지스터 및 그 제조 방법
KR20170086546A (ko) * 2014-11-28 2017-07-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 모듈, 및 전자 기기
KR20220126793A (ko) * 2015-04-13 2022-09-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20200078778A (ko) * 2018-12-21 2020-07-02 삼성디스플레이 주식회사 발광 표시 장치

Also Published As

Publication number Publication date
US20190157309A1 (en) 2019-05-23
US20170179132A1 (en) 2017-06-22
TW201308326A (zh) 2013-02-16
US10388670B2 (en) 2019-08-20
JP6533567B2 (ja) 2019-06-19
US20150340379A1 (en) 2015-11-26
CN102760488A (zh) 2012-10-31
US9111795B2 (en) 2015-08-18
JP2013008946A (ja) 2013-01-10
CN106981489B (zh) 2020-11-27
JP5934566B2 (ja) 2016-06-15
TWI556234B (zh) 2016-11-01
US9773810B2 (en) 2017-09-26
CN106981489A (zh) 2017-07-25
JP6250906B2 (ja) 2017-12-20
CN102760488B (zh) 2017-06-20
JP2018074167A (ja) 2018-05-10
US10910404B2 (en) 2021-02-02
JP2016184748A (ja) 2016-10-20
EP2518767A2 (en) 2012-10-31
EP2518767A3 (en) 2016-07-27
KR101958383B1 (ko) 2019-03-14
US20120273773A1 (en) 2012-11-01

Similar Documents

Publication Publication Date Title
JP6533567B2 (ja) 半導体装置
KR102026575B1 (ko) 신호 처리 회로
JP5881524B2 (ja) 記憶回路、電子機器
JP5931561B2 (ja) 信号処理装置
KR101923737B1 (ko) 기억 소자 및 신호 처리 회로
JP5914153B2 (ja) 論理回路
JP5937412B2 (ja) 記憶回路及び信号処理回路
JP5892852B2 (ja) プログラマブルロジックデバイス
JP2020119621A (ja) 半導体装置
KR20120120039A (ko) 신호 처리 회로
JP5871715B2 (ja) 分周回路、及び分周回路を用いた半導体装置

Legal Events

Date Code Title Description
AMND Amendment
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)