JP6305067B2 - 半導体装置の製造方法 - Google Patents

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Description

実施形態は、半導体装置の製造方法に関する。
近年、従来の平面型セル構造が半導体基板の主平面から垂直な方向に少なくとも２層以上積層された構成を有する３次元階層型セル構造が提案されている。
P. Batude et. al., VLSI Tech. Dig. (2011) 158. P. Batude et. al., IEDM Tech. Dig. (2011) 151. T. Naito et. al., VLSI Tech. Dig. (2010) 219.
高品質な半導体装置の製造方法を提供する。
実施形態に係る半導体装置の製造方法は、第１の半導体基板上に、複数の第１のトランジスタのゲート構造を形成する工程と、前記第１のトランジスタのゲート構造が形成されていない前記第１の半導体基板内に複数の第１の拡散領域を形成する工程と、前記第１の半導体基板及び前記複数の第１のトランジスタを覆う層間絶縁膜を形成する工程と、前記層間絶縁膜内、且つ前記第１の拡散領域に接触する第１の導電部を形成する工程と、前記層間絶縁膜上及び前記第１の導電部上に、第２の半導体基板を形成する工程と、前記第２の半導体基板に、活性領域となる領域と、前記第１の導電部上に前記第２の半導体基板を貫通する貫通口とを形成する工程と、前記第２の半導体基板上、複数の第２のトランジスタを形成する工程と、前記第２のトランジスタの形成されていない前記第２の半導体基板内に複数の第２の拡散領域を形成し、前記第２の半導体基板を貫通する貫通口の内壁に第３の拡散領域を形成する工程と、前記貫通口内に形成され、前記第１の導電部及び前記第３の拡散領域に接する第２の導電部を形成する工程と、を具備する。
図１（a）は、第１の実施形態に係る半導体装置の上面図であり、図１（b）は、図１（a）のＡ−Ａ線に沿った断面図である。 図２（a）は、第１の実施形態に係る半導体装置の製造方法の一部を概略的に示す上面図であり、図２（b）は、図２（a）のＡ−Ａ線に沿った断面図である。 図３（a）は、第１の実施形態に係る半導体装置の製造方法の一部を概略的に示す上面図であり、図３（b）は、図３（a）のＡ−Ａ線に沿った断面図である。 図４（a）は、第１の実施形態に係る半導体装置の製造方法の一部を概略的に示す上面図であり、図４（b）は、図４（a）のＡ−Ａ線に沿った断面図である。 図５（a）は、第１の実施形態に係る半導体装置の製造方法の一部を概略的に示す上面図であり、図５（b）は、図５（a）のＡ−Ａ線に沿った断面図である。 図６（a）は、第１の実施形態に係る半導体装置の製造方法の一部を概略的に示す上面図であり、図６（b）は、図６（a）のＡ−Ａ線に沿った断面図である。 図７（a）は、第１の実施形態に係る半導体装置の製造方法の一部を概略的に示す上面図であり、図７（b）は、図７（a）のＡ−Ａ線に沿った断面図である。 図８（a）は、第１の実施形態に係る半導体装置の製造方法の一部を概略的に示す上面図であり、図８（b）は、図８（a）のＡ−Ａ線に沿った断面図である。 図９（a）は、第１の実施形態に係る半導体装置の製造方法の一部を概略的に示す上面図であり、図９（b）は、図９（a）のＡ−Ａ線に沿った断面図である。 図１０（a）は、第１の実施形態に係る半導体装置の製造方法の一部を概略的に示す上面図であり、図１０（b）は、図１０（a）のＡ−Ａ線に沿った断面図である。 図１１（a）は、第１の実施形態に係る半導体装置の製造方法の一部を概略的に示す上面図であり、図１１（b）は、図１１（a）のＡ−Ａ線に沿った断面図である。 図１２（a）は、第１の実施形態に係る半導体装置の製造方法の一部を概略的に示す上面図であり、図１２（b）は、図１２（a）のＡ−Ａ線に沿った断面図である。 図１３（a）は、第１の実施形態に係る半導体装置の製造方法の一部を概略的に示す上面図であり、図１３（b）は、図１３（a）のＡ−Ａ線に沿った断面図である。 図１４（a）は、第１の実施形態に係る半導体装置の製造方法の一部を概略的に示す上面図であり、図１４（b）は、図１４（a）のＡ−Ａ線に沿った断面図である。 図１５（a）は、第１の実施形態に係る半導体装置の製造方法の一部を概略的に示す上面図であり、図１５（b）は、図１５（a）のＡ−Ａ線に沿った断面図である。 図１６（a）は、第１の実施形態に係る半導体装置の製造方法の一部を概略的に示す上面図であり、図１６（b）は、図１６（a）のＡ−Ａ線に沿った断面図である。 図１７は、第１の実施形態に係る半導体装置の基本的な製造方法を示したフローチャートである。 図１８（a）は、比較例に係る半導体装置の上面図であり、図１８（b）は、図１８（a）のＡ−Ａ線に沿った断面図である。 図１９は、第２の実施形態に係る半導体装置の基本的な製造方法を示したフローチャートである。 図２０は、第３の実施形態に係る半導体装置の基本的な製造方法を示したフローチャートである。 図２１（a）は、第３の実施形態に係る半導体装置の製造方法の一部を概略的に示す上面図であり、図２１（b）は、図２１（a）のＡ−Ａ線に沿った断面図である。 図２２は、変形例に係る半導体装置の断面図である。 図２３は、更に他の変形例に係る半導体装置の断面図である。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
（第１の実施形態）
＜第１の実施形態に係る半導体装置の構成＞
図１を用いて、第１の実施形態に係る半導体装置について説明する。図１（a）は、第１の実施形態に係る半導体装置の上面図であり、図１（b）は、図１（a）のＡ−Ａ線に沿った断面図である。なお、図１（a）では、構造の理解を容易にするために、半導体基板１００、絶縁膜等を図示していない。
図１に示すように、本実施形態に係る半導体装置は、トランジスタ形成領域（下層ＣＭＯＳ回路等とも称す）１と、ｚ軸方向に沿ってトランジスタ形成領域１に積層されたトランジスタ形成領域（上層ＣＭＯＳ回路等とも称す）２とを備えている。
半導体基板１００上に、ｙ軸方向に延伸するゲート絶縁膜１０１が設けられ、ゲート絶縁膜１０１上に、ｙ軸方向に延伸するゲート電極１０２が設けられている。半導体基板１００上且つゲート絶縁膜１０１及びゲート電極１０２のｙ軸方向に沿った側壁には、側壁絶縁膜１０３が設けられている。半導体基板１００上に形成された、ゲート絶縁膜１０１及びゲート電極１０２の積層構造と、その積層構造の側壁に設けられた側壁絶縁膜１０３と、半導体基板１００内且つ当該積層構造の下方領域に形成されたチャネル領域と、半導体基板１００内且つｘ軸方向に沿ってチャネル領域を挟む位置に形成されたソース・ドレイン領域１００ａ、または１００ｂとを備える構造を、トランジスタＴｒ１と称す。
そして、トランジスタＴｒ１を覆うように層間絶縁膜１０４が形成されている。更に、半導体基板１００上且つソース／ドレイン領域１００ｂ上には、トランジスタ形成領域１と、層間絶縁膜１０４上に形成されるトランジスタ形成領域２とを接続するコンタクトプラグ１０５が設けられている。
ところで、少なくとも半導体基板１００及びトランジスタＴｒ１を備える領域をトランジスタ形成領域１と称す。また、半導体基板１００内には、素子分離領域（Shallow Trench Isolation：ＳＴＩ）１００ｃが設けられ、隣接するトランジスタＴｒ１を電気的に分離する。
そして、層間絶縁膜１０４上には、半導体基板２００が形成される。そして半導体基板２００上に、ｙ軸方向に延伸するゲート絶縁膜２０１が設けられ、ゲート絶縁膜２０１上に、ｙ軸方向に延伸するゲート電極２０２が設けられている。半導体基板２００上に形成された、ゲート絶縁膜２０１及びゲート電極２０２の積層構造と、、半導体基板２００内且つ積層構造の下方領域に形成されたチャネル領域と、半導体基板２００内且つｘ軸方向に沿ってチャネル領域を挟む位置に形成されたソース・ドレイン領域２００ａ、または２００ｂとを、トランジスタＴｒ２と称す。
更に、半導体基板２００には、貫通口が設けられている。そして、半導体基板２００の貫通口に沿った領域、及び半導体基板２００の貫通口とチャネル領域との間には、ソース／ドレイン領域２００ｂが形成されている。
半導体基板２００の貫通口に沿ったソース／ドレイン領域２００ｂと、コンタクトプラグ１０５とに接するようにコンタクトプラグ２０４が設けられている。
コンタクトプラグ１０５及びコンタクトプラグ２０４を介して、トランジスタ形成領域１と、トランジスタ形成領域２とが電気的に接続される。このような、コンタクトプラグ１０５及びコンタクトプラグ２０４を用いた接続技術をTV(Through Via)技術等とも称す。
尚、上述した第１の実施形態では、半導体基板２００は、ポリゲルマニウム（poly-Ge）を用いて説明したが、これに限るものではない。半導体基板２００は、シリコン（Si）、ポリシリコン（poly-Si）、アモルファスシリコン（a-Si）、ゲルマニウム（Ge）、 ポリゲルマニウム（poly-Ge）、アモルファスゲルマニウム（a-Ge）、ゲルマニウムスズ（GeSn)、 ポリゲルマニウムスズ（poly-GeSn)、アモルファスゲルマニウムスズ（a-GeSn)もしくはこれらの化合物でも良い。
＜第１の実施形態に係る半導体装置の製造方法＞
次に、図１〜図１６を用いて、第１の実施形態に係る半導体装置の製造方法の具体例について説明する。図２（a）〜１６（a）は、第１の実施形態に係る半導体装置の製造方法の一部を概略的に示す上面図であり、図２（b）〜１６（b）は、図２（a）〜１６（a）のＡ−Ａ線に沿った断面図である。なお、図２（b）〜１６（b）では、構造の理解を容易にするために、半導体基板１００、絶縁膜等を図示していない。
図２に示すように、所望の不純物をドーピングした半導体基板（シリコン基板）１００となるシリコン基板の表面を、例えば数百度の酸素雰囲気に晒すことで、酸化膜１０１ａのシリコン酸化膜を形成する。また、酸化膜１０１ａ上に、例えばＣＶＤ法によりポリシリコン膜１０２ａを形成する。続いて、ポリシリコン膜１０２ａ上にパターニングのためのマスク膜となるレジスト（不図示）等を形成する。
次に、図３に示すように、図示しないマスク膜を用いてＲＩＥ（reactive ion etching）法により、ポリシリコン膜１０２ａ、酸化膜１０１ａを順次エッチングし、ゲート絶縁膜１０１、及びゲート電極１０２を備えるゲート構造を形成する。この後、例えば、半導体基板１００の表面領域に、ヒ素等の不純物元素をイオン注入し、１０００℃程度の熱処理を行うことで、図３に示すように、第１のソース／ドレイン領域１００ａが形成される。このゲート構造は、y軸方向に延伸している。そして、第１のソース／ドレイン領域１００ａの外側に、ゲート電極１０２のコンタクト領域が形成されている。
次に、図４に示すように、例えばＣＶＤ等により、シリコン窒化膜１０３ａを全面に堆積する。
そして、図５に示すように、ＲＩＥ等の異方性エッチングを行うことにより、半導体基板１００上と、ｙ軸方向に沿ったゲート電極１０２の側壁上及びゲート絶縁膜１０１の側壁上と、に側壁絶縁膜１０３が形成される。
次に、図６に示すように、例えばニッケル（Ｎｉ）といった半導体―金属間化合物材料金属膜（金属半導体化合物）１０６を全面に形成する。そして、その後、熱処理を施すことで、トランジスタ構造に覆われていない半導体基板１００の表面に、第２のソース／ドレイン領域１００ｂとなる半導体―金属間化合物膜を形成する。これにより、ゲート電極１０２、ゲート絶縁膜１０１、側壁絶縁膜１０３、及びソース／ドレイン領域を備えるトランジスタＴｒ１が形成される。
図７に示すように、半導体基板１００の表面に半導体―金属間化合物膜を形成した後、塩化水素（ＨＣｌ）溶液処理により、未反応のニッケル（Ｎｉ）を除去する。その後、層間絶縁膜１０４を全面に堆積し、ＣＭＰにより、層間絶縁膜１０４の表面を平坦化する。このようにして、トランジスタ形成領域１が形成される。
次に、図８に示すように、ＲＩＥ(Reactive Ion Etching)を用いて、コンタクトプラグに接続されるソース／ドレイン領域１００ｂの上方に形成された層間絶縁膜１０４をエッチングし、コンタクトプラグの形成領域となる貫通口１０５ａを形成する。
そして、図９に示すように、貫通口１０５ａ内に、コンタクトプラグとなる導電層１０５ｂとして例えばタングステンまたはバリアメタルを介してＣｕを形成する。
次に、図１０に示すように、ＣＭＰにより、層間絶縁膜１０４上に形成された導電層１０５ｂを除去し、コンタクトプラグ１０５を貫通口１０５ａ内に残す。その後、層間絶縁膜１０４及びコンタクトプラグ１０５上に、半導体基板２００となる、例えば膜厚が３０ｎｍ程度のアモルファスゲルマニウム（a-Ge）層を、ＣＶＤもしくはスパッタにて形成する。
続いて、図１１に示すように、４００℃程度のアニールを行い、アモルファスゲルマニウム層をポリ結晶化する。そして、半導体基板２００をメサエッチングによって島状にエッチングする。この島状の半導体基板２００が、後の工程によって活性領域となる。このエッチング工程の際に、コンタクトプラグ１０５が存在する箇所に貫通口２０４ａを形成する。
図１２に示すように、半導体基板２００上に、ゲート絶縁膜となる、絶縁膜として膜厚が４ｎｍ程度のアルミナ酸化物（Ａｌ２Ｏ３）、または膜厚が７ｎｍ程度のハフニウムアルミナ酸化物（ＨｆＡｌＯ）を、２５０℃程度のＡＬＤによって形成する。そして、絶縁膜２０１ａ上に、膜厚が３０ｎｍ程度のタンタル窒化（TaN）膜２０２ａをスパッタ成膜によって堆積する。続いて、タンタル窒化膜２０２ａ上にパターニングのためのマスク膜となるレジスト（不図示）等を形成する。
図１３に示すように、図示しないマスク膜を用いてＲＩＥ法により、タンタル窒化膜２０２ａ、絶縁膜２０１ａを順次エッチングすることで、ゲート絶縁膜２０１、及びゲート電極２０２を備えるトランジスタＴｒ２のゲート構造が形成される。この際に、貫通口２０４a内のタンタル窒化膜２０２ａ、及び絶縁膜２０１ａは当該RIEによって除去される。
続いて図１４に示すように、半導体基板２００の該ゲート構造に覆われていない領域、及び貫通口２０４ａ内に、スパッタよってニッケル（Ｎｉ）を堆積する。そして、ＲＴＡを３５０℃且つ１分間行うことによって、半導体基板２００内に、ソース／ドレイン領域２００ａとなる半導体―金属間化合物（ジャーマナイド：germanide）膜（ニッケルゲルマニウム：NiGe）が形成される。
また、貫通口２０４ａ内にも、ニッケル（Ｎｉ）が埋め込まれるため、半導体基板２００の貫通口２０４ａ内にもソース／ドレイン領域２００ｂとなる半導体―金属間化合物（ジャーマナイド）膜（ニッケルゲルマニウム：NiGe）が形成される。
これにより、ゲート電極２０２、ゲート絶縁膜２０１、及びソース／ドレイン領域を備えるトランジスタＴｒ２が形成される。
ところで、第１のトランジスタ形成領域１に形成されているシリサイド膜であるソース／ドレイン領域１００bは、５００℃程度の温度でアニールされると、劣化することがある。しかしながら、このシリサイド形成工程における、アニール時の温度は、３５０℃程度である。そのため、第１のトランジスタ形成領域１に形成されているシリサイド膜であるソース／ドレイン領域１００bの品質は劣化しない。
図１５に示すように、塩化水素（ＨＣｌ）溶液を用いて、未反応のニッケル（Ｎｉ）を除去する。そして、全面に層間絶縁膜２０３としてシリコン酸化膜を堆積し、ＣＭＰによって、層間絶縁膜２０３の表面を平坦化する。
図１６に示すように、ＲＩＥを用いて貫通口２０４ａ内に設けられた層間絶縁膜２０３及び、貫通口２０４ａの上方に形成された層間絶縁膜２０３をエッチングし、コンタクトプラグの形成領域となる貫通口２０４ｂを形成する。
そして、図１に示すように、貫通口２０４ｂ内に、導電層として例えばタングステンまたはバリアメタルを介してCuを形成する。そして、ＣＭＰにより、層間絶縁膜２０３上に形成されたポリシリコンを除去することで、コンタクトプラグ２０４が貫通口２０４ｂ内に形成される。
次に、図１及び図１７を用いて、第１の半導体装置の基本的な製造方法のフローについて概略的に説明する。図１７は、第１の半導体装置の基本的な製造方法を示したフローチャートである。
[ステップＳ１００１]
まず、第１のトランジスタ形成領域１を形成する。
[ステップＳ１００２]
続いて、トランジスタ形成領域１内且つトランジスタ形成領域１の半導体基板１００内の第２のソース／ドレイン領域１００b上にコンタクトプラグ１０５を形成する。
[ステップＳ１００３]
第１のトランジスタ形成領域１上に、半導体基板２００となるアモルファスゲルマニウムを堆積する。そして、アニール等によって、アモルファスゲルマニウムを結晶化させて、ポリゲルマニウムを形成する。
[ステップＳ１００４]
半導体基板２００を、活性領域となる島状構造にエッチングすると同時に、コンタクトプラグ１０５まで貫通する貫通口２０４aを半導体基板２００に形成する。
[ステップＳ１００５]
半導体基板２００上に、トランジスタTr2を形成する。
[ステップＳ１００６]
半導体基板２００の、互いに隣接するトランジスタTr2のチャネル領域間と、貫通口２０４ａ内とに、ソース／ドレイン領域２００a及び２００bとなるジャーマナイド膜を形成する。具体的には、図１４で説明したように、半導体基板２００と、シリサイド材料であるニッケル（Ｎｉ）とを反応させることで、ジャーマナイド膜を形成する。
[ステップＳ１００７]
第２のトランジスタ形成領域２内に、コンタクトプラグ１０５と、ソース／ドレイン領域２００bとに接続されるコンタクトプラグ２０４を形成する。その後、所定の処理を行うことにより、半導体装置を製造する。
＜比較例＞
次に、図１８を用いて、本実施形態に係る比較例について説明する。図１８（a）は、比較例に係る半導体装置の上面図であり、図１８（b）は、図１８（a）のＡ−Ａ線に沿った断面図である。なお、図１８（a）では、構造の理解を容易にするために、半導体基板３００、絶縁膜等を図示していない。
図１８に示すように、下層トランジスタ形成領域３と、下層トランジスタ形成領域３上に形成された上層トランジスタ形成領域４とは、上層トランジスタ形成領域４が形成されていない領域にまで延伸した配線層３０６と、配線層３０６に接続されるコンタクトプラグ４０５と、コンタクトプラグ４０５に接続され、上層トランジスタ形成領域４が形成されていない領域にまで延伸した配線層４０６と、配線層４０６に接続されるコンタクトプラグ４０７とを介して接続される。
本比較例では、上層トランジスタ形成領域４が下層トランジスタ形成領域３よりも大きい場合、上層トランジスタ形成領域４が形成されていない領域まで延伸する配線層３０６、及び４０７が長くなり、エリアペナルティが生じる。
＜第１の実施形態の作用効果＞
上述した第１の実施形態において、第１のトランジスタ形成領域１及び第２のトランジスタ形成領域２とは、TV（Through Via）技術を用いたコンタクトプラグ１０５及びコンタクトプラグ２０４によって接続されている。そして、第１のトランジスタ形成領域１上に形成されている第２のトランジスタ形成領域２には、コンタクトプラグ２０４が形成される開口部内に、ソース／ドレイン領域が形成されている。
第１の実施形態に係る半導体装置によれば、コンタクトプラグ２０４と、半導体基板２００のソース／ドレイン領域２００bとの接触面積が大きいので、寄生抵抗が低減し、積層半導体装置の高性能化・低消費電力化が実現する。
また、第２のトランジスタ形成領域２が、第１のトランジスタ形成領域１よりも大きい場合でも、第２のトランジスタ形成領域２と第１のトランジスタ形成領域１との接続の為のエリアペナルティが生じない為、配線長が最小化される。また、第２のトランジスタ形成領域２を第１のトランジスタ形成領域１よりも小さくするという上面図ルールも不必要となり、設計自由度が拡大する。
半導体集積回路の高性能化、低消費電力化において、トランジスタの3次元積層による配線長短縮による寄生容量・寄生抵抗低減が有効である。
また、上述した第１の実施形態において、第１のトランジスタ形成領域１のソース／ドレイン領域１００bにダメージを与えない程度の温度で、ソース／ドレイン領域を形成することができるポリゲルマニウムを、第２のトランジスタ形成領域２の半導体基板２００として用いている。
例えば、第１のトランジスタ形成領域１上に、別途Ｓｉを用いて製造された第２のトランジスタ形成領域２を貼り合わせて、TSV（Through Silicon Via）技術によって、第１のトランジスタ形成領域１と、第２のトランジスタ形成領域２とを接続することも考えられる。しかし、第１のトランジスタ形成領域１上に、第２のトランジスタ形成領域２を貼り合わせる場合、位置精度の問題があり、精度良く第２のトランジスタ形成領域２を所定の位置に、貼り合わせることが困難である。その結果、第１のトランジスタ形成領域１上に、別途製造された第２のトランジスタ形成領域２を貼り合わせて、TSV技術によって、第１のトランジスタ形成領域１と、第２のトランジスタ形成領域２とを接続するには、TSVのサイズ、位置合わせ精度に依存するサイズ限界がある。 一方で、第１のトランジスタ形成領域１上にＳｉ基板を貼り合せた後に、第２のトランジスタ形成領域を形成する方法も考えられる。しかしながら、第２のトランジスタ形成領域に、イオン注入によって、不純物を注入してソース／ドレイン領域を形成する際に、１０００℃程度の温度でのアニールにより、不純物を活性化する必要がある。この場合、第１のトランジスタ形成領域１に形成されたシリサイド膜が劣化してしまう。
しかしながら、上述した第１の実施形態に係る半導体装置の製造方法では、シリサイドを劣化させない程度の低温で、第２のトランジスタ形成領域２のソース／ドレイン領域を形成することができるので、第１のトランジスタ形成領域を劣化させることなく、TVによって第１のトランジスタ形成領域１に接続される第２のトランジスタ形成領域２を形成することができる。
また、上述した第１の実施形態において、半導体基板２００にシリサイドを形成する前に、半導体基板２００の活性領域のパターニング時にコンタクトプラグ２０４が形成される貫通口を半導体基板２００に同時形成している。
そのため、コンタクトホールリソグラフィ、コンタクトホールエッチングプロセスを分割する必要がなく、プロセスの簡略化、低コスト化に寄与する。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態では、半導体基板２００の材料及び、その形成方法の点で第１の実施形態と異なる。尚、第２の実施形態において、上述した第１の実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
＜第２の実施形態に係る半導体装置＞
第２の実施形態に係る半導体装置において、半導体基板２００として、ガリウム砒素（GaAs）、インジウムガリウム砒素（InGaAs）、インジウム砒素（InAs）、インジウムリン（InP）、インジウムアンチモン（InSb）、インジウムガリウムリン（InGaP）、ガリウムアンチモン（GaSb）、ガリウムリン（GaP）もしくはこれらの化合物が用いられる。
＜第２の実施形態に係る半導体装置の製造方法＞
次に、図１９を用いて、第２の半導体装置の基本的な製造方法のフローについて概略的に説明する。図１９は、第２の半導体装置の基本的な製造方法を示したフローチャートである。
[ステップＳ２００１]
まず、第１のトランジスタ形成領域１を形成する。
[ステップＳ２００２]
続いて、トランジスタ形成領域１内且つトランジスタ形成領域１の半導体基板１００内の第２のソース／ドレイン領域１００b上にコンタクトプラグ１０５を形成する。
[ステップＳ２００３]
第１のトランジスタ形成領域１上に、半導体基板２００となるインジウムガリウム砒素（InGaAs）基板を貼りつける。
[ステップＳ２００４]
半導体基板２００を、活性領域となる島状構造にエッチングすると同時に、コンタクトプラグ１０５まで貫通する貫通口２０４aを半導体基板２００に形成する。
[ステップＳ２００５]
半導体基板２００上に、トランジスタTr2のゲート構造を形成する。
[ステップＳ２００６]
半導体基板２００の、互いに隣接するトランジスタTr2のチャネル領域間と、貫通口２０４ａ内とに、ソース／ドレイン領域２００a及び２００bとなる金属-InGaAs合金膜を形成する。具体的には、図１４で説明した方法と同様の方法で、金属-InGaAs合金（Ni-InGaAs合金）膜が形成される。
[ステップＳ２００７]
トランジスタ形成領域２内に、コンタクトプラグ１０５と、ソース／ドレイン領域２００bとに接続されるコンタクトプラグ２０４を形成する。その後、所定の処理を行うことにより、半導体装置を製造する。
＜第２の実施形態の作用効果＞
上述した第２の実施形態において、半導体基板２００は、第１のトランジスタ形成領域１上に、インジウムガリウム砒素（InGaAs）基板等を貼りつけることによって形成されている。そして、上述した第１の実施形態と同様に、第１のトランジスタ形成領域１のシリサイド膜が劣化しない程度の温度で、第２のトランジスタ形成領域２のソース／ドレイン領域を形成できる。
これにより、第２の実施形態に係る半導体装置は、上述した第１の実施形態に係る半導体装置と同様の効果を得る事ができる。
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態では、半導体基板２００の材料及び、その形成方法の点で第１の実施形態及び第２の実施形態と異なる。尚、第３の実施形態において、上述した第１の実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
＜第３の実施形態に係る半導体装置＞
第３の実施形態に係る半導体装置において、半導体基板２００として、亜鉛酸化物（ZnO）、インジウムガリウム亜鉛酸化物（InGaZnO）の酸化物半導体等が用いられる。
＜第３の実施形態に係る半導体装置の製造方法＞
次に、図２０及び図２１を用いて、第３の半導体装置の基本的な製造方法のフローについて概略的に説明する。図２０は、第３の半導体装置の基本的な製造方法を示したフローチャートである。図２１（a）は、第３の実施形態に係る半導体装置の製造方法の一部を概略的に示す上面図であり、図２１（b）は、図２１（a）のＡ−Ａ線に沿った断面図である。なお、図２１（b）では、構造の理解を容易にするために、半導体基板１００、絶縁膜等を図示していない。
[ステップＳ３００１]
まず、第１のトランジスタ形成領域１を形成する。
[ステップＳ３００２]
続いて、トランジスタ形成領域１内且つトランジスタ形成領域１の半導体基板１００内の第２のソース／ドレイン領域１００b上にコンタクトプラグ１０５を形成する。
[ステップＳ３００３]
第１のトランジスタ形成領域１上に、半導体基板２００となるインジウムガリウム亜鉛酸化物（InGaZnO）を堆積する。
[ステップＳ３００４]
半導体基板２００を、活性領域となる島状構造にエッチングすると同時に、コンタクトプラグ１０５まで貫通する貫通口２０４aを半導体基板２００に形成する。
[ステップＳ３００５]
半導体基板２００上に、トランジスタTr2のゲート構造を形成する。
[ステップＳ３００６]
図２１に示すように、半導体基板２００の該ゲート構造に覆われていない領域、及び貫通口２０４ａ内の酸素（Ｏ）を、脱酸素処理によって、除去する。これにより、半導体基板２００内に、ソース／ドレイン領域２００ａ（酸素欠損インジウムガリウム亜鉛酸化物：InGaZnO）が形成される。
また、貫通口２０４ａ内の酸素が除去されるため、半導体基板２００の貫通口２０４ａ内にもソース／ドレイン領域２００ｂ（酸素欠損インジウムガリウム亜鉛酸化物：InGaZnO）が形成される。
ところで、第１のトランジスタ形成領域１に形成されているシリサイド膜であるソース／ドレイン領域１００bは、５００℃程度の温度でアニールされると、劣化することがある。しかしながら、この脱酸素工程における、アニール時の温度は、５００℃未満である。そのため、第１のトランジスタ形成領域１に形成されているシリサイド膜であるソース／ドレイン領域１００bの品質は劣化しない。
[ステップＳ３００７]
トランジスタ形成領域２内に、コンタクトプラグ１０５と、ソース／ドレイン領域２００bとに接続されるコンタクトプラグ２０４を形成する。その後、所定の処理を行うことにより、半導体装置を製造する。
＜第３の実施形態の作用効果＞
上述した第３の実施形態において、半導体基板２００は、第１のトランジスタ形成領域１上に、インジウムガリウム亜鉛酸化物（InGaZnO）等の酸化物を堆積することによって形成されている。そして、第１のトランジスタ形成領域１のシリサイド膜が劣化しない程度の温度で、脱酸素処理を施すことによって、第２のトランジスタ形成領域２のソース／ドレイン領域を形成できる。
これにより、第３の実施形態に係る半導体装置は、上述した第１の実施形態に係る半導体装置と同様の効果を得る事ができる。
（変形例等）
なお、上述した各実施形態において、第１のトランジスタ形成領域１の構成及び製造方法は、上述した構成及び製造方法に限らず、種々変形可能である。
また、上述した各実施形態では、第１のトランジスタ形成領域及び第２のトランジスタ形成領域において、各トランジスタのゲート電極は、ｙ軸方向に延伸しているが、これに限らず、種々変更可能である。
また、上述した各実施形態においては、第１のトランジスタ形成領域上に第２のトランジスタ形成領域が形成される場合について説明しているが、これに限らない。例えば、図２２に示すように、第５のトランジスタ形成領域５、第６のトランジスタ形成領域６、第７のトランジスタ形成領域７、及び第８のトランジスタ形成領域８が順に積層されるような構成であっても良い。このような場合であっても、最下層の第５のトランジスタ形成領域５より上層のトランジスタ形成領域を、上述した各実施形態と同様の材料や方法で製造することによって、上述した各実施形態と同様の効果を得ることができる。
また、上述した各実施形態では、第１のトランジスタ形成領域１及び第２のトランジスタ形成領域２とは、TV（Through Via）技術を用いたコンタクトプラグ１０５及びコンタクトプラグ２０４によって接続されている。そして、第２のトランジスタ形成領域２には、コンタクトプラグ２０４が形成される開口部内に、ソース／ドレイン領域が形成されている構成を例示したが、これに限らない。例えば、図２３に示すように、第１のトランジスタ形成領域１は、コンタクトプラグ１０７を介して、第９のトランジスタ形成領域９に電気的に接続されても良い。この場合、第９のトランジスタ形成領域９において、ソース／ドレイン領域９００ａ、及び９００ｂは、半導体基板９００の表面から裏面まで達するように、半導体―金属間化合物化されている。そして、コンタクトプラグ１０７が、第１のトランジスタ形成領域１のソース／ドレイン領域１００ｂ上に形成され、ソース／ドレイン領域９００ｂに直接接する。これにより、半導体基板９００にコンタクトホールを形成する事無く、第１のトランジスタ形成領域１と、第９のトランジスタ形成領域とを電気的に接続することが可能である。以上のように、図２３に示す構成によれば、半導体基板９００にコンタクトホールを形成する必要がないので、半導体製造工程を削減することが可能である。この図２３に示す構成は、上述した各実施形態と種々組み合わせる事が可能である。
また、上述した各実施形態において、第１のトランジスタ形成領域のソース／ドレイン領域１００ｂを形成した後、５００℃を超えるようなアニールを行わない限りは、トランジスタＴｒ２、各種配線、絶縁膜等の材料や製造方法は種々変更可能である。
また、上述した第１の実施形態、第２の実施形態等において、シリサイド材として、ニッケルを用いているが、これに限らず、コバルト（Co）等でも良い。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
Ｔｒ１…トランジスタ、 Ｔｒ２…トランジスタ
１…第１のトランジスタ形成領域、 ２…第２のトランジスタ形成領域
３…下層トランジスタ形成領域、 ４…上層トランジスタ形成領域
５…第５のトランジスタ形成領域、 ６…第６のトランジスタ形成領域
７…第７のトランジスタ形成領域、 ８…第８のトランジスタ形成領域
１００…半導体基板、 １００ａ…ドレイン領域、 １００ｂ…ドレイン領域
１０１…ゲート絶縁膜、 １０１ａ…酸化膜、 １０２…ゲート電極
１０２ａ…ポリシリコン膜、 １０３…側壁絶縁膜、 １０３ａ…シリコン窒化膜
１０４…層間絶縁膜、 １０５…コンタクトプラグ、 １０５ａ…貫通口
１０５ｂ…導電層、 １０６…シリサイド材料金属膜、 ２００…基板
２００ａ…ドレイン領域、 ２００ｂ…ドレイン領域、 ２０１…ゲート絶縁膜
２０１ａ…絶縁膜、 ２０２…ゲート電極、 ２０２ａ…タンタル窒化膜
２０３…層間絶縁膜、 ２０４…コンタクトプラグ、 ２０４ａ…貫通口
２０４ｂ…貫通口、 ３００…半導体基板、 ３０６…配線層
４０５…コンタクトプラグ、 ４０６…配線層、 ４０７…コンタクトプラグ。

Claims (7)

  1. 第１の半導体基板上に、複数の第１のトランジスタのゲート構造を形成する工程と、
    前記第１のトランジスタのゲート構造が形成されていない前記第１の半導体基板内に複数の第１の拡散領域を形成する工程と、
    前記第１の半導体基板及び前記複数の第１のトランジスタを覆う層間絶縁膜を形成する工程と、
    前記層間絶縁膜内、且つ前記第１の拡散領域に接触する第１の導電部を形成する工程と、
    前記層間絶縁膜上及び前記第１の導電部上に、第２の半導体基板を形成する工程と、
    前記第２の半導体基板に、活性領域となる領域と、前記第１の導電部上に前記第２の半導体基板を貫通する貫通口とを形成する工程と、
    前記第２の半導体基板上、複数の第２のトランジスタを形成する工程と、
    前記第２のトランジスタの形成されていない前記第２の半導体基板内に複数の第２の拡散領域を形成し、前記第２の半導体基板を貫通する貫通口の内壁に第３の拡散領域を形成する工程と、
    前記貫通口内に形成され、前記第１の導電部及び前記第３の拡散領域に接する第２の導電部を形成する工程と、
    を具備する半導体装置の製造方法。
  2. 前記第２の拡散領域及び第３の拡散領域を形成する工程は、
    前記第２のトランジスタが形成されていない前記第２の半導体基板上、且つ前記貫通口内に、金属半導体化合物を堆積する工程と、
    前記金属半導体化合物、及び前記第２の半導体基板を反応させて、シリサイド膜を形成する工程と、を含む請求項１に記載の半導体装置の製造方法。
  3. 前記シリサイド膜を形成する工程は、５００℃未満の温度のアニールによって実行される請求項２に記載の半導体装置の製造方法。
  4. 前記第２の半導体基板は、シリコン（Si）、ポリシリコン（poly-Si）、アモルファスシリコン（a-Si）、ゲルマニウム（Ge）、ポリゲルマニウム（poly-Ge）、アモルファスゲルマニウム（a-Ge）、ゲルマニウムスズ（GeSn) 、ポリゲルマニウムスズ（poly-GeSn)、アモルファスゲルマニウムスズ（a-GeSn)もしくはこれらの化合物である請求項１乃至３の何れか一項に記載の半導体装置の製造方法。
  5. 前記第２の半導体基板は、ガリウム砒素（GaAs）、インジウムガリウム砒素（InGaAs）、インジウム砒素（InAs）、インジウムリン（InP）、インジウムアンチモン（InSb）、インジウムガリウムリン（InGaP）、ガリウムアンチモン（GaSb）、ガリウムリン（GaP）もしくはこれらの化合物である請求項１乃至３の何れか一項に記載の半導体装置の製造方法。
  6. 前記第２の拡散領域及び第３の拡散領域を形成する工程は、
    前記第２のトランジスタが形成されていない前記第２の半導体基板内、且つ前記貫通口内の酸素を除去する工程を含む請求項１に記載の半導体装置の製造方法。
  7. 前記第２の半導体基板は、亜鉛酸化物（ZnO）、インジウムガリウム亜鉛酸化物（InGaZnO）の酸化物半導体である請求項１または６に記載の半導体装置の製造方法。
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