CN108231562B - 逻辑单元结构和方法 - Google Patents

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Abstract

半导体结构包括半导体衬底；设置在半导体衬底上的场效应器件，其中场效应器件包括具有在第一方向上定向的细长形状的栅极；设置在栅极上方的第一金属层；设置在第一金属层上方的第二金属层；以及设置在第二金属层上方的第三金属层。第一金属层包括在垂直于第一方向的第二方向上定向的多条第一金属线。第二金属层包括在第一方向上定向的多条第二金属线。第三金属层包括在第二方向上定向的多条第三金属线。第一金属线具有第一厚度，第二金属线具有第二厚度，第三金属线具有第三厚度，并且第二厚度小于第一厚度和第三厚度。本发明实施例涉及一种逻辑单元结构和方法。

Description

逻辑单元结构和方法
技术领域
本发明实施例涉及一种半导体结构和方法，更具体地，涉及逻辑单元结构和方法。
背景技术
逻辑电路包括诸如反相器、NAND栅极和NOR栅极的各种逻辑栅极。逻辑电路在包括数据处理、逻辑运算、高速通信和中央处理单元等各个应用中起着重要的作用。在深亚微米集成电路技术中，逻辑电路发展至较小的部件尺寸，以实现较高的封装密度。然而，逻辑电路的现有结构仍然具有要改进的性能和进一步增强的封装密度的各个方面。因此，期望具有新的结构和逻辑电路的设计，以解决上面关注的增加的封装密度。
发明内容
根据本发明的一些实施例，提供了一种半导体结构，包括：半导体衬底；多个场效应器件，设置在所述半导体衬底上，其中，所述场效应器件包括具有在第一方向上定向的细长形状的栅极；第一金属层，设置在所述栅极上方，其中，所述第一金属层包括在垂直于所述第一方向的第二方向上定向的多条第一金属线；第二金属层，设置在所述第一金属层上方，其中，所述第二金属层包括在所述第一方向上定向的多条第二金属线；以及第三金属层，设置在所述第二金属层上方，其中，所述第三金属层包括在所述第二方向上定向的多条第三金属线；其中，所述第一金属线具有第一厚度，所述第二金属线具有第二厚度，所述第三金属线具有第三厚度，并且其中，所述第二厚度小于所述第一厚度和所述第三厚度。
根据本发明的另一些实施例，还提供了一种半导体结构，包括：半导体衬底；多个栅极，设置在所述半导体衬底上并且在第一方向上定向；第一金属层，设置在所述栅极上方，其中，所述第一金属层包括在垂直于所述第一方向的第二方向上定向的多条第一金属线；第二金属层，设置在所述第一金属层上方，其中，所述第二金属层包括在所述第一方向上定向的多条第二金属线；以及第三金属层，设置在所述第二金属层上方，其中，所述第三金属层包括在所述第二方向上定向的多条第三金属线；其中，所述第一金属线具有第一间距P1、第一宽度和第一厚度；所述第二金属线具有第二间距P2、第二宽度和第二厚度，所述第三金属线具有第三间距P3、第三宽度和第三厚度，其中，所述第二间距、所述第二宽度和所述第二厚度中的至少一个参数小于所述第一金属线和所述第三金属线的对应参数。
根据本发明的又一些实施例，还提供了一种半导体结构，包括：多个场效应晶体管(FET)，设置在半导体衬底上，其中，所述场效应晶体管包括具有细长形状并且在第一方向上定向的栅极，其中，配置和连接所述场效应晶体管以形成逻辑栅极单元；第一金属层，设置在所述栅极上方，其中，所述第一金属层包括在不同于所述第一方向的第二方向上定向的多条第一金属线；第二金属层，设置在所述第一金属层上方，其中，所述第二金属层包括在所述第一方向上定向的多条第二金属线；以及第三金属层，设置在所述第二金属层上方，其中，所述第三金属层包括在所述第二方向上定向的多条第三金属线；其中，所述第一金属线具有第一间距P1，所述第二金属线具有第二间距P2，所述第三金属线具有第三间距P3，并且所述第二间距小于所述第一间距和所述第三间距。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是在一个实施例中根据本发明的各个方面构造的半导体结构的截面图。
图2是根据一些实施例的图1的半导体结构中的晶体管栅极的截面图。
图3是根据一些实施例的图1的半导体结构中的晶体管栅极的截面图。
图4是根据一些实施例的半导体结构的顶视图。
图5是根据一些实施例的具有反相器的半导体结构的顶视图。
图6是根据一些实施例的具有逻辑NAND栅极单元的半导体结构的顶视图。
图7是根据一些实施例的具有逻辑NOR栅极单元的半导体结构的顶视图。
图8是根据一些实施例的具有反相器的半导体结构的顶视图。
图9是根据一些实施例的具有共享连续有源区的两个反相器的半导体结构的顶视图。
图10是根据一些实施例的具有分离有源区的两个反相器的半导体结构的顶视图。
图11是根据一些实施例构造的图1的半导体结构的部分的截面图。
具体实施方式
应当理解，以下公开内容提供了许多用于实现各个实施例的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
图1是在一个实施例中根据本发明的各个方面构造的半导体结构100的截面图。在一些实施例中，半导体结构100形成在鳍有源区上并且包括鳍式场效应晶体管(FinFET)。在一些实施例中，半导体结构100形成在平坦的鳍有源区上并且包括效应晶体管(FET)。半导体结构100包括半导体衬底102。半导体衬底102包括硅。可选地，衬底包括锗、硅锗或其他适当的半导体材料。半导体衬底102可以包括诸如隔离部件104的其他适当的部件和结构。
隔离部件104利用诸如硅的局部氧化(LOCOS)和/或浅沟槽隔离(STI)的隔离技术来限定并且电隔离各个区域。隔离部件104包括氧化硅、氮化硅、氮氧化硅、其他合适的介电材料或它们的组合。通过任何合适的工艺来形成隔离部件104。作为一个实例，形成STI部件包括：使用光刻工艺以暴露部分衬底，在衬底的暴露部分中蚀刻沟槽(例如，通过使用干蚀刻和/或湿蚀刻)，用一种或多种介电材料填充沟槽(例如，通过使用化学汽相沉积工艺)，并且通过诸如CMP的抛光工艺平坦化衬底并去除介电材料的多余部分。在一些实例中，填充的沟槽可以具有多层结构，诸如填充有氮化硅或氧化硅的热氧化物衬垫层。
半导体衬底102还包括诸如n型掺杂阱、p型掺杂阱、源极和漏极部件、其他掺杂部件或它们的组合的各种掺杂部件，这些掺杂部件配置为形成各种器件或器件的组件，诸如场效应晶体管的源极和漏极部件。在一个实施例中，半导体衬底102采用形成在位于支撑体晶圆上的绝缘层上方的半导体材料层以用于隔离。该技术和结构称为绝缘体上半导体(SOI)。可以通过包括注氧(SIMOX)分离、接合和回蚀(BESOI)以及区域熔融和重结晶(ZMR)的不同的技术形成SOI结构。
半导体结构100还包括具有在X方向上定向的细长形状的各个栅极106。在本实施例中，X和Y方向是正交的并且限定半导体衬底102的顶面108。如图2的截面图所示，栅极106包括栅极介电层110(诸如氧化硅)和设置在栅极介电层上的栅电极112(诸如掺杂的多晶硅)。在另一实施例中，栅极106可选地或额外地包括用于电路性能和制造集成的其他适当的材料。例如，栅极介电层110包括诸如金属氧化物、金属氮化物或金属氮氧化物的高k介电材料层。在各个实例中，高k介电材料层包括通过诸如金属有机化学汽相沉积(MOCVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或分子束外延(MBE)的合适的方法形成的金属氧化物：ZrO2、Al2O3和HfO2。如图3所示，栅极介电层还可以包括插接在半导体衬底102和高k介电材料层110B之间的界面层110A。在一些实施例中，界面层包括通过ALD、热氧化或紫外-臭氧氧化形成的氧化硅。
栅电极112包括诸如铝、铜、钨、金属硅化物、掺杂的多晶硅、其他适当的导电材料或它们的组合的金属。栅电极可以包括诸如覆盖层、功函金属层、阻挡层和填充金属层(诸如铝或钨)的设计的多个导电膜。该多个导电膜分别设计为用于匹配n型FET(nFET)和p型FET(pFET)的功函数。在一些实施例中，用于nFET的栅电极包括设计为具有等于4.2eV或更小的功函数的组成的功函金属，以及用于pFET的栅电极包括具有等于5.2eV或更大的功函数设计的组成的功函金属。例如，用于nFET的功函金属层包括钽、钛铝、氮化钛铝或它们的组合。在其他实例中，用于pFET的功函金属层包括氮化钛、氮化钽或它们的组合。
在一些实施例中，配置和连接场效应晶体管以形成诸如反相器、NAND栅极和NOR栅极的各种逻辑栅极。进一步连接这些逻辑栅极以形成逻辑电路。应当注意，各个逻辑栅极均可以包括多个场效应晶体管，并且每个FET包括源极、漏极和栅极106。栅极106不应与逻辑栅极混淆。为了说明，有时，栅极106还称为晶体管栅极。
通过诸如后栅工艺的各种沉积技术和适当的工序形成栅极，其中首先形成伪栅极，并且然后在形成源极和漏极部件之后由金属栅极替换伪栅极。可选地，通过后高k工艺形成栅极，其中在形成源极和漏极部件之后，分别通过高k介电材料和金属替换栅极介电材料层和栅电极两者。稍后根据一些实施例进一步描述一个示例性栅极结构106及其制造方法。
再次参考图1，半导体结构100还包括多层互连(MLI)结构118，多层互连(MLI)结构118设计和配置为连接各个场效应晶体管和其他器件以形成具有诸如反相器、NAND栅极、NOR栅极、其他逻辑栅极(诸如AND栅极和OR栅极)或它们的组合的各种逻辑栅极的逻辑电路。
MLI结构118包括第一金属层120，位于第一金属层120上方的第二金属层122和位于第二金属层122上方的第三金属层124。每个金属层包括多条金属线，诸如位于第一金属层120中的第一金属线(“M1”)、位于第二金属层122中的第二金属线(“M2”)和位于第三金属层124中第三金属线(“M3”)。MLI结构118可以包括更多的金属层，诸如第四金属层、第五金属层等。在本实施例中，每层中的金属线在相同的方向上定向。具体地，第一金属线在Y方向上定向，第二金属线在X方向上定向，并且第三金属线在Y方向上定向。通过诸如“通孔1”、“通孔2”和“通孔3”的垂直导电部件(还称为通孔部件)连接不同金属层中的金属线。金属线还通过垂直导电部件(还称为“接触件”)连接至半导体衬底102(诸如源极和漏极部件)。
不同层中的金属线具有不同的尺寸参数。特别地，第一金属线具有第一厚度T1，第二金属线具有第二厚度T2，第三金属线具有第三厚度T3。第二厚度T2小于第一厚度T1和第三厚度T3。在一些实例中，第一厚度T1和第三厚度T3彼此大致相等，诸如差异(T1-T3)小于T1或T3的15％。
在一些实施例中，不同层中的金属线具有不同的间距，诸如作为根据一些实施例构造的半导体结构100的部分的顶视图的图4所示。还应注意，图4中的半导体结构仅用于说明。图4中的半导体结构100可以是逻辑栅极或逻辑栅极的部分。如图4所示图标(legends)还应用于图5至图10。半导体结构100包括n型掺杂阱(N阱)132和p型掺杂阱(P阱)134。由隔离部件(诸如STI部件)限定和围绕有源区136和138。分别在N阱132和P阱134内形成包括pFET和nFET的各个器件。特别地，栅极、第一金属线、第二金属线、第三金属线和各个通孔部件和接触件形成在其上，并且配置为形成功能电路。将金属线的间距定义为在同一金属层中从一条金属线的边缘至相邻金属线的对应边缘的距离。当金属线的间距减小时，对应的金属线的图案密度增加。在本实施例中，第一金属线具有第一间距P1，第二金属线具有第二间距P2，第三金属线具有第三间距P3。第二间距P2小于第一间距P1和第三间距P3。在一些实例中，第一间距P1和第三间距P3彼此大致相等，诸如差异(P1-P3)小于P1或P3的15％。
在一些实施例中，位于不同层中的金属线具有不同的宽度。将金属线的宽度定义为沿着垂直于对应金属线的定向的方向测量的金属线的尺寸。如图4所示，第一金属线具有第一宽度W1，第二金属线具有第二宽度W2，第三金属线具有第三宽度W3。第二宽度W2小于第一宽度W1和第三宽度W3。在一些实例中，第一宽度W1和第三宽度W3彼此大致相等，例如差异(W1-W3)小于W1或W3的15％。
在一些实施例中，根据上述规则，三个金属层中的上述尺寸参数(厚度、间距和宽度)中的一个、两个或全部三个不同。例如，当全部三个参数不同时，第二厚度T2小于第一厚度T1和第三厚度T3；第二间距P2小于第一间距P1和第三间距P3；并且第二宽度W2小于第一宽度W1和第三宽度W3。
通过减小第二金属线的尺寸(T2和W2)，减小第二间距P2。因此，由此设计和形成的逻辑电路具有增加的封装密度和减小的逻辑栅极尺寸。将根据下面的各个实例进一步描述该结构和设计方法。
图5是根据一些实施例构造的半导体结构150的顶视图。半导体结构150包括反相器，并且是半导体结构100的一个实例，其中第二金属线M2具有小于第一金属线和第三金属线的对应尺寸参数的一个或多个尺寸参数(诸如厚度、间距和宽度)，如上所述。
半导体结构150包括n型掺杂阱(N阱)132和p型掺杂阱(P阱)134。分别在N阱132和P阱134内形成pFET和nFET。由隔离部件(诸如STI部件)限定和围绕有源区136和138。在半导体结构150中，pFET和nFET连接在一起以形成功能反相器。在本实例中，nFET和pFET配置为具有连接在一起的对应的漏极(称为共同漏极)和连接在一起的对应的栅极(称为共同栅极)。此外，pFET的源极连接至电源线(“Vdd”)，并且nFET的源极连接至地线(“Vss”)。反相器的共同栅极和共同漏极分别用作输入和输出。
栅极具有类似于与金属线相关联的那些限定的栅极间距P4。在本实施例中，第二金属线的间距P2和栅极间距P4的比率P2:P4配置为约3:2，具有小于20％的变化。换言之，比率P2/P4＝3/2(1±20％)。在该设计中，良好地封装半导体结构150中的反相器，从而使得反相器沿着Y方向跨越约2个栅极间距(2*P4)的尺寸Ly。
图6是根据一些实施例构造的半导体结构160的顶视图。半导体结构160包括逻辑NAND栅极，作为半导体结构100的一个实例，其中第二金属线M2具有小于第一金属线和第三金属线的对应尺寸参数的一个或多个尺寸参数(厚度、间距和宽度)，如上所述。
半导体结构160包括n型掺杂阱(N阱)132和p型掺杂阱(P阱)134。由隔离部件(诸如STI部件)限定和围绕有源区136和138。在N阱132和P阱134内分别形成诸如pFET和nFET的各种晶体管。在半导体结构160中，配置和连接pFET和nFET以形成逻辑NAND栅极。此外，pFET的源极连接至电源线(“Vdd”)，并且nFET的源极连接至地线(“Vss”)。
该栅极具有如上所述的栅极间距P4。在本实施例中，第二金属线的间距P2和栅极间距P4配置为具有约为3:2的比率P2:P4，具有小于20％的变化。换言之，比率P2/P4＝3/2(1±20％)。在该设计中，半导体结构160中的NAND逻辑栅极沿着Y方向跨越约3个栅极间距(3*P4)的尺寸Ly。
图7是根据一些实施例构造的半导体结构170的顶视图。半导体结构170包括逻辑NOR栅极，作为半导体结构100的一个实例，其中第二金属线M2具有小于第一金属线和第三金属线的对应尺寸参数的一个或多个尺寸参数(厚度、间距和宽度)，如上所述。
半导体结构170包括n型掺杂阱(N阱)132和p型掺杂阱(P阱)134。由隔离部件(诸如STI部件)限定和围绕有源区136和138。在N阱132和P阱134内分别形成诸如pFET和nFET的各种晶体管。在半导体结构170中，配置和连接pFET和nFET以形成逻辑NOR栅极。此外，pFET的源极连接至电源线(“Vdd”)，并且nFET的源极连接至地线(“Vss”)。
栅极具有如上所述的栅极间距P4。在本实施例中，第二金属线的间距P2和栅极间距P4配置为具有约为3:2的比率P2:P4，具有小于20％的变化。换言之，比率P2/P4＝3/2(1±20％)。在该设计中，半导体结构160中的NOR逻辑栅极沿着Y方向跨越约3个栅极间距(3*P4)的尺寸Ly。
图8是根据一些实施例构造的半导体结构180的顶视图。半导体结构180包括反相器，作为半导体结构100的一个实例，其中第二金属线M2具有小于第一金属线和第三金属线的对应尺寸参数的一个或多个尺寸参数(厚度、间距和宽度)，如上所述。
半导体结构180包括n型掺杂阱(N阱)132和p型掺杂阱(P阱)134。分别在N阱132和P阱134内形成pFET和nFET。由隔离部件(诸如STI部件)限定和围绕有源区136和138。在半导体结构180中，pFET和nFET连接在一起以形成功能反相器。在本实例中，nFET和pFET配置为具有连接在一起的对应的漏极(称为共同漏极)和连接在一起的对应的栅极(称为共同栅极)。此外，pFET的源极连接至电源线(“Vdd”)，并且nFET的源极连接至地线(“Vss”)。反相器的共同栅极和共同漏极分别用作输入和输出。
第二金属线具有小于第一金属线和第三金属线的对应间距(P1和P3)的间距P2。在本实施例中，半导体结构180中的反相器沿着Y方向跨越约3倍P2(3*P2)的尺寸Ly。在本实施例中，第二金属线的间距P2小于栅极106的间距P4。
图9是根据一些实施例构造的半导体结构190的顶视图。半导体结构190包括相邻配置(水平邻接)，并形成在连续延伸穿过反相器单元的有源区中的两个反相器。第二金属线M2具有小于第一金属线和第三金属线的对应尺寸参数的一个或多个尺寸参数(厚度、间距和宽度)，如上所述。
半导体结构190包括n型掺杂阱(N阱)132和p型掺杂阱(P阱)134。分别在N阱132和P阱134内形成pFET和nFET。由隔离部件(诸如STI部件)限定和围绕有源区136和138。特别地，有源区(136和138)沿着Y方向连续延伸，从而使得两个反相器共享那些连续的有源区。在半导体结构190中，pFET和nFET连接在一起以形成功能反相器。在本实例中，nFET和pFET配置为具有连接在一起的对应的漏极(称为共同漏极)和连接在一起的对应的栅极(称为共同栅极)。此外，pFET的源极连接至电源线(“Vdd”)，并且nFET的源极连接至地线(“Vss”)。反相器的共同栅极和共同漏极分别用作输入和输出。
第二金属线具有小于第一金属线和第三金属线的对应间距(P1和P3)的间距P2。在本实施例中，半导体结构190中的反相器沿着Y方向跨越约3倍P2(3*P2)的尺寸Ly。
图10是根据一些实施例构造的半导体结构200的顶视图。半导体结构200包括相邻配置(水平邻接)并形成在相应有源区中的两个反相器。第二金属线M2具有小于第一金属线和第三金属线的对应尺寸参数的一个或多个尺寸参数(厚度、间距和宽度)，如上所述。
半导体结构200包括n型掺杂阱(N阱)132和p型掺杂阱(P阱)134。分别在N阱132和P阱134内形成pFET和nFET。由隔离部件(诸如STI部件)限定和围绕有源区136和138。特别地，有源区(136和138)是不连续的，并且每个反相器具有专用有源区，该专用有源区与和第二反相器相关联的有源区分离。在半导体结构200中，pFET和nFET连接在一起以形成功能反相器。在本实例中，nFET和pFET配置为具有连接在一起的对应的漏极(称为共同漏极)和连接在一起的对应的栅极(称为共同栅极)。此外，pFET的源极连接至电源线(“Vdd”)，并且nFET的源极连接至地线(“Vss”)。反相器的共同栅极和共同漏极分别用作输入和输出。
第二金属线具有小于第一金属线和第三金属线的对应间距(P1和P3)的间距P2。在本实施例中，半导体结构200中的反相器沿着Y方向跨越约3倍P2的尺寸Ly(3*P2)。
如前所述，可以通过栅极替换工序在半导体结构100中形成栅极结构106。下面参考图11进一步描述栅极结构106和栅极替换工序。图11是根据一些实施例构造的半导体结构100的部分的截面图。
首先，在半导体衬底102上形成一个或多个伪栅极堆叠件。伪栅极堆叠件包括栅极介电层和位于栅极介电层上的栅极导电层。形成伪栅极堆叠件包括沉积和图案化。图案化进一步包括光刻工艺和蚀刻。硬掩模层可以进一步用于图案化伪栅极堆叠件。在一些实例中，伪栅极堆叠件的栅极介电层包括形成在半导体衬底102上的高k介电材料层。可以在栅极介电层上形成覆盖层。在覆盖层上形成作为栅极导电层的多晶硅层。栅极介电层可以进一步包括插接在半导体衬底102和高k介电材料层之间的界面层(IL)。在各个实例中，界面层可包括氧化硅，氧化硅通过诸如原子层沉积(ALD)、热氧化或紫外线-臭氧氧化的适当的技术形成。界面层可以具有小于10埃的厚度。高k介电层可以包括金属氮化物或其他金属氧化物(诸如HfO2)，并且可以通过诸如ALD的合适的工艺形成。
通过光刻图案化工艺和蚀刻进一步图案化伪栅极材料层以形成伪栅极堆叠件。可以进一步实施硬掩模来图案化伪栅极材料层。在这种情况下，通过沉积和图案化在伪栅极材料层上形成硬掩模；并且通过硬掩模的开口将一个或多个蚀刻工艺施加到栅极材料层。蚀刻工艺可包括干蚀刻、湿蚀刻、或它们的组合。
源极和漏极位于衬底102中。在一些实施例中，源极和漏极可以进一步包括形成在衬底102上的轻掺杂的漏极(LDD)部件410和重掺杂的源极和漏极(S/D)部件412(具有相同类型的导电性并且掺杂浓度大于LDD部件的掺杂浓度)，统称为源极和漏极。分别通过离子注入形成LDD部件410和S/D 412。接着实施一个或多个热退火工艺以激活掺杂的物质。在一些实例中，在掺杂阱414中(诸如，用于PMOS的n型掺杂阱或用于NMOS的p型掺杂阱)形成源极和漏极。在一个实例中，可以在伪栅极堆叠件的侧壁上形成栅极间隔件418。S/D部件412之后形成在衬底102上，并且通过栅极间隔件418与LDD 410偏移。
栅极间隔件418包括诸如氧化硅、氮化硅、氮氧化硅或它们的组合的一种或多种介电材料。在一个实施例中，栅极间隔件418包括设置在栅极堆叠件的侧壁上的密封间隔件以及设置在密封间隔件上的主间隔件，分别通过包括沉积和蚀刻的工序来形成密封间隔件和主间隔件。
在一些实例中，源极和漏极包括通过适当的技术(诸如离子注入)引入至半导体衬底102的掺杂物质。在一些实例中，通过外延生长来形成源极和漏极以增强器件性能，诸如用于应变效应以增强迁移率。在进一步的实施例中，形成源极和漏极包括：选择性地蚀刻衬底102以形成凹槽；以及在凹槽中外延生长半导体材料以形成S/D部件412。可以使用湿蚀刻和/或干蚀刻工艺选择性地蚀刻衬底102的材料来形成凹槽，该蚀刻工艺利用诸如四氟化碳(CF4)、四甲基氢氧化铵(THMA)、其他合适的蚀刻剂或它们的组合的适当的蚀刻剂。此后，通过在晶体结构中外延生长S/D部件412来利用半导体材料填充凹槽。外延生长可以包括原位掺杂以形成具有适当的掺杂剂的S/D。在又另一实施例中，可以在源极和漏极区上进一步形成硅化物部件以降低接触电阻。可以通过称为自对准硅化(硅化)的技术来形成硅化物部件，自对准硅化包括在硅衬底上的金属沉积(诸如镍沉积)、使金属与硅反应以形成硅化物的热退火，以及去除未反应的金属的蚀刻。
在衬底和伪栅极堆叠件上形成层间电介质(ILD)420。通过诸如CVD的适当的技术沉积ILD 420。ILD 420包括诸如氧化硅、低k介电材料或它们组合的介电材料。然后，此后可以应用化学机械抛光(CMP)工艺以平坦化ILD 420的顶面。在一个实例中，通过CMP工艺暴露伪栅极堆叠件以用于后续的工艺步骤。
完全或部分地去除伪栅极堆叠件，在ILD 420中产生栅极沟槽。去除伪栅极堆叠件包括一个或多个蚀刻步骤，以使用合适的蚀刻工艺(诸如一个或多个湿蚀刻、干蚀刻或它们的组合)选择性地去除伪栅极堆叠件的各个栅极材料层。
此后，在栅极沟槽中填充各个栅极材料层，从而在栅极沟槽中形成金属栅极106。在诸如后高k工艺中的一些实施例中，栅极材料层包括栅极介电层430和栅极导电层(或栅电极)432。栅极介电层430包括高k介电材料。栅极导电层432包括金属。在一些实施例中，栅极导电层432包括诸如覆盖层、功函金属层、阻挡层和填充金属层(诸如铝或钨)的多层。栅极材料层可以进一步包括插接在衬底102和高k介电材料之间的诸如氧化硅的界面层434。界面层434是栅极介电层的部分。通过诸如CVD、PVD、镀、ALD或其他合适的技术的沉积在栅极沟槽中填充各个栅极材料层。高k介电层430包括介电常数高于热氧化硅的介电常数(约3.9)的介电材料。通过诸如ALD的合适的工艺来形成高k介电层430。形成高k介电材料层的其他方法包括MOCVD、PVD、UV-臭氧氧化或MBE。在一个实施例中，高k介电材料包括HfO2。可选地，高k介电材料层430包括金属氮化物、金属硅化物或其他金属氧化物。
可以应用操作来去除多余的栅极材料并且平坦化顶面。例如，可以应用CMP工艺来去除多余的栅极材料。在CMP工艺之后，平坦化半导体结构100的顶面。在本实例中，将包括栅极106、源极和漏极(410和412)的各种部件形成并配置为场效应晶体管436。
如上所述，栅极106可以包括额外的材料层。例如，栅电极432包括覆盖层、阻挡层、功函金属层和填充金属层。在进一步的实施例中，覆盖层包括通过诸如ALD的适当的沉积技术形成的氮化钛、氮化钽或其他合适的材料。阻挡层包括通过诸如ALD的适当的沉积技术形成的氮化钛、氮化钽或其他合适的材料。在各个实施例中，填充金属层包括铝、钨或其他合适的金属。通过诸如PVD或镀的合适的技术来沉积填充金属层。功函金属层包括具有适当的功函数的金属或金属合金的导电层，从而增强对应的FET的器件性能。对于pFET和nFET而言，功函(WF)金属层是不同的，分别称为n型WF金属和p型WF金属。WF金属的选择取决于将要在有源区上形成的FET。在一些实施例，n型WF金属包括钽(Ta)。在其他实施例中，n型WF金属包括钛铝(TiAl)、氮化钛铝(TiAlN)或它们的组合。在其他实施例中，n金属包括Ta、TiAl、TiAlN、氮化钨(WN)或它们的组合。n型WF金属可以包括作为堆叠件的各个金属基膜以用于最优化的器件性能和工艺兼容性。在一些实施例中，p型WF金属包括氮化钛(TiN)或氮化钽(TaN)。在其他实施例中，p金属包括TiN、TaN、氮化钨(WN)、钛铝(TiAl)，或它们的组合。p型WF金属可以包括作为堆叠件的各个金属基薄膜以用于最优化的器件性能和工艺兼容性。通过诸如PVD的合适的技术沉积功函金属。
尽管在图中仅示出了一个栅极堆叠件106，然而，可以在衬底102上形成多个栅极堆叠件，从而用于各种对应的nFET、pFET和其他电路器件。在一些实施例中，栅极堆叠件106形成在3D鳍有源区上并且是FinFET的部分。
本发明提供了具有多个金属层的逻辑电路和布局的各个实施例，其中第二金属线的尺寸参数(厚度、间距和宽度)中的一个或多个小于第一金属层和第三金属层的对应的尺寸参数。在各个实施例中可能存在各种优势。通过利用所公开的金属配置布局，逻辑电路具有高的封装密度。在一个实例中，反相器沿着与第一金属线平行的方向具有2*P4的尺寸。在另一实例中，逻辑NAND栅极沿着与第一金属线平行的方向跨越3*P4的尺寸。在又一实例中，逻辑NOR栅极沿着与第一金属线平行的方向跨越3*P4的尺寸。
因此，根据一些实施例，本发明提供了一种半导体结构。半导体结构包括半导体衬底；设置在半导体衬底上的多个场效应器件，其中该场效应器件包括具有在第一方向上定向的细长形状的栅极；设置在栅极上方的第一金属层，其中第一金属层包括在垂直于第一方向的第二方向上定向的多条第一金属线；设置在第一金属层上方的第二金属层，其中第二金属层包括在第一方向上定向的多条第二金属线；以及设置在第二金属层上方的第三金属层，其中第三金属层包括在第二方向上定向的多条第三金属线。第一金属线具有第一厚度，第二金属线具有第二厚度，第三金属线具有第三厚度，并且其中第二厚度小于第一厚度和第三厚度。
根据一些实施例，本发明还提供了一种半导体结构。该半导体结构包括半导体衬底；设置在半导体衬底上并且在第一方向上定向的多个栅极；设置在栅极上方的第一金属层，其中第一金属层包括在垂直于第一方向的第二方向上定向的多条第一金属线；设置在第一金属层上方的第二金属层，其中第二金属层包括在第一方向上定向的多条第二金属线；以及设置在第二金属层上的第三金属层，其中第三金属层包括在第二方向上定向的多条第三金属线。第一金属线具有第一间距、第一宽度和第一厚度；第二金属线具有第二间距、第二宽度和第二厚度，第三金属线具有第三间距、第三宽度和第三厚度，其中第二间距、第二宽度和第二厚度中的至少一个参数小于第一金属线和第三金属线的对应参数。
根据一些实施例，本发明提供了一种半导体结构。该半导体结构包括设置在半导体衬底上的多个场效应晶体管(FET)，其中FET包括具有细长形状并且在第一方向上定向的栅极，其中配置和连接FET以形成逻辑栅极单元；设置在栅极上方的第一金属层，其中第一金属层包括在不同于第一方向的第二方向上定向的多条第一金属线；设置在第一金属层上方的第二金属层，其中第二金属层包括在第一方向上定向的多条第二金属线；以及设置在第二金属层上方的第三金属层，其中第三金属层包括在第二方向上定向的多条第三金属线。第一金属线具有第一间距P1，第二金属线具有第二间距P2，第三金属线具有第三间距P3，并且第二间距小于第一间距和第三间距。
根据本发明的一些实施例，提供了一种半导体结构，包括：半导体衬底；多个场效应器件，设置在所述半导体衬底上，其中，所述场效应器件包括具有在第一方向上定向的细长形状的栅极；第一金属层，设置在所述栅极上方，其中，所述第一金属层包括在垂直于所述第一方向的第二方向上定向的多条第一金属线；第二金属层，设置在所述第一金属层上方，其中，所述第二金属层包括在所述第一方向上定向的多条第二金属线；以及第三金属层，设置在所述第二金属层上方，其中，所述第三金属层包括在所述第二方向上定向的多条第三金属线；其中，所述第一金属线具有第一厚度，所述第二金属线具有第二厚度，所述第三金属线具有第三厚度，并且其中，所述第二厚度小于所述第一厚度和所述第三厚度。
在上述半导体结构中，所述第一金属线具有第一宽度；所述第二金属线具有第二宽度；所述第三金属线具有第三宽度；以及所述第二宽度小于所述第一宽度和所述第三宽度。
在上述半导体结构中，所述第一厚度和所述第三厚度彼此相等。
在上述半导体结构中，所述第一金属线具有第一间距P1；所述第二金属线具有第二间距P2；所述第三金属线具有第三间距P3；以及所述第二间距小于所述第一间距和所述第三间距。
在上述半导体结构中，所述栅极具有第四间距P4，其中，所述第二间距与所述第四间距的比率P2：P4为3：2。
在上述半导体结构中，所述多个场效应器件包括连接在一起以形成反相器的n型导电场效应晶体管(nFET)和p型导电场效应晶体管(pFET)，其中，所述反相器沿着所述第二方向跨越2*P4的尺寸。
在上述半导体结构中，还包括沿着所述第二方向跨越3*P4的尺寸的NAND栅极，其中，所述NAND栅极包括场效应晶体管(FET)。
在上述半导体结构中，还包括沿着所述第二方向跨越3*P4的尺寸的NOR栅极。
根据本发明的另一些实施例，还提供了一种半导体结构，包括：半导体衬底；多个栅极，设置在所述半导体衬底上并且在第一方向上定向；第一金属层，设置在所述栅极上方，其中，所述第一金属层包括在垂直于所述第一方向的第二方向上定向的多条第一金属线；第二金属层，设置在所述第一金属层上方，其中，所述第二金属层包括在所述第一方向上定向的多条第二金属线；以及第三金属层，设置在所述第二金属层上方，其中，所述第三金属层包括在所述第二方向上定向的多条第三金属线；其中，所述第一金属线具有第一间距P1、第一宽度和第一厚度；所述第二金属线具有第二间距P2、第二宽度和第二厚度，所述第三金属线具有第三间距P3、第三宽度和第三厚度，其中，所述第二间距、所述第二宽度和所述第二厚度中的至少一个参数小于所述第一金属线和所述第三金属线的对应参数。
在上述半导体结构中，所述第二宽度小于所述第一宽度和所述第三宽度；以及所述第一宽度和所述第三宽度彼此相等。
在上述半导体结构中，所述第二厚度小于所述第一厚度和所述第三厚度。
在上述半导体结构中，所述第二间距小于所述第一间距和所述第三间距。
在上述半导体结构中，所述栅极具有第四间距P4，其中，所述第二间距与所述第四间距的比率P2：P4为3：2。
在上述半导体结构中，还包括形成在所述多个栅极上的反相器，其中，所述反相器进一步包括通过共同漏极连接在一起的n型导电场效应晶体管(nFET)和p型导电场效应晶体管(pFET)，其中，所述反相器沿着所述第二方向跨越3*P2的尺寸。
在上述半导体结构中，还包括NAND栅极和NOR栅极，所述NAND栅极和所述NOR栅极的每个沿着所述第二方向跨越3*P4的尺寸，其中，所述NAND栅极和所述NOR栅极中的每个包括配置为用作对应的逻辑栅极的场效应晶体管(FET)。
根据本发明的又一些实施例，还提供了一种半导体结构，包括：多个场效应晶体管(FET)，设置在半导体衬底上，其中，所述场效应晶体管包括具有细长形状并且在第一方向上定向的栅极，其中，配置和连接所述场效应晶体管以形成逻辑栅极单元；第一金属层，设置在所述栅极上方，其中，所述第一金属层包括在不同于所述第一方向的第二方向上定向的多条第一金属线；第二金属层，设置在所述第一金属层上方，其中，所述第二金属层包括在所述第一方向上定向的多条第二金属线；以及第三金属层，设置在所述第二金属层上方，其中，所述第三金属层包括在所述第二方向上定向的多条第三金属线；其中，所述第一金属线具有第一间距P1，所述第二金属线具有第二间距P2，所述第三金属线具有第三间距P3，并且所述第二间距小于所述第一间距和所述第三间距。
在上述半导体结构中，所述栅极具有第四间距P4，其中，所述第二间距与所述第四间距的比率P2：P4为3：2。
在上述半导体结构中，所述多个场效应晶体管配置为沿着所述第二方向形成跨越3*P4的尺寸的NAND栅极。
在上述半导体结构中，所述多个场效应晶体管配置为沿着所述第二方向形成跨越3*P4的尺寸的NOR栅极。
在上述半导体结构中，所述第一金属线具有第一宽度；所述第二金属线具有第二宽度；所述第三金属线具有第三宽度；以及所述第二宽度小于所述第一宽度和所述第三宽度。
上面概述了若干实施例的特征。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体结构，包括：
半导体衬底；
多个场效应器件，设置在所述半导体衬底上，其中，所述场效应器件包括具有在第一方向上定向的细长形状的栅极；
第一金属层，设置在所述栅极上方，其中，所述第一金属层包括在垂直于所述第一方向的第二方向上定向的多条第一金属线；
第二金属层，设置在所述第一金属层上方，其中，所述第二金属层包括在所述第一方向上定向的多条第二金属线；以及
第三金属层，设置在所述第二金属层上方，其中，所述第三金属层包括在所述第二方向上定向的多条第三金属线；
其中，所述第一金属线具有第一厚度，所述第二金属线具有第二厚度，所述第三金属线具有第三厚度，并且其中，所述第二厚度小于所述第一厚度和所述第三厚度。
2.根据权利要求1所述的半导体结构，其中，
所述第一金属线具有第一宽度；
所述第二金属线具有第二宽度；
所述第三金属线具有第三宽度；以及
所述第二宽度小于所述第一宽度和所述第三宽度。
3.根据权利要求1所述的半导体结构，其中，所述第一厚度和所述第三厚度彼此相等。
4.根据权利要求1所述的半导体结构，其中，
所述第一金属线具有第一间距P1；
所述第二金属线具有第二间距P2；
所述第三金属线具有第三间距P3；以及
所述第二间距小于所述第一间距和所述第三间距。
5.根据权利要求4所述的半导体结构，其中，所述栅极具有第四间距P4，其中，所述第二间距与所述第四间距的比率P2：P4为3：2。
6.根据权利要求5所述的半导体结构，其中，所述多个场效应器件包括连接在一起以形成反相器的n型导电场效应晶体管(nFET)和p型导电场效应晶体管(pFET)，其中，所述反相器沿着所述第二方向跨越2*P4的尺寸。
7.根据权利要求5所述的半导体结构，还包括沿着所述第二方向跨越3*P4的尺寸的NAND栅极，其中，所述NAND栅极包括场效应晶体管(FET)。
8.根据权利要求5所述的半导体结构，还包括沿着所述第二方向跨越3*P4的尺寸的NOR栅极。
9.一种半导体结构，包括：
半导体衬底；
多个栅极，设置在所述半导体衬底上并且在第一方向上定向；
第一金属层，设置在所述栅极上方，其中，所述第一金属层包括在垂直于所述第一方向的第二方向上定向的多条第一金属线；
第二金属层，设置在所述第一金属层上方，其中，所述第二金属层包括在所述第一方向上定向的多条第二金属线；以及
第三金属层，设置在所述第二金属层上方，其中，所述第三金属层包括在所述第二方向上定向的多条第三金属线；
其中，所述第一金属线具有第一间距P1、第一宽度和第一厚度；所述第二金属线具有第二间距P2、第二宽度和第二厚度，所述第三金属线具有第三间距P3、第三宽度和第三厚度，其中，所述第二间距、所述第二宽度和所述第二厚度中的至少一个参数小于所述第一金属线和所述第三金属线的对应参数。
10.根据权利要求9所述的半导体结构，其中，
所述第二宽度小于所述第一宽度和所述第三宽度；以及
所述第一宽度和所述第三宽度彼此相等。
11.根据权利要求10所述的半导体结构，其中，所述第二厚度小于所述第一厚度和所述第三厚度。
12.根据权利要求11所述的半导体结构，其中，所述第二间距小于所述第一间距和所述第三间距。
13.根据权利要求12所述的半导体结构，其中，所述栅极具有第四间距P4，其中，所述第二间距与所述第四间距的比率P2：P4为3：2。
14.根据权利要求13所述的半导体结构，还包括形成在所述多个栅极上的反相器，其中，所述反相器进一步包括通过共同漏极连接在一起的n型导电场效应晶体管(nFET)和p型导电场效应晶体管(pFET)，其中，所述反相器沿着所述第二方向跨越3*P2的尺寸。
15.根据权利要求13所述的半导体结构，还包括NAND栅极和NOR栅极，所述NAND栅极和所述NOR栅极的每个沿着所述第二方向跨越3*P4的尺寸，其中，所述NAND栅极和所述NOR栅极中的每个包括配置为用作对应的逻辑栅极的场效应晶体管(FET)。
16.一种半导体结构，包括：
多个场效应晶体管(FET)，设置在半导体衬底上，其中，所述场效应晶体管包括具有细长形状并且在第一方向上定向的栅极，其中，配置和连接所述场效应晶体管以形成逻辑栅极单元；
第一金属层，设置在所述栅极上方，其中，所述第一金属层包括在不同于所述第一方向的第二方向上定向的多条第一金属线；
第二金属层，设置在所述第一金属层上方，其中，所述第二金属层包括在所述第一方向上定向的多条第二金属线；以及
第三金属层，设置在所述第二金属层上方，其中，所述第三金属层包括在所述第二方向上定向的多条第三金属线；
其中，所述第一金属线具有第一间距P1，所述第二金属线具有第二间距P2，所述第三金属线具有第三间距P3，并且所述第二间距小于所述第一间距和所述第三间距。
17.根据权利要求16所述的半导体结构，其中，所述栅极具有第四间距P4，其中，所述第二间距与所述第四间距的比率P2：P4为3：2。
18.根据权利要求17所述的半导体结构，其中，所述多个场效应晶体管配置为沿着所述第二方向形成跨越3*P4的尺寸的NAND栅极。
19.根据权利要求17所述的半导体结构，其中，所述多个场效应晶体管配置为沿着所述第二方向形成跨越3*P4的尺寸的NOR栅极。
20.根据权利要求16所述的半导体结构，其中，
所述第一金属线具有第一宽度；
所述第二金属线具有第二宽度；
所述第三金属线具有第三宽度；以及
所述第二宽度小于所述第一宽度和所述第三宽度。
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