TWI412106B - 積體電路 - Google Patents

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Description

積體電路
本發明係有關於一種積體電路，特別有關於一種具有新式佈局構築以改善效能的積體電路。
當一半導體裝置，例如一金屬-氧化-半導體場效電晶體(MOSFET)，利用種不同的技術而微縮時，其元件的堆疊密度與元件效能皆致使元件佈局和隔離受到嚴厲挑戰。於一標準的電路胞基礎設計的過程中，一標準電路胞將透過自動設置路徑設基工具(auto-placement-route tool)隨機地設置。為了避免發生電性短路問題，在一電路胞間(inter-cell)或電路胞內(intra-cell)的佈局情況下，當一元件的源極設置鄰接另一元件的汲極時，標準電路胞佈局設計會採取以下的方法。首先，該標準電路胞佈局會採用一隔離的主動區域島，以分離一元件的源極與另一元件的汲極。其次，保留位於該電路胞邊界與該主動區域之間的空間。然而，相較於具有連續的主動區域，如此不連續的主動區域會導致差的元件速度與元件效能。上述保留不同元件的源極和汲極之間的空間會截斷主動區域，亦即保留該主動區域與該邊界之間的空間會截斷主動區域的連續性。
本發明之實施例態樣提供一種積體電路，包括：一主動區域於一半導體基板中；一第一場效電晶體(FET)設置於該主動區域中；以及一隔離結構設置於該主動區域中。該場效電晶體(FET)包括：一第一閘極；一第一源極形成於該主動區域中，且設置於一第一區域上，鄰接該第一閘極；以及一第一汲極形成於該主動區域中，且設置於一第二區域上，鄰接該閘極。該隔離結構包括：一隔離閘極設置於鄰接該第一汲極；以及一隔離源極形成於該主動區域中，且設置於鄰接該隔離閘極使得該隔離源極和該第一汲極位於該隔離閘極的不同邊處。
本發明之實施例態樣另提供一種積體電路(IC)，包括：一主動區域於一半導體基板中；以及一第一IC胞形成於該主動區域中，該第一IC胞定義出一第一邊界和一第二邊界。該第一IC胞包括：至少一場效電晶體(FET)具有一第一源極，設置於該第一邊界上；一第一閘極設置於該半導體基板上，鄰接該第一源極；以及一第一汲極處於位置使得該第一閘極夾置於該第一源極與該第一汲極之間。一第一隔離結構包括：一第一隔離閘極設置於鄰接該第一汲極；以及一第一隔離源極形成於該第二邊界上，且鄰接該第一隔離閘極使得該第一IC胞具有一第一源極和該第一隔離源極對稱地設置於該第一邊界與該第二邊界上。
本發明之實施例態樣又提供一種積體電路，包括：一半導體基板；一第一主動區域定義於該半導體基板中，且具有一N型摻雜；一第二主動區域定義於該半導體基板中，與該第一主動區域之間藉由一隔離結構分開，且具有一P型摻雜；一第一P型金屬-氧化-半導體(PMOS)電晶體形成於該第一主動區域中；一第一N型金屬-氧化-半導體(NMOS)電晶體形成於該第二主動區域中；一第一隔離結構形成於該第一主動區域中；以及一第二隔離結構形成於該第二主動區域中。
該第一PMOS電晶體包括：一第一源極和一第一汲極，形成於該第一主動區域中；以及一第一閘極形成於該半導體基板上，且夾置於該第一源極和該第一汲極之間。該第一NMOS電晶體包括：一第二源極和一第二汲極，形成於該第二主動區域中；以及一第二閘極形成於該半導體基板上，且夾置於該第二源極和該第二汲極之間。該第一隔離結構包括：一第一隔離閘極設置鄰接該第一汲極；以及一第一隔離源極處於位置使得該第一隔離閘極夾置於該第一汲極與該第一隔離源極之間。該第二隔離結構包括：一第二隔離閘極設置鄰接該第二汲極；以及一第二隔離源極處於位置使得該第二隔離閘極夾置於該第二汲極與該第二隔離源極之間。
為使本發明能更明顯易懂，下文特舉實施例，並配合所附圖式，作詳細說明如下：
以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式，另外，特定之實施例僅為揭示本發明使用之特定方式，其並非用以限定本發明。
第1圖係顯示根據本發明各不同的實施例態樣的半導體結構100的上視圖。根據一或多個實施例，上述半導體結構100詳細描述如下。該半導體結構100包括一第一主動區域102和一第二主動區域104定義於一半導體基板中(未繪示)。該半導體基板為一矽基板。該半導體基板可擇一地或額外地包括其他適合的半導體材料。各種不同的淺溝槽隔離物(STI)形成於該半導體基板中，使得該第一和第二主動區域因此而分別被定義且隔離。該半導體基板於第一主動區域102的部分為N型摻雜，例如第一主動區域102包括由離子植入法形成的一N型井區(n-well)。該半導體基板於第二主動區域104的部分包括P型摻雜於其中，其藉由離子植入法或擴散法形成。
一或多個積體電路(IC)胞，例如一IC胞106，形成於上述主動區域102和104中。該主動區域102和104具有多重IC胞形成於其上，為連續性的，而非多個次主動區域102被隔離構造分離和多個次主動區域104被隔離構造分離。因此，元件區域被最大化，更有甚者，元件的效能也因此被強化。於第1圖中，其顯示該IC胞106做為一範例，且根據本發明各不同的實施例態樣而建構。該IC胞106包括一或多個運算場效電晶體(FET)108。於此範例中，例舉提供一P型金屬-氧化-半導體(PMOS)電晶體110和一N型金屬-氧化-半導體(NMOS)電晶體112。於一特例中，該PMOS電晶體110和NMOS電晶體112配置並耦接至一轉換器(inverter)。該PMOS電晶體110包括一閘極114形成於該第一主動區域102中，且進一步延伸過該第一主動區域。該PMOS電晶體110包括一源極116和一汲極118形成於該第一主動區域102中，且設置於該閘極114的側邊使得該閘極114夾置於該源極116和汲極118之間。一通道定義於該半導體基板中，且位於源極116和汲極118之間，且位於閘極114的下方。該NMOS電晶體112包括一閘極114形成於該第二主動區域104中，且進一步延伸過該第二主動區域。於此特例中，該NMOS電晶體112的閘極與該PMOS電晶體110的閘極配置成彼此連接，因此標示成具有相同的標號114。該NMOS電晶體112包括一源極120和一汲極122形成於該第二主動區域104中，且設置於該閘極114的側邊使得該閘極114夾置於該源極120和汲極122之間。
該PMOS電晶體110的源極116為連接至一電源線124(或Vdd)以藉由源極接觸126提供一適當的偏壓。該NMOS電晶體112的源極120為連接至一電源線128(或Vss)以藉由源極接觸130提供一適當的偏壓。於此範例中，該PMOS電晶體110的汲極118和該NMOS電晶體112的汲極122藉由一導電構造132連接，透過汲極118中的汲極接觸132與汲極122中的汲極接觸136。
該IC胞106包括一隔離結構138形成於該第一主動區域102，且設置鄰接該電晶體區域108。該隔離結構138包括一隔離閘極140形成於該第一主動區域，且設置鄰接該汲極118。該隔離結構亦包括一隔離源極142。於此範例中，該隔離源極142透過一接觸144連接至該電源線124。該IC胞106亦包括另一隔離結構146形成於該第二主動區域104，且設置鄰接該電晶體區域108。該隔離結構146包括一隔離閘極148形成於該第二主動區域，且設置鄰接該汲極122。該隔離結構亦包括一隔離源極150。於此範例中，該隔離源極150透過一接觸152連接至該電源線128。於一實施例中，該隔離閘極140和148為浮置(floated)。
於該IC胞106的結構中，該運算PMOS電晶體的源極116和該隔離結構的隔離源極142為對稱地設置於該IC胞的外部的邊緣，使得源極設置於其兩邊的邊界處。其他電路胞亦具有相類似的配置，使得各個IC胞於其兩邊的邊界處皆設置源極。各個邊界的源極可以是運算電晶體的一源極或一該隔離結構的隔離源極，根據各個IC胞所需的設計需求而定。於如此的配置中，所有的IC胞的邊界皆設置源極。因此，當該些IC胞依據設計所需而設置時，僅僅一個IC胞的源極設置於鄰近的IC胞的源極。該些IC胞之間的隔離結構會自動地維持。更有甚者，該些IC胞設置於連續的主動區域上，以具有改善的元件效能。相似地，於第二主動區域104中配置該NMOS電晶體與隔離結構146，使得IC胞的邊界皆設置源極。至少一位於邊界的源極為一隔離結構的隔離源極。上述範例顯示於第1圖中，其包括一PMOS電晶體和一NMOS電晶體。然而，該運算電晶體區域108根據設計需求可包括所需盡量多的電晶體，只有在其邊界處皆設置源極。至少一位於邊界的源極為一隔離結構的隔離源極。各個IC胞可根據設計所需的功能，而具有不同數目的電晶體，不同的佈局與不同的配置，位於其兩側邊的邊界位置設置的構造是源極，其包括一隔離源極及/或一運算電晶體的源極。例如，於該相同的主動區域(例如該第一或第二主動區域)中，設置一運算電晶體的陣列，使得鄰近的電晶體分用一共同源極，或者分用一共同汲極。於另一範例中，一IC胞中的該邊界源極可與另一鄰近的IC胞中的邊界源極合併，以進一步增進元件的堆疊密度。
第2圖係顯示根據本發明各不同的實施例態樣構築的半導體結構200的上視圖。半導體結構200相似於第1圖中的半導體結構100。有鑑於此，為求簡明之故，於第1和2圖中相似的構造，採用相同的標號。該半導體結構200包括一主動區域102定義於該半導體基板154中。該半導體基板154包括矽以及可擇一地或額外地包括其他適合的半導體材料。各種不同的隔離構造，例如淺溝槽隔離物(STI)形成於該半導體基板中，以定義出該主動區域102與其他主動區域，並且彼此間因而相互隔離。於該第一主動區域102中的半導體基板摻雜以適當的摻雜物，例如一N型摻雜物或一P型摻雜物，其利用離子植入法、擴散法或其他適合的技術實施。
複數個積體電路(IC)胞形成於該連續的主動區域102中，由此促進元件的效能。例如，一範例的IC胞156圖示於第2圖中，且根據本發明各不同的實施例態樣構築。該IC胞156定義於一區域中，其具有一第一邊界158和一第二邊界160。該IC胞156為至少部分地形成於該主動區域102中，且可延伸於其中。例如，該IC胞156可延伸至鉅相反摻雜的另一主動區域，使得NMOS電晶體和PMOS電晶體二者皆分別地形成於分開的主動區域中，並且整合於一IC胞中。該IC胞156包括一運算電晶體區域108，其具有一或多個電晶體。於此實施範例中，是以一金屬-氧化-半導體(MOS)電晶體舉例說明。於一範例中，若該主動區域102為P型摻雜區，則該電晶體為一P型MOS(PMOS)電晶體，或者若該主動區域102為N型摻雜區，則該電晶體為一N型MOS(NMOS)電晶體。該電晶體162包括一閘極114形成於該主動區域102中，且可以進一步延伸於該主動區域內。該電晶體162包括一源極116和一汲極118形成於該主動區域102中，且設置於該閘極114的不同側邊處，使得該閘極114夾置於該源極116與該汲極118之間。該源極116形成於該IC胞的邊界線(boundary line)158處，並且可進一步沿著垂直於該邊界線158的方向延伸於邊界線158外。一通道定義於該半導體基板中，且位於源極116和汲極118之間，且位於閘極114的下方。該電晶體160的源極116連接至一電源線124，經由一源極接觸126施以適當的電性偏壓。於此範例中，該電晶體160的汲極118連接至一導電構造132，經由一汲極接觸134施以適當的偏壓或訊號。
該IC胞106包括一隔離結構138，形成於該主動區域102中，且設置鄰接該電晶體區域108。該隔離結構138包括一隔離閘極140，形成於該第一主動區域中，且設置鄰接該汲極118。該隔離結構138亦包括一隔離源極142。該隔離源極142形成於該IC胞的該邊界線160上，並且可進一步沿著垂直於該邊界線160的方向延伸於邊界線160外。於此範例中，該隔離源極142透過一接觸144連接至該電源線124。於一範例中，該隔離閘極140並未施以電性偏壓，因此為浮置(floating)。
於該IC胞108的結構中，該電晶體162的源極116和該隔離結構138的隔離源極142對稱地設置且各別地設置於邊界線158和160上，使得源極設置於IC胞108兩側邊的邊界處。另擇一地，若該電晶體區域108的端點結束於一汲極接續於該邊界線158，則額外增加一第二隔離結構，使得該第二隔離結構的隔離源極形成於邊界處。例如，該隔離結構包括一隔離閘極，設置於該邊界線158和該電晶體區域108的端緣之間。該第二隔離結構的隔離源極形成於該邊界線158處，其鄰接該第二隔離結構的隔離閘極。該第二隔離結構的隔離源極係連接至一電源線124，使得該IC胞於兩側邊處具有一致的邊界源極。其他的電路胞亦以相似地型態配置，使得源極設置於各個IC胞兩側邊的邊界處。各個邊界的源極可為一運算電晶體的源極，或者為一隔離結構的隔離源極，視各個IC胞的特殊設計需求而定。於此配置中，所有的IC胞的兩側邊的邊界處皆設置源極。因此，當根據設計需求而設置IC胞時，只有一IC胞的源極接續至一鄰接的IC胞的源極。位於各IC胞之間隔離結構亦協同一致性地包含在內。更有甚者，該IC胞被置於一連續的主動區域中，使其具有一致的電性效能。第2圖所顯示的上述範例顯示一電晶體。然而，該運算電晶體區域108依據設計的情況可包括盡量多的電晶體，使得源極設置於其側邊的邊界處。至少一位於邊界的源極為一隔離結構的隔離源極。各個IC胞可根據設計所需的功能，而具有不同數目的電晶體，不同的佈局與不同的配置。於兩側邊處的邊界構造為例如源極，其包括一隔離源極及/或一運算電晶體的源極。例如，於該相同的主動區域中，設置一運算電晶體的陣列，使得鄰近的電晶體分用一共同源極，或者分用一共同汲極。於另一範例中，一IC胞中的該邊界源極可與另一鄰近的IC胞中的邊界源極合併，以進一步增進元件的堆疊密度。如上所述，該半導體結構200可為形成於主動區域102中的該IC胞的一部分。例如，PMOS電晶體形成於該N型摻雜的主動區域中，以及NMOS電晶體形成於該P型摻雜的主動區域中，其間以淺溝槽隔離物(STI)分隔。該NMOS和PMOS電晶體適當地配置以提供適當的設計電路功能。
於一或多個實施例中揭露的結構所伴隨的優點為，由於相鄰的IC胞形成於一連續的主動區域中，因此其具有一致性的電性效能。於另一範例中，元件的運算速度亦被改善。於另一範例中，於該揭露的結構中並無元件區域損失。其他的優點亦顯示於各種不同的應用中。例如，跟據該揭露的結構，由於僅有電路佈局設計成不同，使得並未造成製程順序的改變。因此，並不需要額外的光罩成本和製造成本。
雖然本發明各實施例以詳細揭露如上，然任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的改變、取代、更動與潤飾。於一實施例中，該隔離閘極可適當地施以一閘極電壓，以降低漏電流。於另一實施例中，一隔離閘極可夾置於一第一電晶體的源極和一第二電晶體的汲極，第一電晶體與第二電晶體鄰接，且形成於一連續的主動區域中。於另一實施例中，一運算電晶體和一隔離結構形成一標準的IC胞，其具有該運算電晶體的源極和該隔離源極對稱地設置於該IC胞的外部端緣。此IC胞可根據設計的電路，重複設置於一主動區域中。此IC胞的結構，當設置於鄰接下一個相似的IC胞時，將不會有隔離的問題。根據各實施例，該半導體結構100和200的各種元件構造以及其製造方法將詳細描述如下。於一範例中，該半導體基板可另擇一地包括其他適合的半導體材料，例如鑽石、碳化矽、砷化鎵、GaAsP、AlInAs、AlGaAs、或GaInP。於上述實施例的變型，該些源極和汲極係形成於一磊晶成長的半導體上，其結構與矽不同，以構成一應變通道(strained channel)。於一實施例中，該矽化鍺(SiGe)是藉由磊晶製程形成於該矽基板的第一主動區域上，以形成該PMOS電晶體的源極和汲極。於另一實施例中，該碳化矽(SiC)是藉由磊晶製程形成於該矽基板的第二主動區域上，以形成該NMOS電晶體的源極和汲極。於另一實施例中，該電晶體區域包括PMOS電晶體，其具有磊晶的SiGe的源極/汲極區域，形成於N型摻雜的第一主動區域中，以及包括NMOS電晶體，其具有磊晶的SiC的源極/汲極區域，形成於P型摻雜的第二主動區域中。一通道定義於該半導體基板中，且配置於源極和汲極之間，且位於閘極的下方。該通道透過磊晶成長的半導體因此受到應變，以促進該元件的載子移動率，並改善元件的效能。
於另一實施例中，各個電晶體的閘極包括一高介電常數(high-k)的介電材料層，設置於該半導體基板上，一金屬層設置於該high-k介電材料層上。此外，一介面層，例如氧化矽，可夾置於該high-k介電材料層與該金屬層之間。用於該運算閘極和隔離結構的金屬閘極具有相似的組成、尺寸、形成方式、和結構。上述閘極堆疊可形成於一單一的製程步驟中。於一實施例中，一high-k介電材料層形成於一半導體基板上，一金屬閘極層形成於該high-k介電材料層上。一頂蓋層夾置於該high-k介電材料層與該金屬閘極層之間。該high-k介電材料層是藉由適當的製程，例如原子層沉積法(ALD)形成。其他形成該high-k介電材料層的方法包括金屬有機化學氣相沉積法(MOCVD)、物理氣相沉積法(PVD)、紫外線臭氧氧化法(UV-Ozone Oxidation)、以及分子束磊晶法(MBE)。於一實施例中，該high-k介電材料包括HfO2 。於另一實施例中，該high-k介電材料包括Al2 O3 。另擇一地，該high-k介電材料層包括金屬氮化物、金屬矽化物、或其他金屬氧化物。該金屬閘極層是藉由PVD或其他適合的製程形成。該金屬閘極層包括氮化鈦。於另一實施例中，該金屬閘極層包括氮化鉭、氮化鉬、或氮化鋁鈦。該頂蓋層夾置於該high-k介電材料層與該金屬閘極層之間。該頂蓋層包括氧化鑭(LaO)。該頂蓋層可另擇一地包括其他適合的材料。接著將各種閘極材料層圖案化，以形成閘極堆疊，用於運算元件以及虛置閘極(dummy gate)。圖案化該些閘極材料層的方法包括施以各種乾式和濕式蝕刻步驟，使用一圖案化光罩以定義各種開口。藉由一或多個蝕刻步驟，將位於圖案化光罩的開口中的該些閘極層移除。
於另一實施例中，該半導體基板可包括一絕緣層上有半導體(semiconductor-on-insulator，簡稱SOI)基板，例如一埋藏的介電層。另擇一地，該基板可包括一埋藏的介電層，例如一埋藏的氧化物(BOX)層，例如以所謂的氧離子佈植隔離矽晶(separation by implantation of oxygen，簡稱SIMOX)技術、晶圓接合(wafer-bonding)法、選擇性磊晶成長(SEG)法、或其他適當的方法形成。於另一實施例中，形成STI的方法可包括於該半導體基板中蝕刻一溝槽，以一絕緣材料填入該溝槽中，該絕緣材料例如是氧化矽、氮化矽、或氮氧化矽。該填入的溝槽結構可具有多層的結構，例如熱氧化襯裡層，伴隨氮化矽填入該溝槽中。於一實施例中，該STI結構可藉由以下製程步驟依序形成，例如：成長一襯墊氧化層，成長一低壓化學氣相沉積(LPCVD)氮化層，採用一光阻和光罩以圖案化一STI開口，蝕刻一溝槽於該基板中，選擇性地成長一熱氧化溝槽襯裡，以改善該溝槽的介面，以CVD氧化物填入該溝槽，採用化學機械研磨(CMP)法回蝕刻，以及施以剝離氮化物以留下該STI結構。
接著進一步施以一或多個離子植入步驟，以形成各種源極和汲極、及/或輕摻雜汲極(LDD)構造。於一範例中，該LDD區域是在該閘極堆疊及/或該磊晶的源極和汲極區域的形成步驟之後形成，並且因此對準於該閘極。一閘極間隙壁可形成於該金屬閘極堆疊的側壁上。接著，施以濃摻雜源極和汲極製程，以形成濃摻雜的源極和汲極，其實質上地對準於該閘極間隙壁的外部端緣。該閘極間隙壁可具有一多層的結構，以及可包括氧化矽、氮化矽、氮氧化矽、或其他適合的介電材料。該濃摻雜的源極和汲極區域以及LDD區域，其可為N型摻雜或是P型摻雜，可藉由傳統的摻雜製程，例如離子植入法實施。N型摻雜物，其用以形成對應的摻雜區域，可包括磷、砷、及/或其他材料。P型摻雜物可包括硼、銦、及/或其他材料。此外，可形成一矽化物於該源極和汲極上，以降低接觸電阻。該矽化物可藉由以下製程步驟形成於該源極和汲極上，例如包括：沉積一金屬層，將該金屬層退火使得該金屬層能夠與矽反應成矽化物，以及接著移除未反應的部分該金屬層。
接著，形成一層間介電(ILD)層於該基板上，接著進一步施以化學機械研磨(CMP)法於該基板，以平坦化該基板。於另一範例中，於形成層間介電(ILD)層的步驟之前，形成一蝕刻終止(ESL)層於該閘極堆疊的頂部。於一實施例中，上述形成的閘極堆疊為最終的金屬閘極結構，並且會留在最終的電路中。於另一實施例中，上述形成的閘極堆疊將部分地被移除，並接著填入適當的材料，基於各種製程考量，例如熱預算(thermal budget)。於此例中，持續實施CMP步驟，直到露出多晶矽的表面為止。於另一實施例中，該CMP步驟停止於該硬遮罩層，並且接著以濕蝕刻法移除該硬遮罩層。
形成一多層內連線(multilayer interconnection，簡稱MLI)於該半導體基板上，以電性連接至各種元件構造，以形成一功能性的電路。該多層互連線包括垂直的內連線，例如傳統的導孔或接觸，以及包括水平的內連線，例如金屬線。上述各種多層內連線可藉由各種導電材料完成，其包括銅、鎢、及矽化物。於一範例中，可使用一鑲嵌製程以形成銅相關的多層內連線結構。於另一實施例中，可使用鎢以形成鎢插塞於接觸孔中。
上述半導體結構100或200僅用於說明範例。該電晶體可另擇一地為其他形式的場效電晶體(FET)。該半導體結構100或200可用於不同的應用，例如數位電路、影像感測元件、動態隨機存取記憶體(DRAM)胞、及/或其他微電子裝置。於另一實施例中，該半導體結構100或200包括鰭式場效電晶體(FinFET)。當然，本發明實施例的態樣亦可應用於及/或改善適應其他形式的電晶體，以及可應用於許多不同的領域，包括感測器胞、記憶體胞、邏輯胞，以及其他應用領域。
因此，本發明揭露提供一積體電路。該積體電路包括一主動區域於一半導體基板中；一第一場效電晶體(FET)設置於該主動區域中；以及一隔離結構設置於該主動區域中。該FET包括一第一閘極；一第一源極形成於該主動區域中，且設置於一第一區域上，從第一側邊處鄰接該第一閘極；以及一第一汲極形成於該主動區域中，且設置於一第二區域上，從第二側邊處鄰接該第一閘極。該隔離結構包括一隔離閘極設置鄰接該第一汲極；一隔離源極形成於該主動區域中，且設置鄰接該隔離閘極，使得該隔離源極和該第一汲極位於該隔離閘極的不同側邊處。
該積體電路可進一步包括一第二FET形成於該主動區域中，且設置鄰接該隔離結構。該第二FET包括一第二閘極；一第二源極形成於該主動區域中，且夾置於該隔離源極和該第一閘極之間；以及一第二汲極形成於該主動區域中，且處於位置使得該第二閘極夾置於該第二源極與該第二汲極之間。另擇一地，該第二FET包括一第二閘極鄰接該隔離源極；以及一第二汲極形成於該主動區域中，且處於位置使得該第二閘極夾置於該隔離源極與該第二汲極之間，其中該隔離源極的功用係做為該第二FET的源極。於上述的積體電路中，該隔離源極可被施以偏壓，使得該第一FET和設置於該隔離結構另一邊的另一FET，彼此之間藉著該隔離結構而電性隔離。
本發明於另一實施例中亦提供一積體電路。該積體電路包括一主動區域於一半導體基板中；以及一第一IC胞形成於該主動區域中，該第一IC胞定義出一第一邊界和一第二邊界。該第一IC胞包括至少一場效電晶體(FET)，其具有一第一源極，設置於該第一邊界上；一第一閘極設置於該半導體基板上，且鄰接該第一源極；以及一第一汲極處於位置使得該第一閘極夾置於該第一源極與該第一汲極之間。該第一IC胞另包括一第一隔離結構包括一第一隔離閘極設置於鄰接該第一汲極；以及一第一隔離源極形成於該第二邊界上，且鄰接該第一隔離閘極使得該第一IC胞具有一第一源極和該第一隔離源極對稱地設置於該第一邊界與該第二邊界上。
該積體電路可進一步包括一第二IC胞形成於該主動區域中，且設置鄰接該第一IC胞，其中該第二IC胞定義出一第三邊界和一第四邊界，該第三邊界與該第二邊界重疊。該第二IC胞包括至少一FET具有一第二源極設置於該第三邊界上；一第二閘極設置於該半導體基板上，鄰接該第二源極；以及一第二汲極處於位置使得該第二閘極夾置於該第二源極與該第二汲極之間。該第二IC胞更包括一第二隔離結構包括：一第二隔離閘極設置於鄰接該第二汲極；以及一第二隔離源極形成於該第四邊界上，且鄰接該第二隔離閘極使得該第二IC胞具有該第二源極和該第二隔離源極對稱地設置於該第三邊界與該第四邊界上。於該積體電路中，該第二源極與該第一隔離源極可重疊設置，並配置以提供該第二IC胞適當的功能。該該積體電路可更進一步包括一第三IC胞形成於該主動區域中，且鄰接該第一IC胞，其中該第三IC胞定義出一第五邊界和一第六邊界，該第六邊界與該第一邊界重疊。該第三IC胞包括至少一FET具有一第三源極設置於該第五邊界上；一第三閘極設置於該半導體基板上，鄰接該第三源極；以及一第三汲極處於位置使得該第三閘極夾置於該第三源極與該第三汲極之間。該第三IC胞更包括一第三隔離結構，其包括一第三隔離閘極設置於鄰接該第三汲極；以及一第三隔離源極形成於該第六邊界上，且鄰接該第三隔離閘極使得該第三IC胞具有該第三源極和該第三隔離源極對稱地設置於該第五邊界與該第六邊界上。該第三隔離源極與該第一源極重疊，以及配置以提供該第三IC胞適當的功能。該第一隔離閘極可為電性浮置。該FET包括一P型金屬-氧化-半導體場效電晶體(PMOSFET)。另擇一地，該FET包括一N型金屬-氧化-半導體場效電晶體(NMOSFET)。
本發明於另一實施例中又提供一積體電路。該積體電路包括一半導體基板；一第一主動區域定義於該半導體基板中，且具有一N型摻雜；一第二主動區域定義於該半導體基板中，與該第一主動區域之間藉由一隔離結構分開，且具有一P型摻雜；一第一P型金屬-氧化-半導體(PMOS)電晶體形成於該第一主動區域中；一第一N型金屬-氧化-半導體(NMOS)電晶體形成於該第二主動區域中；一第一隔離結構形成於該第一主動區域中；以及一第二隔離結構形成於該第二主動區域中。該第一PMOS電晶體包括：一第一源極和一第一汲極，形成於該第一主動區域中；以及一第一閘極形成於該半導體基板上，且夾置於該第一源極和該第一汲極之間。該第一NMOS電晶體包括：一第二源極和一第二汲極，形成於該第二主動區域中；以及一第二閘極形成於該半導體基板上，且夾置於該第二源極和該第二汲極之間。該第一隔離結構包括：一第一隔離閘極設置鄰接該第一汲極；以及一第一隔離源極處於位置使得該第一隔離閘極夾置於該第一汲極與該第一隔離源極之間。該第二隔離結構包括：一第二隔離閘極設置鄰接該第二汲極；以及一第二隔離源極處於位置使得該第二隔離閘極夾置於該第二汲極與該第二隔離源極之間。
於上述揭露的積體電路中，該第一閘極與該第二閘極可延伸後彼此接觸；以及該第一汲極與該第二汲極電性連接。該第一源極與該第一隔離源極可電性連接至一電源線Vdd；以及其中該第二源極與該第二隔離源極可電性連接至一電源線Vss。該第一隔離源極連接至該電源線Vdd，以電性隔絕一第二PMOS電晶體，其設置於鄰接該第一隔離結構，自該第一PMOS電晶體。該第二隔離源極可連接至該電源線Vss，以電性隔絕一第二NMOS電晶體，其設置於鄰接該第二隔離結構，自該第一NMOS電晶體。該積體電路可進一步包括一第二PMOS電晶體形成於該第一主動區域中，且鄰接該第一PMOS電晶體，該第二PMOS電晶體包括一第三閘極鄰接該第一源極；一第三汲極處於位置使得該第三閘極夾置於該第三汲極和該第一源極之間；以及一第二NMOS電晶體形成於該第二主動區域中，且鄰接該第一NMOS電晶體，該第二NMOS電晶體包括一第四閘極鄰接該第二源極；一第四汲極處於位置使得該第四閘極夾置於該第四汲極和該第二源極之間。該第一閘極與該第一隔離閘極可各包括一第一金屬，該第二閘極與該第二隔離閘極各包括一第二金屬，且相異於該第一金屬。該第一源極與該第一汲極包括矽化鍺(SiGe)，以及該第二源極與該第二汲極包括碳化矽(SiC)。
本發明雖以各種實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200．．．半導體結構
102．．．第一主動區域
104．．．第二主動區域
106．．．IC胞
108．．．運算場效電晶體(FET)
110．．．PMOS電晶體
112．．．NMOS電晶體
114．．．閘極
116、120．．．源極
118、122．．．汲極
124、128．．．電源線
126、130．．．源極接觸
132．．．導電構造
134、136．．．汲極接觸
138、146．．．隔離結構
140、148．．．隔離閘極
142、150．．．隔離源極
144、152．．．接觸
154．．．半導體基板
156．．．IC胞
158．．．邊界線
160．．．邊界線
162．．．電晶體
第1圖係顯示根據本發明各不同的實施例態樣的半導體結構的上視圖；以及
第2圖係顯示根據本發明各不同的實施例態樣構築的半導體結構的上視圖。
100．．．半導體結構
102．．．第一主動區域
104．．．第二主動區域
106．．．IC胞
108．．．運算場效電晶體(FET)
110．．．PMOS電晶體
112．．．NMOS電晶體
114．．．閘極
116、120．．．源極
118、122．．．汲極
124、128．．．電源線
126、130．．．源極接觸
132．．．導電構造
134、136．．．汲極接觸
138、146．．．隔離結構
140、148．．．隔離閘極
142、150．．．隔離源極
144、152．．．接觸

Claims (20)

  1. 一種積體電路，包括：一主動區域於一井區中，並在一半導體基板中連續地延伸，該主動區具有一近端及一遠端，使得該主動區域自在該半導體基板中自該近端連續地延伸至該遠端；一第一場效電晶體(FET)設置於該主動區域中，其中該場效電晶體(FET)包括：一第一閘極；一第一源極形成於該主動區域中，且設置於一第一區域上，鄰接該第一閘極並朝向該主動區之該近端延伸，使得該第一源極較該主動區中的其他源極及汲極靠近該近端，該第一源極透過一第一接觸直接電性連接至一電源線Vdd；以及一第一汲極形成於該主動區域中，且設置於一第二區域上，鄰接該閘極；以及一隔離結構設置於該主動區域中，其中該隔離結構包括：一隔離閘極設置於鄰接該第一汲極；以及一隔離源極形成於該主動區域中，該隔離源極透過一第二接觸直接電性連接至該電源線Vdd，且設置於鄰接該隔離閘極使得該隔離源極和該第一汲極位於該隔離閘極的不同邊處；以及另一隔離源極形成於該主動區域中並朝向該主動區之該遠端延伸，使得該另一隔離源極較該主動區中的其他源極及汲極靠近該遠端，該另一隔離源極透過一第三 接觸直接電性連接至該電源線Vdd。
  2. 如申請專利範圍第1項所述之積體電路，更包括一第二FET形成於該主動區域中，且設置於鄰接該隔離結構，其中該第二FET包括：一第二閘極；一第二源極形成於該主動區域中，且夾置於該隔離源極與該第一閘極之間；以及一第二汲極形成於該主動區域中，且處於位置使得該第二閘極夾置於該第二源極與該第二汲極之間。
  3. 如申請專利範圍第1項所述之積體電路，更包括一第二FET形成於該主動區域中，且設置於鄰接該隔離結構，其中該第二FET包括：一第二閘極設置於鄰接該隔離源極；以及一第二汲極形成於該主動區域中，且處於位置使得該第二閘極夾置於該隔離源極與該第二汲極之間；其中該隔離源極的配置功用做為該第二FET的一源極。
  4. 如申請專利範圍第1項所述之積體電路，其中該隔離源極被施以偏壓，使得設置於該隔離結構另一側的該第一FET與另一FET，彼此之間介由該隔離結構為電性隔離。
  5. 一種積體電路(IC)，包括：一主動區域於一井區中，並在一半導體基板中連續地延伸，該主動區具有一近端及一遠端，使得該主動區域自在該半導體基板中自該近端連續地延伸至該遠端； 一第一IC胞形成於該主動區域中，該第一IC胞定義出一第一邊界和一第二邊界，其中該第一IC胞包括：至少一場效電晶體(FET)具有一第一源極，設置於該第一邊界上且被一電源線Vdd施以偏壓，該第一源極朝向該主動區之該近端延伸，使得該第一源極較該主動區中的其他源極及汲極靠近該近端；一第一閘極設置於該半導體基板上，鄰接該第一源極；一第一汲極處於位置使得該第一閘極夾置於該第一源極與該第一汲極之間；以及一第一隔離結構包括：一第一隔離閘極設置於鄰接該第一汲極；以及一第一隔離源極形成於該第二邊界上，且鄰接該第一隔離閘極使得該第一IC胞具有一第一源極和該第一隔離源極對稱地設置於該第一邊界與該第二邊界上，該第一隔離源極被該電源線Vdd施以偏壓；以及另一隔離源極形成於該主動區域中並朝向該主動區之該遠端延伸，使得該另一隔離源極較該主動區中的其他源極及汲極靠近該遠端，該另一隔離源極被該電源線Vdd施以偏壓。
  6. 如申請專利範圍第5項所述之積體電路，更包括一第二IC胞形成於該主動區域中，且鄰接該第一IC胞，其中該第二IC胞定義出一第三邊界和一第四邊界，該第三邊界與該第二邊界重疊，該第二IC胞包括：至少一FET具有一第二源極設置於該第三邊界上； 一第二閘極設置於該半導體基板上，鄰接該第二源極；以及一第二汲極處於位置使得該第二閘極夾置於該第二源極與該第二汲極之間；以及一第二隔離結構包括：一第二隔離閘極設置於鄰接該第二汲極；以及一第二隔離源極形成於該第四邊界上，且鄰接該第二隔離閘極使得該第二IC胞具有該第二源極和該第二隔離源極對稱地設置於該第三邊界與該第四邊界上。
  7. 如申請專利範圍第6項所述之積體電路，其中該第二源極與該第一隔離源極重疊，並配置以提供該第二IC胞適當的功能。
  8. 如申請專利範圍第6項所述之積體電路，更包括一第三IC胞形成於該主動區域中，且鄰接該第一IC胞，其中該第三IC胞定義出一第五邊界和一第六邊界，該第六邊界與該第一邊界重疊，該第三IC胞包括：至少一FET具有一第三源極設置於該第五邊界上；一第三閘極設置於該半導體基板上，鄰接該第三源極；以及一第三汲極處於位置使得該第三閘極夾置於該第三源極與該第三汲極之間；以及一第三隔離結構包括：一第三隔離閘極設置於鄰接該第三汲極；以及一第三隔離源極形成於該第六邊界上，且鄰接該第三隔離閘極使得該第三IC胞具有該第三源極和該第三隔離源極對稱地設置於該第五邊界與該第六邊界上。
  9. 如申請專利範圍第8項所述之積體電路，其中該第 三隔離源極與該第一源極重疊，並配置以提供該第三IC胞適當的功能。
  10. 如申請專利範圍第5項所述之積體電路，其中該第一隔離閘極為電性浮置。
  11. 如申請專利範圍第5項所述之積體電路，其中該FET包括一P型金屬-氧化-半導體場效電晶體(PMOSFET)。
  12. 如申請專利範圍第5項所述之積體電路，其中該FET包括一N型金屬-氧化-半導體場效電晶體(NMOSFET)。
  13. 一種積體電路，包括：一半導體基板；一第一主動區域定義於該半導體基板中，且具有一N型摻雜；一第二主動區域定義於該半導體基板中，與該第一主動區域之間藉由一隔離結構分開，且具有一P型摻雜；一第一P型金屬-氧化-半導體(PMOS)電晶體形成於該第一主動區域中，其中該第一PMOS電晶體包括：一第一源極和一第一汲極，形成於該第一主動區域中；以及一第一閘極形成於該半導體基板上，且夾置於該第一源極和該第一汲極之間；一第一N型金屬-氧化-半導體(NMOS)電晶體形成於該第二主動區域中，其中該第一NMOS電晶體包括：一第二源極和一第二汲極，形成於該第二主動區域 中；以及一第二閘極形成於該半導體基板上，且夾置於該第二源極和該第二汲極之間，其中該第一閘極與該第二閘極延伸後彼此接觸；一第一隔離結構形成於該第一主動區域中，其中該第一隔離結構包括：一第一隔離閘極設置鄰接該第一汲極；以及一第一隔離源極處於位置使得該第一隔離閘極夾置於該第一汲極與該第一隔離源極之間；以及一第二隔離結構形成於該第二主動區域中，其中該第二隔離結構包括：一第二隔離閘極設置鄰接該第二汲極；以及一第二隔離源極處於位置使得該第二隔離閘極夾置於該第二汲極與該第二隔離源極之間。
  14. 如申請專利範圍第13項所述之積體電路，其中該第一汲極與該第二汲極電性連接。
  15. 如申請專利範圍第13項所述之積體電路，其中該第一源極與該第一隔離源極為電性連接至一電源線Vdd；以及其中該第二源極與該第二隔離源極為電性連接至一電源線Vss。
  16. 如申請專利範圍第15項所述之積體電路，其中該第一隔離源極連接至該電源線Vdd，以電性隔絕一第二PMOS電晶體，其設置於鄰接該第一隔離結構，自該第一PMOS電晶體。
  17. 如申請專利範圍第15項所述之積體電路，其中該 第二隔離源極連接至該電源線Vss，以電性隔絕一第二NMOS電晶體，其設置於鄰接該第二隔離結構，自該第一NMOS電晶體。
  18. 如申請專利範圍第13項所述之積體電路，更包括：一第二PMOS電晶體形成於該第一主動區域中，且鄰接該第一PMOS電晶體，該第二PMOS電晶體包括一第三閘極鄰接該第一源極；一第三汲極處於位置使得該第三閘極夾置於該第三汲極和該第一源極之間；以及一第二NMOS電晶體形成於該第二主動區域中，且鄰接該第一NMOS電晶體，該第二NMOS電晶體包括一第四閘極鄰接該第二源極；一第四汲極處於位置使得該第四閘極夾置於該第四汲極和該第二源極之間。
  19. 如申請專利範圍第13項所述之積體電路，其中該第一閘極與該第一隔離閘極各包括一第一金屬，其中該第二閘極與該第二隔離閘極各包括一第二金屬，且相異於該第一金屬。
  20. 如申請專利範圍第13項所述之積體電路，其中該第一源極與該第一汲極包括矽化鍺(SiGe)，以及其中該第二源極與該第二汲極包括碳化矽(SiC)。
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