CN107039070B - 用于选择性地执行隔离功能的半导体器件及其布局替代方法 - Google Patents

用于选择性地执行隔离功能的半导体器件及其布局替代方法 Download PDF

Info

Publication number
CN107039070B
CN107039070B CN201710061158.3A CN201710061158A CN107039070B CN 107039070 B CN107039070 B CN 107039070B CN 201710061158 A CN201710061158 A CN 201710061158A CN 107039070 B CN107039070 B CN 107039070B
Authority
CN
China
Prior art keywords
transistor
gate electrode
semiconductor device
transistors
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710061158.3A
Other languages
English (en)
Other versions
CN107039070A (zh
Inventor
白尚叶
金兑衡
文大英
徐东旭
李仁学
崔贤洙
宋泰中
崔在承
姜贞明
金训
柳志秀
张善泳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020160058860A external-priority patent/KR102493815B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Priority to CN202210610664.4A priority Critical patent/CN114898791A/zh
Priority to CN202210609658.7A priority patent/CN114898790A/zh
Publication of CN107039070A publication Critical patent/CN107039070A/zh
Application granted granted Critical
Publication of CN107039070B publication Critical patent/CN107039070B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions

Abstract

一种半导体器件包括有源区域，所述有源区域在第一方向上延伸；第一晶体管，所述第一晶体管包括布置在所述有源区域上的第一栅电极和第一源极和漏极区域，所述第一源极和漏极区域布置在所述第一栅电极的相对侧处；第二晶体管，所述第二晶体管包括布置在所述有源区域上的第二栅电极和第二源极和漏极区域，所述第二源极和漏极区域布置在所述第二栅电极的相对侧处；以及第三晶体管，所述第三晶体管包括布置在所述有源区域上的第三栅电极和第三源极和漏极区域，所述第三源极和漏极区域布置在所述第三栅电极的相对侧处，并且所述第一栅电极、所述第二栅电极和所述第三栅电极在不同于所述第一方向的第二方向上延伸。所述第二晶体管被配置成基于所述半导体器件的操作模式而接通和断开。

Description

用于选择性地执行隔离功能的半导体器件及其布局替代方法
相关申请的交叉引用
本申请要求于2016年1月29日提交到美国专利和商标局的第62/288,750号美国临时专利申请以及于2016年5月13日提交到韩国知识产权局的第10-2016-0058860号韩国专利申请的优先权，通过引用，将其公开的全部内容合并于此。
背景技术
1.技术领域
与示例性实施例一致的装置涉及一种半导体器件，并且更具体地涉及选择性地作为绝缘电路或驱动电路而进行操作的半导体器件的布局。
2.相关技术说明
半导体器件的大小随着半导体器件高度集成以及其存储容量增大而逐渐缩小。相应地，半导体制造工艺的分辨度日益增加。然而，半导体制作工艺的增加的分辨度引起半导体器件的栅电极之间的距离减小。在这种情况下，非预期短路或产品缺陷也增加。为此，电绝缘问题也开始显露。
通常，通过如浅沟槽隔离(STI)工艺等单独工艺生产的绝缘膜可以用于半导体器件绝缘。可替代地，增大栅电极之间的距离或插入伪栅极的方法可以用于半导体器件的绝缘。然而，因为半导体器件的芯片大小增大并且执行附加/额外工艺，所以这种方法的效率很低。
发明内容
根据示例性实施例，一种片上系统包括：第一半导体器件，所述第一半导体器件包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管分别包括第一栅电极和第二栅电极，所述第一半导体器件布置在有源区域上，所述有源区域布置在基底上，所述有源区域在第一方向上延伸，并且所述第一栅电极和所述第二栅电极在不同于所述第一方向的第二方向上延伸并且沿着所述第一方向布置。所述片上系统进一步包括第二半导体器件，所述第二半导体器件包括第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管分别包括第三栅电极和第四栅电极，所述第二半导体器件布置在所述有源区域上，并且所述第三栅电极和所述第四栅电极在所述第二方向上延伸并且沿着所述第一方向布置。所述第二晶体管被配置成响应于接通所述第一晶体管、所述第三晶体管和所述第四晶体管而断开，以便使所述第一晶体管与邻近所述第一晶体管的器件电绝缘。
根据示例性实施例，一种半导体器件包括：有源区域，所述有源区域布置在基底上并且在第一方向上延伸；以及第一晶体管，所述第一晶体管包括布置在所述有源区域上的第一栅电极和第一源极和漏极区域，所述第一源极和漏极区域布置在所述第一栅电极的相对侧处。所述半导体器件进一步包括第二晶体管，所述第二晶体管包括布置在所述有源区域上的第二栅电极和第二源极和漏极区域，所述第二源极和漏极区域布置在所述第二栅电极的相对侧处；以及第三晶体管，所述第三晶体管包括布置在所述有源区域上的第三栅电极和第三源极和漏极区域，所述第三源极和漏极区域布置在所述第三栅电极的相对侧处，并且所述第一栅电极、所述第二栅电极和所述第三栅电极在不同于所述第一方向的第二方向上延伸并且沿着所述第一方向布置。所述第二晶体管被配置成基于所述半导体器件的操作模式而接通和断开。
根据示例性实施例，一种半导体器件包括第一有源区域和第二有源区域，所述第一有源区域和所述第二有源区域在第一方向上延伸并且沿着不同于所述第一方向的第二方向布置在基底上；以及第一晶体管，所述第一晶体管包括第一栅电极和第一源极和漏极区域，所述第一栅电极布置在所述第一有源区域和所述第二有源区域上并且在所述第二方向上延伸，并且所述第一源极和漏极区域布置在所述第一有源区域上并且布置在所述第一栅电极的相对侧处。所述半导体器件进一步包括第二晶体管，所述第二晶体管包括第二栅电极和第二源极和漏极区域，所述第二栅电极布置在所述第一有源区域上并且在所述第二方向上延伸，并且所述第二源极和漏极区域布置在所述第一有源区域上并且布置在所述第二栅电极的相对侧处；以及第三晶体管，所述第三晶体管包括所述第一栅电极和第三源极和漏极区域，所述第三源极和漏极区域布置在所述第二有源区域上并且布置在所述第一栅电极的相对侧处。所述半导体器件进一步包括第四晶体管，所述第四晶体管包括第三栅电极和第四源极和漏极区域，所述第三栅电极布置在所述第二有源区域上并在所述第二方向上延伸，并且所述第四源极和漏极区域布置在所述第二有源区域上并且布置在所述第三栅电极的相对侧处。所述第一源极和漏极区域和所述第二源极和漏极区域当中由所述第一晶体管和所述第二晶体管共享的源极或漏极区域被连接至所述第三源极和漏极区域和所述第四源极和漏极区域当中由所述第三晶体管和所述第四晶体管共享的源极或漏极区域，并且所述第二晶体管和所述第四晶体管被配置成接通和断开。
根据示例性实施例，一种半导体器件包括第一有源区域和第二有源区域，所述第一有源区域和所述第二有源区域在第一方向上延伸并且沿着不同于所述第一方向的第二方向布置在基底上；以及第一晶体管，所述第一晶体管包括第一栅电极和第一源极和漏极区域，所述第一栅电极布置在所述第一有源区域和所述第二有源区域上并且在所述第二方向上延伸，并且所述第一源极和漏极区域布置在所述第一有源区域上并且布置在所述第一栅电极的相对侧处。所述半导体器件进一步包括第二晶体管，所述第二晶体管包括第二栅电极和第二源极和漏极区域，所述第二栅电极布置在所述第一有源区域和所述第二有源区域上并且在所述第二方向上延伸，并且所述第二源极和漏极区域布置在所述第一有源区域上并且布置在所述第二栅电极的相对侧处；以及第三晶体管，所述第三晶体管包括所述第一栅电极和第三源极和漏极区域，所述第三源极和漏极区域布置在所述第二有源区域上并且布置在所述第一栅电极的相对侧处。所述半导体器件进一步包括第四晶体管，所述第四晶体管包括所述第二栅电极和第四源极和漏极区域，所述第四源极和漏极区域布置在所述第二有源区域上并且布置在所述第二栅电极的相对侧处。所述第一源极和漏极区域和所述第二源极和漏极区域当中由所述第一晶体管和所述第二晶体管共享的源极或漏极区域被连接至所述第三源极和漏极区域和所述第四源极和漏极区域当中由所述第三晶体管和所述第四晶体管共享的源极或漏极区域。
附图说明
图1是平面图，展示了根据示例性实施例的半导体器件的布局。
图2是根据示例性实施例的在第一操作模式下的半导体器件的电路图。
图3是根据示例性实施例的在第二操作模式下的半导体器件的电路图。
图4是展示了根据示例性实施例的片上系统(SOC)的框图。
图5是展示了图4中所展示的第一和第二静态随机存取存储器(SRAM)之一的框图。
图6是展示了在图4中所展示的对第一SRAM的读操作期间的信号的波形的视图。
图7是展示了在图4中所展示的对第一SRAM的读操作期间的信号的波形的视图。
图8是图5的延迟链电路的详细电路图。
图9是展示了图8中所展示的延迟链电路的布局的一部分的平面图。
图10是图5的延迟链电路的详细电路图。
图11是展示了图10中所展示的延迟链电路的布局的一部分的平面图。
图12是图5的延迟链电路的详细电路图。
图13是图12中所展示的在第一操作模式下的延迟链电路的电路图。
图14是图12中所展示的在第二操作模式下的延迟链电路的电路图。
图15是展示了图12中所展示的延迟链电路的布局的一部分的平面图。
图16是图5中所展示的输入/输出电路的详细电路图。
图17是展示了图16中所展示的驱动电路的布局的一部分的平面图。
图18是图5中所展示的输入/输出电路的详细电路图。
图19是展示了图18中所展示的驱动电路的布局的一部分的平面图。
图20是图5的输入/输出电路的详细电路图。
图21是展示了图20中所展示的驱动电路的布局的一部分的平面图。
具体实施方式
图1是展示了根据示例性实施例的半导体器件的布局的平面图。图2是根据示例性实施例的在第一操作模式下的半导体器件的电路图。图3是根据示例性实施例的在第二操作模式下的半导体器件的电路图。
参照图1，可以在基底Sub上形成有源区域AR。有源区域AR可以包括构成晶体管的源极和漏极区域以及沟道区域。例如，基底Sub可以是硅基底、锗基底或绝缘体上硅(SOI)基底。
可以在有源区域AR上形成第一至第三晶体管TR1至TR3。例如，可以将有源区域AR形成为在第一方向D1上延伸。例如，第一至第三晶体管TR1至TR3中的每一个晶体管可以是PMOS或NMOS场效应晶体管(FET)。在图1中，为了描述方便，假设有源区域AR为NMOS区域，并且第一至第三晶体管TR1至TR3中的每一个晶体管为NMOS FET。
第一至第三晶体管TR1至TR3可以包括被形成为在第二方向D2上延伸的对应栅电极G1至G3，并且第一至第三晶体管TR1至TR3中的每一个晶体管可以包括在有源区域AR上形成的且安排在栅电极中的每一个栅电极的相对侧处的源极和漏极区域，以及沟道区域。如在图1中所展示的，第一至第三晶体管TR1至TR3可以彼此串联连接。也就是说，第一和第二晶体管TR1和TR2可以共享源极或漏极区域，并且第二和第三晶体管TR2和TR3可以共享源极或漏极区域。
可以向第一栅电极G1提供第一输入电压IN1。可以选择性地向第二栅电极G2提供第一输入电压IN1或接地电压VSS。例如，可以通过第一导线M1来提供第一输入电压IN1或接地电压VSS。此外，可以向第三栅电极G3施加第二输入电压IN2。例如，第一和第二输入电压IN1和IN2可以是用于接通第一和第三晶体管TR1和TR3中的每一个晶体管的电压。例如，接地电压VSS可以是不足以接通第二晶体管TR2的电压。尽管解释的是使用接地电压VSS，但是可以使用除了接地电压VSS以外的不足以接通第二晶体管TR2的某个电压。
如在图1和图2中所展示的，可以向第一晶体管TR1的源极或漏极区域施加接地电压VSS，并且可以向第二和第三晶体管TR2和TR3共享的源极或漏极区域施加接地电压VSS。为了施加接地电压VSS，第二导线M2可以被安排成如图1中所展示的方式。然而，用于提供接地电压VSS的导线可以不限于此。
可以通过第三导线M3来输出来自第一和第二晶体管TR1和TR2共享的源极或漏极区域的输出OUT1。此外，可以通过第四导线M4来输出来自第三晶体管TR3的另一个源极或漏极区域的输出OUT2。
因为第二晶体管TR2根据输入到第二栅电极G2的电压(或信号)而选择性地接通或断开，所以第二晶体管TR2的功能可能改变。例如，通过向第二栅电极G2施加接地电压VSS而断开第二晶体管TR2时，第二晶体管TR2可以充当隔离器，在其中，第一和第三晶体管TR1和TR3彼此电绝缘。相反，通过向第二栅电极G2施加第一输入电压IN1而接通第二晶体管TR2时，第二晶体管TR2可以充当用于提高半导体器件的驱动力的驱动器。
例如，图2和图3中所展示的多路复用器MUX可以选择性地用于作为绝缘体和驱动器之一而工作。参照图1和图2，在第一操作模式期间，多路复用器MUX可以选择接地电压VSS作为向第二栅电极G2施加的电压。因此，因为断开了第二晶体管TR2，所以第二晶体管TR2可以充当用于使第一和第二晶体管TR1和TR2彼此电绝缘的隔离器。例如，多路复用器MUX可由单独的控制信号控制。
此外，参照图1和图3，在第二操作模式期间，多路复用器MUX可以选择第一输入电压IN1(例如，电源电压)作为向第二栅电极G2施加的电压。因此，接通了第二晶体管TR2，并且由此第二晶体管TR2可以充当用于提高半导体器件的驱动力的驱动器。在图1、图2和图3的示例性实施例中，通过多路复用器MUX来选择性地执行第一操作模式和第二操作模式。然而，根据示例性实施例，在半导体器件中，可以同时实施用于执行第一操作模式的电路和用于执行第二操作模式的电路。将参照图4而描述这一点。
图4是展示了根据示例性实施例的片上系统(SOC)的框图。参照图4，SOC 100可以包括第一静态随机存取存储器(SRAM)110和第二SRAM 120。
第一SRAM 110和第二SRAM 120可以执行彼此基本上相同的功能。然而，第一SRAM110的大小大于第二SRAM 120的大小。更详细地，连接至第一SRAM 110的感测放大器电路的位线的数量大于连接至第二SRAM 120的感测放大器电路的位线的数量。
例如，如以上所描述的，第一SRAM 110可以包括在参照图1和图2而描述的第一操作模式下执行功能(例如，绝缘层功能)的半导体器件。相反，第二SRAM 120可以包括在参照图1和图3而描述的第二操作模式下执行功能(例如，驱动器功能)的半导体器件。
如此，尽管第一SRAM 110执行与第二SRAM 120相同的功能，但是第一和第二SRAM110和120可以分别基于其大小和用途而执行不同操作模式，由此改善了SRAM的绝缘功能和驱动力。
图5是展示了图4中所展示的第一SRAM 110和第二SRAM 120之一的框图。参照图5，SRAM 200可以包括SRAM单元阵列210、感测放大器电路220、地址(ADDR)解码器230、控制逻辑240和输入/输出(I/O)电路250。
SRAM单元阵列210可以包括连接至多条位线BL和多条字线WL的SRAM单元。可以通过字线和位线访问SRAM单元中的每一个SRAM单元。SRAM单元中的每一个SRAM单元可以基于字线电压而被连接至位线对BL和/BL。SRAM单元中的每一个SRAM单元可以包括锁存电路和接收字线电压作为栅电压的导通晶体管。在感测操作期间，根据存储在锁存电路中的数据而预充电的位线对BL和/BL的电压可能变化。可以通过感测变化的电压来感测数据。
感测放大器电路220可以包括多个感测放大器(S/A)221至22n。位线对BL和/BL可以连接至感测放大器中的每一个感测放大器。在感测操作期间，感测放大器中的每一个感测放大器可以通过感测位线对BL和/BL的电压波动来感测数据。
地址解码器230可以对从外部设备接收的地址ADDR进行解码，以便选择多条位线WL中的任何一条位线或其任何组合。
控制逻辑240可以控制对SRAM 200的整体操作。例如，控制逻辑240可以向感测放大器电路220发送从输入/输出电路250接收的感测放大器使能信号SAE。例如，控制逻辑240可以包括延迟链电路242，所述延迟链电路242将从输入/输出电路250接收的感测放大器使能信号IN_SAE延迟，以便输出延迟的感测放大器使能信号OUT_SAE。
输入/输出电路250可以与外部设备(例如，控制器)交换输入/输出(I/O)数据(例如，写数据或读数据)。输入/输出电路250可以向地址解码器230发送从外部设备接收的地址。输入/输出电路250可以向控制逻辑240发送从外部设备接收的感测放大器使能信号SAE。
参照图5，在对SRAM 200的读操作期间，SRAM单元阵列210的字线WL可由地址解码器230激活，并且可以基于存储在SRAM单元中的数据来对位线对BL和/BL之一进行放电。此后，当感测放大器电路220由感测放大器使能信号SAE激活时，位线对BL和/BL之间的电压差可由感测放大器电路220放大。也就是说，在SRAM单元阵列210的字线WL被激活的时间点与通过感测放大器使能信号SAE激活感测放大器电路220的时间点之间存在足够的间期。此后，此间期可以被称为“WL至SAE间期”。
图6是展示了在图4中所展示的对第一SRAM 110的读操作期间的信号的波形的视图。图7是展示了在图4中所展示的对第二SRAM 120的读操作期间的信号的波形的视图。参照图6和图7，对位线BL的放电开始于开始对字线WL的激活的时间点t1。此外，在对字线WL的激活结束的时间点处激活感测放大器使能信号SAE。也就是说，在位线BL被充分放电的时间点t2处激活感测放大器使能信号SAE。
将参照图4、图5和图6而描述对第一SRAM 110的读操作。在具有相对大的大小的第一SRAM 110中，WL至SAE间期t1至t3可能相对较长。更详细地，WL至SAE间期可能随着连接至位线对BL和/BL(所述位线对连接至感测放大器电路220的感测放大器S/A中的每一个感测放大器)的SRAM单元的数量增大而变得更长。原因是在对SRAM 200的读操作期间使用相对长的时间来对SRAM单元进行放电。为了执行此功能，使用延迟链电路242来增大感测放大器使能信号SAE的延迟量。
将参照图4、图5和图7而描述对第二SRAM 120的读操作。在具有相对小的大小的第二SRAM 120中，WL至SAE间期t1至t3可能相对很短。更详细地，WL至SAE间期可能随着连接至位线对BL和/BL(所述位线对连接至感测放大器电路220的感测放大器S/A中的每一个感测放大器)的SRAM单元的数量减小而变得更短。原因是在对SRAM 200的读操作期间使用相对短的时间来对SRAM单元进行放电。为了执行此功能，使用延迟链电路242来减小感测放大器使能信号SAE的延迟量。
如以上所描述的，WL至SAE间期可能根据SRAM的配置(例如，连接至位线的SRAM单元的数量)而变化。相应地，参照图1至图3而描述的半导体器件可以用于实施考虑SRAM的配置而调整WL至SAE间期的延迟链电路242。将参照图8至图15而更加详细地描述这一点。
图8是图5的延迟链电路242的详细电路图。例如，在图8中所展示的延迟链电路300可以是图4中所展示的具有相对大的大小的第一SRAM 110。为了帮助理解，将参照图5、图6和图8而描述示例性实施例。
延迟链电路300可以包括延迟链块310和隔离电路320。延迟链块310可以包括彼此串联连接的多个反相器311至314。在示例性实施例中，延迟链块310包括四个反相器。然而，示例性实施例可以不限于此。隔离电路320可以包括多个隔离器321至324。同样，在示例性实施例中，隔离电路320包括四个隔离器。然而，示例性实施例可以不限于此。
延迟链块310可以接收用于输出延迟的输入信号的输入信号。例如，延迟链块310可以从输入/输出电路250处接收感测放大器使能信号IN_SAE，以便输出延迟的感测放大器使能信号OUT_SAE。例如，可以通过延迟链块310来将感测放大器使能信号IN_SAE延迟t2–t1。例如，可以使用PMOS晶体管和NMOS晶体管来实施构成延迟链块310的反相器中的每一个反相器。然而，延迟链块310的配置可以不限于此。
可以使用PMOS晶体管和NMOS晶体管来实施构成隔离电路320的隔离器中的每一个隔离器。例如，隔离器可以分别连接至反相器。例如，第一隔离器321的输出端子可以连接至第一反相器311的输出端子。第二隔离器322的输出端子可以连接至第二反相器312的输出端子。还可以采用与第一和第二隔离器的输出端子类似的方式来分别连接第三和第四隔离器323和324的输出端子。
可以向构成隔离电路320的PMOS晶体管中的每一个晶体管的一端施加电源电压VDD，并且可以向构成隔离电路320的NMOS晶体管中的每一个晶体管的一端施加接地电压VSS。此外，可以向构成隔离电路320的PMOS晶体管中的每一个晶体管的栅极端子施加电源电压VDD，并且可以向构成隔离电路320的NMOS晶体管中的每一个晶体管的栅极端子施加接地电压VSS。因此，可以断开构成隔离电路320的PMOS和NMOS晶体管，并且由此隔离电路320可以使延迟链块310与邻近延迟链块310的其他电路电绝缘。
图9是展示了图8中所展示的延迟链电路300的布局的一部分的平面图。在示例性实施例中，图9中展示了延迟链电路300的第一反相器311和第一隔离器321的布局。
为了帮助理解，参照图8和图9，可以在基底上形成第一有源区域AR1和第二有源区域AR2。例如，第一有源区域AR1和第二有源区域AR2可以在第一方向D1上延伸并且可以沿着垂直于第一方向D1的第二方向D2安排。第一和第二有源区域AR1和AR2中的每一个有源区域可以包括用于形成对应晶体管的源极和漏极区域以及沟道区域。例如，基底Sub可以是硅基底、锗基底或绝缘体上硅(SOI)基底。
可以在第一有源区域AR1上形成第一和第二晶体管TR1和TR2。例如，第一和第二晶体管TR1和TR2中的每一个晶体管都可以是PMOS FET。
第一和第二晶体管TR1和TR2可以包括被形成为在第二方向D2上延伸的对应栅电极G1和G2，并且第一和第二晶体管TR1和TR2中的每一个晶体管可以包括在第一有源区域AR1上形成的且安排在栅电极G1和G2中的每一个栅电极的相对侧处的源极和漏极区域，以及沟道区域。如在图9中所展示的，第一和第二晶体管TR1和TR2可以彼此串联连接。也就是说，第一和第二晶体管TR1和TR2可以共享源极或漏极区域。
可以在第二有源区域AR2上形成第三和第四晶体管TR3和TR4。例如，第三和第四晶体管TR3和TR4中的每一个晶体管都可以是NMOS FET。
第三和第四晶体管TR3和TR4可以包括被形成为在第二方向D2上延伸的对应栅电极G1和G3，并且第三和第四晶体管TR3和TR4中的每一个晶体管可以包括在第二有源区域AR2上形成的且安排在栅电极G1和G3中的每一个栅电极的相对侧处的源极和漏极区域，以及沟道区域。也就是说，第二和第四晶体管TR2和TR4可以不共享栅电极(例如，第二栅电极G2)。如在图9中所展示的，第三至第四晶体管TR3至TR4可以彼此串联连接。也就是说，第三和第四晶体管TR3和TR4可以共享源极或漏极区域。
可以向第一栅电极G1施加感测放大器使能信号IN_SAE。可以向第二栅电极G2施加电源电压VDD。此外，可以向第三栅电极G3施加接地电压VSS。例如，可以通过第一导线M1向第一栅电极G1施加感测放大器使能信号IN_SAE。例如，可以通过第二导线M2向第二栅电极G2施加电源电压VDD。例如，可以通过第三导线M3向第三栅电极G3施加接地电压VSS。例如，接地电压VSS可以是可以是不足以接通第三晶体管TR3的电压。然而，可以使用除了接地电压VSS以外的不足以接通第三晶体管TR3的某个电压。
可以向第一晶体管TR1的源极或漏极区域施加电源电压VDD，并且可以向第二晶体管TR2的源极或漏极区域施加电源电压VDD。可以向第三晶体管TR3的源极或漏极区域施加接地电压VSS，并且可以向第四晶体管TR4的源极或漏极区域施加接地电压VSS。
例如，可以通过第二导线M2向第一和第二晶体管TR1和TR2施加电源电压VDD。例如，可以通过第三导线M3向第三和第四晶体管TR3和TR4施加接地电压VSS。然而，用于施加电源电压VDD和接地电压VSS的配置不限于此。
可以通过第四导线M4来输出来自第一和第二晶体管TR1和TR2共享的源极或漏极区域的输出信号OUT_SAE。可以通过第四导线M4来输出来自第三和第四晶体管TR3和TR4共享的源极或漏极区域的输出信号OUT_SAE。然而，在示例性实施例中，包括第二和第四晶体管TR2和TR4的第一隔离器321可以保持在断开状态。相应地，通过第四导线M4来输出的信号可以是从包括第一和第三晶体管TR1和TR3的第一反相器311输出的信号。
根据参照图9而描述的布局和偏置条件，包括第二和第四晶体管TR2和TR4的第一隔离器321可以使第一反相器311与另一个器件电绝缘。例如，第一隔离器321可以使第一反相器311与包括第四栅电极G4的晶体管电绝缘。
通过恰当地放置图9中所展示的布局可以将延迟链电路300实现为如图8中所展示。因为第一反相器311和第一隔离器321的输出被用作第二反相器312的输入，所以可以使用针对这种配置的合适导线，并且在此将不再重复其详细描述。
根据通过使用图9中所展示的布局实现的延迟链电路300，不需要放置单独的器件用于电隔离，并且不需要增加栅电极之间的距离。通过使用布局放置并调整偏置条件可以实现绝缘器件，由此提高区域效率和绝缘性能。
图10是图5的延迟链电路242的详细电路图。例如，在图10中所展示的延迟链电路400可以是图4中所展示的具有相对小的大小的第二SRAM120。为了帮助理解，将参照图5、图7和图10来描述示例性实施例。
延迟链电路400可以包括延迟链块410和驱动电路420。延迟链块410可以包括彼此串联连接的多个反相器411至414。在示例性实施例中，延迟链块410包括四个反相器。然而，示例性实施例不限于此。驱动电路420可以包括多个驱动器421至424。同样，在示例性实施例中，驱动电路420包括四个驱动器。然而，示例性实施例不限于此。
延迟链块410可以接收用于输出延迟的输入信号的输入信号。例如，延迟链块410可以接收感测放大器使能信号IN_SAE，以便输出延迟的感测放大器使能信号OUT_SAE。例如，可以通过延迟链块410来将感测放大器使能信号IN_SAE延迟(t2–t1)。然而，延迟链块410的延迟时间可以短于延迟链块310的延迟时间(参照图8)。例如，可以使用PMOS晶体管和NMOS晶体管来实现构成延迟链块410的反相器中的每一个反相器。
可以使用PMOS晶体管和NMOS晶体管来实现构成驱动电路420的驱动器中的每一个驱动器。例如，驱动器可以分别并联连接至反相器。例如，第一驱动器421的输入和输出端子可以分别连接至第一反相器411的输入和输出端子。还可以采用与第一驱动器411的那些输入和输出端子类似的方式来连接第二至第四驱动器422至424的输入和输出端子。
可以向构成驱动电路420的反相器的输入端子施加电源电压VDD。因此，驱动电路420可以提高延迟链块410的驱动能力。也就是说，延迟链块410的延迟时间可以变得相对较短。
图11是展示了图10中所展示的延迟链电路400的布局的一部分的平面图。在示例性实施例中，图11中展示了延迟链电路400的第一反相器411和第一隔离器421的布局。
为了帮助理解，参照图10和图11，可以在基底上形成第一和第二有源区域AR1和AR2。第一和第二有源区域AR1和AR2中的每一个有源区域可以包括用于形成晶体管的源极和漏极区域以及沟道区域。例如，基底Sub可以是硅基底、锗基底或绝缘体上硅(SOI)基底。
可以在第一有源区域AR1上形成第一和第二晶体管TR1和TR2。例如，第一和第二晶体管TR1和TR2中的每一个晶体管都可以是PMOS FET。
第一和第二晶体管TR1和TR2可以包括被形成为在第二方向D2上延伸的对应栅电极G1和G2，并且第一和第二晶体管TR1和TR2中的每一个晶体管可以包括在第一有源区域AR1上形成的且安排在栅电极G1和G2中的每一个栅电极的相对侧处的源极和漏极区域，以及沟道区域。如在图11中所展示的，第一和第二晶体管TR1和TR2可以彼此串联连接。也就是说，第一和第二晶体管TR1和TR2可以共享源极或漏极区域。
可以在第二有源区域AR2上形成第三和第四晶体管TR3和TR4。例如，第三和第四晶体管TR3和TR4中的每一个晶体管都可以是NMOS FET。
第三和第四晶体管TR3和TR4可以包括被形成为在第二方向D2上延伸的对应栅电极G1和G2，并且第三和第四晶体管TR3和TR4中的每一个晶体管可以包括在第二有源区域AR2上形成的且安排在栅电极G1和G2中的每一个栅电极的相对侧处的源极和漏极区域，以及沟道区域。如在图11中所展示的，第三和第四晶体管TR3至TR4可以彼此串联连接。也就是说，第三晶体管TR3可以与第一晶体管TR1共享栅电极G1，并且第四晶体管TR4可以与第二晶体管TR2共享栅电极G2。此外，第三和第四晶体管TR3和TR4可以共享源极或漏极区域。
可以向第一和第二栅电极G1和G2施加感测放大器使能信号IN_SAE。例如，可以通过第一导线M1向第一和第二栅电极G1和G2施加感测放大器使能信号IN_SAE。
可以向第一晶体管TR1的源极或漏极区域施加电源电压VDD，并且可以向第二晶体管TR2的源极或漏极区域施加电源电压VDD。可以向第三晶体管TR3的源极或漏极区域施加接地电压VSS，并且可以向第四晶体管TR4的源极或漏极区域施加接地电压VSS。
例如，可以通过第二导线M2向第一和第二晶体管TR1和TR2施加电源电压VDD。例如，可以通过第三导线M3向第三和第四晶体管TR3和TR4施加接地电压VSS。然而，用于施加电源电压VDD和接地电压VSS的配置不限于此。
可以通过第四导线M4来输出来自第一和第二晶体管TR1和TR2共享的源极或漏极区域的输出信号OUT_SAE。可以通过第四导线M4来输出来自第三和第四晶体管TR3和TR4共享的源极或漏极区域的输出信号OUT_SAE。
根据参照图11描述的布局和偏置条件，包括第二和第四晶体管TR2和TR4的第一驱动器421可以提高第一反相器411的驱动能力。也就是说，延迟链块410的延迟时间可以短于延迟链块310的延迟时间(参照图8)。
通过恰当地放置图11中所展示的布局可以将延迟链电路400实现为如图10中所展示。因为第一反相器411和第一驱动器421的输出被用作第二反相器412的输入，所以可以使用针对这种配置的合适导线。因此，在此将不再重复其详细描述。
如上所述，从图9和图11中理解的是，上述执行不同功能的半导体器件具有类似的布局。也就是说，图9的隔离电路320可以使延迟链块310与另一个器件电绝缘，并且图11的驱动电路420可以减小延迟链块410的延迟时间(即，WL至SAE间期)。可以根据偏置条件以及第二和第四晶体管TR2和TR4是否共享栅电极来确定图9的隔离器320与图11的驱动电路420之间的差异。
根据参照图8至图11描述的示例性实施例，区别地影响延迟链块310和410的器件可以通过使用基本上相同的布局但仅区别地调整偏置条件来实现。因此，可以根据SRAM的配置选择性地使用提高了区域效率、绝缘性能或驱动能力的器件。
图12是图5的延迟链电路242的详细电路图。例如，在图12中所展示的延迟链电路500可以是图4中所展示的第一和第二SRAM 110和120之一。为了帮助理解，将参照图5、图6、图7和图12来描述示例性实施例。
延迟链电路500可以包括延迟链块510、辅助块520和多路复用电路530。延迟链块510可以包括彼此串联连接的多个反相器511至514。在示例性实施例中，延迟链块510包括四个反相器。然而，示例性实施例不限于此。辅助块520可以包括第一至第四辅助块521至524。同样，在示例性实施例中，延迟链电路500包括四个辅助块。然而，示例性实施例不限于此。
延迟链块510可以接收用于输出延迟的输入信号的输入信号。例如，延迟链块510可以接收感测放大器使能信号IN_SAE，以便输出延迟的感测放大器使能信号OUT_SAE。例如，可以通过延迟链块510来将感测放大器使能信号IN_SAE延迟(t2–t1)。例如，可以使用PMOS晶体管和NMOS晶体管来实现构成延迟链块510的反相器中的每一个反相器。
第一至第四辅助块521至524中的每个辅助块可以包括彼此串联连接的PMOS晶体管和NMOS晶体管。可以向PMOS晶体管的一端施加电源电压VDD，并且可以向NMOS晶体管的一端施加接地电压VSS。此外，PMOS晶体管与NMOS晶体管之间的输出端可以连接至对应于其的第一反相器511的输出端。
第一多路复用器MUX1可以连接至构成第一至第四辅助块521至524的PMOS晶体管的栅电极。此外，第二多路复用器MUX2可以连接至构成第一至第四辅助块521至524的NMOS晶体管的栅电极。第一多路复用器MUX1可以在外部设备的控制下选择感测放大器使能信号IN_SAE和电源电压VDD之一。此外，第二多路复用器MUX2可以在外部设备的控制下选择感测放大器使能信号IN_SAE和接地电压VSS之一。
图13是图12中所展示的在第一操作模式下的延迟链电路500的电路图。在第一操作模式期间，第一多路复用器MUX1可以基于控制信号CTRL从感测放大器使能信号IN_SAE和电源电压VDD当中选择电源电压VDD。此外，在第一操作模式期间，第二多路复用器MUX2可以基于控制信号CTRL从感测放大器使能信号IN_SAE和接地电压VSS当中选择接地电压VSS。在这种情况下，构成辅助块520的晶体管可以被断开，并且因此辅助块520可以使延迟链块510与另一个器件电绝缘。这个电绝缘功能可以类似于参照图8所描述的，并因此重复的描述将在此不再复述。
图14是图12中所展示的在第二操作模式下的延迟链电路500的电路图。在第二操作模式期间，第一多路复用器MUX1可以基于控制信号CTRL从感测放大器使能信号IN_SAE和电源电压VDD当中选择感测放大器使能信号IN_SAE。此外，在第二操作模式期间，第二多路复用器MUX2可以基于控制信号CTRL从感测放大器使能信号IN_SAE和接地电压VSS当中选择感测放大器使能信号IN_SAE。在这种情况下，构成辅助块520的晶体管可以被接通，并且因此辅助块520可以充当提高延迟链块510的驱动能力的驱动器。这个驱动器功能可以类似于参照图10所描述的，并因此重复的描述将在此不再复述。
根据上述内容，可以根据来自外部设备的控制信号选择操作模式。例如，为了维持SRAM的WL至SAE间期较长，延迟链电路500可以基于控制信号CTRL进入第一操作模式。在这种情况下，辅助块520可以作为绝缘电路操作；SRAM的WL至SAE间期可能受延迟链电路510影响。相反，为了维持SRAM的WL至SAE间期较短，延迟链电路500可以基于控制信号CTRL进入第一操作模式。在这种情况下，因为辅助块520作为绝缘电路操作；所以SRAM的WL至SAE间期可能由于通过辅助块520增加了驱动能力而被减小。
图15是展示了图12中所展示的延迟链电路500的布局的一部分的平面图。在示例性实施例中，图15中展示了延迟链电路500的第一反相器511和第一辅助块521的布局。
为了帮助理解，参照图12和图15，可以在基底上形成第一和第二有源区域AR1和AR2。第一和第二有源区域AR1和AR2中的每一个有源区域可以包括用于形成晶体管的源极和漏极区域以及沟道区域。例如，基底Sub可以是硅基底、锗基底或绝缘体上硅(SOI)基底。
可以在第一有源区域AR1上形成第一和第二晶体管TR1和TR2。例如，第一和第二晶体管TR1和TR2中的每一个晶体管都可以是PMOS FET。
第一和第二晶体管TR1和TR2可以包括被形成为在第二方向D2上延伸的对应栅电极G1和G2，并且第一和第二晶体管TR1和TR2中的每一个晶体管可以包括在第一有源区域AR1上形成的且安排在栅电极G1和G2中的每一个栅电极的相对侧处的源极和漏极区域，以及沟道区域。如在图15中所展示的，第一至第二晶体管TR1至TR2可以彼此串联连接。也就是说，第一和第二晶体管TR1和TR2可以共享源极或漏极区域。
可以在第二有源区域AR2上形成第三和第四晶体管TR3和TR4。例如，第三和第四晶体管TR3和TR4中的每一个晶体管都可以是NMOS FET。
第三和第四晶体管TR3和TR4可以包括被形成为在第二方向D2上延伸的对应栅电极G1和G3，并且第三和第四晶体管TR3和TR4中的每一个晶体管可以包括在第二有源区域AR2上形成的且安排在栅电极G1和G3中的每一个栅电极的相对侧处的源极和漏极区域，以及沟道区域。如在图15中所展示的，第三至第四晶体管TR3至TR4可以彼此串联连接。也就是说，第四晶体管TR4可以与第二晶体管TR2不共享栅电极。此外，第三和第四晶体管TR3和TR4可以共享源极或漏极区域。
可以向第一栅电极G1施加感测放大器使能信号IN_SAE。例如，可以通过第一导线M1向第一栅电极G1施加感测放大器使能信号IN_SAE。
可以向第二栅电极G2选择性地施加感测放大器使能信号IN_SAE或电源电压VDD。例如，第一多路复用器MUX1可以基于来自外部设备的控制信号向第二栅电极G2选择性地施加电源电压VDD。例如，可以通过第二导线M2向第二栅电极G2施加感测放大器使能信号IN_SAE或电源电压VDD。
可以向第一晶体管TR1的源极或漏极区域施加电源电压VDD，并且可以向第二晶体管TR2的源极或漏极区域施加电源电压VDD。可以向第三晶体管TR3的源极或漏极区域施加接地电压VSS，并且可以向第四晶体管TR4的源极或漏极区域施加接地电压VSS。
例如，可以通过第三导线M3向第一和第二晶体管TR1和TR2施加电源电压VDD。例如，可以通过第四导线M4向第三和第四晶体管TR3和TR4施加接地电压VSS。然而，用于施加电源电压VDD和接地电压VSS的配置不限于此。
可以通过第五导线M5来输出来自第一和第二晶体管TR1和TR2共享的源极或漏极区域的输出信号OUT_SAE。此外，可以通过第五导线M5来输出来自第三和第四晶体管TR3和TR4共享的源极或漏极区域的输出信号OUT_SAE。然而，当延迟链电路500在第一操作模式下操作时，辅助块520可以作为隔离电路操作。因此，可能缺少来自第二和第四晶体管TR2和TR4的输出。
可以根据参照图13描述的布局和偏置条件选择辅助块520的功能。例如，当延迟链电路500在第一操作模式下操作时，可以向第二导线M2施加电源电压VDD，并且可以向第六导线M6施加接地电压VSS。因此，包括第二晶体管TR2和第四晶体管TR4的辅助块521可以使包括第一晶体管TR1和第三晶体管TR3的第一反相器311与另一个器件电绝缘。
相比而言，当延迟链电路500在第二操作模式下操作时，可以向第二导线M2施加感测放大器使能信号IN_SAE，并且可以向第六导线M6施加感测放大器使能信号IN_SAE。因此，包括第二和第四晶体管TR2和TR4的辅助块521可以作为提高了包括第一和第三晶体管TR1和TR3的第一反相器511的驱动能力的驱动器而电性地操作。
可以根据SRAM的配置(例如，连接至位线对BL和/BL的SRAM的数量)来选择延迟链电路500的操作模式，由此提高SRAM的区域效率、绝缘性能或驱动能力。此外，可以增强SRAM的可靠性。
如上所述，描述了基于操作模式调整SRAM的WL至SAE间期的半导体器件的布局。然而，基于操作模式执行不同功能的半导体器件还可以用作用于驱动负载的驱动电路。例如，图5中所展示的输入/输出电路250可以是驱动电路，将参照图16至图21对其进行更详细的描述。
图16是展示图5中所展示的输入/输出电路250的电路图。例如，在图16中所展示的输入/输出电路600可以是图4中所展示的第二SRAM 120的输入/输出电路。也就是说，当负载数量相对较小时(即，当SRAM的大小相对较小时)可以使用图16中所展示的输入/输出电路600。
输入/输出电路600可以包括驱动电路610和负载电路620。驱动电路610可以包括反相器611和隔离器613。负载电路620可以包括多个负载621至62n。例如，接收输入信号IN的驱动电路610可以输出输出信号OUT。此外，连接至负载电路620的负载中的每一个负载可以由输出信号OUT驱动以输出数据。
隔离器613可以包括PMOS晶体管和NMOS晶体管。可以向PMOS晶体管的一端施加电源电压VDD，并且可以向NMOS晶体管的一端施加接地电压VSS。可以向PMOS晶体管的栅极端子施加电源电压VDD，并且可以向NMOS晶体管的栅极端子施加接地电压VSS。因此，可以断开构成隔离电路613的晶体管，并且因此隔离电路613可以将反相器611与邻近反相器611的其他电路电绝缘。
图17是展示了图16中所展示的延迟链电路610的布局的一部分的平面图。为了帮助理解，参照图16和图17，可以在基底上形成第一和第二有源区域AR1和AR2。第一和第二有源区域AR1和AR2中的每一个有源区域可以包括用于形成晶体管的源极和漏极区域以及沟道区域。例如，基底Sub可以是硅基底、锗基底或绝缘体上硅(SOI)基底。
可以在第一有源区域AR1上形成第一和第二晶体管TR1和TR2。例如，第一和第二晶体管TR1和TR2中的每一个晶体管都可以是PMOS FET。
第一和第二晶体管TR1和TR2可以包括被形成为在第二方向D2上延伸的对应栅电极G1和G2，并且第一和第二晶体管TR1和TR2中的每一个晶体管可以包括在第一有源区域AR1上形成的且安排在栅电极中的每一个栅电极的相对侧处的源极和漏极区域，以及沟道区域。如在图17中所展示的，第一至第二晶体管TR1至TR2可以彼此串联连接。也就是说，第一和第二晶体管TR1和TR2可以共享源极或漏极区域。
可以在第二有源区域AR2上形成第三和第四晶体管TR3和TR4。例如，第三和第四晶体管TR3和TR4中的每一个晶体管都可以是NMOS FET。
第三和第四晶体管TR3和TR4可以包括被形成为在第二方向D2上延伸的对应栅电极G1和G3，并且第三和第四晶体管TR3和TR4中的每一个晶体管可以包括在第二有源区域AR2上形成的且安排在栅电极G1和G3中的每一个栅电极的相对侧处的源极和漏极区域，以及沟道区域。也就是说，第二和第四晶体管TR2和TR4可以不共享栅电极。如在图17中所展示的，第三至第四晶体管TR3至TR4可以彼此串联连接。也就是说，第三和第四晶体管TR3和TR4可以共享源极或漏极区域。
可以向第一栅电极G1提供输入电压IN。可以向第二栅电极G2施加电源电压VDD。此外，可以向第三栅电极G3施加接地电压VSS。例如，可以通过第一导线M1向第一栅电极G1施加输入信号IN。例如，可以通过第二导线M2向第二栅电极G2施加电源电压VDD。例如，可以通过第三导线M3向第三栅电极G3施加接地电压VSS。
可以向第一晶体管TR1的源极或漏极区域施加电源电压VDD，并且可以向第二晶体管TR2的源极或漏极区域施加电源电压VDD。可以向第三晶体管TR3的源极或漏极区域施加接地电压VSS，并且可以向第四晶体管TR4的源极或漏极区域施加接地电压VSS。
例如，可以通过第二导线M2向第一和第二晶体管TR1和TR2施加电源电压VDD。例如，可以通过第三导线M3向第三和第四晶体管TR3和TR4施加接地电压VSS。然而，用于施加电源电压VDD和接地电压VSS的配置不限于此。
可以通过第四导线M4来输出来自第一和第二晶体管TR1和TR2共享的源极或漏极区域的输出信号OUT。此外，可以通过第四导线M4来输出来自第三和第四晶体管TR3和TR4共享的源极或漏极区域的输出信号OUT_SAE。然而，在示例性实施例中，包括第二晶体管TR2和第四晶体管TR4的隔离器613可以保持在断开状态。相应地，通过第四导线M4来输出的信号可以是从包括第一晶体管TR1和第三晶体管TR3的反相器611输出的信号。
根据参照图17描述的布局和偏置条件，包括第二晶体管TR2和第四晶体管TR4的隔离器613可以将反相器611与另一个器件电绝缘。例如，隔离器613可以将反相器611与包括第四栅电极G4的晶体管电绝缘。
图18是展示图5中所展示的输入/输出电路250的电路图。例如，在图18中所展示的输入/输出电路700可以是图4中所展示的第一SRAM 110的输入/输出电路。也就是说，当负载数量相对较大时(即，当SRAM的大小相对较大时)可以使用图18中所展示的输入/输出电路700。
输入/输出电路700可以包括驱动电路710和负载电路720。驱动电路710可以包括反相器711和驱动器713。负载电路720可以包括多个负载721至72n。例如，图18中所展示的负载721至72n的数量可以大于图16中所展示的负载621至62n的数量。
驱动器713可以包括PMOS晶体管和NMOS晶体管。可以向PMOS晶体管的一端施加电源电压VDD，并且可以向NMOS晶体管的一端施加接地电压VSS。可以向PMOS晶体管的栅极端子和NMOS晶体管的栅极端子施加输入信号IN。因此，驱动器713可以提高驱动电路710的驱动能力。另一方面，即使负载721至72n的数量相对较大，仍有可能保护驱动能力足以驱动负载721至72n。
图19是展示了图18中所展示的延迟链电路710的布局的一部分的平面图。为了帮助理解，参照图18和图19，可以在基底上形成第一和第二有源区域AR1和AR2。第一和第二有源区域AR1和AR2中的每一个有源区域可以包括用于形成晶体管的源极和漏极区域以及沟道区域。例如，基底Sub可以是硅基底、锗基底或绝缘体上硅(SOI)基底。
可以在第一有源区域AR1上形成第一和第二晶体管TR1和TR2。例如，第一和第二晶体管TR1和TR2中的每一个晶体管都可以是PMOS FET。
第一和第二晶体管TR1和TR2可以包括被形成为在第二方向D2上延伸的对应栅电极G1和G2，并且第一和第二晶体管TR1和TR2中的每一个晶体管可以包括在第一有源区域AR1上形成的且安排在栅电极G1和G2中的每一个栅电极的相对侧处的源极和漏极区域，以及沟道区域。如在图17中所展示的，第一至第二晶体管TR1至TR2可以彼此串联连接。也就是说，第一和第二晶体管TR1和TR2可以共享源极或漏极区域。
可以在第二有源区域AR2上形成第三和第四晶体管TR3和TR4。例如，第三和第四晶体管TR3和TR4中的每一个晶体管都可以是NMOS FET。
第三和第四晶体管TR3和TR4可以包括被形成为在第二方向D2上延伸的对应栅电极G1和G2，并且第三和第四晶体管TR3和TR4中的每一个晶体管可以包括在第二有源区域AR2上形成的且安排在栅电极G1和G2中的每一个栅电极的相对侧处的源极和漏极区域，以及沟道区域。如在图19中所展示的，第三至第四晶体管TR3至TR4可以彼此串联连接。也就是说，第三和第四晶体管TR3和TR4可以共享源极或漏极区域。
可以向第一和第二栅电极G1和G2施加输入信号IN。可以向第二栅电极G2施加电源电压VDD。例如，可以通过第一导线M1向第一和第二栅电极G1和G2施加输入信号IN。
可以向第一晶体管TR1的源极或漏极区域施加电源电压VDD，并且可以向第二晶体管TR2的源极或漏极区域施加电源电压VDD。可以向第三晶体管TR3的源极或漏极区域施加接地电压VSS，并且可以向第四晶体管TR4的源极或漏极区域施加接地电压VSS。
例如，可以通过第二导线M2向第一和第二晶体管TR1和TR2施加电源电压VDD。例如，可以通过第三导线M3向第三和第四晶体管TR3和TR4施加接地电压VSS。然而，用于施加电源电压VDD和接地电压VSS的配置不限于此。
可以通过第四导线M4来输出来自第一和第二晶体管TR1和TR2共享的源极或漏极区域的输出信号OUT。此外，可以通过第四导线M4来输出来自第三和第四晶体管TR3和TR4共享的源极或漏极区域的输出信号OUT_SAE。
根据参照图19描述的布局和偏置条件，包括第二和第四晶体管TR2和TR4的驱动器713可以提高驱动电路710的驱动能力。
如上所述，参照图17和图19描述了执行不同功能的半导体器件，但应理解的是，其布局彼此类似。也就是说，图17的隔离器613可以将反相器711与另一个器件电绝缘，并且图19的驱动器713可以提高驱动电路710的驱动能力。图17的隔离器613与图19的驱动器713之间的差异可以在偏置条件以及第二和第四晶体管TR2和TR4是否共享栅电极方面彼此不同。
根据参照图16至图19展示的示例性实施例，对驱动电路710具有不同影响的器件可以通过使用基本上相同的布局但仅区别地调整偏置条件来实现。因此，可以根据SRAM的配置选择性地使用提高了区域效率、绝缘性能或驱动能力的器件。
图20是图5的输入/输出电路250的详细电路图。例如，在图20中所展示的输入/输出电路800可以是图4中所展示的第一SRAM 110和第二SRAM120之一。输入/输出电路800可以包括驱动电路810、负载电路820和多路复用电路830。
驱动电路810可以包括反相器811和辅助电路813。负载电路820可以包括多个负载821至82n。驱动电路810可以接收输入信号IN，以输出输出信号OUT。驱动电路810的反相器811和辅助电路813可以具有其彼此连接的输出端子。
可以向PMOS晶体管的一端施加电源电压VDD，并且可以向NMOS晶体管的一端施加接地电压VSS。辅助电路813的PMOS晶体管的栅极端子可以连接至第一多路复用器MUX1的输出端子，并且辅助电路813的NMOS晶体管的栅极端子可以连接至第二多路复用器MUX2的输出端子。
第一多路复用器MUX1可以基于来自外部设备的控制信号CTRL选择输入信号IN和电源电压VDD之一。此外，第二多路复用器MUX2可以基于来自外部设备的控制信号CTRL选择输入信号IN和接地电压VSS之一。
例如，在第一操作模式期间，第一多路复用器MUX1可以在控制信号CTRL的控制下选择电源电压VDD，并且第二多路复用器MUX2可以在控制信号CTRL的控制下选择接地电压VSS。因此，辅助电路813可以作为将反相器811与另一个器件电绝缘的隔离器来操作。因为辅助电路813作为隔离器操作，所以驱动电路810最初具有的驱动能力可以如其所应被维持。相应地，输入/输出电路800在第一操作模式下的操作可以相对适合第二SRAM120(参照图4)。
相比而言，在第二操作模式期间，第一和第二多路复用器MUX1和MUX2可以在控制信号CTRL下选择输入信号IN。因此，辅助电路813可以作为提高驱动电路810的驱动能力的驱动器来操作。因为辅助电路813作为驱动器操作，所以驱动电路810最初具有的驱动能力可以被提高。相应地，输入/输出电路800在第二操作模式下的操作可以相对适合第一SRAM110(参照图4)。
图21是展示了图20中所展示的输入/输出电路800的布局的一部分的平面图。在示例性实施例中，图21中展示了输入/输出电路800的反相器811和辅助电路813的布局。
为了帮助理解，参照图20和图21，可以在基底上形成第一和第二有源区域AR1和AR2。第一和第二有源区域AR1和AR2中的每一个有源区域可以包括用于形成晶体管的源极和漏极区域以及沟道区域。例如，基底Sub可以是硅基底、锗基底或绝缘体上硅(SOI)基底。
可以在第一有源区域AR1上形成第一和第二晶体管TR1和TR2。例如，第一和第二晶体管TR1和TR2中的每一个晶体管都可以是PMOS FET。
第一和第二晶体管TR1和TR2可以包括被形成为在第二方向D2上延伸的对应栅电极G1和G2，并且第一和第二晶体管TR1和TR2中的每一个晶体管可以包括在第一有源区域AR1上形成的且安排在栅电极中的每一个栅电极的相对侧处的源极和漏极区域，以及沟道区域。如在图21中所展示的，第一至第二晶体管TR1至TR2可以彼此串联连接。也就是说，第一和第二晶体管TR1和TR2可以共享源极或漏极区域。
可以在第二有源区域AR2上形成第三和第四晶体管TR3和TR4。例如，第三和第四晶体管TR3和TR4中的每一个晶体管都可以是NMOS FET。
第三和第四晶体管TR3和TR4可以包括被形成为在第二方向D2上延伸的对应栅电极G1和G3，并且第三和第四晶体管TR3和TR4中的每一个晶体管可以包括在第二有源区域AR2上形成的且安排在栅电极中的每一个栅电极的相对侧处的源极和漏极区域，以及沟道区域。如在图21中所展示的，第三至第四晶体管TR3至TR4可以彼此串联连接。也就是说，第四晶体管TR4可以与第二晶体管TR2不共享栅电极。此外，第三和第四晶体管TR3和TR4可以共享源极或漏极区域。
可以向第一栅电极G1提供输入电压IN。例如，可以通过第一导线M1向第一栅电极G1施加输入信号IN。
可以向第二栅电极G2选择性地施加输入信号IN或电源电压VDD。例如，第一多路复用器MUX1可以基于来自外部设备的控制信号CTRL向第二栅电极G2选择性地施加电源电压VDD。例如，可以通过第二导线M2向第二栅电极G2施加输入信号IN或电源电压VDD。
可以向第一晶体管TR1的源极或漏极区域施加电源电压VDD，并且可以向第二晶体管TR2的源极或漏极区域施加电源电压VDD。可以向第三晶体管TR3的源极或漏极区域施加接地电压VSS，并且可以向第四晶体管TR4的源极或漏极区域施加接地电压VSS。
例如，可以通过第三导线M3向第一和第二晶体管TR1和TR2施加电源电压VDD。例如，可以通过第四导线M4向第三和第四晶体管TR3和TR4施加接地电压VSS。然而，用于施加电源电压VDD和接地电压VSS的配置不限于此。
可以通过第五导线M5来输出来自第一和第二晶体管TR1和TR2共享的源极或漏极区域的输出信号OUT。此外，可以通过第五导线M5来输出来自第三和第四晶体管TR3和TR4共享的源极或漏极区域的输出信号OUT。然而，当输入/输出电路800在第一操作模式下操作时，辅助电路813可以作为隔离器操作。因此，可能缺少来自第二和第四晶体管TR2和TR4的输出。
可以基于参照图21描述的布局和偏置条件选择辅助电路813的功能。例如，当输入/输出电路800在第一操作模式下操作时，可以向第二导线M2施加电源电压VDD，并且可以向第六导线M6施加接地电压VSS。因此，包括第二和第四晶体管TR2和TR4的辅助电路813可以将包括第一和第三晶体管TR1和TR3的反相器811与另一个器件电绝缘。
相比而言，当输入/输出电路800在第二操作模式下操作时，可以向第二导线M2施加输入信号IN，并且可以向第六导线M6施加输入信号IN。因此，包括第二和第四晶体管TR2和TR4的辅助电路813可以作为提高了包括第一和第三晶体管TR1和TR3的反相器811的驱动能力的驱动器电性地操作。
如上所述，在参照图17至图21所描述的示例性实施例中，可以对SRAM的输入/输出电路的配置和操作进行描述。然而，参照图17至图21所描述的示例性实施例不限于此并且可以用作被配置成用于驱动多个负载的驱动电路。例如，所述示例性实施例还可以用作闪存设备的输入/输出电路、显示面板的输入/输出电路等等。
可以根据SRAM的配置(例如，负载的数量)来选择输入/输出电路800的操作模式，由此提高SRAM的区域效率、绝缘性能或驱动能力。此外，可以增强SRAM的可靠性。
示例性实施例提供了选择性地作为绝缘电路或驱动电路操作的半导体器件的布局。
根据示例性实施例，半导体器件的区域效率、绝缘性能或驱动能力可以被提高。
如发明构思领域中的惯例，以功能框、单元和/或模块的形式对示例性实施例进行描述并在附图中进行展示。本领域技术人员将认识到，这些框、单元和/或模块是由电子(或光学)电路(如，逻辑电路、离散部件、微处理器、硬连线电路、存储器元件、布线连接等)物理上实现的，其可以使用基于半导体的制造技术或其他制造技术来形成。在框、单元和/或模块由微处理器或类似物实现的情况中，可以使用软件(例如，微码)对其进行编程以执行在此讨论的各个功能并且可以可选地由固件和/或软件驱动。替代性地，每个框、单元和/或模块可以由专用硬件实现，或者作为用于执行某些功能的专用硬件的组合以及用于执行其他功能的处理器(例如，一个或多个编程微处理器和相关联的电路)。并且，在不背离本发明构思的范围的情况下，示例性实施例的每个框、单元和/或模块可以物理地分离成两个或更多个相互作用且分立的框、单元和/或模块。此外，在不背离本发明构思的范围的情况下，示例性实施例的框、单元和/或模块可以物理地组合成更加复杂的框、单元和/或模块。
本领域普通技术人员将认识到，在不背离本发明构思的范围和精神的情况下，可以对在此描述的示例性实施例进行各种改变和修改。如果示例性实施例的修改包涵在以下权利要求书及等效物的范围内，则本发明构思被认为包括示例性实施例的这些修改和变化。

Claims (7)

1.一种片上系统，包括：
第一半导体器件，所述第一半导体器件包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管分别包括第一栅电极和第二栅电极，所述第一半导体器件布置在有源区域上，所述有源区域布置在基底上，所述有源区域在第一方向上延伸，并且所述第一栅电极和所述第二栅电极在不同于所述第一方向的第二方向上延伸并且沿着所述第一方向布置；以及
第二半导体器件，所述第二半导体器件包括第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管分别包括第三栅电极和第四栅电极，所述第二半导体器件布置在所述有源区域上，并且所述第三栅电极和所述第四栅电极在所述第二方向上延伸并且沿着所述第一方向布置，
其中，所述第二晶体管被配置成响应于接通所述第一晶体管、所述第三晶体管和所述第四晶体管而断开，以便使所述第一晶体管与邻近所述第一晶体管的器件电绝缘，
其中，所述第一半导体器件和所述第二半导体器件中的每一者都是静态随机存取存储器SRAM，并且
来自所述第一晶体管的输出信号的延迟量大于来自所述第三晶体管和所述第四晶体管共享的源极或漏极区域的输出信号的延迟量,
其中，来自所述第一晶体管的所述输出信号和来自所述第三晶体管和所述第四晶体管共享的所述源极或漏极区域的所述输出信号是感测放大器使能信号。
2.如权利要求1所述的片上系统，其中，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管为NMOS晶体管，并且
用于断开所述第二晶体管的电压为接地电压。
3.如权利要求2所述的片上系统，其中，向所述第一晶体管和所述第二晶体管的除了所述第一晶体管和所述第二晶体管共享的源极或漏极区域以外的源极和漏极区域施加所述接地电压；以及
向所述第三晶体管和所述第四晶体管的除了所述第三晶体管和所述第四晶体管共享的源极或漏极区域以外的源极和漏极区域施加所述接地电压。
4.如权利要求1所述的片上系统，其中，连接至所述第一半导体器件的静态随机存取存储器SRAM单元阵列的位线对的静态随机存取存储器SRAM单元的数量大于连接至所述第二半导体器件的静态随机存取存储器SRAM单元阵列的位线对的静态随机存取存储器SRAM单元的数量。
5.如权利要求1所述的片上系统，其中，所述第一半导体器件的大小大于所述第二半导体器件的大小。
6.一种片上系统，包括：
第一半导体器件，所述第一半导体器件包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管分别包括第一栅电极和第二栅电极，所述第一半导体器件布置在有源区域上，所述有源区域布置在基底上，所述有源区域在第一方向上延伸，并且所述第一栅电极和所述第二栅电极在不同于所述第一方向的第二方向上延伸并且沿着所述第一方向布置；以及
第二半导体器件，所述第二半导体器件包括第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管分别包括第三栅电极和第四栅电极，所述第二半导体器件布置在所述有源区域上，并且所述第三栅电极和所述第四栅电极在所述第二方向上延伸并且沿着所述第一方向布置，
其中，所述第二晶体管被配置成响应于接通所述第一晶体管、所述第三晶体管和所述第四晶体管而断开，以便使所述第一晶体管与邻近所述第一晶体管的器件电绝缘，
其中，所述第一半导体器件和所述第二半导体器件为驱动电路，并且
由所述第一半导体器件的输出信号驱动的第一负载电路的负载的数量小于由所述第二半导体器件的输出信号驱动的第二负载电路的负载的数量。
7.一种片上系统，包括：
第一半导体器件，所述第一半导体器件包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管分别包括第一栅电极和第二栅电极，所述第一半导体器件布置在有源区域上，所述有源区域布置在基底上，所述有源区域在第一方向上延伸，并且所述第一栅电极和所述第二栅电极在不同于所述第一方向的第二方向上延伸并且沿着所述第一方向布置；以及
第二半导体器件，所述第二半导体器件包括第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管分别包括第三栅电极和第四栅电极，所述第二半导体器件布置在所述有源区域上，并且所述第三栅电极和所述第四栅电极在所述第二方向上延伸并且沿着所述第一方向布置，
其中，所述第二晶体管被配置成响应于接通所述第一晶体管、所述第三晶体管和所述第四晶体管而断开，以便使所述第一晶体管与邻近所述第一晶体管的器件电绝缘，
其中，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管为PMOS晶体管，并且
用于断开所述第二晶体管的电压为电源电压，
其中，向所述第一晶体管和所述第二晶体管的除了所述第一晶体管和所述第二晶体管共享的源极或漏极区域以外的源极和漏极区域施加所述电源电压；以及
向所述第三晶体管和所述第四晶体管的除了所述第三晶体管和所述第四晶体管共享的源极或漏极区域以外的源极和漏极区域施加所述电源电压。
CN201710061158.3A 2016-01-29 2017-01-25 用于选择性地执行隔离功能的半导体器件及其布局替代方法 Active CN107039070B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202210610664.4A CN114898791A (zh) 2016-01-29 2017-01-25 用于选择性地执行隔离功能的半导体器件及其布局替代方法
CN202210609658.7A CN114898790A (zh) 2016-01-29 2017-01-25 用于选择性地执行隔离功能的半导体器件及其布局替代方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662288750P 2016-01-29 2016-01-29
US62/288,750 2016-01-29
KR1020160058860A KR102493815B1 (ko) 2016-01-29 2016-05-13 선택적으로 절연 기능을 수행하는 반도체 소자 및 그 레이아웃 배치 방법
KR10-2016-0058860 2016-05-13

Related Child Applications (2)

Application Number Title Priority Date Filing Date
CN202210609658.7A Division CN114898790A (zh) 2016-01-29 2017-01-25 用于选择性地执行隔离功能的半导体器件及其布局替代方法
CN202210610664.4A Division CN114898791A (zh) 2016-01-29 2017-01-25 用于选择性地执行隔离功能的半导体器件及其布局替代方法

Publications (2)

Publication Number Publication Date
CN107039070A CN107039070A (zh) 2017-08-11
CN107039070B true CN107039070B (zh) 2022-06-14

Family

ID=59387019

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710061158.3A Active CN107039070B (zh) 2016-01-29 2017-01-25 用于选择性地执行隔离功能的半导体器件及其布局替代方法

Country Status (2)

Country Link
US (3) US10453521B2 (zh)
CN (1) CN107039070B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102521756B1 (ko) * 2016-06-22 2023-04-14 삼성전자주식회사 반도체 메모리 장치의 지연 회로, 반도체 메모리 장치 및 이의 동작 방법
US10726914B2 (en) * 2017-04-14 2020-07-28 Attopsemi Technology Co. Ltd Programmable resistive memories with low power read operation and novel sensing scheme
US11526649B2 (en) 2018-10-31 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitive isolation structure insert for reversed signals
US10943050B2 (en) * 2018-10-31 2021-03-09 Taiwan Semiconductor Manufacturing Company Ltd. Capacitive isolation structure insert for reversed signals

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1774768A (zh) * 2002-03-27 2006-05-17 加利福尼亚大学董事会 低功率高性能存储电路及相关方法
CN101540195A (zh) * 2008-03-20 2009-09-23 中国科学院半导体研究所 无负载的包含有四个nmos晶体管的静态随机存储器
US8773929B1 (en) * 2008-03-11 2014-07-08 Xilinx, Inc. Single-event-upset resistant memory cell with triple well
CN104051003A (zh) * 2013-03-14 2014-09-17 台湾积体电路制造股份有限公司 用于存储器写数据操作的电路

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3983543A (en) * 1975-06-30 1976-09-28 International Business Machines Corporation Random access memory read/write buffer circuits incorporating complementary field effect transistors
JPS56111180A (en) * 1980-02-06 1981-09-02 Toshiba Corp Semiconductor device
US6074903A (en) 1998-06-16 2000-06-13 Siemens Aktiengesellschaft Method for forming electrical isolation for semiconductor devices
CA2422572A1 (en) 2000-09-21 2002-03-28 Bookham Technology Plc Isolation device between optically conductive areas
US6759873B2 (en) 2001-05-22 2004-07-06 The Board Of Trustees Of The University Of Illinois Reverse biasing logic circuit
KR100431066B1 (ko) * 2001-09-27 2004-05-12 삼성전자주식회사 정전 방전 보호 기능을 가진 반도체 장치
JP4439185B2 (ja) * 2003-02-07 2010-03-24 パナソニック株式会社 半導体記憶装置
US6977833B2 (en) * 2003-10-28 2005-12-20 Lsi Logic Corporation CMOS isolation cell for embedded memory in power failure environments
US7106620B2 (en) * 2004-12-30 2006-09-12 International Business Machines Corporation Memory cell having improved read stability
JP2006190727A (ja) * 2005-01-04 2006-07-20 Renesas Technology Corp 半導体集積回路
US7712066B2 (en) 2005-12-29 2010-05-04 Agere Systems, Inc. Area-efficient power switching cell
US7509613B2 (en) * 2006-01-13 2009-03-24 Sequence Design, Inc. Design method and architecture for power gate switch placement and interconnection using tapless libraries
KR101243890B1 (ko) * 2006-04-10 2013-03-20 삼성전자주식회사 유효 채널 길이를 증가시키기 위한 ｃｍｏｓ 인버터 레이아웃
US7962456B2 (en) * 2007-06-27 2011-06-14 Microsoft Corporation Parallel nested transactions in transactional memory
US7681164B2 (en) * 2007-08-31 2010-03-16 Synopsys, Inc. Method and apparatus for placing an integrated circuit device within an integrated circuit layout
US20100127333A1 (en) * 2008-11-21 2010-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. novel layout architecture for performance enhancement
US8324668B2 (en) * 2009-12-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for isolating devices in integrated circuits
US8378419B2 (en) 2010-11-22 2013-02-19 International Business Machines Corporation Isolation FET for integrated circuit
US8334708B1 (en) * 2011-07-29 2012-12-18 Samsung Electro-Mechanics Systems, methods, and apparatuses for complementary metal oxide semiconductor (CMOS) driver circuits using shared-charge recycling charge pump structures
US8618607B1 (en) * 2012-07-02 2013-12-31 Globalfoundries Inc. Semiconductor devices formed on a continuous active region with an isolating conductive structure positioned between such semiconductor devices, and methods of making same
JP2015032651A (ja) * 2013-08-01 2015-02-16 マイクロン テクノロジー， インク． 半導体装置
KR20150080098A (ko) * 2013-12-30 2015-07-09 에스케이하이닉스 주식회사 반도체 장치
US9767248B2 (en) * 2014-09-18 2017-09-19 Samsung Electronics, Co., Ltd. Semiconductor having cross coupled structure and layout verification method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1774768A (zh) * 2002-03-27 2006-05-17 加利福尼亚大学董事会 低功率高性能存储电路及相关方法
US8773929B1 (en) * 2008-03-11 2014-07-08 Xilinx, Inc. Single-event-upset resistant memory cell with triple well
CN101540195A (zh) * 2008-03-20 2009-09-23 中国科学院半导体研究所 无负载的包含有四个nmos晶体管的静态随机存储器
CN104051003A (zh) * 2013-03-14 2014-09-17 台湾积体电路制造股份有限公司 用于存储器写数据操作的电路

Also Published As

Publication number Publication date
US20200005860A1 (en) 2020-01-02
US11581038B2 (en) 2023-02-14
US20210383861A1 (en) 2021-12-09
US11183233B2 (en) 2021-11-23
CN107039070A (zh) 2017-08-11
US10453521B2 (en) 2019-10-22
US20170221554A1 (en) 2017-08-03

Similar Documents

Publication Publication Date Title
US11183233B2 (en) Semiconductor device for selectively performing isolation function and layout displacement method thereof
US7151696B2 (en) Integrated circuit memory devices having hierarchical bit line selection circuits therein
US6147925A (en) Semiconductor device allowing fast sensing with a low power supply voltage
US7715246B1 (en) Mask ROM with light bit line architecture
US7408801B2 (en) Nonvolatile semiconductor memory device
US8072823B2 (en) Semiconductor memory device
KR100539229B1 (ko) 듀얼 포트 반도체 메모리 장치
US8619464B1 (en) Static random-access memory having read circuitry with capacitive storage
US7136297B2 (en) Semiconductor memory device
US7408826B2 (en) Semiconductor memory device
US6977834B2 (en) Semiconductor integrated circuit device
WO2003071553A1 (fr) Circuit integre a semi-conducteurs
US6845049B2 (en) Semiconductor memory device including a delaying circuit capable of generating a delayed signal with a substantially constant delay time
EP3422350B1 (en) Semiconductor storage device
US10770462B2 (en) Circuit and layout for single gate type precharge circuit for data lines in memory device
US8873277B2 (en) Semiconductor memory device having balancing capacitors
KR100527537B1 (ko) 직렬 다이오드 셀 및 이를 이용한 불휘발성 메모리 장치
US11854610B2 (en) Semiconductor device for selectively performing isolation function and layout displacement method thereof
KR100769492B1 (ko) 반도체 집적 회로
KR102493815B1 (ko) 선택적으로 절연 기능을 수행하는 반도체 소자 및 그 레이아웃 배치 방법
US10706917B2 (en) Semiconductor memory device
JP6979084B2 (ja) 長いデバイス寿命のためのデュアルパワーレール・カスコードドライバ及びその構成方法
TW202038231A (zh) 半導體裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant