KR102493815B1 - 선택적으로 절연 기능을 수행하는 반도체 소자 및 그 레이아웃 배치 방법 - Google Patents

선택적으로 절연 기능을 수행하는 반도체 소자 및 그 레이아웃 배치 방법 Download PDF

Info

Publication number
KR102493815B1
KR102493815B1 KR1020160058860A KR20160058860A KR102493815B1 KR 102493815 B1 KR102493815 B1 KR 102493815B1 KR 1020160058860 A KR1020160058860 A KR 1020160058860A KR 20160058860 A KR20160058860 A KR 20160058860A KR 102493815 B1 KR102493815 B1 KR 102493815B1
Authority
KR
South Korea
Prior art keywords
transistor
gate electrode
source
transistors
active region
Prior art date
Application number
KR1020160058860A
Other languages
English (en)
Other versions
KR20170091487A (ko
Inventor
백상엽
김태형
문대영
서동욱
이인학
최현수
송태중
최재승
강정명
김훈
유지수
장선영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to CN201710061158.3A priority Critical patent/CN107039070B/zh
Priority to CN202210609658.7A priority patent/CN114898790A/zh
Priority to CN202210610664.4A priority patent/CN114898791A/zh
Priority to US15/417,807 priority patent/US10453521B2/en
Publication of KR20170091487A publication Critical patent/KR20170091487A/ko
Priority to US16/566,002 priority patent/US11183233B2/en
Priority to US17/412,588 priority patent/US11581038B2/en
Application granted granted Critical
Publication of KR102493815B1 publication Critical patent/KR102493815B1/ko
Priority to US18/164,199 priority patent/US11854610B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H01L27/11—
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • H01L27/1104—
    • H01L27/1116—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 시스템 온 칩은 제 1 반도체 소자 및 제 2 반도체 소자 포함할 수 있다. 제 1 반도체 소자는 기판 상에 제 1 방향으로 연장하도록 형성되는 활성 영역, 그리고 제 1 방향에 수직인 제 2 방향으로 연장하고 활성 영역 상에 제 1 방향을 따라 배치되는 제 1 게이트 전극 내지 제 2 게이트 전극을 포함할 수 있다. 제 2 반도체 소자는 제 2 방향으로 연장하고 활성 영역 상에 제 1 방향을 따라 배치되는 제 3 게이트 전극 및 제 4 게이트 전극을 포함할 수 있다. 제 1 게이트 전극에 의해 형성되는 제 1 트랜지스터 및 제 3 게이트 전극에 의해 형성되는 제 3 트랜지스터는 노말 트랜지스터로써 동작할 수 있다. 제 2 게이트 전극에 의해 형성되는 제 2 트랜지스터는 턴-오프 되어, 제 1 트랜지스터를 제 1 트랜지스터에 인접한 다른 소자와 전기적으로 절연시키고, 제 4 게이트 전극에 의해 형성되는 제 4 트랜지스터는 노말 트랜지스터로서 동작할 수 있다.

Description

선택적으로 절연 기능을 수행하는 반도체 소자 및 그 레이아웃 배치 방법{SEMICONDUCTOR DEVICE CONFIGURED TO SELECTIVELY PERFORM ISOLATION FUNCTION AND LAYOUT METHOD THEREOF}
본 발명은 반도체 소자에 관한 것으로, 좀 더 상세하게는, 선택적으로 절연 회로 또는 구동 회로로써 동작하는 반도체 소자의 레이아웃에 관한 것이다.
반도체 장치의 대용량화 및 집적화에 따라 반도체 장치의 사이즈가 점차 줄어드는 추세이다. 따라서, 반도체 제조 공정의 해상도(resolution) 또한 증가하는 추세이다. 그러나, 반도체 제조 공정의 해상도 증가는 반도체 소자의 게이트 전극들 사이의 간격의 감소를 초래한다. 그 결과, 원하지 않는 쇼트 또는 제품 불량 또한 늘어나는 추세이며, 전기적인 절연(isolation) 또한 중요한 이슈로 부각되고 있다.
일반적으로, 반도체 소자의 절연을 위해, STI (shallow trench isolation) 공정과 같은 별도의 공정을 통하여 생성된 소자 분리막이 이용될 수 있으며, 또는 게이트 전극들 사이의 거리를 늘리거나, 더미 게이트를 삽입하는 방법 등이 있다. 그러나, 이는 반도체 장치의 칩 사이즈를 증가시킬 뿐만 아니라, 불필요하고 추가적인 공정을 필요로 하므로 비효율적이다.
본 발명의 기술적 사상은 선택적으로 절연 회로 또는 구동 회로로써 동작하는 반도체 소자의 레이아웃을 제공한다.
본 발명의 제 1 반도체 소자 및 제 2 반도체 소자 포함하는 시스템 온 칩에 있어서, 상기 제 1 반도체 소자는 기판 상에 제 1 방향으로 연장하도록 형성되는 활성 영역, 그리고 상기 제 1 방향에 수직인 상기 제 2 방향으로 연장하고, 상기 활성 영역 상에 상기 제 1 방향을 따라 배치되는 제 1 게이트 전극 내지 제 2 게이트 전극을 포함하고, 상기 제 2 반도체 소자는, 상기 제 2 방향으로 연장하고, 상기 활성 영역 상에 상기 제 1 방향을 따라 배치되는 제 3 게이트 전극 및 제 4 게이트 전극을 포함하고, 상기 제 1 게이트 전극에 의해 형성되는 제 1 트랜지스터 및 상기 제 3 게이트 전극에 의해 형성되는 제 3 트랜지스터는 노말 트랜지스터로써 동작하고, 상기 제 2 게이트 전극에 의해 형성되는 제 2 트랜지스터는 턴-오프 되어, 상기 제 1 트랜지스터를 상기 제 1 트랜지스터에 인접한 다른 소자와 전기적으로 절연시키고, 상기 제 4 게이트 전극에 의해 형성되는 제 4 트랜지스터는 노말 트랜지스터로서 동작할 수 있다.
예를 들어, 상기 제 1 트랜지스터 내지 상기 제 4 트랜지스터는 NMOS 트랜지스터이고, 상기 제 2 트랜지스터를 턴-오프 시키는 전압은 접지 전압일 수 있다. 그리고, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 소스 및 드레인 영역들 중, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터에 의해 공유되는 소스 및 드레인 영역을 제외한 나머지 소스 및 드레인 영역들에는 접지 전압이 인가되고, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터의 소스 및 드레인 영역들 중, 상기 제 3 트랜지스터와 상기 제 4 트랜지스터에 의해 공유되는 소스 및 드레인 영역을 제외한 나머지 소스 및 드레인 영역들에는 접지 전압이 인가될 수 있다.
예를 들어, 상기 제 1 반도체 소자 및 상기 제 2 반도체 소자가 SRAM인 경우, 상기 제 1 트랜지스터로부터의 출력 신호는, 상기 제 3 트랜지스터와 상기 제 4 트랜지스터에 의해 공유되는 소스 및 드레인 영역으로부터의 출력 신호보다 지연될 수 있다. 그리고, 상기 제 1 트랜지스터로부터의 출력 신호, 및 상기 제 3 트랜지스터와 상기 제 4 트랜지스터에 의해 공유되는 소스 및 드레인 영역으로부터의 출력 신호는 센스 앰프 인에이블 신호일 수 있다.
예를 들어, 상기 제 1 반도체 소자의 SRAM 셀 어레이의 비트 라인 쌍에 연결된 SRAM 셀들의 개수는, 상기 제 2 반도체 소자의 SRAM 셀 어레이의 비트 라인 쌍에 연결된 SRAM 셀들의 개수보다 많을 수 있다. 또는, 상기 제 1 반도체 소자의 사이즈는 상기 제 2 반도체 소자의 사이즈보다 클 수 있다.
예를 들어, 상기 제 1 반도체 소자 및 상기 제 2 반도체 소자가 구동 회로인 경우, 상기 제 1 반도체 소자의 출력 신호에 의해 구동되는 제 1 부하 회로의 부하들의 개수는, 상기 제 2 반도체 소자의 출력 신호에 의해 구동되는 제 2 부하 회로의 부하들의 개수보다 적을 수 있다.
예를 들어, 상기 제 1 트랜지스터 내지 상기 제 4 트랜지스터는 PMOS 트랜지스터이고, 상기 제 2 트랜지스터를 턴-오프 시키는 전압은 전원 전압일 수 있다. 그리고, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 소스 및 드레인 영역들 중, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터에 의해 공유되는 소스 및 드레인 영역을 제외한 나머지 소스 및 드레인 영역들에는 전원 전압이 인가되고, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터의 소스 및 드레인 영역들 중, 상기 제 3 트랜지스터와 상기 제 4 트랜지스터에 의해 공유되는 소스 및 드레인 영역을 제외한 나머지 소스 및 드레인 영역들에는 전원 전압이 인가될 수 있다.
본 발명의 실시 예에 따른 반도체 소자는, 기판 상에 제 1 방향으로 연장하도록 형성되는 활성 영역, 그리고 상기 제 1 방향에 수직인 제 2 방향으로 연장하고 상기 제 1 방향을 따라 상기 활성 영역 상에 배치되는 제 1 게이트 전극 내지 제 3 게이트 전극을 포함하되, 상기 제 1 게이트 전극, 및 상기 제 1 게이트 전극 양측의 상기 활성 영역 상에 형성되는 소스 및 드레인 전극들은 제 1 트랜지스터를 구성하고, 상기 제 2 게이트 전극, 및 상기 제 2 게이트 전극 양측의 상기 활성 영역 상에 형성되는 소스 및 드레인 전극들은 제 2 트랜지스터를 구성하고, 상기 제 3 게이트 전극, 및 상기 제 3 게이트 전극 양측의 상기 활성 영역 상에 형성되는 소스 및 드레인 전극들은 제 3 트랜지스터를 구성하고, 상기 제 2 트랜지스터는 동작 모드에 따라 선택적으로 턴-온 되거나 턴-오프 될 수 있다.
예를 들어, 상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터는 NMOS 트랜지스터이고, 상기 제 2 트랜지스터를 선택적으로 턴-오프 시키는 전압은 접지 전압일 수 있다. 그리고, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 소스 및 드레인 영역들 중, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터에 의해 공유되는 소스 및 드레인 영역을 제외한 나머지 소스 및 드레인 영역들에는 접지 전압이 인가될 수 있다.
예를 들어, 상기 제 2 트랜지스터는 외부로부터의 제어 신호에 의해 제어되는 멀티플렉서의 출력 신호에 의해 선택적으로 턴-온 시키거나 턴-오프될 수 있다. 또는 제 1 동작 모드시 상기 2 트랜지스터는 턴-오프 되어, 상기 제 1 트랜지스터와 상기 제 3 트랜지스터를 서로 전기적으로 절연시키고, 제 2 동작 모드시 상기 제 2 트랜지스터는 턴-온 되어, 노말 트랜지스터로써 동작할 수 있다.
본 발명의 실시 예에 따른 반도체 소자는, 기판 상에 제 1 방향으로 연장하고 상기 제 1 방향에 수직인 제 2 방향을 따라 형성되는 제 1 활성 영역 및 제 2 활성 영역, 상기 제 1 활성 영역 및 상기 제 2 활성 영역 상에 상기 제 2 방향으로 연장하도록 배치되는 제 1 게이트 전극, 상기 제 1 활성 영역 상에 상기 제 2 방향으로 연장하도록 배치되는 제 2 게이트 전극, 그리고 상기 제 2 활성 영역 상에 상기 제 2 방향으로 연장하도록 배치되는 제 3 게이트 전극을 포함하되, 상기 제 1 게이트 전극, 및 상기 제 1 게이트 전극 양측의 상기 제 1 활성 영역 상에 형성되는 소스 및 드레인 전극들은 제 1 트랜지스터를 구성하고, 상기 제 2 게이트 전극, 및 상기 제 2 게이트 전극 양측의 상기 제 1 활성 영역 상에 형성되는 소스 및 드레인 전극들은 제 2 트랜지스터를 구성하고, 상기 제 1 게이트 전극, 및 상기 제 1 게이트 전극 양측의 상기 제 2 활성 영역 상에 형성되는 소스 및 드레인 전극들은 제 3 트랜지스터를 구성하고, 상기 제 3 게이트 전극, 및 상기 제 3 게이트 전극 양측의 상기 제 2 활성 영역 상에 형성되는 소스 및 드레인 전극들은 제 4 트랜지스터를 구성하고, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터에 의해 공유되는 소스 및 드레인 영역, 및 상기 제 3 트랜지스터와 상기 제 4 트랜지스터에 의해 공유되는 소스 및 드레인 영역은 전기적으로 연결되고, 상기 제 2 트랜지스터 및 상기 제 4 트랜지스터는 선택적으로 턴-온 되거나 턴-오프 될 수 있다.
예를 들어, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 PMOS 트랜지스터이고, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 NMOS 트랜지스터이고,
상기 제 2 트랜지스터를 선택적으로 턴-오프 시키는 전압은 전원 전압이고, 상기 제 4 트랜지스터를 선택적으로 턴-오프 시키는 전압은 접지 전압일 수 있다. 그리고, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터의 소스 및 드레인 영역들 중, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터에 의해 공유되는 소스 및 드레인 영역을 제외한 나머지 소스 및 드레인 영역들에는 전원 전압이 인가되고, 상기 제 3 트랜지스터와 상기 제 4 트랜지스터의 소스 및 드레인 영역들 중, 상기 제 3 트랜지스터와 상기 제 4 트랜지스터에 의해 공유되는 소스 및 드레인 영역을 제외한 나머지 소스 및 드레인 영역들에는 접지 전압이 인가될 수 있다.
예를 들어, 상기 제 2 트랜지스터 및 상기 제 4 트랜지스터는 외부로부터의 제어 신호에 의해 제어되는 멀티플렉싱 회로의 출력 신호에 의해 선택적으로 턴-온 시키거나 턴-오프될 수 있다. 또는 제 1 동작 모드시, 상기 2 트랜지스터는 턴-오프 되어 상기 제 1 트랜지스터를 상기 제 1 트랜지스터와 인접한 소자와 전기적으로 절연시키고, 상기 제 1 동작 모드시, 상기 4 트랜지스터는 턴-오프 되어 상기 제 3 트랜지스터를 상기 제 3 트랜지스터와 인접한 소자와 전기적으로 절연시킬 수 있다.
본 발명의 실시 예에 따르면, 선택적으로 절연 회로 또는 구동 회로로써 동작하는 반도체 소자의 레이아웃을 제공할 수 있다.
본 발명의 실시 예에 따르면, 반도체 소자의 면적 효율성, 절연 능력, 또는 구동 능력을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 레이아웃을 보여주는 평면도이다.
도 2는 제 1 동작 모드에서의 반도체 장치의 회로도이다.
도 3은 제 2 동작 모드에서의 반도체 장치의 회로도이다.
도 4는 본 발명의 실시 예에 따른 시스템 온 칩(SoC)을 보여주는 블록도이다.
도 5는 도 4에 도시된 제 1 SRAM 및 제 2 SRAM 중 어느 하나를 예시적으로 보여주는 블록도이다.
도 6은 도 4에 도시된 제 1 SRAM에서의 읽기 동작시 신호들의 파형을 보여주는 도면이다.
도 7은 도 4에 도시된 제 2 SRAM에서의 읽기 동작시 신호들의 파형을 보여주는 도면이다.
도 8은 도 5의 딜레이 체인 회로를 좀 더 상세하게 보여주는 회로도이다.
도 9는 도 8에 도시된 딜레이 체인 회로의 일부의 레이아웃을 보여주는 평면도이다.
도 10은 도 5의 딜레이 체인 회로를 좀 더 상세하게 보여주는 회로도이다.
도 11은 도 10에 도시된 딜레이 체인 회로의 일부의 레이아웃을 보여주는 평면도이다.
도 12는 도 5의 딜레이 체인 회로를 좀 더 상세하게 보여주는 회로도이다.
도 13은 제 1 동작 모드에서의 딜레이 체인 회로를 보여주는 회로도이다.
도 14는 제 2 동작 모드에서의 딜레이 체인 회로를 보여주는 회로도이다.
도 15는 도 12에 도시된 딜레이 체인 회로의 일부의 레이아웃을 보여주는 평면도이다.
도 16은 도 5에 도시된 입출력 회로를 보여주는 회로도이다.
도 17은 도 16에 도시된 구동 회로의 일부의 레이아웃을 보여주는 평면도이다.
도 18은 도 5에 도시된 입출력 회로를 보여주는 회로도이다.
도 19는 도 18에 도시된 구동 회로의 일부의 레이아웃을 보여주는 평면도이다.
도 20은 도 5의 입출력 회로를 좀 더 상세하게 보여주는 회로도이다.
도 21은 20에 도시된 입출력 회로의 일부의 레이아웃을 보여주는 평면도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
한 요소 또는 층이 다른 요소 또는 층에 "연결되는", "결합하는", 또는 "인접하는" 것으로 언급되는 때에는, 다른 요소 또는 층에 직접적으로(directly) 연결되거나, 결합 되거나, 또는 인접하는 것을 의미할 수 있고, 또는 다른 요소 또는 층을 사이에 두고 간접적으로(indirectly) 연결되거나, 결합 되거나, 또는 인접하는 것을 의미할 수 있다. 본 명세서에서 사용되는 "및/또는"이라는 용어는 나열된 요소들의 하나 또는 그 이상의 가능한 조합들을 포함할 것이다.
본 명세서에서 설명되는 용어는 단지 특정한 실시 예를 설명하기 위한 목적으로 사용되며, 그것에 한정되지 않는다. "하나의"와 같은 용어는 달리 명백하게 지칭하지 않으면 복수의 형태를 포함하는 것으로 이해되어야 한다. "포함하는" 또는 "구성되는"과 같은 용어는 설명된 특징, 단계, 동작, 성분, 및/또는 구성요소의 존재를 명시하며, 추가적인 하나 또는 그 이상의 특징, 단계, 동작, 성분, 구성요소 및/또는 그들의 그룹의 존재를 배제하지 않는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 레이아웃을 보여주는 평면도이다. 도 2는 제 1 동작 모드에서의 반도체 장치의 회로도이다. 도 3은 제 2 동작 모드에서의 반도체 장치의 회로도이다.
도 1을 참조하면, 기판(Sub)에 활성 영역(AR)이 형성될 수 있다. 활성 영역(AR)은 트랜지스터를 형성하기 위한 소스 및 드레인 영역들, 그리고 채널 영역들을 포함할 수 있다. 예를 들어, 기판(Sub)은 실리콘 기판 또는 게르마늄 기판 또는 SOI (Silicon On Insulator) 기판일 수 있다.
활성 영역(AR) 상에 제 1 트랜지스터(TR1) 내지 제 3 트랜지스터(TR3)가 형성될 수 있다. 예를 들어, 활성 영역(AR)은 제 1 방향(D1)으로 연장하도록 형성될 수 있다. 예를 들어, 제 1 트랜지스터(TR1) 내지 제 3 트랜지스터(TR3)는 PMOS 전계효과 트랜지스터(field effect transistor; FET) 또는 NMOS FET일 수 있다. 본 도면에서는 설명의 편의를 위해 활성 영역(AR)은 NMOS 영역이고, 제 1 트랜지스터(TR1) 내지 제 3 트랜지스터(TR3)는 NMOS FET인 것으로 가정한다.
제 1 트랜지스터(TR1) 내지 제 3 트랜지스터(TR3) 각각은 제 2 방향(D2)으로 연장하도록 형성되는 게이트 전극들(G1 내지 G3), 각각의 게이트 전극 양측의 활성 영역(AR) 상에 형성되는 소스 및 드레인 영역들, 그리고 채널 영역을 포함할 수 있다. 도면에 도시된 바와 같이, 제 1 트랜지스터(TR1) 내지 제 3 트랜지스터(TR3)는 서로 직렬로 연결될 수 있다. 즉, 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)는 하나의 소스 및 드레인 영역을 공유할 수 있으며, 제 2 트랜지스터(TR2)와 제 3 트랜지스터(TR3)는 하나의 소스 및 드레인 영역을 공유할 수 있다.
제 1 게이트 전극(G1)으로 제 1 입력 전압(IN1)이 제공될 수 있다. 제 2 게이트 전극(G2)으로 제 1 입력 전압(IN1) 또는 접지 전압(VSS)이 선택적으로 제공될 수 있다. 예를 들어, 제 2 게이트 전극(G2)으로 제공되는 제 1 입력 전압(IN1) 또는 접지 전압(VSS)은 제 1 도전 라인(M1)을 통하여 제공될 수 있다. 그리고, 제 3 게이트 전극(G3)으로 제 2 입력 전압(IN2)이 인가될 수 있다. 예를 들어, 제 1 입력 전압(IN1)과 제 2 입력 전압(IN2)은 각각 제 1 트랜지스터(TR1)와 제 3 트랜지스터(TR3)를 턴-온 시키는 전압일 수 있다. 예를 들어, 접지 전압(VSS)은 제 2 트랜지스터(TR2)를 턴-온 시키기에 충분하지 않은 전압일 수 있다.
도면에 도시된 바와 같이, 제 1 트랜지스터(TR1)의 소스 및 드레인 영역에 접지 전압(VSS)이 인가될 수 있으며, 제 2 트랜지스터(TR2)와 제 3 트랜지스터(TR)에 의해 공유되는 소스 및 드레인 영역에 접지 전압(VSS)이 인가될 수 있다. 접지 전압(VSS)을 인가하기 위해 제 2 도전 라인(M2)가 도면에 도시된 바와 같이 배치되었으나, 접지 전압(VSS)을 제공하기 위한 도전 라인은 이에 한정되지 않는다.
제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)에 의해 공유되는 소스 및 드레인 영역으로부터의 출력(OUT1)은 제 3 도전 라인(M3)을 통하여 출력될 수 있다. 그리고 제 3 트랜지스터(TR3)의 다른 소스 및 드레인 영역으로부터의 출력(OUT2)은 제 4 도전 라인(M4)을 통하여 출력될 수 있다.
제 2 게이트 전극(G2)으로 입력되는 전압 (또는 신호)에 의존하여 제 2 트랜지스터(TR2)가 선택적으로 턴-온 되거나 턴-오프 됨으로써, 제 2 트랜지스터(TR2)의 기능이 변환될 수 있다. 예를 들어, 제 2 게이트 전극(G2)에 접지 전압(VSS)이 인가됨으로써 제 2 트랜지스터(TR2)가 턴-오프 되면, 제 2 트랜지스터(TR2)는 제 1 트랜지스터(TR1)와 제 3 트랜지스터(TR3)를 서로 전기적으로 절연시키는 절연막(isolator)의 역할을 할 수 있다. 반면, 제 2 게이트 전극(G2)에 제 1 입력 전압(IN1)이 인가됨으로써 제 2 트랜지스터(TR2)가 턴-온 되면, 제 2 트랜지스터(TR2)는 반도체 장치의 구동력을 향상시키는 드라이버(driver)의 역할을 할 수 있다.
예를 들어, 이러한 선택적인 기능을 수행하기 위해 도 2 및 도 3에 도시된 멀티플렉서(MUX)가 이용될 수 있다. 도 1과 함께 도 2를 참조하면, 제 1 동작 모드시, 멀티플렉서(MUX)는 제 2 게이트 전극(G2)으로 입력되는 전압으로써 접지 전압(VSS)을 선택할 수 있다. 그 결과, 제 2 트랜지스터(TR2)는 턴-오프 되며, 제 2 트랜지스터(TR2) 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)를 서로 전기적으로 절연시키는 절연막(isolator)의 역할을 수행한다. 예를 들어, 멀티플렉서(MUX)는 별도의 제어 신호(미도시)에 의해 제어될 수 있다.
그리고, 도 1과 함께 도 3을 참조하면, 제 2 동작 모드시, 멀티플렉서(MUX)는 제 2 게이트 전극(G2)으로 입력되는 전압으로써 전원 전압(IN1)을 선택할 수 있다. 그 결과, 제 2 트랜지스터(TR2)는 턴-온 되며, 제 2 트랜지스터(TR2) 반도체 장치의 구동력을 향상시키는 드라이버(driver)의 역할을 수행한다. 도 1 내지 도 3을 통하여 멀티플렉서(MUX)를 통하여 제 1 동작 모드와 제 2 동작 모드를 선택적으로 실행하는 것이 설명되었다. 그러나, 실시 예에 따라서, 하나의 반도체 장치 내에 제 1 동작 모드를 구현하기 위한 회로와 제 2 동작 모드를 구현하기 위한 회로가 동시에 구현될 수도 있다. 이에 대해서는 도 4 이하에서 설명하기로 한다.
도 4는 본 발명의 실시 예에 따른 시스템 온 칩(SoC)을 보여주는 블록도이다. 도 4를 참조하면, 시스템 온 칩(100)은 제 1 SRAM(110) 및 제 2 SRAM(120)을 포함할 수 있다.
제 1 SRAM(110)과 제 2 SRAM(120)은 실질적으로 동일한 기능을 수행한다. 다만, 제 1 SRAM(110)은 제 2 SRAM(120)보다 사이즈가 크다. 좀 더 상세하게 설명하면, 제 1 SRAM(110)의 센스 앰프 회로(미도시)에 연결된 비트 라인들의 개수는 제 2 SRAM(120)의 센스 앰프 회로(미도시)에 연결된 비트 라인들의 개수보다 크다.
예를 들어, 제 1 SRAM(110)은 앞서 도 1 및 도 2에서 설명된 제 1 동작 모드에서의 기능(즉, 절연막 기능)을 수행하는 반도체 장치를 포함할 수 있다. 반면, 제 2 SRAM(120)은 앞서 도 1 및 도 3에서 설명된 제 2 동작 모드에서의 기능(즉, 드라이버 기능)을 수행하는 반도체 장치를 포함할 수 있다.
이와 같이 동일한 기능을 수행하는 SRAM들이라 할지라도, 그 크기와 용도에 따라 서로 다른 동작 모드를 각각 수행하는 반도체 장치를 구비함으로써 SRAM의 절연 기능과 구동력을 향상시킬 수 있다.
도 5는 도 4에 도시된 제 1 SRAM(110) 및 제 2 SRAM(120) 중 어느 하나를 예시적으로 보여주는 블록도이다. 도 5를 참조하면, SRAM(200)은 SRAM 셀 어레이(210), 센스 앰프 회로(220), 어드레스 디코더(230), 제어 로직(240), 및 입출력 회로(250)를 포함할 수 있다.
SRAM 셀 어레이(210)는 복수의 비트 라인(BL)들과 복수의 워드 라인(WL)들에 연결되는 SRAM 셀들을 포함할 수 있다. 각각의 SRAM 셀들은 워드 라인과 비트 라인을 통하여 액세스 될 수 있다. 각각의 SRAM 셀은 워드 라인(WL) 전압에 의해서 비트 라인 쌍(BL 및 /BL)에 연결될 수 있다. 각각의 SRAM 셀은 래치 회로, 그리고 워드 라인(WL) 전압을 게이트 전압으로 제공받는 패스 트랜지스터들(미도시)을 포함할 수 있다. 센싱 동작시, 래치 회로에 저장된 데이터에 따라 프리차지 된 비트 라인 쌍(BL 및 /BL)의 전압이 변화한다. 이 전압의 변화를 감지함으로써 데이터가 센싱될 수 있다.
센스 앰프 회로(220)는 복수의 센스 앰프들(221 내지 22n)을 포함할 수 있다. 각각의 센스 앰프에는 비트 라인 쌍(BL 및 /BL)이 연결될 수 있다. 센싱 동작시, 각각의 센스 앰프는 비트 라인 쌍(BL 및 /BL)의 전압 변화를 감지함으로써 데이터가 센싱할 수 있다.
어드레스 디코더(230)는 외부로부터 수신된 어드레스(ADDR)를 디코딩하여 복수의 워드 라인(WK)들 중 적어도 하나를 선택할 수 있다.
제어 로직(240)은 SRAM(200)의 전반적인 동작을 제어할 수 있다. 예를 들어, 제어 로직(240)은 입출력 회로(250)로부터 수신된 센스 앰프 인에이블 신호(sense amplifier enable signal; SAE)를 센스 앰프 회로(220)로 전달할 수 있다. 예를 들어, 제어 로직(240)은 입출력 회로(250)로부터 수신된 센스 앰프 인에이블 신호(IN_SAE)를 지연시켜 지연된 센스 앰프 인에이블 신호(OUT_SAE)를 출력하기 위한 딜레이 체인 회로(242)를 포함할 수 있다.
입출력 회로(250)는 외부(예를 들어, 컨트롤러)와 입출력 데이터(예를 들어, 쓰기 데이터 또는 읽기 데이터)를 교환할 수 있다. 입출력 회로(250)는 외부로부터 수신된 어드레스를 어드레스 디코더(230)로 전달할 수 있다. 입출력 회로(250)는 외부로부터 수신된 센스 앰프 인에이블 신호(SAE)를 제어 로직(240)으로 전달할 수 있다.
도 5를 참조하면, SRAM(200)의 읽기 동작시 어드레스 디코더(230)에 의해 SRAM 셀 어레이(210)의 워드 라인(WL)이 활성화되고, SRAM 셀에 저장된 데이터에 따라 비트 라인 쌍(BL 및 /BL) 중 어느 하나가 방전된다. 그 후 센스 앰프 인에이블 신호(SAE)에 의해 센스 앰프 회로(220)가 활성화되면, 비트 라인 쌍(BL 및 /BL) 사이의 전압 차이는 센스 앰프 회로(220)에 의해 증폭된다. 즉, 워드 라인(WL)이 활성화되는 시점과 센스 앰프 회로(220)가 센스 앰프 인에이블 신호(SAE)에 의해 활성화되는 시점 사이에는 충분한 텀(term)이 있어야 한다. 이하 이를 WL-to-SAE 텀(term)이라 칭하기로 한다.
도 6은 도 4에 도시된 제 1 SRAM(110)에서의 읽기 동작시 신호들의 파형을 보여주는 도면이다. 그리고, 도 7은 도 4에 도시된 제 2 SRAM(120)에서의 읽기 동작시 신호들의 파형을 보여주는 도면이다. 도 6 및 도 7을 참조하면, 워드 라인(WL)이 활성화되기 시작하는 시점(t1)에 비트 라인(BL)이 방전되기 시작한다. 그리고, 워드 라인(WL)의 활성화가 끝나는 시점에 센스 앰프 인에이블 신호(SAE)가 활성화되기 시작한다. 즉, 비트 라인(BL)이 충분히 방전된 시점(t2)에 센스 앰프 인에이블 신호(SAE)가 활성화되기 시작한다.
제 1 SRAM(110)에서의 읽기 동작을 설명하기 위해 도 4, 도 5, 및 도 6을 함께 참조하면, 상대적으로 사이즈가 큰 제 1 SRAM(110)의 경우, WL-to-SAE 텀(t1~t3)은 상대적으로 길 수 있다. 좀 더 상세하게 설명하면, 센스 앰프 회로(220)를 구성하는 각각의 센스 앰프(S/A)에 연결된 비트 라인 쌍(BL 및 /BL)에 연결된 SRAM 셀들의 개수가 많을수록 WL-to-SAE 텀은 길 수 있다. 왜냐하면, SRAM(200)에 대한 읽기 동작시, SRAM 셀들을 방전시키는데 비교적 긴 시간이 필요하기 때문이다. 이러한 기능을 수행하기 위해, 센스 앰프 인에이블 신호(SAE)를 더욱 지연시키는 딜레이 체인 회로(242)가 필요할 수 있다.
제 2 SRAM(120)에서의 읽기 동작을 설명하기 위해 도 4, 도 5, 및 도 7을 함께 참조하면, 상대적으로 사이즈가 작은 제 2 SRAM(120)의 경우, WL-to-SAE 텀(t1~t3)은 상대적으로 짧을 수 있다. 좀 더 상세하게 설명하면, 센스 앰프 회로(220)를 구성하는 각각의 센스 앰프(S/A) 연결된 비트 라인 쌍(BL 및 /BL)에 연결된 SRAM 셀들의 개수가 적을수록 WL-to-SAE 텀은 짧을 수 있다. 왜냐하면, SRAM(200)에 대한 읽기 동작시, SRAM 셀들을 방전시키는데 비교적 짧은 시간이 필요하기 때문이다. 이러한 기능을 수행하기 위해, 센스 앰프 인에이블 신호(SAE)를 덜 지연시키는 딜레이 체인 회로(242)가 필요할 수 있다.
이상 설명된 바와 같이, SRAM의 구성(예를 들어, 비트 라인에 연결된 SRAM 셀들의 개수)에 따라, 요구되는 WL-to-SAE 텀은 다를 수 있다. 따라서, SRAM의 구성을 고려하여 WL-to-SAE 텀을 서로 달리하는 딜레이 체인 회로(242)들을 구현하는데 앞서 도 1 내지 도 3에서 설명된 반도체 장치가 적용될 수 있다. 이에 대해서는 도 8 내지 도 15를 통하여 상세하게 설명될 것이다.
도 8은 도 5의 딜레이 체인 회로(242)를 좀 더 상세하게 보여주는 회로도이다. 예를 들어, 도 8에 도시된 딜레이 체인 회로(300)는 도 4에 도시된 것과 같은, 상대적으로 큰 사이즈를 갖는 제 1 SRAM(110)일 수 있다. 설명의 이해를 돕기 위해, 도 5, 도 6, 및 도 8을 함께 참조하여 설명하기로 한다.
딜레이 체인 회로(300)는 딜레이 체인 블록(310) 및 아이솔레이션 회로(320)를 포함할 수 있다. 딜레이 체인 블록(310)은 직렬로 연결된 복수의 인버터들(311 내지 314)을 포함할 수 있다. 예시적으로, 딜레이 체인 블록(310)은 4개의 인버터들을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 아이솔레이션 회로(320)는 복수의 아이솔레이터들(321 내지 324)을 포함할 수 있다. 마찬가지로, 아이솔레이션 회로(320)는 4개의 아이솔레이터들을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다.
딜레이 체인 블록(310)은 입력 신호를 수신하여 지연된 신호를 출력할 수 있다. 예를 들어, 딜레이 체인 블록(310)은 입출력 회로(250)로부터 센스 앰프 인에이블 신호(IN_SAE)를 수신하여 지연된 센스 앰프 인에이블 신호(OUT_SAE)를 출력할 수 있다. 예를 들어, 센스 앰프 인에이블 신호(IN_SAE)가 딜레이 체인 블록(310)을 거치면서 t2-t1 만큼의 시간이 지연될 것이다. 예를 들어, 딜레이 체인 블록(310)을 구성하는 각각의 인버터는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성될 수 있다.
아이솔레이션 회로(320)를 구성하는 각각의 아이솔레이터는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성될 수 있다. 예를 들어, 각각의 아이솔레이터는 이에 대응하는 인버터에 각각 연결될 수 있다. 예를 들어 제 1 아이솔레이터(321)의 출력 단자는 제 1 인버터(311)의 출력 단자에 연결될 수 있다. 제 2 아이솔레이터(322)의 출력 단자는 제 2 인버터(312)의 출력 단자에 연결될 수 있다. 제 3 아이솔레이터(323) 및 제 4 아이솔레이터(324)도 각각 유사한 방식으로 연결될 수 있다.
아이솔레이션 회로(320)를 구성하는 각각의 PMOS 트랜지스터에의 일단에 전원 전압(VDD)이 인가될 수 있으며, 아이솔레이션 회로(320)를 구성하는 각각의 NMOS 트랜지스터에의 일단에 접지 전압(VSS)이 인가될 수 있다. 그리고, 아이솔레이션 회로(320)를 구성하는 각각의 PMOS 트랜지스터에의 게이트 단자에 전원 전압(VDD)이 인가될 수 있으며, 아이솔레이션 회로(320)를 구성하는 각각의 NMOS 트랜지스터에의 게이트 단자에 접지 전압(VSS)이 인가될 수 있다. 그 결과, 아이솔레이션 회로(320)를 구성하는 트랜지스터들은 턴-오프 될 것이며, 아이솔레이션 회로(320)는 딜레이 체인 블록(310)을 딜레이 체인 블록(310)과 인접한 다른 회로(미도시)와 전기적으로 절연시킬 수 있다.
도 9는 도 8에 도시된 딜레이 체인 회로(300)의 일부의 레이아웃을 보여주는 평면도이다. 예시적으로, 도 9에는 딜레이 체인 회로(300)의 제 1 인버터(311) 및 제 1 아이솔레이터(321)의 레이아웃이 도시되었다.
설명의 이해를 돕기 위해 도 8 및 도 9를 참조하면, 기판(미도시)에 제 1 활성 영역(AR1)과 제 2 활성 영역(AR2)이 형성될 수 있다. 예를 들어, 제 1 활성 영역(AR1)과 제 2 활성 영역(AR2)은 제 1 방향(D1)으로 연장할 수 있으며, 제 1 방향(D1)에 수직인 제 2 방향(D2)을 따라 배치될 수 있다. 제 1 활성 영역(AR1) 및 제 2 활성 영역(AR2)은 각각 트랜지스터를 형성하기 위한 소스 및 드레인 영역들, 그리고 채널 영역들을 포함할 수 있다. 예를 들어, 기판(Sub)은 실리콘 기판 또는 게르마늄 기판 또는 SOI (Silicon On Insulator) 기판일 수 있다.
제 1 활성 영역(AR1) 상에 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)가 형성될 수 있다. 예를 들어, 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)는 PMOS 전계효과 트랜지스터(field effect transistor; FET)일 수 있다.
제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2) 각각은 제 2 방향(D2)으로 연장하도록 형성되는 게이트 전극들(G1 및 G2), 각각의 게이트 전극 양측의 제 1 활성 영역(AR1) 상에 형성되는 소스 및 드레인 영역들, 그리고 채널 영역을 포함할 수 있다. 도면에 도시된 바와 같이, 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)는 서로 직렬로 연결될 수 있다. 즉, 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)는 하나의 소스 및 드레인 영역을 공유할 수 있다.
제 2 활성 영역(AR2) 상에 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)가 형성될 수 있다. 예를 들어, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)는 NMOS FET일 수 있다.
제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4) 각각은 제 2 방향(D2)으로 연장하도록 형성되는 게이트 전극들(G1 및 G3), 각각의 게이트 전극 양측의 제 2 활성 영역(AR2) 상에 형성되는 소스 및 드레인 영역들, 그리고 채널 영역을 포함할 수 있다. 즉, 제 2 트랜지스터(TR2)와 제 4 트랜지스터(TR4)는 게이트 전극을 공유하지 않는다. 도면에 도시된 바와 같이, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)는 서로 직렬로 연결될 수 있다. 즉, 제 3 트랜지스터(TR3)와 제 4 트랜지스터(TR4)는 하나의 소스 및 드레인 영역을 공유할 수 있다.
제 1 게이트 전극(G1)으로 센스 앰프 인에이블 신호(IN_SAE)가 인가될 수 있다. 제 2 게이트 전극(G2)으로 전원 전압(VDD)이 인가될 수 있다. 그리고, 제 3 게이트 전극(G3)으로 접지 전압(VSS)이 인가될 수 있다. 예를 들어, 제 1 게이트 전극(G1)으로의 센스 앰프 인에이블 신호(IN_SAE)는 제 1 도전 라인(M1)을 통하여 인가될 수 있다. 예를 들어, 제 2 게이트 전극(G2)으로의 전원 전압(VDD)은 제 2 도전 라인(M2)을 통하여 인가될 수 있다. 예를 들어, 제 3 게이트 전극(G3)으로의 접지 전압(VSS)은 제 3 도전 라인(M3)을 통하여 인가될 수 있다. 예를 들어, 접지 전압(VSS)은 제 3 트랜지스터(TR3)를 턴-온 시키기에 충분하지 않은 전압일 수 있다.
제 1 트랜지스터(TR1)의 소스 및 드레인 영역에 전원 전압(VDD)이 인가될 수 있으며, 제 2 트랜지스터(TR2)의 소스 및 드레인 영역에 전원 전압(VDD)이 인가될 수 있다. 제 3 트랜지스터(TR3)의 소스 및 드레인 영역에 접지 전압(VSS)이 인가될 수 있으며, 제 4 트랜지스터(TR4)의 소스 및 드레인 영역에 접지 전압(VSS)이 인가될 수 있다.
예를 들어, 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)로의 전원 전압(VDD)은 제 2 도전 라인(M2)을 통하여 인가될 수 있다. 예를 들어, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)로의 접지 전압(VSS)은 제 3 도전 라인(M3)을 통하여 인가될 수 있다. 그러나, 전원 전압(VDD) 및 접지 전압(VSS)이 인가되는 구성은 이에 한정되지 않는다.
제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)에 의해 공유되는 소스 및 드레인 영역으로부터의 출력 신호(OUT_SAE)는 제 4 도전 라인(M4)을 통하여 출력될 수 있다. 그리고, 제 3 트랜지스터(TR3)와 제 4 트랜지스터(TR4)에 의해 공유되는 소스 및 드레인 영역으로부터의 출력 신호(OUT_SAE)는 제 4 도전 라인(M4)을 통하여 출력될 수 있다. 그러나, 본 실시 예에서 제 2 트랜지스터(TR2)와 제 4 트랜지스터(TR4)로 구성되는 제 1 아이솔레이터(321)는 턴-오프 상태이다. 따라서, 제 4 도전 라인(M4)을 통하여 출력되는 신호는 제 1 트랜지스터(TR1) 및 제 3 트랜지스터(TR3)로 구성되는 제 1 인버터(311)로부터 출력되는 신호일 것이다.
도 9를 통하여 설명된 레이아웃과 바이어스 구성에 의해 제 2 트랜지스터(TR2)와 제 4 트랜지스터(TR4)로 구성되는 제 1 아이솔레이터(321)는 제 1 인버터(311)를 다른 소자와 전기적으로 절연시킬 수 있다. 예를 들어, 제 1 아이솔레이터(321)는 제 4 게이트 전극(G4)을 포함하는 트랜지스터(미도시)와 제 1 인버터(311)를 전기적으로 절연시킬 수 있다.
도 9에 도시된 레이아웃을 적절히 배치하여 도 8에 도시된 것과 같은 딜레이 체인 회로(300)가 구현될 수 있다. 제 1 인버터(311)와 제 1 아이솔레이터(321)의 출력이 제 2 인버터(312) 및 제 2 아이솔레이터(322)의 입력이 되므로, 이러한 구성을 위한 적절한 도전 라인(미도시)이 사용될 수 있다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
도 9에 도시된 레이아웃을 이용하여 구현된 딜레이 체인 회로(300)에 의하면, 전기적 절연을 위한 별도의 소자를 배치할 필요가 없으며, 또한 게이트 전극들 사이의 거리를 늘릴 필요가 없다. 일반적인 레이아웃의 배치를 이용하고 바이어스 조건을 조절하여 절연 소자를 구현하기 때문에 면적 효율성(area efficiency) 및 절연 성능을 향상시킬 수 있다.
도 10은 도 5의 딜레이 체인 회로(242)를 좀 더 상세하게 보여주는 회로도이다. 예를 들어, 도 10에 도시된 딜레이 체인 회로(400)는 도 4에 도시된 것과 같은, 상대적으로 작은 사이즈를 갖는 제 2 SRAM(120)일 수 있다. 설명의 이해를 돕기 위해, 도 5, 도 7, 및 도 10을 함께 참조하여 설명하기로 한다.
딜레이 체인 회로(400)는 딜레이 체인 블록(410) 및 구동 회로(driving circuit)(320)를 포함할 수 있다. 딜레이 체인 블록(410)은 직렬로 연결된 복수의 인버터들(411 내지 414)을 포함할 수 있다. 예시적으로, 딜레이 체인 블록(410)은 4개의 인버터들을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 구동 회로(420)는 복수의 드라이버들(421 내지 424)을 포함할 수 있다. 마찬가지로, 구동 회로(420)는 4개의 드라이버들을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다.
딜레이 체인 블록(410)은 입력 신호를 수신하여 지연된 신호를 출력할 수 있다. 예를 들어, 딜레이 체인 블록(410)은 입출력 회로(250)로부터 센스 앰프 인에이블 신호(IN_SAE)를 수신하여 지연된 센스 앰프 인에이블 신호(OUT_SAE)를 출력할 수 있다. 예를 들어, 센스 앰프 인에이블 신호(IN_SAE)가 딜레이 체인 블록(410)을 거치면서 t2-t1 만큼의 시간이 지연될 것이다. 다만, 딜레이 체인 블록(410)에서 지연되는 시간은, 딜레이 체인 블록(도 8 참조, 310)에서 지연되는 시간보다 짧을 수 있다. 예를 들어, 딜레이 체인 블록(410)을 구성하는 각각의 인버터는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성될 수 있다.
구동 회로(420)를 구성하는 각각의 드라이버는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성될 수 있다. 예를 들어, 각각의 드라이버는 이에 대응하는 인버터에 각각 병렬로 연결될 수 있다. 예를 들어 제 1 드라이버(421)의 입력 단자와 출력 단자는 제 1 인버터(411)의 입력 단자와 출력 단자에 각각 연결될 수 있다. 제 2 드라이버(422) 내지 제 4 드라이버(424)도 유사한 방식으로 각각 연결될 수 있다.
구동 회로(420)를 구성하는 각각의 인버터의 입력 단자에 전원 전압(VDD)이 인가될 수 있다. 그 결과, 구동 회로(420)는 딜레이 체인 블록(410)의 구동 능력을 향상시킬 수 있다. 즉, 딜레이 체인 블록(410)에서 지연되는 시간은 더 짧아질 수 있다.
도 11은 도 10에 도시된 딜레이 체인 회로(400)의 일부의 레이아웃을 보여주는 평면도이다. 예시적으로, 도 11에는 딜레이 체인 회로(400)의 제 1 인버터(411) 및 제 1 드라이버(421)의 레이아웃이 도시되었다.
설명의 이해를 돕기 위해 도 10 및 도 11을 참조하면, 기판(미도시)에 제 1 활성 영역(AR1)과 제 2 활성 영역(AR2)이 형성될 수 있다. 제 1 활성 영역(AR1) 및 제 2 활성 영역(AR2)은 각각 트랜지스터를 형성하기 위한 소스 및 드레인 영역들, 그리고 채널 영역들을 포함할 수 있다. 예를 들어, 기판(Sub)은 실리콘 기판 또는 게르마늄 기판 또는 SOI (Silicon On Insulator) 기판일 수 있다.
제 1 활성 영역(AR1) 상에 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)가 형성될 수 있다. 예를 들어, 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)는 PMOS 전계효과 트랜지스터(field effect transistor; FET)일 수 있다.
제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2) 각각은 제 2 방향(D2)으로 연장하도록 형성되는 게이트 전극들(G1 및 G2), 각각의 게이트 전극 양측의 제 1 활성 영역(AR1) 상에 형성되는 소스 및 드레인 영역들, 그리고 채널 영역을 포함할 수 있다. 도면에 도시된 바와 같이, 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)는 서로 직렬로 연결될 수 있다. 즉, 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)는 하나의 소스 및 드레인 영역을 공유할 수 있다.
제 2 활성 영역(AR2) 상에 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)가 형성될 수 있다. 예를 들어, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)는 NMOS FET일 수 있다.
제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4) 각각은 제 2 방향(D2)으로 연장하도록 형성되는 게이트 전극들(G1 및 G2), 각각의 게이트 전극 양측의 제 2 활성 영역(AR2) 상에 형성되는 소스 및 드레인 영역들, 그리고 채널 영역을 포함할 수 있다. 도면에 도시된 바와 같이, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)는 서로 직렬로 연결될 수 있다. 즉, 제 3 트랜지스터(TR3)는 제 1 트랜지스터(TR1)와 게이트 전극(G1)을 공유할 수 있으며, 제 4 트랜지스터(TR4)는 제 2 트랜지스터(TR2)와 게이트 전극(G2)을 공유할 수 있다. 그리고, 제 3 트랜지스터(TR3)와 제 4 트랜지스터(TR4)는 하나의 소스 및 드레인 영역을 공유할 수 있다.
제 1 게이트 전극(G1) 및 제 2 게이트 전극(G2)으로 센스 앰프 인에이블 신호(IN_SAE)가 인가될 수 있다. 예를 들어, 제 1 게이트 전극(G1) 및 제 2 게이트 전극(G2)으로의 센스 앰프 인에이블 신호(IN_SAE)는 제 1 도전 라인(M1)을 통하여 인가될 수 있다.
제 1 트랜지스터(TR1)의 소스 및 드레인 영역에 전원 전압(VDD)이 인가될 수 있으며, 제 2 트랜지스터(TR2)의 소스 및 드레인 영역에 전원 전압(VDD)이 인가될 수 있다. 제 3 트랜지스터(TR3)의 소스 및 드레인 영역에 접지 전압(VSS)이 인가될 수 있으며, 제 4 트랜지스터(TR4)의 소스 및 드레인 영역에 접지 전압(VSS)이 인가될 수 있다.
예를 들어, 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)로의 전원 전압(VDD)은 제 2 도전 라인(M2)을 통하여 인가될 수 있다. 예를 들어, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)로의 접지 전압(VSS)은 제 3 도전 라인(M3)을 통하여 인가될 수 있다. 그러나, 전원 전압(VDD) 및 접지 전압(VSS)이 인가되는 구성은 이에 한정되지 않는다.
제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)에 의해 공유되는 소스 및 드레인 영역으로부터의 출력 신호(OUT_SAE)는 제 4 도전 라인(M4)을 통하여 출력될 수 있다. 그리고, 제 3 트랜지스터(TR3)와 제 4 트랜지스터(TR4)에 의해 공유되는 소스 및 드레인 영역으로부터의 출력 신호(OUT_SAE)는 제 4 도전 라인(M4)을 통하여 출력될 수 있다.
도 11을 통하여 설명된 레이아웃과 바이어스 구성에 의해, 제 2 트랜지스터(TR2)와 제 4 트랜지스터(TR4)로 구성되는 제 1 드라이버(421)는 제 1 인버터(411)의 구동 능력을 향상시킬 수 있다. 즉, 딜레이 체인 블록(410)을 통하여 지연되는 시간(즉, WL-to-SAE 텀)은 줄어들 수 있다.
도 11에 도시된 레이아웃을 적절히 배치하여 도 10에 도시된 것과 같은 딜레이 체인 회로(400)가 구현될 수 있다. 제 1 인버터(411)와 제 1 드라이버(421)의 출력이 제 2 인버터(412) 및 제 2 드라이버(422)의 입력이 되므로, 이러한 구성을 위한 적절한 도전 라인(미도시)이 사용될 수 있다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
앞서 설명된 도 9와 도 11을 비교해 보면, 서로 다른 기능을 수행하는 반도체 소자들이 설명되었으나, 그 레이아웃은 서로 유사함을 알 수 있다. 즉, 도 9의 아이솔레이터(320)는 딜레이 체인 블록(310)을 다른 소자와 전기적으로 절연시키고, 도 11의 구동 회로(420)는 딜레이 체인 블록(410)에서 지연되는 시간(즉, WL-to-SAE 텀)을 줄일 수 있다. 도 9의 아이솔레이터(320)와 도 11의 구동 회로(420)의 차이는 바이어스 조건, 그리고 제 2 트랜지스터(TR2) 및 제 4 트랜지스터(TR4)가 게이트 전극을 공유하는지 여부이다.
도 8 내지 도 11을 통하여 설명된 실시 예에 의하면, 실질적으로 거의 동일한 레이아웃을 사용하되, 바이어스 조건만을 달리함으로써 딜레이 체인 블록들(310 및 410)에 미치는 영향이 상이한 소자들을 구현할 수 있다. 그 결과, SRAM의 구성에 따라 면적 효율성, 절연 능력, 또는 구동 능력을 향상시키는 소자를 선택적으로 적용할 수 있다.
도 12는 도 5의 딜레이 체인 회로(242)를 좀 더 상세하게 보여주는 회로도이다. 예를 들어, 도 12에 도시된 딜레이 체인 회로(500)는 도 4에 도시된 제 1 SRAM(110) 또는 제 2 SRAM(120) 중 어느 하나일 수 있다. 설명의 이해를 돕기 위해 도 5, 도 6, 도 7, 및 도 12를 함께 참조하여 설명하기로 한다.
딜레이 체인 회로(500)는 딜레이 체인 블록(delay chain block)(510), 보조 블록(assistance block)(520), 및 멀티플렉싱 회로(530)를 포함할 수 있다. 딜레이 체인 블록(510)은 직렬로 연결된 복수의 인버터들(511 내지 514)을 포함할 수 있다. 예시적으로, 딜레이 체인 블록(510)은 4개의 인버터들을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 보조 블록(520)은 제 1 보조 블록(521) 내지 제 4 보조 블록(524)을 포함할 수 있다. 마찬가지로, 4개의 보조 블록들이 도시되었으나, 이에 한정되지 않는다.
딜레이 체인 블록(510)은 입력 신호를 수신하여 지연된 신호를 출력할 수 있다. 예를 들어, 딜레이 체인 블록(510)은 입출력 회로(250)로부터 센스 앰프 인에이블 신호(IN_SAE)를 수신하여 지연된 센스 앰프 인에이블 신호(OUT_SAE)를 출력할 수 있다. 예를 들어, 센스 앰프 인에이블 신호(IN_SAE)가 딜레이 체인 블록(510)을 거치면서 t2-t1 만큼의 시간이 지연될 것이다. 예를 들어, 딜레이 체인 블록(510)을 구성하는 각각의 인버터는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성될 수 있다.
제 1 보조 블록(521) 내지 제 4 보조 블록(524) 각각은 직렬로 연결된 PMOS 트랜지스터와 NMOS 트랜지스터를 포함할 수 있다. PMOS 트랜지스터의 일단에는 전원 전압(VDD)이 인가될 수 있으며, NMOS 트랜지스터의 일단에는 접지 전압(VSS)이 인가될 수 있다. 그리고, PMOS 트랜지스터와 NMOS 트랜지스터 사이의 출력 단자는 이에 대응하는 인버터(511)의 출력 단자에 연결될 수 있다.
제 1 보조 블록(521) 내지 제 4 보조 블록(524)을 구성하는 PMOS 트랜지스터의 게이트 전극들에는 제 1 멀티플렉서(MUX1)가 연결될 수 있다. 그리고, 제 1 보조 블록(521) 내지 제 4 보조 블록(524)을 구성하는 NMOS 트랜지스터의 게이트 전극들에는 제 2 멀티플렉서(MUX2)가 연결될 수 있다. 제 1 멀티플렉서(MUX1)는 외부로부터의 제어 신호(CTRL)에 따라 센스 앰프 인에이블 신호(IN_SAE)와 전원 전압(VDD) 중 어느 하나를 선택할 수 있다. 그리고, 제 2 멀티플렉서(MUX2)는 외부로부터의 제어 신호(CTRL)에 따라 센스 앰프 인에이블 신호(IN_SAE)와 접지 전압(VSS) 중 어느 하나를 선택할 수 있다.
도 13은 제 1 동작 모드에서의 딜레이 체인 회로(500)를 보여주는 회로도이다. 제 1 동작 모드시, 제 1 멀티플렉서(MUX1)는 제어 신호(CTRL)에 따라 센스 앰프 인에이블 신호(IN_SAE)와 전원 전압(VDD) 중 전원 전압(VDD)을 선택할 수 있다. 그리고, 제 1 동작 모드시, 제 2 멀티플렉서(MUX2)는 제어 신호(CTRL)에 따라 센스 앰프 인에이블 신호(IN_SAE)와 전원 전압(VDD) 중 접지 전압(VSS)을 선택할 수 있다. 그 결과, 보조 블록(520)을 구성하는 트랜지스터들은 턴-오프 되며, 보조 블록(520)은 딜레이 체인 블록(510)을 다른 소자와 전기적으로 절연시키는 기능을 수행한다. 이러한 전기적 절연 기능은 앞서 도 8에서 설명된 것과 유사하므로, 중복되는 설명은 생략하기로 한다.
도 14는 제 2 동작 모드에서의 딜레이 체인 회로(500)를 보여주는 회로도이다. 제 2 동작 모드시, 제 1 멀티플렉서(MUX1)는 제어 신호(CTRL)에 따라 센스 앰프 인에이블 신호(IN_SAE)와 전원 전압(VDD) 중 센스 앰프 인에이블 신호(IN_SAE)를 선택할 수 있다. 그리고, 제 2 동작 모드시, 제 2 멀티플렉서(MUX2)는 제어 신호(CTRL)에 따라 센스 앰프 인에이블 신호(IN_SAE)와 전원 전압(VDD) 중 센스 앰프 인에이블 신호(IN_SAE)를 선택할 수 있다. 그 결과, 보조 블록(520)을 구성하는 트랜지스터들은 턴-온 되며, 보조 블록(520)은 딜레이 체인 블록(510)의 구동 능력을 향상시키는 드라이버로서의 기능을 수행한다. 이러한 드라이버로서의 기능은 앞서 도 10에서 설명된 것과 유사하므로, 중복되는 설명은 생략하기로 한다.
이러한 구성에 의하면, 외부로부터의 제어 신호에 따라 동작 모드를 선택할 수 있다. 예를 들어, SRAM의 WL-to-SAE 텀을 길게 유지하고자 하는 경우, 딜레이 체인 회로(500)는 제어 신호(CTRL)의 제어에 따라 제 1 동작 모드로 진입할 수 있다. 그 결과, 보조 블록(520)은 아이솔레이션 회로로서 동작하며, SRAM의 WL-to-SAE 텀은 딜레이 체인 블록(510)에 의해 영향을 받는다. 반면, SRAM의 WL-to-SAE 텀을 짧게 유지하고자 하는 경우, 딜레이 체인 회로(500)는 제어 신호(CTRL)의 제어에 따라 제 2 동작 모드로 진입할 수 있다. 그 결과, 보조 블록(520)은 구동 회로로서 동작하며, 보조 블록(520)에 의한 구동 능력 증가로 인하여 SRAM의 WL-to-SAE 텀은 줄어들 수 있다.
도 15는 도 12에 도시된 딜레이 체인 회로(500)의 일부의 레이아웃을 보여주는 평면도이다. 예시적으로, 도 13에는 딜레이 체인 회로(500)의 제 1 인버터(511) 및 제 1 보조 블록(521)의 레이아웃이 도시되었다.
설명의 이해를 돕기 위해 도 12 및 도 15를 참조하면, 기판(미도시)에 제 1 활성 영역(AR1)과 제 2 활성 영역(AR2)이 형성될 수 있다. 제 1 활성 영역(AR1) 및 제 2 활성 영역(AR2)은 각각 트랜지스터를 형성하기 위한 소스 및 드레인 영역들, 그리고 채널 영역들을 포함할 수 있다. 예를 들어, 기판(Sub)은 실리콘 기판 또는 게르마늄 기판 또는 SOI (Silicon On Insulator) 기판일 수 있다.
제 1 활성 영역(AR1) 상에 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)가 형성될 수 있다. 예를 들어, 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)는 PMOS 전계효과 트랜지스터(field effect transistor; FET)일 수 있다.
제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2) 각각은 제 2 방향(D2)으로 연장하도록 형성되는 게이트 전극들(G1 및 G2), 각각의 게이트 전극 양측의 제 1 활성 영역(AR1) 상에 형성되는 소스 및 드레인 영역들, 그리고 채널 영역을 포함할 수 있다. 도면에 도시된 바와 같이, 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)는 서로 직렬로 연결될 수 있다. 즉, 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)는 하나의 소스 및 드레인 영역을 공유할 수 있다.
제 2 활성 영역(AR2) 상에 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)가 형성될 수 있다. 예를 들어, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)는 NMOS FET일 수 있다.
제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4) 각각은 제 2 방향(D2)으로 연장하도록 형성되는 게이트 전극들(G1 및 G2), 각각의 게이트 전극 양측의 제 2 활성 영역(AR2) 상에 형성되는 소스 및 드레인 영역들, 그리고 채널 영역을 포함할 수 있다. 도면에 도시된 바와 같이, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)는 서로 직렬로 연결될 수 있다. 즉, 제 4 트랜지스터(TR4)는 제 2 트랜지스터(TR2)와 게이트 전극을 공유하지 않을 수 있다. 그리고, 제 3 트랜지스터(TR3)와 제 4 트랜지스터(TR4)는 하나의 소스 및 드레인 영역을 공유할 수 있다.
제 1 게이트 전극(G1)으로 센스 앰프 인에이블 신호(IN_SAE)가 인가될 수 있다. 예를 들어, 제 1 게이트 전극(G1)으로의 센스 앰프 인에이블 신호(IN_SAE)는 제 1 도전 라인(M1)을 통하여 인가될 수 있다.
제 2 게이트 전극(G2)으로 센스 앰프 인에이블 신호(IN_SAE) 또는 전원 전압(VDD)이 선택적으로 인가될 수 있다. 예를 들어, 이러한 선택적 인가는 외부로부터의 제어 신호(CTRL)에 따라 제 1 멀티플렉서(MUX1)에 의해 실행될 수 있다. 예를 들어, 제 2 게이트 전극(G1)으로의 센스 앰프 인에이블 신호(IN_SAE) 또는 전원 전압(VDD)은 제 2 도전 라인(M2)을 통하여 인가될 수 있다.
제 1 트랜지스터(TR1)의 소스 및 드레인 영역에 전원 전압(VDD)이 인가될 수 있으며, 제 2 트랜지스터(TR2)의 소스 및 드레인 영역에 전원 전압(VDD)이 인가될 수 있다. 제 3 트랜지스터(TR3)의 소스 및 드레인 영역에 접지 전압(VSS)이 인가될 수 있으며, 제 4 트랜지스터(TR4)의 소스 및 드레인 영역에 접지 전압(VSS)이 인가될 수 있다.
예를 들어, 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)로의 전원 전압(VDD)은 제 3 도전 라인(M3)을 통하여 인가될 수 있다. 예를 들어, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)로의 접지 전압(VSS)은 제 4 도전 라인(M4)을 통하여 인가될 수 있다. 그러나, 전원 전압(VDD) 및 접지 전압(VSS)이 인가되는 구성은 이에 한정되지 않는다.
제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)에 의해 공유되는 소스 및 드레인 영역으로부터의 출력 신호(OUT_SAE)는 제 5 도전 라인(M5)을 통하여 출력될 수 있다. 그리고, 제 3 트랜지스터(TR3)와 제 4 트랜지스터(TR4)에 의해 공유되는 소스 및 드레인 영역으로부터의 출력 신호(OUT_SAE)는 제 5 도전 라인(M5)을 통하여 출력될 수 있다. 다만, 딜레이 체인 회로(500)가 제 1 동작 모드에서 동작중이라면, 보조 블록(520)은 절연 회로로써 동작할 것이다. 따라서, 제 2 트랜지스터(TR2)와 제 4 트랜지스터(TR4)로부터의 출력은 없을 것이다.
도 13을 통하여 설명된 레이아웃과 바이어스 구성에 의해, 보조 블록(520)의 기능을 선택할 수 있다. 예를 들어, 딜레이 체인 회로(500)를 제 1 동작 모드 하에서 동작시키고자 하는 경우, 제 2 도전 라인(M2)으로 전원 전압(VDD)이 인가될 것이며, 제 6 도전 라인(M6)으로 접지 전압(VSS)이 인가될 것이다. 그 결과, 제 2 트랜지스터(TR2)와 제 4 트랜지스터(TR4)로 구성되는 제 1 보조 블록(521)은 제 1 트랜지스터(TR1)와 제 3 트랜지스터(TR3)로 구성되는 제 1 인버터(511)를 다른 소자(미도시)와 전기적으로 절연시킬 수 있다.
반면, 딜레이 체인 회로(500)를 제 2 동작 모드 하에서 동작시키고자 하는 경우, 제 2 도전 라인(M2)으로 센스 앰프 인에이블 신호(IN_SAE)가 인가될 것이며, 제 6 도전 라인(M6)으로 센스 앰프 인에이블 신호(IN_SAE)가 인가될 것이다. 그 결과, 제 2 트랜지스터(TR2)와 제 4 트랜지스터(TR4)로 구성되는 제 1 보조 블록(521)은 제 1 트랜지스터(TR1)와 제 3 트랜지스터(TR3)로 구성되는 제 1 인버터(511)의 구동 능력을 향상시키는 드라이버로 동작할 수 있다.
SRAM의 구성(예를 들어, 비트 라인 쌍에 연결된 SARM 셀들의 개수 등)을 고려하여 딜레이 체인 회로(500)의 동작 모드를 선택함으로써, SRAM의 면적 효율성, 절연 능력, 또는 구동 능력을 향상시킬 수 있다. 뿐만 아니라, SRAM의 신뢰성을 향상시킬 수 있다.
이상, 동작 모드에 따라 SRAM의 WL-to-SAE 텀을 가변시킬 수 있는 반도체 장치의 레이아웃이 설명되었다. 그러나, 동작 모드에 따라 서로 다른 기능을 수행하는 반도체 장치는 부하를 구동하기 위한 구동 회로에도 적용될 수 있다. 예를 들어, 도 5에 도시된 입출력 회로(250)가 그것이다. 이하, 도 16 내지 도 21을 통하여 상세하게 설명하기로 한다.
도 16은 도 5에 도시된 입출력 회로(250)를 보여주는 회로도이다. 예를 들어, 도 16에 도시된 입출력 회로(600)는 도 4에 도시된 제 2 SRAM(120)의 입출력 회로일 수 있다. 즉, 도 16에 도시된 입출력 회로(600)는 상대적으로 부하의 개수가 적은 경우(달리 말하면, SRAM의 사이즈가 상대적으로 작은 경우)에 적용될 수 있다.
입출력 회로(600)는 구동 회로(610) 및 부하 회로(620)를 포함할 수 있다. 구동 회로(610)는 인버터(611) 및 아이솔레이터(613)를 포함할 수 있다. 부하 회로(620)는 복수의 부하들(621 내지 62n)을 포함할 수 있다. 예를 들어, 입력 신호(IN)를 수신받은 구동 회로(610)는 출력 신호(OUT)를 출력한다. 그리고, 부하 회로(620)에 연결된 각각의 부하는 출력 신호(OUT)에 의해 구동될 수 있으며, 출력 데이터(Out Data)를 출력할 수 있다.
아이솔레이터(613)는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함할 수 있다. PMOS 트랜지스터의 일단에 전원 전압(VDD)이 인가될 수 있으며, NMOS 트랜지스터에의 일단에 접지 전압(VSS)이 인가될 수 있다. PMOS 트랜지스터의 게이트 단자에 전원 전압(VDD)이 인가될 수 있으며, NMOS 트랜지스터에의 게이트 단자에 접지 전압(VSS)이 인가될 수 있다. 그 결과, 아이솔레이터(613)를 구성하는 트랜지스터들은 턴-오프 될 것이며, 아이솔레이터(613)는 인버터(611)를 인버터(611)와 인접한 다른 회로(미도시)와 전기적으로 절연시킬 수 있다.
도 17은 도 16에 도시된 구동 회로(610)의 일부의 레이아웃을 보여주는 평면도이다. 설명의 이해를 돕기 위해 도 16 및 도 17을 참조하면, 기판(미도시)에 제 1 활성 영역(AR1)과 제 2 활성 영역(AR2)이 형성될 수 있다. 제 1 활성 영역(AR1) 및 제 2 활성 영역(AR2)은 각각 트랜지스터를 형성하기 위한 소스 및 드레인 영역들, 그리고 채널 영역들을 포함할 수 있다. 예를 들어, 기판(Sub)은 실리콘 기판 또는 게르마늄 기판 또는 SOI (Silicon On Insulator) 기판일 수 있다.
제 1 활성 영역(AR1) 상에 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)가 형성될 수 있다. 예를 들어, 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)는 PMOS 전계효과 트랜지스터(field effect transistor; FET)일 수 있다.
제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2) 각각은 제 2 방향(D2)으로 연장하도록 형성되는 게이트 전극들(G1 및 G2), 각각의 게이트 전극 양측의 제 1 활성 영역(AR1) 상에 형성되는 소스 및 드레인 영역들, 그리고 채널 영역을 포함할 수 있다. 도면에 도시된 바와 같이, 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)는 서로 직렬로 연결될 수 있다. 즉, 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)는 하나의 소스 및 드레인 영역을 공유할 수 있다.
제 2 활성 영역(AR2) 상에 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)가 형성될 수 있다. 예를 들어, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)는 NMOS FET일 수 있다.
제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4) 각각은 제 2 방향(D2)으로 연장하도록 형성되는 게이트 전극들(G1 및 G3), 각각의 게이트 전극 양측의 제 2 활성 영역(AR2) 상에 형성되는 소스 및 드레인 영역들, 그리고 채널 영역을 포함할 수 있다. 즉, 제 2 트랜지스터(TR2)와 제 4 트랜지스터(TR4)는 게이트 전극을 공유하지 않는다. 도면에 도시된 바와 같이, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)는 서로 직렬로 연결될 수 있다. 즉, 제 3 트랜지스터(TR3)와 제 4 트랜지스터(TR4)는 하나의 소스 및 드레인 영역을 공유할 수 있다.
제 1 게이트 전극(G1)으로 입력 신호(IN)가 인가될 수 있다. 제 2 게이트 전극(G2)으로 전원 전압(VDD)이 인가될 수 있다. 그리고, 제 3 게이트 전극(G3)으로 접지 전압(VSS)이 인가될 수 있다. 예를 들어, 제 1 게이트 전극(G1)으로의 입력 신호(IN)는 제 1 도전 라인(M1)을 통하여 인가될 수 있다. 예를 들어, 제 2 게이트 전극(G2)으로의 전원 전압(VDD)은 제 2 도전 라인(M2)을 통하여 인가될 수 있다. 예를 들어, 제 3 게이트 전극(G3)으로의 접지 전압(VSS)은 제 3 도전 라인(M3)을 통하여 인가될 수 있다.
제 1 트랜지스터(TR1)의 소스 및 드레인 영역에 전원 전압(VDD)이 인가될 수 있으며, 제 2 트랜지스터(TR2)의 소스 및 드레인 영역에 전원 전압(VDD)이 인가될 수 있다. 제 3 트랜지스터(TR3)의 소스 및 드레인 영역에 접지 전압(VSS)이 인가될 수 있으며, 제 4 트랜지스터(TR4)의 소스 및 드레인 영역에 접지 전압(VSS)이 인가될 수 있다.
예를 들어, 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)로의 전원 전압(VDD)은 제 2 도전 라인(M2)을 통하여 인가될 수 있다. 예를 들어, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)로의 접지 전압(VSS)은 제 3 도전 라인(M3)을 통하여 인가될 수 있다. 그러나, 전원 전압(VDD) 및 접지 전압(VSS)이 인가되는 구성은 이에 한정되지 않는다.
제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)에 의해 공유되는 소스 및 드레인 영역으로부터의 출력 신호(OUT)는 제 4 도전 라인(M4)을 통하여 출력될 수 있다. 그리고, 제 3 트랜지스터(TR3)와 제 4 트랜지스터(TR4)에 의해 공유되는 소스 및 드레인 영역으로부터의 출력 신호(OUT_SAE)는 제 4 도전 라인(M4)을 통하여 출력될 수 있다. 그러나, 본 실시 예에서 제 2 트랜지스터(TR2)와 제 4 트랜지스터(TR4)로 구성되는 아이솔레이터(613)는 턴-오프 상태이다. 따라서, 제 4 도전 라인(M4)을 통하여 출력되는 신호는 제 1 트랜지스터(TR1) 및 제 3 트랜지스터(TR3)로 구성되는 인버터(611)로부터 출력되는 신호일 것이다.
도 17을 통하여 설명된 레이아웃과 바이어스 구성에 의해 제 2 트랜지스터(TR2)와 제 4 트랜지스터(TR4)로 구성되는 아이솔레이터(613)는 인버터(611)를 다른 소자와 전기적으로 절연시킬 수 있다. 예를 들어, 아이솔레이터(613)는 제 4 게이트 전극(G4)을 포함하는 트랜지스터(미도시)와 인버터(611)를 전기적으로 절연시킬 수 있다.
도 18은 도 5에 도시된 입출력 회로(250)를 보여주는 회로도이다. 예를 들어, 도 18에 도시된 입출력 회로(700)는 도 4에 도시된 제 1 SRAM(110)의 입출력 회로일 수 있다. 즉, 도 18에 도시된 입출력 회로(700)는 상대적으로 부하의 개수가 많은 경우(달리 말하면, SRAM의 사이즈가 상대적으로 큰 경우)에 적용될 수 있다.
입출력 회로(700)는 구동 회로(710) 및 부하 회로(720)를 포함할 수 있다. 구동 회로(710)는 인버터(711) 및 드라이버(713)를 포함할 수 있다. 부하 회로(720)는 복수의 부하들(721 내지 72n)을 포함할 수 있다. 예를 들어, 본 도면에 도시된 부하들(721 내지 72n)의 개수는 도 16에 도시된 부하들(621 내지 62n)의 개수보다 많을 수 있다.
드라이버(713)는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함할 수 있다. PMOS 트랜지스터의 일단에 전원 전압(VDD)이 인가될 수 있으며, NMOS 트랜지스터에의 일단에 접지 전압(VSS)이 인가될 수 있다. PMOS 트랜지스터의 게이트 단자와 NMOS 트랜지스터에의 게이트 단자에 입력 신호(IN)가 인가될 수 있다. 그 결과, 드라이버(713)는 구동 회로(710)의 구동 능력을 향상시킬 수 있다. 따라서, 상대적으로 부하들(721 내지 72n)의 개수가 많다 하더라도, 부하들(721 내지 72n)을 충분히 구동할만한 구동 능력을 확보할 수 있다.
도 19는 도 18에 도시된 구동 회로(610)의 일부의 레이아웃을 보여주는 평면도이다. 설명의 이해를 돕기 위해 도 18 및 도 19를 참조하면, 기판(미도시)에 제 1 활성 영역(AR1)과 제 2 활성 영역(AR2)이 형성될 수 있다. 제 1 활성 영역(AR1) 및 제 2 활성 영역(AR2)은 각각 트랜지스터를 형성하기 위한 소스 및 드레인 영역들, 그리고 채널 영역들을 포함할 수 있다. 예를 들어, 기판(Sub)은 실리콘 기판 또는 게르마늄 기판 또는 SOI (Silicon On Insulator) 기판일 수 있다.
제 1 활성 영역(AR1) 상에 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)가 형성될 수 있다. 예를 들어, 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)는 PMOS 전계효과 트랜지스터(field effect transistor; FET)일 수 있다.
제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2) 각각은 제 2 방향(D2)으로 연장하도록 형성되는 게이트 전극들(G1 및 G2), 각각의 게이트 전극 양측의 제 1 활성 영역(AR1) 상에 형성되는 소스 및 드레인 영역들, 그리고 채널 영역을 포함할 수 있다. 도면에 도시된 바와 같이, 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)는 서로 직렬로 연결될 수 있다. 즉, 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)는 하나의 소스 및 드레인 영역을 공유할 수 있다.
제 2 활성 영역(AR2) 상에 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)가 형성될 수 있다. 예를 들어, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)는 NMOS FET일 수 있다.
제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4) 각각은 제 2 방향(D2)으로 연장하도록 형성되는 게이트 전극들(G1 및 G2), 각각의 게이트 전극 양측의 제 2 활성 영역(AR2) 상에 형성되는 소스 및 드레인 영역들, 그리고 채널 영역을 포함할 수 있다. 도면에 도시된 바와 같이, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)는 서로 직렬로 연결될 수 있다. 즉, 제 3 트랜지스터(TR3)와 제 4 트랜지스터(TR4)는 하나의 소스 및 드레인 영역을 공유할 수 있다.
제 1 게이트 전극(G1) 및 제 2 게이트 전극(G2)으로 입력 신호(IN)가 인가될 수 있다. 제 2 게이트 전극(G2)으로 전원 전압(VDD)이 인가될 수 있다. 예를 들어, 제 1 게이트 전극(G1) 및 제 2 게이트 전극(G2)으로의 입력 신호(IN)는 제 1 도전 라인(M1)을 통하여 인가될 수 있다.
제 1 트랜지스터(TR1)의 소스 및 드레인 영역에 전원 전압(VDD)이 인가될 수 있으며, 제 2 트랜지스터(TR2)의 소스 및 드레인 영역에 전원 전압(VDD)이 인가될 수 있다. 제 3 트랜지스터(TR3)의 소스 및 드레인 영역에 접지 전압(VSS)이 인가될 수 있으며, 제 4 트랜지스터(TR4)의 소스 및 드레인 영역에 접지 전압(VSS)이 인가될 수 있다.
예를 들어, 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)로의 전원 전압(VDD)은 제 2 도전 라인(M2)을 통하여 인가될 수 있다. 예를 들어, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)로의 접지 전압(VSS)은 제 3 도전 라인(M3)을 통하여 인가될 수 있다. 그러나, 전원 전압(VDD) 및 접지 전압(VSS)이 인가되는 구성은 이에 한정되지 않는다.
제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)에 의해 공유되는 소스 및 드레인 영역으로부터의 출력 신호(OUT)는 제 4 도전 라인(M4)을 통하여 출력될 수 있다. 그리고, 제 3 트랜지스터(TR3)와 제 4 트랜지스터(TR4)에 의해 공유되는 소스 및 드레인 영역으로부터의 출력 신호(OUT_SAE)는 제 4 도전 라인(M4)을 통하여 출력될 수 있다.
도 19를 통하여 설명된 레이아웃과 바이어스 구성에 의해 제 2 트랜지스터(TR2)와 제 4 트랜지스터(TR4)로 구성되는 드라이버(713)는 구동 회로(710)의 구동 능력을 향상시킬 수 있다.
앞서 설명된 도 17과 도 19를 비교해 보면, 서로 다른 기능을 수행하는 반도체 소자들이 설명되었으나, 그 레이아웃은 서로 유사함을 알 수 있다. 즉, 도 17의 아이솔레이터(613)는 인버터(711)를 다른 소자와 전기적으로 절연시키고, 도 19의 드라이버(713)는 구동 회로(710)의 구동 능력을 향상시킨다. 도 17의 아이솔레이터(613)와 도 19의 드라이버(713)의 차이는 바이어스 조건, 그리고 제 2 트랜지스터(TR2) 및 제 4 트랜지스터(TR4)가 게이트 전극을 공유하는지 여부이다.
도 16 내지 도 19를 통하여 설명된 실시 예에 의하면, 실질적으로 거의 동일한 레이아웃을 사용하되, 바이어스 조건만을 달리함으로써 구동 회로(710)에 미치는 영향이 상이한 소자들을 구현할 수 있다. 그 결과, SRAM의 구성에 따라 면적 효율성, 절연 능력, 또는 구동 능력을 향상시키는 소자를 선택적으로 적용할 수 있다.
도 20은 도 5의 입출력 회로(250)를 좀 더 상세하게 보여주는 회로도이다. 예를 들어, 도 20에 도시된 입출력 회로(800)는 도 4에 도시된 제 1 SRAM(110) 또는 제 2 SRAM(120) 중 어느 하나일 수 있다. 입출력 회로(800)는 구동 회로(810), 부하 회로(820), 및 멀티플렉싱 회로(830)를 포함할 수 있다.
구동 회로(810)는 인버터(811)와 보조 회로(813)를 포함할 수 있다. 부하 회로(820)는 복수의 부하들(821 내지 82n)을 포함할 수 있다. 구동 회로(810)는 입력 신호(IN)를 입력받아 출력 신호(OUT)를 출력할 수 있다. 구동 회로(810)의 인버터(811)와 보조 회로(813)는 그 출력 단자들이 서로 연결될 수 있다.
보조 회로(813)를 구성하는 PMOS 트랜지스터의 일단에는 전원 전압(VDD)이 인가될 수 있으며, NMOS 트랜지스터의 일단에는 접지 전압(VSS)이 인가될 수 있다. 보조 회로(813)를 구성하는 PMOS 트랜지스터의 게이트 전극은 제 1 멀티플렉서(MUX1)의 출력 단자에 연결될 수 있으며, 보조 회로(813)를 구성하는 NMOS 트랜지스터의 게이트 전극은 제 2 멀티플렉서(MUX2)의 출력 단자에 연결될 수 있다.
제 1 멀티플렉서(MUX1)는 외부로부터의 제어 신호(CTRL)에 따라 입력 신호(IN)와 전원 전압(VDD) 중 어느 하나를 선택할 수 있다. 그리고, 제 2 멀티플렉서(MUX2)는 외부로부터의 제어 신호(CTRL)에 따라 입력 신호(IN)와 접지 전압(VSS) 중 어느 하나를 선택할 수 있다.
예를 들어, 제 1 동작 모드시, 제어 신호(CTRL)의 제어에 따라 제 1 멀티플렉서(MUX1)는 전원 전압(VDD)을 선택할 수 있고, 제 2 멀티플렉서(MUX2)는 접지 전압(VSS)을 선택할 수 있다. 그 결과, 보조 회로(813)는 인버터(811)를 다른 소자와 전기적으로 절연시키는 아이솔레이터로써 동작할 수 있다. 보조 회로(813)는 아이솔레이터로써 동작하기 때문에, 구동 회로(810)가 원래 가지고 있는 구동 능력은 그대로 유지될 수 있다. 따라서, 제 1 동작 모드에서의 입출력 회로(800)의 동작은 상대적으로 제 2 SRAM(도 4 참조, 120)에 더 적합할 수 있다.
반면, 제 2 동작 모드시, 제어 신호(CTRL)의 제어에 따라 제 1 멀티플렉서(MUX1) 및 제 2 멀티플렉서(MUX2)는 입력 신호(IN)를 선택할 수 있다. 그 결과, 보조 회로(813)는 구동 회로(810)의 구동 능력을 향상시키는 드라이버로써 동작할 수 있다. 보조 회로(813)는 드라이버로써 동작하기 때문에, 구동 회로(810)가 원래 가지고 있는 구동 능력은 향상될 수 있다. 따라서, 제 2 동작 모드에서의 입출력 회로(800)의 동작은 상대적으로 제 1 SRAM(도 4 참조, 110)에 더 적합할 수 있다.
도 21은 20에 도시된 입출력 회로(800)의 일부의 레이아웃을 보여주는 평면도이다. 예시적으로, 도 21에는 입출력 회로(500)의 인버터(811) 및 보조 블록(513)의 레이아웃이 도시되었다.
설명의 이해를 돕기 위해 도 20 및 도 21을 참조하면, 기판(미도시)에 제 1 활성 영역(AR1)과 제 2 활성 영역(AR2)이 형성될 수 있다. 제 1 활성 영역(AR1) 및 제 2 활성 영역(AR2)은 각각 트랜지스터를 형성하기 위한 소스 및 드레인 영역들, 그리고 채널 영역들을 포함할 수 있다. 예를 들어, 기판(Sub)은 실리콘 기판 또는 게르마늄 기판 또는 SOI (Silicon On Insulator) 기판일 수 있다.
제 1 활성 영역(AR1) 상에 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)가 형성될 수 있다. 예를 들어, 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)는 PMOS 전계효과 트랜지스터(field effect transistor; FET)일 수 있다.
제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2) 각각은 제 2 방향(D2)으로 연장하도록 형성되는 게이트 전극들(G1 및 G2), 각각의 게이트 전극 양측의 제 1 활성 영역(AR1) 상에 형성되는 소스 및 드레인 영역들, 그리고 채널 영역을 포함할 수 있다. 도면에 도시된 바와 같이, 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)는 서로 직렬로 연결될 수 있다. 즉, 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)는 하나의 소스 및 드레인 영역을 공유할 수 있다.
제 2 활성 영역(AR2) 상에 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)가 형성될 수 있다. 예를 들어, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)는 NMOS FET일 수 있다.
제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4) 각각은 제 2 방향(D2)으로 연장하도록 형성되는 게이트 전극들(G1 및 G2), 각각의 게이트 전극 양측의 제 2 활성 영역(AR2) 상에 형성되는 소스 및 드레인 영역들, 그리고 채널 영역을 포함할 수 있다. 도면에 도시된 바와 같이, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)는 서로 직렬로 연결될 수 있다. 즉, 제 4 트랜지스터(TR4)는 제 2 트랜지스터(TR2)와 게이트 전극을 공유하지 않을 수 있다. 그리고, 제 3 트랜지스터(TR3)와 제 4 트랜지스터(TR4)는 하나의 소스 및 드레인 영역을 공유할 수 있다.
제 1 게이트 전극(G1)으로 입력 신호(IN)가 인가될 수 있다. 예를 들어, 제 1 게이트 전극(G1)으로의 입력 신호(IN)는 제 1 도전 라인(M1)을 통하여 인가될 수 있다.
제 2 게이트 전극(G2)으로 입력 신호(IN) 또는 전원 전압(VDD)이 선택적으로 인가될 수 있다. 예를 들어, 이러한 선택적 인가는 외부로부터의 제어 신호(CTRL)에 따라 제 1 멀티플렉서(MUX1)에 의해 실행될 수 있다. 예를 들어, 제 2 게이트 전극(G1)으로의 입력 신호(IN) 또는 전원 전압(VDD)은 제 2 도전 라인(M2)을 통하여 인가될 수 있다.
제 1 트랜지스터(TR1)의 소스 및 드레인 영역에 전원 전압(VDD)이 인가될 수 있으며, 제 2 트랜지스터(TR2)의 소스 및 드레인 영역에 전원 전압(VDD)이 인가될 수 있다. 제 3 트랜지스터(TR3)의 소스 및 드레인 영역에 접지 전압(VSS)이 인가될 수 있으며, 제 4 트랜지스터(TR4)의 소스 및 드레인 영역에 접지 전압(VSS)이 인가될 수 있다.
예를 들어, 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)로의 전원 전압(VDD)은 제 3 도전 라인(M3)을 통하여 인가될 수 있다. 예를 들어, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)로의 접지 전압(VSS)은 제 4 도전 라인(M4)을 통하여 인가될 수 있다. 그러나, 전원 전압(VDD) 및 접지 전압(VSS)이 인가되는 구성은 이에 한정되지 않는다.
제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)에 의해 공유되는 소스 및 드레인 영역으로부터의 출력 신호(OUT)는 제 5 도전 라인(M5)을 통하여 출력될 수 있다. 그리고, 제 3 트랜지스터(TR3)와 제 4 트랜지스터(TR4)에 의해 공유되는 소스 및 드레인 영역으로부터의 출력 신호(OUT)는 제 5 도전 라인(M5)을 통하여 출력될 수 있다. 다만, 입출력 회로(800)가 제 1 동작 모드에서 동작중이라면, 보조 회로(813)는 아이솔레이터로써 동작할 것이다. 따라서, 제 2 트랜지스터(TR2)와 제 4 트랜지스터(TR4)로부터의 출력은 없을 것이다.
도 21을 통하여 설명된 레이아웃과 바이어스 구성에 의해, 보조 회로(813)의 기능을 선택할 수 있다. 예를 들어, 입출력 회로(800)를 제 1 동작 모드 하에서 동작시키고자 하는 경우, 제 2 도전 라인(M2)으로 전원 전압(VDD)이 인가될 것이며, 제 6 도전 라인(M6)으로 접지 전압(VSS)이 인가될 것이다. 그 결과, 제 2 트랜지스터(TR2)와 제 4 트랜지스터(TR4)로 구성되는 보조 회로(813)는 제 1 트랜지스터(TR1)와 제 3 트랜지스터(TR3)로 구성되는 인버터(811)를 다른 소자(미도시)와 전기적으로 절연시킬 수 있다.
반면, 입출력 회로(800)를 제 2 동작 모드 하에서 동작시키고자 하는 경우, 제 2 도전 라인(M2)으로 입력 신호(IN)가 인가될 것이며, 제 6 도전 라인(M6)으로 입력 신호(IN)가 인가될 것이다. 그 결과, 제 2 트랜지스터(TR2)와 제 4 트랜지스터(TR4)로 구성되는 보조 회로(813)는 제 1 트랜지스터(TR1)와 제 3 트랜지스터(TR3)로 구성되는 인버터(811)의 구동 능력을 향상시키는 드라이버로 동작할 수 있다.
이상, 도 17 내지 도 21을 통하여 설명된 실시 예에서 SRAM의 입출력 회로(도 5 참조, 250)의 구성 및 동작이 설명되었다. 그러나, 도 17 내지 도 21을 통하여 설명된 실시 예는 이에 한정되지 않으며, 복수의 부하들을 구동하도록 구성된 구동 회로에 적용될 수 있다. 예를 들어, 플래시 메모리 장치의 입출력 회로, 디스플레이 패널의 입출력 회로 등에도 적용될 수 있다.
SRAM의 구성(예를 들어, 부하의 개수 등)을 고려하여 입출력 회로(800)의 동작 모드를 선택함으로써, SRAM의 면적 효율성, 절연 능력, 또는 구동 능력을 향상시킬 수 있다. 뿐만 아니라, SRAM의 신뢰성을 향상시킬 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100: 시스템 온 침
110: 제 1 SRAM
120: 제 2 SRAM
200: SRAM
210: SRAM 셀 어레이
220: 센스 앰프 회로
230: 어드레스 디코더
240: 제어 로직
242: 딜레이 체인 회로
250: 입출력 회로

Claims (20)

  1. 기판 상에 제 1 방향으로 연장하도록 형성되는 활성 영역 상에, 상기 제 1 방향과 다른 제 2 방향으로 연장하고 상기 제 1 방향을 따라 배치되는 제 1 게이트 전극 내지 제 2 게이트 전극을 포함하는 제 1 반도체 소자; 그리고
    상기 활성 영역 상에, 상기 제 2 방향으로 연장하고 상기 제 1 방향을 따라 배치되는 제 3 게이트 전극 및 제 4 게이트 전극을 포함하는 제 2 반도체 소자를 포함하되,
    상기 제 1 게이트 전극에 의해 형성되는 제 1 트랜지스터, 상기 제 3 게이트 전극에 의해 형성되는 제 3 트랜지스터, 및 상기 제 4 게이트 전극에 의해 형성되는 제 4 트랜지스터는 노말 트랜지스터로써 동작하고,
    상기 제 2 게이트 전극에 의해 형성되는 제 2 트랜지스터는 턴-오프 되어, 상기 제 1 트랜지스터를 상기 제 1 트랜지스터에 인접한 다른 소자와 전기적으로 절연시키고,
    상기 제 1 트랜지스터 내지 상기 제 4 트랜지스터는 NMOS 트랜지스터이고,
    상기 제 2 트랜지스터를 턴-오프 시키는 전압은 접지 전압이고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 소스 및 드레인 영역들 중, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터에 의해 공유되는 소스 및 드레인 영역을 제외한 나머지 소스 및 드레인 영역들에는 접지 전압이 인가되고,
    상기 제 3 트랜지스터 및 상기 제 4 트랜지스터의 소스 및 드레인 영역들 중, 상기 제 3 트랜지스터와 상기 제 4 트랜지스터에 의해 공유되는 소스 및 드레인 영역을 제외한 나머지 소스 및 드레인 영역들에는 접지 전압이 인가되는 시스템 온 칩.
  2. 삭제
  3. 삭제
  4. 기판 상에 제 1 방향으로 연장하도록 형성되는 활성 영역 상에, 상기 제 1 방향과 다른 제 2 방향으로 연장하고 상기 제 1 방향을 따라 배치되는 제 1 게이트 전극 내지 제 2 게이트 전극을 포함하는 제 1 반도체 소자; 그리고
    상기 활성 영역 상에, 상기 제 2 방향으로 연장하고 상기 제 1 방향을 따라 배치되는 제 3 게이트 전극 및 제 4 게이트 전극을 포함하는 제 2 반도체 소자를 포함하되,
    상기 제 1 게이트 전극에 의해 형성되는 제 1 트랜지스터, 상기 제 3 게이트 전극에 의해 형성되는 제 3 트랜지스터, 및 상기 제 4 게이트 전극에 의해 형성되는 제 4 트랜지스터는 노말 트랜지스터로써 동작하고,
    상기 제 2 게이트 전극에 의해 형성되는 제 2 트랜지스터는 턴-오프 되어, 상기 제 1 트랜지스터를 상기 제 1 트랜지스터에 인접한 다른 소자와 전기적으로 절연시키고,
    상기 제 1 반도체 소자 및 상기 제 2 반도체 소자가 SRAM인 경우,
    상기 제 1 트랜지스터로부터의 출력 신호는, 상기 제 3 트랜지스터와 상기 제 4 트랜지스터에 의해 공유되는 소스 및 드레인 영역으로부터의 출력 신호보다 지연되는 시스템 온 칩.
  5. 제 4 항에 있어서,
    상기 제 1 트랜지스터로부터의 출력 신호, 및 상기 제 3 트랜지스터와 상기 제 4 트랜지스터에 의해 공유되는 소스 및 드레인 영역으로부터의 출력 신호는 센스 앰프 인에이블 신호인 시스템 온 칩.
  6. 제 4 항에 있어서,
    상기 제 1 반도체 소자의 SRAM 셀 어레이의 비트 라인 쌍에 연결된 SRAM 셀들의 개수는, 상기 제 2 반도체 소자의 SRAM 셀 어레이의 비트 라인 쌍에 연결된 SRAM 셀들의 개수보다 많은 시스템 온 칩.
  7. 제 4 항에 있어서,
    상기 제 1 반도체 소자의 사이즈는 상기 제 2 반도체 소자의 사이즈보다 큰 시스템 온 칩.
  8. 기판 상에 제 1 방향으로 연장하도록 형성되는 활성 영역 상에, 상기 제 1 방향과 다른 제 2 방향으로 연장하고 상기 제 1 방향을 따라 배치되는 제 1 게이트 전극 내지 제 2 게이트 전극을 포함하는 제 1 반도체 소자; 그리고
    상기 활성 영역 상에, 상기 제 2 방향으로 연장하고 상기 제 1 방향을 따라 배치되는 제 3 게이트 전극 및 제 4 게이트 전극을 포함하는 제 2 반도체 소자를 포함하되,
    상기 제 1 게이트 전극에 의해 형성되는 제 1 트랜지스터, 상기 제 3 게이트 전극에 의해 형성되는 제 3 트랜지스터, 및 상기 제 4 게이트 전극에 의해 형성되는 제 4 트랜지스터는 노말 트랜지스터로써 동작하고,
    상기 제 2 게이트 전극에 의해 형성되는 제 2 트랜지스터는 턴-오프 되어, 상기 제 1 트랜지스터를 상기 제 1 트랜지스터에 인접한 다른 소자와 전기적으로 절연시키고,
    상기 제 1 반도체 소자 및 상기 제 2 반도체 소자가 구동 회로인 경우,
    상기 제 1 반도체 소자의 출력 신호에 의해 구동되는 제 1 부하 회로의 부하들의 개수는, 상기 제 2 반도체 소자의 출력 신호에 의해 구동되는 제 2 부하 회로의 부하들의 개수보다 적은 시스템 온 칩.
  9. 삭제
  10. 기판 상에 제 1 방향으로 연장하도록 형성되는 활성 영역 상에, 상기 제 1 방향과 다른 제 2 방향으로 연장하고 상기 제 1 방향을 따라 배치되는 제 1 게이트 전극 내지 제 2 게이트 전극을 포함하는 제 1 반도체 소자; 그리고
    상기 활성 영역 상에, 상기 제 2 방향으로 연장하고 상기 제 1 방향을 따라 배치되는 제 3 게이트 전극 및 제 4 게이트 전극을 포함하는 제 2 반도체 소자를 포함하되,
    상기 제 1 게이트 전극에 의해 형성되는 제 1 트랜지스터, 상기 제 3 게이트 전극에 의해 형성되는 제 3 트랜지스터, 및 상기 제 4 게이트 전극에 의해 형성되는 제 4 트랜지스터는 노말 트랜지스터로써 동작하고,
    상기 제 2 게이트 전극에 의해 형성되는 제 2 트랜지스터는 턴-오프 되어, 상기 제 1 트랜지스터를 상기 제 1 트랜지스터에 인접한 다른 소자와 전기적으로 절연시키고,
    상기 제 1 트랜지스터 내지 상기 제 4 트랜지스터는 PMOS 트랜지스터이고,
    상기 제 2 트랜지스터를 턴-오프 시키는 전압은 전원 전압이고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 소스 및 드레인 영역들 중, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터에 의해 공유되는 소스 및 드레인 영역을 제외한 나머지 소스 및 드레인 영역들에는 전원 전압이 인가되고,
    상기 제 3 트랜지스터 및 상기 제 4 트랜지스터의 소스 및 드레인 영역들 중, 상기 제 3 트랜지스터와 상기 제 4 트랜지스터에 의해 공유되는 소스 및 드레인 영역을 제외한 나머지 소스 및 드레인 영역들에는 전원 전압이 인가되는 시스템 온 칩.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 기판 상에 제 1 방향으로 연장하고 상기 제 1 방향과 다른 제 2 방향을 따라 형성되는 제 1 활성 영역 및 제 2 활성 영역;
    상기 제 1 활성 영역 및 상기 제 2 활성 영역 상에 상기 제 2 방향으로 연장하도록 배치되는 제 1 게이트 전극;
    상기 제 1 활성 영역 상에 상기 제 2 방향으로 연장하도록 배치되는 제 2 게이트 전극; 그리고
    상기 제 2 활성 영역 상에 상기 제 2 방향으로 연장하도록 배치되는 제 3 게이트 전극을 포함하되,
    상기 제 1 게이트 전극, 및 상기 제 1 게이트 전극 양측의 상기 제 1 활성 영역 상에 형성되는 소스 및 드레인 전극들은 제 1 트랜지스터를 구성하고,
    상기 제 2 게이트 전극, 및 상기 제 2 게이트 전극 양측의 상기 제 1 활성 영역 상에 형성되는 소스 및 드레인 전극들은 제 2 트랜지스터를 구성하고,
    상기 제 1 게이트 전극, 및 상기 제 1 게이트 전극 양측의 상기 제 2 활성 영역 상에 형성되는 소스 및 드레인 전극들은 제 3 트랜지스터를 구성하고,
    상기 제 3 게이트 전극, 및 상기 제 3 게이트 전극 양측의 상기 제 2 활성 영역 상에 형성되는 소스 및 드레인 전극들은 제 4 트랜지스터를 구성하고,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터에 의해 공유되는 소스 및 드레인 영역, 및 상기 제 3 트랜지스터와 상기 제 4 트랜지스터에 의해 공유되는 소스 및 드레인 영역은 전기적으로 연결되고,
    상기 제 2 트랜지스터 및 상기 제 4 트랜지스터는 선택적으로 턴-온 되거나 턴-오프 되는 반도체 소자.
  17. 제 16 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 PMOS 트랜지스터이고, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 NMOS 트랜지스터이고,
    상기 제 2 트랜지스터를 선택적으로 턴-오프 시키는 전압은 전원 전압이고, 상기 제 4 트랜지스터를 선택적으로 턴-오프 시키는 전압은 접지 전압인 반도체 소자.
  18. 제 17 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터의 소스 및 드레인 영역들 중, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터에 의해 공유되는 소스 및 드레인 영역을 제외한 나머지 소스 및 드레인 영역들에는 전원 전압이 인가되고,
    상기 제 3 트랜지스터와 상기 제 4 트랜지스터의 소스 및 드레인 영역들 중, 상기 제 3 트랜지스터와 상기 제 4 트랜지스터에 의해 공유되는 소스 및 드레인 영역을 제외한 나머지 소스 및 드레인 영역들에는 접지 전압이 인가되는 반도체 소자.
  19. 제 16 항에 있어서,
    상기 제 2 트랜지스터 및 상기 제 4 트랜지스터는 외부로부터의 제어 신호에 의해 제어되는 멀티플렉싱 회로의 출력 신호에 의해 선택적으로 턴-온 시키거나 턴-오프 되는 반도체 소자.
  20. 제 16 항에 있어서,
    제 1 동작 모드시, 상기 2 트랜지스터는 턴-오프 되어 상기 제 1 트랜지스터를 상기 제 1 트랜지스터와 인접한 소자와 전기적으로 절연시키고,
    상기 제 1 동작 모드시, 상기 4 트랜지스터는 턴-오프 되어 상기 제 3 트랜지스터를 상기 제 3 트랜지스터와 인접한 소자와 전기적으로 절연시키는 반도체 소자.
KR1020160058860A 2016-01-29 2016-05-13 선택적으로 절연 기능을 수행하는 반도체 소자 및 그 레이아웃 배치 방법 KR102493815B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
CN201710061158.3A CN107039070B (zh) 2016-01-29 2017-01-25 用于选择性地执行隔离功能的半导体器件及其布局替代方法
CN202210609658.7A CN114898790A (zh) 2016-01-29 2017-01-25 用于选择性地执行隔离功能的半导体器件及其布局替代方法
CN202210610664.4A CN114898791A (zh) 2016-01-29 2017-01-25 用于选择性地执行隔离功能的半导体器件及其布局替代方法
US15/417,807 US10453521B2 (en) 2016-01-29 2017-01-27 Layout of semiconductor device for selectively operating as insulating circuit or driving circuit
US16/566,002 US11183233B2 (en) 2016-01-29 2019-09-10 Semiconductor device for selectively performing isolation function and layout displacement method thereof
US17/412,588 US11581038B2 (en) 2016-01-29 2021-08-26 Semiconductor device for selectively performing isolation function and layout displacement method thereof
US18/164,199 US11854610B2 (en) 2016-01-29 2023-02-03 Semiconductor device for selectively performing isolation function and layout displacement method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662288750P 2016-01-29 2016-01-29
US62/288,750 2016-01-29

Publications (2)

Publication Number Publication Date
KR20170091487A KR20170091487A (ko) 2017-08-09
KR102493815B1 true KR102493815B1 (ko) 2023-02-01

Family

ID=59652464

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160058860A KR102493815B1 (ko) 2016-01-29 2016-05-13 선택적으로 절연 기능을 수행하는 반도체 소자 및 그 레이아웃 배치 방법

Country Status (1)

Country Link
KR (1) KR102493815B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090064072A1 (en) * 2007-08-31 2009-03-05 Synopsys, Inc. Method and apparatus for placing an integrated circuit device within an integrated circuit layout

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4553185B2 (ja) * 2004-09-15 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090064072A1 (en) * 2007-08-31 2009-03-05 Synopsys, Inc. Method and apparatus for placing an integrated circuit device within an integrated circuit layout

Also Published As

Publication number Publication date
KR20170091487A (ko) 2017-08-09

Similar Documents

Publication Publication Date Title
US11183233B2 (en) Semiconductor device for selectively performing isolation function and layout displacement method thereof
US6985394B2 (en) Integrated circuit devices including input/output line pairs and precharge circuits and related memory devices
US7151696B2 (en) Integrated circuit memory devices having hierarchical bit line selection circuits therein
US11133057B2 (en) Memory array with bit-lines connected to different sub-arrays through jumper structures
KR100539229B1 (ko) 듀얼 포트 반도체 메모리 장치
TW201237868A (en) Semiconductor device
US7408826B2 (en) Semiconductor memory device
US6977834B2 (en) Semiconductor integrated circuit device
JP2865078B2 (ja) 半導体記憶装置
US6954398B2 (en) Semiconductor memory device including subword drivers
KR100527537B1 (ko) 직렬 다이오드 셀 및 이를 이용한 불휘발성 메모리 장치
US6639855B2 (en) Semiconductor device having a defect relief function of relieving a failure
KR102493815B1 (ko) 선택적으로 절연 기능을 수행하는 반도체 소자 및 그 레이아웃 배치 방법
CN102024816B (zh) 半导体存储器件
US11854610B2 (en) Semiconductor device for selectively performing isolation function and layout displacement method thereof
KR100527556B1 (ko) 직렬 다이오드 셀을 이용한 불휘발성 메모리 장치
US8243500B2 (en) Semiconductor memory and system
US8659088B2 (en) SRAM cell and SRAM device
US20130320439A1 (en) Device
US20110317509A1 (en) Memory device word line drivers and methods
US6396756B1 (en) Integrated circuit memory devices including transmission parts that are adjacent input/output selection parts
KR100927396B1 (ko) 반도체 메모리 장치
KR20190055933A (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant