KR20190055933A

KR20190055933A - 반도체 장치

Info

Publication number: KR20190055933A
Application number: KR1020170152805A
Authority: KR
Inventors: 서재환
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2017-11-16
Filing date: 2017-11-16
Publication date: 2019-05-24

Abstract

본 기술은 반도체 장치에서 서브 워드라인 드라이버(SWD)의 구동을 위한 제어신호를 생성 및 출력하는 워드라인 제어장치들의 배치 구조를 개시한다. 본 기술의 일 실시예에 따른 반도체 장치는 제 1 내지 제 4 제어 노드의 구동상태 및 서브 워드라인 비구동 제어신호에 따라 제 1 내지 제 4 서브 워드라인 제어신호들을 각각 출력하는 제 1 내지 제 4 제어신호 출력부들을 포함하되, 상기 제 1 제어신호 출력부를 구성하는 트랜지스터들과 상기 제 2 제어신호 출력부를 구성하는 트랜지스터들은 서로 대칭되게 배치되며, 상기 제 3 제어신호 출력부를 구성하는 트랜지스터들과 상기 제 4 제어신호 출력부를 구성하는 트랜지스터들은 서로 대칭되게 배치될 수 있다.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}

본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 서브 워드라인 드라이버(SWD)의 구동을 위한 제어신호를 생성 및 출력하는 워드라인 제어장치들의 배치 구조에 관한 것이다.

디램(Dynamic Random Access Memory; DRAM)이 대용량화됨에 따라 배선의 저항이 커지면서 배선의 길이를 적절히 분할하여 지연 시간을 최적화할 필요가 생기게 되었다. 이러한 측면에서, 메모리 셀 어레이의 로우(row)를 선택하기 위한 워드라인(word line)도 적절하게 분할하게 되었다. 즉, 워드라인을 적절한 길이로 분할해서 서브 워드라인들(sub word lines)을 형성하는 계층적 워드라인 구동 방법이 사용되고 있다. 이때, 셀 어레이(매트) 내에서 메모리 셀의 트랜지스터와 연결되는 워드라인이 서브 워드라인에 해당한다.

한편, 디램에서 저전력 DDR4의 페이지 사이즈는 스펙에서 2K 페이지이다. 그러나, 파워 라인과 동작 전류, 칩 사이즈 등의 이슈로 인해, 반도체 장치의 구조는 4K 페이지로 형성하는 경우가 있다. 이러한 경우, 워드라인이 인에이블 되었을 때 동작하는 비트라인 센스앰프들의 수가 증가하게 되고 선택되는 서브 워드라인들도 증가하게 된다. 즉, 4K 페이지 사이즈를 갖는 반도체 장치를 2K 페이지 사이즈를 갖는 반도체 장치처럼 동작시키는 설계(Pseudo 4K Scheme)에서는 일반적인 4K 스킴에서 보다 2배의 워드라인 제어장치들(FX 드라이버)이 필요하게 된다.

따라서, 2배로 늘어난 워드라인 제어장치들이 차지하는 면적이 최소화되도록 워드라인 제어장치들을 배치할 수 있는 새로운 배치 구조가 필요하다.

본 발명은 반도체 장치에서 보다 많은 수의 워드라인 제어장치들을 보다 효과적으로 배치할 수 있는 새로운 배치 구조를 제공하고자 한다.

본 발명의 일 실시예에 따른 반도체 장치는 제 1 내지 제 4 제어 노드의 구동상태 및 서브 워드라인 비구동 제어신호에 따라 제 1 내지 제 4 서브 워드라인 제어신호들을 각각 출력하는 제 1 내지 제 4 제어신호 출력부들을 포함하되, 상기 제 1 제어신호 출력부를 구성하는 트랜지스터들과 상기 제 2 제어신호 출력부를 구성하는 트랜지스터들은 서로 대칭되게 배치되며, 상기 제 3 제어신호 출력부를 구성하는 트랜지스터들과 상기 제 4 제어신호 출력부를 구성하는 트랜지스터들은 서로 대칭되게 배치될 수 있다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명은 반도체 장치에서 워드라인 제어장치들이 차지하는 면적을 최소화하면서 많은 수의 워드라인 제어장치들을 효과적으로 배치할 수 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 보여주는 도면.
도 2는 도 1의 각 뱅크의 구성을 간략하게 보여주는 도면.
도 3은 도 2의 매트 행의 구성을 예시적으로 보여주는 도면.
도 4는 각 매트의 구성을 간략하게 나타내는 도면.
도 5는 본 발명의 일 실시예에 따른 도 3의 서브 워드라인 제어부의 회로 구성을 나타내는 회로도.
도 6은 도 5의 서브 워드라인 제어부에서 어느 한 제어신호 출력부를 구성하는 트랜지스터들의 실제 배치 구조를 보여주는 레이아웃 도면.
도 7은 인접한 두 제어신호 출력부들을 구성하는 트랜지스터들의 배치 구조를 보여주는 레이아웃 도면.
도 8은 도 7의 제어신호 출력부들 및 해당 제어신호 출력부들의 제어 노드들의 구동 상태를 제어하는 트랜지스터들의 배치 구조를 보여주는 레이아웃 도면.
도 9는 도 8의 구성들이 서로 대칭되게 배치되는 모습을 보여주는 도면.
도 10은 도 9의 배치 구조를 포함하여 도 5의 서브 워드라인 제어부 전체의 배치 구조를 보여주는 레이아웃 도면.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 보여주는 도면이다. 그리고, 도 2는 도 1에서의 각 뱅크(120)의 구성을 보다 상세하게 보여주는 도면이다.

도 1 및 2를 참조하면, 반도체 장치(100)는 복수의 뱅크 그룹들(BG0, BG1) 및 주변 영역(110)을 포함한다.

복수의 뱅크 그룹들(BG0, BG1)은 상위 뱅크 그룹(BG0) 및 하위 뱅크 그룹(BG1)으로 구분될 수 있다. 상위 뱅크 그룹(BG0)과 하위 뱅크 그룹들(BG1)은 주변 영역(110)을 사이에 두고 대칭적으로 배치될 수 있다. 상위 뱅크 그룹(BG0)은 제 1 상위 뱅크 그룹(BG0_a) 및 제 2 상위 뱅크 그룹(BG0_b)을 포함할 수 있으며, 하위 뱅크 그룹(BG1)은 제 1 하위 뱅크 그룹(BG1_a) 및 제 2 하위 뱅크 그룹(BG1_b)을 포함할 수 있다. 여기서, 제 1 및 제 2 상위 뱅크 그룹들(BG0_a, BG0_b)과 제 1 및 제 2 하위 뱅크 그룹들(BG1_a, BG1_b)은 각각 동일한 구조를 가질 수 있다. 이하, 이들을 단위 뱅크 그룹이라 칭한다.

단위 뱅크 그룹들(BG0_a, BG0_b, BG1_a, BG1_b)은 복수의 뱅크들(120)을 포함할 수 있다. 뱅크들(120)은 주변 영역(110)의 연장 방향을 따라 나란히 배열될 수 있다. 본 실시예에서, 각 단위 뱅크 그룹(BG0_a, BG0_b, BG1_a, BG1_b)은 나란히 배열되는 4개의 뱅크들(120)을 포함할 수 있다.

또한, 단위 뱅크 그룹들(BG0_a, BG0_b, BG1_a, BG1_b)은 뱅크들(120) 사이에 위치하는 로우 디코더 블록들(130)을 포함할 수 있다.

로우 디코더 블록(130)은 제 1 뱅크(120a)와 제 2 뱅크(120b) 사이 및 제 3 뱅크(120c)와 제 4 뱅크(120d) 사이에 각각 위치함으로써, 두 개의 뱅크들(120)이 하나의 로우 디코더 블록(130)을 공유할 수 있다. 또한, 로우 디코더 블록(130)은 뱅크(120) 내에 위치하는 서브 워드라인 드라이버들에 메인 워드라인 제어신호와 서브 워드라인 제어신호를 제공한다.

컬럼 디코더 블록(140)은 로우 디코더 블록(130)과 마찬가지로, 2개의 뱅크당 하나씩 배치될 수 있다.

뱅크(120)는 도 2에 도시된 바와 같이, 매트릭스 형태로 배열된 복수의 매트들(MAT)을 포함할 수 있다. 뱅크(120)에 배열된 매트들(MAT)은 복수의 매트 행(MAT_row) 및 복수의 매트 열(MAT_col)로 구분될 수 있다.

도 3은 도 2의 매트 행(MAT_row)의 구성을 예시적으로 보여주는 도면이며, 도 4는 각 매트의 구성을 간략하게 나타낸 도면이다.

각 매트 행(MAT_row)은 8개의 매트들(200a ∼ 200h)을 포함할 수 있다.

각각의 매트(200a ∼ 200h)는 도 4에서와 같이, 제 1 방향(X방향)으로 연장되는 복수의 워드라인들(서브 워드라인들)(WL0 ∼ WLx)들 및 제 1 방향과 교차되는 제 2 방향(제 Y방향)으로 연장되는 복수의 비트라인들(BL0 ∼ BLy)을 포함할 수 있다. 워드 라인(WL0 ∼ WLx)과 비트 라인(BL0 ∼ BLy)이 교차되는 영역 각각에는 해당 워드 라인과 비트 라인에 연결되는 메모리 셀(MC)이 구비된다.

매트(200a ∼ 200h)의 가장자리 영역들 중 워드라인들과 만나는 양측 가장자리 영역에는 워드라인들을 구동시키는 서브 워드라인 드라이버(SWD)가 위치한다. 그리고, 매트(200a ∼ 200h)의 가장자리 영역들 중 비트라인들과 만나는 양측 가장자리에는 비트라인 데이터를 센싱하는 센스 앰프(S/A)가 위치한다.

매트(200a ∼ 200h)의 모서리 부분에는 입출력 스위치가 형성되는 서브 홀(S/H)이 위치한다.

로우 디코더(DEC_row)는 로우 디코더 블록(130)을 구성하는 복수의 단위 회로부들 중 하나로서, 각 매트 행(MAT_row)에 대응되게 설치될 수 있다. 이러한 로우 디코더(DEC_row)는 대응되는 매트 행(MAT_row)의 서브 워드라인 드라이버들(SWD)에 메인 워드라인 제어신호(MWLB)를 제공하는 메인 워드라인 제어부(130a) 및 서브 워드라인 제어신호(FXB)를 제공하는 서브 워드라인 제어부(130b)를 포함할 수 있다.

도 5는 본 발명의 일 실시예에 따른 도 3의 서브 워드라인 제어부(130b)의 회로 구성을 나타내는 회로도이다.

도 5의 서브 워드라인 제어부(130b)는 블록 어드레스 신호들(BAX0, BAX1, BAX23<0:3>) 및 서브 워드라인 비구동 제어신호(FXOFF)에 따라 서브 워드라인 제어신호들(FXB<0>, FXB<1>, FXB<2>, FXB<3>)을 생성하여 서브 워드라인 드라이버들(SWD)에 출력한다.

서브 워드라인 제어부(130b)에서는 풀업 전원으로 승압전압(VPP) 또는 전원전압(VDD)이 사용되고, 풀다운 전원으로 음전압인 백바이어스전압(VBBW)이 사용될 수 있다. 이때, 승압전압(VPP)과 백바이어스전압(VBBW)은 모두 메모리 장치 내부적으로 생성된 전압일 수 있다. 승압전압(VPP)은 전원전압(VDD)보다도 높은 레벨을 가지며, 백바이어스전압(VBBW)은 접지전압(VSS)보다 낮은 레벨을 가질 수 있다.

도 5의 서브 워드라인 제어부(130b)는 제어신호 출력부들(U1_1 ∼ U1_4), 풀업 트랜지스터들(N11, N21, N31, N41, N51) 및 풀다운 트랜지스터들(N12, N22, N32, N42, N61, N71)을 포함할 수 있다.

제어신호 출력부들(U1_1 ∼ U1_4)은 각각 제어 노드(A1 ∼ A4)의 구동상태 및 서브 워드라인 비구동 제어신호(FXOFF)에 따라 서브 워드라인 제어신호들(FXB<0>, FXB<1>, FXB<2>, FXB<3>)을 생성하여 출력한다. 이때, 제어 노드(A1 ~ A4)의 구동 상태는 4비트의 블록 어드레스 신호들(BAX23<0:3>) 및 서브 워드라인 비구동 제어신호(FXOFF)에 따라 결정된다. 이러한 제어신호 출력부들(U1_1 ∼ U1_4)은 모두 동일한 구조를 가진다. 이들 중 제어신호 출력부(U1_1)는 PMOS 트랜지스터들(P11, P12, P13) 및 NMOS 트랜지스터들(N13, N14, N15)을 포함한다. PMOS 트랜지스터들(P11, P12)은 각각 승압전압(VPP)과 제어 노드(A1) 사이 및 승압전압(VPP)과 예비 구동노드(B1) 사이에 연결되며, 게이트 단자가 예비 구동노드(B1) 및 제어 노드(A1)에 크로스되게 연결된다. PMOS 트랜지스터(P13)와 NMOS 트랜지스터(N13)는 승압전압(VPP)과 백바이어스전압(VBBW) 사이에 직렬 연결되며, 게이트 단자가 예비 구동노드(B1)에 공통 연결된다. NMOS 트랜지스터(N14)는 예비 구동노드(B1)와 백바이어스전압(VBBW) 사이에 연결되며, 서브 워드라인 비구동 제어신호(FXOFF)에 따라 온/오프된다. NMOS 트랜지스터(N15)는 예비 구동노드(B1)와 백바이어스전압(VBBW) 사이에 연결되며, 제어신호 출력부(U1_1)의 출력신호(FXB<0>)에 따라 온/오프된다.

풀업 트랜지스터들(N11, N21, N31, N41)은 각각 승압전압(VPP)과 제어 노드(A1 ~ A4) 사이에 연결되는 NMOS 트랜지스터들로서, 서브 워드라인 비구동 제어신호(FXOFF)에 따라 온/오프된다. 풀업 트랜지스터(N51)는 전원전압(VDD)과 공통 연결노드(A5) 사이에 연결되며, 서브 워드라인 비구동 제어신호(FXOFF)에 따라 온/오프된다.

풀다운 트랜지스터들(N12, N22, N32, N42)은 각각 제어 노드(A1 ~ A4)와 공통 연결노드(A5) 사이에 연결되는 NMOS 트랜지스터로서, 4비트의 블록 어드레스 신호들(BAX23<0:3>) 중 어느 한 비트의 신호에 따라 온/오프된다. 풀다운 트랜지스터(N61)는 공통 연결노드(A5)와 노드(A6) 사이에 연결되며, 블록 어드레스 신호(BAX1)에 따라 온/오프된다. 풀다운 트랜지스터(N71)는 노드(A6)와 접지전압(VSS) 사이에 연결되며, 블록 어드레스 신호(BAX0)에 따라 온/오프된다.

이때, 제어 노드들(A1 ∼ A4)의 구동 상태는 각각 풀업 트랜지스터들(N11, N21, N31, N41) 및 풀다운 트랜지스터들(N12, N22, N32, N42)의 동작 상태에 따라 결정된다.

상술한 서브 워드라인 제어부(130b)의 동작 원리는 종래의 서브 워드라인 제어장치와 유사하며, 본 발명은 서브 워드라인 제어부의 배치 구조에 특징이 있으므로, 본 실시예에서는 서브 워드라인 제어부의 동작 원리에 대한 상세한 설명은 생략한다.

도 6은 도 5의 서브 워드라인 제어부에서 어느 한 제어신호 출력부(U1_1)를 구성하는 트랜지스터들의 실제 배치 구조를 보여주는 레이아웃 도면이다.

제어신호 출력부가 형성되는 영역은 PMOS 트랜지스터들(P11, P12, P13)이 형성되는 PMOS 영역과 NMOS 트랜지스터들(N13, N14, N15)이 형성되는 NMOS 영역으로 구분될 수 있다.

PMOS 트랜지스터(P11)의 액티브 영역(ACT_P11)은 제 1 방향으로 연장되는 사각 형상을 가진다. 액티브 영역(ACT_P11)에는 제 1 방향으로 연장되는 게이트가 형성되며, 액티브 영역(ACT_P11)에서 게이트의 양측에 있는 영역들은 각각 승압전압(VPP) 및 제어 노드(A1)와 연결되는 정션 영역들이 된다.

PMOS 트랜지스터들(P12, P13)의 액티브 영역들(ACT_P12, ACT_P13)은 제 1 방향과 교차되는 제 2 방향으로 연장되는 사각 형상을 가지며, 액티브 영역(ACT_P11)의 일측에 2단 구조로 나란하게 배치된다. 이때, 액티브 영역들(ACT_P12, ACT_P13)은 장축 방향(제 2 방향)의 길이가 서로 다르게 형성된다. 또한, 액티브 영역들(ACT_P12, ACT_P13)은 단축 방향(제 1 방향)의 길이들의 합이 액티브 영역(ACT_P11)의 장축 방향(제 1 방향)의 길이보다 작게 형성된다. 즉, 액티브 영역들(ACT_P12, ACT_P13)은 액티브 영역(ACT_P11)의 장축 방향의 길이 범위 내에 배치된다. 액티브 영역들(ACT_P12, ACT_P13)에는 각각 제 2 방향으로 진행하는 라인 타입의 게이트들이 2개씩 형성된다. 이때, 액티브 영역(ACT_P13)에 형성되는 2개의 게이트들은 액티브 영역(ACT_P11)에 형성되는 게이트와 공통 연결되며, 이들 게이트들은 예비 구동노드(B1)와 연결된다. 그리고, 액티브 영역(ACT_P12)에 형성되는 2개의 게이트들은 제어 노드(A1)와 공통 연결된다. 액티브 영역(ACT_P12)에서, 게이트들 사이의 정션영역은 예비 구동노드(B1)와 연결되며, 양측 단부의 정션 영역들은 승압전압(VPP)과 연결된다. 그리고, 액티브 영역(ACT_P13)에서, 게이트들 사이의 정션영역은 서브 워드라인 제어신호(FXB<0>)를 출력하는 출력단자가 되며, 양측 단부의 정션 영역들은 승압전압(VPP)과 연결된다.

NMOS 트랜지스터(N13)의 액티브 영역(ACT_N13)은 제 2 방향으로 연장되는 사각 형상을 가지며 액티브 영역(ACT_P13)의 일측에 위치한다. 이때, 액티브 영역(ACT_N13)은 액티브 영역(ACT_P13)과 같은 직선상에 한줄로 배치될 수 있으며, 액티브 영역(ACT_P13)과 같은 사이즈(장축의 길이와 단축의 길이가 동일)로 형성될 수 있다. 액티브 영역(ACT_N13)에는 제 2 방향으로 연장되는 2개의 게이트들이 나란하게 형성되며, 그 게이트들은 예비 구동노드(B1)와 연결된다. 액티브 영역(ACT_N13)에서, 게이트들 사이의 정션영역은 서브 워드라인 제어신호(FXB<0>)를 출력하는 출력단자와 연결되며, 양측 단부의 정션 영역들은 백바이어스전압(VBBW)과 연결된다.

NMOS 트랜지스터(N14)의 액티브 영역(ACT_N14)은 제 2 방향으로 연장되는 사각 형상을 가지며, 제 1 방향으로 액티브 영역(ACT_N13)의 일측에 위치한다. 이때, 액티브 영역(ACT_N14)은 액티브 영역(ACT_P12)과 같은 직선상에 한줄로 배치될 수 있다. 액티브 영역(ACT_N14)에는 제 2 방향으로 연장되는 2개의 게이트들이 나란하게 형성되며, 그 게이트들은 서브 워드라인 비구동 제어신호(FXOFF)가 입력되는 입력단자와 연결된다. 액티브 영역(ACT_N14)에서, 게이트들 사이의 정션영역은 예비 구동노드(B1)와 연결되며, 양측 단부의 정션 영역들은 백바이어스전압(VBBW)과 연결된다. 액티브 영역들(ACT_N13, ACT_P14)의 단축 방향(제 1 방향)의 길이들의 합도 액티브 영역(ACT_P11)의 장축 방향(제 1 방향)의 길이보다 작게 형성된다.

NMOS 트랜지스터(N15)의 액티브 영역(ACT_N15)은 제 1 방향으로 연장되는 사각 형상을 가지며, 제 2 방향으로 액티브 영역(ACT_N13)의 일측에 위치한다. 액티브 영역(ACT_N15)에는 제 2 방향으로 연장되는 2개의 게이트들이 나란하게 형성되며, 그 게이트들은 서브 워드라인 제어신호(FXB<0>)를 출력하는 출력단자와 연결된다. 액티브 영역(ACT_N15)에서, 게이트들 사이의 정션영역은 예비 구동노드(B1)와 연결되며, 양측 단부의 정션 영역들은 백바이어스전압(VBBW)과 연결된다.

도 7은 인접한 두 제어신호 출력부들을 구성하는 트랜지스터들의 배치 구조를 보여주는 레이아웃 도면이다.

본 실시예에서는 서브 워드라인 제어부에서 인접한 제어신호 출력부들의 트랜지스터들을 서로 대칭되게 배치한다. 예컨대, 제어신호 출력부들(U1_1, U1_2, U1_3, U1_4)을 구성하는 트랜지스터들을 PMOS 영역 및 NMOS 영역에 배치시킬 때, 도 7에서와 같이, 제어신호 출력부(U1_1)의 트랜지스터들(P11 ∼ P13, N13 ∼ N15)과 제어신호 출력부(U1_2)의 트랜지스터들(P21 ∼ P23, N23 ∼ N25)을 서로 대칭되게 배치한다. 즉, 제어신호 출력부들(U1_1, U1_2)에서, 같은 기능을 수행하는 트랜지스터들의 액티브 영역들 및 게이트들이 서로 대칭되게 배치된다.

도 7에는 도시되지 않았으나, 후술되는 도 9 및 도 10에 도시된 바와 같이, 제어신호 출력부(U1_3)의 트랜지스터들과 제어신호 출력부(U1_4)의 트랜지스터들도 도 7과 같은 구조로 서로 대칭되게 배치된다.

이때, 대칭되는 액티브 영역들 중 대칭축과 맞닿는 액티브 영역들의 정션 영역들은 소스전압(VPP, VBBW)을 공유할 수 있다. 예컨대, 트랜지스터들(P13, P23)의 액티브 영역들이 대칭축 부분에서 서로 맞닿게 형성되거나 일체형으로 형성됨으로써 승압전압(VPP)을 공유할 수 있다. 트랜지스터들(N13, N23) 및 트랜지스터들(N15, N25)의 액티브 영역들도 서로 맞닿게 형성되거나 일체형으로 형성됨으로써 백바이어스 전압(VBBW)을 공유할 수 있다.

PMOS 트랜지스터들(P11 ∼ P13, P21 ∼ P23)과 NMOS 트랜지스터들(N13 ∼ N15, N23 ∼ N25) 사이에는 가드링이 형성될 수 있다.

제어신호 출력부(U1_2)의 트랜지스터들과 제어신호 출력부(U1_3)의 트랜지스터들도 서로 대칭되게 배치된다.

도 8은 도 7의 제어신호 출력부들(U1_1, U1_2) 및 해당 제어신호 출력부들의 제어 노드들(A1, A2)의 구동 상태를 제어하는 트랜지스터들의 배치 구조를 보여주는 레이아웃 도면이다.

제어신호 출력부(U1_1)의 제어 노드(A1) 및 제어신호 출력부(U1_2)의 제어 노드(A2)는 각각 트랜지스터들(N11, N12) 및 트랜지스터들(N21, N22)의 동작에 따라 구동 상태가 결정된다.

본 실시예에서는 서로 대칭되게 형성되는 두 제어신호 출력부들(U1_1, U1_2) 단위로 해당 제어 노드들(A1, A2)의 구동 상태를 제어하는 트랜지스터들(N11, N12, N21, N22)이 제 2 방향으로 제어신호 출력부들(U1_1, U1_2)의 일측에 배치되도록 한다.

이때, 트랜지스터들(N11, N12, N21, N22) 중에서 같은 기능을 수행하는 트랜지스터들이 서로 대칭되게 배치된다. 예컨대, 서브 워드라인 비구동 제어신호(FXOFF)가 활성화시 턴온되어 제어 노드들(A1, A2)을 각각 풀업시키는 트랜지스터들(N11, N21)의 액티브 영역들 및 게이트들은 제 1 방향으로 서로 대칭되게 배치된다. 또한, 블록 어드레스 신호들(BAX23<0>, BAX23<0>)가 활성화시 턴온되어 제어 노드들(A1, A2)을 각각 풀다운 시키는 트랜지스터들(N12, N22)의 액티브 영역들 및 게이트들은 트랜지스터들(N11, N21)의 일측에서 제 2 방향으로 서로 대칭되게 배치된다.

트랜지스터들(N11, N21)의 게이트들은 공통 연결되어 입력 신호(FXOFF)를 공유한다. 트랜지스터들(N12, N22)의 액티브 영역들은 서로 맞닿게 형성되거나 일체형으로 형성될 수 있다. 또한, 트랜지스터들(N12, N22)의 액티브 영역들은 제 1 방향으로 연장되는 장축의 길이가 제어신호 출력부들(U1_1, U1_2)과 중첩되는 길이를 갖는다.

두 제어신호 출력부들(U1_1, U1_2)과 트랜지스터들(N11, N12, N21, N22) 사이에는 가드링이 형성될 수 있다.

본 실시 예에서는 설명의 편의를 위해 도 8의 배치 구조를 갖는 트랜지스터들의 집합을 하나의 유닛(U2_1)으로 칭한다.

도 9는 도 8의 구성들이 서로 대칭되게 배치되는 모습을 보여주는 도면이다.

상술한 도 8의 유닛(U2_1)은 서브 워드라인 제어부(130b)에서 출력되는 4비트의 서브 워드라인 제어신호들(FXB<0>, FXB<1>, FXB<2>, FXB<3>) 중 2비트의 제어신호들(FXB<0>, FXB<1>)을 출력하기 위한 구성(트랜지스터)들이다.

서브 워드라인 제어부(130b)에서 나머지 2비트의 제어신호들(FXB<2>, FXB<3>)을 출력하기 위한 트랜지스터들의 집합을 유닛(U2_2)라 할 때, 유닛(U2_2)은 유닛(U2_1)과 같은 형태의 구조를 가지되, 유닛(U2_1)과 대칭되는 배치 구조를 갖는다.

도 10은 도 9의 배치 구조를 포함하여 도 5의 서브 워드라인 제어부 전체의 배치 구조를 보여주는 레이아웃 도면이다. 즉, 도 10은 도 9의 배치 구조에 트랜지스터들(N51, N61, N71)의 배치 구조가 포함된 도면이다.

도 5에서와 같이, 트랜지스터들(N51, N61, N71)은 공통 연결노드(A5)를 통해 유닛들(U2_1, U2_2)과 공통 연결되어 유닛들(U2_1, U2_2)의 동작을 제어하는 트랜지스터들이다. 즉, 유닛들(U2_1, U2_2)에 공유되는 트랜지스터들이다.

이러한 트랜지스터들(N51, N61, N71) 중 서브 워드라인 비구동 제어신호(FXOFF)가 활성화시 턴온되어 공통 연결노드(A5)를 풀업시키는 트랜지스터(N51)는 유닛들(U2_1, U2_2) 사이에 배치된다. 바람직하게는, 같은 제어신호(FXOFF)에 따라 온/오프되는 트랜지스터들(N11, N21, N31, N41) 사이에 배치된다. 예컨대, 유닛(U2_1)의 트랜지스터들(N11, N21)과 유닛(U2_2)의 트랜지스터들(N31, N41) 사이에 배치된다.

블록 어드레스 신호들(BAX0, BAX1)이 활성화시 턴온되어 공통 연결노드(A5)를 풀다운 시키는 트랜지스터들(N61, N71)은 제 2 방향으로 유닛들(U2_1, U2_2)의 일측에 배치된다. 이때, 트랜지스터들(N61, N71)의 액티브 영역은 제 1 방향으로 연장되는 장축의 길이가 유닛들(U2_1, U2_2)과 중첩되는 길이를 갖는다.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.

따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100 : 반도체 장치
110 : 주변 영역
120 : 뱅크
130 : 로우 디코더 블록
130a : 메인 워드라인 제어부
130b : 서브 워드라인 제어부
140 : 컬럼 디코더 블록
200a ∼ 200h : 매트
ACT_P11 ∼ ACT_P13, ACT_N13 ∼ ACT_N15 : 액티브 영역
BG0, BG1 : 뱅크 그룹
MAT_row : 매트 행
WL0 ∼ WLx : 워드 라인
DEC_row : 로우 디코더
SWD : 서브 워드라인 드라이버
U1_1 ∼ U1_4 : 제어신호 출력부
P11 ∼ P13, P21 ∼ P 23 : PMOS 트랜지스터
N11 ∼ N15, N21 ∼ N25, N31 ∼ N71 : NMOS 트랜지스터

Claims

제 1 내지 제 4 제어 노드의 구동상태 및 서브 워드라인 비구동 제어신호에 따라 제 1 내지 제 4 서브 워드라인 제어신호들을 각각 출력하는 제 1 내지 제 4 제어신호 출력부들을 포함하되,
상기 제 1 제어신호 출력부를 구성하는 트랜지스터들과 상기 제 2 제어신호 출력부를 구성하는 트랜지스터들은 서로 대칭되게 배치되며,
상기 제 3 제어신호 출력부를 구성하는 트랜지스터들과 상기 제 4 제어신호 출력부를 구성하는 트랜지스터들은 서로 대칭되게 배치되는 반도체 장치.
제 1항에 있어서,
상기 제 2 제어신호 출력부를 구성하는 트랜지스터들과 상기 제 3 제어신호 출력부를 구성하는 트랜지스터들은 서로 대칭되게 배치되는 것을 특징으로 하는 반도체 장치.
제 1항에 있어서, 상기 제 1 내지 제 4 제어신호 출력부들은 각각
제 1 방향으로 연장되는 제 1 액티브 영역 및 상기 제 1 액티브 영역에 상기 제 1 방향으로 연장되게 형성되는 제 1 게이트를 포함하는 제 1 트랜지스터;
상기 제 1 액티브 영역의 일측에 위치하며 상기 제 1 방향과 교차되는 제 2 방향으로 연장되는 제 2 액티브 영역 및 상기 제 2 액티브 영역에 상기 제 2 방향으로 연장되게 형성되는 제 2 게이트를 포함하는 제 2 트랜지스터;
상기 제 2 액티브 영역과 나란하게 상기 제 2 방향으로 연장되며 상기 제 1 액티브 영역의 일측에 위치하는 제 3 액티브 영역 및 상기 제 3 액티브 영역에서 상기 제 2 방향으로 연장되게 형성되는 제 3 게이트를 포함하는 제 3 트랜지스터;
상기 제 2 방향으로 연장되며 상기 제 2 방향을 따라 상기 제 2 액티브 영역의 일측에 위치하는 제 4 액티브 영역 및 상기 제 4 액티브 영역에 상기 제 2 방향으로 연장되게 형성되는 제 4 게이트를 포함하는 제 4 트랜지스터;
상기 제 4 액티브 영역과 나란하게 상기 제 2 방향으로 연장되며 상기 제 3 액티브 영역의 일측에 위치하는 제 5 액티브 영역 및 상기 제 5 액티브 영역에 상기 제 2 방향으로 연장되게 형성되는 제 5 게이트를 포함하는 제 5 트랜지스터; 및
상기 제 2 방향으로 상기 제 4 액티브 영역의 일측에 위치하며 상기 제 1 방향으로 연장되는 제 6 액티브 영역 및 상기 제 6 액티브 영역에 상기 제 2 방향으로 연장되게 형성되는 제 6 게이트를 포함하는 제 6 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
제 3항에 있어서,
상기 제 2 액티브 영역과 상기 제 4 액티브 영역은 동일한 사이즈를 가지며, 상기 제 2 방향을 따라 같은 직선상에 위치하는 것을 특징으로 하는 반도체 장치.
제 4항에 있어서, 상기 제 2 게이트 및 상기 제 4 게이트는 각각
상기 제 2 방향으로 평행하게 진행하는 두 게이트들을 포함하는 것을 특징으로 하는 반도체 장치.
제 3항에 있어서, 상기 제 1 제어신호 출력부에서
상기 제 1 액티브 영역은 제 1 소스전압과 상기 제 1 제어 노드에 연결되고 상기 제 1 게이트는 제 1 예비 구동노드에 연결되며,
상기 제 2 액티브 영역은 상기 제 1 소스전압과 제 1 워드라인 제어신호 출력단에 연결되고 상기 제 2 게이트는 상기 제 1 예비 구동노드에 연결되며,
상기 제 3 액티브 영역은 상기 제 1 소스전압과 상기 제 1 예비 구동노드에 연결되고 상기 제 3 게이트는 상기 제 1 제어 노드에 연결되며,
상기 제 4 액티브 영역은 상기 제 2 소스전압과 상기 제 1 워드라인 제어신호 출력단에 연결되고 상기 제 4 게이트는 상기 제 1 예비 구동노드에 연결되며,
상기 제 5 액티브 영역은 상기 제 1 예비 구동노드와 상기 제 2 소스전압에 연결되고 상기 제 5 게이트는 상기 서브 워드라인 비구동 제어신호 입력단에 연결되며,
상기 제 6 액티브 영역은 상기 제 1 예비 구동노드와 상기 제 2 소스전압에 연결되고 상기 제 6 게이트는 상기 제 1 워드라인 제어신호 출력단에 연결되는 것을 특징으로 하는 반도체 장치.
제 3항에 있어서,
상기 제 3 액티브 영역은 상기 제 2 액티브 영역 보다 상기 제 2 방향으로의 길이가 짧으며,
상기 제 5 액티브 영역은 상기 제 4 액티브 영역 보다 상기 제 2 방향으로의 길이가 짧은 것을 특징으로 하는 반도체 장치.
제 7항에 있어서, 상기 제 3 게이트 및 상기 제 5 게이트는
상기 제 2 방향으로 평행하게 진행하는 2개의 게이트들을 포함하는 것을 특징으로 하는 반도체 장치.
제 3항에 있어서, 상기 제 6 게이트는
상기 제 2 방향으로 평행하게 진행하는 2개의 게이트들을 포함하는 것을 특징으로 하는 반도체 장치.
제 3항에 있어서,
상기 서브 워드라인 비구동 제어신호에 따라 상기 제 1 내지 제 4 제어 노드들을 각각 풀업 구동시키는 제 1 내지 제 4 풀업 트랜지스터들;
제 1 블록 어드레스 신호에 따라 상기 제 1 내지 제 4 제어 노드들을 각각 풀다운 구동시키는 제 1 내지 제 4 풀다운 트랜지스터들;
상기 서브 워드라인 비구동 제어신호에 따라 상기 제 1 내지 제 4 풀다운 트랜지스터들의 공통 연결노드를 풀업시키는 제 5 풀업 트랜지스터; 및
제 2 블록 어드레스 신호에 따라 상기 공통 연결노드를 풀다운 시키는 제 5 및 제 6 풀다운 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 장치.
제 10항에 있어서,
상기 제 1 풀업 트랜지스터와 상기 제 2 풀업 트랜지스터는
상기 제 2 방향을 따라 상기 제 1 및 제 2 제어신호 출력부들의 일측에 위치하며, 상기 제 1 방향으로 서로 대칭되게 배치되는 것을 특징으로 하는 반도체 장치.
제 11항에 있어서,
상기 제 1 풀다운 트랜지스터 및 제 2 풀다운 트랜지스터는
상기 제 2 방향을 따라 상기 제 1 풀업 트랜지스터와 상기 제 2 풀업 트랜지스터의 일측에 위치하며, 상기 제 2 방향으로 서로 대칭되게 배치되는 것을 특징으로 하는 반도체 장치.
제 10항에 있어서,
상기 제 3 풀업 트랜지스터와 상기 제 4 풀업 트랜지스터는
상기 제 2 방향을 따라 상기 제 3 및 제 4 제어신호 출력부들의 일측에 위치하며, 상기 제 1 방향으로 서로 대칭되게 배치되는 것을 특징으로 하는 반도체 장치의 워드라인 제어장치.
제 13항에 있어서,
상기 제 3 풀다운 트랜지스터 및 제 4 풀다운 트랜지스터는
상기 제 2 방향을 따라 상기 제 3 풀업 트랜지스터와 상기 제 4 풀업 트랜지스터의 일측에 위치하며, 상기 제 2 방향으로 서로 대칭되게 배치되는 것을 특징으로 하는 반도체 장치.
제 10항에 있어서, 상기 제 5 풀업 트랜지스터는
상기 제 2 풀업 트랜지스터와 상기 제 3 풀업 트랜지스터 사이에 배치되는 것을 특징으로 하는 반도체 장치.
제 15항에 있어서, 상기 제 5 및 제 6 풀다운 트랜지스터는
상기 제 2 방향을 따라 상기 제 1 내지 제 4 풀다운 트랜지스터들의 일측에 위치하는 것을 특징으로 하는 반도체 장치.
제 16항에 있어서, 상기 제 5 및 제 6 풀다운 트랜지스터는
상기 제 1 방향으로 연장되며, 상기 제 1 방향으로의 길이가 상기 제 1 내지 제 4 풀다운 트랜지스터들과 중첩되는 길이를 갖는 하나의 액티브 영역에 형성되는 것을 특징으로 하는 반도체 장치.
제 15항에 있어서,
상기 제 1 풀업 트랜지스터와 상기 제 4 풀업 트랜지스터는 상기 제 5 풀업 트랜지스터를 기준으로 서로 대칭되게 배치되며,
상기 제 2 풀업 트랜지스터와 상기 제 3 풀업 트랜지스터는 상기 제 5 풀업 트랜지스터를 기준으로 서로 대칭되게 배치되는 것을 특징으로 하는 반도체 장치.
제 10항에 있어서,
상기 제 1 풀다운 트랜지스터와 상기 제 3 풀다운 트랜지스터는 제 1 방향으로 서로 대칭되게 배치되며,
상기 제 1 풀다운 트랜지스터와 상기 제 3 풀다운 트랜지스터는 제 1 방향으로 서로 대칭되게 배치되는 것을 특징으로 하는 반도체 장치.
제 3항에 있어서,
상기 제 1 내지 제 3 트랜지스터들과 상기 제 4 내지 제 6 트랜지스터들 사이에 위치하는 가드링을 더 포함하는 것을 특징으로 하는 반도체 장치.