CN1774768A - 低功率高性能存储电路及相关方法 - Google Patents

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Abstract

本发明揭示一种集成电路，该集成电路包括：一第一NMOS晶体管；一第一PMOS晶体管；一第二NMOS晶体管；一第二PMOS晶体管；一耦合至该第二PMOS的一第一源极/漏极的第一偏压节点；一耦合至该第一PMOS晶体管的栅极的第三偏压节点；一耦合至该第一PMOS晶体管的栅极的第四偏压节点；一将该第一NMOS晶体管的第二源极/漏极耦合至该第一PMOS晶体管的第一源极/漏极的上拉节点；一将该第二PMOS晶体管的第二源极/漏极耦合至该第二NMOS晶体管的第一源极/漏极的下拉节点；一输入节点；一将该第一PMOS晶体管的第二源极/漏极耦合至该第二NMOS晶体管的第二源极/漏极的存储节点；一输出节点；输入开关，其耦合后以可控方式将一输入数据值自该输入节点传送至该第一NMOS晶体管的栅极及该第二PMOS晶体管的栅极；及一输出开关，其耦合后以可控方式将一所存储数据值自该存储节点传送至该输出节点。

Description

低功率高性能存储电路及相关方法
相关申请案交叉参照
本申请案主张优先于2002年3月27日提出申请的临时专利申请案第60/368,392号并主张该临时专利申请案的申请日期的权利。
发明背景
技术领域
本发明涉及集成电路，更具体而言，本发明涉及用于信息存储及检索中的集成电路。
背景技术
三十多年来，半导体工业已经能够利用以穆尔定律为依据的比例缩放技术。存储芯片密度的持续提高及随之而来的单片存储容量的持续提高，已使人们能够开发出诸如移动计算及通信所用的便携式电子装置等新产品。假若没有高密度存储器，就不可能会有诸如蜂窝电话、个人数字助理(PDA)、掌上型计算机、甚至膝上型计算机等装置。在此等便携式装置的使用中，功耗已成为一重要因素。功耗会影响电池寿命：功耗越低，电池寿命越长。静态随机存取存储器(SRAM)已成为便携式装置的一重要部件，其原因是：与需要实施定期刷新操作来防止存储内容丢失的动态RAM(DRAM)相比，SRAM的功耗更低且速度通常更快。目前，16Mb SRAM及256Mb DRAM在市面上有售。
对于需要使用SRAM的便携式装置应用而言，非常期望具有低待机电流，以便延长电池寿命。否则，若电池电能很快耗尽，则可能会限制便携式装置的使用并还可能会给这些装置的用户带来(举例而言)需携带备用电池之不便。在当前的一代便携式装置中，便携式装置的待机电流通常为5-10微安(10-6A)。而理想的情况是待机电流为零，且待机电流越低越好。待机电流具有若干分量，其中一个最显著的分量是因存储单元中的泄漏电流而引起。随着所期望的便携式装置存储容量的增大，抑制泄漏电流变得日益重要。遗憾的是，每当根据一物理定律开发出一代比例缩放技术，现有存储电路中的泄漏电流却趋于增大。众所周知，由于在电源电压按比例缩减的情况下装置阈值电压也因芯片性能的需要按比例缩减，金属氧化物半导体(MOS)晶体管的亚阈值电流按指数方式增大。MOS晶体管中的此种泄漏电流现象通常以下列方程式来描述：
IJeakage＝K*exp((Vgs-Vt)/(S/ln 10))(1-exp(-Vds/VT))  (1)
其中K为一取决于所用技术的常数，Vgs为栅极-源极电压(＝Vg-Vs)，Vt为装置的阈值电压，S为亚阈值电压摆动，VT为热电压(＝kT/q)，其中k表示玻耳兹曼常数。亚阈值摆动电压S可表述为：
S＝(kT ln 10)/q*(1+Cd/Cox)(2)
方程式(1)表明，可借助增大Vt来降低泄漏电流，在VLSI设计中会勉强采用此种方法，尽管其会降低速度。换言之，增大Vt既会降低泄漏电流，亦会增大电路中的信号传播延迟。因此，通常在最大限度降低泄漏电流的愿望与最大限度提供速度的愿望之间存在一折衷。通常，只要是通过增大Vt来降低泄漏电流的晶体管不处于速度紧要路径中，此种折衷即可为人们所接受。通常，为保证降低信号传播延迟从而提高电路速度，速度紧要路径中的晶体管应具有较低的阈值电压。然而，较低的阈值电压却可能会导致待机模式中的泄漏电流相对较大。
图1A为一种称作SRAM单元类型的习知集成电路数据存储单元的例示性电路图。该现有SRAM单元包含六个晶体管，其中两个晶体管用于存取(m5，m6)，四个晶体管(m1，m2，m3，m4)用于以两个交叉耦合反相器(m1-m3对及m2-m4对)来锁存数据。晶体管m1-m4用作存储电路。在该实例中，该存储电路通过锁存数据而起作用。晶体管m5及m6用作存取晶体管，以便向该存储电路写入数据及自该存储电路读取数据。举例而言，假定所存储数据为逻辑“1”，则数据存储节点X设定为高电平(“1”)，另一数据存储节点 X设定为低电平(“0”)。因此，晶体管m1及m4导通，同时晶体管m2及m3关断。存取晶体管m5及m6可通过将字线(WL)驱动至高电平而导通并通过将字线(WL)驱动至低电平而关断。当m5及m6导通时，BL链接至节点X，且 BL连接至 X。
更具体而言，该集成电路数据存储单元包括一含有第一及第二反相器的锁存电路。一第一反相器包括一第一高阈值电压PMOS晶体管m1、一第一高阈值电压NMOS晶体管m3及一第一数据节点X，该第一数据节点X包含该第一PMOS m1及NMOS m3晶体管的互连源极/漏极(S/D)。一第二反相器包括一第二高阈值电压PMOS晶体管m2、一第二高阈值电压NMOS晶体管m4及一第二数据节点 X，该第二数据节点 X包含该第二PMOS m2晶体管及NMOS m4晶体管的互连源极/漏极(S/D)。第一PMOS晶体管m1及第一NMOS晶体管m3的栅极耦合至第二数据节点 X。第二PMOS晶体管m2及第二NMOS晶体管m4的栅极耦合至第一数据节点X。一第一低阈值电压访问晶体管m5包含：一第一S/D，其耦合至第一数据节点X、第二PMOS晶体管m2的栅极及第二NMOS晶体管m4的栅极；一第二S/D，其耦合至一第一数据存取节点A1；及一栅极，其耦合至一第一存取控制节点C1。一第二低阈值电压访问晶体管m6包含：一第一S/D，其耦合至第二数据节点 X、第一PMOS晶体管m1的栅极及第一NMOS晶体管m3的栅极；一第二S/D，其耦合至一第二数据存取节点A2；及一栅极，其耦合至一第二存取控制节点C2。
举例而言，在写入操作期间，当WL为高电平时，可通过导通存取晶体管m5将BL上的数据“1”馈送至节点X，与此同时，可通过导通存取晶体管m6将 BL上的数据“0”馈送至节点 X。甚至在WL线为低电压从而使存取晶体管m5及m6关断时，m1-m3及m2-m4晶体管对的锁存作用亦能够实现节点X处数据“1”的稳定存储。反之，当由一高电平WL信号使存取晶体管m5及m6导通时，通过在BL上提供逻辑“0”、同时在 BL上提供逻辑“1”，可将数据“0”写入节点X。
相反，在写入操作期间，BL与 BL二者均预充电至一高电压电平，例如VDD。如果节点 X处的电压电平为低电平，则 BL上的电压将通过m4放电。而如果节点 X处的电压电平为高电平，则 BL上的电压将不会通过m4放电。相反，BL的电压将通过m3放电。一感测放大器(未图示)可感测到BL或 BL上的小电压降，以便确定节点X及 X处所存储的电压电平并产生一输出信号，例如，当所存储数据为高电平时，该输出信号为高电平，或者当所存储数据为低电平时，该输出信号为低电平。
遗憾的是，此种先前的SRAM单元一直存在可靠性问题。举例而言，如果m3泄漏并自节点X对地传导电流，则该节点处所存储的电荷可能会减少，从而下拉X处的节点电压，此又可能会使m2泄漏一定的电荷至节点 X内。节点 X处升高的电压可能又会促使流过m3的泄漏电流增大，此有可能导致变迁至一新的错误锁定状态。因此，电流泄漏可能会导致数据存储错误，从而造成可靠性问题。
图1A所示现有SRAM结构的另一问题在于，在读取操作期间，单元节点的电压可能会受到位线电压的影响。举例而言，假定X及 X的电压分别为高电平及低电平，且BL及 BL预充电至VDD。当WL启动时，m5及m6变为导通。m1与m3接合处的节点X耦合至BL，且m2与m4接合处的节点 X耦合至 BL。由于 BL预充电至VDD且 X的电平为低电平(例如VSS)，因而 BL上的电压电平可能会影响节点 X处的电压电平。一种降低 BL上的电压对节点 X的影响的方法是增大m6的阻抗。然而，增大m6的阻抗亦会降低读取速度。因此，在电路稳定性与读取速度之间存在折衷。
此外，待机模式中存在的泄漏电流可能会导致电池漏电。图2为一MOS晶体管在两个不同阈值电压(低Vt及高Vt)下的I-V特性曲线图解。如方程式(1)所示，阈值电压越高，泄漏电流(Ids)的值即越低。因此，设计选用方案“A”将使用高Vt来降低泄漏电流，但由于在固定的Vgs(＜VDD)摆动情况下信号传播延迟随Vt的升高而增大，因而此会导致速度降低。已知由MOS晶体管产生的传播延迟反比于(Vgs-Vt)。因此，对于一既定的Vgs，Vt越高，延迟即越大。与此相比，设计选用方案“B”使用低Vt通过减小信号传播延迟来提高速度，但可通过使晶体管在关断期间承受反偏压来降低泄漏电流。
尽管人们已得知当使晶体管承受反偏压时可降低泄漏电流此一事实，然而仍需要一种可抑制泄漏电流且不存在性能降低及可靠性问题的集成电路数据存储单元。具体而言，需要一种可降低功耗且不会牺牲高速性能的SRAM电压。
同时，亦需要提高一既定芯片面积中的存储容量。为在一既定芯片面积中存储更多的信息，单个存储单元面积应很小。出于此种原因，过去，电路布局设计专家常常人工对数据存储单元进行设计。甚至节省微小的单位单元面积亦可能会显著增大整个芯片区域中的存储容量，当在芯片中重复使用众多数据存储单元时尤其如此。目前已考虑使用的一种增大信息存储容量的方法是在单个存储单元中存储多于一个数据位。如果可在一个单位单元中存储两个数据位，即可有效地将相同芯片面积的存储容量加倍。此外，此可减小一具有既定数据存储容量的芯片面积，从而提高产量。目前，需要一种使人们能够以一种简单的方法在单个存储单元中实施多位存储的存储单元架构。
此外，需要降低因用于读取操作的位线预充电而引起的功耗及降低预充电电路所占用的芯片面积。图1B-1D为例示性电路图，其显示图1A所示习知单元耦合于一典型SRAM阵列结构中，其中每一阵列均具有m行(WL)及n列(BL及 BL)单元。每一列均包括一位线对BL及 BL。图1B-1D中每一阵列均具有一不同的习知预充电电路构造。更具体而言，图1B-1D显示第m行中一位于第一列(列1)中的第一单元(单元1)及一位于最末列(列n)中的最末单元(单元n)。具体而言，单元1及单元n包含各自的输入晶体管m5及m6，这些晶体管的栅极耦合至WLm。单元1中m5及m6输入晶体管的相应S/D端子分别耦合至BL1及 BL1。m5及m6输入晶体管的相应S/D端子分别耦合至BLn及 BLn。
图1B显示一第一预充电电路构造，其中在每一位线的端部均设置有一预充电晶体管(例如PMOS晶体管mp1-1，mp1-2，mpn-1及mpn-2)，以将位线(BL)及带划线位线( BL)的电压设定为某一电平。举例而言，符号“mp1-1”表示第m行、预充电、第1列、耦合至该单元的第一位线(BL1)。举例而言，符号“mpn-2”表示第m行、预充电、第n列、耦合至该单元的第二位线( BLn)。
在图1B所示预充电电路构造中，所有BL线及所有 BL线均通过mp1-1，mp1-2，mpn-1及mpn-2预充电至VDD。这些晶体管的栅极耦合至一电源电平(在本实例中例如为Vss)，因此预充电晶体管始终导通，且BL及 BL线持续充电至VDD。
图1C显示一与图1B所示相似的第二预充电电路构造。然而，在图1C所示构造中，预充电晶体管由一预充电信号PPRE来控制。
图1D显示一第三预充电电路构造，其中每一位线对均具有一专用控制信号，例如BL1及 BL1的专用控制信号为PPRE1，BLn及 BLn的专用控制信号为PPREn。这些专用控制信号使人们能够选择性地对各个位对进行预充电。由于不必对未参与读取操作的电流路径进行预充电，因而选择性地进行预充电可降低功耗。此外，可将一既定SRAM阵列中的各单元划分成若干组，并可使用不同的个别预充电信号来控制不同的个别单元组的预充电。举例而言，假定在一SRAM阵列中具有128个单元且一次仅读取16位单元数据，则可将该阵列中的各单元划分成8组，其中每一组均可具有一不同的预充电控制信号。
尽管诸如图1D所示之预充电电路构造可降低与预充电相关的功耗，然而仍需要进一步改善与预充电相关的功耗并需要占据更小芯片面积的预充电电路。
本发明即可满足这些需要。
发明内容
本发明的一个方面(举例而言)提供一种集成电路存储装置。该装置包括第一NMOS和PMOS晶体管及第二NMOS和PMOS晶体管。该第一NMOS晶体管的一第一源极/漏极用作一第一偏压节点。该第二PMOS晶体管的一第一源极/漏极用作一第二偏压节点。该第一PMOS晶体管的一栅极用作一第三偏压节点。该第二NMOS晶体管的一栅极用作一第四偏压节点。第一NMOS晶体管的一第二源极/漏极与第一PMOS晶体管的一第一源极/漏极的接合点用作一上拉节点。第二PMOS晶体管的一第二源极/漏极与第二NMOS晶体管的一第一源极/漏极的接合点用作一下拉节点。该存储装置亦包含一输入节点、一存储节点及一输出节点。该存储节点位于第一PMOS晶体管的一第二源极/漏极与第二NMOS晶体管的一第二源极/漏极的接合点处。一输入开关可控制输入数据值自输入节点向第一NMOS晶体管的栅极及向第二PMOS晶体管的栅极的传输。一输出开关可控制所存储数据值自存储节点向输出节点的传输。
本发明的另一方面(举例而言)提供一种集成电路多电压电平存储装置。该装置包含第一NMOS及PMOS晶体管及第二NMOS及PMOS晶体管。该第一NMOS晶体管的一第一源极/漏极用作一第一偏压节点。该第二PMOS晶体管的一第一源极/漏极用作一第二偏压节点。该第一PMOS晶体管的一栅极用作一第三偏压节点。该第二NMOS晶体管的一栅极用作一第四偏压节点。第一NMOS晶体管的一第二源极/漏极与第一PMOS晶体管的一第一源极/漏极的接合点用作一上拉节点。第二PMOS晶体管的一第二源极/漏极与第二NMOS晶体管的一第一源极/漏极的接合点用作一下拉节点。该存储装置亦包含一输入节点、一存储节点及一输出节点。该存储节点位于第一PMOS晶体管的一第二源极/漏极与第二NMOS晶体管的一第二源极/漏极的接合点处。一输入开关可控制数据输入信号自输入节点向第一NMOS晶体管的栅极及向第二PMOS晶体管的栅极的传输，其中该数据输入信号可具有多个规定输入信号电压电平中的任一电压电平。一限制电路可将存储节点电压限制至一由最新数据输入信号电压电平确定的规定存储节点电压电平。一输出开关可控制一表示已确定的存储节点电压电平的数据输出信号自存储节点向数据输出节点的传输。
本发明的另一方面提供一种写入路径与读取路径相分离的改良型集成电路存储单元。
本发明的另一方面提供一种具有改良的预充电电路构造的集成电路存储单元。
本发明的另一方面提供改良的动态偏压电路及方法。
根据下文对本发明实施例的详细说明并参照例示性附图，即可得知本发明的该些及其他特征及优点。
附图说明
图1A为一种统称作SRAM单元类型的习知集成电路数据存储单元的例示性电路图；图1B-1D为在一具有三种不同预充电电路构造的典型SRAM阵列结构中图1A所示习知单元的三个例示性电路图；
图2为MOS晶体管在两个不同阈值电压(低Vt及高Vt)下的I-V特性曲线的例示图；
图3为一本发明第一实施例的集成电路数据存储单元的例示性电路图；
图4A-4D为本发明第三至第五实施例的例示性电路图；图4E-4F为根据本发明实施例用于图4A-4D所示单元类型的预充电电路构造的例示图；
图5为一本发明第六实施例的集成电路数据存储单元的例示性电路图；
图6一用于阐释图5、7、11及12所示电路的运行的例示性时序图；
图7为一本发明第七实施例的集成电路数据存储单元的例示图；
图8A为一可与本发明实施例的数据存储单元电路共同使用的传统字线驱动器电路的例示图；
图8B为一在现用运行模式及待机运行模式期间施加至图8A所示驱动器的虚拟接地信号的例示图；
图9A为一根据本发明一个方面的字线驱动器电路的电路图；
图9B为一用于阐释图9A所示字线驱动器电路在现用及待机模式中的运行的信号图；
图10A显示根据本发明一个方面的字线驱动器电路中的仅一偏压电路部分的另一实施例；
图10B为一用于阐释图10A所示偏压电路的运行的信号图；
图11为一本发明第八实施例的集成电路数据存储单元的例示图；
图12为一本发明第九实施例的多状态存储电路的例示图；
图13为一可与图12所示实施例共同使用的多电平感测放大器的例示图。
具体实施方式
本发明提供可在现用模式中以高性能(高速)运行、可在待机模式中明显抑制亚阈值泄漏电流并可使用相对低的(小于1伏特)电源电压工作的新颖集成电路。下文说明旨在使所属领域的技术人员均能够制作及利用本发明。本发明的这些实施例系根据具体应用及其要求来加以说明。这些对具体实例的说明仅供作为实例。所属领域的技术人员将易于得出这些较佳实施例的各种修改形式，且本文所界定的一般原理亦可应用于其他实施例及应用，此并不背离本发明的精神及范畴。因此，本发明并非意欲限定为所示实施例，而是欲赋予其与本文所揭示原理及特征相一致的最广范畴。
图3为一本发明第一实施例的集成电路数据存储单元100的例示性电路图。图3所示本发明数据存储单元100的拓扑结构及总体运行类似于图1A所示的先前的SRAM单元。图3中与图1A所示晶体管相对应的各晶体管的参考编号均与图1A所用参考编号相同并带有撇号。因此，可参照上文对图1A所示现有SRAM单元的说明来理解图3所示新数据存储单元的结构及运行。
在图3所示新颖数据存储单元100与图1A所示的先前SRAM单元之间存在若干重要区别。首先，新颖数据存储单元100中的数据锁存晶体管(m1′-m4′)系构建为高阈值电压(高Vt)晶体管。第二，新颖存储单元100中的存取晶体管(m5′-m6′)构建为低阈值电压(低Vt)晶体管。可根据一晶体管的阈值电压与同一芯片中其他晶体管阈值电压的相对大小将该晶体管划归为高Vt晶体管或低Vt晶体管。阈值电压取决于诸如基材掺杂浓度、氧化层厚度、栅极宽度等晶体管物理参数的组合。在新颖存储单元100中使用高Vt晶体管来构建资料锁存用存储电路会降低泄漏电流。而在新SRAM单元100中使用低Vt晶体管来构建存取晶体管则会实现快速数据读取循环及快速数据写入循环。因此，图3所示数据存储单元100可有利地降低泄漏电流，同时几乎不会牺牲(即便有)写入存取速度或读取存取速度。
图4A为一本发明第二实施例的集成电路数据存储单元200的例示性电路图。图4A所示本发明数据存储单元200的拓扑结构及运行的某些部分与图3所示的新颖数据存储单元100中的对应部分相同。图4A中与图3所示晶体管相对应的各晶体管的参考编号均与图3所用参考编号相同并带有双撇号。
数据存储单元200包括三个部分。一存储电路部分包含晶体管m1″-m4″。一写入存取电路部分包含晶体管m5″及m6″。一读取存取电路部分包含晶体管m7及m8。存储晶体管m1″-m4″及写入存取晶体管m5″-m6″为高Vt晶体管，而读取存取晶体管m7-m8为低Vt晶体管。在存储电路部分及写入存取电路部分中使用高Vt晶体管会降低泄漏电流，而在读取存取电路部分中使用低Vt晶体管会缩短读取存取时间。
存储电路部分包含晶体管m1″-m4″，与图3中的对应晶体管相似，这些晶体管按图示方式耦合用作一锁存电路。当节点X锁存为一高电压电平时，节点 X锁存为一低电压电平。反之，当节点X锁存为一低电压电平时，节点 X锁存为一高电压电平。
写入电路部分包含晶体管m5″。晶体管m5″具有一个源极/漏极(S/D)端子耦合至位线(BL)的第一存取节点A1″。晶体管m5″具有另一S/D端子耦合至一位于晶体管m1″与m3″的接合点处的第一数据节点及耦合至晶体管m2″和m4″的栅极。晶体管m5″具有一栅极耦合至写入字线(WWL)的一第一控制节点C1″，该写入字线可提供一写入控制信号来控制晶体管m5″的导通。
写入电路部分亦包含晶体管m6″。晶体管m6″具有一个源极/漏极(S/D)端子耦合至带划线的位线( BL)的第二存取节点A2″。晶体管m6″具有另一S/D端子耦合至一位于晶体管m2″与m4″的接合点处的第二数据节点及耦合至晶体管m1″和m3″的栅极。晶体管m6″具有一栅极耦合至写入字线(WWL)的第二控制节点C2″，该写入字线可提供写入控制信号来控制晶体管m6″的导通。
在写入操作期间，将一由BL及 BL线上的互反电压电平所表示的存储值锁存于存储电路部分中。更具体而言，在WWL线上提供一写入控制信号使m5″及m6″同时导通。写入字线(WWL)具有公用的第一及第二控制节点。当m5″导通时，BL上的电压会提供至m1″与m3″的接合点并提供至m2″及m4″的栅极。当m6″导通时， BL上的电压会提供至m2″与m4″的接合点并提供至m1″及m3″的栅极。举例而言，当在BL上提供一高电压电平并在 BL上提供低电压电平时，会使晶体管m1″与m3″的接合点处锁存一高电压电平，而使m2″与m4″的接合点处锁存一低电压电平。反之，举例而言，当在BL上提供一低电压电平并在 BL上提供高电压电平时，会使晶体管m1″与m3″的接合点处锁存一低电压电平，而使m2″与m4″的接合点处锁存一高电压电平。在写入操作期间，在一读取字线RWL上提供一读取控制信号即会使晶体管m7保持关断状态。
读取电路部分包含第一及第二输出晶体管m7及m8。m7的一S/D端子耦合至 BL线的第三存取节点A3。m7的另一S/D端子耦合至m8的一个S/D端子。m7的栅极耦合至RWL的第三控制节点C3，该RWL提供一读取控制信号来控制m7的导通。m8的另一个S/D端子耦合至有效接地电位。m8的栅极耦合至第一数据节点X，该第一数据节点X处于晶体管m1″与m3″的接合点的电压电位。
在读取操作期间，在RWL上提供一读取控制信号使m7导通。同时，WWL上的一写入控制信号使m5″及m6″保持处于关断状态。为准备进行读取操作，将 BL预充电至一规定的预充电电平(通常为“高电平”，即VDD)。读取控制线RWL上的一控制信号使晶体管m7导通。如果锁存于节点X处的电压电平为高电平，则m8亦导通，且 BL上的预充电电压通过存取节点A3以及m7和m8对地放电。因此，晶体管m7及m8构成一放电路径。而如果节点X处的电压电平为低电平，则m8不会导通，因而 BL上的预充电电压不会通过m7及m8放电。由于m7及m8为低Vt器件，因而与假若其为高Vt器件时相比，放电速度更快。一感测放大器电路(未图示)可判定出 BL是否已放电，进而确定出节点X处所存储的电压电平。
在图4A所示实施例中，读取电路通过将节点X电压施加至m8的栅极上而发挥作用。同样，在读取操作期间，由于m5″关断，因而节点X与BL隔离。因此，在读取操作期间无需对BL预充电。节点X处的电压电平足以控制m8的导通及关断。应了解，亦可使用节点 X的电压电平并以相似于BL的方式耦合m7及m8来类似地构建读取电路。
资料存储单元电路200提供一与读取电路路径相分离的写入电路路径。举例而言，一涉及在节点X自高电压电平变迁至低电压电平的写入操作会因BL上的电压通过一写入驱动器(未图示)的NMOS晶体管放电而引发。相反，举例而言，一涉及节点 X自高电压电平变迁至低电压电平的写入操作会使 BL上的电压通过一写入驱动器(未图示)的NMOS晶体管在一写入放电路径上放电。换言之，BL或 BL系通过驱动器放电，且所存储单元数据按上述方式根据BL及 BL上的电压电平而改变。与此相反，一涉及节点X为高电压电平的读取操作会使 BL通过m7及m8在一读取放电路径上放电。反之，一涉及节点X为低电压电平的读取操作不会引起通过m7及m8放电。
写入放电路径与读取放电路径的此种分离的一个益处是可提高电路稳定性，这是因为在读取操作期间，BL及 BL上的电压电平不会影响X或 X上的电压。此外，由于消除了由位线电压电平引起的不稳定性，因而可使用低Vt器件来构建m7及m8。换言之，可使用Vt更低的器件来提高读取速度，此不会引起有害的电路稳定性问题。
或者，亦可通过使用具有更大载流能力的更大晶体管构建m7及m8来提高读取速度。举例而言，在一类似于图1A所示的电路拓扑结构中，由于晶体管m5及m6同时用于读取及写入操作二者，因而在读取速度与稳定性之间存在折衷。在此种先前的电路拓扑结构中，当增大m5及m6的尺寸时，可因m5及m6具有大的电导而改善读取操作，但会作出如下牺牲：BL或 BL上的电压可能会具有更大影响，使存储节点更加不稳定。在此种先前的拓扑结构中，由于存储单元尺寸较大，因而自BL或 BL线泄漏至存储单元的泄漏电流肯定会有所增大。
相比之下，在图4A所示实施例中，m5″及m6″则无需具有增大的尺寸来提高速度。通常，通过使用相对大的写入驱动器上拉或下拉BL或 BL将资料写入单元内来使写入操作速度变快。由于读取路径与存储电路解耦合，因而m7及m8晶体管可具有增大的尺寸，而无需特别担心此种尺寸增大会影响BL或 BL，进而使之影响存储单元及泄漏电流。
在某些应用中，在存储部分、写入存取部分及读取存取部分中可使用具有不同阈值电压的晶体管。举例而言，在一实施例中，存储晶体管(m1″至m4″)构建有最高阈值电压，这是因为对该些需要保持高电压或低电压存储状态的晶体管而言，泄漏电流问题可能最为重要，而写入晶体管m5″及m6″构建有高于晶体管m7及m8的阈值电压，这是因为写入速度可通过增大写入驱动器(未图示)而非通过降低阈值电压来提高。因此，通过使用所述的具有三个不同阈值电压的晶体管，可同时提高性能与稳定性。或者，亦可将m5″及m6″构建为低Vt晶体管，当然，可能需要使用一LVss来保证在晶体管m1″-m4″过滤存储的数据时m5″及m6″完全关断。可用于向m5″及m6″施加一LVss关断电压的电路将在下文中参照图8A-8B、图9A-9B及图10A-10B予以阐述。
图4B为一根据本发明第三实施例的多端口集成电路数据存储单元200-1的例示图。在图4A-4B所示第二及第三实施例单元200及200-1中，相同的部件均使用相同的参考编号进行标记。下文对第三实施例的说明着重于第三实施例不同于第二实施例的特点。多端口集成电路数据存储单元200-1包括一具有晶体管m1″-m4″的存储电路部分、具有晶体管m5″及m6″的写入存取电路、一具有输出晶体管m7、m8的第一读取存取电路部分、及一具有输出晶体管m9、m10的第二读取存取电路部分。在一实施例中，存储部分中的晶体管m1″-m4″及写入晶体管为高Vt晶体管，而第一和第二输出晶体管m7、m8及第三和第四输出晶体管m9、m10为低Vt晶体管。
图4B所示第三实施例的单元200-1与图4A所示第二实施例的单元200的不同之处在于：第三实施例单元200-1包含具有输出晶体管m9、m10及一用于控制晶体管m9导通的附加(第二)读取控制线RWL2的第二读取存取部分。更具体而言，单元200-1包括一具有恰如图4A所示方式相耦合的第一及第二输出晶体管m7、m8的第一读取存取部分，尽管在图4B中将一(第一)读取控制线重新标记为RWL1。此外，第二读取电路部分包含第三及第四输出晶体管m9及m10。m9的一S/D端子耦合至BL线的一第四存取节点A4。m9的另一S/D端子耦合至m10的一个S/D端子。m9的栅极耦合至RWL2的第四控制节点C4，该RWL2提供一读取控制信号来控制m9的导通。m10的另一S/D端子耦合至有效接地电位。m10的栅极耦合至第二数据节点 X，该第二数据节点 X处于晶体管m2″与m4″的接合点的电压电位。
图4B所示第三实施例单元200-1的写入操作及存储操作与图4A所示第二实施例单元200相同。此外，图4B所示第一存取部分晶体管m7、m8的读取操作正如同图4A所示对应晶体管m7、m8的读取操作。然而，图4B所示多端口集成电路数据存储单元200-1可有利地允许同时对单元200-1进行多重独立的读取存取。
更具体而言，在正通过操作第一读取存取部分输出晶体管m7、m8经由 BL读取图4B所示单元200-1的同时，亦可通过操作第二读取存取部分输出晶体管m9、m10经由BL独立地对单元200-1进行读取。为准备进行读取操作，BL及 BL预充电至一规定的预充电电平(通常为“高电平”，即VDD)。在读取存取循环期间，WWL上的一写入控制信号使m5″及m6″保持处于关断状态。在经由第一读取存取部分进行读取操作期间，在RWL1上提供一读取控制信号使m7导通。举例而言，如果节点X处的电压电平为低电平，则m8关断，因而 BL不会对地放电。当正在经由第一读取存取部分进行该实例性读取存取操作时，第二读取控制线RWL2可提供一控制信号使m9导通。假定在节点 X处锁存的电压电平为高电平，则m10亦会导通，因而BL上的预充电电压将通过存取节点A4及m9、m10对地放电。因此，晶体管m9及m10构成一放电路径。反之，如果在节点X上的电压电平为高电平、节点 X上的电压电平为低电平时，由RWL2提供一控制信号使m9导通，则m10将不会导通，因而BL上的预充电电压不会通过m9及m10放电。由于m9及m10为低Vt器件，因而与假若其为高Vt器件时相比，放电速度更快。一感测放大器电路(未图示)可判定出BL及/或 BL是否已放电，进而确定出节点X及 X处所存储的电压电平。
图4C为一本发明第四实施例的集成电路数据存储单元200-2的例示图。在图4A及4C所示第二及第四实施例单元200及200-2中，相同的部件均使用相同的参考编号进行标记。下文对第四实施例的说明着重于第四实施例不同于第二实施例的特点。单元200与单元200-2的一重要区别在于，在单元200-2中仅存在其中一个写入存取晶体管。在第四实施例单元200-2中仅使用一个写入存取晶体管会有利地减小芯片面积。
在第四实施例单元200-2中使用单个存取晶体管m5″会使写入操作略微不同于第二实施例单元200的写入操作。具体而言，在写入操作期间，将一由BL线上的电压电平所表示的存储值锁存于存储电路部分中。在WWL线上提供一写入控制信号使m5″导通。当m5″导通时，BL上的电压会提供至m1″与m3″的接合点并提供至m2″及m4″的栅极。举例而言，当在BL上提供一高电压电平时，会使晶体管m1″与m3″的接合点处锁存一高电压电平，而使m2″与m4″的接合点处锁存一低电压电平。基本上，向节点X施加高电平电压会使m2″关断并使m4″导通，从而将节点 X下拉至一低电压电平。节点 X上的低电压又会使m1″导通并使m3″关断，从而将节点X上拉至一高电平。反之，举例而言，当在BL上提供一低电压电平时，会使晶体管m1″与m3″的接合点处锁存一低电压电平，而使m2″与m4″的接合点处锁存一高电压电平。实质上，向节点X施加低电平电压会使m2″导通并使m4″关断，从而将节点 X上拉至一高电压电平。节点 X上的高电压又会使m1″关断并使m3″导通，从而将节点X下拉至一低电平。在写入操作期间，在一读取字线RWL上提供一读取控制信号即会使晶体管m7保持处于关断状态。图4C所示单元200-2进行读取操作的方式与图4B所示单元200-1进行读取操作的方式相同。
图4D为一本发明第五实施例的多端口集成电路数据存储单元200-3的例示图。在图4A-4D所示第三及第五实施例单元200及200-3中，相同的部件均使用相同的参考编号进行标记。下文对第五实施例的说明着重于第五实施例不同于上述实施例的特点。图4D所示多端口单元将类似于图4B所示第三实施例多端口单元200-1的双读取存取部分与一类似于图4C所示第四实施例单元200-2的单晶体管写入存取电路部分加以组合。根据上文论述，即可得知第五实施例单元200-3的读取及写入操作。如此一来，多端口单元200-3不仅会减小芯片面积，且亦允许通过BL及 BL二者进行读取存取。
亦应了解，在图4B及4D所示多端口数据存储单元200-1及200-3中，读取操作与写入操作共享各数据线(即BL及 BL)。因此，读取及写入操作所需的数据线变少。由此可进一步减小芯片面积。
应了解，可使用具有适于实现存取速度与泄漏电流之间的折衷的阈值电压的晶体管来构建图4A-4D所示单元。在图4A-4D中任一图所示的单元中，存储部分晶体管m1″-m4″的Vt值的大小均应大于该单元中读取存取晶体管的Vt值。此等单元中写入存取晶体管的Vt值与存储部分晶体管的Vt值的相对关系可因具体的应用要求而异。举例而言，下表即表示本发明中存储晶体管、写入存取晶体管及读取存取晶体管的相对Vt值的可能组合。
                                 表
  存储部分晶体管   写入存取晶体管   读取存取晶体管
  实例1   高Vt   低Vt   低Vt
  实例2   高Vt   中间Vt   低Vt
  实例3   高Vt   高Vt   低Vt
实例3尤其适于降低功耗。举例而言，当一写入字线启动时，具体而言，当施加一脉动的写入字线信号时，所有写入晶体管均导通且BL(或 BL)通过一写入晶体管及单元晶体管放电。举例而言，在图4A中，当 X为低电平时， BL通过m6及m4放电。已放电的 BL应在下一次读取操作之前预充电。 BL的放电程度取决于脉冲宽度及写入晶体管的阈值电压：脉冲宽度越大， BL的放电程度即越大；写入晶体管的阈值电压越高， BL的放电程度即越小。当写入晶体管的阈值电压较高时，由于晶体管的电流驱动能力变小，因而 BL的放电程度降低。因此，当写入晶体管使用一高Vt晶体管时，在既定的脉冲宽度情况下，BL(或 BL)的放电程度会降低，因此将位线预充电至某一电平(例如Vdd)所需的电荷减少。
此外，亦应注意，PMOS存储部分晶体管的Vt可不同于NMOS存储部分晶体管的Vt。举例而言，PMOS存储(锁存)晶体管的Vt可为-0.8V，而同一单元中NMOS存储(锁存)晶体管的Vt可为+0.6V。应了解，图4A-4D所示实施例系揭示NMOS型写入存取及读取存取晶体管，且在上表中对其相对Vt值与NMOS存储晶体管的相对Vt值进行了比较。
所属领域的技术人员应了解，尽管图4A-4D系显示一读取存取部分的实例性连接，然而亦可采用与本发明原理相一致的不同连接。举例而言，参见图4A及4C所示实施例，输出晶体管m8的栅极可与节点 X相耦合。或者，举例而言，输出晶体管m7的一S/D可耦合至BL。作为另一选择，输出晶体管m8的栅极可与节点 X相耦合，且输出晶体管m7的一S/D可耦合至BL。此外，举例而言，参见图4B及4D所示实施例，输出晶体管m8的栅极亦可耦合至节点 X，且输出晶体管m10的栅极可耦合至节点X。另一选择为(举例而言)，m7的一S/D节点可耦合至BL，且m9的一S/D节点可耦合至 BL。
图4E-4F为根据本发明实施例，用于图4A-4D所示单元类型的预充电电路构造的例示图。具体而言，图4E-4F显示一例示性SRAM阵列的第m行中第1′列的第1′单元及第n′列的第n′单元。图4E显示 BL1耦合至预充电晶体管mp-1(即第m行，预充电，第1列)并显示 BLn耦合至预充电晶体管mp-n。mp-1及mp-n的栅极的耦合方式使mp-1及mp-n始终导通。图4F显示 BL1耦合至预充电晶体管mp-1′并显示 BLn耦合至预充电晶体管mp-n′。mp-1的栅极耦合接收一可使mp-1′选择性导通的PPRE1信号。mp-n′的栅极耦合接收一可使mp-n′选择性导通的PPREn信号。
应了解，在图4E-4F所示的预充电电路构造中，预充电晶体管仅连接至连接有读取存取晶体管的位线。在图4E中，晶体管mp-1及mp-n分别耦合至 BL1及 BLn。同样，在图4F中，晶体管mp-1′及mp-n′分别耦合至 BL1及 BLn。与先前的预充电电路构造相比，在一单元的每一位对中仅使用单个预充电晶体管进行读取操作会使所需芯片变小。
在图4E所示预充电构造中，所有预充电晶体管均持续导通，因而存在自预充电器件至读取晶体管(例如自mp-1至m7和m8、及自mp-n至mn7和mn8)的电流路径。由于为提高读取速度，读取存取晶体管通常大于锁存晶体管，所以因短路电流而引起的功耗可能会大于例如图1A-1D所示的传统SRAM单元。
因此，如图4F所示的预充电电路构造因可对耦合至位线的预充电晶体管进行选择性控制而较为有利。在写入操作期间，所有预充电晶体管均关断。而在读取操作期间，一选定单元或一组选定单元的预充电晶体管激活，以将该或该些位线(例如 BL)设定为一预充电电压。如果预充电晶体管为PMOS，则预充电电压为VDD。如果预充电晶体管为NMOS，则预充电电压为VDD-Vtn。在所选位线预充电之后，一对应的字线WWLi启动。一既定的已启动读取操作位元线或者保持处于一预充电电平(当其单元数据为低电平且其输出晶体管m8关断时)，或者放电(当其单元数据为高电平且其输出晶体管m8导通时)。
选择性预充电控制信号可在读取操作期间始终导通，或者可为一其脉冲宽度足以在脉冲持续时间内将位线预充电至某一电平的脉动信号。当预充电晶体管在读取操作期间始终导通时，在读取操作期间会存在一电流路径，但由于BL浮动状态可得以消除，因而可改善因毗邻信号线耦合而引起的噪声容限。当由预充电信号脉冲来控制预充电晶体管时，可因能形成更大的信号而提高读取速度(当存在电流路径时，信号形成的幅值会减小)，并可因消除了电流路径(代价(以设计复杂度为代价)而降低功耗。
图5为一本发明第六实施例的集成电路数据存储单元20的例示性电路图。存储单元20包括存储电路22、用于输入供存储电路22存储的信息的输入开关控制电路24及用于输出存储单元所存储信息的输出开关控制电路26。存储电路22包括晶体管M1，M2，M3及M4。输入开关控制电路24包括输入晶体管M5。输出开关控制电路26包括输出晶体管M6及M7。
存储电路22包括一其漏极耦合至电源电压VDD的第一NMOS晶体管M1及一其漏极耦合至有效接地电压Vss的第一PMOS晶体管M4。存储电路22亦包括一其源极耦合至第一NMOS晶体管M1的源极的第二PMOS晶体管M2及一其源极耦合至第一PMOS晶体管M4的源极的第二NMOS晶体管M3。第一NMOS晶体管与第一PMOS晶体管的源极的接合点构成一上拉节点(标记为“A”)。第二NMOS晶体管与第二PMOS晶体管的源极的接合点构成一下拉晶体管(标记为“B”)。第二PMOS晶体管M2的栅极耦合至电源电压VDD。更具体而言，导体节点27将电源电压耦合至PMOS晶体管M2的栅极，以使电源电压对M2的栅极施加偏压。第二NMOS晶体管M3的栅极耦合至有效接地电压Vss。此外，导体节点29将有效接地电压耦合至NMOS晶体管M3的栅极，以使有效接地电压对M3的栅极施加偏压。第一NMOS晶体管M1及第一PMOS晶体管M4的栅极通过节点28耦合至存储电路22。第二PMOS晶体管M2的漏极与第二NMOS晶体管M3的漏极相互耦合，以便提供一存储节点30。实际上，在本实施例中，节点28及30用作存储电路22的同一节点28/30。为存储一数字信号值，晶体管M1-M4协同使存储节点28/30保持处于在最近的数据写入循环期间在输入节点28上提供的逻辑值的逻辑电平。
输入开关控制电路24包含输入晶体管M5，输入晶体管M5具有一耦合至一输入节点31的第一源极/漏极(S/D)端子及一耦合至节点28/30的第二S/D端子。在第一实施例中，输入节点31为一包含一位线-写入(BL-W)导线的输入信号源的一部分。晶体管M5的栅极耦合接收一写入控制信号。在第一实施例中，写入控制信号称作字线-写入(WL-W)信号。在第一实施例中，晶体管M5为一NMOS器件。
输出开关控制电路26包含输出晶体管M6及M7。M7的第一S/D端子耦合至有效接地Vss，且M7的第二S/D端子耦合至M6的第一S/D端子。如下文所述，在读取逻辑电平1信号期间，该有效接地用作一放电路径。M6的第二S/D耦合至一输出节点33。在第一实施例中，输出节点33为一位线-读取(BL-R)导线的一部分。晶体管M7的栅极耦合至存储电路22的存储节点30。晶体管M6的栅极耦合接收一读取控制信号。在第一实施例中，该读取控制信号称作字线-读取(WL-R)信号。在第一实施例中，晶体管M6及M7为NMOS器件。
预充电电路耦合用于为BL-R提供预充电电压。在本实施例中，存储单元20的预充电电路包含PMOS晶体管37，PMOS晶体管37的一个S/D节点耦合至VDD电源、另一S/D节点耦合至BL-R位线且其栅极耦合接收一预充电控制信号。或者，可使用一NMOS预充电晶体管。在一实施例中，预充电控制信号是一能使晶体管37保持持续导通的常量值信号。此种使预充电电路持续导通的实施例的运行方法类似于上文针对图4E所示实施例阐述的方法。在另一实施例中，预充电控制信号仅在读取操作期间使晶体管37导通。此种使预充电电路选择性导通的运行方法类似于上文针对图4F所示实施例阐述的方法。
应了解，在图5所示实施例中，由于仅使用一条位线(BL-R)来读取所存储数据，因而每一存储单元仅使用一条预充电线。为实现读取操作，在每一存储单元中仅须对一条位线(BL-R)进行预充电。因此，所需芯片面积减小，且与在进行读取操作时对位线进行预充电相关的功耗降低。
晶体管M1-M4较佳为耗尽型晶体管或等效的“泄漏式”增强型晶体管。本文中所用术语“耗尽型晶体管”应包含“泄漏式”增强型晶体管。在本实施例中，M1-M4为低Vt晶体管。如果一MOS晶体管甚至在栅极-源极电压(Vgs)为0V时亦可导通，则该晶体管为耗尽型晶体管。通过在晶体管的沟道区中植入n-型杂质以便甚至在Vgs＝0V时亦可实现强沟道导电，即可制成NMOS耗尽型晶体管。同样，通过在晶体管的沟道区中植入p-型杂质以便甚至在Vgs＝0V时亦可实现强沟道导电，即可制成PMOS耗尽型晶体管。本文所用术语“泄漏式”增强型晶体管意指一具有下列特性的增强型晶体管：其具有的电流驱动能力不足以在一既定限制时间内改变节点状态，但却具有一大于节点结漏电流的电流。通常，具有极低阈值电压的晶体管为耗尽型晶体管，而具有较高阈值电压的晶体管为增强型晶体管。
第一实施例20中的晶体管M5，M6及M7为“普通”的增强型晶体管。M5-M7的阈值电压高于M1-M4。尽管不要求M6及M7的阈值电压低于M5，然而为提高读取速度，建议使M6及M7的阈值电压低于M5。本文所用术语“普通”的增强型晶体管意指当晶体管的栅极-源极电压值为零时晶体管处于关断状态。
在使用中，在写入循环期间，输入节点31及BL-W上所提供的逻辑0或逻辑1数字信息信号通过晶体管M5传递，从而使存储电路22存储一表示该信息信号的数字值。在写入循环期间，晶体管M6将存储单元22自输出节点33及BL-R解耦合。在写入循环之后，晶体管M5及M6关断，从而使节点28/30与输入节点31及输出节点33隔离。在写入循环之后，存储电路22存储有一通过晶体管M5自BL-W线最新写入的逻辑值。
在使用中，在一读取循环期间，输出晶体管M6及M7协同在输出节点33上及BL-R输出端上产生一信号来表示由存储电路22当前存储在存储节点28/30处的逻辑值。在读取循环期间，输出晶体管M6导通。然而，在读取循环期间，输出晶体管M7的导通/关断状态取决于存储电路22保持于存储节点28/30处的逻辑电平。更具体而言，例如在本发明的一实施例中，当自存储电路22的节点28/30读取一所存储的逻辑电平0信号时，由于存储电路输出端子向晶体管M7的栅极提供一逻辑0信号而使M7关断，因而BL-R位线上的预充电电压不会通过晶体管M7对地放电。反之，例如当自存储电路22的节点28/30读取一所存储的逻辑电平1信号时，由于存储节点28/30向晶体管M7的栅极提供一逻辑1信号而使M7导通，因而BL-R位线的输出节点33上的预充电电压会通过晶体管M7对地放电。
在读取循环期间，一感测放大器40感测BL-R位线上的预充电电压是否已通过晶体管M6及M7放电。感测放大器接收输出节点33及BL-R上的电压电平作为输入信号，同时亦接收一参考电压电平Vref。感测放大器40提供一输出Dout来表示BL-R与Vref的相对电压电平。如果存储电路22所存储数字信息的逻辑电平为逻辑电平0，则BL-R上的预充电电压将不会通过晶体管M6及M7放电。Vref与BL-R线的相对值将使Dout具有一第一感测值。反之，如果存储电路22所存储数字信息的逻辑电平为逻辑电平1，则BL-R上的预充电电压将通过晶体管M6及M7放电。Vref与BL-R线的相对值将使Dout具有一第二感测值。
Vref电平系根据读取速度与噪声容限之间的折衷来选取。举例而言，在读取循环期间，如果将Vref设定为VDD-Vtn(其中Vtn为NMOS晶体管阈值电压)，则只有在BL-R的电压电平降至VDD-Vtn以下时，才会产生Dout的第二个值。另一选择为，举例而言，为提高读取速度，可将Vref设定为VDD-0.1V。在该另一种选择情况中，读取速度将得到提高，但噪声容限将会减小。举例而言，可使用一MOS二极管通过在一VDD电源线与一Vref线之间产生一二极管电压降来选择Vref。
图6为一用于解释图5所示电路的运行的例示性时序图。在时间间隔T0期间，存储电路22存储有一逻辑0值(逻辑低电平)，且含有输出节点33的BL-R位线预充电至电源电压电平VDD。在时间间隔T1期间，将一逻辑1值(逻辑高电平)写入存储电路22。在时间间隔T2期间，自存储电路22读出所存储的逻辑1值。在时间间隔T3期间，将一逻辑0值写入存储电路22。然后，在时间间隔T4期间，自存储电路22读出所存储的逻辑0值。
更具体而言，在时间间隔T0期间，BL-W为0V，WL-W为0V，且WL-R(包含输出节点33)为0V。BL-R预充电至一电压电平VDD。Dout为0V。存储电路22的存储端子28/30处的电压为0V。上拉节点A(NMOS M1与PMOS M2的源极端子的接合点)处的电压VA处于一下文对时间间隔T3期间的运行说明中所述的电平。下拉节点B(NMOS M3与PMOSM4的源极端子的接合点)处的电压VB为0V。
在时间间隔T1期间，在一写入循环中将逻辑电平1(高电平)数据写入存储电路22内。在该写入循环期间，BL-R线可浮动，尽管在图6所示的电压时序图中显示其电压为VDD。提供至M6的栅极的WL-R控制信号处于逻辑0(低)电平，从而使M6关断，由此使BL-R位线输出及输出节点33与存储节点28/30解耦合及电绝缘。包含输入节点31的BL-W位线提供一电压电平为VDD的逻辑1(高)信号。提供至M5的栅极的WL-W控制信号为高电平，以便使M5导通。
在本实施例中，当M5导通时，输入节点31处的输入电压电平会传递至NMOS晶体管M1的栅极及PMOS晶体管M4的栅极。同时，在本实施例中，当M5导通时，输入节点31处的输入电压电平会传递至存储节点28/30。在一实施例中，M5为一普通的增强型晶体管，且WL-W控制信号的峰值电压为HVDD，HVDD为一高出VDD一倍阈值电压的电压值以使提供于输入节点28处的电压电平可为满VDD。然而，如果将M5构建为耗尽型晶体管或泄漏式增强型晶体管，则可使用电压电平VDD作为WL-W控制信号导通电压电平。
应了解，即使M5为一普通的增强型晶体管，如果M1-M4为耗尽型晶体管，节点28/30的电压电平亦会因自再生(自锁存)操作而上拉至VDD。如果M1-M4为自再生性晶体管，则实际上不需要HVdd。然而，为将满Vdd自写入位线(BL-W)传递至节点28/30，通常需要使用HVdd。在另一实施例中，将晶体管M5构建为一耗尽型器件或泄漏式增强型器件。
在提供一逻辑1值输入至NMOS M1的栅极时，M1导通。首先，在上拉节点A处互连的M1与M2的源极处于电压电平VA。由于M1为一耗尽型NMOS晶体管，因而节点A处的电压上升至VDD而不会出现任何电压降。当M1为泄漏式增强型晶体管时同样如此。由于PMOS M2的栅极耦合至VDD电源电压，且其源极耦合至节点A(亦为VDD)，因而M2的源极-栅极(Vgs)电压为0V。由于PMOS M2为耗尽型PMOS晶体管，且Vgs为0，因而存在一自上拉节点A至存储节点28/30的导电路径。当M2为泄漏式增强型晶体管时亦是如此。因此，满电源电压偏压电平VDD会传递至存储节点28/30。甚至当WL-W控制信号变为低电平(0V)并使晶体管M5关断时，存储节点28/30处的电压亦保持为VDD，从而保持所存储的逻辑1电平数据状态。
此外，在向PMOS晶体管M4的栅极提供一逻辑电平1值时，由于M4的Vgs(其栅极与源极之间的电压)为(VDD)，因而M4牢靠地关断。在时间间隔T1开始时，NMOS M3的栅极耦合至有效接地电压偏压电平Vss，同时下拉节点B的电压为Vss(在一实施例中为0V)。因此，M3因栅极-源极(Vgs)电压为Vss(在一实施例中为0V)而导通，M4牢靠地关断(承受反偏压)，且流过M4的泄漏电流小于M3的泄漏电流。具体而言，由于M3为一耗尽型NMOS晶体管且Vgs＝0V，因而在存储节点28/30与节点B之间存在一导电路径。因此，M3中会流过泄漏电流，直至在节点B处的电压上升至一电平VB＜VDD时NMOS M3因承受自反偏压而切断泄漏电流，此后，M3及M4二者均承受反偏压，从而显著地抑制泄漏电流。当节点B的电压为VB时，M4的Vgs为(VDD-VB)，M3的Vgs为-VB。因此，当存储节点28/30处所存储的数据值为逻辑电平1(高电平)时，VB代表节点B的稳态电压。
使M3变为自反偏压的VB值取决于M3与M4的相对沟道导电强度，并可在下拉节点B处使用基尔霍夫定律进行计算。举例而言，如果M4的通道电导减小，则由于M4两端的电压降增大，因而使M3变为反偏压的VB值亦将增大。
因此，可将自存储节点28/30通过M3及M4泄漏至地的泄漏电流抑制至可忽略不计的水平。可通过正确地确定晶体管M3及M4的尺寸来控制节点B的电压VB，从而抑制在逻辑电平1(高电平)数据存储情况下的待机泄漏电流。更具体而言，节点B的电压VB取决于流过M3与流过M4的泄漏电流的比率。一般而言，存在一可使泄漏电流最小化的最佳比率。例如，通过减小M3相对M4的尺寸比例来减小M3相对M4的电导比例，从而可将在存储一逻辑电平1时使M3变为反偏压的VB电平降低一定量VB。如此减小M3相对尺寸的一个结果是：在存储一逻辑电平1值期间，M4较高地反偏压一数值VB，而M3则不太高地反偏压一相同数值VB。应存在一最佳条件，在此条件下，M3及M4的反偏压程度可使泄漏电流最小化。该最佳水平可通过正确确定M3与M4的相对尺寸来设定。
因此，在时间间隔T1期间，一逻辑电平1值写入存储电路22。BL-W上的逻辑电平1(高电平)输入会使耗尽型NMOS M1导通并使耗尽型PMOS M4关断。电压VA升高至一使耗尽型PMOS晶体管M2的Vsg为0V的电平，从而使M2将满电源电压传导至存储节点28/30。电压VB升高至一使耗尽型NMOS M3晶体管变为自反偏压的电平。当晶体管M1及M2导通且晶体管M3及M4关断时，存储节点28/30的电压实际上会通过上拉节点A“上拉”至电源电压偏压电平。因此，在本实施例中，系提供满电源电压来保持所存储逻辑电平1信号，同时通过对NMOS M3及PMOS M4二者施加反偏压来抑制泄漏电流。
在时间间隔T2期间，在一读取循环中自存储电路22读取所存储的高逻辑电平(逻辑1)信号。在图6所示实例中，包含输入节点31的BL-W位线提供一逻辑电平0(低电平)信号，当然，在读取循环期间BL-W上的信号电平并不重要，因此在读取操作期间BL-W可以浮动。提供至M5的栅极的WL-W控制信号为低电平，以使NMOS晶体管M5关断，从而使输入节点28/30与BL-W输入端相互电隔离。WL-R控制信号为一逻辑1(高电平)电平，从而会使NMOS晶体管M6导通。施加至NMOS晶体管M7的栅极的电压电平为表示存储电路22所存储数据的电压电平。具体而言，施加至M7的栅极的电压电平为存储节点28/30的电压电平。
在图6所示实例中，在时间间隔T2期间，所存储数据由一逻辑电平1(高电平)电压表示，由于存储有逻辑高电平数据，因而M7导通。在整个读取循环中，上拉节点A处的电压电平VA及下拉节点B处的电压电平VB均保持与存储节点28/30处所存储的逻辑电平1(高电平)一致。然而，在读取循环中，包含输出节点33的BL-R位线的电压电平自预充电电平降至一较低的电压电平(例如Vss)。
当在时间间隔T2的起始处读取循环开始时，包含输出节点33的BL-R位线处于一预充电电压电平，在所示实施例中为VDD。在读取循环期间，包含输出节点33的BL-R上的预充电电压通过M6及M7对有效接地电平Vss放电。响应此种放电，感测放大器40的Dout输出自低电平变为高电平(第二Dout值)，以表示自存储节点28/30感测出一逻辑电平1(高电平)值。
更具体而言，M6与M7协同自存储电路22读取所存储信息。晶体管M6用于确定何时出现读取循环。当WL-R控制信号为低电平时，M6关断，M7及存储电路22与BL-R输出隔离。当WL-R控制信号为高电平(如在时间间隔T2期间)时，M6导通，M7及存储电路22耦合至BL-R输出。晶体管M7用于确定在读取循环期间BL-R上的预充电电压是否通过M6及M7放电。当M7在一读取循环期间处于导通状态时，该预充电电压放电，而当M7在一读取循环期间处于关断状态时，该预充电电压不放电。M7的导通/关断状态受控于存储电路22中存储节点28/30的电压电平。如果存储电路22在存储节点28/30处所保持的电压电平为低电平(逻辑电平0)，则M7关断。而如果存储电路22在存储节点28/30处所保持的电压电平为高电平(逻辑电平1，如在时间间隔T2期间)，则M7导通。
在时间间隔T2读取循环期间，M6与M7二者均导通。此时，BL-R位线上的预充电电压通过M6及M7放电。感测放大器40感测出含有输出节点33的BL-R位线上的电压电平的变化，并提供一具有一第二值的Dout信号来表示存储电路存储有一高逻辑电平信号。
在本发明的一实施例中，M7的导通/关断状态取决于存储电路22所保持的电压电平。在读取循环期间，晶体管M7实质上用作存储电路22的一输出电路。M7的导通/关断状态可表示出存储电路22所保持的电压电平。如果M7导通，则表示存储有一高电平。而如果M7关断，则表示存储有一低电平。因此，晶体管M7用于根据根据存储电路22中存储节点28/30处所存储的逻辑电平为BL-R位线及输出节点33进行电压放电路径连接。
一般而言，当M6导通且存储节点电压为低电平时，晶体管M7通过防止输出节点33上的预充电电压放电，将低存储节点电压传递至输出节点22。反之，当M6导通且存储节点电压为高电平时，晶体管M7通过允许预充电电压自输出节点33有效对地放电来传递高存储节点电压。
图5所示第六实施例如同图4A所示第二实施例一般使用相互分离的读取路径及写入路径。具体而言，数据系通过晶体管M5写入，而通过晶体管M7及M8读取。如上文所述，使用相互分离的写入路径及读取路径可提高电路稳定性。为提高读取速度，可使用具有较大载流能力的更大尺寸的晶体管来构建M7及M8。或者，为提高读取速度，亦可使用低Vt晶体管来构建M7及M8。
在时间间隔T3期间，通过一写入循环将逻辑电平0(低电平)数据写入存储电路22。在图6所示实例中，BL-R位线预充电至VDD电源偏压电平，当然，在写入循环期间BL-R上的电压电平并不重要，因此在读取操作期间BL-R可以浮动。提供至M6的栅极的WL-R控制信号为逻辑0(低电平)，以使M6关断，从而使BL-R位线及输出节点33与存储节点28/30解耦合及相互电隔离。包含输入节点31的BL-W位线提供一处于电压电平0V的逻辑0(低电平)信号。提供至M5的栅极的WL-W控制信号为高电平，从而使M5导通。如上文参照写入循环T1所述，WL-W控制信号的峰值电压较佳为HVDD，以使传递至节点28/30的电压电平为满VDD。
在提供一逻辑0值输入至PMOS M4的栅极时，M4导通。由于先前在存储节点28/30处保持有一高逻辑电平信号，因而在下拉节点B处互连的M3与M4的源极开始时处于电压电平VB。然而，由于耗尽型PMOS晶体管M4的栅极接收到0V输入，因而在时间间隔T3期间下拉节点B的电压降至有效接地偏压电平。当M4为泄漏式增强型晶体管时同样如此。由于NMOS M3的栅极耦合至有效接地偏压Vss，因而M3的栅极-源极(Vgs)电压为0V。由于NMOS M3为耗尽型NMOS晶体管，且Vgs为0V，因而存在一自存储节点28/30至下拉节点B的导电路径。当M3为泄漏式增强型晶体管时亦是如此。因此，存储节点28/30耦合至有效接地偏压。甚至当WL-W控制信号变为低电平(0V)并使晶体管M5关断时，存储端子28/30处的电压亦保持为有效接地偏压Vss，从而保持所存储的逻辑0电平数据状态。
此外，在向NMOS晶体管M1的栅极提供一逻辑电平0值时，M1关断。具体而言，如果(举例而言)在上拉节点A的电压为VDD时施加Vss＝0V至M1的栅极，则M1的Vgs等于-VDD，从而使M1牢靠地关断。同时，由于M2的栅极耦合接收VDD且M2的源极耦合至上拉节点A，而上拉节点A在开始时处于电压电平VDD，因而在开始时M2的Vgs等于0V。由于M1牢靠地关断(承受反偏压)，因而流过M1的泄漏电流小于流过M2的泄漏电流。更具体而言，由于PMOS晶体管M2为一耗尽型(或者“泄漏式增强型”)晶体管且源极-栅极(Vsg)电压等于0V，因而PMOS晶体管M2导通。因此，存在一自上拉节点A通过M2至存储节点28/30的导电路径。当上拉节点A的电压为VA时，M1的Vgs等于-VA(假定Vss＝0V)且M2的Vgs变为(VDD-VA)。此时，M2中会流过泄漏电流，直至VA达到一使晶体管M1及M2所承受的反偏压均足以进一步抑制泄漏电流的稳态电平。因此，当存储电路22存储有一逻辑电平0(低电平)时，VA代表上拉节点A处的稳态电压电平。基本上，流过M2的泄漏电流会一直持续到在上拉节点A处的电压下降至一电平VA＜VDD时PMOS M2因承受自反偏压而将泄漏电流切断，此后，M1与M2均承受反偏压。
使M2变为自反偏压的VA值取决于M1与M2的相对沟道导电强度，并可在节点A处使用基尔霍夫定律进行计算。举例而言，如果M2的通道电导相对M1的通道电导减小，则由于M2两端的电压降增大，使M2变为反偏压的VA值亦将增大。
因此，可将自电源偏压VDD通过M1及M2泄漏至存储节点28/30的泄漏电流抑制至可忽略不计的水平。可通过正确确定晶体管M1及M2的尺寸来控制上拉节点A的电压VA，从而抑制在逻辑电平0(低电平)数据存储情况下的待机泄漏电流。更具体而言，上拉节点A的电压VA取决于流过M1与流过M2的泄漏电流的比率。一般而言，存在一可使泄漏电流最小化的最佳比率。例如，通过减小M1相对M2的尺寸比例来减小M1相对M2的电导比例，从而可将在存储有一逻辑电平0时使M2变为反偏压的VA电平降低一定量VA。如此减小M1相对尺寸的一个结果是：在存储一逻辑电平0值期间，M2较高地反偏压一数值VA，而M1则不太高地反偏压一相同的数值VA。应存在一最佳条件，在该条件下，M1及M2的反偏压程度可使泄漏电流最小化。该最佳水平可通过正确确定M3与M4的相对尺寸来设定。
因此，在时间间隔T3期间，存储一逻辑电平0值。BL-W及输入节点31上的逻辑电平0(低电平)输入会使耗尽型PMOS晶体管M4导通并使耗尽型NMOS晶体管M1关断。上拉节点A的电压降至一使耗尽型PMOS晶体管M2变为反偏压并关断的电压电平VA。下拉节点B的电压降至0V电平，耗尽型NMOS晶体管M3导通。当晶体管M1及M2关断且晶体管M3及M4导通时，存储节点28/30的电压实际上会通过下拉节点B“下拉”至有效接地电压偏压电平。因此，在本实施例中，存储节点28/30耦合至有效接地偏压来保持所存储逻辑电平0信号，同时通过对PMOS M1及PMOS M2二者施加反偏压来抑制泄漏电流。
在时间间隔T4期间，在一读取循环中读取存储电路22所存储的逻辑电平0(低电平)信号。在图6所示实例中，BL-W位线及输入节点31提供一逻辑电平0(低电平)信号，当然，在读取循环期间BL-W上的BL-W控制信号电平并不重要。提供至M5的栅极的WL-W控制信号为低电平，以使NMOS晶体管M5关断，从而使输入节点28/30与BL-W输入相互电隔离。WL-R控制信号为一逻辑1(高电平)电平，从而会使NMOS晶体管M6导通。施加至NMOS晶体管M7的栅极的电压电平为表示存储电路22所存储数据的电压电平。具体而言，施加至M7的栅极的电压电平为存储节点28/30的电压电平。
在图6所示实例中，在时间间隔T4期间，所存储数据由一逻辑电平0(低电平)电压表示，由于存储有逻辑低电平数据，因而M7关断。在整个读取循环中，上拉节点A处的电压电平VA及下拉节点B处的电压电平VB均保持与存储节点28/30处所存储的逻辑电平0(低电平)一致。同样，在读取循环中，BL-R位线及输出节点33上的电压电平不发生变化，而是保持处于预充电电压电平VDD。
如上文所述，M6与M7协同自存储电路22读取所存储信息。在时间间隔T4读取循环期间，晶体管M6导通，晶体管M7关断。因此，晶体管M7具有阻止BL-R位线上的预充电电压VDD放电的作用。感测放大器感测到BL-R位线及输出节点33上电压电平未发生变化，并提供一具有一第一值的Dout信号来表示存储电路22存储有一低逻辑电平信号。
图7为一本发明第七实施例的例示性电路图。在第七实施例中，将与图5所示实施例相同的部件使用带撇号的相同参考编号来表示。图5及图7所示实施例非常相似，因此下文仅对第七实施例中不同于图5所示实施例的方面进行说明。
基本上，图5与图7所示实施例之间的区别在于：图7中的晶体管M5，M6及M7为耗尽型或泄漏式增强型晶体管，而图5中对应的晶体管为普通的增强型器件。使用耗尽型(或泄漏式增强型)晶体管作为输入(M5)或输出(M6，M7)器件的优点在于，无需如图5所示实施例一般使用升高的电压HVDD，同时可减少不同晶体管类型的数量(在本实例中，可仅使用耗尽型晶体管来构建所有晶体管)及提高读取速度。
更具体而言，在图5所示实施例中，为在存在有害的电压降低的情况下将数据自包含输入节点31的BL-W传递至存储节点28/30，采用了一升高的电压HVDD。然而，在图7所示实施例中，将晶体管M5构建为耗尽型(或泄漏式增强型)晶体管，因而无需使用此种升高的电压。因此，无需使用用于产生升高电压的专用电路，并可消除该电路的无谓的功耗。在图5所示实施例中使用升高的电压的一缺点在于，该电压在待机模式中亦保持存在，因而可成为另一静态功耗源。同时，通过将M6及M7构建为耗尽型晶体管，可提高相同输入电压下的电流驱动能力，从而提高读取速度。基本上，由于耗尽型晶体管M6、M7的阈值电压降低，因而在相同输入电压下，电流驱动能力会远大于具有较高阈值电压的普通增强型晶体管。
在使用耗尽型或泄漏式增强型器件作为输入晶体管M5时所面临的一个挑战在于：耗尽型器件会在Vgs＝0.0V时导通。因此，当将M5构建为耗尽型晶体管(或泄漏式增强型晶体管)时，需要将M5的栅极电压拉至0.0V以下，以保证牢靠地关断M5。
M7的第一S/D耦合至Vref1，该Vref1较Vss高出该增强型晶体管的Vt。因此，即使所存储数据为低电平，M7亦会关断，因而 BL电平不会放电。但由于M6及M7具有增强的电流驱动能力，因而当所存储数据为高电平时， BL电平的放电会变快。
图8A为一可与本发明实施例的数据存储单元电路共同使用的传统字线驱动器电路50的例示图。图8B为一在现用运行模式及待机运行模式期间施加至图8A所示驱动器的虚拟接地信号的例示图。为使(举例而言)图5所示晶体管M5完全关断或抑制流过M5的泄漏电流，需要将待机模式中字线(WL)上的电压下拉至一低于现用模式的电平。图8A显示一包含一反相器52的驱动器电路8A，该反相器具有一PMOS晶体管54及一NMOS晶体管56。PMOS器件54的第一S/D耦合至一VDD电源电压。PMOS器件54的第二S/D及NMOS器件56的第一S/D耦合至一数据节点58，该数据节点58又耦合至WL。NMOS器件56的第二S/D耦合至一虚拟接地节点60。PMOS晶体管54及NMOS晶体管56的栅极耦合至一用于提供地址信息的地址节点62。在运行中，提供至地址节点62的地址信息可确定由反相器驱动至WWL的信号的逻辑电平。
图8B显示将一提供至虚拟接地节点60的信号φLVSS在现用模式运行期间设定为Vss，而在待机模式运行期间设定为Vss-V。此种方案的一优点在于，在待机模式运行期间可使用一更低的接地电压，且不会牺牲现用模式运行期间的速度。图8A-8B所示驱动器电路的一个缺点在于，由于信号φLVSS为一所产生信号而非一电源信号(例如Vss)，因而其电流驱动能力有限。由于此种电流驱动能力有限，因而虚拟接地节点60在一既定时间周期内放电的能力更为有限。举例而言，在现用模式运行期间，为降低总循环时间，需要迅速地关闭字线。信号φLVSS的有限的驱动能力可能会造成字线的放电延迟，从而增大总循环时间。在本实例中，循环时间是启动一字线执行一既定功能(例如读取或写入)所需的现用循环时间与禁用该字线并使电路准备好下一运行所需的预充电时间之和。
图9A为另一实施例的字线写入驱动器电路400的电路图。图9B为一用于讲解该另一字线驱动器400在现用模式及待机模式中的运行的信号图。字线驱动器400包含一用于驱动WL控制线的驱动部分402。字线驱动器400还包含一偏压电路404，以用于调节一通过WL控制线提供至写入存取晶体管M5的栅极的低电压电平。
驱动部分402包含一PMOS晶体管406及一第一NMOS晶体管408，该PMOS晶体管406与该第一NMOS晶体管408的相应S/D结耦合构成一反相器。一地址信号提供至一驱动器输入节点410。一WL控制信号通过一驱动器输出节点412提供至WL。PMOS晶体管406的一个S/D节点耦合至一VDD电源偏压源。NMOS晶体管408的一个S/D节点耦合至一虚拟接地(LVGND)偏压节点414。
偏压电路404包含第一NMOS晶体管M11及第二NMOS晶体管M12。晶体管M11及M12可控制LVGND节点上的电压电平。M11的一个S/D节点耦合至LVGND节点，M11的另一S/D节点耦合至Vss电源偏压源。M11的栅极耦合接收一提供于第一模式控制节点416上的第一模式控制信号φLVss。M12的一个S/D节点耦合至LVGND节点，M12的另一S/D节点耦合接收提供于第一模式控制节点416上的第一模式控制信号φLVss。M12的栅极亦耦合接收一提供于第二模式控制节点418上的第二模式控制信号φSTD(待机)。
图9B显示在现用运行模式中，第一节点控制信号φLVss为高电平，第二节点控制信号φSTD为低电平。因此，M11导通，M12关断。此时，LVGND节点处的虚拟接地偏压为Vss电压电平。在现用模式运行期间，当第二NMOS晶体管M11导通且第三NMOS晶体管M12关断时，虚拟接地节点414耦合至Vss电源电压。因此，电流放电能力得到提高，且性能降低现象减弱。通过保证第二NMOS晶体管M11大至足以载送一所需放电电流水平并保证由一略大于VDD的电压来驱动其栅极，可进一步增强放电能力。图8B显示在待机运行模式中，第一节点控制信号φLVss降至Vss以下(Vss-V)，且φSTD为高电平。因此，M11关断且M12导通。LVGND节点处的虚拟接地电压为Vss-V。当M5为耗尽型晶体管时，V的值为一足以使M5牢靠地关断的电压值。
图10A显示另一实施例，其仅显示一字线写入驱动器电路的一偏压电路部分500，该驱动器电路可用于驱动一耦合至M5栅极的字线控制信号。应了解，其驱动部分(未图示)可与参照图9A所述的驱动部分相同。图10B为一用于阐释偏压电路500的运行的信号图。
偏压电路500包含NMOS晶体管502及504。晶体管502的一个S/D节点耦合至LVGND节点，晶体管502的另一S/D节点耦合至Vss电源电压。晶体管502的一栅极耦合接收一提供至一第一节点控制节点(即器件502的栅极)的第一模式控制信号φactive。晶体管504的一个S/D节点耦合至一虚拟接地节点(LVGND)，且晶体管504的另一S/D节点耦合至该虚拟接地节点。晶体管504的一栅极耦合接收一提供至一第二节点控制节点(即器件504的栅极)的第二模式控制信号φstandby。
图10B显示在现用模式中，φactive信号为HVDD(VDD+V1)，且φLVss信号为Vss-V3。因此，在现用模式中，晶体管502导通，晶体管504关断，虚拟接地节点电压等于VSS。因此，存在通过电源电压Vss的放电路径。反之，在待机模式中，φactive信号为LVss(Vss-V2)，且当φatandby为Vdd时，φLVss信号为Vss-V1。因此，晶体管502关断，晶体管504导通，且虚拟接地节点电压为Vss-V1。
超低电压LVss可由芯片上的或外部的负电压发生器产生。如何产生升高的电压及降低的电压已为所属领域中的技术人员众所周知，不构成本发明的一部分，因而本文不对其加以赘述。
另一方式为(举例而言)，可将M5构建为一具有高阈值电压Vt的普通增强型晶体管，由此即可无需使用图8A、9A或10A所示电路。在此种替代构造中，可使用低Vt增强型晶体管来构建M6及M7，藉以提高读取速度且无需使用Vref1。
图11为一本发明第八实施例的例示性电路图。在第八实施例中，将与图5所示实施例相同的部件使用带双撇号的相同参考编号来表示。图5及图11所示实施例非常相似，因此下文仅对第八实施例中不同于图5所示实施例的方面进行说明。
M2及M3的栅极耦合接收一参考电压Vrefx。因此，M2及M3的栅极保持处于相同的电压电位。二者彼此成等电位。选取一Vrefx值，以在存储电路22″存储有一高电平(逻辑1)时M2能更强地导通。该Vrefx值的选取还须使得在存储电路22″存储有一低电平(逻辑0)电压时M3能更强地导通。在存储有高电平电压期间使M2更强地导通而在存储有低电平电压期间使M3更强地导通的一优点是可提高抗扰性。由此，可更安全地保持节点28/30″处所存储的数据值，防止出现可能的电噪声，否则，电噪声可能更易于造成所存储电压电平的放电或丢失。
使用Vrefx的另一目的是控制VA或VB。如上文所述，可通过改变晶体管的尺寸来控制VA及VB。但在存储单元设计(举例而言)中，由于存储单元通常在一集成电路存储器中重复出现许多次，因而通过改变晶体管尺寸来调节VA或VB可能在技术上或经济上并不可行。换言之，对晶体管尺寸所作的看似很小的改变也可能会极大地改变整个芯片。为此，通过改变Vrefx电压电平而非调节晶体管尺寸来控制VA及VB可能更合人意。
举例而言，假定将Vrefx选择为1/2VDD。在低电平-高电平变迁(例如图6所示时序图中时间间隔T1所示)期间，M1导通。M2的栅极电压为1/2VDD，且M2的初始源极电压为VDD。因此，M2的Vgs为-1/2VDD，因而M2导通。由于栅极电压值变大(Vrefx＝1/2VDD)，因而在T1期间，图11中的M2会比图5中的M2更强地导通，从而可提高抗扰性。
此外，在低电平-高电平变迁期间(如在T1中，但Vrefx＝1/2VDD)，晶体管M3及M4变为自反偏压。在此种自反偏压状态中，M3的Vgs变为1/2VDD-VB，M4的Vgs变为VDD-VB。应了解，Vrefx值控制着VB值，在该VB值下，M3的Vgs及M4的Vgs使M3及M4二者均变为反偏压。
在类似于时间间隔T3且Vref1＝1/2VDD的高电平-低电平变迁期间，下拉节点B处的电压降至Vss。此后，M3的源极电压亦降至Vss。假定Vss＝0V，则M3的Vgs变为1/2VDD，因而M3导通。由于栅极电压值变大(Vrefx＝1/2VDD)，因而图11中的M3会比图5中的M3更强地导通，从而可提高抗扰性。
此外，在高电平-低电平变迁(如在T3中，但Vrefx＝1/2VDD)期间，晶体管M1及M2变为自反偏压。在此种自反偏压状态中，M1的Vgs变为-VA(假定Vss＝0V)，M2的Vgs变为1/2VDD-VA。应了解，Vrefx值控制着VA值，在该VA值下，M1的Vgs及M2的Vgs使M1及M2二者均变为反偏压。
根据上文说明，所属领域的技术人员应了解，可对Vrefx的值进行选取并可提供M1与M2、及M3与M4的相对尺寸，以在现用状态运行期间具有足够的抗扰性，同时亦获得足够的自反偏压效应来抑制泄漏电流。此外，亦可使用Vrefx在自反偏压状态期间对节点电压VA及VB进行动态控制。在反偏压状态期间，可通过调节Vref的值对VA及VB的值进行调节。
图12为一本发明第九实施例的多状态存储电路的例示性示意图。在该多状态存储电路中，将与图5所示实施例相同的部件使用带三个撇号的相同参考编号来表示。图5及图12所示实施例非常相似，因此下文仅对该多状态存储电路实施例中不同于图5所示实施例的方面进行说明。
多状态存储电路50可以多种电压电平来存储数据，且每一电压电平皆表示一不同的逻辑状态。每一电压电平皆用作一稳态电平，该稳态电平可使用例如下文参照图13所述的电平感测电路来感测。在一实施例中，可以四种不同的电压电平来存储数据，其中每一电压电平皆表示一不同的逻辑状态。下表即提供数据存储电压电平与逻辑状态之间对应关系的例示性实例。
多状态存储实例
        数据存储电压电平                            逻辑状态
       0.0V                                       00
       0.6V                                       01
       1.2V                                       10
       1.8V                                       11
晶体管M8能够存储多种不同的电压电平，其中每一电压电平皆表示一不同的逻辑状态。在一实施例中，M8包含一NMOS晶体管，该NMOS晶体管的源极耦合至输入节点28/30、漏极耦合至晶体管M1的栅极、栅极则耦合至下拉节点B。如上所述，M3的源极及M4的源极耦合于下拉节点B处。
因此，M8的源极在节点28/30处接收一输入电压电平Vin，M8的栅极接收一下拉节点B电压电平VB。在一实施例中，M8包含一耗尽型器件，当M8的Vgs大于或等于0.0V时，该耗尽型器件向M1的栅极施加一输入电压Vin。然而，另一选择为，可将M8构建为一泄漏式增强型晶体管或一普通晶体管。如果M8晶体管的类型不同，则提供至M1的栅极的电压电平亦会不同。当M8为耗尽型晶体管时，由于M8的阈值电压为0V，因而输入电压可在不出现任何压降的情况下施加至M1的栅极。而当M8为普通晶体管时，施加至M1的栅极的输入电压将会降低，电压降低量等于普通晶体管M8的阈值电压。因此，尽管上文系根据耗尽型晶体管来说明该电路的运行，然而应注意，亦可使用其他类型的晶体管。
M8的一作用是根据由施加(写入)至单元的电压所设定的节点B的电压来控制施加至M1栅极的电压。举例而言，对于不同的写入数据(电压)，电压VB均会有所不同。施加至M1的栅极的电压可调，并取决于提供至节点28/30的最新输入电压。
在本实施例中，实质上，M1的栅极通过晶体管M8耦合至存储节点28/30。当M8导通时，M1的栅极耦合至节点28/3。因此，施加至M1的栅极的电压取决于电压VB减去M8的阈值电压。
在运行中，假定采用上述实例性电压，则该四个实例性电压中的任一电压均可施加至M4的栅极作为Vin。该四个输入信号电压电平中每一电压电平皆对应于可按上表所示进行存储的不同数字逻辑信息。其中输入电压Vin＝0.0V使M4导通，输入电压Vin＝0.6V使M4关断，输入电压Vin＝1.2V使M4关断，输入电压Vin＝1.8V使M4关断。
M3为耗尽型(或泄漏式增强型)晶体管，可在其Vgs大于或等于0.0V时导通。在图12所示实施例中，M3的栅极耦合至有效接地Vss(其为0.0V)。因此，对于该四个实例性电压电平中的每一电压电平，M3均会导通。
当Vin＝0.0V时，M4导通，VB变为0.0V，通过M3及M4的电流路径使VB降至0.0V。当VB降至0.0V时，由于此时VB-Vin＝0.0V，因而M8导通。于是，输入电压电平Vin＝0.0V施加至M1的栅极。因此，M1的源极节点电压为0.0V。
当输入电压Vin＝0.6V，1.2V或1.8V时，M3导通，同时M4关断。在该些输入电压中的每一电压情况下，流过M3的泄漏电流均会使节点B处积聚电荷。当下拉节点B的电压达到一使VB-Vin大于或等于0.0V的电平时，M8导通。
当Vin＝0.0V时，M8在VB＝V0时导通。当Vin＝0.6V时，M8在VB＝V1时导通。当Vin＝1.2V时，M8在VB＝V2时导通。当Vin＝1.8V时，M8在VB＝V3时导通。
晶体管M8按如下所述将节点28/30处所存储的电压电平箝位至输入电压电平Vin。当在Vin＝0.0V情况下M8导通时，M1导通。此时，由于M2的栅极施加有VDD、源极亦施加有VDD，从而使其Vgs等于0.0V，因而M2亦导通。根据M3及M4的晶体管尺寸及偏压条件，节点B的电平(VB)设定为V0(例如0.0V)。然而，如果通过M1及M2流通的电流使Vin开始上升至0.0V以上，则由于M8的Vgs＝VB-Vin将不再大于或等于0.0V，因而M8将关断。因此，当Vin＝0.0V时，甚至在晶体管M5关断、存储电路50与BL-W位线电隔离之后，M8、M1及M2亦协同将节点28/30的电压箝位至0.0V。
同样，当在Vin＝0.6V情况下M8导通时，M1及M2导通。根据M3及M4的晶体管尺寸及偏压条件，节点B的电平(VB)设定为V1。然而，如果通过M1及M2流通的电流使Vin开始上升至由该条件设定的电压以上，则由于M8的Vgs将不再大于或等于0.0V，因而M8将关断。因此，当Vin＝0.6V时，M8、M1及M2协同将节点28/30的电压箝位至V1。
同样，当在Vin＝1.2V情况下M8导通时，M1及M2导通。根据M3及M4的晶体管尺寸及偏压条件，下拉节点B的电平(VB)设定为V2。在Vin＝1.2V情况下，由于M4的沟道电导因所施加的电压升高而减小，因此新设定的节点B的电压电平高于由Vin＝0.6V所设定的电压电平。然而，如果通过M1及M2流通的电流使Vin开始上升至V2以上，则由于M8的Vgs将不再大于或等于0.0V，因而M8将关断。因此，当Vin＝1.2V时，M8、M1及M2协同将节点28/30的电压箝位至V2。
最后，当在Vin＝1.8V情况下M8导通时，M1及M2导通。根据M3及M4的晶体管尺寸及偏压条件，节点B的电平(VB)设定为V3。在Vin＝1.8V情况下，由于M4的沟道电导因所施加的电压升高而减小，因此新设定的下拉节点B的电压电平高于由Vin＝0.6V及1.2V所设定的电压电平。然而，如果通过M1及M2流通的电流使Vin开始上升至V3以上，则由于M8的Vgs将不再大于或等于0.0V，因而M8将关断。因此，当Vin＝1.8V时，M8、M1及M2协同将节点28/30的电压箝位至V3。
因此，图12所示的多状态存储电路50可保持两个以上的电压电平，其中每一电压电平皆表示一不同的逻辑状态。该些不同的电压电平系按上文参照图5及6所述通过BL-W及M5写入存储电路50。用于针对Vin产生不同电压电平的电路技术可包括使用不同的发生器及/或内部电压调节器。这些技术并不构成本发明的一部分，因此，本文中不对其进行说明。同样，该些不同的电压电平系根据上文参照图5及6所述通过M7′、M6及BL-R来读取。
基本上，为对位线放电电平进行箝位，可使用一PMOS晶体管来构建M7′，其原因是：位线电压可仅放电至所存储电压电平加上Vtp，其中Vtp为PMOS M7′的阈值电压。举例而言，如果在存储部件中存储有V1电平，则当位线电压放电至V1+Vtp时，PMOS晶体管M7′关断。同样，在V0，V2及V3情况下，位线可分别放电至V0+Vtp，V2+Vtp及V3+Vtp。自存储电路50读取不同电压电平所用的技术包括使用一具有不同参考电压或其组合的感测放大器。
图13为一可与图12所示实施例共同使用的多电平感测放大器600的例示图。感测放大器600包括第一至第四感测放大器602-1至602-4及第一至第四感测放大器驱动器604-1至604-4。该感测放大器亦包括第一至第四NAND逻辑门606-1至606-4及第一至第四输出驱动器608-1至608-4。各部件通过一互连线网络610如图所示相互连接。
因此，由于M7′为PMOS晶体管，因而节点S可具有的最高电压为M7′的栅极电压(节点28/30的电压电平)加上M7′的阈值电压。如上所述，节点C的电压系由写入电压V0，V1，V2或V3来设定。因此，当节点28/30的电压电平为0V时，在读取操作中可使BL-R放电的电压电平为Vtp，其中Vtp为M7′的阈值电压。由于当S的电压电平低于Vtp时M7′关断，因而可使BL-R放电的最低电压电平为Vtp。当在节点28/30处存储有一逻辑状态V1时，可使BL-R放电的最低电压为Vtp+V1。同样，当所存储电压为V2及V3时，最低电压电平分别为Vtp+V2及Vtp+V3。
在一较佳实施例中，使用四个感测放大器602-1至602-4来感测四种不同的状态。每一感测放大器均具有一不同的参考电平。感测放大器602-1具有一Vref1设定至一介于Vtp与Vtp+V1之间的值，感测放大器602-2具有一Vref2设定于Vtp+V1与Vtp+V2之间，感测放大器602-3具有一Vref3设定于Vtp+V2与Vtp+V3之间，感测放大器602-4具有一Vref4设定为大于Vtp+V3。在某一实例中，举例而言，可省却使用Vref3的第三放大器602-3。举例而言，假定节点28/30的电压为0.0V，此时BL-R放电至Vtp。由于这些放大器所用的所有参考电平皆高于Vtp，因而这些感测放大器的所有输出(S01，S02，S03及S04)皆为低电平。由于 SO1， SO2， SO3及 SO4为感测放大器输出信号的反信号，因而仅信号数据00会变为高电平。同样，当所存储电压分别为V1，V2及V3时，数据01，数据10及数据11会变为高电平。
实质上，箝位电路用作一用于根据一最新施加至节点28/30的输入电压电平Vin来限制节点28/30上的电压摆动的限制电路。更具体而言，在一实施例中，箝位电路用作一可调的电压限制电路，其根据通过输入控制电路24最新提供于节点28/30上的输入信号电压电平Vin(即0.0V，0.6V，1.2V或1.8V)以可调方式限制节点28/30上的电压电平。应了解，尽管上文仅对Vin的四个不同的实例性电压电平进行了说明，然而，多状态存储电路50可存储四个以上的不同电压电平来表示四个以上的不同逻辑状态。
该些较佳实施例可作出各种修改，此并不背离本发明的精神及范畴。举例而言，在另一替代实施例中，可向图12所示实施例中M2及M3的栅极分别提供一或多个参考电压VrefA及VrefB。另一选择为(举例而言)，在图4，5，7，11或12所示实施例的写入路径中提供一与M5串联的附加地址晶体管。由于多个写入通门(M5)同时连接至存储器阵列中的一既定WL-W，因而当WL-W启动时，连接至每一单元的每一BL-W线无论其操作状态如何均根据单元数据进行充电或放电。此可引起无谓的功耗。为此，通过增设一或多个与每一单元的M5串联的附加地址晶体管，可使用另一晶体管对所选择的共享同一WL-W的单元进行写入，从而可降低功耗。因此，上文说明并非意欲限定由随附权利要求书所阐述的本发明。

Claims (190)

1、一种集成电路，其包括：
一第一NMOS晶体管；
一第一PMOS晶体管；
一第二NMOS晶体管；
一第二PMOS晶体管；
一耦合至所述第一NMOS晶体管的一第一源极/漏极的第一偏压节点；
一耦合至所述第二PMOS的一第一源极/漏极的第二偏压节点；
一耦合至所述第一PMOS晶体管的一栅极的第三偏压节点；
一耦合至所述第二NMOS晶体管的一栅极的第四偏压节点；
一将所述第一NMOS晶体管的一第二源极/漏极耦合至所述第一PMOS晶体管的一第一源极/漏极的上拉节点；
一将所述第二PMOS晶体管的一第二源极/漏极耦合至所述第二NMOS晶体管的一第一源极/漏极的下拉节点；
一输入节点；
一将所述第一PMOS晶体管的一第二源极/漏极耦合至所述第二NMOS晶体管的一第二源极/漏极的存储节点；
一输出节点；
一输入开关，其耦合用于以可控方式将一输入数据值自所述输入节点传送至所述第一NMOS晶体管的一栅极及所述第二PMOS晶体管的一栅极；及
一输出开关，其耦合用于以可控方式将一所存储数据值自所述存储节点传送至所述输出节点。
2、如权利要求1所述的集成电路，
其中所述第一偏压节点与所述第三偏压节点相耦合，以便彼此之间成等电位；及
其中所述第二偏压节点与所述第四偏压节点相耦合，以便彼此之间成等电位。
3、如权利要求1所述的集成电路，
其中所述第三偏压节点与所述第四偏压节点相耦合，以便彼此之间成等电位。
4、如权利要求1所述的集成电路，
其中所述输入开关与所述输出开关可控制并可相互合作，以便
在所述输出开关将所述存储节点与所述输出节点隔离的同时，所述输入开关将一输入数据值自所述输入节点传送至所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极；及
在所述输入开关将所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极与所述输入节点隔离的同时，所述输出开关将一所存储数据值自所述存储节点传送至所述输出节点。
5、如权利要求1所述的集成电路，
其中所述第一NMOS晶体管的栅极耦合至所述存储节点；及
其中所述第二PMOS晶体管的栅极耦合至所述存储节点。
6、如权利要求1所述的集成电路，
其中所述第一NMOS晶体管的栅极耦合至所述存储节点；
其中所述第二PMOS晶体管的栅极耦合至所述存储节点；
其中所述输入开关与所述输出开关可控制并相互协同，以便
在所述输出开关将所述存储节点与所述输出节点隔离的同时，所述输入开关将一输入数据值自所述输入节点传送至所述存储节点、所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极；及
在所述输入开关将所述存储节点与所述输入节点隔离的同时，所述输出开关将一输出数据值自所述存储节点传送至所述输出节点。
7、如权利要求1所述的集成电路，
其中所述第一及第二NMOS晶体管为耗尽型晶体管；及
其中所述第一及第二PMOS晶体管为耗尽型晶体管。
8、如权利要求1所述的集成电路，
其中所述第一及第二NMOS晶体管为耗尽型晶体管；
其中所述第一及第二PMOS晶体管为耗尽型晶体管；
其中所述输入开关包含至少一个增强型晶体管；及
其中所述输出开关包含至少一个增强型晶体管。
9、如权利要求1所述的集成电路，
其中所述输入开关包含一输入晶体管，该输入晶体管具有一第一源极/漏极耦合至所述输入节点、具有一第二源极/漏极耦合至所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极、并具有一栅极用作一输入开关控制端子。
10、如权利要求9所述的集成电路，
其中所述输入开关包含一增强型输入晶体管。
11、如权利要求9所述的集成电路，
其中所述输入开关包含一NMOS增强型输入晶体管。
12、如权利要求1所述的集成电路，
其中所述输入开关包含一输入晶体管，该输入晶体管具有一第一源极/漏极耦合至所述输入节点、具有一第二源极/漏极耦合至所述存储节点、所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极、并具有一栅极用作一输入开关控制端子。
13、如权利要求12所述的集成电路，
其中所述输入开关包含一增强型输入晶体管。
14、如权利要求12所述的集成电路，
其中所述输入开关包含一NMOS增强型输入晶体管。
15、如权利要求12所述的集成电路，
其中所述输入开关包含一耗尽型输入晶体管。
16、如权利要求12所述的集成电路，
其中所述输入开关包含一NMOS耗尽型输入晶体管。
17、如权利要求1所述的集成电路，其进一步包括：
一包含所述输入节点的写入位线。
18、如权利要求1所述的集成电路，
其中所述输出开关包含
一第一输出晶体管，及
一第二输出晶体管，及
一放电路径，
所述第一输出晶体管具有一第一源极/漏极耦合至所述放电路径、具有一第二源极/漏极耦合至所述第二输出晶体管的一第一源极/漏极并具有一栅极耦合至所述存储节点，
所述第二输出晶体管具有一第二源极/漏极耦合至所述输出节点并具有一栅极用作一输出开关控制端子。
19、如权利要求18所述的集成电路，
其中所述第一及第二输出晶体管为增强型晶体管。
20、如权利要求18所述的集成电路，
其中所述第一及第二输出晶体管为NMOS增强型晶体管。
21、如权利要求18所述的集成电路，
其中所述第一及第二输出晶体管为耗尽型晶体管。
22、如权利要求18所述的集成电路，
其中所述第一及第二输出晶体管为一NMOS耗尽型晶体管。
23、如权利要求1所述的集成电路，其进一步包括：
一包含所述输出节点的读取位线。
24、如权利要求1所述的集成电路，其进一步包括：
一包含所述输出节点的读取位线；
一参考电压源；
其中所述输出开关包含，
一第一输出晶体管，及
一第二输出晶体管，及
一放电路径，
所述第一输出晶体管具有一第一源极/漏极耦合至所述放电路径、具有一第二源极/漏极耦合至所述第二输出晶体管的一第一源极/漏极并具有一栅极耦合至所述存储节点，
所述第二输出晶体管具有一第二源极/漏极耦合至所述读取位线并具有一栅极用作一输出开关控制端子；
一感测放大器，其用于感测一参考电压电平与一读取位线电压电平之差。
25、如权利要求1所述的集成电路，其进一步包括：
一包含所述输入节点的写入位线；
一包含所述输出节点的读取位线；
一参考电压源；
其中所述输入开关包含一输入晶体管，该输入晶体管具有一第一源极/漏极耦合至所述写入位线、具有一第二源极/漏极耦合至所述存储节点、所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极、并具有一栅极用作一输入开关控制端子；
其中所述输出开关包括，
一第一输出晶体管，及
一第二输出晶体管，及
一放电路径，
所述第一输出晶体管具有一第一源极/漏极耦合至所述放电路径、具有一第二源极/漏极耦合至所述第二输出晶体管的一第一源极/漏极并具有一栅极耦合至所述存储节点，
所述第二输出晶体管具有一第二源极/漏极耦合至所述读取位线、并具有一栅极用作一输出开关控制端子；
一感测放大器，其用于感测一参考电压电平与一读取位线电压电平之差。
26、如权利要求1所述的集成电路，其进一步包括：
一包含所述输入节点的写入位线；
一包含所述输出节点的读取位线；及
仅耦合至所述读取位线的预充电电路。
27、一种集成电路，其包括：
一第一NMOS晶体管；
一第一PMOS晶体管；
一第二NMOS晶体管；
一第二PMOS晶体管；
一耦合至所述第一NMOS晶体管的一第一源极/漏极的第一偏压节点；
一耦合至所述第二PMOS晶体管的一第一源极/漏极的第二偏压节点；
一耦合至所述第一PMOS晶体管的一栅极的第三偏压节点；
一耦合至所述第二NMOS晶体管的一栅极的第四偏压节点；
一将所述第一NMOS晶体管的一第二源极/漏极耦合至所述第一PMOS晶体管的一第一源极/漏极的上拉节点；
一将所述第二PMOS晶体管的一第二源极/漏极耦合至所述第二NMOS晶体管的一第一源极/漏极的下拉节点；
一输入节点；
一将所述第一PMOS晶体管的一第二源极/漏极耦合至所述第二NMOS晶体管的一第二源极/漏极的存储节点；
一输出节点；
一输入开关，其耦合用于以可控方式将一可具有多个规定的输入信号电压电平中任一电压电平的数据输入信号自所述输入节点传送至所述第一NMOS晶体管的一栅极及所述第二PMOS晶体管的一栅极；
限制电路，其耦合用于将所述存储节点限制至一由一最新数据输入信号电压电平确定的规定存储节点电压电平；及
一输出开关，其耦合用于以可控方式将一表示所述已确定的存储节点电压电平的数据输出信号自所述存储节点传送至所述输出节点。
28、如权利要求27所述的集成电路，
其中所述第一偏压节点与所述第三偏压节点相耦合，以便彼此之间成等电位；及
其中所述第二偏压节点与所述第四偏压节点相耦合，以便彼此之间成等电位。
29、如权利要求27所述的集成电路，
其中所述第三偏压节点与所述第四偏压节点相耦合，以便彼此之间成等电位。
30、如权利要求27所述的集成电路，
其中所述输入开关与所述输出开关可控制并相互协同，以便
在所述输出开关将所述存储节点与所述输出节点隔离的同时，所述输入开关将一数据输入信号传送至所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极；及
在所述输入开关将所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极与所述输入节点隔离的同时，所述输出开关将一数据输出信号传送至所述输出节点。
31、如权利要求27所述的集成电路，
其中所述第一NMOS晶体管的栅极耦合至所述存储节点；及
其中所述第二PMOS晶体管的栅极耦合至所述存储节点。
32、如权利要求27所述的集成电路，
其中所述第一NMOS晶体管的栅极耦合至所述存储节点；
其中所述第二PMOS晶体管的栅极耦合至所述存储节点；
其中所述输入开关与所述输出开关可控制并相互协同，以便
在所述输出开关将所述存储节点与所述输出节点隔离的同时，所述输入开关将一数据输入信号传送至所述存储节点、所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极；及
在所述输入开关将所述存储节点与所述输入节点隔离的同时，所述输出开关将一数据输出信号传送至所述输出节点。
33、如权利要求27所述的集成电路，
其中所述第一及第二NMOS晶体管为耗尽型晶体管；及
其中所述第一及第二PMOS晶体管为耗尽型晶体管。
34、如权利要求27所述的集成电路，
其中所述第一及第二NMOS晶体管为耗尽型晶体管；
其中所述第一及第二PMOS晶体管为耗尽型晶体管；
其中所述输入开关包含至少一个增强型晶体管；及
其中所述输出开关包含至少一个增强型晶体管。
35、如权利要求27所述的集成电路，
其中所述输入开关包含一输入晶体管，该输入晶体管具有一第一源极/漏极耦合至所述输入节点、具有一第二源极/漏极耦合至所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极、并具有一栅极用作一输入开关控制端子。
36、如权利要求35所述的集成电路，
其中所述输入开关包含一增强型输入晶体管。
37、如权利要求35所述的集成电路，
其中所述输入开关包含一NMOS增强型输入晶体管。
38、如权利要求27所述的集成电路，
其中所述输入开关包含一输入晶体管，该输入晶体管具有一第一源极/漏极耦合至所述输入节点、具有一第二源极/漏极耦合至所述存储节点、所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极、并具有一栅极用作一输入开关控制端子。
39、如权利要求38所述的集成电路，
其中所述输入开关包含一增强型输入晶体管。
40、如权利要求38所述的集成电路，
其中所述输入开关包含一NMOS增强型输入晶体管。
41、如权利要求38所述的集成电路，
其中所述输入开关包含一耗尽型输入晶体管。
42、如权利要求38所述的集成电路，
其中所述输入开关包含一NMOS耗尽型输入晶体管。
43、如权利要求27所述的集成电路，其进一步包括：
一包含所述输入节点的写入位线。
44、如权利要求27所述的集成电路，
其中所述输出开关包含
一第一输出晶体管，及
一第二输出晶体管，及
一放电路径，
所述第一输出晶体管具有一第一源极/漏极耦合至所述放电路径、具有一第二源极/漏极耦合至所述第二输出晶体管的一第一源极/漏极并具有一栅极耦合至所述存储节点，
所述第二输出晶体管具有一第二源极/漏极耦合至所述输出节点、并具有一栅极用作一输出开关控制端子。
45、如权利要求44所述的集成电路，
其中所述输出开关所述输出信号包含一放电路径信号。
46、如权利要求44所述的集成电路，
其中所述第一及第二输出晶体管为增强型晶体管。
47、如权利要求44所述的集成电路，
其中所述第一及第二输出晶体管为NMOS增强型晶体管。
48、如权利要求47所述的集成电路，
其中所述第一及第二输出晶体管为耗尽型晶体管。
49、如权利要求44所述的集成电路，
其中所述第一及第二输出晶体管为一NMOS耗尽型晶体管。
50、如权利要求44所述的集成电路，
其中所述第一输出晶体管为一PMOS晶体管；及
其中所述第二输出晶体管为一NMOS晶体管。
51、如权利要求27所述的集成电路，其进一步包括：
一包含所述输出节点的读取位线。
52、如权利要求27所述的集成电路，其进一步包括：
一包含所述输出节点的读取位线；
一参考电压源；
其中所述输出开关包含，
一第一输出晶体管，及
一第二输出晶体管，及
一放电路径，
所述第一输出晶体管具有一第一源极/漏极耦合至所述放电路径、具有一第二源极/漏极耦合至所述第二输出晶体管的一第一源极/漏极并具有一栅极耦合至所述存储节点，
所述第二输出晶体管具有一第二源极/漏极耦合至所述读取位线、并具有一栅极用作一输出开关控制端子；
一感测放大器，其用于感测一参考电压电平与一读取位线电压电平之差。
53、如权利要求52所述的集成电路，
其中所述第一输出晶体管为一PMOS晶体管；及
其中所述第二输出晶体管为一NMOS晶体管。
54、如权利要求27所述的集成电路，其进一步包括：
一包含所述输入节点的写入位线；
一包含所述输出节点的读取位线；
一参考电压源；
其中所述输入开关包含一输入晶体管，该输入晶体管具有一第一源极/漏极耦合至所述写入位线、具有一第二源极/漏极耦合至所述存储节点、所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极、并具有一栅极用作一输入开关控制端子；
其中所述输出开关包括，
一第一输出晶体管，及
一第二输出晶体管，及
一放电路径，
所述第一输出晶体管具有一第一源极/漏极耦合至所述放电路径、具有一第二源极/漏极耦合至所述第二输出晶体管的一第一源极/漏极并具有一栅极耦合至所述存储节点，
所述第二输出晶体管具有一第二源极/漏极耦合至所述读取位线、并具有一栅极用作一输出开关控制端子；
一感测放大器，其用于感测一参考电压电平与一读取位线电压电平之差。
55、如权利要求54所述的集成电路，
其中所述第一输出晶体管为一PMOS晶体管；及
其中所述第二输出晶体管为一NMOS晶体管。
56、如权利要求27所述的集成电路，
其中所述限制电路包括一开关，该开关经耦合用于在所述存储节点达到所述已确定的存储节点电压电平时作出响应而将所述第一NMOS晶体管关断。
57、如权利要求27所述的集成电路，
其中所述限制电路包括一开关，该开关经耦合用于通过如下方式将所述存储节点箝位于所述已确定的存储节点电压电平：
在所述存储节点低于所述已确定的存储节点电压电平时，导通所述第一NMOS晶体管；及
如果所述存储节点开始升高至所述已确定的存储节点电压电平以上，则关断所述第一NMOS晶体管。
58、如权利要求27所述的集成电路，
其中所述限制电路包含一第五晶体管，该第五晶体管具有一耦合至所述第一NMOS晶体管的栅极的第一源极/漏极、一耦合至所述存储节点的第二源极/漏极、及一耦合至所述第二节点的栅极。
59、如权利要求27所述的集成电路，
其中所述输入开关耦合用于向所述存储节点提供所述数据输入信号；及
其中所述限制电路包含一第五晶体管，该第五晶体管具有一耦合至所述第一NMOS晶体管的栅极的第一源极/漏极、一耦合至所述存储节点的第二源极/漏极、及一耦合至所述下拉节点的栅极。
60、如权利要求27所述的集成电路，
其中所述限制电路包含一第五晶体管，该第五晶体管具有一耦合至所述第一NMOS晶体管的栅极的第一源极/漏极、一耦合至所述存储节点的第二源极/漏极、及一耦合至所述下拉节点的栅极；及
其中所述输入开关耦合用于向所述第五晶体管的第二源极/漏极提供所述输入数据信号。
61、如权利要求27所述的集成电路，
其中所述第一NMOS晶体管的栅极耦合至所述存储节点；及
其中所述第二PMOS晶体管的栅极耦合至所述存储节点。
62、如权利要求27所述的集成电路，
其中所述第一NMOS晶体管的栅极耦合至所述存储节点；
其中所述第二PMOS晶体管的栅极耦合至所述存储节点；
其中所述限制电路包含一第五晶体管，该第五晶体管具有一耦合至所述第一NMOS晶体管的栅极的第一源极/漏极、一耦合至所述存储节点的第二源极/漏极、及一耦合至所述下拉节点的栅极；及
其中所述输入开关通过所述第五晶体管耦合至所述第一NMOS晶体管的栅极。
63、如权利要求27所述的集成电路，其中所述多个规定的输入电压电平包含多个规定的离散输入电压电平。
64、如权利要求27所述的集成电路，
其中所述限制电路包括一开关，该开关经耦合用于通过如下方式将所述存储节点箝位于所述已确定的存储节点电压电平，
在一下拉节点电压存储节点低于一最新的数据输入电压电平时，导通所述第一NMOS晶体管；及
如果所述下拉节点开始升高至所述最新数据输入电压电平以上，则关断所述第一NMOS晶体管。
65、如权利要求27所述的集成电路，
其中所述第一NMOS晶体管的栅极耦合至所述存储节点；
其中所述第二PMOS晶体管的栅极耦合至所述存储节点；
其中所述限制电路包括一开关，该开关耦合用于通过如下方式将所述存储节点箝位于所述已确定的存储电压电平，
在一下拉节点电压存储节点低于一最新的数据输入电压电平时，导通所述第一NMOS晶体管；及
如果所述下拉节点开始升高至所述最新数据输入电压电平以上，则关断所述第一NMOS晶体管。
66、如权利要求27所述的集成电路，其进一步包括：
一包含所述输入节点的写入位线；
一包含所述输出节点的读取位线；及
仅耦合至所述读取位线的预充电电路。
67、一种存取一集成电路的方法，该集成电路包括：一具有一耦合至一第一偏压节点的第一源极/漏极(S/D)的第一NMOS晶体管；一第一PMOS晶体管；一将所述第一NMOS晶体管的一第二S/D耦合至所述第一PMOS晶体管的一第一S/D的上拉节点；一第二NMOS晶体管；一具有一耦合至一第二偏压节点的第一S/D的第二PMOS晶体管；一将所述第二PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第一S/D的下拉节点；一将所述第一PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第二S/D、并将所述第一NMOS晶体管的一栅极耦合至所述第二PMOS晶体管的一栅极的存储节点，该方法包括：
向所述第一偏压节点提供一电源偏压；
向所述第二偏压节点提供一有效接地偏压；
向所述第一PMOS晶体管的一栅极提供所述电源偏压；
向所述第二NMOS晶体管的一栅极提供所述有效接地偏压；及
将一具有一第一电压电平或一第二电压电平的数字输入信号施加至所述第一NMOS晶体管的栅极、所述第二PMOS晶体管的栅极及所述存储节点；
其中一第一电压电平数字输入信号使所述第一NMOS晶体管及所述第一PMOS晶体管导通并使所述第二NMOS晶体管及所述第二PMOS晶体管承受反偏压；及
其中一第二电压电平数字输入信号使所述第二NMOS晶体管及所述第二PMOS晶体管导通并使所述第一NMOS晶体管及所述第一PMOS晶体管承受反偏压。
68、如权利要求67所述的方法，其进一步包括：
在所述施加步骤之后，感测所述存储节点的一电压电平。
69、如权利要求67所述的方法，其进一步包括：
在所述施加步骤之后，
如果所述施加步骤施加一第一电压电平数字输入信号，则在所述第一NMOS晶体管及所述第一PMOS晶体管导通且所述第二NMOS晶体管及所述第二PMOS晶体管承受反偏压的同时，感测所述存储节点的一电压电平；及
如果所述施加步骤施加一第二电压电平数字输入信号，则在所述第二NMOS晶体管及所述第二PMOS晶体管导通且所述第一NMOS晶体管及所述第一PMOS晶体管承受反偏压的同时，感测所述存储节点的一电压电平。
70、如权利要求67所述的集成电路，
其中所述第一电压电平为所述电源电压电平；及
其中所述第二电压电平为所述有效接地电压电平。
71、一种存取一集成电路的方法，该集成电路包括：一具有一耦合至一第一偏压节点的第一源极/漏极(S/D)的第一NMOS晶体管；一第一PMOS晶体管；一将所述第一NMOS晶体管的一第二S/D耦合至所述第一PMOS晶体管的一第一S/D的上拉节点；一第二NMOS晶体管；一具有一耦合至一第二偏压节点的第一S/D的第二PMOS晶体管；一将所述第二PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第一S/D的下拉节点；一将所述第一PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第二S/D、并将所述第一NMOS晶体管的一栅极耦合至所述第二PMOS晶体管的一栅极的存储节点，该方法包括：
向所述第一偏压节点提供一电源偏压；
向所述第二偏压节点提供一有效接地偏压；
向所述第一PMOS晶体管的一栅极提供一介于所述电源偏压电平与所述有效接地偏压电平之间的参考电压电平；
向所述第二NMOS晶体管的一栅极提供一介于所述电源偏压电平与所述有效接地偏压电平之间的参考电压电平；及
将一具有一第一电压电平或一第二电压电平的数字输入信号施加至所述第一NMOS晶体管的栅极、所述第二PMOS晶体管的栅极及所述存储节点；
其中一第一电压电平数字输入信号使所述第一NMOS晶体管及所述第一PMOS晶体管导通并使所述第二NMOS晶体管及所述第二PMOS晶体管承受反偏压；及
其中一第二电压电平数字输入信号使所述第二NMOS晶体管及所述第二PMOS晶体管导通并使所述第一NMOS晶体管及所述第一PMOS晶体管承受反偏压。
72、如权利要求71所述的方法，其进一步包括：
在所述施加步骤之后，感测所述存储节点的一电压电平。
73、如权利要求71所述的方法，其进一步包括：
在所述施加步骤之后，
如果所述施加步骤施加一第一电压电平数字输入信号，则在所述第一NMOS晶体管及所述第一PMOS晶体管导通且所述第二NMOS晶体管及所述第二PMOS晶体管承受反偏压的同时，感测所述存储节点的一电压电平；及
如果所述施加步骤施加一第二电压电平数字输入信号，则在所述第二NMOS晶体管及所述第二PMOS晶体管导通且所述第一NMOS晶体管及所述第一PMOS晶体管承受反偏压的同时，感测所述存储节点的一电压电平。
74、如权利要求71所述的集成电路，
其中所述第一电压电平为所述电源电压电平；及
其中所述第二电压电平为所述有效接地电压电平。
75、如权利要求71所述的集成电路，
其中所述第一电压电平为所述电源电压电平；
其中所述第二电压电平为所述有效接地电压电平；及
其中所述参考电压电平位于所述电源偏压电平与所述有效接地偏压电平的中间。
76、一种在一集成电路中存储一数据值的方法，该集成电路包括：一具有一耦合至一第一偏压电平的第一源极/漏极(S/D)的第一NMOS晶体管；一第一PMOS晶体管；一将所述第一NMOS晶体管的一第二S/D耦合至所述第一PMOS晶体管的一第一S/D的上拉节点；一第二NMOS晶体管；一具有一耦合至一第二偏压电平的第一S/D的第二PMOS晶体管；一将所述第二PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第一S/D的下拉节点；一输入节点；一将所述第一PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第二S/D、并将所述第一NMOS晶体管的一栅极耦合至所述第二PMOS晶体管的一栅极的存储节点；一输出节点；一耦合用于将数据输入信号信息自所述输入节点传送至所述存储节点的输入开关；及一用于将数据输出信号信息自所述输出节点传送至所述存储节点的输出开关，该方法包括：
向所述第一PMOS晶体管的一栅极提供一第三偏压；
向所述第二NMOS晶体管的一栅极提供一第四偏压；及
在使用所述输出开关将所述存储节点与所述输出节点隔离的同时，使用所述输入开关将数据输入信号信息自所述输入节点传送至所述第一NMOS晶体管的栅极、所述第二PMOS晶体管的栅极及所述存储节点。
77、如权利要求76所述的方法，
其中所述第一及第三偏压电平相同；及
其中所述第二及第四偏压电平相同。
78、如权利要求76所述的方法，
其中所述第三偏压电平介于所述第一与第二偏压之间；及
其中所述第四偏压电平介于所述第一与第二偏压电平之间。
79、如权利要求76所述的方法，
其中所述第三偏压电平介于所述第一与第二偏压之间；
其中所述第四偏压电平介于所述第一与第二偏压电平之间；及
其中所述第三与第四偏压电平相同。
80、如权利要求76所述的方法，
其中选择所述第三偏压电平，以将所述上拉节点设定为一使所述第一NMOS晶体管及所述第一PMOS晶体管响应一高电平-低电平数据信号变迁而变为反偏压的电压电平；及
其中选择所述第四偏压电平，以将所述下拉节点设定为一使所述第二NMOS晶体管及所述第二PMOS晶体管响应一低电平-高电平数据信号变迁而变为反偏压的电压电平。
81、一种在一集成电路中检索一数据值的方法，该集成电路包括：一具有一耦合至一第一偏压电平的第一源极/漏极(S/D)的第一NMOS晶体管；一第一PMOS晶体管；一将所述第一NMOS晶体管的一第二S/D耦合至所述第一PMOS晶体管的一第一S/D的上拉节点；一第二NMOS晶体管；一具有一耦合至一第二偏压电平的第一S/D的第二PMOS晶体管；一将所述第二PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第一S/D的下拉节点；一输入节点；一将所述第一PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第二S/D、并将所述第一NMOS晶体管的一栅极耦合至所述第二PMOS晶体管的一栅极的存储节点；一输出节点；一耦合用于将数据输入信号信息自所述输入节点传送至所述存储节点的输入开关；及一用于将数据输出信号信息自所述输出节点传送至所述存储节点的输出开关，该方法包括：
向所述第一PMOS晶体管的一栅极提供一第三偏压；
向所述第二NMOS晶体管的一栅极提供一第四偏压；及
在使用所述输入开关将所述存储节点与所述输入节点隔离的同时，使用所述输出开关将数据输出信号信息自所述存储节点传送至所述输出节点。
82、如权利要求81所述的方法，
其中所述第一与第三偏压电平相同；及
其中所述第二与第四偏压电平相同。
83、如权利要求81所述的方法，
其中所述第三偏压电平介于所述第一与第二偏压之间；及
其中所述第四偏压电平介于所述第一与第二偏压电平之间。
84、如权利要求81所述的方法，
其中所述第三偏压电平介于所述第一与第二偏压之间；
其中所述第四偏压电平介于所述第一与第二偏压电平之间；及
其中所述第三与第四偏压电平相同。
85、如权利要求81所述的方法，
其中选择所述第三偏压电平，以将所述上拉节点设定为一使所述第一NMOS晶体管及所述第一PMOS晶体管响应一高电平-低电平输入数据变迁而变为反偏压的电压电平；及
其中选择所述第四偏压电平，以将所述下拉节点设定为一使所述第二NMOS晶体管及所述第二PMOS晶体管响应一低电平-高电平输入数据变迁而变为反偏压的电压电平。
86、一种存取一集成电路的方法，该集成电路包括：一具有一耦合至一第一偏压节点的第一源极/漏极(S/D)的第一NMOS晶体管；一第一PMOS晶体管；一将所述第一NMOS晶体管的一第二S/D耦合至所述第一PMOS晶体管的一第一S/D的上拉节点；一第二NMOS晶体管；一具有一耦合至一第二偏压节点的第一S/D的第二PMOS晶体管；一将所述第二PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第一S/D的下拉节点；一将所述第一PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第二S/D、并将所述第一NMOS晶体管的一栅极耦合至所述第二PMOS晶体管的一栅极的存储节点，该方法包括：
向所述第一偏压节点提供一电源偏压；
向所述第二偏压节点提供一有效接地偏压；
向所述第一PMOS晶体管的一栅极提供所述电源偏压；
向所述第二NMOS晶体管的一栅极提供所述有效接地偏压；及
将一具有多个个别电压电平中任一电压电平的数字输入信号施加至所述第一NMOS晶体管的栅极、所述第二PMOS晶体管的栅极及所述存储节点；
根据所述下拉节点的电压来调节所述第一NMOS晶体管的导通，以将所述存储节点限制至一由所施加的所述数字输入信号的个别电压电平所确定的电压电平。
87、如权利要求86所述的方法，其进一步包括：
在所述施加步骤之后，感测所述存储节点的一电压电平。
88、一种存取一集成电路的方法，该集成电路包括：一具有一耦合至一第一偏压节点的第一源极/漏极(S/D)的第一NMOS晶体管；一第一PMOS晶体管；一将所述第一NMOS晶体管的一第二S/D耦合至所述第一PMOS晶体管的一第一S/D的上拉节点；一第二NMOS晶体管；一具有一耦合至一第二偏压节点的第一S/D的第二PMOS晶体管；一将所述第二PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第一S/D的下拉节点；一将所述第一PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第二S/D、并将所述第一NMOS晶体管的一栅极耦合至所述第二PMOS晶体管的一栅极的存储节点，该方法包括：
向所述第一偏压节点提供一电源偏压；
向所述第二偏压节点提供一有效接地偏压；
向所述第一PMOS晶体管的一栅极提供一介于所述电源偏压电平与所述有效接地偏压电平之间的参考电压电平；
向所述第二NMOS晶体管的一栅极提供一介于所述电源偏压电平与所述有效接地偏压电平之间的参考电压电平；及
将一具有多个个别电压电平中任一电压电平的数字输入信号施加至所述第一NMOS晶体管的栅极、所述第二PMOS晶体管的栅极及所述存储节点；
根据所述下拉节点的电压来调节所述第一NMOS晶体管的导通，以将所述存储节点限制至一由所施加的所述数字输入信号的个别电压电平所确定的电压电平。
89、如权利要求88所述的方法，其进一步包括：
在所述施加步骤之后，感测所述存储节点的一电压电平。
90、一种在一集成电路中存储一数据值的方法，该集成电路包括：一具有一耦合至一第一偏压电平的第一源极/漏极(S/D)的第一NMOS晶体管；一第一PMOS晶体管；一将所述第一NMOS晶体管的一第二S/D耦合至所述第一PMOS晶体管的一第一S/D的上拉节点；一第二NMOS晶体管；一具有一耦合至一第二偏压电平的第一S/D的第二PMOS晶体管；一将所述第二PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第一S/D的下拉节点；一输入节点；一将所述第一PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第二S/D、并将所述第一NMOS晶体管的一栅极耦合至所述第二PMOS晶体管的一栅极的存储节点；一输出节点；一耦合用于将输入数据信号信息自所述输入节点传送至所述存储节点的输入开关；及一耦合用于将输出数据信号信息自所述输出节点传送至所述存储节点的输出开关，该方法包括：
向所述第一PMOS晶体管的一栅极提供一第三偏压；
向所述第二NMOS晶体管的一栅极提供一第四偏压；及
在使用所述输出开关将所述存储节点与所述输出节点隔离的同时，使用所述输入开关将输入数据信号信息自所述输入节点传送至所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极；及
将所述存储节点限制至一由一最新输入数据信号电压电平所确定的规定的存储节点电压电平。
91、如权利要求90所述的方法，
其中所述第一与第三偏压电平相同；及
其中所述第二与第四偏压电平相同。
92、如权利要求90所述的方法，
其中所述第三偏压电平介于所述第一与第二偏压之间；及
其中所述第四偏压电平介于所述第一与第二偏压电平之间。
93、如权利要求90所述的方法，
其中所述第三偏压电平介于所述第一与第二偏压之间；
其中所述第四偏压电平介于所述第一与第二偏压电平之间；及
其中所述第三与第四偏压电平相同。
94、如权利要求90所述的方法，
其中选择所述第三偏压电平，以将所述上拉节点设定为一使所述第一NMOS晶体管及所述第一PMOS晶体管响应一高电平-低电平数据信号变迁而变为反偏压的电压电平；及
其中选择所述第四偏压电平，以将所述下拉节点设定为一使所述第二NMOS晶体管及所述第二PMOS晶体管响应一低电平-高电平数据信号变迁而变为反偏压的电压电平。
95、如权利要求90所述的方法，
其中所述规定的存储电压电平进一步取决于一存储节点电压电平与所述下拉节点的一电压电平之差。
96、一种在一集成电路中检索一数据值的方法，该集成电路包括：一具有一耦合至一第一偏压电平的第一源极/漏极(S/D)的第一NMOS晶体管；一第一PMOS晶体管；一将所述第一NMOS晶体管的一第二S/D耦合至所述第一PMOS晶体管的一第一S/D的上拉节点；一第二NMOS晶体管；一具有一耦合至一第二偏压电平的第一S/D的第二PMOS晶体管；一将所述第二PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第一S/D的下拉节点；一输入节点；一将所述第一PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第二S/D、并将所述第一NMOS晶体管的一栅极耦合至所述第二PMOS晶体管的一栅极的存储节点；一输出节点；一耦合用于将输入数据信号信息自所述输入节点传送至所述存储节点的输入开关；及一耦合用于将输出数据信号信息自所述输出节点传送至所述存储节点的输出开关，该方法包括：
向所述第一PMOS晶体管的一栅极提供一第三偏压；
向所述第二NMOS晶体管的一栅极提供一第四偏压；及
在使用所述输入开关将所述存储节点与所述输入节点隔离的同时，使用所述输出开关将数据信号信息自所述存储节点传送至所述输出节点；及
将所述存储节点限制至一由一最新输入数据信号电压电平确定的规定的存储节点电压电平。
97、如权利要求96所述的方法，
其中所述第一与第三偏压电平相同；及
其中所述第二与第四偏压电平相同。
98、如权利要求96所述的方法，
其中所述第三偏压电平介于所述第一与第二偏压之间；及
其中所述第四偏压电平介于所述第一与第二偏压电平之间。
99、如权利要求96所述的方法，
其中所述第三偏压电平介于所述第一与第二偏压之间；
其中所述第四偏压电平介于所述第一与第二偏压电平之间；及
其中所述第三与第四偏压电平相同。
100、如权利要求96所述的方法，
其中选择所述第三偏压电平，以将所述上拉节点设定为一使所述第一NMOS晶体管及所述第一PMOS晶体管响应一高电平-低电平数据信号变迁而变为反偏压的电压电平；及
其中选择所述第四偏压电平，以将所述下拉节点设定为一使所述第二NMOS晶体管及所述第二PMOS晶体管响应一低电平-高电平数据信号变迁而变为反偏压的电压电平。
101、如权利要求96所述的方法，
其中所述规定的存储电压电平进一步取决于一存储节点电压电平与所述下拉节点的一电压电平之差。
102、一种集成电路，其包括：
一锁存电路，其包括，
一包含一第一高阈值电压PMOS晶体管、一第一高阈值电压NMOS晶体管及一第一数据节点的第一反相器，该第一数据节点包含该第一PMOS及NMOS晶体管的互连源极/漏极(S/D)；
一包含一第二高阈值电压PMOS晶体管、一第二高阈值电压NMOS晶体管及一第二数据节点的第二反相器，该第二数据节点包含该第二PMOS及NMOS晶体管的互连源极/漏极(S/D)；
其中所述第一PMOS及第一NMOS晶体管的栅极耦合至所述第二数据节点；
其中所述第二PMOS及第二NMOS晶体管的栅极耦合至所述第一数据节点；
一第一低阈值电压存取晶体管，其包括：一耦合至所述第一数据节点、所述第二PMOS晶体管的栅极及所述第二NMOS晶体管的栅极的第一S/D，一耦合至一第一数据存取节点的第二S/D，及一耦合至一第一存取控制节点的栅极；及
一第二低阈值电压存取晶体管，其包括：一耦合至所述第二数据节点、所述第一PMOS晶体管的栅极及所述第一NMOS晶体管的栅极的第一S/D，一耦合至一第二数据存取节点的第二S/D，及一耦合至一第二存取控制节点的栅极。
103、如权利要求102所述的集成电路，其中所述第一及第二控制节点为公用。
104、如权利要求102所述的集成电路，其进一步包括：
一第一位线(BL)，其包含所述第一数据存取节点；
一第二位线(BL)，其包含所述第二数据存取节点；及
一字线(WL)，其包含所述第一及第二存取控制节点。
105、如权利要求102所述的集成电路，
其中所述第一存取晶体管为一NMOS晶体管；及
其中所述第二存取晶体管为一NMOS晶体管。
106、一种集成电路，其包括：
一锁存电路，其包括，
一包含一第一PMOS晶体管、一第一NMOS晶体管及一第一数据节点的第一反相器，该第一数据节点包含该第一PMOS及NMOS晶体管的互连源极/漏极(S/D)；
一包含一第二PMOS晶体管、一第二NMOS晶体管及一第二数据节点的第二反相器，该第二数据节点包含该第二PMOS及NMOS晶体管的互连源极/漏极(S/D)；
其中所述第一PMOS及第一NMOS晶体管的栅极耦合至所述第二数据节点；
其中所述第二PMOS及第二NMOS晶体管的栅极耦合至所述第一数据节点；
一输入开关，其包括，
一存取晶体管，其包括：一耦合至所述第一数据节点、所述第二PMOS晶体管的栅极及所述第二NMOS晶体管的栅极的第一S/D，一耦合至一第一数据存取节点的第二S/D，及一耦合至一第一存取控制节点的栅极；及
一输出开关，其耦合用于以可选择方式将一所存储数据值自所述第一数据节点或所述第二数据节点之一传送至所述第一数据存取节点或一第二数据存取节点之一。
107、如权利要求106所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；及
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管。
108、如权利要求106所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；及
其中所述存取控制晶体管为一低阈值电压晶体管。
109、如权利要求106所述的集成电路，其进一步包括：
一包含所述第一数据存取节点及所述第二数据存取节点的位线。
110、如权利要求106所述的集成电路，其进一步包括：
一包含所述第一数据存取节点的第一位线；及
一包含所述第二数据存取节点的第二位线。
111、如权利要求110所述的集成电路，其包括仅耦合至所述第一位线或所述第二位线之一的预充电电路。
112、如权利要求106所述的集成电路，
其中所述输出开关包括，
一第一输出晶体管；
一第二输出晶体管；及
一放电路径；
其中所述第一输出晶体管具有一第一S/D耦合至所述放电路径、具有一第二S/D耦合至所述第二输出晶体管的一第一S/D并具有一栅极耦合至所述第一数据节点或所述第二数据节点之一；及
其中所述第二输出晶体管具有一第二源极/漏极耦合至所述第一数据存取节点或所述第二数据存取节点之一、并具有一栅极耦合至一第二存取控制节点。
113、如权利要求112所述的集成电路，
其中所述第一及第二PMOS晶体管具有一第一阈值电压；
其中所述第一及第二NMOS晶体管具有一第二阈值电压；
其中所述第一存取控制晶体管具有一第三阈值电压；及
其中所述第一及第二输出晶体管具有一第四阈值电压。
114、如权利要求112所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述第一存取控制晶体管为一低阈值电压晶体管；及
其中所述第一及第二输出晶体管为低阈值电压晶体管。
115、如权利要求112所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述存取控制晶体管为一中等阈值电压晶体管；及
其中所述第一及第二输出晶体管为低阈值电压晶体管。
116、如权利要求112所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述存取控制晶体管为高阈值电压晶体管；及
其中所述第一及第二输出晶体管为低阈值电压晶体管。
117、如权利要求112所述的集成电路，其进一步包括：
一包含所述第一数据存取节点及所述第二数据存取节点的位线；
一包含所述第一存取控制节点的写入字线；及
一包含所述第二存取控制节点的读取字线。
118、如权利要求112所述的集成电路，其进一步包括：
一包含所述第一数据存取节点的第一位线；
一包含所述数据第二存取节点的第二位线；
一包含所述第一存取控制节点的写入字线；及
一包含所述第二存取控制节点的读取字线。
119、如权利要求118所述的集成电路，其进一步包括仅耦合至所述第一或第二位线之一的预充电电路。
120、一种集成电路，其包括：
一锁存电路，其包括，
一包含一第一PMOS晶体管、一第一NMOS晶体管及一第一数据节点的第一反相器，该第一数据节点包含该第一PMOS及NMOS晶体管的互连源极/漏极(S/D)；
一包含一第二PMOS晶体管、一第二NMOS晶体管及一第二数据节点的第二反相器，该第二数据节点包含该第二PMOS及NMOS晶体管的互连源极/漏极(S/D)；
其中所述第一PMOS及第一NMOS晶体管的栅极耦合至所述第二数据节点；
其中所述第二PMOS及第二NMOS晶体管的栅极耦合至所述第一数据节点；
一第一位线；
一第二位线；
一写入字线；及
一读取字线；
一输入开关，其包括，
一存取晶体管，其包括：一耦合至所述第一数据节点、所述第二PMOS晶体管的栅极及所述第二NMOS晶体管的栅极的第一S/D，一耦合至一第一数据存取节点的第二S/D，及一耦合至所述写入字线的栅极；及
一输出开关，其包括，
一第一输出晶体管；
一第二输出晶体管；及
一放电路径；
其中所述第一输出晶体管具有一第一S/D耦合至所述放电路径、具有一第二S/D耦合至所述第二输出晶体管的一第一S/D并具有一栅极耦合至所述第一数据节点或所述第二数据节点之一；及
其中所述第二输出晶体管具有一第二S/D耦合至所述第二位线、并具有一栅极耦合至所述读取字线。
121、如权利要求120所述的集成电路，
其中所述第一及第二PMOS晶体管具有一第一阈值电压；
其中所述第一及第二NMOS晶体管具有一第二阈值电压；
其中所述第一存取控制晶体管具有一第三阈值电压；及
其中所述第一及第二输出晶体管具有一第四阈值电压。
122、如权利要求120所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述存取控制晶体管为一低阈值电压晶体管；及
其中所述第一及第二输出晶体管为低阈值电压晶体管。
123、如权利要求120所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述存取控制晶体管为一中等阈值电压晶体管；及
其中所述第一及第二输出晶体管为低阈值电压晶体管。
124、如权利要求120所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述存取控制晶体管为高阈值电压晶体管；及
其中所述第一及第二输出晶体管为低阈值电压晶体管。
125、如权利要求120所述的集成电路，其进一步包括仅耦合至所述第一位线或所述第二位线之一的预充电电路。
126、一种集成电路，其包括：
一锁存电路，其包括，
一包含一第一PMOS晶体管、一第一NMOS晶体管及一第一数据节点的第一反相器，该第一数据节点包含该第一PMOS及NMOS晶体管的互连源极/漏极(S/D)；
一包含一第二PMOS晶体管、一第二NMOS晶体管及一第二数据节点的第二反相器，该第二数据节点包含该第二PMOS及NMOS晶体管的互连源极/漏极(S/D)；
其中所述第一PMOS及第一NMOS晶体管的栅极耦合至所述第二数据节点；
其中所述第二PMOS及第二NMOS晶体管的栅极耦合至所述第一数据节点；
一输入开关，其包括，
一存取晶体管，其包括：一耦合至所述第一数据节点、所述第二PMOS晶体管的栅极及所述第二NMOS晶体管的栅极的第一S/D，一耦合至一第一数据存取节点的第二S/D，及一耦合至一第一存取控制节点的栅极；及
一第一输出开关，其耦合用于以可选择方式将一所存储数据值自所述第一数据节点或所述第二数据节点之一传送至所述第一数据存取节点或一第二数据存取节点之一；及
一第二输出开关，其耦合用于以可选择方式将一所存储数据值自所述第一数据节点或所述第二数据节点中的另一数据节点传送至所述第一数据存取节点或一第二数据存取节点中的另一数据存取节点。
127、如权利要求126所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；及
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管。
128、如权利要求126所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；及
其中所述存取控制晶体管为一低阈值电压晶体管。
129、如权利要求126所述的集成电路，其进一步包括：
一包含所述第一数据存取节点的第一位线；及
一包含所述第二数据存取节点的第二位线。
130、如权利要求129所述的集成电路，其进一步包括仅耦合至所述第一位线及所述第二位线之一的预充电电路。
131、如权利要求126所述的集成电路，
其中所述第一输出开关包括，
一第一输出晶体管；
一第二输出晶体管；及
一第一放电路径；
其中所述第一输出晶体管具有一第一S/D耦合至所述第一放电路径、具有一第二S/D耦合至所述第二输出晶体管的一第一S/D并具有一栅极耦合至所述第一数据节点或所述第二数据节点之一；及
其中所述第二输出晶体管具有一第二S/D耦合至所述第一数据存取节点或所述第二数据存取节点之一、并具有一栅极耦合至一第二存取控制节点；及
其中所述第二输出开关包括，
一第三输出晶体管；
一第四输出晶体管；及
一第二放电路径；
其中所述第三输出晶体管具有一第一S/D耦合至所述第二放电路径、具有一第二S/D耦合至所述第四输出晶体管的一第一S/D并具有一栅极耦合至所述第一数据节点或所述第二数据节点中的另一数据节点；及
其中所述第四输出晶体管具有一第二源极/漏极耦合至所述第一数据存取节点或所述第二数据存取节点中的另一数据存取节点、并具有一栅极耦合至一第三存取控制节点。
132、如权利要求131所述的集成电路，
其中所述第一及第二PMOS晶体管具有一第一阈值电压；
其中所述第一及第二NMOS晶体管具有一第二阈值电压；
其中所述第一存取控制晶体管具有一第三阈值电压；及
其中所述第一、第二、第三及第四输出晶体管具有一第四阈值电压。
133、如权利要求131所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述第一及第二存取控制晶体管为低阈值电压晶体管；及
其中所述第一、第二、第三及第四输出晶体管为低阈值电压晶体管。
134、如权利要求131所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述第一及第二存取控制晶体管为中等阈值电压晶体管；及
其中所述第一、第二、第三及第四输出晶体管为低阈值电压晶体管。
135、如权利要求131所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述第一及第二存取控制晶体管为高阈值电压晶体管；及
其中所述第一、第二、第三及第四输出晶体管为低阈值电压晶体管。
136、如权利要求131所述的集成电路，其进一步包括：
一包含所述第一数据存取节点的第一位线；
一包含所述数据第二存取节点的第二位线；
一包含所述第一存取控制节点的写入字线；及
一包含所述第二存取控制节点的读取字线。
137、如权利要求136所述的集成电路，其进一步包括仅耦合至所述第一位线或所述第二位线之一的预充电电路。
138、一种集成电路，其包括：
一锁存电路，其包括，
一包含一第一PMOS晶体管、一第一NMOS晶体管及一第一数据节点的第一反相器，该第一数据节点包含该第一PMOS及NMOS晶体管的互连源极/漏极(S/D)；
一包含一第二PMOS晶体管、一第二NMOS晶体管及一第二数据节点的第二反相器，该第二数据节点包含该第二PMOS及NMOS晶体管的互连源极/漏极(S/D)；
其中所述第一PMOS及第一NMOS晶体管的栅极耦合至所述第二数据节点；
其中所述第二PMOS及第二NMOS晶体管的栅极耦合至所述第一数据节点；
一第一位线；
一第二位线；
一写入字线；及
一第一读取字线；
一第二读取字线；
一输入开关，其包括，
一存取晶体管，其包括：一耦合至所述第一数据节点、所述第二PMOS晶体管的栅极及所述第二NMOS晶体管的栅极的第一S/D，一耦合至所述第一位线或所述第二位线之一的第二S/D，及一耦合至所述写入字线的栅极；
一第一输出开关，其包括，
一第一输出晶体管；
一第二输出晶体管；及
一第一放电路径；
其中所述第一输出晶体管具有一第一S/D耦合至所述第一放电路径、具有一第二S/D耦合至所述第二输出晶体管的一第一S/D并具有一栅极耦合至所述第一数据节点或所述第二数据节点之一；及
其中所述第二输出晶体管具有一第二S/D耦合至所述第一位线或所述第二位线之一、并具有一栅极耦合至所述第一读取字线；及
一第二输出开关，其包括，
一第三输出晶体管；
一第四输出晶体管；及
一第二放电路径；
其中所述第三输出晶体管具有一第一S/D耦合至所述第二放电路径、具有一第二S/D耦合至所述第四输出晶体管的一第一S/D并具有一栅极耦合至所述数据节点或所述第二位线中的另一者；及
其中所述第四输出晶体管具有一第二S/D耦合至所述第一位线或所述第二位线中的另一位线、并具有一栅极耦合至所述第二读取字线。
139、如权利要求138所述的集成电路，
其中所述第一及第二PMOS晶体管具有一第一阈值电压；
其中所述第一及第二NMOS晶体管具有一第二阈值电压；
其中所述第一存取控制晶体管具有一第三阈值电压；及
其中所述第一、第二、第三及第四输出晶体管具有一第四阈值电压。
140、如权利要求138所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述第一及第二存取控制晶体管为低阈值电压晶体管；及
其中所述第一、第二、第三及第四输出晶体管为低阈值电压晶体管。
141、如权利要求138所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述第一及第二存取控制晶体管为中等阈值电压晶体管；及
其中所述第一、第二、第三及第四输出晶体管为低阈值电压晶体管。
142、如权利要求138所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述第一及第二存取控制晶体管为高阈值电压晶体管；及
其中所述第一、第二、第三及第四输出晶体管为低阈值电压晶体管。
143、如权利要求138所述的集成电路，其进一步包括仅耦合至所述第一位线或所述第二位线之一的预充电电路。
144、一种集成电路，其包括：
一锁存电路，其包括，
一包含一第一PMOS晶体管、一第一NMOS晶体管及一第一数据节点的第一反相器，该第一数据节点包含该第一PMOS及NMOS晶体管的互连源极/漏极(S/D)；
一包含一第二PMOS晶体管、一第二NMOS晶体管及一第二数据节点的第二反相器，该第二数据节点包含该第二PMOS及NMOS晶体管的互连源极/漏极(S/D)；
其中所述第一PMOS及第一NMOS晶体管的栅极耦合至所述第二数据节点；
其中所述第二PMOS及第二NMOS晶体管的栅极耦合至所述第一数据节点；
一输入开关，其包括，
一第一存取晶体管，其包括：一耦合至所述第一数据节点、所述第二PMOS晶体管的栅极及所述第二NMOS晶体管的栅极的第一S/D，一耦合至一第一数据存取节点的第二S/D，及一耦合至一第一存取控制节点的栅极；
一第二存取晶体管，其包括：一耦合至所述第二数据节点、所述第一PMOS晶体管的栅极及所述第一NMOS晶体管的栅极的第一S/D，一耦合至一第二数据存取节点的第二S/D，及一耦合至一第二存取控制节点的栅极；及
一输出开关，其耦合用于以可选择方式将一所存储数据值自所述第一数据节点或所述第二数据节点之一传送至所述第一数据存取节点或所述第二数据存取节点之一。
145、如权利要求144所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；及
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管。
146、如权利要求144所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；及
其中所述第一及第二存取控制晶体管为低阈值电压晶体管。
147、如权利要求144所述的集成电路，其进一步包括：
一包含所述第一数据存取节点的第一位线；及
一包含所述第二数据存取节点的第二位线。
148、如权利要求147所述的集成电路，其进一步包括仅耦合至所述第一位线或所述第二位线之一的预充电电路。
149、如权利要求144所述的集成电路，
其中所述输出开关包括，
一第一输出晶体管；
一第二输出晶体管；及
一放电路径；
其中所述第一输出晶体管具有一第一S/D耦合至所述放电路径、具有一第二S/D耦合至所述第二输出晶体管的一第一S/D并具有一栅极耦合至所述第一数据节点或所述第二数据节点之一；及
其中所述第二输出晶体管具有一第二源极/漏极耦合至所述第一数据存取节点或所述第二数据存取节点之一、并具有一栅极耦合至一第三存取控制节点。
150、如权利要求149所述的集成电路，
其中所述第一及第二PMOS晶体管具有一第一阈值电压；
其中所述第一及第二NMOS晶体管具有一第二阈值电压；
其中所述第一及第二存取控制晶体管具有一第三阈值电压；及
其中所述第一及第二输出晶体管具有一第四阈值电压。
151、如权利要求149所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述第一及第二存取控制晶体管为一低阈值电压晶体管；及
其中所述第一及第二输出晶体管为低阈值电压晶体管。
152、如权利要求149所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述第一及第二存取控制晶体管为中等阈值电压晶体管；及
其中所述第一及第二输出晶体管为低阈值电压晶体管。
153、如权利要求149所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述第一及第二存取控制晶体管为高阈值电压晶体管；及
其中所述第一及第二输出晶体管为低阈值电压晶体管。
154、如权利要求149所述的集成电路，其进一步包括：
一包含所述第一数据存取节点的第一位线；
一包含所述数据第二存取节点的第二位线；
一包含所述第一及第二存取控制节点的写入字线；及
一包含所述第二存取控制节点的读取字线。
155、如权利要求154所述的集成电路，其进一步包括仅耦合至所述第一位线或所述第二位线之一的预充电电路。
156、一种集成电路，其包括：
一锁存电路，其包括，
一包含一第一PMOS晶体管、一第一NMOS晶体管及一第一数据节点的第一反相器，该第一数据节点包含该第一PMOS及NMOS晶体管的互连源极/漏极(S/D)；
一包含一第二PMOS晶体管、一第二NMOS晶体管及一第二数据节点的第二反相器，该第二数据节点包含该第二PMOS及NMOS晶体管的互连源极/漏极(S/D)；
其中所述第一PMOS及第一NMOS晶体管的栅极耦合至所述第二数据节点；
其中所述第二PMOS及第二NMOS晶体管的栅极耦合至所述第一数据节点；
一第一位线；
一第二位线；
一写入字线；及
一读取字线；
一输入开关，其包括，
一第一存取晶体管，其包括：一耦合至所述第一数据节点、所述第二PMOS晶体管的栅极及所述第二NMOS晶体管的栅极的第一S/D，一耦合至所述第一位线的第二S/D，及一耦合至所述写入字线的栅极；
一第二存取晶体管，其包括：一耦合至所述第二数据节点、所述第一PMOS晶体管的栅极及所述第一NMOS晶体管的栅极的第一S/D，一耦合至所述第二位线的第二S/D，及一耦合至所述写入字线的栅极；及
一输出开关，其包括，
一第一输出晶体管；
一第二输出晶体管；及
一放电路径；
其中所述第一输出晶体管具有一第一S/D耦合至所述放电路径、具有一第二S/D耦合至所述第二输出晶体管的一第一S/D并具有一栅极耦合至所述第一数据节点或所述第二数据节点之一；及
其中所述第二输出晶体管具有一第二S/D耦合至所述第一位线或所述第二位线之一、并具有一栅极耦合至所述读取字线。
157、如权利要求156所述的集成电路，
其中所述第一及第二PMOS晶体管具有一第一阈值电压；
其中所述第一及第二NMOS晶体管具有一第二阈值电压；
其中所述第一及第二存取控制晶体管具有一第三阈值电压；及
其中所述第一及第二输出晶体管具有一第四阈值电压。
158、如权利要求156所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述第一及第二存取控制晶体管为低阈值电压晶体管；及
其中所述第一及第二输出晶体管为低阈值电压晶体管。
159、如权利要求156所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述第一及第二存取控制晶体管为中等阈值电压晶体管；及
其中所述第一及第二输出晶体管为低阈值电压晶体管。
160、如权利要求156所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述第一及第二存取控制晶体管为高阈值电压晶体管；及
其中所述第一及第二输出晶体管为低阈值电压晶体管。
161、如权利要求156所述的集成电路，其进一步包括仅耦合至所述第一位线或所述第二位线之一的预充电电路。
162、一种集成电路，其包括：
一锁存电路，其包括，
一包含一第一PMOS晶体管、一第一NMOS晶体管及一第一数据节点的第一反相器，该第一数据节点包含该第一PMOS及NMOS晶体管的互连源极/漏极(S/D)；
一包含一第二PMOS晶体管、一第二NMOS晶体管及一第二数据节点的第二反相器，该第二数据节点包含该第二PMOS及NMOS晶体管的互连源极/漏极(S/D)；
其中所述第一PMOS及第一NMOS晶体管的栅极耦合至所述第二数据节点；
其中所述第二PMOS及第二NMOS晶体管的栅极耦合至所述第一数据节点；
一输入开关，其包括，
一第一存取晶体管，其包括：一耦合至所述第一数据节点、所述第二PMOS晶体管的栅极及所述第二NMOS晶体管的栅极的第一S/D，一耦合至一第一数据存取节点的第二S/D，及一耦合至一第一存取控制节点的栅极；
一第二存取晶体管，其包括：一耦合至所述第二数据节点、所述第一PMOS晶体管的栅极及所述第一NMOS晶体管的栅极的第一S/D，一耦合至一第二数据存取节点的第二S/D，及一耦合至所述第一存取控制节点的栅极；及
一第一输出开关，其耦合用于以可选择方式将一所存储数据值自所述第一数据节点或所述第二数据节点之一传送至所述第一数据存取节点或所述第二数据存取节点之一；及
一第二输出开关，其耦合用于以可选择方式将一所存储数据值自所述第一数据节点或所述第二数据节点中的另一数据节点传送至所述第一数据存取节点或所述第二数据存取节点中的另一数据存取节点。
163、如权利要求162所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；及
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管。
164、如权利要求162所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；及
其中所述第一及第二存取控制晶体管为一低阈值电压晶体管。
165、如权利要求164所述的集成电路，其进一步包括：
一包含所述第一数据存取节点的第一位线；及
一包含所述第二数据存取节点的第二位线。
166、如权利要求164所述的集成电路，其进一步包括仅耦合至所述第一位线或所述第二位线之一的预充电电路。
167、如权利要求166所述的集成电路，
其中所述第一输出开关包括，
一第一输出晶体管；
一第二输出晶体管；及
一第一放电路径；
其中所述第一输出晶体管具有一第一S/D耦合至所述第一放电路径、具有一第二S/D耦合至所述第二输出晶体管的一第一S/D并具有一栅极耦合至所述第一数据节点或所述第二数据节点之一；及
其中所述第二输出晶体管具有一第二S/D耦合至所述第一数据存取节点或所述第二数据存取节点之一、并具有一栅极耦合至一第三存取控制节点；及
其中所述第二输出开关包括，
一第三输出晶体管；
一第四输出晶体管；及
一第二放电路径；
其中所述第三输出晶体管具有一第一S/D耦合至所述第二放电路径、具有一第二S/D耦合至所述第四输出晶体管的一第一S/D并具有一栅极耦合至所述第一数据节点或所述第二数据节点中的另一数据节点；及
其中所述第四输出晶体管具有一第二源极/漏极耦合至所述第一数据存取节点或所述第二数据存取节点中的另一数据存取节点、并具有一栅极耦合至一第四存取控制节点。
168、如权利要求166所述的集成电路，
其中所述第一及第二PMOS晶体管具有一第一阈值电压；
其中所述第一及第二NMOS晶体管具有一第二阈值电压；
其中所述第一及第二存取控制晶体管具有一第三阈值电压；及
其中所述第一、第二、第三及第四输出晶体管具有一第四阈值电压。
169、如权利要求168所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述第一及第二存取控制晶体管为低阈值电压晶体管；及
其中所述第一、第二、第三及第四输出晶体管为低阈值电压晶体管。
170、如权利要求168所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述第一及第二存取控制晶体管为中等阈值电压晶体管；及
其中所述第一、第二、第三及第四输出晶体管为低阈值电压晶体管。
171、如权利要求168所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述第一及第二存取控制晶体管为高阈值电压晶体管；及
其中所述第一、第二、第三及第四输出晶体管为低阈值电压晶体管。
172、如权利要求171所述的集成电路，其进一步包括：
一包含所述第一数据存取节点的第一位线；
一包含所述数据第二存取节点的第二位线；
一包含所述第一及第二存取控制节点的写入字线；及
一包含所述第三及第四存取控制节点的读取字线。
173、如权利要求172所述的集成电路，其进一步包括仅耦合至所述第一位线或所述第二位线之一的预充电电路。
174、一种集成电路，其包括：
一锁存电路，其包括，
一包含一第一PMOS晶体管、一第一NMOS晶体管及一第一数据节点的第一反相器，该第一数据节点包含该第一PMOS及NMOS晶体管的互连源极/漏极(S/D)；
一包含一第二PMOS晶体管、一第二NMOS晶体管及一第二数据节点的第二反相器，该第二数据节点包含该第二PMOS及NMOS晶体管的互连源极/漏极(S/D)；
其中所述第一PMOS及第一NMOS晶体管的栅极耦合至所述第二数据节点；
其中所述第二PMOS及第二NMOS晶体管的栅极耦合至所述第一数据节点；
一第一位线；
一第二位线；
一写入字线；及
一第一读取字线；
一第二读取字线；
一输入开关，其包括，
一第一存取晶体管，其包括：一耦合至所述第一数据节点、所述第二PMOS晶体管的栅极及所述第二NMOS晶体管的栅极的第一S/D，一耦合至所述第一位线或所述第二位线之一的第二S/D，及一耦合至所述写入字线的栅极；
一第二存取晶体管，其包括：一耦合至所述第二数据节点、所述第一PMOS晶体管的栅极及所述第一NMOS晶体管的栅极的第一S/D，一耦合至所述第一位线或所述第二位线中另一位线的第二S/D，及一耦合至所述写入字线的栅极；及
一第一输出开关，其包括，
一第一输出晶体管；
一第二输出晶体管；及
一第一放电路径；
其中所述第一输出晶体管具有一第一S/D耦合至所述第一放电路径、具有一第二S/D耦合至所述第二输出晶体管的一第一S/D并具有一栅极耦合至所述第一数据节点或所述第二数据节点之一；及
其中所述第二输出晶体管具有一第二S/D耦合至所述第一位线或所述第二位线之一、并具有一栅极耦合至所述第一读取字线；及
一第二输出开关，其包括，
一第三输出晶体管；
一第四输出晶体管；及
一第二放电路径；
其中所述第三输出晶体管具有一第一S/D耦合至所述第二放电路径、具有一第二S/D耦合至所述第四输出晶体管的一第一S/D并具有一栅极耦合至所述数据节点或所述第二位线中的另一者；及
其中所述第四输出晶体管具有一第二S/D耦合至所述第一位线或所述第二位线中的另一位线、并具有一栅极耦合至所述第二读取字线。
175、如权利要求173所述的集成电路，
其中所述第一及第二PMOS晶体管具有一第一阈值电压；
其中所述第一及第二NMOS晶体管具有一第二阈值电压；
其中所述第一及第二存取控制晶体管具有一第三阈值电压；及
其中所述第一、第二、第三及第四输出晶体管具有一第四阈值电压。
176、如权利要求173所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述第一及第二存取控制晶体管为低阈值电压晶体管；及
其中所述第一、第二、第三及第四输出晶体管为低阈值电压晶体管。
177、如权利要求175所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述第一及第二存取控制晶体管为中等阈值电压晶体管；及
其中所述第一、第二、第三及第四输出晶体管为低阈值电压晶体管。
178、如权利要求175所述的集成电路，
其中所述第一PMOS晶体管及所述第一NMOS晶体管为高阈值电压晶体管；
其中所述第二PMOS晶体管及所述第二NMOS晶体管为高阈值电压晶体管；
其中所述第一及第二存取控制晶体管为高阈值电压晶体管；及
其中所述第一、第二、第三及第四输出晶体管为低阈值电压晶体管。
179、如权利要求175所述的集成电路，其进一步包括仅耦合至所述第一位线或所述第二位线之一的预充电电路。
180、一种集成电路，其包括：
一偏压电源接点；
一虚拟接地节点；
一第一NMOS晶体管，其包含一耦合至所述虚拟接地节点的第一S/D、一耦合至所述偏压电源接点的第二S/D及一耦合至一第一模式控制节点的栅极；及
一第二NMOS晶体管，其包含一耦合至所述虚拟接地节点的第一S/D、一耦合至所述第一模式控制节点的第二S/D及一耦合至一第二模式控制节点的栅极。
181、如权利要求180所述的集成电路，
其中所述偏压电源电压节点耦合至一较低的电压电平；
其中所述第一模式控制节点耦合接收一第一模式控制信号，该第一模式控制信号在一现用模式中使所述第一NMOS晶体管导通、在一待机模式中使所述第一NMOS晶体管关断；
其中所述第二模式控制节点耦合接收一第二模式控制信号，该第二模式控制信号在一待机模式中使所述第二NMOS晶体管导通、在一现用模式中使所述第二NMOS晶体管关断；及
其中当所述驱动器处于所述待机模式且所述第二NMOS晶体管关断、所述第三NMOS晶体管导通时，所述第二模式控制信号具有一比所述较低电源电平更低的值。
182、一种在一现用模式与一待机模式之间切换如权利要求180所述电路的方法，该方法包括：
将电源电压节点偏压至一较低的电源电平；
向所述第一模式控制节点提供一第一模式控制信号，该第一模式控制信号在一现用模式中使所述第一NMOS晶体管导通、在一待机模式中使所述第一NMOS晶体管关断；及
向所述第二模式控制节点提供一第二模式控制信号，该第二模式控制信号在一待机模式中使所述第二NMOS晶体管导通、在一现用模式中使所述第二NMOS晶体管关断；及
其中在所述待机模式中，所述第二模式控制信号具有一低于所述电源电平的值。
183、一种集成电路驱动器电路，其包括：
一第一偏压节点；
一第二偏压节点；
一第一模式控制节点；
一第二模式控制节点；
一包含一PMOS晶体管及一第一NMOS晶体管的反相器电路；
其中所述反相器包括一包含所述PMOS晶体管及所述第一NMOS晶体管的互连第一源极/漏极(S/D)的数据节点
其中所述反相器包括一耦合至所述PMOS晶体管及第一NMOS晶体管的栅极的反相器控制节点；
其中所述PMOS晶体管的一第二S/D耦合至所述第一偏压节点；
一第二NMOS晶体管，其包含一耦合至所述第一NMOS晶体管的一第二S/D的第一S/D、一耦合至所述第二偏压节点的第二S/D及一耦合至所述第一模式控制节点的栅极；
一第三NMOS晶体管，其包含一耦合至所述第一NMOS晶体管的一第二S/D的第一S/D、一耦合至所述第一模式控制节点的第二S/D及一耦合至所述第二模式控制节点的栅极。
184、如权利要求183所述的驱动器电路，
其中所述第一偏压节点耦合至一较高的电源电平；
其中所述第二偏压节点耦合至一第二个较低的电源电平；
其中所述第一模式控制节点耦合接收一第一模式控制信号，该第一模式控制信号在所述驱动器处于一现用模式时使所述第二NMOS晶体管导通、在所述驱动器处于一待机模式时使所述第二NMOS晶体管关断；其中所述第二模式控制节点耦合接收一第二模式控制信号，该第二模式控制信号在所述驱动器处于一待机模式时使所述第三NMOS晶体管导通、在所述驱动器处于一现用模式时使所述第三NMOS晶体管关断；及
其中当所述驱动器处于所述待机模式且所述第二NMOS晶体管关断、所述第三NMOS晶体管导通时，所述第二模式控制信号具有一比所述较低电源电平更低的值。
185、如权利要求183所述的驱动器电路，
其中所述第一控制节点耦合接收一地址信息。
186、如权利要求183所述的驱动器电路，
其中所述第一控制节点耦合接收一地址信号且
其中所述数据节点耦合接收一字线信号。
187、如权利要求183所述的驱动器电路，其进一步包括：
一虚拟接地节点；
其中所述第一NMOS晶体管的第二S/D耦合至所述虚拟接地节点；
其中所述第二NMOS晶体管的第一S/D耦合至所述虚拟接地节点；及
其中所述第三NMOS晶体管的第一S/D耦合至所述虚拟接地节点。
188、如权利要求183所述的驱动器电路，
其中所述第一偏压节点耦合至一VDD电源；
其中所述第二偏压节点耦合至一VSS电源；
其中所述第一模式控制节点耦合接收第一模式控制信号，该第一模式控制信号在所述驱动器处于所述现用模式时具有一使所述第二NMOS晶体管导通的VDD信号值、而在所述驱动器处于所述待机模式时具有一使所述第二NMOS晶体管关断的VSS-ΔV值；及
其中所述第二模式控制节点耦合接收一第二模式控制信号，该第二模式控制信号在所述驱动器处于一待机模式时使所述第三NMOS晶体管导通、而在所述驱动器处于一现用模式时使所述第三NMOS晶体管关断。
189、一种集成电路驱动器电路，其包括：
一耦合至一较高电源电平的第一偏压节点；
一耦合至一较低电源电平的第二偏压节点；
一第一模式控制信号；
一第二模式控制信号；
一地址信号线；
一字线；
一虚拟接地节点；
一反相器电路，其包含一具有一耦合至所述字线的第一源极/漏极(S/D)的PMOS晶体管及一具有一耦合至所述字线的第一S/D的第一NMOS晶体管；
其中所述PMOS晶体管及第一NMOS晶体管的栅极耦合至所述地址信号线；
其中所述PMOS晶体管的一第二S/D耦合至所述第一偏压节点；
其中所述第一NMOS晶体管的一第二S/D耦合至所述虚拟接地节点；
一第二NMOS晶体管，其包含一耦合至所述虚拟接地节点的第一S/D、一耦合至所述第二偏压节点的第二S/D及一耦合至所述第一模式控制节点的栅极S/D；
一第三NMOS晶体管，其包含一耦合至所述虚拟接地节点的第一S/D、一耦合至所述第一模式控制节点的第二S/D及一耦合至所述第二模式控制节点的栅极；
其中所述第一模式控制节点耦合接收一第一模式控制信号，该第一模式控制信号在所述驱动器处于一现用模式时使所述第二NMOS晶体管导通、在所述驱动器处于一待机模式时使所述第二NMOS晶体管关断；
其中所述第二模式控制节点耦合接收一第二模式控制信号，该第二模式控制信号在所述驱动器处于一待机模式时使所述第三NMOS晶体管导通、在所述驱动器处于一现用模式时使所述第三NMOS晶体管关断；及
其中当所述驱动器处于所述待机模式且所述第二NMOS晶体管关断、所述第三NMOS晶体管导通时，所述第二模式控制信号具有一比所述较低电源电平更低的值。
190、一种控制如权利要求183所述的驱动器电路在一现用模式与一待机模式之间切换的方法，其包括：
将所述第一偏压节点耦合至一较高的电源电平；
将所述第二偏压节点耦合至一第二个较低的电源电平；
向所述第一模式控制节点提供一第一模式控制信号，该第一模式控制信号在所述驱动器处于一现用模式时使所述第二NMOS晶体管导通、在所述驱动器处于一待机模式时使所述第二NMOS晶体管关断；
向所述第二模式控制节点提供一第二模式控制信号，该第二模式控制信号在所述驱动器处于一待机模式时使所述第三NMOS晶体管导通、在所述驱动器处于一现用模式时使所述第三NMOS晶体管关断；及
其中当所述驱动器处于所述待机模式且所述第二NMOS晶体管关断、所述第三NMOS晶体管导通时，所述第二模式控制信号具有一比所述较低电源电平更低的值。
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