TWI388125B - 電壓準位移位器 - Google Patents

Description

電壓準位移位器

本發明係關於一種電壓準位移位器，尤指一種操作於一可調電壓下之電壓準位移位器。

近年來，記憶體裝置被使用於各種領域，如個人電腦、手持電子裝置以及IC卡等等，其中的隨機存取記憶體(RAM)主要包含動態隨機存取記憶體(DRAM)以及靜態隨機存取記憶體(SRAM)。第一圖為習知記憶體裝置之部分方塊圖，該記憶體裝置10包含用以儲存資料之一記憶體晶胞陣列16，而記憶體晶胞陣列16則包含複數記憶體晶胞162。在DRAM中，各記憶體晶胞162具有一電晶體(與字線WL0~WLn以及位元線BL連接)，係用來控制與其對應之電容進行讀取或寫入的動作。

該記憶體裝置10更包含一列解碼器12、一電荷泵18以及一字線驅動器14。電荷泵18係接收一低電源電壓V_L ，並產生一拉昇電壓V_H 。列解碼器12接收一位址訊號(ADRS)，並產生複數輸出訊號至字線驅動器14。字線驅動器14具有一電壓準位移位器142與一驅動器146。在寫入操作時，電壓準位移位器142會將列解碼器12之輸出訊號轉換至一具有拉昇電壓V_H 準位的訊號，且驅動器146則會將此拉昇電壓V_H 準位的訊號提供至其對應之字線WL0~WLn。

第二圖為習知高電壓準位移位器之電路方塊圖，其係揭示於美國專利公告第7362158號。該電壓準位移位器20包含一第一電晶體21、第二電晶體22、一第三電晶體23、一第四電晶體24與一反相器25。電壓準位移位器20接收一具有二電壓準位(V_CC 與GND)之輸入訊號V_in ，並產生一具有二電壓準位(V_DD 與GND(接地電壓))之輸出訊號V_out ，而V_DD 大於V_CC 。當輸入訊號V_in 等於V_CC 時，第四電晶體24就會被導通，並將節點N₁ 下拉至低準位，隨後第一電晶體21就會被導通。當第一電晶體21被導通時，節點N₂ 的電壓準位就會被拉昇，致使節點N₁ 的電壓準位快速被下拉。隨後，輸出訊號V_out 將被拉昇至約等於V_DD 的電壓準位。然而，其電壓V_DD 係受控於第一圖之電荷泵18。因此，當當輸入訊號V_in 等於V_CC 且電壓V_DD 經由電荷泵18緩步由GND拉昇至V_CC -V_th (第一電晶體21之臨限電壓)時，於第一電晶體21的P⁺ 汲極與N井間之寄生PN接面可能會導通，將使輸出電壓V_out 的電壓準位就不會增加。為解決此問題，第五電晶體(圖未示)被配置於第一電晶體21的汲極與第二電晶體22的汲極之間，且其閘極與電壓V_DD 連接，但這將會增加記憶體晶片的面積。

第三圖為習知低電壓準位移位器之電路方塊圖，該電壓準位移位器30包含一第二電晶體31、第二電晶體32、一第三電晶體33、一第四電晶體34與一反相器35。電壓準位移位器30接收一具有二電壓準位(V_H 與GND)之輸入訊號V_in ，並產生一具有二電壓準位(V_DD 與GND)之輸出訊號V_out ，而V_H 大於V_CC 。當輸入訊號V_in 小於V_CC -V_th 時，第一電晶體31就會被導通，並在第二電晶體32持續被導通的情況下，使第四電晶體34被導通，降低電壓準位移位器30的效率。其原因乃當第一電晶體31與第四電晶體34同時被導通時，會發生短路的現象，會將V_CC 的電壓準位下拉至約等於GND的準位。此外，由於電壓V_H 係根據電壓V_CC 來產生，故電壓V_H 的準位不會增加。

因此，如何解決準位移位器上述的缺憾，實為一具有意義的思考方向。

由是，本發明之主要目的，即在於提供一種準位移位器，可達到降低耗電以及降低晶片面積之功效者。

為達上述目的，本發明之技術實現如下：一種電壓準位移位器，主要包含一電壓調整電路、一反相器、一第一NMOS電晶體、一第二NMOS電晶體、一第一PMOS電晶體以及一第二PMOS電晶體。該電壓調整電路接收一第一電壓以及一第二電壓，並產生一調整電壓。當該第一電壓高於該第二電壓時，該調整電壓與該第一電壓實質相同；當該第一電壓低於該第二電壓時，該調整電壓與該第二電壓實質相同。該反相器接收一輸入訊號，並於該第一電壓下操作。該第一NMOS電晶體具有一與該反相器之一輸出端耦接之閘極、一與一輸出訊號耦接之汲極以及一與一參考電壓耦接之源極；該第二NMOS電晶體具有一與該第一電壓耦接之閘極以及一與該反相器之該輸出端耦接之源極；該第一PMOS電晶體具有一與該輸出訊號耦接之閘極、一與該第二NMOS電晶體汲極耦接之汲極以及一與該調整電壓耦接之源極；該第二PMOS電晶體具有一與該第二NMOS電晶體汲極耦接之閘極、一與該輸出訊號耦接之汲極以及一與該調整電壓耦接之源極。

第四圖為本發明高電壓準位移位器之一實施電路方塊圖，如圖所示：該電壓準位移位器40接收一具有二電壓準位(V_CC 與GND)之輸入訊號V_in ，並產生一具有二電壓準位(V_adj 與GND(接地電壓))之輸出訊號V_out ，而電壓V_adj 則由第五圖之電壓調整電路50提供。該電壓準位移位器40包含一反相器41、一第一NMOS電晶體42、一第二NMOS電晶體44、一第PMOS電晶體46以及一第二PMOS電晶體48。

在第四圖中，反相器41收一輸入訊號V_in ，並於該第一電壓V_CC 下操作。第一NMOS電晶體42具有一與反相器41之一輸出端耦接之閘極、一與輸出訊號V_out 耦接之汲極以及一接地(GND)之源極。第二NMOS電晶體44具有一與第一電壓V_CC 耦接之閘極以及一與反相器41輸出端耦接之源極，第一PMOS電晶體46具有一與輸出訊號V_out 耦接之閘極、一與第二NMOS電晶體44汲極耦接之汲極以及一與調整電壓V_adj 耦接之源極，而第二PMOS電晶體48具有一與第二NMOS電晶體44汲極耦接之閘極、一與輸出訊號V_out 耦接之汲極以及一與調整電壓V_adj 耦接之源極。

第五圖為本發明電壓調整電路之一實施電路方塊圖，如圖所示：該電壓調整電路50係接收第一電壓V_CC 與一第二電壓V_H ，並產生調整電壓V_adj 。當第一電壓V_CC 高於第二電壓V_H 時，調整電壓V_adj 與第一電壓V_CC 實質相同；當第一電壓V_CC 低於第二電壓V_H 時，調整電壓V_adj 則與第二電壓V_H 實質相同。

在第五圖中，該電壓調整電路50包含一電壓產生器54、一比較電路52以及一選擇單元56。電壓產生器54接收一第一電壓V_CC ，並根據一致能訊號(enable)產生一第一輸出訊號V₁ 。比較電路52對第一輸出訊號V₁ 與第二電壓V_H 進行比較，並產生該致能訊號與一反相致能訊號。選擇單元56則接收第一輸出訊號V₁ 與該第二電壓V_H ，並根據節點N₃ 之反相致能訊號產生調整電壓V_adj 。

在第五圖中，該比較電路52包含一提供節點N₃ 電壓之比較器521以及一產生致能訊號(enable)之反相器522，而節點N₃ 之電壓與致能訊號相差約180度的相位。電壓產生器54包含一電壓調整器541、一第一NMOS電晶體542以及一第二NMOS電晶體543。在一實施例中，電壓調整器541可為一昇壓轉換器或一電荷泵。電壓調整器541接收一偏壓V_B ，並根據致能訊號於節點N₄ 產生一電壓。

於一實施例中，電壓產生器54包含一第一NMOS電晶體542，其閘極與節點N₄ 連接，其汲極與第一電壓V_CC 連接，其源極則產生第一輸出訊號V₁ 。於另一實施例中，電壓產生器54更包含一第二NMOS電晶體543，其閘極與節點N₃ 連接，其汲極與節點N₄ 連接，其源極則接地(GND)。

第六圖為本發明電壓準位移位器之部分詳細電路方塊圖，如圖所示：當電壓準位移位器40(示於第四圖)接收一調整電壓V_DD 時，第二電壓V_H 即為調整電壓V_DD 。比較器521包含一第一階62與一第二階64。第一階62係由二電晶體625、626組成之差動對，二電晶體625、626均具有一組閘極、源極與汲極。二電晶體625、626之閘極分別與第一階62之輸入端in₁ 、in₂ 連接，二電晶體625、626之源極均與一電晶體627連接。由二電晶體623、624組成之電流鏡分別與二電晶體625、626之汲極連接，以產生第一階62之單端輸出N₅ 。電晶體622與二電晶體623、624之源極連接，其閘極則與反相致能訊號連接。第二階64係由三電晶體641、642、643組成之反相階，三電晶體641、642、643均具有一組閘極、源極與汲極。電晶體643係用來補償調整電壓V_DD 之變化量。第二階64於節點N₃ 產生一電壓，並將此電壓提供至反相器522(示於第五圖)之輸入端。

同時參閱第五圖與第六圖，第一階62之輸入端in₁ 、in₂ 分別與第一輸出訊號V₁ 與第二輸出訊號V_H 連接。當第二電壓V_H 由晶片中之電荷泵(圖未示)或電壓調整器(圖未示)產生時，第二電壓V_H 將會被緩慢的被拉升至最後的期望電壓準位。當第二電壓V_H 低於第一輸出訊號V₁ 時，比較器521之輸出端N₃ 為低準位，並使致能訊號為高準位。如此一來，電壓調整器541將被驅動，且節點N₄ 之電壓準位會增加。因此，第一NMOS電晶體542會被導通，以產生第一輸出訊號V₁ ，且此第一輸出訊號V₁ 與第一電壓V_CC 實質相同。同時，選擇單元56將根據節點N₃ 為低準位之電壓將第一輸出訊號V₁ 選擇至與調整電壓V_adj 相同。

相反地，當第二電壓V_H 高於第一輸出訊號V₁ 時，比較器521之輸出端N₃ 為高準位，並使致能訊號為低準位。如此一來，電壓調整器541將不會被驅動。此時，電晶體543會被導通，並下拉節點N₃ 的電壓準位，使第一NMOS電晶體542關閉。同時，選擇單元56將根據節點N₃ 為高準位之電壓將第二電壓V_H 選擇至與調整電壓V_adj 相同。

回到第二圖與第四圖，將第一電晶體46與第二電晶體48之電源供應電壓取代為調整電壓V_adj 可改善習知高準位移位器20之缺點，此調整電壓V_adj 於第一電壓V_CC 高於第二電壓V_H 時與第一電壓V_CC 實質相同，並於第一電壓V_CC 低於第二電壓V_H 時與第二電壓V_H 實質相同。如此一來，當第一PMOS電晶體46之汲極訊號永遠低於調整電壓V_adj 時，第一PMOS電晶體46的P⁺ 汲極與N井間之寄生接面將永遠不會被導通。

第七圖為本發明低電壓準位移位器之一實施電路方塊圖，如圖所示：該電壓準位移位器80接收一具有二電壓準位(V_H 與GND)之輸入訊號V_in ，並產生一具有二電壓準位(V_CC 與GND(接地電壓))之輸出訊號V_out ，反相器81則接收輸入訊號V_in ，並於電壓V_adj 下操作，而電壓V_adj 則由第五圖之電壓調整電路50提供。該電壓準位移位器80包含一第一PMOS電晶體82、一第二PMOS電晶體84、一第NMOS電晶體86以及一第二NMOS電晶體88。

在第七圖中，第一PMOS電晶體82具有一與反相器81之一輸出端耦接之閘極、一與輸出訊號V_out 耦接之汲極以及一與第一電壓V_CC 耦接之源極。第二PMOS電晶體84具有一接地之閘極以及一與反相器81輸出端耦接之源極。第一NMOS電晶體86具有一與輸出訊號V_out 耦接之閘極、一與第二PMOS電晶體44汲極耦接之汲極以及一接地之源極，而第二NMOS電晶體88具有一與第二PMOS電晶體84汲極耦接之閘極、一與輸出訊號V_out 耦接之汲極以及一接地之源極。

同樣的，回到第三圖與第七圖，將反相器81之電源供應電壓取代為調整電壓V_adj 可改善習知高準位移位器30之缺點，此調整電壓V_adj 於第一電壓V_CC 高於第二電壓V_H 時與第一電壓V_CC 實質相同，並於第一電壓V_CC 低於第二電壓V_H 時與第二電壓V_H 實質相同。如此一來，當高準位之反相器81輸出訊號永遠等於調整電壓V_adj 時，第一PMOS電晶體82與第二NMOS電晶體88將永遠不會被導通。

回到第六圖，比較器521包含電晶體70、72，可用來改善調整電壓V_DD 於電源啟始時的效益。當電壓V_DD 自零準位被拉升至一特定值時，訊號POR會變成低準位，使電晶體70、72被導通。故節點N₃ 會轉變為低準位，致能訊號會轉變為高準位，使選擇器56將第一輸出訊號V₁ 視為調整電壓V_adj 。此外，當第一輸出訊號V₁ 低於第二電壓V_H 時，比較器521就會進入一省電模式，以降低耗電。此時，電晶體622就會經過反相器621而關閉，以降低比較器521之待命電流，而電晶體66會經過反相器68而導通，以下拉節點N₅ 的電壓準位。栓鎖電路74係用來鎖住為低準位之致能訊號。此外，當致能訊號為低準位時，電壓調整器541就不會被驅動，可降低耗電。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10．．．記憶體裝置

12．．．列解碼器

14．．．字線驅動器

142．．．電壓準位移位器

146．．．驅動器

16．．．記憶體晶胞陣列

162．．．記憶體晶胞

18．．．電荷泵

20．．．電壓準位移位器

21~24．．．電晶體

30．．．電壓準位移位器

31~34．．．電晶體

25、35、41、621、68、81．．．反相器

40．．．電壓準位移位器

42~48．．．電晶體

50．．．電壓準位移位器

52．．．比較電路

521．．．比較器

522．．．反相器

54．．．電壓產生器

541．．．電壓調整器

542．．．第一NMOS電晶體

543．．．第二NMOS電晶體

56．．．選擇單元

62．．．第一階

622~627．．．電晶體

641~643．．．電晶體

64．．．第二階

66、70、72．．．電晶體

74．．．栓鎖電路

80．．．電壓準位移位器

82~88．．．電晶體

第一圖為習知記憶體裝置之部分電路方塊圖。

第二圖為習知高電壓準位移位器之電路方塊圖。

第三圖為習知低電壓準位移位器之電路方塊圖。

第四圖為本發明高電壓準位移位器之一實施電路方塊圖。

第五圖為本發明電壓調整電路之一實施電路方塊圖。

第六圖為本發明電壓準位移位器之部分詳細電路方塊圖。

第七圖為本發明低電壓準位移位器之一實施電路方塊圖。

50．．．電壓準位移位器

52．．．比較電路

521．．．比較器

522．．．反相器

54．．．電壓產生器

541．．．電壓調整器

542．．．第一NMOS電晶體

543．．．第二NMOS電晶體

56．．．選擇單元

Claims (18)

1. 一種電壓準位移位器，包含：一電壓調整電路，係接收一第一電壓以及一第二電壓，並產生一調整電壓；一反相器接收一輸入訊號，並於該第一電壓下操作；一第一NMOS電晶體，係具有一與該反相器之一輸出端耦接之閘極、一與一輸出訊號耦接之汲極以及一與一參考電壓耦接之源極；一第二NMOS電晶體，係具有一與該第一電壓耦接之閘極以及一與該反相器之該輸出端耦接之源極；一第一PMOS電晶體，係具有一與該輸出訊號耦接之閘極、一與該第二NMOS電晶體汲極耦接之汲極以及一與該調整電壓耦接之源極；以及一第二PMOS電晶體，係具有一與該第二NMOS電晶體汲極耦接之閘極、一與該輸出訊號耦接之汲極以及一與該調整電壓耦接之源極；當該第一電壓高於該第二電壓時，該調整電壓與該第一電壓實質相同；當該第一電壓低於該第二電壓時，該調整電壓與該第二電壓實質相同。
2. 根據請求項1之電壓準位移位器，其中，該電壓調整電路包含：一電壓產生器，係接收該第一電壓，並根據一致能訊號產生一第一輸出訊號；一比較電路，係對該第一輸出訊號與該第二電壓進行比較，並產生該致能訊號與一反相致能訊號；以及一選擇單元；係接收該第一輸出訊號與該第二電壓，並根據該反相致能訊號產生該調整電壓。
3. 根據請求項2之電壓準位移位器，其中，該電壓產生器包含：一電壓調整器，係接收該致能訊號；一第一NMOS電晶體，其閘極與該電壓調整器之一輸出端耦接，其汲極與該第一電壓耦接，其源極則產生該第一輸出訊號。
4. 根據請求項3之電壓準位移位器，其中，該電壓產生器更包含一第二NMOS電晶體，且該第二NMOS電晶體之閘極與該反相致能訊號耦接，其汲極與該第一NMOS電晶體之閘極耦接，其源極則與該參考電壓耦接。
5. 根據請求項3之電壓準位移位器，其中，該電壓調整器為一昇壓轉換器或一電荷泵。
6. 根據請求項3之電壓準位移位器，其中，該電壓調整器於該第二電壓大於該第一輸出訊號時被關閉。
7. 根據請求項2之電壓準位移位器，其中，該比較電路於該第二電壓大於該第一輸出訊號時被關閉。
8. 根據請求項2之電壓準位移位器，其中，該比較電路更包含一拉昇單元，係根據一電源啟始訊號來產生該致能訊號。
9. 根據請求項8之電壓準位移位器，其中，該拉昇單元為一PMOS電晶體。
10. 一種電壓準位移位器，包含：一電壓調整電路，係接收一第一電壓以及一第二電壓，並產生一調整電壓；一反相器接收一輸入訊號，並於該調整電壓下操作；一第一PMOS電晶體，係具有一與該反相器之一輸出端耦接之閘極、一與一輸出訊號耦接之汲極以及一與該第一電壓耦接之源極；一第二PMOS電晶體，係具有一與一參考電壓耦接之閘極以及一與該反相器之該輸出端耦接之源極；一第一NMOS電晶體，係具有一與該輸出訊號耦接之閘極、一與該第二PMOS電晶體汲極耦接之汲極以及一與該參考電壓耦接之源極；以及一第二NMOS電晶體，係具有一與該第二PMOS電晶體汲極耦接之閘極、一與該輸出訊號耦接之汲極以及一與該參考電壓耦接之源極；當該第一電壓高於該第二電壓時，該調整電壓與該第一電壓實質相同；當該第一電壓低於該第二電壓時，該調整電壓與該第二電壓實質相同。
11. 根據請求項10之電壓準位移位器，其中，該電壓調整電路包含：一電壓產生器，係接收該第一電壓，並根據一致能訊號產生一第一輸出訊號；一比較電路，係對該第一輸出訊號與該第二電壓進行比較，並產生該致能訊號與一反相致能訊號；以及一選擇單元；係接收該第一輸出訊號與該第二電壓，並根據該反相致能訊號產生該調整電壓。
12. 根據請求項11之電壓準位移位器，其中，該電壓產生器包含：一電壓調整器，係接收該致能訊號；一第一NMOS電晶體，其閘極與該電壓調整器之一輸出端耦接，其汲極與該第一電壓耦接，其源極則產生該第一輸出訊號。
13. 根據請求項12之電壓準位移位器，其中，該電壓產生器更包含一第二NMOS電晶體，且該第二NMOS電晶體之閘極與該反相致能訊號耦接，其汲極與該第一NMOS電晶體之閘極耦接，其源極則與該參考電壓耦接。
14. 根據請求項12之電壓準位移位器，其中，該電壓調整器為一昇壓轉換器或一電荷泵。
15. 根據請求項12之電壓準位移位器，其中，該電壓調整器於該第二電壓大於該第一輸出訊號時被關閉。
16. 根據請求項11之電壓準位移位器，其中，該比較電路於該第二電壓大於該第一輸出訊號時被關閉。
17. 根據請求項11之電壓準位移位器，其中，該比較電路更包含一拉昇單元，係根據一電源啟始訊號來產生該致能訊號。
18. 根據請求項17之電壓準位移位器，其中，該拉昇單元為一PMOS電晶體。