JPH09180458A - データ記憶装置とその駆動方法 - Google Patents
データ記憶装置とその駆動方法Info
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- JPH09180458A JPH09180458A JP8268696A JP26869696A JPH09180458A JP H09180458 A JPH09180458 A JP H09180458A JP 8268696 A JP8268696 A JP 8268696A JP 26869696 A JP26869696 A JP 26869696A JP H09180458 A JPH09180458 A JP H09180458A
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Abstract
(57)【要約】
【課題】 データ保持手段であるメモリセルの占有面積
を増やすことなくリーク電流を抑制して消費電力を低減
することを目的とする。 【解決手段】 メモリセル１は、ハイデータ保持手段で
ある負荷トランジスタ対Ｐ１，Ｐ２と、ロウデータ保持
手段であるドライブトランジスタ対Ｎ１，Ｎ２と、ハイ
データ保持手段又はロウデータ保持手段をアクセスする
ためのアクセストランジスタ対Ｎ３，Ｎ４とから構成さ
れている。負荷トランジスタ対Ｐ１，Ｐ２のソース電位
であるハイデータ保持電位ＶＨは電源電位Ｖccよりも大
きな値に設定されていると共に、ドライブトランジスタ
対Ｎ１，Ｎ２のソース電位であるロウデータ保持電位Ｖ
Ｌは接地電位Ｖssよりも大きな値に設定されている。読
み出し動作時には、選択されたメモリセル１のソース電
位制御線ＶＳＬ１はソース線スイッチＳＷ１を介して接
地線２に接続される。
を増やすことなくリーク電流を抑制して消費電力を低減
することを目的とする。 【解決手段】 メモリセル１は、ハイデータ保持手段で
ある負荷トランジスタ対Ｐ１，Ｐ２と、ロウデータ保持
手段であるドライブトランジスタ対Ｎ１，Ｎ２と、ハイ
データ保持手段又はロウデータ保持手段をアクセスする
ためのアクセストランジスタ対Ｎ３，Ｎ４とから構成さ
れている。負荷トランジスタ対Ｐ１，Ｐ２のソース電位
であるハイデータ保持電位ＶＨは電源電位Ｖccよりも大
きな値に設定されていると共に、ドライブトランジスタ
対Ｎ１，Ｎ２のソース電位であるロウデータ保持電位Ｖ
Ｌは接地電位Ｖssよりも大きな値に設定されている。読
み出し動作時には、選択されたメモリセル１のソース電
位制御線ＶＳＬ１はソース線スイッチＳＷ１を介して接
地線２に接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、データ記憶装置に
関し、低電圧且つ低消費電力で動作するデータ記憶装置
に関する。
関し、低電圧且つ低消費電力で動作するデータ記憶装置
に関する。
【０００２】
【従来の技術】以下、従来のデータ記憶装置として典型
的な低消費電力型半導体ＳＲＡＭ集積回路を図面を参照
しながら説明する。
的な低消費電力型半導体ＳＲＡＭ集積回路を図面を参照
しながら説明する。
【０００３】図３８は従来の低消費電力型半導体ＳＲＡ
Ｍ集積回路のメモリセルの回路図であって、ｎ行×ｍ列
（ただし、ｎ，ｍは正の整数とする。）のセルアレイの
１つのセルを示している。図３８において、ＶN はハイ
データ又はロウデータを記憶する第１の記憶ノード、Ｖ
R は第１の記憶ノードＶN の相補データを記憶する第２
の記憶ノード、Ｐ１はハイデータの電位を第１の記憶ノ
ードＶN に供給する第１の負荷トランジスタ、Ｐ２はハ
イデータの電位を第２の記憶ノードＶR に供給する第２
の負荷トランジスタ、Ｎ１はロウデータの電位を第１の
記憶ノードＶNに供給する第１のドライブトランジス
タ、Ｎ２はロウデータの電位を第２の記憶ノードＶR に
供給する第２のドライブトランジスタ、Ｖccはハイデー
タの電位となる電源電位、Ｖssはロウデータの電位とな
る接地電位、ＷＬ（ｎ）は行方向のメモリセルを選択す
るワード線、ＢＬ（ｍ）及び／ＢＬ（ｍ）は列方向のメ
モリセルに対して読み出し又は書き込みを制御するビッ
ト線対、ＣＬＭは列方向のメモリセルを選択するコラム
制御線、Ｎ３１はワード線ＷＬ（ｎ）により活性化され
る第１のアクセストランジスタ、Ｎ３２はコラム制御線
ＣＭＬにより活性化される第２のアクセストランジス
タ、Ｎ４１は同じくコラム制御線ＣＭＬにより活性化さ
れる第３のアクセストランジスタ、Ｎ４２はワード線Ｗ
Ｌ（ｎ）により活性化される第４のアクセストランジス
タである。
Ｍ集積回路のメモリセルの回路図であって、ｎ行×ｍ列
（ただし、ｎ，ｍは正の整数とする。）のセルアレイの
１つのセルを示している。図３８において、ＶN はハイ
データ又はロウデータを記憶する第１の記憶ノード、Ｖ
R は第１の記憶ノードＶN の相補データを記憶する第２
の記憶ノード、Ｐ１はハイデータの電位を第１の記憶ノ
ードＶN に供給する第１の負荷トランジスタ、Ｐ２はハ
イデータの電位を第２の記憶ノードＶR に供給する第２
の負荷トランジスタ、Ｎ１はロウデータの電位を第１の
記憶ノードＶNに供給する第１のドライブトランジス
タ、Ｎ２はロウデータの電位を第２の記憶ノードＶR に
供給する第２のドライブトランジスタ、Ｖccはハイデー
タの電位となる電源電位、Ｖssはロウデータの電位とな
る接地電位、ＷＬ（ｎ）は行方向のメモリセルを選択す
るワード線、ＢＬ（ｍ）及び／ＢＬ（ｍ）は列方向のメ
モリセルに対して読み出し又は書き込みを制御するビッ
ト線対、ＣＬＭは列方向のメモリセルを選択するコラム
制御線、Ｎ３１はワード線ＷＬ（ｎ）により活性化され
る第１のアクセストランジスタ、Ｎ３２はコラム制御線
ＣＭＬにより活性化される第２のアクセストランジス
タ、Ｎ４１は同じくコラム制御線ＣＭＬにより活性化さ
れる第３のアクセストランジスタ、Ｎ４２はワード線Ｗ
Ｌ（ｎ）により活性化される第４のアクセストランジス
タである。
【０００４】本メモリセルの特徴として、ビット線ＢＬ
（ｍ）と第１の記憶ノードＶN との間が第１のアクセス
トランジスタＮ３１及び第２のアクセストランジスタＮ
３２により直列に接続された構成であり、第１のアクセ
ストランジスタＮ３１はワード線ＷＬ（ｎ）により制御
され、第２のアクセストランジスタＮ３２はコラム制御
線ＣＬＭにより制御されるため、ワード線ＷＬ（ｎ）と
コラム制御線ＣＬＭが交わったメモリセルのみ、ビット
線ＢＬ（ｍ）と第１のデータ記憶ノードＶN とが接続さ
れる（以下、「クロスポイント選択」と呼ぶ）。これに
より、該当するビット線ＢＬ（ｍ）しか放電されないの
で、ビット線ＢＬ（ｍ）を電源電圧Ｖccにプリチャージ
する際に、充電しなければならないビット線の本数が低
減できることになり、従って、消費電流が低減されるこ
とになる。なお、第３及び第４のアクセストランジスタ
Ｎ４１，Ｎ４２はビット相補線／ＢＬ（ｍ）に対して第
１及び第２のアクセストランジスタＮ３１，Ｎ３２と同
様の機能を有している。
（ｍ）と第１の記憶ノードＶN との間が第１のアクセス
トランジスタＮ３１及び第２のアクセストランジスタＮ
３２により直列に接続された構成であり、第１のアクセ
ストランジスタＮ３１はワード線ＷＬ（ｎ）により制御
され、第２のアクセストランジスタＮ３２はコラム制御
線ＣＬＭにより制御されるため、ワード線ＷＬ（ｎ）と
コラム制御線ＣＬＭが交わったメモリセルのみ、ビット
線ＢＬ（ｍ）と第１のデータ記憶ノードＶN とが接続さ
れる（以下、「クロスポイント選択」と呼ぶ）。これに
より、該当するビット線ＢＬ（ｍ）しか放電されないの
で、ビット線ＢＬ（ｍ）を電源電圧Ｖccにプリチャージ
する際に、充電しなければならないビット線の本数が低
減できることになり、従って、消費電流が低減されるこ
とになる。なお、第３及び第４のアクセストランジスタ
Ｎ４１，Ｎ４２はビット相補線／ＢＬ（ｍ）に対して第
１及び第２のアクセストランジスタＮ３１，Ｎ３２と同
様の機能を有している。
【０００５】
【発明が解決しようとする課題】しかしながら、前記従
来の低消費電力型半導体ＳＲＡＭ集積回路は、以下に示
すように２つの問題を有している。
来の低消費電力型半導体ＳＲＡＭ集積回路は、以下に示
すように２つの問題を有している。
【０００６】まず、アクセストランジスタが２個の直列
トランジスタＮ３１及びＮ３２又はＮ４１及びＮ４２に
より構成され、メモリセルが８個のトランジスタを必要
とするため、このメモリセルを用いて大容量のＲＡＭを
構成すると半導体基板上のメモリセル当たりの占有面積
が大きくなる。
トランジスタＮ３１及びＮ３２又はＮ４１及びＮ４２に
より構成され、メモリセルが８個のトランジスタを必要
とするため、このメモリセルを用いて大容量のＲＡＭを
構成すると半導体基板上のメモリセル当たりの占有面積
が大きくなる。
【０００７】次に、クロスポイント選択によって低消費
電力化を行なっても、リーク電流を抑止する必要から、
メモリセルを構成するトランジスタのしきい値電圧の絶
対値を０．６Ｖよりも小さくできないため、電源電圧Ｖ
ccを低くすることに限界があり、これ以上の低消費電力
化を進めることができないという問題である。
電力化を行なっても、リーク電流を抑止する必要から、
メモリセルを構成するトランジスタのしきい値電圧の絶
対値を０．６Ｖよりも小さくできないため、電源電圧Ｖ
ccを低くすることに限界があり、これ以上の低消費電力
化を進めることができないという問題である。
【０００８】本発明は、前記従来の問題を一挙に解決
し、データ記憶装置におけるデータ保持手段の占有面積
を増やすことなく、リーク電流を抑制し、且つ、低電圧
駆動を可能とし、消費電力を低減できるようにすること
を目的とする。
し、データ記憶装置におけるデータ保持手段の占有面積
を増やすことなく、リーク電流を抑制し、且つ、低電圧
駆動を可能とし、消費電力を低減できるようにすること
を目的とする。
【０００９】
【課題を解決するための手段】請求項１の発明が講じた
解決手段は、複数のデータ保持手段を備えたデータ記憶
装置を前提とし、前記複数のデータ保持手段のうち、電
源電位よりも大きな電位でハイデータを保持するハイデ
ータ保持手段と、接地電位よりも大きな電位でロウデー
タを保持するロウデータ保持手段とを備えている構成と
するものである。
解決手段は、複数のデータ保持手段を備えたデータ記憶
装置を前提とし、前記複数のデータ保持手段のうち、電
源電位よりも大きな電位でハイデータを保持するハイデ
ータ保持手段と、接地電位よりも大きな電位でロウデー
タを保持するロウデータ保持手段とを備えている構成と
するものである。
【００１０】請求項１の構成により、ロウデータ保持手
段のデータ保持電位が接地電位よりも大きく設定されて
いるため、ロウデータ保持手段を通して流れるリーク電
流が抑制される。また、ハイデータ保持手段のデータ保
持電位が装置の電源電位よりも大きく設定されているた
め、ハイデータとロウデータとのデータ値は保障され
る。
段のデータ保持電位が接地電位よりも大きく設定されて
いるため、ロウデータ保持手段を通して流れるリーク電
流が抑制される。また、ハイデータ保持手段のデータ保
持電位が装置の電源電位よりも大きく設定されているた
め、ハイデータとロウデータとのデータ値は保障され
る。
【００１１】請求項２の発明は、請求項１の構成に、前
記ハイデータ保持手段の電位と前記ロウデータ保持手段
の電位との電位差は、前記電源電位と前記接地電位との
電位差に等しくなるように設定されている構成を付加す
るものである。
記ハイデータ保持手段の電位と前記ロウデータ保持手段
の電位との電位差は、前記電源電位と前記接地電位との
電位差に等しくなるように設定されている構成を付加す
るものである。
【００１２】請求項３の発明は、請求項１の構成に、前
記ハイデータ保持手段の電位と前記ロウデータ保持手段
の電位との電位差は、前記電源電位と前記接地電位との
電位差よりも小さくなるように設定されている構成を付
加するものである。
記ハイデータ保持手段の電位と前記ロウデータ保持手段
の電位との電位差は、前記電源電位と前記接地電位との
電位差よりも小さくなるように設定されている構成を付
加するものである。
【００１３】請求項４の発明は、請求項１の構成に、前
記ハイデータ保持手段の電位と前記ロウデータ保持手段
の電位との電位差は、前記電源電位と前記接地電位との
電位差よりも大きくなるように設定されている構成を付
加するものである。
記ハイデータ保持手段の電位と前記ロウデータ保持手段
の電位との電位差は、前記電源電位と前記接地電位との
電位差よりも大きくなるように設定されている構成を付
加するものである。
【００１４】請求項５の発明は、請求項１の構成に、前
記ハイデータ保持手段の電位と前記ロウデータ保持手段
の電位との電位差を、装置の動作モードに従って変化さ
せるデータ保持電位変更手段をさらに備えている構成を
付加するものである。
記ハイデータ保持手段の電位と前記ロウデータ保持手段
の電位との電位差を、装置の動作モードに従って変化さ
せるデータ保持電位変更手段をさらに備えている構成を
付加するものである。
【００１５】請求項６の発明は、請求項５の構成に、前
記装置の動作モードは、いずれかの前記データ保持手段
に対してデータの読み出し動作又は書き込み動作を行な
う第１の動作モードと、いずれの前記データ保持手段に
対してもデータの読み出し動作及び書き込み動作を行な
わない第２の動作モードとを含み、前記データ保持電位
変更手段は、前記第２の動作モード時と比べて前記第１
の動作モード時に、前記ハイデータ保持手段の電位と前
記ロウデータ保持手段の電位との電位差を大きくする構
成を付加するものである。請求項７の発明は、請求項５
の構成に、前記装置の動作モードは、いずれかの前記デ
ータ保持手段に対してデータの読み出し動作又は書き込
み動作を行なう第１の動作モードと、いずれの前記デー
タ保持手段に対してもデータの読み出し動作及び書き込
み動作を行なわない第２の動作モードとを含み、前記デ
ータ保持電位変更手段は、前記第２の動作モード時と比
べて前記第１の動作モード時に、前記ハイデータ保持手
段の電位と前記ロウデータ保持手段の電位との電位差が
大きくなるように、前記ロウデータ保持手段の電位を変
更する構成を付加するものである。
記装置の動作モードは、いずれかの前記データ保持手段
に対してデータの読み出し動作又は書き込み動作を行な
う第１の動作モードと、いずれの前記データ保持手段に
対してもデータの読み出し動作及び書き込み動作を行な
わない第２の動作モードとを含み、前記データ保持電位
変更手段は、前記第２の動作モード時と比べて前記第１
の動作モード時に、前記ハイデータ保持手段の電位と前
記ロウデータ保持手段の電位との電位差を大きくする構
成を付加するものである。請求項７の発明は、請求項５
の構成に、前記装置の動作モードは、いずれかの前記デ
ータ保持手段に対してデータの読み出し動作又は書き込
み動作を行なう第１の動作モードと、いずれの前記デー
タ保持手段に対してもデータの読み出し動作及び書き込
み動作を行なわない第２の動作モードとを含み、前記デ
ータ保持電位変更手段は、前記第２の動作モード時と比
べて前記第１の動作モード時に、前記ハイデータ保持手
段の電位と前記ロウデータ保持手段の電位との電位差が
大きくなるように、前記ロウデータ保持手段の電位を変
更する構成を付加するものである。
【００１６】請求項８の発明は、請求項５の構成に、前
記装置の動作モードは、いずれかの前記データ保持手段
に対してデータの読み出し動作又は書き込み動作を行な
う第１の動作モードと、いずれの前記データ保持手段に
対してもデータの読み出し動作及び書き込み動作を行な
わない第２の動作モードとを含み、前記データ保持電位
変更手段は、前記第２の動作モード時と比べて前記第１
の動作モード時に、前記ハイデータ保持手段の電位と前
記ロウデータ保持手段の電位との電位差が大きくなるよ
うに、前記ハイデータ保持手段の電位を変更する構成を
付加するものである。
記装置の動作モードは、いずれかの前記データ保持手段
に対してデータの読み出し動作又は書き込み動作を行な
う第１の動作モードと、いずれの前記データ保持手段に
対してもデータの読み出し動作及び書き込み動作を行な
わない第２の動作モードとを含み、前記データ保持電位
変更手段は、前記第２の動作モード時と比べて前記第１
の動作モード時に、前記ハイデータ保持手段の電位と前
記ロウデータ保持手段の電位との電位差が大きくなるよ
うに、前記ハイデータ保持手段の電位を変更する構成を
付加するものである。
【００１７】請求項９の発明は、請求項６〜８の構成
に、前記データ保持電位変更手段は、前記第２の動作モ
ード時と比べて該第２の動作モードが１マイクロ秒以上
継続する動作モードである第３の動作モード時に、前記
ハイデータ保持手段の電位及びロウデータ保持手段の電
位のうちの少なくとも１つを、該電位の絶対値が大きく
なるように変更する構成を付加するものである。
に、前記データ保持電位変更手段は、前記第２の動作モ
ード時と比べて該第２の動作モードが１マイクロ秒以上
継続する動作モードである第３の動作モード時に、前記
ハイデータ保持手段の電位及びロウデータ保持手段の電
位のうちの少なくとも１つを、該電位の絶対値が大きく
なるように変更する構成を付加するものである。
【００１８】請求項１０の発明は、請求項５又は７の構
成に、前記データ保持手段はクロスカップル型のトラン
ジスタ対からなり、前記データ保持電位変更手段は、前
記トランジスタ対のソース電極の電位を変動させるソー
ス電位制御手段である構成を付加するものである。
成に、前記データ保持手段はクロスカップル型のトラン
ジスタ対からなり、前記データ保持電位変更手段は、前
記トランジスタ対のソース電極の電位を変動させるソー
ス電位制御手段である構成を付加するものである。
【００１９】請求項１１の発明は、請求項１０の構成
に、前記トランジスタ対はアレイ状に設けられ、行方向
の並びを特定するコラムアドレスと列方向の並びを特定
するロウアドレスとから前記トランジスタ対を選択する
アドレスデコーダをさらに備えており、前記ソース電位
制御手段は、前記アドレスデコーダの出力信号によって
制御される構成を付加するものである。
に、前記トランジスタ対はアレイ状に設けられ、行方向
の並びを特定するコラムアドレスと列方向の並びを特定
するロウアドレスとから前記トランジスタ対を選択する
アドレスデコーダをさらに備えており、前記ソース電位
制御手段は、前記アドレスデコーダの出力信号によって
制御される構成を付加するものである。
【００２０】請求項１２の発明は、請求項１１の構成
に、前記アドレスデコーダの出力信号は、前記コラムア
ドレスによって制御される構成を付加するものである。
に、前記アドレスデコーダの出力信号は、前記コラムア
ドレスによって制御される構成を付加するものである。
【００２１】請求項１３の発明は、請求項１０〜１２の
構成に、前記トランジスタ対の前記ソース電極に接続さ
れ、該ソース電極の電位を制御するソース電位制御線
と、前記トランジスタ対に接続され、列方向に並ぶ該ト
ランジスタ対を選択するビット線とをさらに備え、前記
ソース電位制御線は前記ビット線と平行に設けられてい
る構成を付加するものである。
構成に、前記トランジスタ対の前記ソース電極に接続さ
れ、該ソース電極の電位を制御するソース電位制御線
と、前記トランジスタ対に接続され、列方向に並ぶ該ト
ランジスタ対を選択するビット線とをさらに備え、前記
ソース電位制御線は前記ビット線と平行に設けられてい
る構成を付加するものである。
【００２２】請求項１４の発明は、請求項１０〜１２の
構成に、前記トランジスタ対の前記ソース電極に接続さ
れ、該ソース電極の電位を制御するソース電位制御線
と、前記トランジスタ対に接続され、行方向に並ぶ前記
トランジスタ対を選択するワード線とをさらに備え、前
記ソース電位制御線は前記ワード線と平行に設けられて
いる構成を付加するものである。
構成に、前記トランジスタ対の前記ソース電極に接続さ
れ、該ソース電極の電位を制御するソース電位制御線
と、前記トランジスタ対に接続され、行方向に並ぶ前記
トランジスタ対を選択するワード線とをさらに備え、前
記ソース電位制御線は前記ワード線と平行に設けられて
いる構成を付加するものである。
【００２３】請求項１５の発明は、請求項１０の構成
に、前記トランジスタ対に接続され、該トランジスタ対
のソース電極に電荷を供給する外部供給電源線をさらに
備え、前記ソース電位制御手段は、前記トランジスタ対
のソース電極に接続されたソース線と前記外部供給電源
線とを接続するソース線接続手段を有している構成を付
加するものである。
に、前記トランジスタ対に接続され、該トランジスタ対
のソース電極に電荷を供給する外部供給電源線をさらに
備え、前記ソース電位制御手段は、前記トランジスタ対
のソース電極に接続されたソース線と前記外部供給電源
線とを接続するソース線接続手段を有している構成を付
加するものである。
【００２４】請求項１６の発明は、請求項１５の構成
に、前記トランジスタ対はアレイ状に設けられており、
前記トランジスタ対に接続され、コラムアドレスとロウ
アドレスとから前記トランジスタ対を選択するアドレス
デコーダをさらに備えており、前記ソース線接続手段
は、前記アドレスデコーダの出力信号によって制御され
る構成を付加するものである。
に、前記トランジスタ対はアレイ状に設けられており、
前記トランジスタ対に接続され、コラムアドレスとロウ
アドレスとから前記トランジスタ対を選択するアドレス
デコーダをさらに備えており、前記ソース線接続手段
は、前記アドレスデコーダの出力信号によって制御され
る構成を付加するものである。
【００２５】請求項１７の発明は、請求項１５又は１６
の構成に、前記外部供給電源線は接地線である構成を付
加するものである。
の構成に、前記外部供給電源線は接地線である構成を付
加するものである。
【００２６】請求項１８の発明は、請求項１５又は１６
の構成に、インダクタンス又はキャパシタンスを用いた
ＤＣ−ＤＣ変換器をさらに備え、前記外部供給電源線は
前記ＤＣ−ＤＣ変換器に接続されている構成を付加する
ものである。
の構成に、インダクタンス又はキャパシタンスを用いた
ＤＣ−ＤＣ変換器をさらに備え、前記外部供給電源線は
前記ＤＣ−ＤＣ変換器に接続されている構成を付加する
ものである。
【００２７】請求項１９の発明は、請求項１６〜１８の
構成に、前記ソース電位制御手段は、前記アドレスデコ
ーダの出力信号により制御され、前記トランジスタ対の
ソース電極に接続されたソース線と前記外部供給電源線
とを接続する共通ソース線接続手段を有している構成を
付加するものである。
構成に、前記ソース電位制御手段は、前記アドレスデコ
ーダの出力信号により制御され、前記トランジスタ対の
ソース電極に接続されたソース線と前記外部供給電源線
とを接続する共通ソース線接続手段を有している構成を
付加するものである。
【００２８】請求項２０の発明は、請求項１の構成に、
前記ハイデータ保持手段はチャージポンプ回路からなる
内部昇圧回路を有している構成を付加するものである。
前記ハイデータ保持手段はチャージポンプ回路からなる
内部昇圧回路を有している構成を付加するものである。
【００２９】請求項２１の発明は、請求項７の構成に、
前記第１の動作モードにおいて動作クロックのサイクル
周波数が大きいほど、前記ハイデータ保持手段の電位と
前記ロウデータ保持手段の電位との電位差が大きくなる
変化量を抑制するように前記ロウデータ保持手段の電位
を変更する周波数依存型データ保持電位変更手段をさら
に備えている構成を付加するものである。
前記第１の動作モードにおいて動作クロックのサイクル
周波数が大きいほど、前記ハイデータ保持手段の電位と
前記ロウデータ保持手段の電位との電位差が大きくなる
変化量を抑制するように前記ロウデータ保持手段の電位
を変更する周波数依存型データ保持電位変更手段をさら
に備えている構成を付加するものである。
【００３０】請求項２２の発明は、請求項２１の構成
に、前記周波数依存型データ保持電位変更手段は、前記
第２の動作モード時における前記ロウデータ保持手段の
電位を、前記第１の動作モード時における前記ロウデー
タ保持手段の所定の電位に近づくように設定する所定電
位設定手段を有している構成を付加するものである。
に、前記周波数依存型データ保持電位変更手段は、前記
第２の動作モード時における前記ロウデータ保持手段の
電位を、前記第１の動作モード時における前記ロウデー
タ保持手段の所定の電位に近づくように設定する所定電
位設定手段を有している構成を付加するものである。
【００３１】請求項２３の発明は、請求項７の構成に、
前記第１の動作モードにおいて動作クロックのサイクル
周波数が大きいほど、前記ハイデータ保持手段の電位を
大きくするように変更する周波数依存型データ保持電位
変更手段をさらに備えている構成を付加するものであ
る。
前記第１の動作モードにおいて動作クロックのサイクル
周波数が大きいほど、前記ハイデータ保持手段の電位を
大きくするように変更する周波数依存型データ保持電位
変更手段をさらに備えている構成を付加するものであ
る。
【００３２】請求項２４の発明は、請求項８の構成に、
前記第１の動作モードにおいて動作クロックのサイクル
周波数数が大きいほど、前記ハイデータ保持手段の電位
と前記ロウデータ保持手段の電位との電位差が大きくな
る変化量を抑制するように前記ハイデータ保持手段の電
位を変更する周波数依存型データ保持電位変更手段をさ
らに備えている構成を付加するものである。
前記第１の動作モードにおいて動作クロックのサイクル
周波数数が大きいほど、前記ハイデータ保持手段の電位
と前記ロウデータ保持手段の電位との電位差が大きくな
る変化量を抑制するように前記ハイデータ保持手段の電
位を変更する周波数依存型データ保持電位変更手段をさ
らに備えている構成を付加するものである。
【００３３】請求項２５の発明は、請求項２４の構成
に、前記周波数依存型データ保持電位変更手段は、前記
第２の動作モード時における前記ハイデータ保持手段の
電位を、前記第１の動作モード時における前記ハイデー
タ保持手段の所定の電位に近づくように設定する所定電
位設定手段を有している構成を付加するものである。
に、前記周波数依存型データ保持電位変更手段は、前記
第２の動作モード時における前記ハイデータ保持手段の
電位を、前記第１の動作モード時における前記ハイデー
タ保持手段の所定の電位に近づくように設定する所定電
位設定手段を有している構成を付加するものである。
【００３４】請求項２６の発明は、請求項８の構成に、
前記第１の動作モードにおいて動作クロックのサイクル
周波数が大きいほど、前記ロウデータ保持手段の電位を
小さくするように変更する周波数依存型データ保持電位
変更手段をさらに備えている構成を付加するものであ
る。
前記第１の動作モードにおいて動作クロックのサイクル
周波数が大きいほど、前記ロウデータ保持手段の電位を
小さくするように変更する周波数依存型データ保持電位
変更手段をさらに備えている構成を付加するものであ
る。
【００３５】請求項２７の発明が講じた解決手段は、複
数のデータ保持手段を有するデータ記憶装置を前提と
し、前記複数のデータ保持手段にそれぞれ接続され、該
複数のデータ保持手段からデータ保持手段を選択するビ
ット線を備え、前記データ保持手段におけるデータの保
持電位は前記ビット線を駆動する方向とは逆の方向にシ
フトしている構成とするものである。
数のデータ保持手段を有するデータ記憶装置を前提と
し、前記複数のデータ保持手段にそれぞれ接続され、該
複数のデータ保持手段からデータ保持手段を選択するビ
ット線を備え、前記データ保持手段におけるデータの保
持電位は前記ビット線を駆動する方向とは逆の方向にシ
フトしている構成とするものである。
【００３６】請求項２７の構成により、データ保持手段
におけるロウデータの保持電位がビット線を駆動する方
向（すなわち、ビット線が電源電位にプリチャージされ
ている場合は接地電位に向かう方向）とは逆の方向にシ
フトされているため、ロウデータ保持手段を通して流れ
るリーク電流が抑制される。また、ハイデータ保持手段
のデータ保持電位もロウデータ保持電位と同一の方向に
シフトされているため、ハイデータとロウデータとのデ
ータ値は保障される。
におけるロウデータの保持電位がビット線を駆動する方
向（すなわち、ビット線が電源電位にプリチャージされ
ている場合は接地電位に向かう方向）とは逆の方向にシ
フトされているため、ロウデータ保持手段を通して流れ
るリーク電流が抑制される。また、ハイデータ保持手段
のデータ保持電位もロウデータ保持電位と同一の方向に
シフトされているため、ハイデータとロウデータとのデ
ータ値は保障される。
【００３７】請求項２８の発明は、請求項１の構成に、
前記データ保持手段がアレイ状に設けられ、且つ、クロ
スカップル型のトランジスタ対を有するメモリセルから
なり、前記メモリセルに接続され、該メモリセルを選択
するビット線をさらに備え、前記メモリセルは前記ビッ
ト線と前記ハイデータ保持手段のソース電極との間に接
続されるアクセストランジスタを有し、前記アクセスト
ランジスタのしきい値電圧は、絶対値が０．３５ボルト
よりも小さい値に設定されている構成を付加するもので
ある。
前記データ保持手段がアレイ状に設けられ、且つ、クロ
スカップル型のトランジスタ対を有するメモリセルから
なり、前記メモリセルに接続され、該メモリセルを選択
するビット線をさらに備え、前記メモリセルは前記ビッ
ト線と前記ハイデータ保持手段のソース電極との間に接
続されるアクセストランジスタを有し、前記アクセスト
ランジスタのしきい値電圧は、絶対値が０．３５ボルト
よりも小さい値に設定されている構成を付加するもので
ある。
【００３８】請求項２９の発明は、請求項１の構成に、
前記ロウデータ保持手段はドライブトランジスタ対であ
って、該ドライブトランジスタ対の各しきい値電圧は、
絶対値が０．３５ボルトよりも小さい値に設定されてい
る構成を付加するものである。
前記ロウデータ保持手段はドライブトランジスタ対であ
って、該ドライブトランジスタ対の各しきい値電圧は、
絶対値が０．３５ボルトよりも小さい値に設定されてい
る構成を付加するものである。
【００３９】請求項３０の発明は、請求項１の構成に、
前記データ保持手段がアレイ状に設けられ、且つ、クロ
スカップル型のトランジスタ対を有するメモリセルから
なり、前記メモリセルに接続され、該メモリセルを選択
するビット線をさらに備え、前記メモリセルは前記ビッ
ト線と前記ハイデータ保持手段のソース電極との間に接
続されるアクセストランジスタを有しており、前記デー
タ保持手段に対して読み出し動作及び書き込み動作を行
なわないスタンバイ期間における前記アクセストランジ
スタの基板バイアス電位の絶対値を、前記データ保持手
段に対して読み出し動作又は書き込み動作を行なう活性
化期間における前記アクセストランジスタの基板バイア
ス電位の絶対値よりも大きい値に設定する手段をさらに
備えている構成を付加するものである。
前記データ保持手段がアレイ状に設けられ、且つ、クロ
スカップル型のトランジスタ対を有するメモリセルから
なり、前記メモリセルに接続され、該メモリセルを選択
するビット線をさらに備え、前記メモリセルは前記ビッ
ト線と前記ハイデータ保持手段のソース電極との間に接
続されるアクセストランジスタを有しており、前記デー
タ保持手段に対して読み出し動作及び書き込み動作を行
なわないスタンバイ期間における前記アクセストランジ
スタの基板バイアス電位の絶対値を、前記データ保持手
段に対して読み出し動作又は書き込み動作を行なう活性
化期間における前記アクセストランジスタの基板バイア
ス電位の絶対値よりも大きい値に設定する手段をさらに
備えている構成を付加するものである。
【００４０】請求項３１の発明は、請求項１の構成に、
前記ロウデータ保持手段はドライブトランジスタ対であ
って、前記データ保持手段に対して読み出し動作及び書
き込み動作を行なわないスタンバイ期間における前記ド
ライブトランジスタ対の各基板バイアス電位の絶対値
を、前記データ保持手段に対して読み出し動作又は書き
込み動作を行なう活性化期間における前記ドライブトラ
ンジスタ対の各基板バイアス電位の絶対値よりも大きい
値に設定する手段をさらに備えている構成を付加するも
のである。
前記ロウデータ保持手段はドライブトランジスタ対であ
って、前記データ保持手段に対して読み出し動作及び書
き込み動作を行なわないスタンバイ期間における前記ド
ライブトランジスタ対の各基板バイアス電位の絶対値
を、前記データ保持手段に対して読み出し動作又は書き
込み動作を行なう活性化期間における前記ドライブトラ
ンジスタ対の各基板バイアス電位の絶対値よりも大きい
値に設定する手段をさらに備えている構成を付加するも
のである。
【００４１】請求項３２の発明は、請求項１の構成に、
前記データ保持手段に対して読み出し動作及び書き込み
動作を行なわないスタンバイ期間において、前記ロウデ
ータ保持手段の電位を小さくするデータ保持電位変更手
段をさらに備えている構成を付加するものである。
前記データ保持手段に対して読み出し動作及び書き込み
動作を行なわないスタンバイ期間において、前記ロウデ
ータ保持手段の電位を小さくするデータ保持電位変更手
段をさらに備えている構成を付加するものである。
【００４２】請求項３３の発明は、請求項１の構成に、
前記ロウデータ保持手段はドライブトランジスタ対であ
って、該ドライブトランジスタ対における各しきい値電
圧の基板バイアス電位に対する依存性が大きくなるよう
にデバイスパラメータが設定されている構成を付加する
ものである。
前記ロウデータ保持手段はドライブトランジスタ対であ
って、該ドライブトランジスタ対における各しきい値電
圧の基板バイアス電位に対する依存性が大きくなるよう
にデバイスパラメータが設定されている構成を付加する
ものである。
【００４３】請求項３４の発明は、請求項３３の構成
に、前記デバイスパラメータは、基板バイアス電位によ
り前記ドライブトランジスタ対における各基板表面から
の深さが決定され、前記基板底部とチャネル部との間の
空間電荷領域の不純物濃度である構成を付加するもので
ある。
に、前記デバイスパラメータは、基板バイアス電位によ
り前記ドライブトランジスタ対における各基板表面から
の深さが決定され、前記基板底部とチャネル部との間の
空間電荷領域の不純物濃度である構成を付加するもので
ある。
【００４４】請求項３５の発明は、請求項３３の構成
に、前記デバイスパラメータはフラットバンド電圧であ
って、該フラットバンド電圧はしきい値電圧の符号とは
逆方向に大きくなるように設定されている構成を付加す
るものである。
に、前記デバイスパラメータはフラットバンド電圧であ
って、該フラットバンド電圧はしきい値電圧の符号とは
逆方向に大きくなるように設定されている構成を付加す
るものである。
【００４５】請求項３６の発明は、請求項１の構成に、
前記データ保持手段がアレイ状に設けられ、且つ、クロ
スカップル型のトランジスタ対を有するメモリセルであ
って、前記メモリセルに接続され、該メモリセルを選択
するビット線対と、前記メモリセルに接続され、前記ロ
ウデータ保持手段の電位を制御するためのロウデータ保
持電源線と、前記ビット線対を介して前記メモリセルに
接続され、該メモリセルのうちの選択されたメモリセル
から読み出されたデータの電位を増幅するセンスアンプ
回路と、前記ロウデータ保持電源線を介して前記ロウデ
ータ保持手段の電位を制御するロウデータ保持電源制御
回路とをさらに備え、前記センスアンプ回路は、読み出
された前記データの電位を増幅する際に、前記ハイデー
タ保持手段の電位と前記ロウデータ保持手段の電位との
電位差を、選択されていないメモリセルにおける前記ハ
イデータ保持手段の電位と前記ロウデータ保持手段の電
位との電位差に近づくように設定する構成を付加するも
のである。
前記データ保持手段がアレイ状に設けられ、且つ、クロ
スカップル型のトランジスタ対を有するメモリセルであ
って、前記メモリセルに接続され、該メモリセルを選択
するビット線対と、前記メモリセルに接続され、前記ロ
ウデータ保持手段の電位を制御するためのロウデータ保
持電源線と、前記ビット線対を介して前記メモリセルに
接続され、該メモリセルのうちの選択されたメモリセル
から読み出されたデータの電位を増幅するセンスアンプ
回路と、前記ロウデータ保持電源線を介して前記ロウデ
ータ保持手段の電位を制御するロウデータ保持電源制御
回路とをさらに備え、前記センスアンプ回路は、読み出
された前記データの電位を増幅する際に、前記ハイデー
タ保持手段の電位と前記ロウデータ保持手段の電位との
電位差を、選択されていないメモリセルにおける前記ハ
イデータ保持手段の電位と前記ロウデータ保持手段の電
位との電位差に近づくように設定する構成を付加するも
のである。
【００４６】請求項３７の発明は、請求項３６の構成
に、前記ロウデータ保持手段はドライブトランジスタ対
であって、前記ロウデータ保持電源制御回路は、前記ド
ライブトランジスタ対のソース電位を昇圧する構成を付
加するものである。
に、前記ロウデータ保持手段はドライブトランジスタ対
であって、前記ロウデータ保持電源制御回路は、前記ド
ライブトランジスタ対のソース電位を昇圧する構成を付
加するものである。
【００４７】請求項３８の発明は、請求項３６の構成
に、前記メモリセルは前記ビット線対とハイデータ保持
手段のソース電極との間にそれぞれ接続されているアク
セストランジスタを有しており、前記ロウデータ保持電
源制御回路は、前記データの読み出し動作及び書き込み
動作を行なわないスタンバイ期間における前記ロウデー
タ保持手段の電位を、前記電源電位から前記アクセスト
ランジスタのしきい値電圧分低い電位に設定する構成を
付加するものである。
に、前記メモリセルは前記ビット線対とハイデータ保持
手段のソース電極との間にそれぞれ接続されているアク
セストランジスタを有しており、前記ロウデータ保持電
源制御回路は、前記データの読み出し動作及び書き込み
動作を行なわないスタンバイ期間における前記ロウデー
タ保持手段の電位を、前記電源電位から前記アクセスト
ランジスタのしきい値電圧分低い電位に設定する構成を
付加するものである。
【００４８】請求項３９の発明は、請求項３６の構成
に、前記ロウデータ保持電源制御回路はダミーのアクセ
ストランジスタを有しており、前記ビット線対が前記電
源電位にプリチャージされるのと同時に前記ダミーのア
クセストランジスタにおけるゲート電極に前記電源電位
が印加され、前記ロウデータ保持電源制御回路は、前記
ビット線対のプリチャージ用供給電源から前記ダミーの
アクセストランジスタを介して前記ロウデータ保持手段
のソース電極に電圧を供給することにより、前記スタン
バイ期間における前記ロウデータ保持手段の電位を設定
する構成を付加するものである。
に、前記ロウデータ保持電源制御回路はダミーのアクセ
ストランジスタを有しており、前記ビット線対が前記電
源電位にプリチャージされるのと同時に前記ダミーのア
クセストランジスタにおけるゲート電極に前記電源電位
が印加され、前記ロウデータ保持電源制御回路は、前記
ビット線対のプリチャージ用供給電源から前記ダミーの
アクセストランジスタを介して前記ロウデータ保持手段
のソース電極に電圧を供給することにより、前記スタン
バイ期間における前記ロウデータ保持手段の電位を設定
する構成を付加するものである。
【００４９】請求項４０の発明は、請求項３６の構成
に、前記ロウデータ保持電源制御回路に接続されている
ロウデータ保持電源線は、読み出し動作時には、隣接す
る前記ロウデータ保持電源線同士が電気的に接続されて
いる構成を付加するものである。
に、前記ロウデータ保持電源制御回路に接続されている
ロウデータ保持電源線は、読み出し動作時には、隣接す
る前記ロウデータ保持電源線同士が電気的に接続されて
いる構成を付加するものである。
【００５０】請求項４１の発明は、請求項３６の構成
に、前記データ保持手段がアレイ状に設けられ、且つ、
クロスカップル型のトランジスタ対を有するメモリセル
からなり、前記メモリセルに接続され、該メモリセルを
選択するビット線対と、前記ビット線対を介して前記メ
モリセルと接続され、該メモリセルのうちの選択された
メモリセルから読み出されたデータの電位を増幅するセ
ンスアンプ回路とをさらに備え、前記センスアンプ回路
は、読み出し動作時に導通するロウ電位供給電源制御ト
ランジスタを有し、前記ロウ電位供給電源制御トランジ
スタのゲート電極とソース電極とには、互いに相補関係
にある制御信号が印可され、且つ、該ロウ電位供給電源
制御トランジスタのしきい値電圧の絶対値が０．３５Ｖ
以下に設定されている構成を付加するものである。
に、前記データ保持手段がアレイ状に設けられ、且つ、
クロスカップル型のトランジスタ対を有するメモリセル
からなり、前記メモリセルに接続され、該メモリセルを
選択するビット線対と、前記ビット線対を介して前記メ
モリセルと接続され、該メモリセルのうちの選択された
メモリセルから読み出されたデータの電位を増幅するセ
ンスアンプ回路とをさらに備え、前記センスアンプ回路
は、読み出し動作時に導通するロウ電位供給電源制御ト
ランジスタを有し、前記ロウ電位供給電源制御トランジ
スタのゲート電極とソース電極とには、互いに相補関係
にある制御信号が印可され、且つ、該ロウ電位供給電源
制御トランジスタのしきい値電圧の絶対値が０．３５Ｖ
以下に設定されている構成を付加するものである。
【００５１】請求項４２の発明は、請求項１の構成に、
前記ハイデータ保持手段に接続され、該ハイデータ保持
手段に電圧を供給するハイデータ保持電源線と、書き込
み動作時に、選択された前記ハイデータ保持手段の電位
をフローティング状態にするハイデータ保持電位フロー
ティング手段とをさらに備えている構成を付加するもの
である。
前記ハイデータ保持手段に接続され、該ハイデータ保持
手段に電圧を供給するハイデータ保持電源線と、書き込
み動作時に、選択された前記ハイデータ保持手段の電位
をフローティング状態にするハイデータ保持電位フロー
ティング手段とをさらに備えている構成を付加するもの
である。
【００５２】請求項４３の発明は、請求項１の構成に、
書き込み動作時における、選択されたハイデータ保持手
段の電位とロウデータ保持手段の電位との電位差が、デ
ータの読み出し動作及び書き込み動作を行なわないスタ
ンバイ期間におけるハイデータ保持手段の電位とロウデ
ータ保持手段の電位との電位差に等しいか又は小さくな
るように設定し、書き込み動作時における、選択されて
いないハイデータ保持手段のソース電位とロウデータ保
持手段のソース電位との電位差がスタンバイ期間におけ
るハイデータ保持手段の電位とロウデータ保持手段の電
位との電位差と等しくなるように設定するデータ保持電
位変更手段をさらに備えている構成を付加するものであ
る。
書き込み動作時における、選択されたハイデータ保持手
段の電位とロウデータ保持手段の電位との電位差が、デ
ータの読み出し動作及び書き込み動作を行なわないスタ
ンバイ期間におけるハイデータ保持手段の電位とロウデ
ータ保持手段の電位との電位差に等しいか又は小さくな
るように設定し、書き込み動作時における、選択されて
いないハイデータ保持手段のソース電位とロウデータ保
持手段のソース電位との電位差がスタンバイ期間におけ
るハイデータ保持手段の電位とロウデータ保持手段の電
位との電位差と等しくなるように設定するデータ保持電
位変更手段をさらに備えている構成を付加するものであ
る。
【００５３】請求項４４の発明は、請求項１の構成に、
前記ハイデータ保持手段に接続され、該ハイデータ保持
手段に電圧を供給するハイデータ保持電源線と、書き込
み動作時に、選択された前記ハイデータ保持手段の電位
を降圧させるデータ保持電位変更手段とをさらに備えて
いる構成を付加するものである。
前記ハイデータ保持手段に接続され、該ハイデータ保持
手段に電圧を供給するハイデータ保持電源線と、書き込
み動作時に、選択された前記ハイデータ保持手段の電位
を降圧させるデータ保持電位変更手段とをさらに備えて
いる構成を付加するものである。
【００５４】請求項４５の発明は、請求項１の構成に、
前記ハイデータ保持手段に接続され、該ハイデータ保持
手段に電圧を供給するハイデータ保持電源線と、読み出
し動作時に、選択された前記ハイデータ保持手段の電位
を昇圧させるデータ保持電位変更手段とをさらに備えて
いる構成を付加するものである。
前記ハイデータ保持手段に接続され、該ハイデータ保持
手段に電圧を供給するハイデータ保持電源線と、読み出
し動作時に、選択された前記ハイデータ保持手段の電位
を昇圧させるデータ保持電位変更手段とをさらに備えて
いる構成を付加するものである。
【００５５】請求項４６の発明は、請求項１の構成に、
前記データ保持手段が複数のブロックに分割されたアレ
イ状に設けられ、且つ、クロスカップル型のトランジス
タ対を有するメモリセルからなり、前記ブロック間にま
たがって配設される第１のロウデータ保持電源線と、前
記ブロック内の前記ロウデータ保持手段に接続され、該
ブロック内の前記ロウデータ保持手段に電圧を供給する
第２のロウデータ保持電源線とをさらに備え、第１のロ
ウデータ保持電源線と第２のロウデータ保持電源線とは
スイッチを介して接続されている構成を付加するもので
ある。
前記データ保持手段が複数のブロックに分割されたアレ
イ状に設けられ、且つ、クロスカップル型のトランジス
タ対を有するメモリセルからなり、前記ブロック間にま
たがって配設される第１のロウデータ保持電源線と、前
記ブロック内の前記ロウデータ保持手段に接続され、該
ブロック内の前記ロウデータ保持手段に電圧を供給する
第２のロウデータ保持電源線とをさらに備え、第１のロ
ウデータ保持電源線と第２のロウデータ保持電源線とは
スイッチを介して接続されている構成を付加するもので
ある。
【００５６】請求項４７の発明は、請求項４６の構成
に、前記メモリセルに接続され、該メモリセルを選択す
る複数のビット線対を備え、前記複数のブロックは、前
記複数のビット線対のうちの同一のビット線対に接続さ
れた前記メモリセルアレイが分割されてなり、前記スイ
ッチは前記ブロックごとに設けられており、前記第１及
び第２のロウデータ保持電源線のインピーダンスを前記
スイッチを介して制御する構成を付加するものである。
に、前記メモリセルに接続され、該メモリセルを選択す
る複数のビット線対を備え、前記複数のブロックは、前
記複数のビット線対のうちの同一のビット線対に接続さ
れた前記メモリセルアレイが分割されてなり、前記スイ
ッチは前記ブロックごとに設けられており、前記第１及
び第２のロウデータ保持電源線のインピーダンスを前記
スイッチを介して制御する構成を付加するものである。
【００５７】請求項４８の発明は、請求項４７の構成
に、前記インピーダンス制御手段は、前記スイッチを介
して、選択状態においては低インピーダンスとなる電位
を発生し、非選択状態においては高インピーダンスとな
る電位を発生する構成を付加するものである。
に、前記インピーダンス制御手段は、前記スイッチを介
して、選択状態においては低インピーダンスとなる電位
を発生し、非選択状態においては高インピーダンスとな
る電位を発生する構成を付加するものである。
【００５８】請求項４９の発明が講じた解決手段は、メ
モリセルがアレイ状に配置されてなるメモリセルアレイ
部と周辺回路部とからなるデータ記憶装置を対象とし、
前記周辺回路部は、読み出し動作時に、選択されたメモ
リセルにおけるハイデータ保持手段の電位とロウデータ
保持手段の電位との電位差を、選択されていないメモリ
セルにおけるハイデータ保持手段のソース電位とロウデ
ータ保持手段のソース電位との電位差よりも大きくする
電圧制御手段と、データの読み出し動作又は書き込み動
作を行なう活性化期間に前記周辺回路部に流れる電流を
導通させ、読み出し動作及び書き込み動作を行なわない
スタンバイ期間に前記周辺回路部に流れる電流を遮断す
る電流制御手段とを備えている構成とするものである。
モリセルがアレイ状に配置されてなるメモリセルアレイ
部と周辺回路部とからなるデータ記憶装置を対象とし、
前記周辺回路部は、読み出し動作時に、選択されたメモ
リセルにおけるハイデータ保持手段の電位とロウデータ
保持手段の電位との電位差を、選択されていないメモリ
セルにおけるハイデータ保持手段のソース電位とロウデ
ータ保持手段のソース電位との電位差よりも大きくする
電圧制御手段と、データの読み出し動作又は書き込み動
作を行なう活性化期間に前記周辺回路部に流れる電流を
導通させ、読み出し動作及び書き込み動作を行なわない
スタンバイ期間に前記周辺回路部に流れる電流を遮断す
る電流制御手段とを備えている構成とするものである。
【００５９】請求項４９の構成により、読み出し動作時
に選択されなかったメモリセルは、選択されたメモリセ
ルよりもアクセストランジスタ及びロウデータ保持手段
であるドライブトランジスタのゲート・ソース間電圧が
小さくなり、また、スタンバイ期間において周辺回路部
に流れる電流を遮断する電流制御手段を備えているた
め、活性化期間に比べてはるかに長いスタンバイ期間の
リーク電流が流れなくなる。
に選択されなかったメモリセルは、選択されたメモリセ
ルよりもアクセストランジスタ及びロウデータ保持手段
であるドライブトランジスタのゲート・ソース間電圧が
小さくなり、また、スタンバイ期間において周辺回路部
に流れる電流を遮断する電流制御手段を備えているた
め、活性化期間に比べてはるかに長いスタンバイ期間の
リーク電流が流れなくなる。
【００６０】請求項５０の発明が講じた解決手段は、複
数のクロスカップル型のデータ保持手段であるトランジ
スタ対を有するデータ記憶装置の駆動方法を前提とし、
前記複数のトランジスタ対のうちの選択されたトランジ
スタ対のソース線を接地するソース線接地工程と、前記
選択されたトランジスタ対のソース線にプリチャージを
行なう際に、選択されていないトランジスタ対のソース
線に前記選択されたトランジスタ対のソース線を接続す
るソース線接続工程とを備えている構成とするものであ
る。
数のクロスカップル型のデータ保持手段であるトランジ
スタ対を有するデータ記憶装置の駆動方法を前提とし、
前記複数のトランジスタ対のうちの選択されたトランジ
スタ対のソース線を接地するソース線接地工程と、前記
選択されたトランジスタ対のソース線にプリチャージを
行なう際に、選択されていないトランジスタ対のソース
線に前記選択されたトランジスタ対のソース線を接続す
るソース線接続工程とを備えている構成とするものであ
る。
【００６１】請求項５０の構成により、選択されたトラ
ンジスタ対のソース線を接地した後、選択されたトラン
ジスタ対のソース線に対してプリチャージを行なう際
に、非選択のトランジスタ対のソース線に選択されたト
ランジスタ対のソース線を接続するため、非選択のトラ
ンジスタ対のソース線に供給されている電荷が選択され
たトランジスタ対のソース線に注入されることになる。
ンジスタ対のソース線を接地した後、選択されたトラン
ジスタ対のソース線に対してプリチャージを行なう際
に、非選択のトランジスタ対のソース線に選択されたト
ランジスタ対のソース線を接続するため、非選択のトラ
ンジスタ対のソース線に供給されている電荷が選択され
たトランジスタ対のソース線に注入されることになる。
【００６２】請求項５１の発明は、請求項５０の構成
に、前記ソース線接続工程は、前記各トランジスタ対の
ソース線をそれぞれスイッチを介して共通に接続し、且
つ、所定の電位に保持する工程を含む構成を付加するも
のである。
に、前記ソース線接続工程は、前記各トランジスタ対の
ソース線をそれぞれスイッチを介して共通に接続し、且
つ、所定の電位に保持する工程を含む構成を付加するも
のである。
【００６３】請求項５２の発明は、請求項５０又は５１
の構成に、前記ソース線接地工程は、データの書き込み
時に、選択されたトランジスタ対のソース線をフローテ
ィング状態にし、選択されていない前記トランジスタ対
のソース線同士を共通に接続する工程を含む構成を付加
するものである。
の構成に、前記ソース線接地工程は、データの書き込み
時に、選択されたトランジスタ対のソース線をフローテ
ィング状態にし、選択されていない前記トランジスタ対
のソース線同士を共通に接続する工程を含む構成を付加
するものである。
【００６４】
【発明の実施の形態】本発明の第１の実施形態を図面に
基づいて説明する。
基づいて説明する。
【００６５】まず、第１の実施形態において本発明の基
本概念を説明する。図１は本発明の第１の実施形態に係
るデータ記憶装置のデータ保持手段とデータ保持電位と
を表わす模式図である。
本概念を説明する。図１は本発明の第１の実施形態に係
るデータ記憶装置のデータ保持手段とデータ保持電位と
を表わす模式図である。
【００６６】図１において、１Ａ及び１Ｂは、外部から
入力されるアドレスによって選択されるビット線ＢＬに
それぞれ接続され、ハイデータ（Ｈ）とロウデータ
（Ｌ）との２値のデータ保持手段を有するクロスカップ
ル型のトランジスタ対からなるメモリセルである。電源
電位Ｖccは、低電圧駆動を行なうために、例えば、１．
０Ｖに設定されているとする。メモリセル１Ａはハイデ
ータ保持手段のデータ保持電位を電源電位Ｖccに設定さ
れ、ロウデータ保持手段のデータ保持電位を接地電位Ｇ
ＮＤ（＝Ｖss）に設定されている。読み出し動作時に、
メモリセル１Ａが選択されたとすると、ロウデータ保持
手段の電位を負電圧発生回路が供給する−０．６Ｖに印
可して、ロウデータ保持手段であるトランジスタ対のゲ
ート・ソース間電圧Ｖgsを大きくし、該トランジスタ対
の駆動能力を高めるＢＬ駆動を行なうことにより、読み
出し速度の向上を図っている。
入力されるアドレスによって選択されるビット線ＢＬに
それぞれ接続され、ハイデータ（Ｈ）とロウデータ
（Ｌ）との２値のデータ保持手段を有するクロスカップ
ル型のトランジスタ対からなるメモリセルである。電源
電位Ｖccは、低電圧駆動を行なうために、例えば、１．
０Ｖに設定されているとする。メモリセル１Ａはハイデ
ータ保持手段のデータ保持電位を電源電位Ｖccに設定さ
れ、ロウデータ保持手段のデータ保持電位を接地電位Ｇ
ＮＤ（＝Ｖss）に設定されている。読み出し動作時に、
メモリセル１Ａが選択されたとすると、ロウデータ保持
手段の電位を負電圧発生回路が供給する−０．６Ｖに印
可して、ロウデータ保持手段であるトランジスタ対のゲ
ート・ソース間電圧Ｖgsを大きくし、該トランジスタ対
の駆動能力を高めるＢＬ駆動を行なうことにより、読み
出し速度の向上を図っている。
【００６７】一方、本願のメモリセル１Ｂはハイデータ
保持手段のデータ保持電位を、内部昇圧回路としてのチ
ャージポンプ回路又はインダクタとキャパシタとを含む
ＤＣ−ＤＣ変換器により電源電位Ｖccが昇圧された１．
５Ｖに設定され、ロウデータ保持手段のデータ保持電位
が接地電位ＧＮＤよりも大きな０．６Ｖに設定されてい
る。読み出し動作時に、メモリセル１Ｂが選択されたと
すると、ロウデータ保持手段の電位を接地して、ロウデ
ータ保持手段であるトランジスタ対のゲート・ソース間
電圧Ｖgsを大きくし、駆動能力を高めるＢＬ駆動を行な
って読み出し速度の向上を図っている。
保持手段のデータ保持電位を、内部昇圧回路としてのチ
ャージポンプ回路又はインダクタとキャパシタとを含む
ＤＣ−ＤＣ変換器により電源電位Ｖccが昇圧された１．
５Ｖに設定され、ロウデータ保持手段のデータ保持電位
が接地電位ＧＮＤよりも大きな０．６Ｖに設定されてい
る。読み出し動作時に、メモリセル１Ｂが選択されたと
すると、ロウデータ保持手段の電位を接地して、ロウデ
ータ保持手段であるトランジスタ対のゲート・ソース間
電圧Ｖgsを大きくし、駆動能力を高めるＢＬ駆動を行な
って読み出し速度の向上を図っている。
【００６８】すなわち、本願のメモリセル１Ｂは、デー
タ保持手段におけるデータの各保持電位がビット線ＢＬ
を駆動する方向とは逆の方向にそれぞれシフトされてい
る。ここで、ビット線ＢＬの駆動方向とは、例えば、電
源電位Ｖccにプリチャージされるビット線ＢＬの場合
は、接地電位方向がその駆動方向である。
タ保持手段におけるデータの各保持電位がビット線ＢＬ
を駆動する方向とは逆の方向にそれぞれシフトされてい
る。ここで、ビット線ＢＬの駆動方向とは、例えば、電
源電位Ｖccにプリチャージされるビット線ＢＬの場合
は、接地電位方向がその駆動方向である。
【００６９】本実施形態の特徴として、ＢＬ駆動を行な
うために必要な負電圧発生回路が不要となる。なお、読
み出し時には、メモリセル１Ａが接続される負電圧発生
回路は読み出し電流が流れ込むため、該回路の負荷が大
きくなるが、メモリセル１Ｂが接続されている内部昇圧
回路は電流が流れないため、該内部昇圧回路の負荷は小
さい。
うために必要な負電圧発生回路が不要となる。なお、読
み出し時には、メモリセル１Ａが接続される負電圧発生
回路は読み出し電流が流れ込むため、該回路の負荷が大
きくなるが、メモリセル１Ｂが接続されている内部昇圧
回路は電流が流れないため、該内部昇圧回路の負荷は小
さい。
【００７０】さらに、読み出し動作も書き込み動作も行
なわないスタンバイ期間に、ロウデータ保持手段である
トランジスタ対のソース電位を０．６Ｖに設定すると、
基板バイアス効果によって該トランジスタ対の各しきい
値電圧Ｖt が上昇する。これにより、リーク電流を抑制
することができる。なお、基板バイアス効果については
後の実施形態において詳述する。
なわないスタンバイ期間に、ロウデータ保持手段である
トランジスタ対のソース電位を０．６Ｖに設定すると、
基板バイアス効果によって該トランジスタ対の各しきい
値電圧Ｖt が上昇する。これにより、リーク電流を抑制
することができる。なお、基板バイアス効果については
後の実施形態において詳述する。
【００７１】図２は本発明の第１の実施形態に係るデー
タ記憶装置としての半導体ＳＲＡＭ集積回路装置の部分
回路図である。図２において、１はｎ行×ｍ列（ただ
し、ｎ，ｍは正の整数とする。以下同じ）のアレイ状に
配設されたメモリセルである。Ｐ１はハイデータとなる
電位を一方のハイデータ保持手段に供給する第１の負荷
トランジスタ、Ｐ２はハイデータとなる電位を他方のハ
イデータ保持手段に供給する第２の負荷トランジスタ、
Ｎ１はロウデータとなる電位を一方のロウデータ保持手
段に供給する第１のドライブトランジスタ、Ｎ２はロウ
データとなる他方のロウデータ保持手段に供給する第２
のドライブトランジスタである。
タ記憶装置としての半導体ＳＲＡＭ集積回路装置の部分
回路図である。図２において、１はｎ行×ｍ列（ただ
し、ｎ，ｍは正の整数とする。以下同じ）のアレイ状に
配設されたメモリセルである。Ｐ１はハイデータとなる
電位を一方のハイデータ保持手段に供給する第１の負荷
トランジスタ、Ｐ２はハイデータとなる電位を他方のハ
イデータ保持手段に供給する第２の負荷トランジスタ、
Ｎ１はロウデータとなる電位を一方のロウデータ保持手
段に供給する第１のドライブトランジスタ、Ｎ２はロウ
データとなる他方のロウデータ保持手段に供給する第２
のドライブトランジスタである。
【００７２】ＶＨはハイデータの電位となるハイデータ
保持電位、ＶＬはロウデータの電位となるロウデータ保
持電位、ＶＷＬは行方向のメモリセルを選択するワード
線、ＢＬｍ及び／ＢＬｍは列方向のメモリセルに対して
読み出し動作又は書き込み動作を制御するビット線対、
Ｎ３はワード線ＶＷＬにより活性化され、一方のデータ
保持手段に接続される第１のアクセストランジスタ、Ｎ
４はワード線ＶＷＬにより活性化され、他方のデータ保
持手段に接続される第２のアクセストランジスタであ
る。
保持電位、ＶＬはロウデータの電位となるロウデータ保
持電位、ＶＷＬは行方向のメモリセルを選択するワード
線、ＢＬｍ及び／ＢＬｍは列方向のメモリセルに対して
読み出し動作又は書き込み動作を制御するビット線対、
Ｎ３はワード線ＶＷＬにより活性化され、一方のデータ
保持手段に接続される第１のアクセストランジスタ、Ｎ
４はワード線ＶＷＬにより活性化され、他方のデータ保
持手段に接続される第２のアクセストランジスタであ
る。
【００７３】ＶＳＬｑ（ただし、ｑは１〜４の整数）は
メモリセル１のドライブトランジスタ対Ｎ１，Ｎ２のソ
ース電極に接続され、ＢＬ駆動を行なうためのソース電
位制御線である。
メモリセル１のドライブトランジスタ対Ｎ１，Ｎ２のソ
ース電極に接続され、ＢＬ駆動を行なうためのソース電
位制御線である。
【００７４】ＣＳＬｑは対応するソース電位制御線ＶＳ
Ｌｑにそれぞれ接続され、データ保持電位変更手段とし
てのソース電位制御回路である。ソース電位制御回路Ｃ
ＳＬｑは、一対のコラムアドレス及びロウアドレスによ
り複数のメモリセルから所定のメモリセル１を選択する
アドレスデコーダの出力信号のうちのソース線制御信号
ＰＹｑと、アドレスデコーダの出力信号のうちのロウア
ドレス信号ＰＸｎを受けるＷＬデコーダが出力するワー
ド線制御信号ＷＬｎと、書き込み制御信号ＷＥとにより
制御される。
Ｌｑにそれぞれ接続され、データ保持電位変更手段とし
てのソース電位制御回路である。ソース電位制御回路Ｃ
ＳＬｑは、一対のコラムアドレス及びロウアドレスによ
り複数のメモリセルから所定のメモリセル１を選択する
アドレスデコーダの出力信号のうちのソース線制御信号
ＰＹｑと、アドレスデコーダの出力信号のうちのロウア
ドレス信号ＰＸｎを受けるＷＬデコーダが出力するワー
ド線制御信号ＷＬｎと、書き込み制御信号ＷＥとにより
制御される。
【００７５】ソース電位制御回路ＣＳＬｑは、ソース線
制御信号ＰＹｑとワード線制御信号ＷＬｎと書き込み制
御信号ＷＥとを受けるＳＬデコーダと、選択されたメモ
リセル１のソース線を接地するためのトランジスタより
なるソース線接続手段としてのソース線スイッチＳＷ１
と、非選択のメモリセル１のソース線を接地電位よりも
高く保持するためのトランジスタよりなる共通ソース線
接続手段としての共通ソース線スイッチＳＷ２とを備え
ている。
制御信号ＰＹｑとワード線制御信号ＷＬｎと書き込み制
御信号ＷＥとを受けるＳＬデコーダと、選択されたメモ
リセル１のソース線を接地するためのトランジスタより
なるソース線接続手段としてのソース線スイッチＳＷ１
と、非選択のメモリセル１のソース線を接地電位よりも
高く保持するためのトランジスタよりなる共通ソース線
接続手段としての共通ソース線スイッチＳＷ２とを備え
ている。
【００７６】ＳＬデコーダは、ソース線制御信号ＰＹｑ
とワード線制御信号ＷＬｎと書き込み制御信号ＷＥとを
受け、外部供給電源線としての接地線２を制御する第１
の制御信号ＧＡをソース線スイッチＳＷ１のゲート電極
に出力し、また、外部供給電源線としての共通ソース接
続線３を制御する第２の制御信号ＧＢを共通ソース線ス
イッチＳＷ２のゲート電極に出力する。
とワード線制御信号ＷＬｎと書き込み制御信号ＷＥとを
受け、外部供給電源線としての接地線２を制御する第１
の制御信号ＧＡをソース線スイッチＳＷ１のゲート電極
に出力し、また、外部供給電源線としての共通ソース接
続線３を制御する第２の制御信号ＧＢを共通ソース線ス
イッチＳＷ２のゲート電極に出力する。
【００７７】４は共通ソース接続線３に接続され、非選
択のメモリセル１のロウデータの保持電位を接地電位よ
りも高い０．６Ｖになるように調節して保持する基準電
位発生回路である。
択のメモリセル１のロウデータの保持電位を接地電位よ
りも高い０．６Ｖになるように調節して保持する基準電
位発生回路である。
【００７８】なお、ソース電位制御線ＶＳＬ１に接続さ
れている第１のキャパシタＣＳＳＬは、該ソース電位制
御線ＶＳＬ１の寄生容量を表わしており、他のソース電
位制御線にもそれぞれ寄生容量は存在するが図示してい
ない。また、共通ソース接続線３に接続されている第２
のキャパシタＣＶＰＬは、該共通ソース接続線３の寄生
容量を表わしているが、容量が不足するようであるなら
ば別のキャパシタを追加してもよい。
れている第１のキャパシタＣＳＳＬは、該ソース電位制
御線ＶＳＬ１の寄生容量を表わしており、他のソース電
位制御線にもそれぞれ寄生容量は存在するが図示してい
ない。また、共通ソース接続線３に接続されている第２
のキャパシタＣＶＰＬは、該共通ソース接続線３の寄生
容量を表わしているが、容量が不足するようであるなら
ば別のキャパシタを追加してもよい。
【００７９】以下、前記のように構成されたＳＲＡＭ集
積回路装置の動作を説明する。
積回路装置の動作を説明する。
【００８０】まず、読み出し動作を［表１］に基づいて
説明する。
説明する。
【００８１】
【表１】
【００８２】図２に示すように、ビット線対ＢＬ１，／
ＢＬ１に接続されているメモリセル１が選択されたとす
る。［表１］に示すように、読み出し時には書き込み制
御信号ＷＥはオフになると共にワード線制御信号ＷＬｎ
はオンになる。このとき、図２に示すソース電位制御回
路ＣＳＬ１におけるソース線制御信号ＰＹ１及び第１の
制御信号ＧＡはオンになり、且つ、第２の制御信号ＧＢ
はオフになるため、ソース制御線ＶＳＬ１は接地電位と
なる。一方、非選択のメモリセル１の場合は、ソース電
位制御回路ＣＳＬ２〜ＣＳＬ４における各ソース線制御
信号ＰＹ２〜ＰＹ４及び第１の制御信号ＧＡはオフにな
り、且つ、第２の制御信号ＧＢはオンになるため、各ソ
ース制御線ＶＳＬ２〜ＶＳＬ４はそれぞれ共通ソース接
続線３に接続されるため、接地電位よりも高い０．６Ｖ
に印可される。
ＢＬ１に接続されているメモリセル１が選択されたとす
る。［表１］に示すように、読み出し時には書き込み制
御信号ＷＥはオフになると共にワード線制御信号ＷＬｎ
はオンになる。このとき、図２に示すソース電位制御回
路ＣＳＬ１におけるソース線制御信号ＰＹ１及び第１の
制御信号ＧＡはオンになり、且つ、第２の制御信号ＧＢ
はオフになるため、ソース制御線ＶＳＬ１は接地電位と
なる。一方、非選択のメモリセル１の場合は、ソース電
位制御回路ＣＳＬ２〜ＣＳＬ４における各ソース線制御
信号ＰＹ２〜ＰＹ４及び第１の制御信号ＧＡはオフにな
り、且つ、第２の制御信号ＧＢはオンになるため、各ソ
ース制御線ＶＳＬ２〜ＶＳＬ４はそれぞれ共通ソース接
続線３に接続されるため、接地電位よりも高い０．６Ｖ
に印可される。
【００８３】このように、選択されたメモリセル１の読
み出し電流Ｉrは、第１のドライブトランジスタのソー
ス電位を下げてゲート・ソース間電圧Ｖgsを大きくする
ため、第１のドライブトランジスタＮ１の駆動能力が大
きくなるので、低電圧駆動であっても確実にデータを読
み出すことができる。また、非選択のメモリセルのドラ
イブトランジスタのソース電位は昇圧されているため、
ワード線ＶＷＬが活性化された際に生じる、非選択のビ
ット線ＢＬ２〜ＢＬ４から各ソース制御線ＶＳＬ２〜Ｖ
ＳＬ４を介してそれぞれ廃棄される電荷Ｑ０の電荷量を
抑制できるので、消費電力を減らすことができる。
み出し電流Ｉrは、第１のドライブトランジスタのソー
ス電位を下げてゲート・ソース間電圧Ｖgsを大きくする
ため、第１のドライブトランジスタＮ１の駆動能力が大
きくなるので、低電圧駆動であっても確実にデータを読
み出すことができる。また、非選択のメモリセルのドラ
イブトランジスタのソース電位は昇圧されているため、
ワード線ＶＷＬが活性化された際に生じる、非選択のビ
ット線ＢＬ２〜ＢＬ４から各ソース制御線ＶＳＬ２〜Ｖ
ＳＬ４を介してそれぞれ廃棄される電荷Ｑ０の電荷量を
抑制できるので、消費電力を減らすことができる。
【００８４】さらに、図３（ａ）の読み出し動作のタイ
ミングチャートに示すように、読み出し開始時をｔ０と
し読み出し終了時をｔ１とする。
ミングチャートに示すように、読み出し開始時をｔ０と
し読み出し終了時をｔ１とする。
【００８５】読み出し終了時ｔ１において、選択された
メモリセル１は、ソース電位制御回路ＣＳＬ１における
第１の制御信号ＧＡがオフになり、且つ、第２の制御信
号ＧＢがオンになるため、ソース制御線ＶＳＬ１は共通
ソース接続線３に接続されるので０．６Ｖに印可され
る。
メモリセル１は、ソース電位制御回路ＣＳＬ１における
第１の制御信号ＧＡがオフになり、且つ、第２の制御信
号ＧＢがオンになるため、ソース制御線ＶＳＬ１は共通
ソース接続線３に接続されるので０．６Ｖに印可され
る。
【００８６】このとき、廃棄された電荷Ｑ０は第２のキ
ャパシタＣＶＰＬに充電されているため、図３（ｂ）に
示すように、第２のキャパシタＣＶＰＬの電荷の一部Ｑ
１がソース制御線ＶＳＬ１の寄生容量である第１のキャ
パシタに注入されるため、電荷の再利用が図られること
になり、さらに消費電力が低減する。
ャパシタＣＶＰＬに充電されているため、図３（ｂ）に
示すように、第２のキャパシタＣＶＰＬの電荷の一部Ｑ
１がソース制御線ＶＳＬ１の寄生容量である第１のキャ
パシタに注入されるため、電荷の再利用が図られること
になり、さらに消費電力が低減する。
【００８７】次に、書き込み動作を［表２］に基づいて
説明する。
説明する。
【００８８】
【表２】
【００８９】図２に示すように、ビット線対ＢＬ１，／
ＢＬ１に接続されているメモリセル１が選択されたとす
る。［表２］に示すように、書き込み時には書き込み制
御信号ＷＥ及びワード線制御信号ＷＬｎはオンになる。
このとき、図２に示すソース電位制御回路ＣＳＬ１にお
けるソース線制御信号ＰＹ１はオンになり、且つ、第１
の制御信号ＧＡ及び第２の制御信号ＧＢはオフになるた
め、ソース制御線ＶＳＬ１はフローティング状態とな
る。一方、非選択のメモリセル１の場合は、ソース電位
制御回路ＣＳＬ２〜ＣＳＬ４における各ソース線制御信
号ＰＹ２〜ＰＹ４及び第１の制御信号ＧＡはオフにな
り、且つ、第２の制御信号ＧＢはオンになるため、各ソ
ース制御線ＶＳＬ２〜ＶＳＬ４はそれぞれ共通ソース接
続線３に接続されるため、接地電位よりも高い０．６Ｖ
に印可される。
ＢＬ１に接続されているメモリセル１が選択されたとす
る。［表２］に示すように、書き込み時には書き込み制
御信号ＷＥ及びワード線制御信号ＷＬｎはオンになる。
このとき、図２に示すソース電位制御回路ＣＳＬ１にお
けるソース線制御信号ＰＹ１はオンになり、且つ、第１
の制御信号ＧＡ及び第２の制御信号ＧＢはオフになるた
め、ソース制御線ＶＳＬ１はフローティング状態とな
る。一方、非選択のメモリセル１の場合は、ソース電位
制御回路ＣＳＬ２〜ＣＳＬ４における各ソース線制御信
号ＰＹ２〜ＰＹ４及び第１の制御信号ＧＡはオフにな
り、且つ、第２の制御信号ＧＢはオンになるため、各ソ
ース制御線ＶＳＬ２〜ＶＳＬ４はそれぞれ共通ソース接
続線３に接続されるため、接地電位よりも高い０．６Ｖ
に印可される。
【００９０】このように、書き込み動作時に選択された
メモリセル１のソース制御線ＶＳＬ１をフローティング
状態とするため、ソース制御線ＶＳＬ１が高インピーダ
ンスとなるので、ドライブトランジスタ対Ｎ１，Ｎ２が
駆動しなくなる。これにより、所定のハイデータの電位
に到達する時間が短縮されるため、書き込み動作を高速
に行なうことができる。また、書き込み動作中にハイデ
ータ保持電位ＶＨを供給する電源からメモリセル１に流
れるセル貫通電流を排除できるため、低消費電力化を図
ることができる。
メモリセル１のソース制御線ＶＳＬ１をフローティング
状態とするため、ソース制御線ＶＳＬ１が高インピーダ
ンスとなるので、ドライブトランジスタ対Ｎ１，Ｎ２が
駆動しなくなる。これにより、所定のハイデータの電位
に到達する時間が短縮されるため、書き込み動作を高速
に行なうことができる。また、書き込み動作中にハイデ
ータ保持電位ＶＨを供給する電源からメモリセル１に流
れるセル貫通電流を排除できるため、低消費電力化を図
ることができる。
【００９１】なお、本実施形態においては、ソース制御
線ＶＳＬｑをワード線ＶＷＬと平行になるように配置し
たが、必ずしもこれに限るものではなく、ビット線ＢＬ
ｍと平行に配置されていてもよい。
線ＶＳＬｑをワード線ＶＷＬと平行になるように配置し
たが、必ずしもこれに限るものではなく、ビット線ＢＬ
ｍと平行に配置されていてもよい。
【００９２】また、共通ソース接続線３に接続するソー
ス制御線ＶＳＬｑの数をメモリセル１の４個分とした
が、８個分としてもよい。しかしながら、各ソース制御
線ＶＳＬｑの負荷を小さくするためには、ソース制御線
ＶＳＬｑを可能な限り分割した方がよい。
ス制御線ＶＳＬｑの数をメモリセル１の４個分とした
が、８個分としてもよい。しかしながら、各ソース制御
線ＶＳＬｑの負荷を小さくするためには、ソース制御線
ＶＳＬｑを可能な限り分割した方がよい。
【００９３】さらに、読み出し動作も書き込み動作も行
なわないスタンバイ期間に、アクセストランジスタＮ
３，Ｎ４のうち、ロウデータ保持手段に接続されている
側のアクセストランジスタのソース電位を接地電位Ｖss
よりも大きくすると、基板バイアス効果によって該アク
セストランジスタのしきい値電圧Ｖt が上昇する。これ
により、リーク電流を抑制することができる。なお、基
板バイアス効果については後の実施形態において詳述す
る。
なわないスタンバイ期間に、アクセストランジスタＮ
３，Ｎ４のうち、ロウデータ保持手段に接続されている
側のアクセストランジスタのソース電位を接地電位Ｖss
よりも大きくすると、基板バイアス効果によって該アク
セストランジスタのしきい値電圧Ｖt が上昇する。これ
により、リーク電流を抑制することができる。なお、基
板バイアス効果については後の実施形態において詳述す
る。
【００９４】以下、本発明の各実施形態に係るデータ記
憶装置の全体構成を説明する。
憶装置の全体構成を説明する。
【００９５】図４は本発明に係るデータ記憶装置の１つ
である半導体ＳＲＡＭ集積回路装置の全体構成図であっ
て、図５は本発明に係る半導体ＳＲＡＭ集積回路装置の
メモリセルの回路図である。図４に示すように、ｎ行×
ｍ列のアレイ状に配列されたメモリセルを中心にして、
列アドレス選択方向には周辺回路として、入力された列
アドレスをデコードするビット線デコーダ回路及びデコ
ードされた列アドレスにより複数のビット線対から所定
のビット線対を選択するコラムスイッチ、ロウデータの
電位を制御するロウデータ保持電源制御回路、メモリセ
ルに対してプリチャージを行なうビット線プリチャージ
制御回路、メモリセルのデータ記憶ノードに保持されて
いてビット線対により読み出されたハイ又はロウデータ
を検出するセンスアンプ回路、データの書き込みを行な
う書き込み制御回路、読み出し動作及び書き込み動作を
制御するＩ／Ｏ制御回路が配置され、行アドレス選択方
向には周辺回路として、入力された行アドレスをデコー
ドするワード線デコーダ回路、ハイデータの電位を制御
するハイデータ保持電源制御回路が配置されている。
である半導体ＳＲＡＭ集積回路装置の全体構成図であっ
て、図５は本発明に係る半導体ＳＲＡＭ集積回路装置の
メモリセルの回路図である。図４に示すように、ｎ行×
ｍ列のアレイ状に配列されたメモリセルを中心にして、
列アドレス選択方向には周辺回路として、入力された列
アドレスをデコードするビット線デコーダ回路及びデコ
ードされた列アドレスにより複数のビット線対から所定
のビット線対を選択するコラムスイッチ、ロウデータの
電位を制御するロウデータ保持電源制御回路、メモリセ
ルに対してプリチャージを行なうビット線プリチャージ
制御回路、メモリセルのデータ記憶ノードに保持されて
いてビット線対により読み出されたハイ又はロウデータ
を検出するセンスアンプ回路、データの書き込みを行な
う書き込み制御回路、読み出し動作及び書き込み動作を
制御するＩ／Ｏ制御回路が配置され、行アドレス選択方
向には周辺回路として、入力された行アドレスをデコー
ドするワード線デコーダ回路、ハイデータの電位を制御
するハイデータ保持電源制御回路が配置されている。
【００９６】図５において、図３８に示した従来の低消
費電力型メモリセルと異なる構成要素のみを説明する
と、Ｎ３は第１の記憶ノードＶN とビット線ＢＬ（ｍ）
とに接続され、ワード線ＷＬ（ｎ）により活性化される
第１のアクセストランジスタ、Ｎ４は第２の記憶ノード
ＶR とビット相補線／ＢＬ（ｍ）とに接続され、同じく
ワード線ＷＬ（ｎ）により活性化される第２のアクセス
トランジスタ、Ｖc は負荷トランジスタ対Ｐ１及びＰ２
の共通ソース電極に接続され、第１の記憶ノードＶN 及
び第２の記憶ノードＶR にハイデータの電位を供給する
ハイデータ保持電源線、Ｖs はドライブトランジスタ対
Ｎ１及びＮ２の共通ソース電極に接続され、第１の記憶
ノードＶN 及び第２の記憶ノードＶR にロウデータの電
位を供給するロウデータ保持電源線である。ハイデータ
保持電源線Ｖc はワード線ＷＬ（ｎ）と平行に行アドレ
ス選択方向に配置され、ロウデータ保持電源線Ｖs はビ
ット線ＢＬ（ｍ）と平行に列アドレス選択方向に配置さ
れている。
費電力型メモリセルと異なる構成要素のみを説明する
と、Ｎ３は第１の記憶ノードＶN とビット線ＢＬ（ｍ）
とに接続され、ワード線ＷＬ（ｎ）により活性化される
第１のアクセストランジスタ、Ｎ４は第２の記憶ノード
ＶR とビット相補線／ＢＬ（ｍ）とに接続され、同じく
ワード線ＷＬ（ｎ）により活性化される第２のアクセス
トランジスタ、Ｖc は負荷トランジスタ対Ｐ１及びＰ２
の共通ソース電極に接続され、第１の記憶ノードＶN 及
び第２の記憶ノードＶR にハイデータの電位を供給する
ハイデータ保持電源線、Ｖs はドライブトランジスタ対
Ｎ１及びＮ２の共通ソース電極に接続され、第１の記憶
ノードＶN 及び第２の記憶ノードＶR にロウデータの電
位を供給するロウデータ保持電源線である。ハイデータ
保持電源線Ｖc はワード線ＷＬ（ｎ）と平行に行アドレ
ス選択方向に配置され、ロウデータ保持電源線Ｖs はビ
ット線ＢＬ（ｍ）と平行に列アドレス選択方向に配置さ
れている。
【００９７】以下、前記のように構成された半導体ＳＲ
ＡＭ集積回路装置において実施形態を順に説明する。
ＡＭ集積回路装置において実施形態を順に説明する。
【００９８】図６は本発明の第２の実施形態に係る半導
体ＳＲＡＭ集積回路装置を示し、（ａ）はメモリセルの
回路図、（ｂ）は読み出し動作時におけるタイミングチ
ャートを示す図である。図６（ａ）において、トランジ
スタ対Ｐ３及びＰ４並びにＰ５及びＰ６は負荷トランジ
スタ対Ｐ１及びＰ２にそれぞれ対応し、トランジスタ対
Ｎ５及びＮ６並びにＮ９及びＮ１０はドライブトランジ
スタ対Ｎ１及びＮ２にそれぞれ対応し、トランジスタ対
Ｎ７及びＮ８並びにＮ１１及びＮ１２はアクセストラン
ジスタ対Ｎ３及びＮ４にそれぞれ対応する。図６（ｂ）
において、ＣＬＯＣＫは集積回路装置全体の制御タイミ
ングの基準又は読み出し動作及び書き込み動作タイミン
グの基準となる信号であり、ワード線ＷＬ（ｎ）及びＷ
Ｌ（ｎ＋１）、ロウデータ保持電源線Ｖs （ｍ）及びＶ
s （ｍ＋１）、ビット線対ＢＬ（ｍ）及び／ＢＬ（ｍ）
は図６（ａ）に示すそれぞれの信号線に対応している。
体ＳＲＡＭ集積回路装置を示し、（ａ）はメモリセルの
回路図、（ｂ）は読み出し動作時におけるタイミングチ
ャートを示す図である。図６（ａ）において、トランジ
スタ対Ｐ３及びＰ４並びにＰ５及びＰ６は負荷トランジ
スタ対Ｐ１及びＰ２にそれぞれ対応し、トランジスタ対
Ｎ５及びＮ６並びにＮ９及びＮ１０はドライブトランジ
スタ対Ｎ１及びＮ２にそれぞれ対応し、トランジスタ対
Ｎ７及びＮ８並びにＮ１１及びＮ１２はアクセストラン
ジスタ対Ｎ３及びＮ４にそれぞれ対応する。図６（ｂ）
において、ＣＬＯＣＫは集積回路装置全体の制御タイミ
ングの基準又は読み出し動作及び書き込み動作タイミン
グの基準となる信号であり、ワード線ＷＬ（ｎ）及びＷ
Ｌ（ｎ＋１）、ロウデータ保持電源線Ｖs （ｍ）及びＶ
s （ｍ＋１）、ビット線対ＢＬ（ｍ）及び／ＢＬ（ｍ）
は図６（ａ）に示すそれぞれの信号線に対応している。
【００９９】図６（ｂ）に示すように、時刻ｔ＝ｔ０と
ｔ＝ｔ１との間に立ち上がるＣＬＯＣＫ信号により読み
出し動作が開始される場合に、各時刻における信号線の
変化を説明する。
ｔ＝ｔ１との間に立ち上がるＣＬＯＣＫ信号により読み
出し動作が開始される場合に、各時刻における信号線の
変化を説明する。
【０１００】まず、時刻ｔ０において、ワード線ＷＬ
（ｎ）及びＷＬ（ｎ＋１）の電位は０Ｖ、ロウデータ保
持電源線Ｖs （ｍ）及びＶs （ｍ＋１）の電位は０．５
Ｖ、ビット線対ＢＬ（ｍ）及び／ＢＬ（ｍ）の電位は
１．０Ｖ及び図６（ａ）に示すハイデータ保持電源線Ｖ
c の電位は１．５Ｖにそれぞれ印加されている。
（ｎ）及びＷＬ（ｎ＋１）の電位は０Ｖ、ロウデータ保
持電源線Ｖs （ｍ）及びＶs （ｍ＋１）の電位は０．５
Ｖ、ビット線対ＢＬ（ｍ）及び／ＢＬ（ｍ）の電位は
１．０Ｖ及び図６（ａ）に示すハイデータ保持電源線Ｖ
c の電位は１．５Ｖにそれぞれ印加されている。
【０１０１】次に、時刻ｔ１において、ＣＬＯＣＫの立
ち上がりをトリガにして選択されたワード線ＷＬ（ｎ）
は電源電位Ｖccである１．０Ｖに印加され、選択された
ビット線対ＢＬ（ｍ）及び／ＢＬ（ｍ）に接続されてい
るロウデータ保持電源線Ｖs（ｍ）は、ほぼ同時に０Ｖ
に印加される。また、図６（ａ）に示すように、第１の
記憶ノードＶN に０．５Ｖのロウデータ、第２の記憶ノ
ードＶR に１．５Ｖのハイデータがそれぞれ保持されて
いるとすると、第１の記憶ノードＶN は第１のアクセス
トランジスタＮ３を介してビット線ＢＬ（ｍ）及びロウ
データ保持電源線Ｖs （ｍ）と導通するため、ビット線
ＢＬ（ｍ）の電位は、ビット線ＢＬ（ｍ）がロウインピ
ーダンスになるので若干（＝ｄＶボルト）下がる。これ
により、ビット線対ＢＬ（ｍ）及び／ＢＬ（ｍ）間に電
位差ができるので、その電位差により記憶されているデ
ータを読み出すことができる。
ち上がりをトリガにして選択されたワード線ＷＬ（ｎ）
は電源電位Ｖccである１．０Ｖに印加され、選択された
ビット線対ＢＬ（ｍ）及び／ＢＬ（ｍ）に接続されてい
るロウデータ保持電源線Ｖs（ｍ）は、ほぼ同時に０Ｖ
に印加される。また、図６（ａ）に示すように、第１の
記憶ノードＶN に０．５Ｖのロウデータ、第２の記憶ノ
ードＶR に１．５Ｖのハイデータがそれぞれ保持されて
いるとすると、第１の記憶ノードＶN は第１のアクセス
トランジスタＮ３を介してビット線ＢＬ（ｍ）及びロウ
データ保持電源線Ｖs （ｍ）と導通するため、ビット線
ＢＬ（ｍ）の電位は、ビット線ＢＬ（ｍ）がロウインピ
ーダンスになるので若干（＝ｄＶボルト）下がる。これ
により、ビット線対ＢＬ（ｍ）及び／ＢＬ（ｍ）間に電
位差ができるので、その電位差により記憶されているデ
ータを読み出すことができる。
【０１０２】次に、図７に基づいてクロスポイント選択
が実現されていることを検証する。図７は図６（ａ）に
示すメモリセルを構成するアクセストランジスタ等の読
み出し動作時における導通状態を示す図である。図７
（ａ）に示すように、選択されたビット線に接続されて
いる第１のアクセストランジスタＮ３は、時刻ｔ０にお
けるワード線ＷＬ（ｎ）に接続されているゲート電極の
電位が０Ｖ、第１の記憶ノードＶN に接続されているソ
ース電極の電位が０．５Ｖであり、従ってゲート・ソー
ス間電圧Ｖgsが−０．５Ｖとなる。また、しきい値電圧
Ｖt が０．６Ｖに設定されているとすると、電流値を決
定する実効電圧（Ｖgs−Ｖt ）が−１．１Ｖとなり強オ
フとなっている。次に、時刻ｔ１におけるワード線ＷＬ
に接続されているゲート電極の電位が１．０Ｖ、第１の
記憶ノードＶN に接続されているソース電極の電位が０
Ｖであり、従ってゲート・ソース間電圧Ｖgsは１．０Ｖ
となる。また、しきい値電圧Ｖt は後述する基板バイア
ス効果により０．６Ｖから０．４５Ｖに低下するため、
実効電圧（Ｖgs−Ｖt ）は０．５５Ｖとなり、第１のア
クセストランジスタＮ３はオンとなる。
が実現されていることを検証する。図７は図６（ａ）に
示すメモリセルを構成するアクセストランジスタ等の読
み出し動作時における導通状態を示す図である。図７
（ａ）に示すように、選択されたビット線に接続されて
いる第１のアクセストランジスタＮ３は、時刻ｔ０にお
けるワード線ＷＬ（ｎ）に接続されているゲート電極の
電位が０Ｖ、第１の記憶ノードＶN に接続されているソ
ース電極の電位が０．５Ｖであり、従ってゲート・ソー
ス間電圧Ｖgsが−０．５Ｖとなる。また、しきい値電圧
Ｖt が０．６Ｖに設定されているとすると、電流値を決
定する実効電圧（Ｖgs−Ｖt ）が−１．１Ｖとなり強オ
フとなっている。次に、時刻ｔ１におけるワード線ＷＬ
に接続されているゲート電極の電位が１．０Ｖ、第１の
記憶ノードＶN に接続されているソース電極の電位が０
Ｖであり、従ってゲート・ソース間電圧Ｖgsは１．０Ｖ
となる。また、しきい値電圧Ｖt は後述する基板バイア
ス効果により０．６Ｖから０．４５Ｖに低下するため、
実効電圧（Ｖgs−Ｖt ）は０．５５Ｖとなり、第１のア
クセストランジスタＮ３はオンとなる。
【０１０３】図７（ｂ）に示すように、選択されたビッ
ト線に接続されている第１のアクセストランジスタＮ７
は、時刻ｔ０時点の説明を省略すると、時刻ｔ１におけ
るワード線ＷＬ（ｎ＋１）に接続されているゲート電極
の電位が０Ｖ、第１の記憶ノードＶN に接続されている
ソース電極の電位が０Ｖになっており、従ってゲート・
ソース間電圧Ｖgsが０Ｖとなる。また、しきい値電圧Ｖ
t が基板バイアス効果により０．６Ｖから０．４５Ｖに
低下するため、実効電圧（Ｖgs−Ｖt ）が−０．４５Ｖ
となり、第１のアクセストランジスタＮ７は依然として
オフのままである。
ト線に接続されている第１のアクセストランジスタＮ７
は、時刻ｔ０時点の説明を省略すると、時刻ｔ１におけ
るワード線ＷＬ（ｎ＋１）に接続されているゲート電極
の電位が０Ｖ、第１の記憶ノードＶN に接続されている
ソース電極の電位が０Ｖになっており、従ってゲート・
ソース間電圧Ｖgsが０Ｖとなる。また、しきい値電圧Ｖ
t が基板バイアス効果により０．６Ｖから０．４５Ｖに
低下するため、実効電圧（Ｖgs−Ｖt ）が−０．４５Ｖ
となり、第１のアクセストランジスタＮ７は依然として
オフのままである。
【０１０４】図７（ｃ）に示すように、非選択のビット
線ＢＬ（ｎ＋１）に接続されている第１のアクセストラ
ンジスタＮ１１は、時刻ｔ０時点の説明を省略すると、
時刻ｔ１におけるワード線ＷＬ（ｎ）に接続されている
ゲート電極の電位が１．０Ｖ、第１の記憶ノードＶN に
接続されているソース電極の電位が０．５Ｖであり、従
ってゲート・ソース間電圧Ｖgsは０．５Ｖとなる。ま
た、しきい値電圧Ｖt が０．６Ｖであるので、実効電圧
（Ｖgs−Ｖt ）が−０．１Ｖとなりオフのままであるの
で、第１のアクセストランジスタＮ１１は導通しない。
線ＢＬ（ｎ＋１）に接続されている第１のアクセストラ
ンジスタＮ１１は、時刻ｔ０時点の説明を省略すると、
時刻ｔ１におけるワード線ＷＬ（ｎ）に接続されている
ゲート電極の電位が１．０Ｖ、第１の記憶ノードＶN に
接続されているソース電極の電位が０．５Ｖであり、従
ってゲート・ソース間電圧Ｖgsは０．５Ｖとなる。ま
た、しきい値電圧Ｖt が０．６Ｖであるので、実効電圧
（Ｖgs−Ｖt ）が−０．１Ｖとなりオフのままであるの
で、第１のアクセストランジスタＮ１１は導通しない。
【０１０５】図７（ｄ）に示すように、選択されたビッ
ト線に接続されているメモリセルの第１のドライブトラ
ンジスタＮ１は、時刻ｔ０時点の説明を省略すると、時
刻ｔ１における第２の記憶ノードＶRに接続されている
ゲート電極の電位は１．５Ｖ、ロウデータ保持電源線Ｖ
s に接続されているソース電極の電位は０Ｖになってお
り、従ってゲート・ソース間電圧Ｖgsは１．５Ｖとな
る。また、しきい値電圧Ｖt は基板バイアス効果により
０．６Ｖから０．４５Ｖに低下するため、実効電圧（Ｖ
gs−Ｖt ）は１．０５Ｖとなり第１のドライブトランジ
スタＮ１はオンから強オンとなる。
ト線に接続されているメモリセルの第１のドライブトラ
ンジスタＮ１は、時刻ｔ０時点の説明を省略すると、時
刻ｔ１における第２の記憶ノードＶRに接続されている
ゲート電極の電位は１．５Ｖ、ロウデータ保持電源線Ｖ
s に接続されているソース電極の電位は０Ｖになってお
り、従ってゲート・ソース間電圧Ｖgsは１．５Ｖとな
る。また、しきい値電圧Ｖt は基板バイアス効果により
０．６Ｖから０．４５Ｖに低下するため、実効電圧（Ｖ
gs−Ｖt ）は１．０５Ｖとなり第１のドライブトランジ
スタＮ１はオンから強オンとなる。
【０１０６】以上説明したように、選択されたワード線
ＷＬ（ｎ）及び選択されたビット線ＢＬ（ｍ）に接続さ
れている第１のアクセストランジスタＮ３と、選択され
たワード線ＷＬ（ｎ）及び非選択のビット線ＢＬ（ｍ＋
１）に接続されている第１のアクセストランジスタＮ１
１とを時刻ｔ１において比較した場合に、電流値を決定
する実効電圧（Ｖgs−Ｖt ）の差が０．６５Ｖであるた
め、非選択のビット線ＢＬ（ｍ＋１）に接続されたメモ
リセルの読み出し能力は、一桁以上低く抑えられている
ことがわかる。従って、従来の低消費電力型ＳＲＡＭの
ように２個のアクセストランジスタを用いなくても、ク
ロスポイント選択が実現できることがわかる。
ＷＬ（ｎ）及び選択されたビット線ＢＬ（ｍ）に接続さ
れている第１のアクセストランジスタＮ３と、選択され
たワード線ＷＬ（ｎ）及び非選択のビット線ＢＬ（ｍ＋
１）に接続されている第１のアクセストランジスタＮ１
１とを時刻ｔ１において比較した場合に、電流値を決定
する実効電圧（Ｖgs−Ｖt ）の差が０．６５Ｖであるた
め、非選択のビット線ＢＬ（ｍ＋１）に接続されたメモ
リセルの読み出し能力は、一桁以上低く抑えられている
ことがわかる。従って、従来の低消費電力型ＳＲＡＭの
ように２個のアクセストランジスタを用いなくても、ク
ロスポイント選択が実現できることがわかる。
【０１０７】次に、図８に基づいて基板バイアス効果を
説明する。図８は基板バイアス電位Ｖbsをパラメータと
したゲート・ソース間電圧Ｖgsとドレイン・ソース間電
流Ｉdsの対数値との相関図である。また、基板バイアス
電位Ｖbsとしきい値電圧Ｖtとの関係を式（１）に示
す。
説明する。図８は基板バイアス電位Ｖbsをパラメータと
したゲート・ソース間電圧Ｖgsとドレイン・ソース間電
流Ｉdsの対数値との相関図である。また、基板バイアス
電位Ｖbsとしきい値電圧Ｖtとの関係を式（１）に示
す。
【０１０８】 Ｖt ＝Ｖfb＋（２×Phi ）＋Gamma ×√（２×Phi −Ｖbs）…（１） 図８において、ＳＲＡＭが形成されている半導体基板と
ＳＲＡＭを構成しているトランジスタのソース電極との
間の電位差である基板バイアス電位Ｖbsの絶対値を０．
５Ｖ大きくすると、しきい値電圧Ｖt は０．１５Ｖ上昇
することを示している。なお、基板・ソース間電位Ｖbs
は負値である。
ＳＲＡＭを構成しているトランジスタのソース電極との
間の電位差である基板バイアス電位Ｖbsの絶対値を０．
５Ｖ大きくすると、しきい値電圧Ｖt は０．１５Ｖ上昇
することを示している。なお、基板・ソース間電位Ｖbs
は負値である。
【０１０９】式（１）に示すように、Ｖfbはフラットバ
ンド電圧、Phi はフェルミ準位、Gamma は基板バイアス
効果係数であり、いずれも半導体の材料により決定され
るパラメータであるため、基板バイアス電位Ｖbsを制御
することにより、一義的にしきい値電圧Ｖt を変化させ
ることができる。
ンド電圧、Phi はフェルミ準位、Gamma は基板バイアス
効果係数であり、いずれも半導体の材料により決定され
るパラメータであるため、基板バイアス電位Ｖbsを制御
することにより、一義的にしきい値電圧Ｖt を変化させ
ることができる。
【０１１０】本実施形態の特徴として、選択されたメモ
リセルの記憶ノードに保持されているデータの第１の電
位差（Ｖａ）は、非選択のメモリセルの記憶ノードに保
持されているデータの第２の電位差（Ｖｂ）よりも大き
くなるように制御されるため、アクセストランジスタの
個数を増やすことなくクロスポイント選択ができると共
に、読み出し時にロウデータ保持電源線の電位Ｖs
（ｍ）を接地電位に下げることにより、基板バイアス電
位Ｖbsの絶対値が小さくなるため基板バイアス効果が生
じ、しきい値電圧が下がるので、ハイデータ保持電源線
Ｖc の電位を１．５Ｖとしても確実に読み出し動作がで
きる。
リセルの記憶ノードに保持されているデータの第１の電
位差（Ｖａ）は、非選択のメモリセルの記憶ノードに保
持されているデータの第２の電位差（Ｖｂ）よりも大き
くなるように制御されるため、アクセストランジスタの
個数を増やすことなくクロスポイント選択ができると共
に、読み出し時にロウデータ保持電源線の電位Ｖs
（ｍ）を接地電位に下げることにより、基板バイアス電
位Ｖbsの絶対値が小さくなるため基板バイアス効果が生
じ、しきい値電圧が下がるので、ハイデータ保持電源線
Ｖc の電位を１．５Ｖとしても確実に読み出し動作がで
きる。
【０１１１】なお、第１の電位差Ｖａ及び第２の電位差
Ｖｂは、 Ｖａ＝ （ハイデータ保持電源線Ｖc の電位） −（ロウデータ保持電源線Ｖs （ｍ）の電位） ＝１．５Ｖ−０Ｖ ＝１．５Ｖ Ｖｂ＝ （ハイデータ保持電源線Ｖc の電位） −（ロウデータ保持電源線Ｖs （ｍ＋１）の電位） ＝１．５Ｖ−０．５Ｖ ＝１．０Ｖ である。
Ｖｂは、 Ｖａ＝ （ハイデータ保持電源線Ｖc の電位） −（ロウデータ保持電源線Ｖs （ｍ）の電位） ＝１．５Ｖ−０Ｖ ＝１．５Ｖ Ｖｂ＝ （ハイデータ保持電源線Ｖc の電位） −（ロウデータ保持電源線Ｖs （ｍ＋１）の電位） ＝１．５Ｖ−０．５Ｖ ＝１．０Ｖ である。
【０１１２】以下、第２の実施形態の変形例を図面に基
づいて説明する。図９は本発明の第２の実施形態の変形
例に係る半導体ＳＲＡＭ集積回路装置を示し、（ａ）は
メモリセルの回路図、（ｂ）は読み出し動作時における
タイミングチャートを示す図である。図１０は図９
（ａ）に示すメモリセルを構成するアクセストランジス
タ等の読み出し動作時における導通状態を示す図であ
る。図９は図６に示すメモリセルが構成された各トラン
ジスタの極性が反転したトランジスタにより構成されて
いるメモリセルを示している。
づいて説明する。図９は本発明の第２の実施形態の変形
例に係る半導体ＳＲＡＭ集積回路装置を示し、（ａ）は
メモリセルの回路図、（ｂ）は読み出し動作時における
タイミングチャートを示す図である。図１０は図９
（ａ）に示すメモリセルを構成するアクセストランジス
タ等の読み出し動作時における導通状態を示す図であ
る。図９は図６に示すメモリセルが構成された各トラン
ジスタの極性が反転したトランジスタにより構成されて
いるメモリセルを示している。
【０１１３】図９及び図１０（ａ）に示すように、第２
の実施形態と同様にアクセストランジスタの中では、選
択されたワード線ＷＬ（ｎ）及びビット線ＢＬ（ｍ）に
接続された第１のアクセストランジスタＰ３のみがオン
となることが分かる。
の実施形態と同様にアクセストランジスタの中では、選
択されたワード線ＷＬ（ｎ）及びビット線ＢＬ（ｍ）に
接続された第１のアクセストランジスタＰ３のみがオン
となることが分かる。
【０１１４】従って、極性反転型のトランジスタにより
構成される半導体ＳＲＡＭ集積回路装置であっても、第
２の実施形態と同様の特徴を示す。
構成される半導体ＳＲＡＭ集積回路装置であっても、第
２の実施形態と同様の特徴を示す。
【０１１５】ちなみに、本変形例の場合の第１の電位差
Ｖａ及び第２の電位差Ｖｂは、 Ｖａ＝ （ハイデータ保持電源線Ｖs （ｍ）の電位） −（ロウデータ保持電源線Ｖc の電位） ＝１．０Ｖ−（−０．５）Ｖ ＝１．５Ｖ Ｖｂ＝ （ハイデータ保持電源線Ｖs （ｍ＋１）の電位） −（ロウデータ保持電源線Ｖc の電位） ＝０．５Ｖ−（−０．５）Ｖ ＝１．０Ｖ となり、第２の実施形態と同じ値を示す。
Ｖａ及び第２の電位差Ｖｂは、 Ｖａ＝ （ハイデータ保持電源線Ｖs （ｍ）の電位） −（ロウデータ保持電源線Ｖc の電位） ＝１．０Ｖ−（−０．５）Ｖ ＝１．５Ｖ Ｖｂ＝ （ハイデータ保持電源線Ｖs （ｍ＋１）の電位） −（ロウデータ保持電源線Ｖc の電位） ＝０．５Ｖ−（−０．５）Ｖ ＝１．０Ｖ となり、第２の実施形態と同じ値を示す。
【０１１６】第２の実施形態とその変形例の関係に示し
たように、以下に説明する他の実施形態においても、各
実施形態に対して極性反転型のトランジスタからなる半
導体ＳＲＡＭ集積回路装置に適用できることはいうまで
もない。
たように、以下に説明する他の実施形態においても、各
実施形態に対して極性反転型のトランジスタからなる半
導体ＳＲＡＭ集積回路装置に適用できることはいうまで
もない。
【０１１７】以下、本発明の第３の実施形態に係る半導
体ＳＲＡＭ集積回路装置を図面に基づいて説明する。図
１１に示すように、読み出し動作時において、非選択の
ビット線に接続されたメモリセルのロウデータ保持電源
線Ｖs （ｍ＋１）の電位が第２の実施形態に示したよう
に周辺回路の電源電位Ｖccと接地電位Ｖssとの間の中間
電位である０．５Ｖに印加されているのではなく、電源
電位Ｖccに印加されていることを特徴とする。
体ＳＲＡＭ集積回路装置を図面に基づいて説明する。図
１１に示すように、読み出し動作時において、非選択の
ビット線に接続されたメモリセルのロウデータ保持電源
線Ｖs （ｍ＋１）の電位が第２の実施形態に示したよう
に周辺回路の電源電位Ｖccと接地電位Ｖssとの間の中間
電位である０．５Ｖに印加されているのではなく、電源
電位Ｖccに印加されていることを特徴とする。
【０１１８】本実施形態の場合は、 第１の電位差Ｖａ＝１．５Ｖ−０Ｖ ＝１．５Ｖ 第２の電位差Ｖｂ＝１．５Ｖ−１．０Ｖ＝０．５Ｖ となる。
【０１１９】これにより、中間電位の発生回路を省略で
きると共に、選択されたビット線ＢＬ（ｍ）及び選択さ
れていないビット線ＢＬ（ｍ＋１）に接続されているメ
モリセルのロウデータ保持電源線Ｖs （ｍ）及びＶs
（ｍ＋１）の電位差も大きくなるため、選択されたメモ
リセルの第１のアクセストランジスタＮ３と選択されて
いないメモリセルの第１のアクセストランジスタＮ１１
とのオン・オフ比も大きくなるので、クロスポイント選
択比が大きく得られることになり、従って、安定した低
消費電力化が可能になる。
きると共に、選択されたビット線ＢＬ（ｍ）及び選択さ
れていないビット線ＢＬ（ｍ＋１）に接続されているメ
モリセルのロウデータ保持電源線Ｖs （ｍ）及びＶs
（ｍ＋１）の電位差も大きくなるため、選択されたメモ
リセルの第１のアクセストランジスタＮ３と選択されて
いないメモリセルの第１のアクセストランジスタＮ１１
とのオン・オフ比も大きくなるので、クロスポイント選
択比が大きく得られることになり、従って、安定した低
消費電力化が可能になる。
【０１２０】なお、装置内において構成される中間電位
の発生回路は一般にハイインピーダンスを有するものと
なり、ロウデータ保持電源線Ｖs のように大量の電流を
流す場合は効率が悪くなるが、ハイデータ保持電源線Ｖ
c の電位を昇圧する場合は、電源電位Ｖccに対して０．
６Ｖ程度昇圧すれば良く、しかもその昇圧電位は電流を
流す必要がないので、効率が悪くなることもなくフラッ
シュＥＥＰＲＯＭのように電源電位に対して２、３倍程
度の昇圧電位は比較的簡単に実現できる。
の発生回路は一般にハイインピーダンスを有するものと
なり、ロウデータ保持電源線Ｖs のように大量の電流を
流す場合は効率が悪くなるが、ハイデータ保持電源線Ｖ
c の電位を昇圧する場合は、電源電位Ｖccに対して０．
６Ｖ程度昇圧すれば良く、しかもその昇圧電位は電流を
流す必要がないので、効率が悪くなることもなくフラッ
シュＥＥＰＲＯＭのように電源電位に対して２、３倍程
度の昇圧電位は比較的簡単に実現できる。
【０１２１】以下、本発明の第４の実施形態に係る半導
体ＳＲＡＭ集積回路装置を図面に基づいて説明する。図
１２に示すように、読み出し動作時において、非選択の
ビット線に接続されているメモリセルのロウデータ保持
電源線Ｖs （ｍ＋１）の電位が周辺回路の電源電位Ｖcc
と接地電位Ｖssとの間の０．５Ｖに印加されており、選
択されたビット線ＢＬ（ｍ）に接続されたメモリセルの
ロウデータ保持電源線Ｖs （ｍ）の電位が−０．５Ｖの
負の電位に印加される。
体ＳＲＡＭ集積回路装置を図面に基づいて説明する。図
１２に示すように、読み出し動作時において、非選択の
ビット線に接続されているメモリセルのロウデータ保持
電源線Ｖs （ｍ＋１）の電位が周辺回路の電源電位Ｖcc
と接地電位Ｖssとの間の０．５Ｖに印加されており、選
択されたビット線ＢＬ（ｍ）に接続されたメモリセルの
ロウデータ保持電源線Ｖs （ｍ）の電位が−０．５Ｖの
負の電位に印加される。
【０１２２】これにより、電源電位Ｖccが０．５Ｖと低
く設定されているとしても、選択されたメモリセルのロ
ウデータ保持電源線Ｖs （ｍ）の電位が負の電位にまで
オーバードライブして読み出されるため、高速な読み出
し動作が可能となる。
く設定されているとしても、選択されたメモリセルのロ
ウデータ保持電源線Ｖs （ｍ）の電位が負の電位にまで
オーバードライブして読み出されるため、高速な読み出
し動作が可能となる。
【０１２３】本実施形態の特徴として、第３の実施形態
に比べて電源電位Ｖccが低く設定でき、高速読み出しが
可能となる。なお、非選択のビット線に接続されている
メモリセルのロウデータ保持電源線Ｖs （ｍ＋１）の電
位を、第３の実施形態に示したように周辺回路の電源電
位Ｖccに設定できることは明らかである。
に比べて電源電位Ｖccが低く設定でき、高速読み出しが
可能となる。なお、非選択のビット線に接続されている
メモリセルのロウデータ保持電源線Ｖs （ｍ＋１）の電
位を、第３の実施形態に示したように周辺回路の電源電
位Ｖccに設定できることは明らかである。
【０１２４】以下、本発明の第５の実施形態に係る半導
体ＳＲＡＭ集積回路装置を図面に基づいて説明する。図
６及び図１３に示すように、第１のアクセストランジス
タＮ３、Ｎ７及びＮ１１等と第１のドライブトランジス
タＮ１、Ｎ５及びＮ９等のしきい値電圧Ｖt がそれぞれ
０．１５Ｖに設定されている。このしきい値電圧Ｖt
は、前記の値に限定されたものではなく、従来のＳＲＡ
Ｍを構成するトランジスタのしきい値電圧Ｖt ＝０．６
Ｖよりも小さく、さらに従来不可能であった０．３５Ｖ
よりも小さい値に設定されていることに意義がある。
体ＳＲＡＭ集積回路装置を図面に基づいて説明する。図
６及び図１３に示すように、第１のアクセストランジス
タＮ３、Ｎ７及びＮ１１等と第１のドライブトランジス
タＮ１、Ｎ５及びＮ９等のしきい値電圧Ｖt がそれぞれ
０．１５Ｖに設定されている。このしきい値電圧Ｖt
は、前記の値に限定されたものではなく、従来のＳＲＡ
Ｍを構成するトランジスタのしきい値電圧Ｖt ＝０．６
Ｖよりも小さく、さらに従来不可能であった０．３５Ｖ
よりも小さい値に設定されていることに意義がある。
【０１２５】図６（ｂ）における時刻ｔ０に示すような
スタンバイ状態において、以下に示す２点の理由により
リーク電流が減少するため、各トランジスタのしきい値
電圧Ｖt を低く設定できる。
スタンバイ状態において、以下に示す２点の理由により
リーク電流が減少するため、各トランジスタのしきい値
電圧Ｖt を低く設定できる。
【０１２６】１点目の理由は、図１３（ｂ）に示す第１
のアクセストランジスタＮ７を例に取ると、第１の記憶
ノードＶN に接続されているソース電極の電位はスタン
バイ時に０．５Ｖに印加されており、基板バイアス電位
Ｖbsの絶対値が０．５Ｖ大きくなる。従って、接地電位
Ｖssを基準にしたしきい値電圧Ｖt が０．１５Ｖと低い
値であっても、図８に示した基板バイアス効果により該
しきい値電圧Ｖtが０．１５Ｖ上昇して０．３Ｖとなる
からである。しきい値電圧Ｖt が０．１５Ｖ上昇すると
リーク電流は１桁半減少する。
のアクセストランジスタＮ７を例に取ると、第１の記憶
ノードＶN に接続されているソース電極の電位はスタン
バイ時に０．５Ｖに印加されており、基板バイアス電位
Ｖbsの絶対値が０．５Ｖ大きくなる。従って、接地電位
Ｖssを基準にしたしきい値電圧Ｖt が０．１５Ｖと低い
値であっても、図８に示した基板バイアス効果により該
しきい値電圧Ｖtが０．１５Ｖ上昇して０．３Ｖとなる
からである。しきい値電圧Ｖt が０．１５Ｖ上昇すると
リーク電流は１桁半減少する。
【０１２７】２点目の理由は、同じく第１のアクセスト
ランジスタＮ７を例にとると、ゲート電極の電位である
ワード線ＷＬ（ｎ＋１）の電位は０Ｖであるのに対し
て、ソース電極の電位は０．５Ｖであるため、ゲート・
ソース間電圧Ｖgsは−０．５Ｖの負の電位差を有するか
らである。
ランジスタＮ７を例にとると、ゲート電極の電位である
ワード線ＷＬ（ｎ＋１）の電位は０Ｖであるのに対し
て、ソース電極の電位は０．５Ｖであるため、ゲート・
ソース間電圧Ｖgsは−０．５Ｖの負の電位差を有するか
らである。
【０１２８】従来、しきい値電圧の最下限値が０．３５
Ｖとなるのは、以下の理由によるものである。ＳＲＡＭ
のメモリセルにおけるセル数の実用的な値は１００万個
以上である。１００万個のメモリセル全体のリーク電流
を１マイクロアンペア以下に制限するには、１セル当た
り１ピコアンペア以下に抑える必要があることが分か
る。そのためには、ＳＲＡＭを構成するトランジスタの
各しきい値電圧Ｖt を０．３５Ｖ以上に設定しなければ
ならない。前記リーク電流はしきい値電圧Ｖt にのみ依
存するので、リーク電流が問題となるスタンバイ期間に
しきい値電圧Ｖtを０．３５Ｖ以下に設定することは不
可能である。
Ｖとなるのは、以下の理由によるものである。ＳＲＡＭ
のメモリセルにおけるセル数の実用的な値は１００万個
以上である。１００万個のメモリセル全体のリーク電流
を１マイクロアンペア以下に制限するには、１セル当た
り１ピコアンペア以下に抑える必要があることが分か
る。そのためには、ＳＲＡＭを構成するトランジスタの
各しきい値電圧Ｖt を０．３５Ｖ以上に設定しなければ
ならない。前記リーク電流はしきい値電圧Ｖt にのみ依
存するので、リーク電流が問題となるスタンバイ期間に
しきい値電圧Ｖtを０．３５Ｖ以下に設定することは不
可能である。
【０１２９】しかし、動作期間においては１ミリアンペ
ア程度のリーク電流は許容されるため、しきい値電圧Ｖ
t を０．３５Ｖ以下に設定することができる。
ア程度のリーク電流は許容されるため、しきい値電圧Ｖ
t を０．３５Ｖ以下に設定することができる。
【０１３０】本実施形態の特徴として、ソース電位を制
御することにより動的に実効的なしきい値電圧を上昇さ
せたり、ゲート・ソース間電位を負にしたりすることに
より、リーク電流の問題を回避できるため、しきい値電
圧Ｖt を０．３５Ｖ以下に設定することが可能となる。
御することにより動的に実効的なしきい値電圧を上昇さ
せたり、ゲート・ソース間電位を負にしたりすることに
より、リーク電流の問題を回避できるため、しきい値電
圧Ｖt を０．３５Ｖ以下に設定することが可能となる。
【０１３１】以下、本発明の第６の実施形態に係る半導
体ＳＲＡＭ集積回路装置を図面に基づいて説明する。図
１４（ａ）、（ｂ）及び図１５（ａ）、（ｂ）は、読み
出し動作及び書き込み動作を行なう第１の動作モードと
しての活性化期間と読み出し動作及び書き込み動作を行
なわない第２の動作モードとしてのスタンバイ期間とに
おけるハイデータ保持電源線Ｖc 及びロウデータ保持電
源線Ｖs の電位を制御するものである。図１４（ａ）は
活性化期間における選択セルを表わし、図１４（ｂ）は
活性化期間における準選択セルを表わし、図１５（ａ）
は活性化期間における非選択セルを表わし、図１５
（ｂ）はスタンバイ期間におけるセルを表わしている。
体ＳＲＡＭ集積回路装置を図面に基づいて説明する。図
１４（ａ）、（ｂ）及び図１５（ａ）、（ｂ）は、読み
出し動作及び書き込み動作を行なう第１の動作モードと
しての活性化期間と読み出し動作及び書き込み動作を行
なわない第２の動作モードとしてのスタンバイ期間とに
おけるハイデータ保持電源線Ｖc 及びロウデータ保持電
源線Ｖs の電位を制御するものである。図１４（ａ）は
活性化期間における選択セルを表わし、図１４（ｂ）は
活性化期間における準選択セルを表わし、図１５（ａ）
は活性化期間における非選択セルを表わし、図１５
（ｂ）はスタンバイ期間におけるセルを表わしている。
【０１３２】図１４（ｂ）に示す、活性化期間における
準選択セルとは選択されたワード線ＷＬのみ電源電位Ｖ
ccに印加され、ロウデータ保持電源線Ｖs には接地電位
Ｖssが印加されていない期間をいう。
準選択セルとは選択されたワード線ＷＬのみ電源電位Ｖ
ccに印加され、ロウデータ保持電源線Ｖs には接地電位
Ｖssが印加されていない期間をいう。
【０１３３】まず、図１４（ｂ）、図１５（ａ）に示す
ように、活性化期間（選択セルを除く）において、ハイ
データ保持電源線Ｖc の電位は電源電位Ｖccに０．５Ｖ
を加えた１．０Ｖに、ロウデータ保持電源線Ｖs の電位
は電源電位Ｖccである０．５Ｖに印加されている。
ように、活性化期間（選択セルを除く）において、ハイ
データ保持電源線Ｖc の電位は電源電位Ｖccに０．５Ｖ
を加えた１．０Ｖに、ロウデータ保持電源線Ｖs の電位
は電源電位Ｖccである０．５Ｖに印加されている。
【０１３４】次に、図１５（ｂ）に示すように、スタン
バイ期間になると、ハイデータ保持電源線Ｖc の電位
は、電源電位Ｖccに１．０Ｖを加えた１．５Ｖに、ロウ
データ保持電源線Ｖs の電位は電源電位Ｖccに０．５Ｖ
を加えた１．０Ｖに印加される。ロウデータ保持電源線
Ｖs の電位が高く印加されると、メモリセルを構成して
いるドライブトランジスタＮ１及びＮ２の基板バイアス
効果により、しきい値電圧が高くなる。
バイ期間になると、ハイデータ保持電源線Ｖc の電位
は、電源電位Ｖccに１．０Ｖを加えた１．５Ｖに、ロウ
データ保持電源線Ｖs の電位は電源電位Ｖccに０．５Ｖ
を加えた１．０Ｖに印加される。ロウデータ保持電源線
Ｖs の電位が高く印加されると、メモリセルを構成して
いるドライブトランジスタＮ１及びＮ２の基板バイアス
効果により、しきい値電圧が高くなる。
【０１３５】本実施形態の特徴として、動作期間中の大
部分を占めるスタンバイ期間において、ドライブトラン
ジスタＮ１及びＮ２等のソース電極の電位が１．０Ｖ昇
圧されると基板バイアス効果によりしきい値電圧が０．
３Ｖ上昇するため、リーク電流は３桁減少することにな
る。逆に、３桁のリーク電流が抑制できることを考慮し
て、活性化期間におけるしきい値電圧を通常より約０．
３Ｖ低く設定することが可能となり、電源電位Ｖccを
０．５Ｖとする低電圧駆動による低消費電力化を達成し
ながら速度の劣化も抑制できる。
部分を占めるスタンバイ期間において、ドライブトラン
ジスタＮ１及びＮ２等のソース電極の電位が１．０Ｖ昇
圧されると基板バイアス効果によりしきい値電圧が０．
３Ｖ上昇するため、リーク電流は３桁減少することにな
る。逆に、３桁のリーク電流が抑制できることを考慮し
て、活性化期間におけるしきい値電圧を通常より約０．
３Ｖ低く設定することが可能となり、電源電位Ｖccを
０．５Ｖとする低電圧駆動による低消費電力化を達成し
ながら速度の劣化も抑制できる。
【０１３６】以下、本発明の第６の実施形態の第１の変
形例に係る半導体ＳＲＡＭ集積回路装置を図面に基づい
て説明する。
形例に係る半導体ＳＲＡＭ集積回路装置を図面に基づい
て説明する。
【０１３７】本変形例は、読み出し動作又は書き込み動
作の動作タイミングの基準となるＣＬＯＣＫ信号のサイ
クル周波数を相対的に大きくするものである。
作の動作タイミングの基準となるＣＬＯＣＫ信号のサイ
クル周波数を相対的に大きくするものである。
【０１３８】図１４（ａ）に示すように、前記第６の実
施形態における活性化期間の選択セルは、ロウデータ保
持電源線Ｖs の電位をスタンバイ期間の０．５Ｖから接
地電位Ｖssに降圧されている。しかしながら、本変形例
においては、ＣＬＯＣＫ信号のサイクル周波数を大きく
しているため、ワード線ＷＬ（ｎ）が活性化されている
期間が必然的に短くなる。これにより、スタンバイ期間
中の０．５Ｖの保持電位を、例えば、０．３Ｖ程度にし
てロウデータ保持電源線Ｖs の遷移期間を確保する必要
がある。リーク電流は、ＣＬＯＣＫ信号のサイクル周波
数が相対的に小さい間はＤＣ成分が支配的であるが、該
サイクル周波数が相対的に大きくなると充放電量が支配
的になるため、結果的に、減少することになる。
施形態における活性化期間の選択セルは、ロウデータ保
持電源線Ｖs の電位をスタンバイ期間の０．５Ｖから接
地電位Ｖssに降圧されている。しかしながら、本変形例
においては、ＣＬＯＣＫ信号のサイクル周波数を大きく
しているため、ワード線ＷＬ（ｎ）が活性化されている
期間が必然的に短くなる。これにより、スタンバイ期間
中の０．５Ｖの保持電位を、例えば、０．３Ｖ程度にし
てロウデータ保持電源線Ｖs の遷移期間を確保する必要
がある。リーク電流は、ＣＬＯＣＫ信号のサイクル周波
数が相対的に小さい間はＤＣ成分が支配的であるが、該
サイクル周波数が相対的に大きくなると充放電量が支配
的になるため、結果的に、減少することになる。
【０１３９】従って、ＣＬＯＣＫ信号のサイクル周波数
を大きくすればするほど、スタンバイ期間中のロウデー
タ保持電位は接地電位Ｖssに近づくことになる。なお、
周波数依存型データ保持電位変更手段及び所定電位設定
手段は、図示はしていないが、本発明に係るロウデータ
保持電源制御回路である。
を大きくすればするほど、スタンバイ期間中のロウデー
タ保持電位は接地電位Ｖssに近づくことになる。なお、
周波数依存型データ保持電位変更手段及び所定電位設定
手段は、図示はしていないが、本発明に係るロウデータ
保持電源制御回路である。
【０１４０】また、ＣＬＯＣＫ信号のサイクル周波数を
大きくしておいて、図１４（ａ）に示す活性化期間の選
択セルのハイデータ保持電源線Ｖc を、例えば、スタン
バイ期間と同じ１．５Ｖに昇圧してもよい。このように
すると、第２のドライブトランジスタＮ２のゲート電位
が高くなるため、高速にデータを読み出すことができ
る。
大きくしておいて、図１４（ａ）に示す活性化期間の選
択セルのハイデータ保持電源線Ｖc を、例えば、スタン
バイ期間と同じ１．５Ｖに昇圧してもよい。このように
すると、第２のドライブトランジスタＮ２のゲート電位
が高くなるため、高速にデータを読み出すことができ
る。
【０１４１】以下、本発明の第６の実施形態の第２の変
形例に係る半導体ＳＲＡＭ集積回路装置を図面に基づい
て説明する。
形例に係る半導体ＳＲＡＭ集積回路装置を図面に基づい
て説明する。
【０１４２】本変形例も前記第１の変形例と同様に、読
み出し動作又は書き込み動作の動作タイミングの基準と
なるＣＬＯＣＫ信号のサイクル周波数を相対的に大きく
するものである。
み出し動作又は書き込み動作の動作タイミングの基準と
なるＣＬＯＣＫ信号のサイクル周波数を相対的に大きく
するものである。
【０１４３】本変形例は、図１５（ｂ）に示すスタンバ
イ期間のハイデータ保持電源線Ｖcの電位が１．５Ｖ
に、また、ロウデータ保持電源線Ｖs の電位が０．５Ｖ
に設定されているメモリセルを想定する。
イ期間のハイデータ保持電源線Ｖcの電位が１．５Ｖ
に、また、ロウデータ保持電源線Ｖs の電位が０．５Ｖ
に設定されているメモリセルを想定する。
【０１４４】前記第１の変形例で説明したように、活性
化期間にハイデータ保持電源線Ｖcの電位をスタンバイ
期間中の１．５Ｖから２．０Ｖに昇圧してもよい。
化期間にハイデータ保持電源線Ｖcの電位をスタンバイ
期間中の１．５Ｖから２．０Ｖに昇圧してもよい。
【０１４５】しかしながら、ＣＬＯＣＫ信号のサイクル
周波数を大きくしているため、ワード線ＷＬ（ｎ）が活
性化されている期間が必然的に短くなる。これにより、
スタンバイ期間中の１．５Ｖの保持電位を、例えば、
１．７Ｖ程度にしてハイデータ保持電源線Ｖc の遷移期
間を確保する必要がある。リーク電流は、前述したよう
に、サイクル周波数が相対的に大きくなると充放電量が
支配的になるので減少する。
周波数を大きくしているため、ワード線ＷＬ（ｎ）が活
性化されている期間が必然的に短くなる。これにより、
スタンバイ期間中の１．５Ｖの保持電位を、例えば、
１．７Ｖ程度にしてハイデータ保持電源線Ｖc の遷移期
間を確保する必要がある。リーク電流は、前述したよう
に、サイクル周波数が相対的に大きくなると充放電量が
支配的になるので減少する。
【０１４６】従って、ＣＬＯＣＫ信号のサイクル周波数
を大きくすればするほど、スタンバイ期間中のハイデー
タ保持電位は活性化期間中のハイデータ保持電源線Ｖc
の電位（ここでは１．５Ｖ）に近づくことになる。な
お、周波数依存型データ保持電位変更手段及び所定電位
設定手段は、図示はしていないが、本発明に係るハイデ
ータ保持電源制御回路である。
を大きくすればするほど、スタンバイ期間中のハイデー
タ保持電位は活性化期間中のハイデータ保持電源線Ｖc
の電位（ここでは１．５Ｖ）に近づくことになる。な
お、周波数依存型データ保持電位変更手段及び所定電位
設定手段は、図示はしていないが、本発明に係るハイデ
ータ保持電源制御回路である。
【０１４７】また、ＣＬＯＣＫ信号のサイクル周波数を
大きくしておいて、活性化期間の選択セルのロウデータ
保持電源線Ｖs を接地電位Ｖssに降圧してもよい。この
ようにすると、第２のドライブトランジスタＮ２のゲー
ト・ソース間電圧が大きくなるため、高速にデータを読
み出すことができる。
大きくしておいて、活性化期間の選択セルのロウデータ
保持電源線Ｖs を接地電位Ｖssに降圧してもよい。この
ようにすると、第２のドライブトランジスタＮ２のゲー
ト・ソース間電圧が大きくなるため、高速にデータを読
み出すことができる。
【０１４８】以下、本発明の第７の実施形態に係る半導
体ＳＲＡＭ集積回路装置を図面に基づいて説明する。図
１６及び図１７に示すように、スタンバイ期間におい
て、活性化期間と比較して基板に対して印加される基板
電位Ｖbbを−０．５Ｖに設定することにより、基板バイ
アス電位Ｖbsの絶対値が０．５Ｖ上昇するため、基板バ
イアス効果によりドライブトランジスタＮ１及びＮ２等
のしきい値電圧Ｖt が０．１５Ｖ程度高くなるので、リ
ーク電流を１桁半程度抑えることができる。
体ＳＲＡＭ集積回路装置を図面に基づいて説明する。図
１６及び図１７に示すように、スタンバイ期間におい
て、活性化期間と比較して基板に対して印加される基板
電位Ｖbbを−０．５Ｖに設定することにより、基板バイ
アス電位Ｖbsの絶対値が０．５Ｖ上昇するため、基板バ
イアス効果によりドライブトランジスタＮ１及びＮ２等
のしきい値電圧Ｖt が０．１５Ｖ程度高くなるので、リ
ーク電流を１桁半程度抑えることができる。
【０１４９】また、メモリセルのデータラッチ能力が低
下しないように、ロウデータ保持電源線Ｖs の電位を接
地電源Ｖssに印加する。
下しないように、ロウデータ保持電源線Ｖs の電位を接
地電源Ｖssに印加する。
【０１５０】以下、本発明の第７の実施形態の変形例に
係る半導体ＳＲＡＭ集積回路装置を説明する。本変形例
は第７の実施形態において、メモリセルのデータラッチ
能力を低下させないように、ロウデータ保持電源線Ｖs
の電位を接地電源Ｖssに印加する代わりに、ハイデータ
保持電源線Ｖc の電位を電源電位Ｖccに１．０Ｖを加え
た１．５Ｖに印加するものである。
係る半導体ＳＲＡＭ集積回路装置を説明する。本変形例
は第７の実施形態において、メモリセルのデータラッチ
能力を低下させないように、ロウデータ保持電源線Ｖs
の電位を接地電源Ｖssに印加する代わりに、ハイデータ
保持電源線Ｖc の電位を電源電位Ｖccに１．０Ｖを加え
た１．５Ｖに印加するものである。
【０１５１】以下、本発明の第８の実施形態に係る半導
体ＳＲＡＭ集積回路装置を図面に基づいて説明する。メ
モリセルを構成するアクセストランジスタ、ドライブト
ランジスタの基板バイアス効果を、他のトランジスタに
生じる基板バイアス効果よりも大きくなるようにデバイ
スパラメータを設定する。
体ＳＲＡＭ集積回路装置を図面に基づいて説明する。メ
モリセルを構成するアクセストランジスタ、ドライブト
ランジスタの基板バイアス効果を、他のトランジスタに
生じる基板バイアス効果よりも大きくなるようにデバイ
スパラメータを設定する。
【０１５２】具体的には、図１８（ａ）に示すように、
従来の半導体基板が示す基板バイアス電位Ｖbsは、０．
５Ｖ小さくなるとしきい値電圧Vtが０．１５Ｖしか上昇
しないが、図１８（ｂ）に示すように、０．３０Ｖ上昇
するように各トランジスタのデバイスパラメータを設定
する。
従来の半導体基板が示す基板バイアス電位Ｖbsは、０．
５Ｖ小さくなるとしきい値電圧Vtが０．１５Ｖしか上昇
しないが、図１８（ｂ）に示すように、０．３０Ｖ上昇
するように各トランジスタのデバイスパラメータを設定
する。
【０１５３】第２の実施形態において、基板バイアス電
位Ｖbsとしきい値電圧Ｖt との関係を式（１）に示した
が、さらに各デバイスパラメータの関係を以下に示す。
位Ｖbsとしきい値電圧Ｖt との関係を式（１）に示した
が、さらに各デバイスパラメータの関係を以下に示す。
【０１５４】 Ｖt ＝Ｖfb＋（２×Phi ）＋Gamma ×√（２×Phi −Ｖbs） …（１） ｄＶt(Ｖbs) ＝Gamma ×［√（２×Phi −Ｖbs）−√（２×Phi ）］…（２） Ｖfb＝Ｖms−Ｑss／Ｃox …（３） Gamma ∝√Ｎ …（４）
【０１５５】式（３）及び（４）に示す新たなデバイス
パラメータは、Ｖmsが半導体基板とゲート電極との間の
仕事関数の差、Ｑssは絶縁膜内の固定電荷量を、Ｃoxが
絶縁膜内の誘電率を、Ｎが半導体基板の不純物濃度をそ
れぞれ表わしている。
パラメータは、Ｖmsが半導体基板とゲート電極との間の
仕事関数の差、Ｑssは絶縁膜内の固定電荷量を、Ｃoxが
絶縁膜内の誘電率を、Ｎが半導体基板の不純物濃度をそ
れぞれ表わしている。
【０１５６】まず、基板バイアス効果を大きくするため
には、式（１）の基板バイアス効果係数Gamma の値が大
きくなるように設定する必要がある。式（４）に示すよ
うに、基板バイアス効果係数Gamma の値は、半導体基板
の不純物濃度の平方根に比例するため、基板の不純物濃
度を高くすればよいが、単純に高くすると、しきい値電
圧Ｖt 自身の値がシフトして大きくなるので問題があ
る。
には、式（１）の基板バイアス効果係数Gamma の値が大
きくなるように設定する必要がある。式（４）に示すよ
うに、基板バイアス効果係数Gamma の値は、半導体基板
の不純物濃度の平方根に比例するため、基板の不純物濃
度を高くすればよいが、単純に高くすると、しきい値電
圧Ｖt 自身の値がシフトして大きくなるので問題があ
る。
【０１５７】そのため、しきい値電圧に影響するチャネ
ル近傍に、従来よりも急峻な不純物濃度分布を有するよ
うに、基板注入濃度のプロファイルを設計する。近似し
たモデルを用いて説明すると、図１９（ａ）において、
１０はｐ型シリコンからなる半導体基板、１１及び１２
はｎ型不純物がドーピングされたソース・ドレイン領
域、１３はゲート電極、１４はゲート電極１３と半導体
基板１０とを絶縁する絶縁膜である。図１９（ａ）に示
すように、半導体基板１０と絶縁膜１４との界面に対し
て垂直なＡ−Ａ´方向の濃度プロファイルを考える。Ａ
からＡ´に向かう方向をｙ軸とし、原点ｙ＝０を半導体
基板１０と絶縁膜１４との界面に取る。
ル近傍に、従来よりも急峻な不純物濃度分布を有するよ
うに、基板注入濃度のプロファイルを設計する。近似し
たモデルを用いて説明すると、図１９（ａ）において、
１０はｐ型シリコンからなる半導体基板、１１及び１２
はｎ型不純物がドーピングされたソース・ドレイン領
域、１３はゲート電極、１４はゲート電極１３と半導体
基板１０とを絶縁する絶縁膜である。図１９（ａ）に示
すように、半導体基板１０と絶縁膜１４との界面に対し
て垂直なＡ−Ａ´方向の濃度プロファイルを考える。Ａ
からＡ´に向かう方向をｙ軸とし、原点ｙ＝０を半導体
基板１０と絶縁膜１４との界面に取る。
【０１５８】ｙ軸上の点０における不純物濃度Ｎｓが基
板バイアス電位Ｖbsが０のときのしきい値電圧Ｖt を決
定し、ｙ軸上の点ｄにおける不純物濃度Ｎａが基板バイ
アス電位Ｖbsが−０．５Ｖのときのしきい値電圧Ｖt を
決定すると仮定すると、図１９（ｃ）に示す従来の不純
物濃度Ｎｓ及びＮｂのグラフの傾きに対して、図１９
（ｂ）に示す本発明に係る不純物濃度Ｎｓ及びＮａのグ
ラフの傾きは、急峻な不純物濃度プロファイルとなる。
板バイアス電位Ｖbsが０のときのしきい値電圧Ｖt を決
定し、ｙ軸上の点ｄにおける不純物濃度Ｎａが基板バイ
アス電位Ｖbsが−０．５Ｖのときのしきい値電圧Ｖt を
決定すると仮定すると、図１９（ｃ）に示す従来の不純
物濃度Ｎｓ及びＮｂのグラフの傾きに対して、図１９
（ｂ）に示す本発明に係る不純物濃度Ｎｓ及びＮａのグ
ラフの傾きは、急峻な不純物濃度プロファイルとなる。
【０１５９】次に、しきい値電圧Ｖt を一定に保ったま
ま、基板バイアス効果係数Gamma を大きくできるように
するためには、式（３）に示すフラットバンド電圧Ｖfb
をしきい値電圧Ｖt の符号とは逆方向、つまり負の方向
に大きくとることにより、基板バイアス効果係数Gamma
による正方向へのしきい値電圧Ｖt のシフト量を大きく
しても所望のしきい値電圧Ｖt が得られるように設計す
ればよい。
ま、基板バイアス効果係数Gamma を大きくできるように
するためには、式（３）に示すフラットバンド電圧Ｖfb
をしきい値電圧Ｖt の符号とは逆方向、つまり負の方向
に大きくとることにより、基板バイアス効果係数Gamma
による正方向へのしきい値電圧Ｖt のシフト量を大きく
しても所望のしきい値電圧Ｖt が得られるように設計す
ればよい。
【０１６０】現状、ｎＭＯＳトランジスタにおけるフラ
ットバンド電圧Ｖfbは−０．９Ｖ程度であるので、フェ
ルミ準位（２×Phi ）が０．６Ｖであることを考慮し
て、しきい値電圧Ｖt を０．６Ｖとするときの基板バイ
アス効果係数Gamma を含む項は、式（１）を用いると、
補正できる値は高だか０．９Ｖ程度である。もし、フラ
ットバンド電圧Ｖfbをさらに、−０．５Ｖ程度小さくで
きれば基板バイアス効果係数Gamma もその分大きくなる
ため、基板バイアス効果を大きくできる。
ットバンド電圧Ｖfbは−０．９Ｖ程度であるので、フェ
ルミ準位（２×Phi ）が０．６Ｖであることを考慮し
て、しきい値電圧Ｖt を０．６Ｖとするときの基板バイ
アス効果係数Gamma を含む項は、式（１）を用いると、
補正できる値は高だか０．９Ｖ程度である。もし、フラ
ットバンド電圧Ｖfbをさらに、−０．５Ｖ程度小さくで
きれば基板バイアス効果係数Gamma もその分大きくなる
ため、基板バイアス効果を大きくできる。
【０１６１】前記フラットバンド電圧Ｖfbは式（３）に
より決定されるので、絶縁膜１４内の固定電荷量Ｑssが
大きくなるように、又は、ゲート電極１３と半導体基板
１０との間の仕事関数の差Ｖmsが小さくなるようにデバ
イス設計することにより可能になる。
より決定されるので、絶縁膜１４内の固定電荷量Ｑssが
大きくなるように、又は、ゲート電極１３と半導体基板
１０との間の仕事関数の差Ｖmsが小さくなるようにデバ
イス設計することにより可能になる。
【０１６２】以下、本発明の第９の実施形態に係る半導
体ＳＲＡＭ集積回路装置を図面に基づいて説明する。
体ＳＲＡＭ集積回路装置を図面に基づいて説明する。
【０１６３】図２０は本発明の第９の実施形態に係る半
導体ＳＲＡＭ集積回路装置におけるセンスアンプ回路の
回路図である。図２０において、ＶＢＬ及び／ＶＢＬは
８本または１６本のビット線対ＢＬ（ｍ）及び／ＢＬ
（ｍ）の中からコラムスイッチを介して列アドレスによ
り選択される該ビット線対ＢＬ（ｍ）及び／ＢＬ（ｍ）
の電流をセンスアンプに取り込む前データ線対、ＶＯＴ
及び／ＶＯＴは読み出されたデータを出力するデータ線
対、ＱＰ１及びＱＰ２は前データ線対ＶＢＬ及び／ＶＢ
Ｌのインピーダンスをセンスするクロスカップル接続さ
れた第１の負荷トランジスタ対、ＱＰ３及びＱＰ４は電
流Ｉの供給源となる第２の負荷トランジスタ対、ＱＰ５
及びＱＰ６は前データ線対ＶＢＬ及び／ＶＢＬのインピ
ーダンス差から電流センスするダイオード接続された第
１のトランジスタ対、ＱＮ１及びＱＮ２は第１の負荷ト
ランジスタ対ＱＰ１及びＱＰ２によりセンスされた微小
電圧をラッチする第２のトランジスタ対、ＱＮ３はラッ
チ期間のみオンとなる第１のスイッチ、ＱＮ４は電流セ
ンス期間のみオンとなる第２のスイッチ、ＱＮ５は読み
出し動作期間以外はオンとなりデータ線対ＶＯＴ及び／
ＶＯＴをイコライズするための第３のスイッチ、ＱＰ７
は第３のスイッチＱＮ５と同一の機能を有する第４のス
イッチ、ＳＧＡはＣＬＯＣＫ信号をトリガにし、電流セ
ンス期間を決定する第１の制御信号、ＳＧＢは同じくＣ
ＬＯＣＫ信号をトリガにし、ラッチ期間を決定し、ロウ
データ保持電源制御回路を制御する第２の制御信号、Ｓ
ＧＣは同じくＣＬＯＣＫ信号をトリガにし、データ線対
ＶＯＴ及び／ＶＯＴ並びにビット線対ＢＬ（ｍ）及び／
ＢＬ（ｍ）をイコライズする第３の制御信号である。
導体ＳＲＡＭ集積回路装置におけるセンスアンプ回路の
回路図である。図２０において、ＶＢＬ及び／ＶＢＬは
８本または１６本のビット線対ＢＬ（ｍ）及び／ＢＬ
（ｍ）の中からコラムスイッチを介して列アドレスによ
り選択される該ビット線対ＢＬ（ｍ）及び／ＢＬ（ｍ）
の電流をセンスアンプに取り込む前データ線対、ＶＯＴ
及び／ＶＯＴは読み出されたデータを出力するデータ線
対、ＱＰ１及びＱＰ２は前データ線対ＶＢＬ及び／ＶＢ
Ｌのインピーダンスをセンスするクロスカップル接続さ
れた第１の負荷トランジスタ対、ＱＰ３及びＱＰ４は電
流Ｉの供給源となる第２の負荷トランジスタ対、ＱＰ５
及びＱＰ６は前データ線対ＶＢＬ及び／ＶＢＬのインピ
ーダンス差から電流センスするダイオード接続された第
１のトランジスタ対、ＱＮ１及びＱＮ２は第１の負荷ト
ランジスタ対ＱＰ１及びＱＰ２によりセンスされた微小
電圧をラッチする第２のトランジスタ対、ＱＮ３はラッ
チ期間のみオンとなる第１のスイッチ、ＱＮ４は電流セ
ンス期間のみオンとなる第２のスイッチ、ＱＮ５は読み
出し動作期間以外はオンとなりデータ線対ＶＯＴ及び／
ＶＯＴをイコライズするための第３のスイッチ、ＱＰ７
は第３のスイッチＱＮ５と同一の機能を有する第４のス
イッチ、ＳＧＡはＣＬＯＣＫ信号をトリガにし、電流セ
ンス期間を決定する第１の制御信号、ＳＧＢは同じくＣ
ＬＯＣＫ信号をトリガにし、ラッチ期間を決定し、ロウ
データ保持電源制御回路を制御する第２の制御信号、Ｓ
ＧＣは同じくＣＬＯＣＫ信号をトリガにし、データ線対
ＶＯＴ及び／ＶＯＴ並びにビット線対ＢＬ（ｍ）及び／
ＢＬ（ｍ）をイコライズする第３の制御信号である。
【０１６４】本センスアンプ回路は、第１の負荷トラン
ジスタ対ＱＰ１及びＱＰ２と第１のトランジスタ対ＱＰ
５及びＱＰ６により初期電流センシング回路が構成さ
れ、第１の負荷トランジスタ対ＱＰ１及びＱＰ２、第２
の負荷トランジスタ対ＱＰ３及びＱＰ４並びに第２のト
ランジスタ対ＱＮ１及びＱＮ２により最終ラッチ型電流
センシング回路が構成されている。
ジスタ対ＱＰ１及びＱＰ２と第１のトランジスタ対ＱＰ
５及びＱＰ６により初期電流センシング回路が構成さ
れ、第１の負荷トランジスタ対ＱＰ１及びＱＰ２、第２
の負荷トランジスタ対ＱＰ３及びＱＰ４並びに第２のト
ランジスタ対ＱＮ１及びＱＮ２により最終ラッチ型電流
センシング回路が構成されている。
【０１６５】前記のように構成されたセンスアンプ回路
の動作を図２０及び図２１を参照しながら以下に説明す
る。
の動作を図２０及び図２１を参照しながら以下に説明す
る。
【０１６６】まず、静的な初期電流センシング動作を説
明する。行アドレスにより選択されたワード線ＷＬがハ
イになるため、列アドレスにより選択されたビット線対
ＢＬ（ｍ）及び／ＢＬ（ｍ）のいずれかは、ロウデータ
が保持された記憶ノードに接続されているアクセストラ
ンジスタ及びドライブトランジスタが活性化され、ロウ
インピーダンス状態となり、コラムスイッチを介して前
データ線対ＶＢＬ及び／ＶＢＬに接続される。
明する。行アドレスにより選択されたワード線ＷＬがハ
イになるため、列アドレスにより選択されたビット線対
ＢＬ（ｍ）及び／ＢＬ（ｍ）のいずれかは、ロウデータ
が保持された記憶ノードに接続されているアクセストラ
ンジスタ及びドライブトランジスタが活性化され、ロウ
インピーダンス状態となり、コラムスイッチを介して前
データ線対ＶＢＬ及び／ＶＢＬに接続される。
【０１６７】次に、ワード線ＷＬと同時に第１の制御信
号ＳＧＡがハイとなり、第３の制御信号ＳＧＣがロウと
なり、第２のスイッチＱＮ４がオンとなるので、第１の
負荷トランジスタ対ＱＰ１及びＱＰ２を介してデータ線
対ＶＯＴ及び／ＶＯＴに流れる電流Ｉ１及びＩ２に差が
生じる。
号ＳＧＡがハイとなり、第３の制御信号ＳＧＣがロウと
なり、第２のスイッチＱＮ４がオンとなるので、第１の
負荷トランジスタ対ＱＰ１及びＱＰ２を介してデータ線
対ＶＯＴ及び／ＶＯＴに流れる電流Ｉ１及びＩ２に差が
生じる。
【０１６８】次に、動的な最終ラッチ型電流センシング
動作を説明する。
動作を説明する。
【０１６９】第１の制御信号ＳＧＡがロウになると同時
に第２の制御信号ＳＧＢがハイとなるため、第１のスイ
ッチＱＮ３がオンとなり、第２のスイッチＱＮ４がオフ
となる。これにより、第２の負荷トランジスタ対ＱＰ３
及びＱＰ４から電流Ｉが供給され始め、第１の負荷トラ
ンジスタ対ＱＰ１及びＱＰ２と第２のトランジスタ対Ｑ
Ｎ１及びＱＮ２とが相補型トランジスタを構成し、初期
電流センス期間にデータ線対ＶＯＴ及び／ＶＯＴに発生
した微小電位差を増幅する。
に第２の制御信号ＳＧＢがハイとなるため、第１のスイ
ッチＱＮ３がオンとなり、第２のスイッチＱＮ４がオフ
となる。これにより、第２の負荷トランジスタ対ＱＰ３
及びＱＰ４から電流Ｉが供給され始め、第１の負荷トラ
ンジスタ対ＱＰ１及びＱＰ２と第２のトランジスタ対Ｑ
Ｎ１及びＱＮ２とが相補型トランジスタを構成し、初期
電流センス期間にデータ線対ＶＯＴ及び／ＶＯＴに発生
した微小電位差を増幅する。
【０１７０】次に、図２２に示すように、リードイネー
ブル信号ＲＥ、ＣＬＯＣＫ信号及び該ＣＬＯＣＫ信号の
遅延回路の３入力ＡＮＤ回路により発生される第２の制
御信号ＳＧＢがハイとなると、第４の制御信号ＥＮＶＳ
がロウとなるので、ＣＬＯＣＫ信号の立ち上がりにより
電源電位Ｖssに印加されていたロウデータ保持電源線Ｖ
s （ｍ）は、ダミーのアクセストランジスタを用いた電
源発生回路が発生する中間電位（＝０．５Ｖ）に戻され
る。従って、ビット線対ＢＬ（ｍ）及び／ＢＬ（ｍ）の
放電は停止し、該ビット線対ＢＬ（ｍ）及び／ＢＬ
（ｍ）の振幅値がクランプされる。
ブル信号ＲＥ、ＣＬＯＣＫ信号及び該ＣＬＯＣＫ信号の
遅延回路の３入力ＡＮＤ回路により発生される第２の制
御信号ＳＧＢがハイとなると、第４の制御信号ＥＮＶＳ
がロウとなるので、ＣＬＯＣＫ信号の立ち上がりにより
電源電位Ｖssに印加されていたロウデータ保持電源線Ｖ
s （ｍ）は、ダミーのアクセストランジスタを用いた電
源発生回路が発生する中間電位（＝０．５Ｖ）に戻され
る。従って、ビット線対ＢＬ（ｍ）及び／ＢＬ（ｍ）の
放電は停止し、該ビット線対ＢＬ（ｍ）及び／ＢＬ
（ｍ）の振幅値がクランプされる。
【０１７１】その結果、ビット線ＢＬ（ｍ）の振幅は、
ワード線ＷＬがハイのままであっても、ある一定値にク
ランプされるので、従来のようにＣＬＯＣＫ信号のたち
下がり時に、ワード線ＷＬをロウにしてビット線対ＢＬ
（ｍ）及び／ＢＬ（ｍ）の放電による振幅をクランプし
ていたものに比較して、ビット線対ＢＬ（ｍ）及び／Ｂ
Ｌ（ｍ）の放電による振幅量がクロック周波数に依存せ
ずに制限できる。
ワード線ＷＬがハイのままであっても、ある一定値にク
ランプされるので、従来のようにＣＬＯＣＫ信号のたち
下がり時に、ワード線ＷＬをロウにしてビット線対ＢＬ
（ｍ）及び／ＢＬ（ｍ）の放電による振幅をクランプし
ていたものに比較して、ビット線対ＢＬ（ｍ）及び／Ｂ
Ｌ（ｍ）の放電による振幅量がクロック周波数に依存せ
ずに制限できる。
【０１７２】本実施形態の特徴として、従来は、ワード
線ＷＬがハイに印加される時間によりビット線対ＢＬ
（ｍ）及び／ＢＬ（ｍ）の放電量を制限していたが、ロ
ウデータ保持電源線Ｖs （ｍ）の電位を制御することに
よりビット線対ＢＬ（ｍ）及び／ＢＬ（ｍ）の放電量を
制御するので、消費電力を低減することができる。
線ＷＬがハイに印加される時間によりビット線対ＢＬ
（ｍ）及び／ＢＬ（ｍ）の放電量を制限していたが、ロ
ウデータ保持電源線Ｖs （ｍ）の電位を制御することに
よりビット線対ＢＬ（ｍ）及び／ＢＬ（ｍ）の放電量を
制御するので、消費電力を低減することができる。
【０１７３】以下、本発明の第１０の実施形態に係る半
導体ＳＲＡＭ集積回路装置を図面に基づいて説明する。
図２０に示す最終ラッチ型電流センシング回路におい
て、ロウ電位供給電源制御トランジスタである第１のス
イッチＱＮ３は、ｎチャネルＭＯＳ型トランジスタによ
り構成され、そのソース電極とゲート電極とが接続され
る信号線には、相補関係の電位を有する信号対が印加さ
れる。すなわち、第１のスイッチＱＮ１３のソース電極
に電源電位Ｖcc（＝１．０Ｖ）が印加されているときに
は、そのゲート電極に接地電位Ｖss（＝０Ｖ）が印加さ
れており、前記ゲート・ソース電極間には−１．０Ｖの
負のバイアスが印加されることになり、第１のスイッチ
ＱＮ３は完全にカットオフとなる。逆に、第１のスイッ
チＱＮ３のソース電極に接地電位Ｖss（＝０Ｖ）が印加
されているときには、そのゲート電極に電源電位Ｖcc
（＝１．０Ｖ）が印加されており、前記ゲート・ソース
電極間には１．０Ｖの正のバイアスが印加され第１のス
イッチＱＮ３はオンとなり、接地電位Ｖssの電源は最終
ラッチ型電流センシング回路に接続される。
導体ＳＲＡＭ集積回路装置を図面に基づいて説明する。
図２０に示す最終ラッチ型電流センシング回路におい
て、ロウ電位供給電源制御トランジスタである第１のス
イッチＱＮ３は、ｎチャネルＭＯＳ型トランジスタによ
り構成され、そのソース電極とゲート電極とが接続され
る信号線には、相補関係の電位を有する信号対が印加さ
れる。すなわち、第１のスイッチＱＮ１３のソース電極
に電源電位Ｖcc（＝１．０Ｖ）が印加されているときに
は、そのゲート電極に接地電位Ｖss（＝０Ｖ）が印加さ
れており、前記ゲート・ソース電極間には−１．０Ｖの
負のバイアスが印加されることになり、第１のスイッチ
ＱＮ３は完全にカットオフとなる。逆に、第１のスイッ
チＱＮ３のソース電極に接地電位Ｖss（＝０Ｖ）が印加
されているときには、そのゲート電極に電源電位Ｖcc
（＝１．０Ｖ）が印加されており、前記ゲート・ソース
電極間には１．０Ｖの正のバイアスが印加され第１のス
イッチＱＮ３はオンとなり、接地電位Ｖssの電源は最終
ラッチ型電流センシング回路に接続される。
【０１７４】本実施形態の特徴として、第１のスイッチ
ＱＮ３となるＭＯＳ型トランジスタは、カットオフする
ときには負のバイアスが印加されるため、しきい値電圧
を０Ｖに設定したとしても十分にカットオフされる。ま
た、オンにするときには、しきい値電圧が低く設定され
ているため、ＭＯＳ型トランジスタに流せる単位チャネ
ル幅当たりの電流量も大きくなる。従って、結果的に所
望の電流を流す際にチャネル幅を小さくすることができ
るため、ＭＯＳ型トランジスタの面積が小さくできるの
でレイアウト上、高集積化に有利となる。
ＱＮ３となるＭＯＳ型トランジスタは、カットオフする
ときには負のバイアスが印加されるため、しきい値電圧
を０Ｖに設定したとしても十分にカットオフされる。ま
た、オンにするときには、しきい値電圧が低く設定され
ているため、ＭＯＳ型トランジスタに流せる単位チャネ
ル幅当たりの電流量も大きくなる。従って、結果的に所
望の電流を流す際にチャネル幅を小さくすることができ
るため、ＭＯＳ型トランジスタの面積が小さくできるの
でレイアウト上、高集積化に有利となる。
【０１７５】以下、本発明の第１１の実施形態に係る半
導体ＳＲＡＭ集積回路装置を図面に基づいて説明する。
導体ＳＲＡＭ集積回路装置を図面に基づいて説明する。
【０１７６】図２２は本発明の第１１の実施形態に係る
半導体ＳＲＡＭ集積回路装置におけるロウデータ保持電
源制御回路の回路図である。図２２に示すように、ＣＬ
ＯＣＫ信号及び第２の制御信号ＳＧＢにより生成される
第４の制御信号ＥＮＶＳと、コラムアドレスにより出力
されるアドレス選択信号とによりロウデータ保持電源線
Ｖs （ｍ）の電位が制御される。ＣＬＯＣＫ信号がハイ
となり、且つ、該ＣＬＯＣＫ信号の遅延信号がロウであ
る期間は第４の制御信号ＥＮＶＳがハイとなり、同時に
アドレス選択信号がハイとなると、ロウデータ保持電源
線Ｖs （ｍ）の電位は接地電位Ｖssに印加される。ま
た、第４の制御信号ＥＮＶＳがロウに変化すると、ロウ
データ保持電源線Ｖs （ｍ）は、電源電位Ｖccに比べて
ダミーのアクセストランジスタのしきい値電圧分降下し
た電位にプリチャージされる。
半導体ＳＲＡＭ集積回路装置におけるロウデータ保持電
源制御回路の回路図である。図２２に示すように、ＣＬ
ＯＣＫ信号及び第２の制御信号ＳＧＢにより生成される
第４の制御信号ＥＮＶＳと、コラムアドレスにより出力
されるアドレス選択信号とによりロウデータ保持電源線
Ｖs （ｍ）の電位が制御される。ＣＬＯＣＫ信号がハイ
となり、且つ、該ＣＬＯＣＫ信号の遅延信号がロウであ
る期間は第４の制御信号ＥＮＶＳがハイとなり、同時に
アドレス選択信号がハイとなると、ロウデータ保持電源
線Ｖs （ｍ）の電位は接地電位Ｖssに印加される。ま
た、第４の制御信号ＥＮＶＳがロウに変化すると、ロウ
データ保持電源線Ｖs （ｍ）は、電源電位Ｖccに比べて
ダミーのアクセストランジスタのしきい値電圧分降下し
た電位にプリチャージされる。
【０１７７】図２２に示すダミーのアクセストランジス
タ群は、デバイスサイズ及びレイアウトが実際のメモリ
セルと同一の構成とされており、ロウデータ保持電源制
御回路が発生したロウデータ保持電源線Ｖs （ｍ）の電
位は、ワード線ＷＬを立ち上げた際に、実際のメモリセ
ル内のアクセストランジスタをほぼオフにする電位とな
る。なお、メモリセル内のアクセストランジスタを完全
にオフにする必要がない場合には、前記ダミーのアクセ
ストランジスタ群のしきい値電圧を低めに設定しても良
い。
タ群は、デバイスサイズ及びレイアウトが実際のメモリ
セルと同一の構成とされており、ロウデータ保持電源制
御回路が発生したロウデータ保持電源線Ｖs （ｍ）の電
位は、ワード線ＷＬを立ち上げた際に、実際のメモリセ
ル内のアクセストランジスタをほぼオフにする電位とな
る。なお、メモリセル内のアクセストランジスタを完全
にオフにする必要がない場合には、前記ダミーのアクセ
ストランジスタ群のしきい値電圧を低めに設定しても良
い。
【０１７８】以下、本発明の第１２の実施形態に係る半
導体ＳＲＡＭ集積回路装置を図面に基づいて説明する。
図２３において、Ｖcel （ｎ）は電圧制御されるハイデ
ータ保持電源線、ＳＥＶＣ（ｎ）はワード線ＷＬ（ｎ）
とライトイネーブル信号／ＲＥとが共にハイとなる場合
に、すなわち、書き込み動作時にワード線ＷＬ（ｎ）が
選択された場合にロウとなる第５の制御信号、ＰＳＷ１
は第５の制御信号ＳＥＶＣにより制御されるスイッチト
ランジスタである。
導体ＳＲＡＭ集積回路装置を図面に基づいて説明する。
図２３において、Ｖcel （ｎ）は電圧制御されるハイデ
ータ保持電源線、ＳＥＶＣ（ｎ）はワード線ＷＬ（ｎ）
とライトイネーブル信号／ＲＥとが共にハイとなる場合
に、すなわち、書き込み動作時にワード線ＷＬ（ｎ）が
選択された場合にロウとなる第５の制御信号、ＰＳＷ１
は第５の制御信号ＳＥＶＣにより制御されるスイッチト
ランジスタである。
【０１７９】前記のように構成された半導体ＳＲＡＭ集
積回路装置の動作を以下に説明する。
積回路装置の動作を以下に説明する。
【０１８０】まず、書き込み動作時において、選択され
たワード線ＷＬ（ｎ）に接続されたメモリセルに接続さ
れているハイデータ保持電源線Ｖcel （ｎ）は、第５の
制御信号ＳＥＶＣ（ｎ）がロウとなり、インバータに接
続されている第１のスイッチＰＳＷ１がオフとなるた
め、ハイインピーダンスで接続され、図２４に示すフロ
ーティング状態となる。
たワード線ＷＬ（ｎ）に接続されたメモリセルに接続さ
れているハイデータ保持電源線Ｖcel （ｎ）は、第５の
制御信号ＳＥＶＣ（ｎ）がロウとなり、インバータに接
続されている第１のスイッチＰＳＷ１がオフとなるた
め、ハイインピーダンスで接続され、図２４に示すフロ
ーティング状態となる。
【０１８１】次に、読み出し動作時には、ハイデータ保
持電源線Ｖcel （ｎ）は、逆にロウインピーダンスに電
源電位Ｖccに接続される。
持電源線Ｖcel （ｎ）は、逆にロウインピーダンスに電
源電位Ｖccに接続される。
【０１８２】本実施形態の特徴として、書き込み動作時
において、ハイデータ保持電源線Ｖcel （ｎ）の電流供
給源となる電源と、負荷トランジスタＰ１及びＰ２等を
介してビット線対ＢＬ（ｍ）及び／ＢＬ（ｍ）に接続さ
れている書き込みドライバ等のＩ／Ｏ制御回路における
接地電源Ｖssとが短絡することが回避できるため、無駄
な消費電力を抑制することができると共にハイデータ保
持電源線Ｖcel （ｎ）の電位が不安定となる要因を除去
することができる。
において、ハイデータ保持電源線Ｖcel （ｎ）の電流供
給源となる電源と、負荷トランジスタＰ１及びＰ２等を
介してビット線対ＢＬ（ｍ）及び／ＢＬ（ｍ）に接続さ
れている書き込みドライバ等のＩ／Ｏ制御回路における
接地電源Ｖssとが短絡することが回避できるため、無駄
な消費電力を抑制することができると共にハイデータ保
持電源線Ｖcel （ｎ）の電位が不安定となる要因を除去
することができる。
【０１８３】以下、本発明の第１２の実施形態の変形例
に係る半導体ＳＲＡＭ集積回路装置を図面に基づいて説
明する。図２５及び図２６に示すように、書き込み動作
時に、選択されたワード線ＷＬ（ｎ）に接続されたメモ
リセルに接続されているハイデータ保持電源線Ｖcel
（ｎ）は、第５の制御信号ＳＥＶＣ（ｎ）がロウとな
り、インバータに接続されている第１のスイッチＰＳＷ
１がオフとなり、第２のスイッチＰＳＷ２がオンとなる
ため、電源電位Ｖccよりも低い０．７Ｖの電位に印加さ
れる。
に係る半導体ＳＲＡＭ集積回路装置を図面に基づいて説
明する。図２５及び図２６に示すように、書き込み動作
時に、選択されたワード線ＷＬ（ｎ）に接続されたメモ
リセルに接続されているハイデータ保持電源線Ｖcel
（ｎ）は、第５の制御信号ＳＥＶＣ（ｎ）がロウとな
り、インバータに接続されている第１のスイッチＰＳＷ
１がオフとなり、第２のスイッチＰＳＷ２がオンとなる
ため、電源電位Ｖccよりも低い０．７Ｖの電位に印加さ
れる。
【０１８４】本変形例の特徴として、書き込み動作時に
おけるハイデータ保持電源線Ｖcel（ｎ）とビット線対
ＢＬ（ｍ）及び／ＢＬ（ｍ）との間の電位差が小さくな
るため、無駄な貫通電流を抑制することができる。
おけるハイデータ保持電源線Ｖcel（ｎ）とビット線対
ＢＬ（ｍ）及び／ＢＬ（ｍ）との間の電位差が小さくな
るため、無駄な貫通電流を抑制することができる。
【０１８５】以下、本発明の第１３の実施形態に係る半
導体ＳＲＡＭ集積回路装置を図面に基づいて説明する。
図２７において、ＳＥＶＣ２（ｎ）はワード線ＷＬ
（ｎ）とリードイネーブル信号ＲＥとが共にハイとなる
場合に、すなわち、読み出し動作時にワード線ＷＬ
（ｎ）が選択された場合に、ロウとなる第６の制御信号
である。第６の制御信号ＳＥＶＣ２（ｎ）は第２のスイ
ッチＰＳＷ２のゲート電極に接続されている。
導体ＳＲＡＭ集積回路装置を図面に基づいて説明する。
図２７において、ＳＥＶＣ２（ｎ）はワード線ＷＬ
（ｎ）とリードイネーブル信号ＲＥとが共にハイとなる
場合に、すなわち、読み出し動作時にワード線ＷＬ
（ｎ）が選択された場合に、ロウとなる第６の制御信号
である。第６の制御信号ＳＥＶＣ２（ｎ）は第２のスイ
ッチＰＳＷ２のゲート電極に接続されている。
【０１８６】前記のように構成された半導体ＳＲＡＭ集
積回路装置の動作を以下に説明する。 図２８に示す読
み出し動作時において、選択されたワード線ＷＬ（ｎ）
に接続されたメモリセルに接続されているハイデータ保
持電源線Ｖcel （ｎ）は、第６の制御信号ＳＥＶＣ２
（ｎ）がロウとなり、インバータに接続されている第１
のスイッチＰＳＷ１がオフとなり、第２のスイッチＰＳ
Ｗ２がオンとなるため、電源電位Ｖccよりも高い１．３
Ｖの電位に印加される。
積回路装置の動作を以下に説明する。 図２８に示す読
み出し動作時において、選択されたワード線ＷＬ（ｎ）
に接続されたメモリセルに接続されているハイデータ保
持電源線Ｖcel （ｎ）は、第６の制御信号ＳＥＶＣ２
（ｎ）がロウとなり、インバータに接続されている第１
のスイッチＰＳＷ１がオフとなり、第２のスイッチＰＳ
Ｗ２がオンとなるため、電源電位Ｖccよりも高い１．３
Ｖの電位に印加される。
【０１８７】本実施形態の特徴として、読み出し動作時
にハイデータ保持電源線Ｖcel （ｎ）に印加される電位
が電源電位Ｖccよりも高く設定されているため、例え
ば、図２７に示すように第２の記憶ノードＶR にゲート
電極が接続されている第１のドライブトランジスタＮ１
の活性化が速くなるので、読み出し動作を速くすること
ができる。
にハイデータ保持電源線Ｖcel （ｎ）に印加される電位
が電源電位Ｖccよりも高く設定されているため、例え
ば、図２７に示すように第２の記憶ノードＶR にゲート
電極が接続されている第１のドライブトランジスタＮ１
の活性化が速くなるので、読み出し動作を速くすること
ができる。
【０１８８】逆に、スタンバイ期間に印加されるハイデ
ータ保持電源線Ｖcel （ｎ）に印加される電源電位Ｖcc
を下げたとしても、読み出し動作が緩慢にならないので
低電圧駆動が可能となる。
ータ保持電源線Ｖcel （ｎ）に印加される電源電位Ｖcc
を下げたとしても、読み出し動作が緩慢にならないので
低電圧駆動が可能となる。
【０１８９】以下、本発明の第１４の実施形態に係る半
導体ＳＲＡＭ集積回路装置を図面に基づいて説明する。
図２９において、図２０に新たに追加された構成要素及
び制御信号のみを説明すると、ＳＰＲＥは図２２に示す
第２の制御信号ＳＧＢを反転した信号とＣＬＯＣＫ信号
とがＮＡＮＤ回路により生成される第７の制御信号であ
る。
導体ＳＲＡＭ集積回路装置を図面に基づいて説明する。
図２９において、図２０に新たに追加された構成要素及
び制御信号のみを説明すると、ＳＰＲＥは図２２に示す
第２の制御信号ＳＧＢを反転した信号とＣＬＯＣＫ信号
とがＮＡＮＤ回路により生成される第７の制御信号であ
る。
【０１９０】前記のように構成された半導体ＳＲＡＭ集
積回路装置の動作を以下に説明する。
積回路装置の動作を以下に説明する。
【０１９１】図３０に示すように、ＣＬＯＣＫ信号の立
ち上がりによりロウとなっていた第７の制御信号ＳＰＲ
Ｅが立ち上がることにより、ビット線対ＢＬ（ｍ）及び
／ＢＬ（ｍ）に対するプリチャージ動作が開始されると
共に立ち上がっていたワード線ＷＬ（ｎ）がロウとな
る。同時に、接地電源電位Ｖssに印加されていたロウデ
ータ保持電源線Ｖs （ｍ）はロウデータ保持電源制御回
路により中間電位に戻される。
ち上がりによりロウとなっていた第７の制御信号ＳＰＲ
Ｅが立ち上がることにより、ビット線対ＢＬ（ｍ）及び
／ＢＬ（ｍ）に対するプリチャージ動作が開始されると
共に立ち上がっていたワード線ＷＬ（ｎ）がロウとな
る。同時に、接地電源電位Ｖssに印加されていたロウデ
ータ保持電源線Ｖs （ｍ）はロウデータ保持電源制御回
路により中間電位に戻される。
【０１９２】本実施形態の特徴として、アクセストラン
ジスタ及びドライブトランジスタを介したビット線対Ｂ
Ｌ（ｍ）及び／ＢＬ（ｍ）とロウデータ保持電源線Ｖs
（ｍ）との接続は、ワード線ＷＬ（ｎ）がロウとなった
ときに切れるため、ロウデータ保持電源線Ｖs （ｍ）の
電位を元の中間電位に戻す際にドライブ負荷容量を小さ
くできる。また、このようにワード線ＷＬ（ｎ）をＣＬ
ＯＣＫ信号に同期しないタイミングにより制御すると、
ビット線対ＢＬ（ｍ）及び／ＢＬ（ｍ）のプリチャージ
動作の開始も早められ、サイクルタイムの短縮が可能に
なる。
ジスタ及びドライブトランジスタを介したビット線対Ｂ
Ｌ（ｍ）及び／ＢＬ（ｍ）とロウデータ保持電源線Ｖs
（ｍ）との接続は、ワード線ＷＬ（ｎ）がロウとなった
ときに切れるため、ロウデータ保持電源線Ｖs （ｍ）の
電位を元の中間電位に戻す際にドライブ負荷容量を小さ
くできる。また、このようにワード線ＷＬ（ｎ）をＣＬ
ＯＣＫ信号に同期しないタイミングにより制御すると、
ビット線対ＢＬ（ｍ）及び／ＢＬ（ｍ）のプリチャージ
動作の開始も早められ、サイクルタイムの短縮が可能に
なる。
【０１９３】以下、本発明の第１５の実施形態に係る半
導体ＳＲＡＭ集積回路装置を図面に基づいて説明する。
図３１において、図２７に新たに追加された制御信号の
みを説明すると、Ｖm はロウデータ保持電源線Ｖs
（ｍ）の電位、ＥＱm+1 はロウデータ保持電源線Ｖs
（ｍ）とＶs （ｍ＋１）とを接続するためのリサイクル
等価信号、ＵＰＲ（ｍ）はロウデータ保持電源線電位Ｖ
m を印加するためのリサイクル昇圧信号、ＤＰＲ（ｍ）
は接地電源電位Ｖssを印加するためのリサイクル降圧信
号である。図３３（ａ）に示すように、ＥＱm+1 は列ア
ドレスＣＡ（ｍ＋１）と遅延クロック信号ＤＣＬＫとの
論理積により生成され、図３３（ｂ）に示すように、Ｕ
ＰＲ（ｍ）は列アドレスＣＡ（ｍ＋１）と遅延クロック
反転信号ＸＤＣＬＫとの論理積により生成され、図３３
（ｃ）に示すように、ＤＰＲ（ｍ）は列アドレスＣＡ
（ｍ）と遅延クロック反転信号ＸＤＣＬＫとの論理積に
より生成される。
導体ＳＲＡＭ集積回路装置を図面に基づいて説明する。
図３１において、図２７に新たに追加された制御信号の
みを説明すると、Ｖm はロウデータ保持電源線Ｖs
（ｍ）の電位、ＥＱm+1 はロウデータ保持電源線Ｖs
（ｍ）とＶs （ｍ＋１）とを接続するためのリサイクル
等価信号、ＵＰＲ（ｍ）はロウデータ保持電源線電位Ｖ
m を印加するためのリサイクル昇圧信号、ＤＰＲ（ｍ）
は接地電源電位Ｖssを印加するためのリサイクル降圧信
号である。図３３（ａ）に示すように、ＥＱm+1 は列ア
ドレスＣＡ（ｍ＋１）と遅延クロック信号ＤＣＬＫとの
論理積により生成され、図３３（ｂ）に示すように、Ｕ
ＰＲ（ｍ）は列アドレスＣＡ（ｍ＋１）と遅延クロック
反転信号ＸＤＣＬＫとの論理積により生成され、図３３
（ｃ）に示すように、ＤＰＲ（ｍ）は列アドレスＣＡ
（ｍ）と遅延クロック反転信号ＸＤＣＬＫとの論理積に
より生成される。
【０１９４】前記のように構成された半導体ＳＲＡＭ集
積回路装置の動作を以下に説明する。 シーケンシャル
に読み出すことが可能な画像等のデータがメモリセルに
蓄積されている場合において、アドレスにより選択され
たメモリセルに接続されているロウデータ保持電源線Ｖ
s （ｍ）の電位をＶm から接地電源電位Ｖssに、また、
接地電源電位ＶssからＶm に変化させるとき、その電位
制御を隣接ブロック間のチャージリサイクリングにより
行なうものである。
積回路装置の動作を以下に説明する。 シーケンシャル
に読み出すことが可能な画像等のデータがメモリセルに
蓄積されている場合において、アドレスにより選択され
たメモリセルに接続されているロウデータ保持電源線Ｖ
s （ｍ）の電位をＶm から接地電源電位Ｖssに、また、
接地電源電位ＶssからＶm に変化させるとき、その電位
制御を隣接ブロック間のチャージリサイクリングにより
行なうものである。
【０１９５】具体的には図３２に示すように、ロウデー
タ保持電源線Ｖs （ｍ＋１）の電位Ｖm を接地電源電位
Ｖssに降圧させる場合は、リサイクル等価信号ＥＱm+1
がハイとなるため、ロウデータ保持電源線Ｖs （ｍ＋
１）の電位がロウデータ保持電源線Ｖs （ｍ）の電位と
等しくなるので、ロウデータ保持電源線Ｖs （ｍ＋１）
の電位はＶm から1/2 Ｖm となる。次に、ＵＰＲ（ｍ）
及びＤＰＲ（ｍ＋１）が同時にハイとなり、ロウデータ
保持電源線Ｖs （ｍ＋１）の電位が接地電源電位Ｖssに
降圧され、ロウデータ保持電源線Ｖs （ｍ）の電位はＶ
m に昇圧される。
タ保持電源線Ｖs （ｍ＋１）の電位Ｖm を接地電源電位
Ｖssに降圧させる場合は、リサイクル等価信号ＥＱm+1
がハイとなるため、ロウデータ保持電源線Ｖs （ｍ＋
１）の電位がロウデータ保持電源線Ｖs （ｍ）の電位と
等しくなるので、ロウデータ保持電源線Ｖs （ｍ＋１）
の電位はＶm から1/2 Ｖm となる。次に、ＵＰＲ（ｍ）
及びＤＰＲ（ｍ＋１）が同時にハイとなり、ロウデータ
保持電源線Ｖs （ｍ＋１）の電位が接地電源電位Ｖssに
降圧され、ロウデータ保持電源線Ｖs （ｍ）の電位はＶ
m に昇圧される。
【０１９６】本実施形態の特徴として、前記チャージリ
サイクル動作を行なうことにより、ロウデータ保持電源
線Ｖs （ｍ）がＶm に昇圧される際に、ロウデータ保持
電源線Ｖs （ｍ＋１）に保持されていた電位のうちの半
分の電位 1/2Ｖm がロウデータ保持電源線Ｖs （ｍ）に
供給されるため消費電力を半減することができる。
サイクル動作を行なうことにより、ロウデータ保持電源
線Ｖs （ｍ）がＶm に昇圧される際に、ロウデータ保持
電源線Ｖs （ｍ＋１）に保持されていた電位のうちの半
分の電位 1/2Ｖm がロウデータ保持電源線Ｖs （ｍ）に
供給されるため消費電力を半減することができる。
【０１９７】以下、本発明の第１６の実施形態に係る半
導体ＳＲＡＭ集積回路装置を図面に基づいて説明する。
図３４において、Ｖs Ａ（ｍ）は第１のロウデータ保持
電源線としてのロウデータ保持電源線Ｖs （ｍ）がブロ
ックごとに分割されたうちの第２のロウデータ保持電源
線としてのＡブロック（ＢＬＫ−Ａ）のロウデータ保持
電源線、Ｖs Ｂ（ｍ）は同じく第２のロウデータ保持電
源線としてのＢブロック（ＢＬＫ−Ｂ）のロウデータ保
持電源線、ＲＬＡは選択された行アドレスにより制御さ
れるＡブロック制御信号、ＲＬＢは別の選択された行ア
ドレスにより制御されるＢブロック制御信号、ＮＢＬＡ
はＡブロック制御信号ＲＬＡにより活性化されるＡブロ
ック用スイッチ、ＮＢＬＢはＢブロック制御信号ＲＬＢ
により活性化されるＢブロック用スイッチである。図３
４に示すように、ビット線対ＢＬ（ｍ）及び／ＢＬ
（ｍ）に接続されたメモリセルアレイは複数に分割され
ており、ロウデータ保持電源線Ｖs （ｍ）はＡブロック
用スイッチＮＢＬＡを介してＡブロックのロウデータ保
持電源線Ｖs Ａ（ｍ）に接続されると共に、Ｂブロック
用スイッチＮＢＬＢを介してＢブロックのロウデータ保
持電源線Ｖs Ｂ（ｍ）に接続されている。このように、
ロウデータ保持電源線Ｖs （ｍ）はブロック単位にロウ
データ保持電源線Ｖs Ａ（ｍ）等に接続されており階層
化構造をなしている。
導体ＳＲＡＭ集積回路装置を図面に基づいて説明する。
図３４において、Ｖs Ａ（ｍ）は第１のロウデータ保持
電源線としてのロウデータ保持電源線Ｖs （ｍ）がブロ
ックごとに分割されたうちの第２のロウデータ保持電源
線としてのＡブロック（ＢＬＫ−Ａ）のロウデータ保持
電源線、Ｖs Ｂ（ｍ）は同じく第２のロウデータ保持電
源線としてのＢブロック（ＢＬＫ−Ｂ）のロウデータ保
持電源線、ＲＬＡは選択された行アドレスにより制御さ
れるＡブロック制御信号、ＲＬＢは別の選択された行ア
ドレスにより制御されるＢブロック制御信号、ＮＢＬＡ
はＡブロック制御信号ＲＬＡにより活性化されるＡブロ
ック用スイッチ、ＮＢＬＢはＢブロック制御信号ＲＬＢ
により活性化されるＢブロック用スイッチである。図３
４に示すように、ビット線対ＢＬ（ｍ）及び／ＢＬ
（ｍ）に接続されたメモリセルアレイは複数に分割され
ており、ロウデータ保持電源線Ｖs （ｍ）はＡブロック
用スイッチＮＢＬＡを介してＡブロックのロウデータ保
持電源線Ｖs Ａ（ｍ）に接続されると共に、Ｂブロック
用スイッチＮＢＬＢを介してＢブロックのロウデータ保
持電源線Ｖs Ｂ（ｍ）に接続されている。このように、
ロウデータ保持電源線Ｖs （ｍ）はブロック単位にロウ
データ保持電源線Ｖs Ａ（ｍ）等に接続されており階層
化構造をなしている。
【０１９８】本実施形態の特徴として、例えば、読み出
し動作時において、Ａブロックのロウデータ保持電源線
Ｖs Ａ（ｍ）の電位を中間電位の０．５Ｖから接地電位
Ｖssに遷移させる場合に、ブロックごとに分割される数
に応じて接続されているメモリセルの数が、分割されて
いないときに比べて少なくなるため、前述したように電
位を遷移させなければならないロウデータ保持電源線Ｖ
s （ｍ）の容量が減るので、ロウデータ保持電源線Ｖs
（ｍ）の抵抗及び容量遅延が減ることになる。従って、
ロウデータ保持電源線Ｖs （ｍ）における電位の遷移速
度が高速となり、読み出し動作が速くなる。また、列ア
ドレスにより選択されたビット線対ＢＬ（ｍ）及び／Ｂ
Ｌ（ｍ）に接続されると共に、該列アドレスにより選択
されたＡブロック制御信号ＲＬＡ又はＢブロック制御信
号ＲＬＢにより選択されたメモリセルに接続されている
ロウデータ保持電源線Ｖs Ａ（ｍ）又はＶs Ｂ（ｍ）の
みを高速に遷移させればよいので、本集積回路装置の消
費電力はさらに低減されることになる。
し動作時において、Ａブロックのロウデータ保持電源線
Ｖs Ａ（ｍ）の電位を中間電位の０．５Ｖから接地電位
Ｖssに遷移させる場合に、ブロックごとに分割される数
に応じて接続されているメモリセルの数が、分割されて
いないときに比べて少なくなるため、前述したように電
位を遷移させなければならないロウデータ保持電源線Ｖ
s （ｍ）の容量が減るので、ロウデータ保持電源線Ｖs
（ｍ）の抵抗及び容量遅延が減ることになる。従って、
ロウデータ保持電源線Ｖs （ｍ）における電位の遷移速
度が高速となり、読み出し動作が速くなる。また、列ア
ドレスにより選択されたビット線対ＢＬ（ｍ）及び／Ｂ
Ｌ（ｍ）に接続されると共に、該列アドレスにより選択
されたＡブロック制御信号ＲＬＡ又はＢブロック制御信
号ＲＬＢにより選択されたメモリセルに接続されている
ロウデータ保持電源線Ｖs Ａ（ｍ）又はＶs Ｂ（ｍ）の
みを高速に遷移させればよいので、本集積回路装置の消
費電力はさらに低減されることになる。
【０１９９】以下、本発明の第１６の実施形態の変形例
に係る半導体ＳＲＡＭ集積回路装置を図面に基づいて説
明する。図３５（ａ）に示すように、前記第１６の実施
形態に示したＡブロック制御信号ＲＬＡ又はＢブロック
制御信号ＲＬＢは、行アドレスにより選択された際に
は、Ａブロック制御スイッチＮＢＬＡ又はＢブロック制
御スイッチＮＢＬＢが低インピーダンスとなる第１の中
間電位Ｖg1（＝０．５Ｖ）を発生し、また、非選択の際
には、前記スイッチをより高インピーダンスとなる第２
の中間電位Ｖg2（＝０．０５Ｖ）を発生する。
に係る半導体ＳＲＡＭ集積回路装置を図面に基づいて説
明する。図３５（ａ）に示すように、前記第１６の実施
形態に示したＡブロック制御信号ＲＬＡ又はＢブロック
制御信号ＲＬＢは、行アドレスにより選択された際に
は、Ａブロック制御スイッチＮＢＬＡ又はＢブロック制
御スイッチＮＢＬＢが低インピーダンスとなる第１の中
間電位Ｖg1（＝０．５Ｖ）を発生し、また、非選択の際
には、前記スイッチをより高インピーダンスとなる第２
の中間電位Ｖg2（＝０．０５Ｖ）を発生する。
【０２００】図３５（ｂ）にタイミングチャートを示す
と、期間ｔ１において、Ａブロック制御信号ＲＬＡによ
りＡブロックが選択され、列方向にはビット線Ｖs （ｍ
＋ｋ）が選択された場合に、Ａブロックのロウデータ保
持電源線Ｖs Ａ（ｍ＋ｋ）は高速に第１の中間電位Ｖg1
である０．５Ｖから接地電位Ｖssに遷移するが、Ｂブロ
ックのロウデータ保持電源線Ｖs Ｂ（ｍ＋ｋ）はわず
か、０．０５Ｖしか遷移しない。このとき、選択されて
いないＡブロックのロウデータ保持電源線Ｖs Ａ（ｍ）
及びＢブロックのロウデータ保持電源線Ｖs Ｂ（ｍ）
は、全く変化しないので、クロスポイント選択が実現で
きるのはこれまで説明した実施形態と同様である。
と、期間ｔ１において、Ａブロック制御信号ＲＬＡによ
りＡブロックが選択され、列方向にはビット線Ｖs （ｍ
＋ｋ）が選択された場合に、Ａブロックのロウデータ保
持電源線Ｖs Ａ（ｍ＋ｋ）は高速に第１の中間電位Ｖg1
である０．５Ｖから接地電位Ｖssに遷移するが、Ｂブロ
ックのロウデータ保持電源線Ｖs Ｂ（ｍ＋ｋ）はわず
か、０．０５Ｖしか遷移しない。このとき、選択されて
いないＡブロックのロウデータ保持電源線Ｖs Ａ（ｍ）
及びＢブロックのロウデータ保持電源線Ｖs Ｂ（ｍ）
は、全く変化しないので、クロスポイント選択が実現で
きるのはこれまで説明した実施形態と同様である。
【０２０１】本変形例の特徴として、列アドレスにより
選択された上層のロウデータ保持電源線Ｖs （ｍ＋ｋ）
を遷移させたとしても、それに追従して高速に変化する
のはＡブロックのロウデータ保持電源線Ｖs Ａ（ｍ＋
ｋ）だけであり、それ以外のロウデータ保持電源線は、
わずかしか変化しないため、実効的に駆動容量が減るの
で、読み出し動作の高速化と消費電力の低減とが可能に
なる。
選択された上層のロウデータ保持電源線Ｖs （ｍ＋ｋ）
を遷移させたとしても、それに追従して高速に変化する
のはＡブロックのロウデータ保持電源線Ｖs Ａ（ｍ＋
ｋ）だけであり、それ以外のロウデータ保持電源線は、
わずかしか変化しないため、実効的に駆動容量が減るの
で、読み出し動作の高速化と消費電力の低減とが可能に
なる。
【０２０２】なお、Ａブロック制御スイッチＮＢＬＡ又
はＢブロック制御スイッチＮＢＬＢを高インピーダンス
にする第２の中間電位Ｖg2は、該ブロック制御スイッチ
を構成するトランジスタのしきい値電圧付近に設定すれ
ば、選択されていないＢブロックのロウデータ保持電源
線Ｖs Ｂ（ｍ）が完全に高インピーダンス状態になるこ
ともなく、又、上層のロウデータ保持電源線Ｖs （ｍ＋
ｋ）に強く結合することもなく低消費電力化の面で有利
になる。第２の中間電位Ｖg2の値はアプリケーションに
より任意であるが、第１の中間電位Ｖg1よりも高インピ
ーダンスになる電位となるように設定する必要がある。
はＢブロック制御スイッチＮＢＬＢを高インピーダンス
にする第２の中間電位Ｖg2は、該ブロック制御スイッチ
を構成するトランジスタのしきい値電圧付近に設定すれ
ば、選択されていないＢブロックのロウデータ保持電源
線Ｖs Ｂ（ｍ）が完全に高インピーダンス状態になるこ
ともなく、又、上層のロウデータ保持電源線Ｖs （ｍ＋
ｋ）に強く結合することもなく低消費電力化の面で有利
になる。第２の中間電位Ｖg2の値はアプリケーションに
より任意であるが、第１の中間電位Ｖg1よりも高インピ
ーダンスになる電位となるように設定する必要がある。
【０２０３】以下、本発明の第１７の実施形態に係る半
導体ＳＲＡＭ集積回路装置を図面に基づいて説明する。
図３６（ａ）において、ＰＣＴＬはセンスアンプ回路及
びビット線デコーダ回路等の周辺回路部に電源電位Ｖcc
を印加するか否かを制御する第１の電流制御手段、ＮＣ
ＴＬは周辺回路部に接地電位Ｖssを印加するか否かを制
御する第２の電流制御手段、ＭＣは本集積回路装置の動
作期間中にハイとなる動作モード信号、／ＭＣは動作モ
ード信号ＭＣの相補信号であって、本集積回路装置のス
タンバイ期間中にハイとなるスタンバイモード信号、Ｉ
l は周辺回路部のリーク電流である。
導体ＳＲＡＭ集積回路装置を図面に基づいて説明する。
図３６（ａ）において、ＰＣＴＬはセンスアンプ回路及
びビット線デコーダ回路等の周辺回路部に電源電位Ｖcc
を印加するか否かを制御する第１の電流制御手段、ＮＣ
ＴＬは周辺回路部に接地電位Ｖssを印加するか否かを制
御する第２の電流制御手段、ＭＣは本集積回路装置の動
作期間中にハイとなる動作モード信号、／ＭＣは動作モ
ード信号ＭＣの相補信号であって、本集積回路装置のス
タンバイ期間中にハイとなるスタンバイモード信号、Ｉ
l は周辺回路部のリーク電流である。
【０２０４】これまで説明してきた実施形態及びその変
形例はおもに図３６（ａ）に示すＳＲＡＭセルアレイ部
の低消費電力化を目的としていたが、本実施形態におい
てはＳＲＡＭセルアレイ部以外の周辺回路部の低消費電
力化を目的としている。
形例はおもに図３６（ａ）に示すＳＲＡＭセルアレイ部
の低消費電力化を目的としていたが、本実施形態におい
てはＳＲＡＭセルアレイ部以外の周辺回路部の低消費電
力化を目的としている。
【０２０５】図３６（ａ）及び（ｂ）に示すように、Ｓ
ＲＡＭセルアレイ部以外の周辺回路部は、装置のスタン
バイ期間にのみ電源電圧Ｖccを印加するように電流制御
手段ＰＣＴＬ及びＮＣＴＬを備えているため、スタンバ
イ期間に周辺回路部に流れるリーク電流Ｉl を３桁分減
らすことができる。
ＲＡＭセルアレイ部以外の周辺回路部は、装置のスタン
バイ期間にのみ電源電圧Ｖccを印加するように電流制御
手段ＰＣＴＬ及びＮＣＴＬを備えているため、スタンバ
イ期間に周辺回路部に流れるリーク電流Ｉl を３桁分減
らすことができる。
【０２０６】図３７に半導体ＳＲＡＭ集積回路装置にお
ける主な回路ごとの電力消費量の割合を示す。Ａはワー
ド線駆動回路、Ｂはビット線の充放電、Ｃはコラム制御
回路、ＤはＩ／Ｏ制御回路のそれぞれの電力消費量を示
している。
ける主な回路ごとの電力消費量の割合を示す。Ａはワー
ド線駆動回路、Ｂはビット線の充放電、Ｃはコラム制御
回路、ＤはＩ／Ｏ制御回路のそれぞれの電力消費量を示
している。
【０２０７】図３７（ａ）は従来の３Ｖの電源電圧によ
り駆動される半導体ＳＲＡＭ集積回路装置における電力
消費量の割合を示しており、ビット線の充放電Ｂによる
電力消費量が６０〜７０％を占めている。
り駆動される半導体ＳＲＡＭ集積回路装置における電力
消費量の割合を示しており、ビット線の充放電Ｂによる
電力消費量が６０〜７０％を占めている。
【０２０８】図３７（ｂ）は従来の３Ｖの電源電圧によ
り駆動される半導体ＳＲＡＭ集積回路装置であって、メ
モリセルのクロスポイント選択が実現されている場合の
電力消費量の割合を示している。ＳＲＡＭのメモリセル
が１度に８個のセルがアクセスされるとし、クロスポイ
ント選択により他の７つのメモリセルの電流が、選択さ
れたメモリセルの１０％程度に低減されているとする
と、ビット線の充放電Ｂは８０％程度削減されるので、
図３７（ａ）と比べて全体として５０％程度の消費電力
が削減されることになる。
り駆動される半導体ＳＲＡＭ集積回路装置であって、メ
モリセルのクロスポイント選択が実現されている場合の
電力消費量の割合を示している。ＳＲＡＭのメモリセル
が１度に８個のセルがアクセスされるとし、クロスポイ
ント選択により他の７つのメモリセルの電流が、選択さ
れたメモリセルの１０％程度に低減されているとする
と、ビット線の充放電Ｂは８０％程度削減されるので、
図３７（ａ）と比べて全体として５０％程度の消費電力
が削減されることになる。
【０２０９】図３７（ｃ）は本発明に係る半導体ＳＲＡ
Ｍ集積回路装置であって、メモリセルのクロスポイント
選択を実現すると共に１Ｖの電源電圧により駆動されて
いる場合の電力消費量の割合を示している。電源電圧が
３分の１になると、電力は次ぎの関係式 電力 ＝ 駆動周波数×動作容量×(電源電圧)2 により導出されるため、図３７（ｃ）に示す電力消費量
は図３７（ｂ）に示す電力消費量の９分の１となる。
Ｍ集積回路装置であって、メモリセルのクロスポイント
選択を実現すると共に１Ｖの電源電圧により駆動されて
いる場合の電力消費量の割合を示している。電源電圧が
３分の１になると、電力は次ぎの関係式 電力 ＝ 駆動周波数×動作容量×(電源電圧)2 により導出されるため、図３７（ｃ）に示す電力消費量
は図３７（ｂ）に示す電力消費量の９分の１となる。
【０２１０】図３７（ｄ）は本実施形態に係る半導体Ｓ
ＲＡＭ集積回路装置であって、図３７（ｃ）に示す構成
に周辺回路部のスタンバイ期間におけるリーク電流を低
減させる構成とするものである。図３７（ｃ）と比べ
て、ワード線駆動回路の電力消費量Ａ、コラム制御回路
の電力消費量Ｃ及びＩ／Ｏ制御回路の電力消費量Ｄがさ
らに減少する。
ＲＡＭ集積回路装置であって、図３７（ｃ）に示す構成
に周辺回路部のスタンバイ期間におけるリーク電流を低
減させる構成とするものである。図３７（ｃ）と比べ
て、ワード線駆動回路の電力消費量Ａ、コラム制御回路
の電力消費量Ｃ及びＩ／Ｏ制御回路の電力消費量Ｄがさ
らに減少する。
【０２１１】
【発明の効果】請求項１又は２７の発明に係るデータ記
憶装置によると、ロウデータ保持手段を通して流れるリ
ーク電流が抑制されるため、低消費電力化を図ることが
できる。
憶装置によると、ロウデータ保持手段を通して流れるリ
ーク電流が抑制されるため、低消費電力化を図ることが
できる。
【０２１２】請求項２の発明に係るデータ記憶装置によ
ると、請求項１の発明に係るデータ記憶装置の効果が得
られる上に、電源電位と接地電位との電位差に等しくな
るように設定されているため、ハイデータとロウデータ
とのデータ値を共に確保することができる。
ると、請求項１の発明に係るデータ記憶装置の効果が得
られる上に、電源電位と接地電位との電位差に等しくな
るように設定されているため、ハイデータとロウデータ
とのデータ値を共に確保することができる。
【０２１３】請求項５〜８の発明に係るデータ記憶装置
によると、請求項１の発明に係るデータ記憶装置の効果
が得られる上に、ハイデータ保持手段の電位とロウデー
タ保持手段の電位との電位差を、装置の動作モードに従
って変化させるため、読み出し動作又は書き込み動作を
高速に行なうことができる。
によると、請求項１の発明に係るデータ記憶装置の効果
が得られる上に、ハイデータ保持手段の電位とロウデー
タ保持手段の電位との電位差を、装置の動作モードに従
って変化させるため、読み出し動作又は書き込み動作を
高速に行なうことができる。
【０２１４】請求項９の発明に係るデータ記憶装置によ
ると、請求項６〜８の発明に係るデータ記憶装置の効果
が得られる上に、第３のモードであるスタンバイ期間に
おいて、ロウデータ保持手段のソース電位が第１のモー
ドである活性化期間よりも昇圧されているため、ロウデ
ータ保持手段がトランジスタよりなる場合は基板バイア
ス効果により該トランジスタのしきい値電圧が高くなる
ので、リーク電流が減少する。また、リーク電流が減少
することを見越して活性化期間における該しきい値電圧
を低く設定することが可能となるため、動作速度を犠牲
にすることなく低電圧駆動による低消費電力化が実現で
きる。
ると、請求項６〜８の発明に係るデータ記憶装置の効果
が得られる上に、第３のモードであるスタンバイ期間に
おいて、ロウデータ保持手段のソース電位が第１のモー
ドである活性化期間よりも昇圧されているため、ロウデ
ータ保持手段がトランジスタよりなる場合は基板バイア
ス効果により該トランジスタのしきい値電圧が高くなる
ので、リーク電流が減少する。また、リーク電流が減少
することを見越して活性化期間における該しきい値電圧
を低く設定することが可能となるため、動作速度を犠牲
にすることなく低電圧駆動による低消費電力化が実現で
きる。
【０２１５】請求項１０〜２０の発明に係るデータ記憶
装置によると、請求項５又は７の発明に係るデータ記憶
装置の効果が得られる上に、データ保持手段がクロスカ
ップル型のトランジスタ対からなり、該トランジスタ対
のソース電極の電位を変動させるソース電位制御手段を
備えているため、ゲート・ソース間電圧が大きくなるよ
うにソース電位を変動させることにより、トランジスタ
対の駆動能力を増減させることができる。これにより、
活性化期間である第１の動作モードにあっては動作の高
速化を確実に図ることができると共に、スタンバイ期間
である第２のモードにあってはリーク電流を確実に低減
することができる。
装置によると、請求項５又は７の発明に係るデータ記憶
装置の効果が得られる上に、データ保持手段がクロスカ
ップル型のトランジスタ対からなり、該トランジスタ対
のソース電極の電位を変動させるソース電位制御手段を
備えているため、ゲート・ソース間電圧が大きくなるよ
うにソース電位を変動させることにより、トランジスタ
対の駆動能力を増減させることができる。これにより、
活性化期間である第１の動作モードにあっては動作の高
速化を確実に図ることができると共に、スタンバイ期間
である第２のモードにあってはリーク電流を確実に低減
することができる。
【０２１６】詳述すると、ロウデータ保持手段であるド
ライブトランジスタのゲート・ソース間電圧が大きくな
るため、ビット線に対する電荷の抜き取りとなる読み出
し動作の高速化が可能となる。また、選択されなかった
メモリセルは、選択されたメモリセルよりも前記ゲート
・ソース間電圧が小さくなるため、選択されなかったビ
ット線に対する電荷の抜き取りがほとんど起こらないの
で、メモリセルを構成するトランジスタ数を増やすこと
なく、すなわちメモリセル当たりの基板上の占有面積を
増やすことなく、クロスポイント選択が可能となると共
にビット線対のプリチャージ動作時の消費電力を低減す
ることができる。
ライブトランジスタのゲート・ソース間電圧が大きくな
るため、ビット線に対する電荷の抜き取りとなる読み出
し動作の高速化が可能となる。また、選択されなかった
メモリセルは、選択されたメモリセルよりも前記ゲート
・ソース間電圧が小さくなるため、選択されなかったビ
ット線に対する電荷の抜き取りがほとんど起こらないの
で、メモリセルを構成するトランジスタ数を増やすこと
なく、すなわちメモリセル当たりの基板上の占有面積を
増やすことなく、クロスポイント選択が可能となると共
にビット線対のプリチャージ動作時の消費電力を低減す
ることができる。
【０２１７】請求項２１又は２２の発明に係るデータ記
憶装置によると、請求項７の発明に係るデータ記憶装置
の効果が得られる上に、読み出し又は書き込みの動作を
規定するサイクル周波数が大きくなるにつれて、ＤＣ成
分が支配的であったリーク電流は充放電量に支配される
ようになる。これにより、サイクル周波数が大きくなる
と、活性化期間も必然的に短くなり、充放電量が減少す
るので、リーク電流はさらに減少する。
憶装置によると、請求項７の発明に係るデータ記憶装置
の効果が得られる上に、読み出し又は書き込みの動作を
規定するサイクル周波数が大きくなるにつれて、ＤＣ成
分が支配的であったリーク電流は充放電量に支配される
ようになる。これにより、サイクル周波数が大きくなる
と、活性化期間も必然的に短くなり、充放電量が減少す
るので、リーク電流はさらに減少する。
【０２１８】請求項２３の発明に係るデータ記憶装置に
よると、請求項７の発明に係るデータ記憶装置の効果が
得られる上に、ロウデータ保持手段の駆動能力が大きく
なるため、さらに高速にデータを読み出すことができ
る。
よると、請求項７の発明に係るデータ記憶装置の効果が
得られる上に、ロウデータ保持手段の駆動能力が大きく
なるため、さらに高速にデータを読み出すことができ
る。
【０２１９】請求項２４又は２５の発明に係るデータ記
憶装置によると、請求項８の発明に係るデータ記憶装置
の効果が得られる上に、読み出し又は書き込みの動作を
規定するサイクル周波数が大きくなるにつれて、ＤＣ成
分が支配的であったリーク電流は充放電量に支配される
ようになる。これにより、サイクル周波数が大きくなる
と、活性化期間も必然的に短くなり、充放電量が減少す
るので、リーク電流はさらに減少する。
憶装置によると、請求項８の発明に係るデータ記憶装置
の効果が得られる上に、読み出し又は書き込みの動作を
規定するサイクル周波数が大きくなるにつれて、ＤＣ成
分が支配的であったリーク電流は充放電量に支配される
ようになる。これにより、サイクル周波数が大きくなる
と、活性化期間も必然的に短くなり、充放電量が減少す
るので、リーク電流はさらに減少する。
【０２２０】請求項２６の発明に係るデータ記憶装置に
よると、請求項８の発明に係るデータ記憶装置の効果が
得られる上に、ロウデータ保持手段の駆動能力が大きく
なるため、さらに高速にデータを読み出すことができ
る。
よると、請求項８の発明に係るデータ記憶装置の効果が
得られる上に、ロウデータ保持手段の駆動能力が大きく
なるため、さらに高速にデータを読み出すことができ
る。
【０２２１】請求項２８の発明に係るデータ記憶装置に
よると、請求項１の発明に係るデータ記憶装置の効果が
得られる上に、アクセストランジスタのソース電位を昇
圧することにより、アクセストランジスタのしきい値電
圧が基板バイアス効果を生じて動的に高くなるので、ま
た、該アクセストランジスタのゲート・ソース間電圧が
負になるので、スタンバイ期間におけるリーク電流を抑
止することができ、従って、アクセストランジスタのし
きい値電圧の絶対値を０．３５Ｖ以下に設定しても確実
に読み出し動作を行なうことができる。
よると、請求項１の発明に係るデータ記憶装置の効果が
得られる上に、アクセストランジスタのソース電位を昇
圧することにより、アクセストランジスタのしきい値電
圧が基板バイアス効果を生じて動的に高くなるので、ま
た、該アクセストランジスタのゲート・ソース間電圧が
負になるので、スタンバイ期間におけるリーク電流を抑
止することができ、従って、アクセストランジスタのし
きい値電圧の絶対値を０．３５Ｖ以下に設定しても確実
に読み出し動作を行なうことができる。
【０２２２】請求項２９の発明に係るデータ記憶装置に
よると、請求項１の発明に係るデータ記憶装置の効果が
得られる上に、ドライブトランジスタのソース電位を昇
圧することにより、ドライブトランジスタのしきい値電
圧が基板バイアス効果を生じて動的に高くなるので、ま
た、該ドライブトランジスタのゲート・ソース間電圧が
負になるので、スタンバイ期間におけるリーク電流を抑
止することができ、従って、ドライブトランジスタのし
きい値電圧の絶対値を０．３５Ｖ以下に設定しても確実
に読み出し動作を行なうことができる。
よると、請求項１の発明に係るデータ記憶装置の効果が
得られる上に、ドライブトランジスタのソース電位を昇
圧することにより、ドライブトランジスタのしきい値電
圧が基板バイアス効果を生じて動的に高くなるので、ま
た、該ドライブトランジスタのゲート・ソース間電圧が
負になるので、スタンバイ期間におけるリーク電流を抑
止することができ、従って、ドライブトランジスタのし
きい値電圧の絶対値を０．３５Ｖ以下に設定しても確実
に読み出し動作を行なうことができる。
【０２２３】請求項３０又は３１の発明に係るデータ記
憶装置によると、請求項１の発明に係るデータ記憶装置
の効果が得られる上に、スタンバイ期間においてアクセ
ストランジスタ又はドライブトランジスタの基板バイア
ス電位の絶対値を大きくすると、該トランジスタのしき
い値電圧が基板バイアス効果により上昇するため、スタ
ンバイ期間におけるリーク電流を抑止することができる
ので、低電圧駆動による低消費電力化が実現できる。
憶装置によると、請求項１の発明に係るデータ記憶装置
の効果が得られる上に、スタンバイ期間においてアクセ
ストランジスタ又はドライブトランジスタの基板バイア
ス電位の絶対値を大きくすると、該トランジスタのしき
い値電圧が基板バイアス効果により上昇するため、スタ
ンバイ期間におけるリーク電流を抑止することができる
ので、低電圧駆動による低消費電力化が実現できる。
【０２２４】請求項３２の発明に係るデータ記憶装置に
よると、請求項１の発明に係るデータ記憶装置の効果が
得られる上に、ロウデータ保持手段がトランジスタより
なる場合はスタンバイ期間において基板バイアス効果に
より該トランジスタのしきい値電圧が上昇したとして
も、ハイデータ及びロウデータの保持電位差が大きくな
るため、データラッチ能力が低下しない。
よると、請求項１の発明に係るデータ記憶装置の効果が
得られる上に、ロウデータ保持手段がトランジスタより
なる場合はスタンバイ期間において基板バイアス効果に
より該トランジスタのしきい値電圧が上昇したとして
も、ハイデータ及びロウデータの保持電位差が大きくな
るため、データラッチ能力が低下しない。
【０２２５】請求項３３の発明に係るデータ記憶装置に
よると、請求項１の発明に係るデータ記憶装置の効果が
得られる上に、基板バイアス電位の変化に対してしきい
値電圧の上昇度が一層大きくなるため、データ保持手段
を構成する各トランジスタのしきい値電圧をさらに低く
設定できるので、さらなる低電圧駆動による低消費電力
化が実現できる。
よると、請求項１の発明に係るデータ記憶装置の効果が
得られる上に、基板バイアス電位の変化に対してしきい
値電圧の上昇度が一層大きくなるため、データ保持手段
を構成する各トランジスタのしきい値電圧をさらに低く
設定できるので、さらなる低電圧駆動による低消費電力
化が実現できる。
【０２２６】請求項３４又は３５の発明に係るデータ記
憶装置によると、請求項３３の発明に係るデータ記憶装
置の効果が得られる上に、基板バイアス効果係数Gamma
を確実に大きくすることができる。
憶装置によると、請求項３３の発明に係るデータ記憶装
置の効果が得られる上に、基板バイアス効果係数Gamma
を確実に大きくすることができる。
【０２２７】請求項３６又は３７の発明に係るデータ記
憶装置によると、請求項１の発明に係るデータ記憶装置
の効果が得られる上に、ビット線の放電量を、従来のよ
うにワード線がハイに印加されている期間により制限す
るのではなく、ドライブトランジスタのソースに接続さ
れているロウデータ保持電源線を昇圧することにより制
限するため、ビット線からの余分な放電量が削減される
ので低消費電力化を図ることができる。
憶装置によると、請求項１の発明に係るデータ記憶装置
の効果が得られる上に、ビット線の放電量を、従来のよ
うにワード線がハイに印加されている期間により制限す
るのではなく、ドライブトランジスタのソースに接続さ
れているロウデータ保持電源線を昇圧することにより制
限するため、ビット線からの余分な放電量が削減される
ので低消費電力化を図ることができる。
【０２２８】請求項３８又は３９の発明に係るデータ記
憶装置によると、請求項３６の発明に係るデータ記憶装
置の効果が得られる上に、ロウデータ保持電源線の電位
を、ロウデータ保持電源制御回路が有しているダミーの
アクセストランジスタのしきい値電圧分降下した電位に
印加するため、ワード線がハイに印加されたとしてもメ
モリセルを構成するアクセストランジスタは、ほぼオフ
の状態であるのでクロスポイント選択が確実に実現で
き、確実に低消費電力化を図ることができる。
憶装置によると、請求項３６の発明に係るデータ記憶装
置の効果が得られる上に、ロウデータ保持電源線の電位
を、ロウデータ保持電源制御回路が有しているダミーの
アクセストランジスタのしきい値電圧分降下した電位に
印加するため、ワード線がハイに印加されたとしてもメ
モリセルを構成するアクセストランジスタは、ほぼオフ
の状態であるのでクロスポイント選択が確実に実現で
き、確実に低消費電力化を図ることができる。
【０２２９】請求項４０の発明に係るデータ記憶装置に
よると、シーケンシャルに読み出すことができるデータ
を扱う場合に、請求項３６の発明に係るデータ記憶装置
の効果が得られる上に、読み出し動作が完了したメモリ
セルに接続されているのロウデータ保持電源線の電位
を、次に読み出し動作が開始されるメモリセルに接続さ
れているロウデータ保持電源線から２分の１の電位が供
給されるため、ロウデータ保持電源線に供給する電力が
半減するので、消費電力が低減する。
よると、シーケンシャルに読み出すことができるデータ
を扱う場合に、請求項３６の発明に係るデータ記憶装置
の効果が得られる上に、読み出し動作が完了したメモリ
セルに接続されているのロウデータ保持電源線の電位
を、次に読み出し動作が開始されるメモリセルに接続さ
れているロウデータ保持電源線から２分の１の電位が供
給されるため、ロウデータ保持電源線に供給する電力が
半減するので、消費電力が低減する。
【０２３０】請求項４１の発明に係るデータ記憶装置に
よると、請求項１の発明に係るデータ記憶装置の効果が
得られる上に、センスアンプを構成するロウ電位供給電
源制御トランジスタのチャネル幅を小さく設定できるた
め、センスアンプの高集積化に有利となる。
よると、請求項１の発明に係るデータ記憶装置の効果が
得られる上に、センスアンプを構成するロウ電位供給電
源制御トランジスタのチャネル幅を小さく設定できるた
め、センスアンプの高集積化に有利となる。
【０２３１】請求項４２の発明に係るデータ記憶装置に
よると、請求項１の発明に係るデータ記憶装置の効果が
得られる上に、書き込み動作時に、ハイデータ保持電源
線の電流供給源と、ハイデータ保持手段である負荷トラ
ンジスタ等を介してビット線対に接続される書き込みド
ライバの接地電源とが短絡することを回避できるため、
無駄な消費電流を抑制することができると共に、ハイデ
ータ保持電源線の電位の不安定要因を除去することがで
きる。
よると、請求項１の発明に係るデータ記憶装置の効果が
得られる上に、書き込み動作時に、ハイデータ保持電源
線の電流供給源と、ハイデータ保持手段である負荷トラ
ンジスタ等を介してビット線対に接続される書き込みド
ライバの接地電源とが短絡することを回避できるため、
無駄な消費電流を抑制することができると共に、ハイデ
ータ保持電源線の電位の不安定要因を除去することがで
きる。
【０２３２】請求項４３又は４４の発明に係るデータ記
憶装置によると、請求項１の発明に係るデータ記憶装置
の効果が得られる上に、書き込み動作時においてハイデ
ータ保持電源線とビット線対との間の電位差が小さくな
るため、無駄な貫通電流を抑制することができるので、
低消費電力化が実現できる。
憶装置によると、請求項１の発明に係るデータ記憶装置
の効果が得られる上に、書き込み動作時においてハイデ
ータ保持電源線とビット線対との間の電位差が小さくな
るため、無駄な貫通電流を抑制することができるので、
低消費電力化が実現できる。
【０２３３】請求項４５の発明に係るデータ記憶装置に
よると、請求項１の発明に係るデータ記憶装置の効果が
得られる上に、読み出し動作時において、ロウデータ保
持手段がトランジスタよりなる場合は該トランジスタの
活性化が速くなるため、読み出し動作が速くなる。
よると、請求項１の発明に係るデータ記憶装置の効果が
得られる上に、読み出し動作時において、ロウデータ保
持手段がトランジスタよりなる場合は該トランジスタの
活性化が速くなるため、読み出し動作が速くなる。
【０２３４】請求項４６又は４７の発明に係るデータ記
憶装置によると、請求項１の発明に係るデータ記憶装置
の効果が得られる上に、ロウデータ保持電源線の電位を
遷移させる際に、メモリセルアレイがブロックごとに分
割されているため、ロウデータ保持電源線の抵抗値及び
容量遅延が減少するので、ロウデータ保持電源線の電位
が高速に遷移するようになり、従って、読み出し動作が
速くなると共に消費電力がさらに低減する。
憶装置によると、請求項１の発明に係るデータ記憶装置
の効果が得られる上に、ロウデータ保持電源線の電位を
遷移させる際に、メモリセルアレイがブロックごとに分
割されているため、ロウデータ保持電源線の抵抗値及び
容量遅延が減少するので、ロウデータ保持電源線の電位
が高速に遷移するようになり、従って、読み出し動作が
速くなると共に消費電力がさらに低減する。
【０２３５】請求項４８の発明に係るデータ記憶装置に
よると、請求項４７の発明に係るデータ記憶装置の効果
が得られる上に、選択されていないブロック単位のロウ
データ保持電源線が完全に高インピーダンス状態にはな
らず、また、上層のロウデータ保持電源線に強く結合す
ることもないため、低消費電力化に有利となる。
よると、請求項４７の発明に係るデータ記憶装置の効果
が得られる上に、選択されていないブロック単位のロウ
データ保持電源線が完全に高インピーダンス状態にはな
らず、また、上層のロウデータ保持電源線に強く結合す
ることもないため、低消費電力化に有利となる。
【０２３６】請求項４９の発明に係るデータ記憶装置に
よると、前記請求項１の発明に係るデータ記憶装置の効
果が得られる上に、スタンバイ期間においてＳＲＡＭセ
ルアレイ部以外の周辺回路部のリーク電流を減らすこと
ができるため、装置としての消費電力が一層低減でき
る。
よると、前記請求項１の発明に係るデータ記憶装置の効
果が得られる上に、スタンバイ期間においてＳＲＡＭセ
ルアレイ部以外の周辺回路部のリーク電流を減らすこと
ができるため、装置としての消費電力が一層低減でき
る。
【０２３７】請求項５０又は５１の発明に係るデータ記
憶装置の駆動方法によると、選択されたソース線にプリ
チャージを行なう際に、非選択のトランジスタ対のソー
ス線に選択されたトランジスタ対のソース線を接続する
ため、非選択のトランジスタ対のソース線に供給されて
いる電荷が選択されたトランジスタ対のソース線に注入
されるため、従来リーク電流として廃棄されていた電荷
を再利用することができる。これにより、消費電力を低
減することができる。
憶装置の駆動方法によると、選択されたソース線にプリ
チャージを行なう際に、非選択のトランジスタ対のソー
ス線に選択されたトランジスタ対のソース線を接続する
ため、非選択のトランジスタ対のソース線に供給されて
いる電荷が選択されたトランジスタ対のソース線に注入
されるため、従来リーク電流として廃棄されていた電荷
を再利用することができる。これにより、消費電力を低
減することができる。
【０２３８】請求項５２の発明に係るデータ記憶装置の
駆動方法によると、請求項５０又は５１の発明に係るデ
ータ記憶装置の駆動方法の効果が得られる上に、書き込
み動作時に、選択されたトランジスタ対のソース線をフ
ローティング状態にするため、該トランジスタ対のソー
スがが高インピーダンスとなるので、該トランジスタ対
が駆動しなくなる。これにより、所定のハイデータの電
位に到達する時間が短縮されるため、書き込み動作を高
速に行なうことができる。また、書き込み動作中にハイ
データ保持電位を供給する電源からデータ保持手段に流
れる貫通電流を排除できるため、さらに低消費電力化を
図ることができる。
駆動方法によると、請求項５０又は５１の発明に係るデ
ータ記憶装置の駆動方法の効果が得られる上に、書き込
み動作時に、選択されたトランジスタ対のソース線をフ
ローティング状態にするため、該トランジスタ対のソー
スがが高インピーダンスとなるので、該トランジスタ対
が駆動しなくなる。これにより、所定のハイデータの電
位に到達する時間が短縮されるため、書き込み動作を高
速に行なうことができる。また、書き込み動作中にハイ
データ保持電位を供給する電源からデータ保持手段に流
れる貫通電流を排除できるため、さらに低消費電力化を
図ることができる。
【図１】本発明の第１の実施形態に係るデータ記憶装置
のデータ保持手段とデータ保持電位とを表わす模式図で
ある。
のデータ保持手段とデータ保持電位とを表わす模式図で
ある。
【図２】本発明の第１の実施形態に係る半導体ＳＲＡＭ
集積回路装置の部分回路図である。
集積回路装置の部分回路図である。
【図３】（ａ）は本発明の第１の実施形態に係る半導体
ＳＲＡＭ集積回路装置におけるメモリセルの読み出し動
作のタイミングチャート図である。（ｂ）は本発明の第
１の実施形態に係る半導体ＳＲＡＭ集積回路装置におけ
るメモリセルの電荷の再利用を表わす模式図である。
ＳＲＡＭ集積回路装置におけるメモリセルの読み出し動
作のタイミングチャート図である。（ｂ）は本発明の第
１の実施形態に係る半導体ＳＲＡＭ集積回路装置におけ
るメモリセルの電荷の再利用を表わす模式図である。
【図４】本発明に係る半導体ＳＲＡＭ集積回路装置の全
体構成図でる。
体構成図でる。
【図５】本発明に係る半導体ＳＲＡＭ集積回路装置のメ
モリセルの回路図である。
モリセルの回路図である。
【図６】本発明の第２の実施形態に係る半導体ＳＲＡＭ
集積回路装置を示し、（ａ）はメモリセルアレイの回路
図、（ｂ）は読み出し動作時におけるタイミングチャー
トを示す図である。
集積回路装置を示し、（ａ）はメモリセルアレイの回路
図、（ｂ）は読み出し動作時におけるタイミングチャー
トを示す図である。
【図７】図３（ａ）に示すメモリセルを構成するアクセ
ストランジスタ等の時刻ｔ０と時刻ｔ１とにおける読み
出し動作時における導通状態を示し、（ａ）は選択され
たメモリセルの第１のアクセストランジスタＮ３を示す
図であり、（ｂ）は選択されていないメモリセルの第１
のアクセストランジスタＮ７を示す図であり、（ｃ）は
選択されていないメモリセルの第１のアクセストランジ
スタＮ１１を示す図であり、（ｄ）は選択されたメモリ
セルの第１のドライブトランジスタＮ１を示す図であ
る。
ストランジスタ等の時刻ｔ０と時刻ｔ１とにおける読み
出し動作時における導通状態を示し、（ａ）は選択され
たメモリセルの第１のアクセストランジスタＮ３を示す
図であり、（ｂ）は選択されていないメモリセルの第１
のアクセストランジスタＮ７を示す図であり、（ｃ）は
選択されていないメモリセルの第１のアクセストランジ
スタＮ１１を示す図であり、（ｄ）は選択されたメモリ
セルの第１のドライブトランジスタＮ１を示す図であ
る。
【図８】基板バイアス電位Ｖbsをパラメータとしたゲー
ト・ソース間電圧Ｖgsとドレイン・ソース間電流Ｉdsの
対数値との相関図である。
ト・ソース間電圧Ｖgsとドレイン・ソース間電流Ｉdsの
対数値との相関図である。
【図９】本発明の第２の実施形態の変形例に係る半導体
ＳＲＡＭ集積回路装置を示し、（ａ）はメモリセルアレ
イの回路図、（ｂ）は読み出し動作時におけるタイミン
グチャートを示す図である。
ＳＲＡＭ集積回路装置を示し、（ａ）はメモリセルアレ
イの回路図、（ｂ）は読み出し動作時におけるタイミン
グチャートを示す図である。
【図１０】図９（ａ）に示すメモリセルを構成するアク
セストランジスタ等の時刻ｔ０と時刻ｔ１とにおける読
み出し動作時における導通状態を示し、（ａ）は選択さ
れたメモリセルの第１のアクセストランジスタＰ３を示
す図であり、（ｂ）は選択されていないメモリセルの第
１のアクセストランジスタＰ７を示す図であり、（ｃ）
は選択されていないメモリセルの第１のアクセストラン
ジスタＰ１１を示す図であり、（ｄ）は選択されたメモ
リセルの第１のドライブトランジスタＰ１を示す図であ
る。
セストランジスタ等の時刻ｔ０と時刻ｔ１とにおける読
み出し動作時における導通状態を示し、（ａ）は選択さ
れたメモリセルの第１のアクセストランジスタＰ３を示
す図であり、（ｂ）は選択されていないメモリセルの第
１のアクセストランジスタＰ７を示す図であり、（ｃ）
は選択されていないメモリセルの第１のアクセストラン
ジスタＰ１１を示す図であり、（ｄ）は選択されたメモ
リセルの第１のドライブトランジスタＰ１を示す図であ
る。
【図１１】本発明の第３の実施形態に係る半導体ＳＲＡ
Ｍ集積回路装置におけるメモリセルアレイの回路図であ
る。
Ｍ集積回路装置におけるメモリセルアレイの回路図であ
る。
【図１２】本発明の第４の実施形態に係る半導体ＳＲＡ
Ｍ集積回路装置におけるメモリセルアレイの回路図であ
る。
Ｍ集積回路装置におけるメモリセルアレイの回路図であ
る。
【図１３】本発明の第５の実施形態に係る半導体ＳＲＡ
Ｍ集積回路装置におけるメモリセルを構成するアクセス
トランジスタ等の時刻ｔ０と時刻ｔ１とにおける読み出
し動作時における導通状態を示し、（ａ）は選択された
メモリセルの第１のアクセストランジスタＮ３を示す図
であり、（ｂ）は選択されていないメモリセルの第１の
アクセストランジスタＮ７を示す図であり、（ｃ）は選
択されていないメモリセルの第１のアクセストランジス
タＮ１１を示す図であり、（ｄ）は選択されていないメ
モリセルの第１のドライブトランジスタＮ９を示す図で
ある。
Ｍ集積回路装置におけるメモリセルを構成するアクセス
トランジスタ等の時刻ｔ０と時刻ｔ１とにおける読み出
し動作時における導通状態を示し、（ａ）は選択された
メモリセルの第１のアクセストランジスタＮ３を示す図
であり、（ｂ）は選択されていないメモリセルの第１の
アクセストランジスタＮ７を示す図であり、（ｃ）は選
択されていないメモリセルの第１のアクセストランジス
タＮ１１を示す図であり、（ｄ）は選択されていないメ
モリセルの第１のドライブトランジスタＮ９を示す図で
ある。
【図１４】本発明の第６の実施形態に係る半導体ＳＲＡ
Ｍ集積回路装置におけるメモリセルの回路図であって、
（ａ）は選択期間における選択セルを示し、（ｂ）は選
択期間における準選択セルを示す図である。
Ｍ集積回路装置におけるメモリセルの回路図であって、
（ａ）は選択期間における選択セルを示し、（ｂ）は選
択期間における準選択セルを示す図である。
【図１５】本発明の第６の実施形態に係る半導体ＳＲＡ
Ｍ集積回路装置におけるメモリセルの回路図であって、
（ａ）は選択期間における非選択セルを示し、（ｂ）は
スタンバイ期間におけるセルを示す図である。
Ｍ集積回路装置におけるメモリセルの回路図であって、
（ａ）は選択期間における非選択セルを示し、（ｂ）は
スタンバイ期間におけるセルを示す図である。
【図１６】本発明の第７の実施形態に係る半導体ＳＲＡ
Ｍ集積回路装置におけるメモリセルアレイの回路図であ
る。
Ｍ集積回路装置におけるメモリセルアレイの回路図であ
る。
【図１７】本発明の第７の実施形態に係る半導体ＳＲＡ
Ｍ集積回路装置における読み出し期間及びスタンバイ期
間のタイミングチャート図である。
Ｍ集積回路装置における読み出し期間及びスタンバイ期
間のタイミングチャート図である。
【図１８】基板バイアス電位Ｖbsをパラメータとしたゲ
ート・ソース間電圧Ｖgsとドレイン・ソース間電流Ｉds
の対数値との相関図であって、（ａ）は従来の半導体基
板の特性を示す図であり、（ｂ）は本発明の第８の実施
形態に係る半導体基板の特性を示す図である。
ート・ソース間電圧Ｖgsとドレイン・ソース間電流Ｉds
の対数値との相関図であって、（ａ）は従来の半導体基
板の特性を示す図であり、（ｂ）は本発明の第８の実施
形態に係る半導体基板の特性を示す図である。
【図１９】（ａ）は本発明の第８の実施形態に係る半導
体ＳＲＡＭ集積回路装置におけるＭＯＳトランジスタの
断面図である。（ｂ）は本発明の第８の実施形態に係る
半導体ＳＲＡＭ集積回路装置におけるＭＯＳトランジス
タを構成する半導体基板の不純物濃度プロファイルを示
す図である。（ｃ）は従来のＭＯＳトランジスタを構成
する半導体基板の不純物濃度プロファイルを示す図であ
る。
体ＳＲＡＭ集積回路装置におけるＭＯＳトランジスタの
断面図である。（ｂ）は本発明の第８の実施形態に係る
半導体ＳＲＡＭ集積回路装置におけるＭＯＳトランジス
タを構成する半導体基板の不純物濃度プロファイルを示
す図である。（ｃ）は従来のＭＯＳトランジスタを構成
する半導体基板の不純物濃度プロファイルを示す図であ
る。
【図２０】本発明の第８及び第１０の実施形態に係る半
導体ＳＲＡＭ集積回路装置におけるセンスアンプ回路の
回路図である。
導体ＳＲＡＭ集積回路装置におけるセンスアンプ回路の
回路図である。
【図２１】本発明の第９の実施形態に係る半導体ＳＲＡ
Ｍ集積回路装置におけるセンスアンプ回路のタイミング
チャート図である。
Ｍ集積回路装置におけるセンスアンプ回路のタイミング
チャート図である。
【図２２】本発明の第１１の実施形態に係る半導体ＳＲ
ＡＭ集積回路装置におけるコラムスイッチ、ビット線デ
コーダ回路及びロウデータ保持電源制御回路の回路図で
ある。
ＡＭ集積回路装置におけるコラムスイッチ、ビット線デ
コーダ回路及びロウデータ保持電源制御回路の回路図で
ある。
【図２３】本発明の第１２の実施形態に係る半導体ＳＲ
ＡＭ集積回路装置におけるメモリセルアレイの回路図で
ある。
ＡＭ集積回路装置におけるメモリセルアレイの回路図で
ある。
【図２４】本発明の第１２の実施形態に係る半導体ＳＲ
ＡＭ集積回路装置における読み出し期間及び書き込み期
間のタイミングチャート図である。
ＡＭ集積回路装置における読み出し期間及び書き込み期
間のタイミングチャート図である。
【図２５】本発明の第１２の実施形態の変形例に係る半
導体ＳＲＡＭ集積回路装置におけるメモリセルアレイの
回路図である。
導体ＳＲＡＭ集積回路装置におけるメモリセルアレイの
回路図である。
【図２６】本発明の第１２の実施形態の変形例に係る半
導体ＳＲＡＭ集積回路装置における読み出し期間及び書
き込み期間のタイミングチャート図である。
導体ＳＲＡＭ集積回路装置における読み出し期間及び書
き込み期間のタイミングチャート図である。
【図２７】本発明の第１３の実施形態に係る半導体ＳＲ
ＡＭ集積回路装置におけるメモリセルアレイの回路図で
ある。
ＡＭ集積回路装置におけるメモリセルアレイの回路図で
ある。
【図２８】本発明の第１３の実施形態に係る半導体ＳＲ
ＡＭ集積回路装置における読み出し期間のタイミングチ
ャート図である。
ＡＭ集積回路装置における読み出し期間のタイミングチ
ャート図である。
【図２９】本発明の第１４の実施形態に係る半導体ＳＲ
ＡＭ集積回路装置におけるビット線プリチャージ回路の
回路図である。
ＡＭ集積回路装置におけるビット線プリチャージ回路の
回路図である。
【図３０】本発明の第１４の実施形態に係る半導体ＳＲ
ＡＭ集積回路装置における読み出し期間のタイミングチ
ャート図である。
ＡＭ集積回路装置における読み出し期間のタイミングチ
ャート図である。
【図３１】本発明の第１５の実施形態に係る半導体ＳＲ
ＡＭ集積回路装置におけるメモリセルアレイの回路図で
ある。
ＡＭ集積回路装置におけるメモリセルアレイの回路図で
ある。
【図３２】本発明の第１５の実施形態に係る半導体ＳＲ
ＡＭ集積回路装置における読み出し期間のタイミングチ
ャート図である。
ＡＭ集積回路装置における読み出し期間のタイミングチ
ャート図である。
【図３３】本発明の第１５の実施形態に係る半導体ＳＲ
ＡＭ集積回路装置における制御信号生成回路の回路図で
あり、（ａ）はリサイクル等価信号生成回路の回路図で
あり、（ｂ）はリサイクル昇圧信号生成回路の回路図で
あり、（ｃ）はリサイクル降圧信号生成回路の回路図で
ある。
ＡＭ集積回路装置における制御信号生成回路の回路図で
あり、（ａ）はリサイクル等価信号生成回路の回路図で
あり、（ｂ）はリサイクル昇圧信号生成回路の回路図で
あり、（ｃ）はリサイクル降圧信号生成回路の回路図で
ある。
【図３４】本発明の第１６の実施形態に係る半導体ＳＲ
ＡＭ集積回路装置におけるメモリセルアレイの回路図で
ある。
ＡＭ集積回路装置におけるメモリセルアレイの回路図で
ある。
【図３５】本発明の第１６の実施形態の変形例に係る半
導体ＳＲＡＭ集積回路装置を示す図であって、（ａ）は
ブロック制御信号発生回路の回路図であり、（ｂ）は読
み出し期間のタイミングチャート図である。
導体ＳＲＡＭ集積回路装置を示す図であって、（ａ）は
ブロック制御信号発生回路の回路図であり、（ｂ）は読
み出し期間のタイミングチャート図である。
【図３６】本発明の第１７の実施形態に係る半導体ＳＲ
ＡＭ集積回路装置を示し、（ａ）はブロック回路図であ
り、（ｂ）は動作期間及びスタンバイ期間におけるリー
ク電流の変化を示す図である。
ＡＭ集積回路装置を示し、（ａ）はブロック回路図であ
り、（ｂ）は動作期間及びスタンバイ期間におけるリー
ク電流の変化を示す図である。
【図３７】半導体ＳＲＡＭ集積回路装置における主な回
路ごとの電力消費量の割合を示し、（ａ）は従来の半導
体ＳＲＡＭ集積回路装置における割合を示す図であり、
（ｂ）は従来のクロスポイント選択が可能な半導体ＳＲ
ＡＭ集積回路装置における割合を示す図であり、（ｃ）
は本発明に係る半導体ＳＲＡＭ集積回路装置における割
合を示す図であり、（ｄ）は本発明の第１７の実施形態
に係る半導体ＳＲＡＭ集積回路装置における割合を示す
図である。
路ごとの電力消費量の割合を示し、（ａ）は従来の半導
体ＳＲＡＭ集積回路装置における割合を示す図であり、
（ｂ）は従来のクロスポイント選択が可能な半導体ＳＲ
ＡＭ集積回路装置における割合を示す図であり、（ｃ）
は本発明に係る半導体ＳＲＡＭ集積回路装置における割
合を示す図であり、（ｄ）は本発明の第１７の実施形態
に係る半導体ＳＲＡＭ集積回路装置における割合を示す
図である。
【図３８】従来の半導体ＳＲＡＭ集積回路装置における
メモリセルの回路図である。
メモリセルの回路図である。
１Ａ メモリセル １Ｂ メモリセル １ メモリセル ２ 接地線（外部供給電源線） ３ 共通ソース接続線（外部供給電源
線） ４ 基準電位発生回路 ＶＨ ハイデータ保持電位 ＶＬ ロウデータ保持電位 ＶＷＬ ワード線 ＢＬｍ ビット線 ／ＢＬｍ ビット相補線 ＶＳＬｑ ソース電位制御線 ＣＳＬｑ ソース電位制御回路（データ保持電
位変更手段） ＰＹｑ ソース線制御信号 ＰＸｎ ロウアドレス信号 ＷＬｎ ワード線制御信号 ＷＥ 書き込み制御信号 ＳＷ１ ソース線スイッチ（ソース線接続手
段） ＳＷ２ 共通ソース線スイッチ（共通ソース
線接続手段） ＧＡ 第１の制御信号 ＧＢ 第２の制御信号 ＣＣＳＬ 第１のキャパシタ ＣＶＰＬ 第２のキャパシタ Ｉｒ 読み出し電流 ＶN 第１の記憶ノード ＶR 第２の記憶ノード Ｐ１ 第１の負荷トランジスタ Ｐ２ 第２の負荷トランジスタ Ｐ３ 第１の負荷トランジスタ Ｐ４ 第２の負荷トランジスタ Ｐ５ 第１の負荷トランジスタ Ｐ６ 第２の負荷トランジスタ Ｎ１ 第１のドライブトランジスタ Ｎ２ 第２のドライブトランジスタ Ｎ３ 第１のアクセストランジスタ Ｎ４ 第２のアクセストランジスタ Ｎ５ 第１のドライブトランジスタ Ｎ６ 第２のドライブトランジスタ Ｎ７ 第１のアクセストランジスタ Ｎ８ 第２のアクセストランジスタ Ｎ９ 第１のドライブトランジスタ Ｎ１０ 第２のドライブトランジスタ Ｎ１１ 第１のアクセストランジスタ Ｎ１２ 第２のアクセストランジスタ ＢＬ（ｍ） ビット線 ／ＢＬ（ｍ） ビット相補線 ＢＬ ビット線 （配列の添字の省略形） ／ＢＬ ビット相補線 （配列の添字の省略
形） ＷＬ（ｎ） ワード線 ＷＬ ワード線 （配列の添字の省略形） Ｖcc 電源電位 Ｖss 接地電位 Ｖc ハイデータ保持電源線 Ｖcel （ｎ） ハイデータ保持電源線 Ｖs （ｍ） ロウデータ保持電源線 Ｖs ロウデータ保持電源線 （配列の添
字の省略形） Ｖt しきい値電圧 Ｖgs ゲート・ソース間電圧 Ｖbs 基板バイアス電位 Ｉds ドレイン・ソース間電流 Ｖbb 基板電位 Ｖm ロウデータ保持電源線電位 Ｖg1 第１の中間電位 Ｖg2 第２の中間電位 Ｎs ｙ軸上の点０における不純物濃度 Ｎa ｙ軸上の点ｄにおける不純物濃度 Ｎb ｙ軸上の点ｄにおける不純物濃度 ＣＬＯＣＫ クロック信号 ＳＧＡ 第１の制御信号 ＳＧＢ 第２の制御信号 ＳＧＣ 第３の制御信号 ＥＮＶＳ 第４の制御信号 ＳＥＶＣ（ｎ） 第５の制御信号 ＳＥＶＣ２（ｎ） 第６の制御信号 ＳＰＲＥ 第７の制御信号 ＶＯＴ データ線 ／ＶＯＴ データ相補線 ＶＢＬ 前データ線 ／ＶＢＬ 前データ相補線 ＱＰ１、ＱＰ２ 第１の負荷トランジスタ対 ＱＰ３、ＱＰ４ 第２の負荷トランジスタ対 ＱＰ５、ＱＰ６ 第１のトランジスタ対 ＱＮ１、ＱＮ２ 第２のトランジスタ対 ＱＮ３ 第１のスイッチ（ロウ電位供給電源
制御トランジスタ） ＱＮ４ 第２のスイッチ ＱＮ５ 第３のスイッチ ＱＰ７ 第４のスイッチ ＰＳＷ１ 第１のスイッチ ＰＳＷ２ 第２のスイッチ ＣＡ（ｍ） 列アドレス ＤＣＬＫ 遅延クロック信号 ＸＤＣＬＫ 遅延クロック反転信号 ＥＱm リサイクル等価信号 ＵＰＲ（ｍ） リサイクル昇圧信号 ＤＰＲ（ｍ） リサイクル降圧信号 ＲＬＡ Ａブロック制御信号 ＲＬＢ Ｂブロック制御信号 ＮＢＬＡ Ａブロック制御スイッチ ＮＢＬＢ Ｂブロック制御スイッチ ＰＣＴＬ 第１の電流制御手段 ＮＣＴＬ 第２の電流制御手段 ＭＣ 動作モード信号 ／ＭＣ スタンバイモード信号 Ｉl リーク電流 Ａ ワード線駆動回路の電力消費量 Ｂ ビット線の充放電に要する電力消費
量 Ｃ コラム制御回路の電力消費量 Ｄ Ｉ／Ｏ制御回路の電力消費量 １０ 半導体基板 １１ ソース・ドレイン領域 １２ ソース・ドレイン領域 １３ ゲート電極 １４ 絶縁膜
線） ４ 基準電位発生回路 ＶＨ ハイデータ保持電位 ＶＬ ロウデータ保持電位 ＶＷＬ ワード線 ＢＬｍ ビット線 ／ＢＬｍ ビット相補線 ＶＳＬｑ ソース電位制御線 ＣＳＬｑ ソース電位制御回路（データ保持電
位変更手段） ＰＹｑ ソース線制御信号 ＰＸｎ ロウアドレス信号 ＷＬｎ ワード線制御信号 ＷＥ 書き込み制御信号 ＳＷ１ ソース線スイッチ（ソース線接続手
段） ＳＷ２ 共通ソース線スイッチ（共通ソース
線接続手段） ＧＡ 第１の制御信号 ＧＢ 第２の制御信号 ＣＣＳＬ 第１のキャパシタ ＣＶＰＬ 第２のキャパシタ Ｉｒ 読み出し電流 ＶN 第１の記憶ノード ＶR 第２の記憶ノード Ｐ１ 第１の負荷トランジスタ Ｐ２ 第２の負荷トランジスタ Ｐ３ 第１の負荷トランジスタ Ｐ４ 第２の負荷トランジスタ Ｐ５ 第１の負荷トランジスタ Ｐ６ 第２の負荷トランジスタ Ｎ１ 第１のドライブトランジスタ Ｎ２ 第２のドライブトランジスタ Ｎ３ 第１のアクセストランジスタ Ｎ４ 第２のアクセストランジスタ Ｎ５ 第１のドライブトランジスタ Ｎ６ 第２のドライブトランジスタ Ｎ７ 第１のアクセストランジスタ Ｎ８ 第２のアクセストランジスタ Ｎ９ 第１のドライブトランジスタ Ｎ１０ 第２のドライブトランジスタ Ｎ１１ 第１のアクセストランジスタ Ｎ１２ 第２のアクセストランジスタ ＢＬ（ｍ） ビット線 ／ＢＬ（ｍ） ビット相補線 ＢＬ ビット線 （配列の添字の省略形） ／ＢＬ ビット相補線 （配列の添字の省略
形） ＷＬ（ｎ） ワード線 ＷＬ ワード線 （配列の添字の省略形） Ｖcc 電源電位 Ｖss 接地電位 Ｖc ハイデータ保持電源線 Ｖcel （ｎ） ハイデータ保持電源線 Ｖs （ｍ） ロウデータ保持電源線 Ｖs ロウデータ保持電源線 （配列の添
字の省略形） Ｖt しきい値電圧 Ｖgs ゲート・ソース間電圧 Ｖbs 基板バイアス電位 Ｉds ドレイン・ソース間電流 Ｖbb 基板電位 Ｖm ロウデータ保持電源線電位 Ｖg1 第１の中間電位 Ｖg2 第２の中間電位 Ｎs ｙ軸上の点０における不純物濃度 Ｎa ｙ軸上の点ｄにおける不純物濃度 Ｎb ｙ軸上の点ｄにおける不純物濃度 ＣＬＯＣＫ クロック信号 ＳＧＡ 第１の制御信号 ＳＧＢ 第２の制御信号 ＳＧＣ 第３の制御信号 ＥＮＶＳ 第４の制御信号 ＳＥＶＣ（ｎ） 第５の制御信号 ＳＥＶＣ２（ｎ） 第６の制御信号 ＳＰＲＥ 第７の制御信号 ＶＯＴ データ線 ／ＶＯＴ データ相補線 ＶＢＬ 前データ線 ／ＶＢＬ 前データ相補線 ＱＰ１、ＱＰ２ 第１の負荷トランジスタ対 ＱＰ３、ＱＰ４ 第２の負荷トランジスタ対 ＱＰ５、ＱＰ６ 第１のトランジスタ対 ＱＮ１、ＱＮ２ 第２のトランジスタ対 ＱＮ３ 第１のスイッチ（ロウ電位供給電源
制御トランジスタ） ＱＮ４ 第２のスイッチ ＱＮ５ 第３のスイッチ ＱＰ７ 第４のスイッチ ＰＳＷ１ 第１のスイッチ ＰＳＷ２ 第２のスイッチ ＣＡ（ｍ） 列アドレス ＤＣＬＫ 遅延クロック信号 ＸＤＣＬＫ 遅延クロック反転信号 ＥＱm リサイクル等価信号 ＵＰＲ（ｍ） リサイクル昇圧信号 ＤＰＲ（ｍ） リサイクル降圧信号 ＲＬＡ Ａブロック制御信号 ＲＬＢ Ｂブロック制御信号 ＮＢＬＡ Ａブロック制御スイッチ ＮＢＬＢ Ｂブロック制御スイッチ ＰＣＴＬ 第１の電流制御手段 ＮＣＴＬ 第２の電流制御手段 ＭＣ 動作モード信号 ／ＭＣ スタンバイモード信号 Ｉl リーク電流 Ａ ワード線駆動回路の電力消費量 Ｂ ビット線の充放電に要する電力消費
量 Ｃ コラム制御回路の電力消費量 Ｄ Ｉ／Ｏ制御回路の電力消費量 １０ 半導体基板 １１ ソース・ドレイン領域 １２ ソース・ドレイン領域 １３ ゲート電極 １４ 絶縁膜
Claims (52)
- 【請求項１】 複数のデータ保持手段を備えたデータ記
憶装置において、 前記複数のデータ保持手段のうち、 電源電位よりも大きな電位でハイデータを保持するハイ
データ保持手段と、 接地電位よりも大きな電位でロウデータを保持するロウ
データ保持手段とを備えていることを特徴とするデータ
記憶装置。 - 【請求項２】 前記ハイデータ保持手段の電位と前記ロ
ウデータ保持手段の電位との電位差は、前記電源電位と
前記接地電位との電位差に等しくなるように設定されて
いることを特徴とする請求項１に記載のデータ記憶装
置。 - 【請求項３】 前記ハイデータ保持手段の電位と前記ロ
ウデータ保持手段の電位との電位差は、前記電源電位と
前記接地電位との電位差よりも小さくなるように設定さ
れていることを特徴とする請求項１に記載のデータ記憶
装置。 - 【請求項４】 前記ハイデータ保持手段の電位と前記ロ
ウデータ保持手段の電位との電位差は、前記電源電位と
前記接地電位との電位差よりも大きくなるように設定さ
れていることを特徴とする請求項１に記載のデータ記憶
装置。 - 【請求項５】 前記ハイデータ保持手段の電位と前記ロ
ウデータ保持手段の電位との電位差を、装置の動作モー
ドに従って変化させるデータ保持電位変更手段をさらに
備えていることを特徴とする請求項１に記載のデータ記
憶装置。 - 【請求項６】 前記装置の動作モードは、いずれかの前
記データ保持手段に対してデータの読み出し動作又は書
き込み動作を行なう第１の動作モードと、いずれの前記
データ保持手段に対してもデータの読み出し動作及び書
き込み動作を行なわない第２の動作モードとを含み、 前記データ保持電位変更手段は、前記第２の動作モード
時と比べて前記第１の動作モード時に、前記ハイデータ
保持手段の電位と前記ロウデータ保持手段の電位との電
位差を大きくすることを特徴とする請求項５に記載のデ
ータ記憶装置。 - 【請求項７】 前記装置の動作モードは、いずれかの前
記データ保持手段に対してデータの読み出し動作又は書
き込み動作を行なう第１の動作モードと、いずれの前記
データ保持手段に対してもデータの読み出し動作及び書
き込み動作を行なわない第２の動作モードとを含み、 前記データ保持電位変更手段は、前記第２の動作モード
時と比べて前記第１の動作モード時に、前記ハイデータ
保持手段の電位と前記ロウデータ保持手段の電位との電
位差が大きくなるように、前記ロウデータ保持手段の電
位を変更することを特徴とする請求項５に記載のデータ
記憶装置。 - 【請求項８】 前記装置の動作モードは、いずれかの前
記データ保持手段に対してデータの読み出し動作又は書
き込み動作を行なう第１の動作モードと、いずれの前記
データ保持手段に対してもデータの読み出し動作及び書
き込み動作を行なわない第２の動作モードとを含み、 前記データ保持電位変更手段は、前記第２の動作モード
時と比べて前記第１の動作モード時に、前記ハイデータ
保持手段の電位と前記ロウデータ保持手段の電位との電
位差が大きくなるように、前記ハイデータ保持手段の電
位を変更することを特徴とする請求項５に記載のデータ
記憶装置。 - 【請求項９】 前記データ保持電位変更手段は、前記第
２の動作モード時と比べて該第２の動作モードが１マイ
クロ秒以上継続する動作モードである第３の動作モード
時に、前記ハイデータ保持手段の電位及びロウデータ保
持手段の電位のうちの少なくとも１つを、該電位の絶対
値が大きくなるように変更することを特徴とする請求項
６〜８のいずれか１項に記載のデータ記憶装置。 - 【請求項１０】 前記データ保持手段はクロスカップル
型のトランジスタ対からなり、 前記データ保持電位変更手段は、前記トランジスタ対の
ソース電極の電位を変動させるソース電位制御手段であ
ることを特徴とする請求項５又は７に記載のデータ記憶
装置。 - 【請求項１１】 前記トランジスタ対はアレイ状に設け
られ、行方向の並びを特定するコラムアドレスと列方向
の並びを特定するロウアドレスとから前記トランジスタ
対を選択するアドレスデコーダをさらに備えており、 前記ソース電位制御手段は、前記アドレスデコーダの出
力信号によって制御されることを特徴とする請求項１０
に記載のデータ記憶装置。 - 【請求項１２】 前記アドレスデコーダの出力信号は、
前記コラムアドレスによって制御されることを特徴とす
る請求項１１に記載のデータ記憶装置。 - 【請求項１３】 前記トランジスタ対の前記ソース電極
に接続され、該ソース電極の電位を制御するソース電位
制御線と、 前記トランジスタ対に接続され、列方向に並ぶ該トラン
ジスタ対を選択するビット線対とをさらに備え、 前記ソース電位制御線は前記ビット線対と平行に設けら
れていることを特徴とする請求項１０〜１２のうちのい
ずれか１項に記載のデータ記憶装置。 - 【請求項１４】 前記トランジスタ対の前記ソース電極
に接続され、該ソース電極の電位を制御するソース電位
制御線と、 前記トランジスタ対に接続され、行方向に並ぶ前記トラ
ンジスタ対を選択するワード線とをさらに備え、 前記ソース電位制御線は前記ワード線と平行に設けられ
ていることを特徴とする請求項１０〜１２のうちのいず
れか１項に記載のデータ記憶装置。 - 【請求項１５】 前記トランジスタ対に接続され、該ト
ランジスタ対のソース電極に電荷を供給する外部供給電
源線をさらに備え、 前記ソース電位制御手段は、前記トランジスタ対のソー
ス電極に接続されたソース線と前記外部供給電源線とを
接続するソース線接続手段を有していることを特徴とす
る請求項１０に記載のデータ記憶装置。 - 【請求項１６】 前記トランジスタ対はアレイ状に設け
られており、 前記トランジスタ対に接続され、コラムアドレスとロウ
アドレスとから前記トランジスタ対を選択するアドレス
デコーダをさらに備えており、 前記ソース線接続手段は、前記アドレスデコーダの出力
信号によって制御されることを特徴とする請求項１５に
記載のデータ記憶装置。 - 【請求項１７】 前記外部供給電源線は接地線であるこ
とを特徴とする請求項１５又は１６に記載のデータ記憶
装置。 - 【請求項１８】 インダクタンス又はキャパシタンスを
用いたＤＣ−ＤＣ変換器をさらに備え、 前記外部供給電源線は前記ＤＣ−ＤＣ変換器に接続され
ていることを特徴とする請求項１５又は１６に記載のデ
ータ記憶装置。 - 【請求項１９】 前記ソース電位制御手段は、 前記アドレスデコーダの出力信号により制御され、前記
トランジスタ対のソース電極に接続されたソース線と前
記外部供給電源線とを接続する共通ソース線接続手段を
有していることを特徴とする請求項１６〜１８のうちの
いずれか１項に記載のデータ記憶装置。 - 【請求項２０】 前記ハイデータ保持手段はチャージポ
ンプ回路からなる内部昇圧回路を有していることを特徴
とする請求項１に記載のデータ記憶装置。 - 【請求項２１】 前記第１の動作モードにおいて動作ク
ロックのサイクル周波数が大きいほど、前記ハイデータ
保持手段の電位と前記ロウデータ保持手段の電位との電
位差が大きくなる変化量を抑制するように前記ロウデー
タ保持手段の電位を変更する周波数依存型データ保持電
位変更手段をさらに備えていることを特徴とする請求項
７に記載のデータ記憶装置。 - 【請求項２２】 前記周波数依存型データ保持電位変更
手段は、 前記第２の動作モード時における前記ロウデータ保持手
段の電位を、前記第１の動作モード時における前記ロウ
データ保持手段の所定の電位に近づくように設定する所
定電位設定手段を有していることを特徴とする請求項２
１に記載のデータ記憶装置。 - 【請求項２３】 前記第１の動作モードにおいて動作ク
ロックのサイクル周波数が大きいほど、前記ハイデータ
保持手段の電位を大きくするように変更する周波数依存
型データ保持電位変更手段をさらに備えていることを特
徴とする請求項７に記載のデータ記憶装置。 - 【請求項２４】 前記第１の動作モードにおいて動作ク
ロックのサイクル周波数が大きいほど、前記ハイデータ
保持手段の電位と前記ロウデータ保持手段の電位との電
位差が大きくなる変化量を抑制するように前記ハイデー
タ保持手段の電位を変更する周波数依存型データ保持電
位変更手段をさらに備えていることを特徴とする請求項
８に記載のデータ記憶装置。 - 【請求項２５】 前記周波数依存型データ保持電位変更
手段は、 前記第２の動作モード時における前記ハイデータ保持手
段の電位を、前記第１の動作モード時における前記ハイ
データ保持手段の所定の電位に近づくように設定する所
定電位設定手段を有していることを特徴とする請求項２
４に記載のデータ記憶装置。 - 【請求項２６】 前記第１の動作モードにおいて動作ク
ロックのサイクル周波数が大きいほど、前記ロウデータ
保持手段の電位を小さくするように変更する周波数依存
型データ保持電位変更手段をさらに備えていることを特
徴とする請求項８に記載のデータ記憶装置。 - 【請求項２７】 複数のデータ保持手段を有するデータ
記憶装置において、 前記複数のデータ保持手段にそれぞれ接続され、該複数
のデータ保持手段のうちからデータ保持手段を選択する
ビット線を備え、 前記データ保持手段におけるデータの保持電位は前記ビ
ット線を駆動する方向とは逆の方向にシフトしているこ
とを特徴とするデータ記憶装置。 - 【請求項２８】 前記データ保持手段がアレイ状に設け
られ、且つ、クロスカップル型のトランジスタ対を有す
るメモリセルからなり、 前記メモリセルに接続され、該メモリセルを選択するビ
ット線をさらに備え、 前記メモリセルは前記ビット線と前記ハイデータ保持手
段のソース電極との間に接続されるアクセストランジス
タを有し、 前記アクセストランジスタのしきい値電圧は、絶対値が
０．３５ボルトよりも小さい値に設定されていることを
特徴とする請求項１に記載のデータ記憶装置。 - 【請求項２９】 前記ロウデータ保持手段はドライブト
ランジスタ対であって、該ドライブトランジスタ対の各
しきい値電圧は、絶対値が０．３５ボルトよりも小さい
値に設定されていることを特徴とする請求項１に記載の
データ記憶装置。 - 【請求項３０】 前記データ保持手段がアレイ状に設け
られ、且つ、クロスカップル型のトランジスタ対を有す
るメモリセルからなり、 前記メモリセルに接続され、該メモリセルを選択するビ
ット線をさらに備え、 前記メモリセルは前記ビット線と前記ハイデータ保持手
段のソース電極との間に接続されるアクセストランジス
タを有しており、 前記データ保持手段に対して読み出し動作及び書き込み
動作を行なわないスタンバイ期間における前記アクセス
トランジスタの基板バイアス電位の絶対値を、前記デー
タ保持手段に対して読み出し動作又は書き込み動作を行
なう活性化期間における前記アクセストランジスタの基
板バイアス電位の絶対値よりも大きい値に設定する手段
をさらに備えていることを特徴とする請求項１に記載の
データ記憶。 - 【請求項３１】 前記ロウデータ保持手段はドライブト
ランジスタ対であって、 前記データ保持手段に対して読み出し動作及び書き込み
動作を行なわないスタンバイ期間における前記ドライブ
トランジスタ対の各基板バイアス電位の絶対値を、前記
データ保持手段に対して読み出し動作又は書き込み動作
を行なう活性化期間における前記ドライブトランジスタ
対の各基板バイアス電位の絶対値よりも大きい値に設定
する手段をさらに備えていることを特徴とする請求項１
に記載のデータ記憶装置。 - 【請求項３２】 前記データ保持手段に対して読み出し
動作及び書き込み動作を行なわないスタンバイ期間にお
いて、前記ロウデータ保持手段の電位を小さくするデー
タ保持電位変更手段をさらに備えていることを特徴とす
る請求項１に記載のデータ記憶装置。 - 【請求項３３】 前記ロウデータ保持手段はドライブト
ランジスタ対であって、該ドライブトランジスタ対にお
ける各しきい値電圧の基板バイアス電位に対する依存性
が大きくなるようにデバイスパラメータが設定されてい
ることを特徴とする請求項１に記載のデータ記憶装置。 - 【請求項３４】 前記デバイスパラメータは、基板バイ
アス電位により前記ドライブトランジスタ対における各
基板表面からの深さが決定され、前記基板底部とチャネ
ル部との間の空間電荷領域の不純物濃度であることを特
徴とする請求項３３に記載のデータ記憶装置。 - 【請求項３５】 前記デバイスパラメータはフラットバ
ンド電圧であって、該フラットバンド電圧はしきい値電
圧の符号とは逆方向に大きくなるように設定されている
ことを特徴とする請求項３３に記載のデータ記憶装置。 - 【請求項３６】 前記データ保持手段がアレイ状に設け
られ、且つ、クロスカップル型のトランジスタ対を有す
るメモリセルであって、 前記メモリセルに接続され、該メモリセルを選択するビ
ット線対と、 前記メモリセルに接続され、前記ロウデータ保持手段の
電位を制御するためのロウデータ保持電源線と、 前記ビット線対を介して前記メモリセルに接続され、該
メモリセルのうちの選択されたメモリセルから読み出さ
れたデータの電位を増幅するセンスアンプ回路と、 前記ロウデータ保持電源線を介して前記ロウデータ保持
手段の電位を制御するロウデータ保持電源制御回路とを
さらに備え、 前記センスアンプ回路は、読み出された前記データの電
位を増幅する際に、前記ハイデータ保持手段の電位と前
記ロウデータ保持手段の電位との電位差を、選択されて
いないメモリセルにおける前記ハイデータ保持手段の電
位と前記ロウデータ保持手段の電位との電位差に近づく
ように設定することを特徴とする請求項１に記載のデー
タ記憶装置。 - 【請求項３７】 前記ロウデータ保持手段はドライブト
ランジスタ対であって、 前記ロウデータ保持電源制御回路は、前記ドライブトラ
ンジスタ対のソース電位を昇圧することを特徴とする請
求項３６に記載のデータ記憶装置。 - 【請求項３８】 前記メモリセルは前記ビット線対とハ
イデータ保持手段のソース電極との間にそれぞれ接続さ
れているアクセストランジスタを有しており、 前記ロウデータ保持電源制御回路は、前記データ保持手
段に対して読み出し動作及び書き込み動作を行なわない
スタンバイ期間における前記ロウデータ保持手段の電位
を、前記電源電位から前記アクセストランジスタのしき
い値電圧分低い電位に設定することを特徴とする請求項
３６に記載のデータ記憶装置。 - 【請求項３９】 前記ロウデータ保持電源制御回路はダ
ミーのアクセストランジスタを有しており、 前記ビット線対が前記電源電位にプリチャージされるの
と同時に前記ダミーのアクセストランジスタにおけるゲ
ート電極に前記電源電位が印加され、 前記ロウデータ保持電源制御回路は、前記ビット線対の
プリチャージ用供給電源から前記ダミーのアクセストラ
ンジスタを介して前記ロウデータ保持手段のソース電極
に電圧を供給することにより、前記スタンバイ期間にお
ける前記ロウデータ保持手段の電位を設定することを特
徴とする請求項３６に記載のデータ記憶装置。 - 【請求項４０】 前記ロウデータ保持電源制御回路に接
続されているロウデータ保持電源線は、読み出し動作時
には、隣接する前記ロウデータ保持電源線同士が電気的
に接続されていることを特徴とする請求項３６に記載の
データ記憶装置。 - 【請求項４１】 前記データ保持手段がアレイ状に設け
られ、且つ、クロスカップル型のトランジスタ対を有す
るメモリセルからなり、 前記メモリセルに接続され、該メモリセルを選択するビ
ット線対と、 前記ビット線対を介して前記メモリセルと接続され、該
メモリセルのうちの選択されたメモリセルから読み出さ
れたデータの電位を増幅するセンスアンプ回路とをさら
に備え、 前記センスアンプ回路は、読み出し動作時に導通するロ
ウ電位供給電源制御トランジスタを有し、 前記ロウ電位供給電源制御トランジスタのゲート電極と
ソース電極とには、互いに相補関係にある制御信号が印
可され、且つ、該ロウ電位供給電源制御トランジスタの
しきい値電圧の絶対値が０．３５Ｖ以下に設定されてい
ることを特徴とする請求項１に記載のデータ記憶装置。 - 【請求項４２】 前記ハイデータ保持手段に接続され、
該ハイデータ保持手段に電圧を供給するハイデータ保持
電源線と、 書き込み動作時に、選択された前記ハイデータ保持手段
の電位をフローティング状態にするハイデータ保持電位
フローティング手段とをさらに備えていることを特徴と
する請求項１に記載のデータ記憶装置。 - 【請求項４３】 書き込み動作時における、選択された
ハイデータ保持手段の電位とロウデータ保持手段の電位
との電位差が、データの読み出し動作及び書き込み動作
を行なわないスタンバイ期間におけるハイデータ保持手
段の電位とロウデータ保持手段の電位との電位差に等し
いか又は小さくなるように設定し、書き込み動作時にお
ける、選択されていないハイデータ保持手段のソース電
位とロウデータ保持手段のソース電位との電位差がスタ
ンバイ期間におけるハイデータ保持手段の電位とロウデ
ータ保持手段の電位との電位差と等しくなるように設定
するデータ保持電位変更手段をさらに備えていることを
特徴とする請求項１に記載のデータ記憶装置。 - 【請求項４４】 前記ハイデータ保持手段に接続され、
該ハイデータ保持手段に電圧を供給するハイデータ保持
電源線と、 書き込み動作時に、選択された前記ハイデータ保持手段
の電位を降圧させるデータ保持電位変更手段とをさらに
備えていることを特徴とする請求項１に記載のデータ記
憶装置。 - 【請求項４５】 前記ハイデータ保持手段に接続され、
該ハイデータ保持手段に電圧を供給するハイデータ保持
電源線と、 読み出し動作時に、選択された前記ハイデータ保持手段
の電位を昇圧させるデータ保持電位変更手段とをさらに
備えていることを特徴とする請求項１に記載のデータ記
憶装置。 - 【請求項４６】 前記データ保持手段が複数のブロック
に分割されたアレイ状に設けられ、且つ、クロスカップ
ル型のトランジスタ対を有するメモリセルからなり、 前記ブロック間にまたがって配設される第１のロウデー
タ保持電源線と、 前記ブロック内の前記ロウデータ保持手段に接続され、
該ロウデータ保持手段に電圧を供給する第２のロウデー
タ保持電源線とをさらに備え、 第１のロウデータ保持電源線と第２のロウデータ保持電
源線とはスイッチを介して接続されていることを特徴と
する請求項１に記載のデータ記憶装置。 - 【請求項４７】 前記メモリセルに接続され、該メモリ
セルを選択する複数のビット線対を備え、 前記複数のブロックは、前記複数のビット線対のうちの
同一のビット線対に接続された前記メモリセルアレイが
分割されてなり、 前記スイッチは前記ブロックごとに設けられており、 前記第１及び第２のロウデータ保持電源線のインピーダ
ンスを前記スイッチを介して制御することを特徴とする
請求項４６に記載のデータ記憶装置。 - 【請求項４８】 前記インピーダンス制御手段は、前記
スイッチを介して、選択状態においては低インピーダン
スとなる電位を発生し、非選択状態においては高インピ
ーダンスとなる電位を発生することを特徴とする請求項
４７に記載のデータ記憶装置。 - 【請求項４９】 メモリセルがアレイ状に配置されてな
るメモリセルアレイ部と周辺回路部とからなるデータ記
憶装置であって、 前記周辺回路部は、 読み出し動作時に、選択されたメモリセルにおけるハイ
データ保持手段の電位とロウデータ保持手段の電位との
電位差を、選択されていないメモリセルにおけるハイデ
ータ保持手段のソース電位とロウデータ保持手段のソー
ス電位との電位差よりも大きくする電圧制御手段と、 データの読み出し動作又は書き込み動作を行なう活性化
期間に前記周辺回路部に流れる電流を導通させ、読み出
し動作及び書き込み動作を行なわないスタンバイ期間に
前記周辺回路部に流れる電流を遮断する電流制御手段と
を備えていることを特徴とするデータ記憶装置。 - 【請求項５０】 複数のクロスカップル型のデータ保持
手段であるトランジスタ対を有するデータ記憶装置の駆
動方法において、 前記複数のトランジスタ対のうちの選択されたトランジ
スタ対のソース線を接地するソース線接地工程と、 前記選択されたトランジスタ対のソース線にプリチャー
ジを行なう際に、選択されていないトランジスタ対のソ
ース線に前記選択されたトランジスタ対のソース線を接
続するソース線接続工程とを備えていることを特徴とす
るデータ記憶装置の駆動方法。 - 【請求項５１】 前記ソース線接続工程は、前記各トラ
ンジスタ対のソース線をそれぞれスイッチを介して共通
に接続し、且つ、所定の電位に保持する工程を含むこと
を特徴とする請求項５０に記載のデータ記憶装置の駆動
方法。 - 【請求項５２】 前記ソース線接地工程は、データの書
き込み時に、選択されたトランジスタ対のソース線をフ
ローティング状態にし、選択されていない前記トランジ
スタ対のソース線同士を共通に接続する工程を含むこと
を特徴とする請求項５０又は５１に記載のデータ記憶装
置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8268696A JPH09180458A (ja) | 1995-10-25 | 1996-10-09 | データ記憶装置とその駆動方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27813895 | 1995-10-25 | ||
| JP7-278138 | 1995-10-25 | ||
| JP8268696A JPH09180458A (ja) | 1995-10-25 | 1996-10-09 | データ記憶装置とその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09180458A true JPH09180458A (ja) | 1997-07-11 |
Family
ID=26548436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8268696A Pending JPH09180458A (ja) | 1995-10-25 | 1996-10-09 | データ記憶装置とその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09180458A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4579493B2 (ja) * | 2000-08-03 | 2010-11-10 | スパンション エルエルシー | 不揮発性半導体記憶装置及びデータ読出し方法 |
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| US8797791B2 (en) | 2001-06-05 | 2014-08-05 | Renesas Electronics Corporation | Semiconductor integrated circuit device with reduced leakage current |
| JP2019169604A (ja) * | 2018-03-23 | 2019-10-03 | 株式会社東芝 | 集積回路 |
-
1996
- 1996-10-09 JP JP8268696A patent/JPH09180458A/ja active Pending
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020903 |