JP2019169604A - 集積回路 - Google Patents

Abstract

【課題】短時間でリーク電流低減効果を得ることのできる集積回路を提供する。【解決手段】実施形態の集積回路は、第１のＳＲＡＭおよび第２のＳＲＡＭを含む複数のＳＲＡＭと、前記第１のＳＲＡＭのソース側の第１の回路部分と前記第２のＳＲＡＭのソース側の第２の回路部分とを電気的に接続した状態と非接続にした状態とを切り替え可能にする切替え手段と、を具備する。【選択図】図１

Description

本実施形態は、集積回路に関する。

複数のＳＲＡＭ（Static Random Access Memory）を備える半導体集積回路の動作中は、非アクセス状態にあるＳＲＡＭのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）からリーク電流が流れており、半導体集積回路全体の消費電流を増加させる。

リーク電流を低減する技術としては、基板−ソース間に逆バイアスをかける手法などがあるが、リーク電流低減効果を得るには、長い非アクセス時間を要する。

特開２００７−１２２８１４号公報

短時間でリーク電流低減効果を得ることのできる集積回路を提供する。

実施形態の集積回路は、第１のＳＲＡＭおよび第２のＳＲＡＭを含む複数のＳＲＡＭと、前記第１のＳＲＡＭのソース側の第１の回路部分と前記第２のＳＲＡＭのソース側の第２の回路部分とを電気的に接続した状態と非接続にした状態とを切り替え可能にする切替え手段と、を具備する。

図１は、実施形態に係る半導体集積回路の一部の構成を示す模式図である。 図２は、シャントスイッチおよびバイパススイッチを操作する信号を生成する論理回路の構成の一例を示す図である。 図３は、論理回路に関わる各種信号の変化を示すタイムチャートの一例を示す図である。 図４は、内部電位の変化およびこれに伴うリーク電流の変化を一般の技術と本実施形態の技術とを対比させて示す図である。 図５は、非アクセス期間が長い場合の効果の違いを一般の技術と本実施形態の技術とを対比させて示す図である。

以下、図面を参照して実施の形態について説明する。
図１は、実施形態に係る半導体集積回路の一部の構成を示す模式図である。

半導体集積回路１００は、複数のＳＲＡＭを含む回路である。図１ではそのうちの２つのＳＲＡＭに関わる回路のみを切り出して図示している。当該半導体集積回路１００の動作中は、非アクセス状態にあるＳＲＡＭのトランジスタからソース側へリーク電流が流れる。

なお、各ＳＲＡＭは、複数のトランジスタを備えるものであるが、図１では複数のトランジスタをまとめて１つのシンボルで表現している。複数のトランジスタの数は、例えば６個である場合を想定しているが、これに限らず、例えば８個であってもよいし、あるいはそれ以外の数であってもよい。

また、ここでは個々のＳＲＡＭが有する転送用トランジスタや駆動用トランジスタがＮ型のＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）である場合を想定しているが、これに限らず、Ｐ型のＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）に代えて実施してもよい。

図１に示すように、半導体集積回路１００は、ＳＲＡＭ１およびＳＲＡＭ２を含んでいる。ＳＲＡＭ１，２は、それぞれ、チップイネーブル信号ＣＥＮ１，ＣＥＮ２によりオン／オフ操作される。チップイネーブル信号ＣＥＮ１，ＣＥＮ２は、それぞれ、レベルがローのときに対応するＳＲＡＭをイネーブルにし、レベルがハイのときに対応するＳＲＡＭをディセーブルにする。

ＳＲＡＭ１のソース側には、内部電位ＶＳＩＮＴ１を生成する内部電位生成回路１Ａが備えられる。同様に、ＳＲＡＭ２のソース側には、内部電位ＶＳＩＮＴ２を生成する内部電位生成回路２Ａが備えられる。各内部電位生成回路は、セルアレイの外側に配置される。

内部電位生成回路１Ａは、内部電位ＶＳＩＮＴ１を有する回路部分１Ｂとグランドとを電気的に接続した状態と非接続にした状態とを切り替え可能にするシャントスイッチ３を含んでいる。このシャントスイッチ３は、後述する論理回路から供給されるシャント信号ＳＨＮＴ１によりオン／オフ操作される。シャント信号ＳＨＮＴ１のレベルがハイのときには、シャントスイッチ３はオンの状態になり、シャント信号ＳＨＮＴ１のレベルがローのときには、シャントスイッチ３はオフの状態になる。シャントスイッチ３がオンの状態のときは、回路部分１Ｂがグランドに電気的に接続され、シャントスイッチ３がオフの状態のときは、回路部分１Ｂがグランドから電気的に切り離される。

内部電位生成回路２Ａは、内部電位ＶＳＩＮＴ２を有する回路部分２Ｂとグランドとを電気的に接続した状態と非接続にした状態とを切り替え可能にするシャントスイッチ４を含んでいる。このシャントスイッチ４は、後述する論理回路から供給されるシャント信号ＳＨＮＴ２によりオン／オフ操作される。シャント信号ＳＨＮＴ２のレベルがハイのときには、シャントスイッチ４はオンの状態になり、シャント信号ＳＨＮＴ２のレベルがローのときには、シャントスイッチ４はオフの状態になる。シャントスイッチ４がオンの状態のときは、回路部分２Ｂがグランドに電気的に接続され、シャントスイッチ４がオフの状態のときは、回路部分２Ｂがグランドから電気的に切り離される。

本実施形態では特に、回路部分１Ｂと回路部分２Ｂとを電気的に接続した状態と非接続にした状態とを切り替え可能にする切替え手段が設けられる。切替え手段は、図１に示されるように例えばバイパススイッチ５を使用して実現される。具体的には、回路部分１Ｂと回路部分２Ｂとを繋ぐバイパス線１０１を配設し、このバイパス線１０１の途中にバイパススイッチ５が介在するように設置する。バイパススイッチ５は、回路部分１Ｂの内部電位ＶＳＩＮＴ１と回路部分２の内部電位ＶＳＩＮＴ２との間の電位調整に使用され、後述する論理回路から供給されるバイパスイネーブル信号ＢＹＰ１２によりオン／オフ操作される。

バイパススイッチ５は、例えばトランジスタを用いて構成される。但し、この例に限定されるものではない。

上記バイパススイッチ５は、ＳＲＡＭ１およびＳＲＡＭ２のそれぞれが、データの読み書きが行われていない非アクセス期間中にあり、且つ、回路部分１Ｂおよび回路部分２Ｂがそれぞれグランドから電気的に切り離されているときに、回路部分１Ｂと回路部分２Ｂとを電気的に接続するように操作される。なお、回路部分１Ｂおよび回路部分２Ｂのいずれかがグランドに電気的に接続されているときには、バイパススイッチ５は、回路部分１Ｂと回路部分２Ｂとを電気的に切り離すように操作される。

ここでは、アクセス期間中のＳＲＡＭ１に対するアクセスが終了し、次にＳＲＡＭ２に対するアクセスが開始されるようなシーンを考える。なお、ＳＲＡＭ２にはアクセスの無い状態が一定期間以上続いており、ＳＲＡＭ２側の回路部分２Ｂの内部電位ＶＳＩＮＴ２はグランドレベルよりも一定以上高く、リーク電流により飽和レベルに達しているものとする。

バイパススイッチ５は、ＳＲＡＭ１へのアクセス終了後、ＳＲＡＭ２に対するアクセス開始前に、回路部分１Ｂと回路部分２Ｂとを電気的に接続するように操作される。具体的には、バイパススイッチ５は、回路部分１Ｂがグランドから電気的に切り離された後、回路部分２Ｂがグランドに電気的に接続される前に、回路部分１Ｂと回路部分２Ｂとを電気的に接続するように操作される。その場合、シャントスイッチ３が、第１のタイミングで（例えばＳＲＡＭ１へのアクセスが終了するタイミングで）回路部分１Ｂがグランドから電気的に切り離されるように操作され、次に、シャントスイッチ４が、上記第１のタイミングよりも遅い第２のタイミング、例えばＳＲＡＭ２に対するアクセスが開始されるタイミングで、回路部分２Ｂがグランドに電気的に接続されるように操作される。

このような操作により、回路部分１Ｂの内部電位ＶＳＩＮＴ１と回路部分２の内部電位ＶＳＩＮＴ２とは、平均化されて同じ電位となる。すなわち、回路部分２の内部電位ＶＳＩＮＴ２が飽和レベルからその半分程度のレベルに下がる一方で、グランドレベルにある回路部分１Ｂの内部電位ＶＳＩＮＴ１は上記飽和レベルの半分程度のレベルにまで即座に上がる。

仮に、バイパススイッチ５およびバイパス線１０１を設置しないと、グランドレベルにある回路部分１Ｂの内部電位ＶＳＩＮＴ１はすぐには上昇せずゆっくりと上昇するため、所望のレベルに達するまでに長い非アクセス期間を要し、その間にリーク電流が多く流れ、回路全体としての消費電流が増大するが、本実施形態では、ＳＲＡＭ１へのアクセス終了後、即座にグランドレベルにある回路部分１Ｂの内部電位ＶＳＩＮＴ１が上がることから、非アクセス期間の初期からリーク電流を低減することができ、回路全体の消費電流を低減することができる。

なお、本実施形態では、バイパススイッチ５を境に両側にそれぞれ存在するＳＲＡＭの数の比が１：１である場合の例を示しているが、この例に限定されることなく、１：ｎ（但し、ｎは２以上の整数）となるように構成してもよい。例えば、バイパススイッチ５は、ＳＲＡＭ２のソース側の回路部分２Ｂのみならず別のＳＲＡＭのソース側の回路部分とも繋がるように構成され、ＳＲＡＭ１のソース側の回路部分との間で電気的に接続した状態と非接続にした状態とを切り替えできるように構成されていてもよい。この場合、適宜、追加のバイパススイッチやバイパス線を増設したりしてもよい。

図２は、シャントスイッチ３，４およびバイパススイッチ５を操作する信号を生成する論理回路の構成の一例を示す図である。また、図３は、当該論理回路に関わる各種信号の変化を示すタイムチャートの一例を示す図である。なお、図２および図３は、それぞれ一例を示すものであり、これに限定されるものではない。

図２に示される論理回路１０は、半導体集積回路１００に備えられ、フロップフロップ回路１１，１２、ＮＯＲ回路１３，１４，１５等を含む。

論理回路１０は、クロック信号ＣＬＫおよびチップイネーブル信号ＣＥＮ１，ＣＥＮ２を用いて、シャントスイッチ３をオン／オフ操作するシャント信号ＳＨＮＴ１、および、シャントスイッチ４をオン／オフ操作するシャント信号ＳＨＮＴ２を個別に生成するとともに、バイパススイッチ５をオン／オフ操作するバイパスイネーブル信号ＢＹＰ１２を生成する。

フロップフロップ回路１１は、チップイネーブル信号ＣＥＮ１とクロック信号ＣＬＫとを入力し、その後のクロック信号ＣＬＫの立ち上がりエッジにチップイネーブル信号ＣＥＮ１の立ち上がりエッジあるいは立ち下がりエッジを同期させたチップイネーブルクロック同期信号ＳＹＮＣ＿ＣＥ１を出力するものである。

例えば、フロップフロップ回路１１は、チップイネーブル信号ＣＥＮ１がローからハイになったとき（チップイネーブル信号ＣＥＮ１がディセーブルになったとき）には、その後にクロック信号ＣＬＫがローからハイになるタイミングで、チップイネーブルクロック同期信号ＳＹＮＣ＿ＣＥ１をローからハイにする。

フロップフロップ回路１２は、チップイネーブル信号ＣＥＮ２とクロック信号ＣＬＫとを入力し、その後のクロック信号ＣＬＫの立ち上がりエッジにチップイネーブル信号ＣＥＮ２の立ち下がりエッジあるいは立ち上がりエッジを同期させたチップイネーブルクロック同期信号ＳＹＮＣ＿ＣＥ２を出力するものである。

例えば、フロップフロップ回路１２は、チップイネーブル信号ＣＥＮ２がハイからローになったときには、その後にクロック信号ＣＬＫがローからハイになるタイミングで、チップイネーブルクロック同期信号ＳＹＮＣ＿ＣＥ２をハイからローにする。

ＮＯＲ回路１３は、チップイネーブル信号ＣＥＮ１とチップイネーブルクロック同期信号ＳＹＮＣ＿ＣＥ１とを入力し、双方の信号の否定論理和を演算した結果をシャント信号ＳＨＮＴ１として出力するものである。このＮＯＲ回路１３は、チップイネーブル信号ＣＥＮ１とチップイネーブルクロック同期信号ＳＹＮＣ＿ＣＥ１とが共にローである場合に限り、シャント信号ＳＨＮＴ１をハイにする。

例えば、ＮＯＲ回路１３は、チップイネーブル信号ＣＥＮ１とチップイネーブルクロック同期信号ＳＹＮＣ＿ＣＥ１とが共にローである状態において、チップイネーブル信号ＣＥＮ１がローからハイになったときには、シャント信号ＳＨＮＴ１をハイからローにする。このとき、シャントスイッチ３はオンの状態からオフの状態になる。

ＮＯＲ回路１４は、チップイネーブル信号ＣＥＮ２とチップイネーブルクロック同期信号ＳＹＮＣ＿ＣＥ２とを入力し、双方の信号の否定論理和を演算した結果をシャント信号ＳＨＮＴ２として出力するものである。このＮＯＲ回路１４は、チップイネーブル信号ＣＥＮ２とチップイネーブルクロック同期信号ＳＹＮＣ＿ＣＥ２とが共にローである場合に限り、シャント信号ＳＨＮＴ２をハイにする。

例えば、ＮＯＲ回路１４は、チップイネーブル信号ＣＥＮ２とチップイネーブルクロック同期信号ＳＹＮＣ＿ＣＥ２とが共にハイである状態において、チップイネーブル信号ＣＥＮ２がハイからローになり、且つ、チップイネーブルクロック同期信号ＳＹＮＣ＿ＣＥ２がハイからローになった場合に、シャント信号ＳＨＮＴ２をローからハイにする。このとき、シャントスイッチ３はオンの状態からオフの状態になる。

ＮＯＲ回路１５は、シャント信号ＳＨＮＴ１とシャント信号ＳＨＮＴ２とを入力し、双方の信号の否定論理和を演算した結果をバイパスイネーブル信号ＢＹＰ１２として出力するものである。このＮＯＲ回路１５は、シャント信号ＳＨＮＴ１とシャント信号ＳＨＮＴ２とが共にローである場合に限り、バイパスイネーブル信号ＢＹＰ１２をハイにする。

例えば、ＮＯＲ回路１５は、シャント信号ＳＨＮＴ１がハイで、シャント信号ＳＨＮＴ２がローである状態において、シャント信号ＳＨＮＴ１がハイからローになった場合に、バイパスイネーブル信号ＢＹＰ１２をハイにする。このとき、バイパススイッチ５は、オフの状態からオンの状態になる。また、その後にシャント信号ＳＨＮＴ２がローからハイになった場合には、バイパスイネーブル信号ＢＹＰ１２をローにする。このとき、バイパススイッチ５は、オンの状態からオフの状態になる。

次に、図１，図２を参照しつつ、図３を参照して、本実施形態による中間電位制御の動作の一例を説明する。

この例においても、アクセス期間中のＳＲＡＭ１に対するアクセスが終了し、次にＳＲＡＭ２に対するアクセスが開始されるようなシーンを考える。なお、ＳＲＡＭ２にはアクセスの無い状態が一定期間以上続いており、ＳＲＡＭ２側の回路部分２Ｂの内部電位ＶＳＩＮＴ２はグランドレベルよりも一定以上高く、リーク電流により飽和レベルに達しているものとする。

図２に示される論理回路１０には、一定周期のクロック信号が入力されると共に、チップイネーブル信号ＣＥＮ１，ＣＥＮ２が入力される。

図３に示されるように、期間Ｓ１においては、チップイネーブル信号ＣＥＮ１はロー、チップイネーブル信号ＣＥＮ２はハイになっている。このとき、ＳＲＡＭ１がアクセス中の状態にあり、ＳＲＡＭ２は非アクセス中の状態にある。但し、期間Ｓ１の終盤では、図３に示されるようにチップイネーブル信号ＣＥＮ１がハイになるタイミングよりも早いタイミングでチップイネーブル信号ＣＥＮ２がローになる場合があり得る。また、その逆の場合もあり得る。そのような場合でも、本実施形態では所望の制御が正しく遂行される。

チップイネーブル信号ＣＥＮ１がロー、チップイネーブル信号ＣＥＮ２がハイになっているとき、フロップフロップ回路１１から出力されるチップイネーブルクロック同期信号ＳＹＮＣ＿ＣＥ１はロー、フロップフロップ回路１２から出力されるチップイネーブルクロック同期信号ＳＹＮＣ＿ＣＥ２はハイである。また、ＮＯＲ回路１３から出力されるシャント信号ＳＨＮＴ１はハイ、ＮＯＲ回路１４から出力されるシャント信号ＳＨＮＴ２はローである。また、ＮＯＲ回路１４から出力されるバイパスイネーブル信号ＢＹＰ１２はローである。

このとき、シャントスイッチ３はオンの状態にあり、シャントスイッチ４はオフの状態にあり、バイパススイッチ５はオフの状態にある。この状態では、ＳＲＡＭ２側の回路部分２Ｂの内部電位ＶＳＩＮＴ２はグランドレベルよりも一定以上高く、飽和レベルに達している。

期間Ｓ２においては、チップイネーブル信号ＣＥＮ１はハイ、チップイネーブル信号ＣＥＮ２はローになる。チップイネーブル信号ＣＥＮ１がハイになると、ＳＲＡＭ１のアクセス期間が終了する。チップイネーブル信号ＣＥＮ２はローになるが、クロック信号の立ち上がりがあるまでは、ＳＲＡＭ２の実質的なアクセス期間はまだ始まらず、データの読み書きは行われない。

チップイネーブル信号ＣＥＮ１がローからハイに、チップイネーブル信号ＣＥＮ２がハイからローになっても、クロック信号の立ち上がりがあるまでは、フロップフロップ回路１１から出力されるチップイネーブルクロック同期信号ＳＹＮＣ＿ＣＥ１はロー、フロップフロップ回路１２から出力されるチップイネーブルクロック同期信号ＳＹＮＣ＿ＣＥ２はハイを維持したままである。

チップイネーブル信号ＣＥＮ１がローからハイになったことから、ＮＯＲ回路１３から出力されるシャント信号ＳＨＮＴ１はハイからローになる。チップイネーブル信号ＣＥＮ２はハイからローになったが、チップイネーブルクロック同期信号ＳＹＮＣ＿ＣＥ２がハイを維持したままであることから、ＮＯＲ回路１４から出力されるシャント信号ＳＨＮＴ２はローを維持したままである。シャント信号ＳＨＮＴ１がハイからローになり、シャント信号ＳＨＮＴ２はローを維持したままであることから、ＮＯＲ回路１４から出力されるバイパスイネーブル信号ＢＹＰ１２はハイになる。

このとき、シャントスイッチ３はオフの状態にあり、シャントスイッチ４はオフの状態にあり、バイパススイッチ５はオンの状態にある。この状態では、回路部分１Ｂの内部電位ＶＳＩＮＴ１と回路部分２の内部電位ＶＳＩＮＴ２とが、平均化されて同じ電位となる。すなわち、回路部分２の内部電位ＶＳＩＮＴ２が飽和レベルからその半分程度のレベルに下がる一方で、グランドレベルにある回路部分１Ｂの内部電位ＶＳＩＮＴ１は上記飽和レベルの半分程度のレベルにまで即座に上がる。

期間Ｓ３においては、チップイネーブル信号ＣＥＮ１はハイ、チップイネーブル信号ＣＥＮ２はローになっている。クロック信号の立ち上がりがあると、ＳＲＡＭ２のアクセス期間に入り、データの読み書きが行われる。このとき、フロップフロップ回路１１から出力されるチップイネーブルクロック同期信号ＳＹＮＣ＿ＣＥ１はハイ、フロップフロップ回路１２から出力されるチップイネーブルクロック同期信号ＳＹＮＣ＿ＣＥ２はローになる。また、ＮＯＲ回路１３から出力されるシャント信号ＳＨＮＴ１はローのままであるが、ＮＯＲ回路１４から出力されるシャント信号ＳＨＮＴ２はハイになる。また、ＮＯＲ回路１４から出力されるバイパスイネーブル信号ＢＹＰ１２はローになる。

このとき、シャントスイッチ３はオフの状態にあり、シャントスイッチ４はオンの状態にあり、バイパススイッチ５はオフの状態にある。この状態では、回路部分１Ｂの内部電位ＶＳＩＮＴ１は既にグランドレベルよりも一定以上高いレベルに達している。

図４は、上述した動作による回路部分１Ｂの内部電位ＶＳＩＮＴ１の変化およびこれに伴うリーク電流の変化を、一般の技術と本実施形態の技術とを対比させて示す図である。

図４に示されるように、チップイネーブル信号ＣＥＮ１がロー、チップイネーブル信号ＣＥＮ２がハイのときは、回路部分１Ｂの内部電位ＶＳＩＮＴ１はグランドレベルにある。このとき、ＳＲＡＭ１のリーク電流が継続的に流れている。この後、チップイネーブル信号ＣＥＮ１がローからハイに、チップイネーブル信号ＣＥＮ２がハイからローになる。

ここで、一般の技術を用いた場合は、チップイネーブル信号ＣＥＮ１がローからハイになった後、ＳＲＡＭ１のリーク電流の作用により回路部分１Ｂの内部電位ＶＳＩＮＴ１は上がるが、符号Ｌ１のように少しずつしか上がらない。その結果、継続して流れているリーク電流は、符号Ｌ３のように少しずつしか下がらない。

これに対し、本実施形態では、チップイネーブル信号ＣＥＮ１がローからハイになるときに、バイパススイッチ５がオンの状態になり、回路部分１Ｂの内部電位ＶＳＩＮＴ１と回路部分２の内部電位ＶＳＩＮＴ２とが平均化されるため、グランドレベルにある回路部分１Ｂの内部電位ＶＳＩＮＴ１は、符号Ｌ２のように飽和レベルの半分程度にまで即座に上がり、その後もＳＲＡＭ１のリークの作用により徐々に上昇する。その結果、リーク電流は、符号Ｌ４のように大きく下がり、その後も徐々に下がり続ける。

また、ＳＲＡＭ１の活性化率が低く、例えば図５に示すようにチップイネーブル信号ＣＥＮ１がハイの状態が長く続く場合（ＳＲＡＭ１の非アクセス期間が長い場合）は、一般の技術と本実施形態との違いがより顕著になる。本実施形態では、符号Ｌ６のようにチップイネーブル信号ＣＥＮ１がハイになった時点から内部電位ＶＳＩＮＴ１は高いレベルになり、その後も上昇してさらに高いレベルにまで達するが、一般の技術を用いた場合は、内部電位ＶＳＩＮＴ１は符号Ｌ５のように少しずつしか上昇せず、終盤では本実施形態の半分程度のレベルに達するに過ぎない。この結果、一般の技術と本実施形態とでは、リーク電流の低減量が大きく異なり、回路全体の消費電流の低減量に大きな違いが表れる。

このように本実施形態では、アクセス中のＳＲＡＭのアクセス終了後、即座にグランドレベルにある内部電位を上げることから、ＳＲＡＭの非アクセス期間の初期からリーク電流を低減することができ、回路全体の消費電流を低減することができる。

なお、上述した実施形態では、論理回路１０がＳＲＡＭ１とＳＲＡＭ２のそれぞれに供給されるチップイネーブル信号を用いる場合を例示したが、代わりに、ＳＲＡＭ１とＳＲＡＭ２のそれぞれに供給されるアドレス信号（論理アドレスを含む信号）を用いて同様の処理を行うように構成してもよい。

また、上述した実施形態では、ＳＲＡＭ単位で内部電位の調整を行う場合を例示したが、代わりに、ＳＲＡＭを構成する複数のアレイについてアレイ単位で内部電位の調整を行うように構成してもよい。

この場合、具体的には、図１に示されるＳＲＡＭ１，ＳＲＡＭ２を、それぞれ複数のアレイを有するものとみなし、アレイごとに、内部電位生成回路１Ａ，２Ａ、シャントスイッチ３，４、バイパススイッチ５、バイパス線１０１、論理回路１０を設けた構成とする。さらに、各アレイに対するアレイ選択信号（イネーブル信号）が対応する論理回路１０に入力されるように構成し、論理回路１０がチップイネーブル信号の代わりに選択信号を用いた処理を行うように構成してもよい。また、それぞれのアレイに対する選択信号を用いる代わりに、それぞれのアレイに対するアドレス信号を用いて同様の処理を行うように構成してもよい。

以上詳述したように実施形態によれば、短時間でリーク電流低減効果を得ることのできる集積回路を提供することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１，２…ＳＲＡＭ、１Ａ，２Ａ…内部電位生成回路、１Ｂ，２Ｂ…回路部分、３，４…シャントスイッチ、５…バイパススイッチ、１０…論理回路、１１，１２…フロップフロップ回路、１３，１４，１５…ＮＯＲ回路、１００…半導体集積回路、１０１…バイパス線。

Claims (14)

1. 第１のＳＲＡＭおよび第２のＳＲＡＭを含む複数のＳＲＡＭと、
   前記第１のＳＲＡＭのソース側の第１の回路部分と前記第２のＳＲＡＭのソース側の第２の回路部分とを電気的に接続した状態と非接続にした状態とを切り替え可能にする切替え手段と、
   を具備する集積回路。
2. 前記切替え手段は、前記第２の回路部分のみならず別のＳＲＡＭのソース側の回路部分とも、前記第１の回路部分との間で電気的に接続した状態と非接続にした状態とを切り替え可能にする、
   請求項１に記載の集積回路。
3. 前記第１の回路部分と前記第２の回路部分とを繋ぐバイパス線を更に具備し、
   前記バイパス線の途中に前記切替え手段が介在するように設けられている、
   請求項１又は２に記載の集積回路。
4. 前記切替え手段は、前記第１のＳＲＡＭおよび前記第２のＳＲＡＭのそれぞれの非アクセス期間中に、前記第１の回路部分と前記第２の回路部分とを電気的に接続する、
   請求項１乃至３のいずれか１項に記載の集積回路。
5. 前記切替え手段は、前記第１の回路部分および前記第２の回路部分がそれぞれグランドから電気的に切り離されているときに、前記第１の回路部分と前記第２の回路部分とを電気的に接続する、
   請求項１乃至４のいずれか１項に記載の集積回路。
6. 前記切替え手段は、前記第１のＳＲＡＭへのアクセス終了後、前記第２のＳＲＡＭへのアクセス開始前に、前記第１の回路部分と前記第２の回路部分とを電気的に接続する、
   請求項１乃至５のいずれか１項に記載の集積回路。
7. 前記切替え手段は、前記第１の回路部分がグランドから電気的に切り離された後、前記第２の回路部分がグランドに電気的に接続される前に、前記第１の回路部分と前記第２の回路部分とを電気的に接続する、
   請求項１乃至６のいずれか１項に記載の集積回路。
8. 前記第１のＳＲＡＭと前記第２のＳＲＡＭのそれぞれに供給されるイネーブル信号を用いて、前記切替え手段を操作する信号を生成する論理回路を更に具備する、
   請求項１乃至７のいずれか１項に記載の集積回路。
9. 前記第１のＳＲＡＭと前記第２のＳＲＡＭのそれぞれに供給されるアドレス信号を用いて前記切替え手段を操作する信号を生成する論理回路を更に具備する、
   請求項１乃至７のいずれか１項に記載の集積回路。
10. 前記第１の回路部分とグランドとを電気的に接続した状態と非接続にした状態とを切り替え可能にする第１のスイッチと、
    前記第２の回路部分とグランドとを電気的に接続した状態と非接続にした状態とを切り替え可能にする第２のスイッチと
    を更に具備し、
    前記論理回路は、
    第１のタイミングで、前記第１の回路部分がグランドから電気的に切り離されるように前記第１のスイッチを操作する信号を生成する機能と、
    前記第１のタイミングよりも遅い第２のタイミングで、前記第２の回路部分がグランドに電気的に接続されるように前記第２のスイッチを操作する信号を生成する機能と
    を有する、
    請求項８又は９に記載の集積回路。
11. 前記切替え手段は、トランジスタを用いて構成されるスイッチである、
    請求項１０に記載の集積回路。
12. 複数のアレイを有する第１のＳＲＡＭおよび複数のアレイを有する第２のＳＲＡＭを含む複数のＳＲＡＭと、
    アレイごとに、前記第１のＳＲＡＭのソース側の第１の回路部分と前記第２のＳＲＡＭのソース側の第２の回路部分とを電気的に接続した状態と非接続にした状態とを切り替え可能にする切替え手段と、
    を具備する集積回路。
13. 各アレイに対するアレイ選択信号を用いて、前記切替え手段を操作する信号を生成する論理回路を更に具備する、
    請求項１２に記載の集積回路。
14. アレイごとに、前記第１のＳＲＡＭと前記第２のＳＲＡＭのそれぞれに供給されるアドレス信号を用いて前記切替え手段を操作する信号を生成する論理回路を更に具備する、
    請求項１２に記載の集積回路。