JP5317900B2 - 半導体集積回路およびその動作方法 - Google Patents
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Description
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
《実施の形態1の半導体集積回路の構成》
図5は、本発明の実施の形態1による半導体集積回路の構成を示す図である。
図5に示す本発明の実施の形態1による半導体集積回路で、3つのSRAMモジュール(SRAM1、2、3)のいずれかのSRAMモジュールに書き込み動作もしくは読み出し動作を実行する際に、3つの制御信号cnt21、cnt22、cnt23のいずれかをハイレベルに設定すると同時に、3つの制御信号rsb21、rsb22、rsb23のいずれかをハイレベルに設定する。
図5に示す本発明の実施の形態1による半導体集積回路で、制御信号cnt21をローレベルに設定することによって電源スイッチPWSW21はオフ状態となるので、ロジック回路(logic)とSRAMモジュール(SRAM1)とはディープスタンバイ状態とされる。SRAMモジュール(SRAM1)のデータを保存する必要が有る場合には、ディープスタンバイ状態とされる前にSRAMモジュール(SRAM1)のデータは他のSRAMモジュール(SRAM2、SRAM3)に退避されるものである。また制御信号cnt22をローレベルに設定することによって電源スイッチPWSW22はオフ状態となるので、SRAMモジュール(SRAM2)はディープスタンバイ状態とされる。SRAMモジュール(SRAM2)のデータを保存する必要が有る場合には、ディープスタンバイ状態とされる前にSRAMモジュール(SRAM2)のデータは、他のSRAMモジュール(SRAM1、SRAM3)に退避される。同様に、制御信号cnt23をローレベルに設定することによって電源スイッチPWSW23はオフ状態となるので、SRAMモジュール(SRAM3)はディープスタンバイ状態とされる。SRAMモジュール(SRAM3)のデータを保存する必要が有る場合には、ディープスタンバイ状態とされる以前にSRAMモジュール(SRAM3)のデータは、他のSRAMモジュール(SRAM1、SRAM2)に退避される。このようにして、図5に示す本発明の実施の形態1による半導体集積回路によれば、ディープスタンバイ状態の保持データ量を変化することが可能となる。
図5に示した発明の実施の形態1の半導体集積回路で、3つの制御信号cnt21、cnt22、cnt23をハイレベルに設定する一方、3つの制御信号rsb21、rsb22、rsb23のいずれかをローレベルに設定することで、3つのSRAMモジュール(SRAM1、2、3)のいずれかがスタンバイ状態に設定される。スタンバイ状態とされたSRAMモジュールでは、周辺回路(peripheral)の制御回路(RSCNT)の制御信号rsbの立ち下りに応答して、周辺回路電源スイッチPESWがオフ状態となって、制御回路(RSCNT)以外の周辺回路(peripheral)のリーク電流が遮断される一方、ソース線電位制御回路(arvss_control)の電源スイッチNSWもオフ状態となる。従って、ソース線電位制御回路(arvss_control)の抵抗RESIとダイオード接続MOSトランジスタDIODの電流パスによって、セルアレーソース線arvssの電位は接地電位Vssよりも若干高いレベルの電位に設定され、スタンバイ状態とされたSRAMモジュールのセルアレー(cell_array)の保持データが破壊されない程度に、セルアレー(cell_array)の電流が低減される。
図7は、図5に示す本発明の実施の形態1による半導体集積回路の3つのSRAMモジュール(SRAM1、2、3)の構成を示す図である。
図10は、図5に示す本発明の実施の形態1による半導体集積回路の3つのSRAMモジュール(SRAM1、2、3)のチップレイアウトの構成を示す図である。
《実施の形態2の半導体集積回路の構成》
図11は、本発明の実施の形態2による半導体集積回路の構成を示す図である。
ロジック回路(logic)と第1のSRAMモジュール(SRAM1)とをアクティブ状態とするために制御信号cnt21がハイレベルに設定され、第1の電源スイッチPWSW21がオン状態となるので、ロジック回路(logic)と第1のSRAMモジュール(SRAM1)が接続された第1のローカル電源線vssl21の電位は接地電位Vssに設定される。更に、制御信号rsb21がハイレベルに設定され、周辺回路電源スイッチPESW21とアクティブ電源スイッチSW21がオン状態となるので、第1のSRAMモジュール(SRAM1)の周辺回路(peripheral)とセルアレー(cell_array)とがアクティブ状態とされる。従って、このアクティブ状態で、ロジック回路(logic)が論理動作を実行することが可能となる一方、第1のSRAMモジュール(SRAM1)の書き込み動作もしくは読み出し動作の実行が可能となる。
ロジック回路(logic)と第1のSRAMモジュール(SRAM1)とをスタンバイ状態とするために制御信号cnt21がハイレベルに設定され、第1の電源スイッチPWSW21がオン状態となるので、ロジック回路(logic)と第1のSRAMモジュール(SRAM1)が接続された第1のローカル電源線vssl21の電位は接地電位Vssに設定される。制御信号rsb21がローレベルに設定され、周辺回路電源スイッチPESW21とアクティブ電源スイッチSW21がオフ状態となる。更に制御信号rs21がハイレベルに設定されて、ソース線電位制御回路のスイッチMSW21がオン状態となる。従って、第1のSRAMモジュール(SRAM1)のセルアレー(cell_array)のセルアレーソース線arvss21の電位は接地電位Vssよりも若干高いレベルに設定されて、セルアレー(cell_array)の保持データが破壊されない程度にセルアレー(cell_array)の電流が低減されることが可能となる。
ロジック回路(logic)と第1のSRAMモジュール(SRAM1)とをアレー遮断状態とするために制御信号cnt21がローレベルに設定され、第1の電源スイッチPWSW21がオフ状態となるので、ロジック回路(logic)と第1のSRAMモジュール(SRAM1)が接続された第1のローカル電源線vssl21の電位は略電源電圧Vddに近いレベルに設定される。また制御信号rsb21がローレベルに設定され、周辺回路電源スイッチPESW21とアクティブ電源スイッチSW21がオフ状態となる。更に制御信号rs21がローレベルに設定されて、ソース線電位制御回路のスイッチMSW21がオフ状態となる。
第2と第3のSRAMモジュール(SRAM2、3)をアクティブ状態とするために制御信号cnt22、cnt23がハイレベルに設定され、第2と第3の電源スイッチPWSW22、PWSW23がオン状態となるので、第2と第3のSRAMモジュール(SRAM2、3)が接続された第2のローカル電源線vssm22の電位は接地電位Vssに設定される。更に、制御信号rsb22、rsb23の少なくとも一方がハイレベルに設定され、周辺回路電源スイッチPESW22、PESW23の少なくとも一方とアクティブ電源スイッチSW22、SW23の少なくとも一方がオン状態となるので、第2と第3のSRAMモジュール(SRAM2、3)の少なくとも一方の周辺回路(peripheral)とセルアレー(cell_array)とがアクティブ状態とされる。従って、このアクティブ状態のSRAMモジュールで、書き込み動作もしくは読み出し動作の実行が可能となる。
第2と第3のSRAMモジュール(SRAM2、3)の一方をスタンバイ状態とするために制御信号cnt22、cnt23がハイレベルに設定され、第2と第3の電源スイッチPWSW22、PWSW23がオン状態となるので、第2と第3のSRAMモジュール(SRAM2、3)が接続された第2のローカル電源線vssm22の電位は接地電位Vssに設定される。更に、制御信号rsb22、rsb23の一方がローレベルに設定され、周辺回路電源スイッチPESW22、PESW23の一方とアクティブ電源スイッチSW22、SW23の一方とがオフ状態となる。更に制御信号rs22、rs23の一方がハイレベルに設定されて、ソース線電位制御回路のスイッチMSW22、MSW23の一方がオン状態となる。従って、第2と第3のSRAMモジュール(SRAM2、3)の一方のセルアレー(cell_array)のセルアレーソース線arvss22、arvss23の一方の電位は接地電位Vssよりも若干高いレベルに設定されて、セルアレー(cell_array)の保持データが破壊されない程度にセルアレー(cell_array)の電流が低減されることが可能となる。尚、この一方のスタンバイ状態では、アクティブ状態のSRAMモジュールについては、制御信号rs22、rs23は、ハイレベルとローレベルのいずれに設定されても問題無い。
第2と第3のSRAMモジュール(SRAM2、3)の一方のアレイを遮断するために制御信号cnt22、cnt23の一方がローレベルに設定される。更に、制御信号rsb22、rsb23の一方もしくは両方がローレベルに設定され、周辺回路電源スイッチPESW22、PESW23の一方もしくは両方とアクティブ電源スイッチSW22、SW23の一方もしくは両方がオフ状態となる。更に制御信号rs22、rs23の一方のみがローレベルに設定されて、ソース線電位制御回路のスイッチMSW22、MSW23の一方のみがオフ状態となる。アレー遮断されていないSRAMモジュールの状態は、スタンバイ状態とアクティブ状態のいずれに設定されても問題無い。
第2と第3のSRAMモジュール(SRAM2、3)の両者をアレー遮断状態とするために制御信号rsb22、rsb23の両者がローレベルに設定され、周辺回路電源スイッチPESW22、PESW23の両者とアクティブ電源スイッチSW22、SW23の両者がオフ状態となる。更に制御信号rs22、rs23の両者がローレベルに設定されて、ソース線電位制御回路のディープスタンバイスイッチMSW22、MSW23の両者がオフ状態となる。
制御信号cnt22、cnt23の両者がローレベルに設定され、第2と第3の電源スイッチPWSW22、PWSW23の両者がオフ状態となるので、第2と第3のSRAMモジュール(SRAM2、3)が接続された第2のローカル電源線vssm22の電位は、第2と第3のSRAMモジュールのリーク電流により、電源電圧Vddに近いレベルに設定される。
従って、図11に示す本発明の実施の形態2による半導体集積回路の3つのSRAMモジュール(SRAM1、2、3)のチップレイアウトを実行する際には、図10のレイアウト図に示した第2のPウェル領域WELL_AREA2と第3のPウェル領域WELL_AREA3との間の最小限の分離スペースwspaceを有するN型領域を省略することが可能となる。すなわち、図11に示す本発明の実施の形態2による半導体集積回路では、第2のSRAMモジュール(SRAM2)のローカル電源線と第3のSRAMモジュール(SRAM3)のローカル電源線とは第2のローカル電源線vssm22で共有されているので、第2のPウェル領域WELL_AREA2と第3のPウェル領域WELL_AREA3とは電気的に分離される必要が無いためである。その結果、図11に示す本発明の実施の形態2による半導体集積回路によれば、図10に示す本発明の実施の形態1による半導体集積回路が有していた半導体チップ面積が比較的大きくなると言う欠点を解消することが可能となるものである。
図12は、図5に示した本発明の実施の形態1による半導体集積回路または図11に示した本発明の実施の形態2による半導体集積回路の3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールに含まれる複数のメモリセル(MC)の構成を示す図である。
《実施の形態3の半導体集積回路の構成》
図14は、本発明の実施の形態3による半導体集積回路の構成を示す図である。
ロジック回路(logic)と第1のSRAMモジュール(SRAM1)とをアクティブ状態とするために制御信号cnt21がハイレベルに設定され、第1の電源スイッチPWSW21がオン状態となるので、ロジック回路(logic)と第1のSRAMモジュール(SRAM1)が接続された第1のローカル電源線vssl21の電位は接地電位Vssに設定される。更に制御信号rsb21がハイレベルに設定され、制御信号rsp21がローレベルに設定され、周辺回路電源スイッチPESW21とアクティブ電源スイッチSW21とスイッチMPSW21がオン状態となるので、第1のSRAMモジュール(SRAM1)の周辺回路(peripheral)とセルアレー(cell_array)とがアクティブ状態とされる。従って、このアクティブ状態で、ロジック回路(logic)が論理動作を実行することが可能となる一方、第1のSRAMモジュール(SRAM1)の書き込み動作もしくは読み出し動作の実行が可能となる。
ロジック回路(logic)と第1のSRAMモジュール(SRAM1)とをスタンバイ状態とするために制御信号cnt21がハイレベルに設定され、第1の電源スイッチPWSW21がオン状態となるので、ロジック回路(logic)と第1のSRAMモジュール(SRAM1)が接続された第1のローカル電源線vssl21の電位は接地電位Vssに設定される。制御信号rsb21がローレベルに設定され、周辺回路電源スイッチPESW21とアクティブ電源スイッチSW21がオフ状態となる。更に、制御信号rsp21がローレベルに設定されて、ソース線電位制御回路のスイッチMPSW21がオン状態となる。従って、第1のSRAMモジュール(SRAM1)のセルアレー(cell_array)の一方のセルアレーソース線arvss21の電位は接地電位Vssより若干高いレベルに設定され、セルアレー(cell_array)の保持データが破壊されない程度にセルアレーの電流が低減される。
ロジック回路(logic)と第1のSRAMモジュール(SRAM1)とをディープスタンバイ状態とするために制御信号cnt21がローレベルに設定され、第1の電源スイッチPWSW21がオフ状態となるので、ロジック回路(logic)と第1のSRAMモジュール(SRAM1)が接続された第1のローカル電源線vssl21の電位は略電源電圧Vddに近いレベルに設定され、第1のSRAMモジュール(SRAM1)のセルアレー(cell_array)のメモリセル(MC)のリーク電流が略ゼロに低減されることが可能となる。
第2と第3のSRAMモジュール(SRAM2、3)の一方をアクティブ状態とするために制御信号cnt22、cnt23の一方がハイレベルに設定され、第2と第3の電源スイッチPWSW22、PWSW23の一方がオン状態となるので、第2と第3のSRAMモジュール(SRAM2、3)が接続された第2のローカル電源線vssm22の電位は接地電位Vssに設定される。更に、制御信号rsb22、rsb23の一方がハイレベルに設定され、制御信号rsp22、rsp23の一方がローレベルに設定され、周辺回路電源スイッチPESW22、PESW23の一方とアクティブ電源スイッチSW22、SW23の一方とディープスタンバイスイッチMPSW22、MPSW23の一方とがオン状態となるので、第2と第3のSRAMモジュール(SRAM2、3)の一方の周辺回路(peripheral)とセルアレー(cell_array)とがアクティブ状態とされる。従って、このアクティブ状態のSRAMモジュールにて、書き込み動作もしくは読み出し動作の実行が可能となる。このアクティブ状態のSRAMモジュールの書き込み動作を実行する際に、第1のSRAMモジュール(SRAM1)と同様に制御信号rsp22、rsp23の一方をハイレベルの方向に変化させスイッチMPSW22、MPSW23の一方の導通度を低下させて、アクティブ状態のSRAMモジュールのセルアレーの旧データの保持機能を低下するライトアシストを実行することが可能である。
第2と第3のSRAMモジュール(SRAM2、3)の一方をスタンバイ状態とするために制御信号cnt22、cnt23の一方がハイレベルに設定され、第2と第3の電源スイッチPWSW22、PWSW23の一方がオン状態となるので、第2と第3のSRAMモジュール(SRAM2、3)が接続された第2のローカル電源線vssm22の電位は接地電位Vssに設定される。更に、制御信号rsb22、rsb23の一方がローレベルに設定され、周辺回路電源スイッチPESW22、PESW23の一方とアクティブ電源スイッチSW22、SW23の一方がオフ状態となる。更に制御信号rsp22、rsp23がローレベルに設定され、ソース線電位制御回路のスイッチMPSW22、MPSW23がオン状態となる。
第2と第3のSRAMモジュール(SRAM2、3)の一方のみをアレー電源遮断状態とするために制御信号cnt22、cnt23の一方がハイレベルに設定され、第2と第3の電源スイッチPWSW22、PWSW23の一方のみがオン状態となるので、第2と第3のSRAMモジュール(SRAM2、3)が接続された第2のローカル電源線vssm22の電位は接地電位Vssに設定される。更に、制御信号rsb22、rsb23の一方のみがローレベルに設定され、周辺回路電源スイッチPESW22、PESW23の一方のみとアクティブ電源スイッチSW22、SW23の一方のみとがオフ状態となる。更に制御信号rsp22、rsp23の一方のみがハイレベルに設定されて、ソース線電位制御回路のスイッチMPSW22、MPSW23の一方のみがオフ状態となる。
制御信号cnt22、cnt23の一方がハイレベルに設定され、第2と第3の電源スイッチPWSW22、PWSW23の一方のみがオン状態となるので、第2と第3のSRAMモジュール(SRAM2、3)が接続された第2のローカル電源線vssm22の電位は接地電位Vssに設定される。更に、制御信号rsb22、rsb23の両方がローレベルに設定され、周辺回路電源スイッチPESW22、PESW23の両方とアクティブ電源スイッチSW22、SW23の両方とがオフ状態となる。更に制御信号rsp22、rsp23の両方がハイレベルに設定されて、ソース線電位制御回路のスイッチMPSW22、MPSW23の両方がオフ状態となり、データを保持するスタンバイ状態と比較して、第2と第3のSRAMの両者のアレイ電源遮断状態効果的にリークを削減することが可能となる。また、第2と第3の電源スイッチPWSW22、PWSW23をローレベルの制御信号cnt22、cnt23によってオフに制御するアレイ電源遮断に比較して、遮断状態からの復帰が高速となると言う効果を有するものである。
第2と第3のSRAMモジュール(SRAM2、3)の両者をディープスタンバイ状態とするために制御信号cnt22がローレベルに設定され、電源スイッチPWSW22がオフ状態となるので、第2と第3のSRAMモジュール(SRAM2、3)が接続された第2のローカル電源線vssm22の電位は電源電圧Vddに近いレベルに設定され、リーク電流は略ゼロに低減することが可能となる。
図15は、図14に示した本発明の実施の形態3による半導体集積回路の3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールに含まれる複数のメモリセル(MC)の構成を示す図である。
《実施の形態4の半導体集積回路の構成》
図18は、本発明の実施の形態4による半導体集積回路の構成を示す図である。
《実施の形態5の半導体集積回路の構成》
図19は、本発明の実施の形態5による半導体集積回路の構成を示す図である。
《実施の形態6の半導体集積回路の構成》
図20は、本発明の実施の形態6による半導体集積回路の構成を示す図である。
《実施の形態7の半導体集積回路の構成》
図21は、本発明の実施の形態7による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールの構成を示す図である。
図21に示すように、本発明の実施の形態7による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールのソース線電位制御回路は、セルアレーソース線arvssとローカル電源線vssmとの間に抵抗RN1とNチャンネルMOSトランジスタMN_L1との並列接続を含んでいる。
図21に示すSRAMモジュールのアクティブ状態では制御信号cnt、制御信号rsb1、制御信号rs2がそれぞれハイレベル、ハイレベル、ローレベルに設定されるので、電源スイッチPWSWがオン状態となり、直列接続された2個のPチャンネルMOSトランジスタMP_L1、MP_L2がオン状態となり、NチャンネルMOSトランジスタMN_L1がオン状態となる。
図21に示すSRAMモジュールのスタンバイ状態では制御信号cnt、制御信号rsb1、制御信号rs2がそれぞれハイレベル、ローレベル、ローレベルに設定されるので、電源スイッチPWSWがオン状態となり、直列接続された2個のNチャンネルMOSトランジスタMN_L5、MN_L4がオン状態となり、NチャンネルMOSトランジスタMN_L1がダイオードとして動作する。
図21に示すSRAMモジュールのディープスタンバイ状態では、制御信号rsb1、制御信号rs2がそれぞれローレベル、ハイレベルに設定されるので、チャンネルMOSトランジスタMN_L3がオン状態となり、NチャンネルMOSトランジスタMN_L1がオフ状態となる。従って、ソース線電位制御回路の抵抗RN1の抵抗値を高抵抗に設定することによって、SRAMモジュールのセルアレー(cell_array)の動作電流は大幅に削減されることが可能となる。
《実施の形態8の半導体集積回路の構成》
図22は、本発明の実施の形態8による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールの構成を示す図である。
図22に示すように、本発明の実施の形態8による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールのソース線電位制御回路は、セルアレーソース線arvssとローカル電源線vssmとの間に抵抗RN1とNチャンネルMOSトランジスタMN_L1との並列接続を含んでいる。
図22に示すSRAMモジュールのアクティブ状態では制御信号cnt、制御信号rsb1、制御信号rs2がそれぞれハイレベル、ハイレベル、ローレベルに設定されるので、電源スイッチPWSWがオン状態となり、直列接続された2個のPチャンネルMOSトランジスタMP_L1、MP_L2がオン状態となり、NチャンネルMOSトランジスタMN_L1がオン状態となる。
図22に示すSRAMモジュールのスタンバイ状態では制御信号cnt、制御信号rsb1、制御信号rs2がそれぞれハイレベル、ローレベル、ローレベルに設定されるので、電源スイッチPWSWがオン状態となり、直列接続された2個のPチャンネルMOSトランジスタMP_L5、MP_L4がオン状態となり、NチャンネルMOSトランジスタMN_L1がダイオードとして動作する。
図22に示すSRAMモジュールのディープスタンバイ状態では、制御信号rsb1、制御信号rs2がそれぞれローレベル、ハイレベルに設定されるので、NチャンネルMOSトランジスタMN_L3がオン状態となり、NチャンネルMOSトランジスタMN_L1がオフ状態となる。従って、ソース線電位制御回路の抵抗RN1の抵抗値を高抵抗に設定することによって、SRAMモジュールのセルアレー(cell_array)の動作電流は大幅に削減されることが可能となる。
《実施の形態9の半導体集積回路の構成》
図23は、本発明の実施の形態9による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールの構成を示す図である。
図23に示すように、本発明の実施の形態9による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールの電源側のソース線電位制御回路は、電源電圧Vddと電源側セルアレーソース線arvddとの間にPチャンネルMOSトランジスタMP1を含み、PチャンネルMOSトランジスタMP1の制御ゲートには制御信号rs2が供給される。
図23に示すように、本発明の実施の形態9による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールの地側のソース線電位制御回路は、セルアレーソース線arvssとローカル電源線vssmの間に抵抗RN1とNチャンネルMOSトランジスタMN_L1との並列接続を含んでいる。
図23に示すSRAMモジュールのアクティブ状態では制御信号cnt、制御信号rsb1、制御信号rs2がそれぞれハイレベル、ハイレベル、ローレベルに設定されるので、電源スイッチPWSWがオン状態となる。従って、接地側のソース線電位制御回路では、PチャンネルMOSトランジスタMP_M1がオン状態となって、NチャンネルMOSトランジスタMN_L1がオン状態となる一方、電源側のソース線電位制御回路では、PチャンネルMOSトランジスタMP1がオン状態となる。
図23に示すSRAMモジュールのスタンバイ状態では制御信号cnt、制御信号rsb1、制御信号rs2がそれぞれハイレベル、ローレベル、ローレベルに設定されるので、電源スイッチPWSWがオン状態となり、NチャンネルMOSトランジスタMN_M1がオン状態となり、NチャンネルMOSトランジスタMN_L1がダイオードとして動作する。
図23に示すSRAMモジュールのディープスタンバイ状態では、制御信号rsb1、制御信号rs2がそれぞれローレベルとハイレベルとに設定される。従って、電源側のソース線電位制御回路のPチャンネルMOSトランジスタMP1がオフ状態とされる一方、接地側のソース線電位制御回路でNチャンネルMOSトランジスタMN_M1がオン状態となり、NチャンネルMOSトランジスタMN_L1がオフ状態となる。従って、接地側のソース線電位制御回路の抵抗RN1の抵抗値を高抵抗に設定することによって、SRAMモジュールのセルアレー(cell_array)の動作電流は大幅に削減されることが可能となる。
《実施の形態10の半導体集積回路の構成》
図24は、本発明の実施の形態10による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールの構成を示す図である。
図24に示すように本発明の実施の形態10による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールのソース線電位制御回路は、セルアレーソース線arvssとローカル電源線vssmの間にアクティブ電源スイッチSW1と抵抗RN1とNチャンネルMOSトランジスタMNOP1とディープスタンバイスイッチMN2を含んでいる。抵抗RN1とNチャンネルMOSトランジスタMNOP1との並列接続とディープスタンバイスイッチMN2は直列接続され、ディープスタンバイスイッチMN2と電源スイッチPWSWとは直列接続されている。
図24に示すSRAMモジュールのアクティブ状態では制御信号cnt、制御信号rs1、制御信号rs2がそれぞれハイレベル、ハイレベル、ローレベルに設定されるので、電源スイッチPWSWがオン状態となる。従って、ローカル電源線vssmは接地電位Vssに設定されて、周辺回路電源スイッチPESWもオン状態となるので、周辺回路(peripheral)がアクティブ状態とされる。更に、アクティブ電源スイッチSW1のオン状態によってセルアレーソース線arvssの電位が接地電位Vssに設定されて、セルアレー(cell_array)もアクティブ状態とされ、図24に示すSRAMモジュールの書き込み動作もしくは読み出し動作の実行が可能となる。
図24に示すSRAMモジュールのスタンバイ状態では、まず差動増幅器DA1が活性化され、制御信号cnt、制御信号rs1、制御信号rs2がそれぞれハイレベル、ローレベル、ハイレベルに設定されて、電源スイッチPWSWがオン状態となり、周辺回路電源スイッチPESWはオフ状態となり、周辺回路(peripheral)がスタンバイ状態とされ、アクティブ電源スイッチSW1はオフ状態とされ、ディープスタンバイスイッチMN2がオン状態となる。更に、差動増幅器DA1の活性化によってNチャンネルMOSトランジスタMNOP1のドレインのセルアレーソース線arvssの電位が基準電圧Vrefと略等しくなるように、NチャンネルMOSトランジスタMNOP1の制御ゲートが、差動増幅器DA1の出力信号によって制御される。このようにソース線電位制御回路では、差動増幅器DA1とNチャンネルMOSトランジスタMNOP1の動作によって、セルアレーソース線arvssの電位が接地電位Vssよりも若干高い基準電圧Vrefのレベルに設定されるので、セルアレー(cell_array)の保持データが破壊されない程度にセルアレーの電流が低減される。尚、基準電圧Vrefの値は、製造プロセスや温度や電源電圧の変動に応答して適切な電圧値に設定されるものである。
図24に示すSRAMモジュールのディープスタンバイ状態では、制御信号rs1、制御信号rs2がそれぞれローレベルとローレベルとに設定されて、周辺回路電源スイッチPESWとアクティブ電源スイッチSW1とディープスタンバイスイッチMN2がオフ状態となる。従って、SRAMモジュールのセルアレー(cell_array)の動作電流は、大幅に削減されることが可能となる。
《実施の形態11の半導体集積回路の構成》
図25は、本発明の実施の形態11による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールの構成を示す図である。
図25に示すように本発明の実施の形態11による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールのソース線電位制御回路は、セルアレーソース線arvssとローカル電源線vssmの間にアクティブ電源スイッチSW1とNチャンネルMOSトランジスタMNI1とディープスタンバイスイッチMNI2を含んでいる。NチャンネルMOSトランジスタMNI1とディープスタンバイスイッチMNI2とは直列接続され、この直列接続とアクティブ電源スイッチSW1は並列接続されている。
図25に示すように本発明の実施の形態11による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールのソース線電位制御回路には、電源電圧Vddとローカル電源線vssmとの間に直列接続された抵抗RN2とPチャンネルMOSトランジスタMP_ICNTとNチャンネルMOSトランジスタMN_MIRとを含むバイアス回路が接続されている。
図25に示すSRAMモジュールのアクティブ状態では、制御信号cnt、制御信号rsb1がそれぞれハイレベル、ハイレベルに設定され、電源スイッチPWSWがオン状態となる。従って、ローカル電源線vssmは接地電位Vssに設定され、周辺回路電源スイッチPESWもオン状態となり、周辺回路(peripheral)がアクティブ状態とされる。また更に、アクティブ電源スイッチSW1のオン状態によって、セルアレーソース線arvssの電位が接地電位Vssに設定され、セルアレー(cell_array)もアクティブ状態とされて、図25に示すSRAMモジュールの書き込み動作もしくは読み出し動作の実行が可能となる。
図25に示すSRAMモジュールのスタンバイ状態では、まず制御信号ibiaseがローレベルに設定され、バイアス回路にPチャンネルMOSトランジスタMP_ICNTがオン状態に制御される。また制御信号cnt、制御信号rsb1、制御信号rs2がハイレベル、ローレベル、ハイレベルとにそれぞれ設定されて、電源スイッチPWSWがオン状態となり、周辺回路電源スイッチPESWはオフ状態となり、周辺回路(peripheral)がスタンバイ状態とされ、ディープスタンバイスイッチMNI2がオン状態となる。また更に、バイアス回路のダイオード接続のNチャンネルMOSトランジスタMN_MIRとソース線電位制御回路のNチャンネルMOSトランジスタMNI1から構成されたカレントミラーの動作によって、セルアレーソース線arvssの電位が接地電位Vssより若干高いレベルに設定されるので、セルアレー(cell_array)の保持データが破壊されない程度にセルアレーの電流が低減される。
図25に示すSRAMモジュールのディープスタンバイ状態では、制御信号rsb1、制御信号rs2がそれぞれローレベルとローレベルとに設定され、周辺回路電源スイッチPESWはオフ状態となり、ディープスタンバイスイッチMNI2がオフ状態となる。従って、SRAMモジュールのセルアレー(cell_array)の動作電流は、大幅に削減されることが可能となる。
《実施の形態12の半導体集積回路の構成》
図26は、本発明の実施の形態12による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールの構成を示す図である。
図26に示すように本発明の実施の形態12による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールのソース線電位制御回路は、セルアレーソース線arvssとローカル電源線vssmの間にアクティブ電源スイッチSW1とNチャンネルMOSトランジスタMNI21とディープスタンバイスイッチMN2とCMOS転送スイッチPASSTRとCMOSインバータINV_PASSとを含んでいる。ソース線電位制御回路で、セルアレーソース線arvssとローカル電源線vssmの間には、アクティブ電源スイッチSW1とNチャンネルMOSトランジスタMNI21とは並列接続されている。NチャンネルMOSトランジスタMNI21の制御ゲートとローカル電源線vssmとの間に、制御ゲートに制御信号rs2が供給されるディープスタンバイスイッチMN2のドレイン・ソース経路が接続されている。
図26に示すSRAMモジュールのアクティブ状態では、制御信号cnt、制御信号rsb1がそれぞれハイレベル、ハイレベルに設定され、電源スイッチPWSWがオン状態となる。従って、ローカル電源線vssmは接地電位Vssに設定され、周辺回路電源スイッチPESWもオン状態となり、周辺回路(peripheral)がアクティブ状態とされる。また更に、アクティブ電源スイッチSW1のオン状態によって、セルアレーソース線arvssの電位が接地電位Vssに設定され、セルアレー(cell_array)もアクティブ状態とされて、図26に示すSRAMモジュールの書き込み動作もしくは読み出し動作の実行が可能となる。
図26に示すSRAMモジュールのスタンバイ状態では、まず制御信号ibiaseがローレベルに設定され、バイアス回路にPチャンネルMOSトランジスタMP_ICNTがオン状態に制御される。また制御信号cnt、制御信号rsb1、制御信号rs2がハイレベル、ローレベル、ローレベルとにそれぞれ設定されて、電源スイッチPWSWがオン状態となり、周辺回路電源スイッチPESWはオフ状態となり、周辺回路(peripheral)がスタンバイ状態とされ、アクティブ電源スイッチSW1がオフ状態となる。更に、バイアス回路のダイオード接続のNチャンネルMOSトランジスタMN_MIRとソース線電位制御回路のNチャンネルMOSトランジスタMNI21とから構成されたカレントミラーの動作によって、セルアレーソース線arvssの電位が接地電位Vssより若干高いレベルに設定されるので、セルアレー(cell_array)の保持データが破壊されない程度にセルアレーの電流が低減される。
図26に示すSRAMモジュールのディープスタンバイ状態では、制御信号ibiaseがハイレベルに設定され、制御信号rsb1、制御信号rs2がそれぞれローレベルとハイレベルに設定されて、周辺回路電源スイッチPESWはオフ状態に、バイアス回路がオフ状態に、ディープスタンバイスイッチMN2がオン状態に、NチャンネルMOSトランジスタMNI21がオフ状態になる。従って、SRAMモジュールのセルアレー(cell_array)の動作電流は、大幅に削減されることが可能となる。
《実施の形態13の半導体集積回路の構成》
図27は、本発明の実施の形態13による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールの構成を示す図である。
図27に示すSRAMモジュールのアクティブ状態では、制御信号cnt、制御信号rsb1がそれぞれハイレベル、ハイレベルに設定され、電源スイッチPWSWがオン状態となる。従って、ローカル電源線vssmは接地電位Vssに設定され、周辺回路電源スイッチPESWもオン状態となり、周辺回路(peripheral)がアクティブ状態とされる。また更に、ハイレベルの制御信号rsb1によってCMOSインバータINV_PASSの出力信号がローレベルとなり、PチャンネルMOSトランジスタMP_HOLDとNチャンネルMOSトランジスタMN23とがオン状態となる。その結果、セルアレーソース線arvssの電位が接地電位Vssに設定され、セルアレー(cell_array)もアクティブ状態とされて、図27に示すSRAMモジュールの書き込み動作もしくは読み出し動作の実行が可能となる。
図27に示すSRAMモジュールのスタンバイ状態では、まず制御信号ibiaseがローレベルに設定され、バイアス回路にPチャンネルMOSトランジスタMP_ICNTがオン状態に制御される。また制御信号cnt、制御信号rsb1、制御信号rs2がハイレベル、ローレベル、ローレベルとにそれぞれ設定されて、電源スイッチPWSWがオン状態となり、周辺回路電源スイッチPESWはオフ状態となり、周辺回路(peripheral)がスタンバイ状態とされる。ローレベルの制御信号rsb1によってCMOSインバータINV_PASSの出力信号がハイレベルとなり、PチャンネルMOSトランジスタMP_HOLDがオフ状態となり、CMOS転送スイッチPASSTRの並列接続のPチャンネルMOSトランジスタとNチャンネルMOSトランジスタの両者がオン状態となる。従って、バイアス回路のダイオード接続のNチャンネルMOSトランジスタMN_MIRとソース線電位制御回路のNチャンネルMOSトランジスタMN23とから構成されたカレントミラーの動作によって、セルアレーソース線arvssの電位が接地電位Vssよりも若干高いレベルに設定されるので、セルアレー(cell_array)の保持データが破壊されない程度にセルアレーの電流が低減される。
図27に示すSRAMモジュールのディープスタンバイ状態では、制御信号ibiaseがハイレベルに設定され、制御信号rsb1、制御信号rs2がそれぞれローレベルとハイレベルに設定されて、周辺回路電源スイッチPESWはオフ状態に、バイアス回路がオフ状態に、ディープスタンバイスイッチMN2がオン状態に、NチャンネルMOSトランジスタMN23がオフ状態になる。従って、SRAMモジュールのセルアレー(cell_array)の動作電流は、大幅に削減されることが可能となる。
《実施の形態14の半導体集積回路の構成》
図28は、本発明の実施の形態14による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールの構成を示す図である。
《実施の形態15の半導体集積回路の構成》
図29は、本発明の実施の形態15による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールの構成を示す図である。
《実施の形態16の半導体集積回路の構成》
図30は、本発明の実施の形態16による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールの構成を示す図である。
《実施の形態17の半導体集積回路の構成》
図31は、本発明の実施の形態17による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールの構成を示す図である。
《実施の形態18の半導体集積回路の構成》
図32は、本発明の実施の形態18による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールの構成を示す図である。
《実施の形態19の半導体集積回路の構成》
図33は、本発明の実施の形態19による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールの構成を示す図である。
《実施の形態20の半導体集積回路の構成》
図34は、本発明の実施の形態20による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールの構成を示す図である。
図34に示すように、本発明の実施の形態20による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールのソース線電位制御回路は、第1のソース線電位制御回路と第2のソース線電位制御回路とを含んでいる。
《実施の形態21の半導体集積回路の構成》
図35は、本発明の実施の形態21による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールの構成を示す図である。
図35に示すように、本発明の実施の形態21による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールの接地側のソース線電位制御回路は、セルアレーソース線arvssとローカル電源線vssmとの間に抵抗RN1とダイオード接続NチャンネルMOSトランジスタMN1とディープスタンバイスイッチMN2とを含む。抵抗RN1とダイオード接続NチャンネルMOSトランジスタMN1との並列接続とディープスタンバイスイッチMN2とは直列接続され、ディープスタンバイスイッチMN2の制御ゲートには制御信号rs2が供給される。ディープスタンバイ状態では、制御信号rs2がローレベルに設定されて、ディープスタンバイスイッチMN2はオフ状態となる。尚、ダイオード接続NチャンネルMOSトランジスタMN1のPウェルは、ローカル電源線vssmに接続されている。
図35に示すように、本発明の実施の形態21による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールの電源側のソース線電位制御回路は、セルアレーソース線arvddと電源電圧Vddとの間に抵抗RP1とダイオード接続PチャンネルMOSトランジスタMP1とディープスタンバイスイッチMP2とを含む。抵抗RP1とダイオード接続PチャンネルMOSトランジスタMP1との並列接続とディープスタンバイスイッチMP2とは直列接続され、ディープスタンバイスイッチMP2の制御ゲートには制御信号rsp2が供給される。ディープスタンバイ状態では、制御信号rsp2がハイレベルに設定され、ディープスタンバイスイッチMP2はオフ状態となる。尚、ダイオード接続PチャンネルMOSトランジスタMP1のNウェルは、電源電圧Vddに接続されている。
図35に示すSRAMモジュールのアクティブ状態では制御信号cnt、制御信号rs1、制御信号rs2、制御信号rsp1、制御信号rsp2がそれぞれハイレベル、ハイレベル、ハイレベル、ローレベル、ローレベルに設定される。
図35に示すSRAMモジュールのスタンバイ状態では制御信号cnt、制御信号rs1、制御信号rs2、制御信号rsp1、制御信号rsp2がそれぞれハイレベル、ローレベル、ハイレベル、ハイレベル、ローレベルに設定される。
図35に示すSRAMモジュールのディープスタンバイ状態では、制御信号cnt、制御信号rs1、制御信号rs2、制御信号rsp1、制御信号rsp2がそれぞれハイレベル、ローレベル、ローレベル、ハイレベル、ハイレベルに設定される。
《実施の形態22の半導体集積回路の構成》
図36は、本発明の実施の形態22による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールの構成を示す図である。
《実施の形態23の半導体集積回路の構成》
図37は、本発明の実施の形態23による半導体集積回路に含まれる3つのSRAMモジュール(SRAM1、2、3)の各SRAMモジュールの構成を示す図である。
《実施の形態24の半導体集積回路の構成》
図1は、本発明の実施の形態1乃至実施の形態23のいずれかによる3つのSRAMモジュール(SRAM1、2、3)を内蔵する本発明の実施の形態24による半導体集積回路の構成の一例を示す図である。
peripheral…周辺回路
cell_array…メモリセルアレイ
arvss、arvdd…セルアレイソース線
Vdd…電源電圧
Vss…接地電位
Vssm…ローカル電源線
arvss_control…セルアレイソース電位制御回路
PWSW…電源スイッチ
PESW…周辺回路電源スイッチ
SW1…電源スイッチ
RN…抵抗
MN…MOSトランジスタ
MSW、MPSW…ディープスタンバイスイッチ
SRAM1、2、3…SRAMモジュール
RSCNT…制御レジスタ
CONTROL…コントロールユニット
WORD_DRIVER…ワードドライバ
bb、bt…相補ビット線対
wl…ワード線
MC…メモリセル
SELECTOR…セレクタ
SA…センスアンプ
MNDL、MNDR…駆動トランジスタ
MPUL、MPUR…負荷トランジスタ
MNSL、MNSR…転送トランジスタ
Claims (18)
- ロジック回路と、
前記ロジック回路に関係するデータを格納可能な複数のSRAMモジュールと
を具備する半導体集積回路であって、
前記複数のSRAMモジュールは、前記ロジック回路と独立に電源制御が可能とされ、
前記複数のSRAMモジュールの間で、独立した電源制御が可能とされ、
前記ロジック回路と共通に電源制御が可能とされる他のSRAMモジュールを更に具備するものであり、
前記ロジック回路と前記他のSRAMモジュールは、共通に電源遮断状態に制御可能とされたものであり、
前記ロジック回路と前記他のSRAMモジュールとが共通に前記電源遮断状態に制御される前に、前記他のSRAMモジュールのデータは前記複数のSRAMモジュールの少なくとも一方のSRAMモジュールに退避可能とされる
ことを特徴とする半導体集積回路。 - 請求項1において、
複数の電源スイッチを更に具備するものであり、
前記他のSRAMモジュールと前記複数のSRAMモジュールの各SRAMモジュールと前記複数の電源スイッチの各電源スイッチとは、直列に接続されるものであり、
前記複数の電源スイッチの前記各電源スイッチがオフ状態に制御されることによって、前記各SRAMモジュールは前記電源遮断状態に制御可能とされるものであり、
前記複数の電源スイッチの前記各電源スイッチがオン状態に制御されることによって、前記各SRAMモジュールはアクティブ状態とスタンバイ状態とに制御可能とされる
ことを特徴とする半導体集積回路。 - 請求項2において、
前記各SRAMモジュールは、周辺回路とセルアレーと電位制御回路とを含み、
前記各SRAMモジュールで、前記セルアレーと前記電位制御回路とは直列接続され、前記セルアレーと前記電位制御回路との直列接続と前記周辺回路とは並列接続される
ことを特徴とする半導体集積回路。 - 請求項3において、
前記アクティブ状態に制御された前記各SRAMモジュールでは、前記電位制御回路の一方の端子と他方の端子との間の端子間電圧が低電圧の状態に制御され、電源電圧が前記周辺回路に供給される一方、前記電源電圧が前記セルアレーに前記電位制御回路によって供給されるものであり、
前記スタンバイ状態に制御された前記各SRAMモジュールでは、前記電位制御回路の前記端子間電圧が前記低電圧より高い高電圧の状態に制御され、前記電源電圧の前記周辺回路への供給が停止され、前記電源電圧より低い動作電圧が前記セルアレーに前記電位制御回路によって供給される
ことを特徴とする半導体集積回路。 - 請求項4において、
前記各SRAMモジュールの前記電位制御回路の前記一方の端子と前記他方の端子は前記セルアレーとローカル電源線とにそれぞれ接続され、
前記複数のSRAMモジュールの一方のSRAMモジュールのローカル電源線と前記複数のSRAMモジュールの他方のSRAMモジュールのローカル電源線は、共有ローカル電源線によって共有され、
前記複数のSRAMモジュールの前記一方のSRAMモジュールの電源スイッチと前記複数のSRAMモジュールの前記他方のSRAMモジュールの電源スイッチとは、前記共有ローカル電源線に共通に接続されている
ことを特徴とする半導体集積回路。 - 請求項5において、
前記複数のSRAMモジュールの前記一方のSRAMモジュールの前記セルアレーの複数のNチャンネルMOSトランジスタが形成されるPウェルと、前記複数のSRAMモジュールの前記他方のSRAMモジュールの前記セルアレーの複数のNチャンネルMOSトランジスタが形成されるPウェルとは、共通のPウェルで形成される
ことを特徴とする半導体集積回路。 - 請求項6において、
前記各SRAMモジュールの前記電位制御回路の前記一方の端子と前記他方の端子との間には、前記端子間電圧を前記高電圧の状態とする電圧降下素子と前記端子間電圧を前記低電圧の状態とする制御スイッチとが接続される
ことを特徴とする半導体集積回路。 - 請求項7において、
前記各SRAMモジュールの前記セルアレーは、1対の駆動NチャンネルMOSトランジスタと1対の負荷PチャンネルMOSトランジスタと1対の転送NチャンネルMOSトランジスタを含む複数のSRAMメモリセルを有する
ことを特徴とする半導体集積回路。 - 請求項1において、
複数のデータ処理ユニットを具備するものであって、
前記複数のデータ処理ユニットの各データ処理ユニットは、前記ロジック回路と前記複数のSRAMモジュールとを有する
ことを特徴とする半導体集積回路。 - ロジック回路と、前記ロジック回路に関係するデータを格納可能な複数のSRAMモジュールとを具備する半導体集積回路の動作方法であって、
前記ロジック回路を、前記複数のSRAMモジュールと独立に電源制御を可能とするステップと、
前記複数のSRAMモジュールの間で、独立した電源制御を可能とするステップとを有して、
前記ロジック回路と共通に電源制御が可能とされる他のSRAMモジュールを更に具備するものであり、
前記ロジック回路と前記他のSRAMモジュールは、共通に電源遮断状態に制御可能とされたものであり、
前記ロジック回路と前記他のSRAMモジュールとが共通に前記電源遮断状態に制御される前に、前記他のSRAMモジュールのデータは前記複数のSRAMモジュールの少なくとも一方のSRAMモジュールに退避可能とされる
ことを特徴とする半導体集積回路の動作方法。 - 請求項10において、
前記半導体集積回路は、複数の電源スイッチを更に具備するものであり、
前記他のSRAMモジュールと前記複数のSRAMモジュールの各SRAMモジュールと前記複数の電源スイッチの各電源スイッチとは、直列に接続されるものであり、
前記複数の電源スイッチの前記各電源スイッチがオフ状態に制御されることによって、前記各SRAMモジュールは前記電源遮断状態に制御可能とされるものであり、
前記複数の電源スイッチの前記各電源スイッチがオン状態に制御されることによって、前記各SRAMモジュールはアクティブ状態とスタンバイ状態とに制御可能とされる
ことを特徴とする半導体集積回路の動作方法。 - 請求項11において、
前記各SRAMモジュールは、周辺回路とセルアレーと電位制御回路とを含み、
前記各SRAMモジュールで、前記セルアレーと前記電位制御回路とは直列接続され、前記セルアレーと前記電位制御回路との直列接続と前記周辺回路とは並列接続される
ことを特徴とする半導体集積回路の動作方法。 - 請求項12において、
前記アクティブ状態に制御された前記各SRAMモジュールでは、前記電位制御回路の一方の端子と他方の端子との間の端子間電圧が低電圧の状態に制御され、電源電圧が前記周辺回路に供給される一方、前記電源電圧が前記セルアレーに前記電位制御回路によって供給されるものであり、
前記スタンバイ状態に制御された前記各SRAMモジュールでは、前記電位制御回路の前記端子間電圧が前記低電圧より高い高電圧の状態に制御され、前記電源電圧の前記周辺回路への供給が停止され、前記電源電圧より低い動作電圧が前記セルアレーに前記電位制御回路によって供給される
ことを特徴とする半導体集積回路の動作方法。 - 請求項13において、
前記各SRAMモジュールの前記電位制御回路の前記一方の端子と前記他方の端子は前記セルアレーとローカル電源線とにそれぞれ接続され、
前記複数のSRAMモジュールの一方のSRAMモジュールのローカル電源線と前記複数のSRAMモジュールの他方のSRAMモジュールのローカル電源線は、共有ローカル電源線によって共有され、
前記複数のSRAMモジュールの前記一方のSRAMモジュールの電源スイッチと前記複数のSRAMモジュールの前記他方のSRAMモジュールの電源スイッチとは、前記共有ローカル電源線に共通に接続されている
ことを特徴とする半導体集積回路の動作方法。 - 請求項14において、
前記複数のSRAMモジュールの前記一方のSRAMモジュールの前記セルアレーの複数のNチャンネルMOSトランジスタが形成されるPウェルと、前記複数のSRAMモジュールの前記他方のSRAMモジュールの前記セルアレーの複数のNチャンネルMOSトランジスタが形成されるPウェルとは、共通のPウェルで形成される
ことを特徴とする半導体集積回路の動作方法。 - 請求項15において、
前記各SRAMモジュールの前記電位制御回路の前記一方の端子と前記他方の端子との間には、前記端子間電圧を前記高電圧の状態とする電圧降下素子と前記端子間電圧を前記低電圧の状態とする制御スイッチとが接続される
ことを特徴とする半導体集積回路の動作方法。 - 請求項16において、
前記各SRAMモジュールの前記セルアレーは、1対の駆動NチャンネルMOSトランジスタと1対の負荷PチャンネルMOSトランジスタと1対の転送NチャンネルMOSトランジスタを含む複数のSRAMメモリセルを有する
ことを特徴とする半導体集積回路の動作方法。 - 請求項10において、
前記半導体集積回路は、複数のデータ処理ユニットを具備するものであって、
前記複数のデータ処理ユニットの各データ処理ユニットは、前記ロジック回路と前記複数のSRAMモジュールとを有する
ことを特徴とする半導体集積回路の動作方法。
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