JP2006040494A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 リーク電流を低減させたＳＲＡＭを備えた半導体集積回路装置を提供する。
【解決手段】 ２つのインバータ回路の入力と出力が交差接続されている記憶部と、上記記憶部と相補ビット線との間に設けられ、ゲートがワード線に接続された選択ＭＯＳＦＥＴからなる複数のメモリセルを備えたＳＲＡＭにおいて、上記メモリセルに対して書き込み及び読み出し動作を行わないスタンバイ状態のときに、全ワード線を非選択レベルにするとともに、相補ビット線の電位を電源電圧よりも低い電圧に設定する。
【選択図】 図１

Description

本発明は、半導体集積回路装置に関し、例えばスタティック型ＲＡＭを備えたものに利用して有効な技術に関するものである。

素子の微細化に伴うトランジスタのしきい値電圧の低下によってオフ状態でのリーク電流が増大するという問題に対して、スタンバイ時にアクセス（選択）トランジスタのゲートが接続されたワード線に負電圧を供給する例として特開２００１−３４４９７９公報があり、しきい値電圧を高く形成しておいて、動作時にはしきい値電圧が小さくなるよう基板に順バイアス方向に微小電圧を供給して動作させて所望の動作速度を確保し、待機時には基板に電源電圧、接地電位を供給して、上記高しきい値電圧で動作させてリーク電流を低減させるようにした例として、特開平６−２１６３４６号公報がある。
特開２００１−３４４９７９公報 特開平６−２１６３４６号公報

最近の１チップマイクロコンピュータ等のようなシステムＬＳＩでは、素子の微細化に伴い動作電圧の低下、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）のしきい値電圧の低下が進められる。上記しきい値電圧の低下は、ゲート絶縁膜の膜厚を薄くすることにより達成されるものであり、従来では問題とされていないゲート絶縁膜でのリーク電流が無視できなくなる。つまり、本願発明者等においては、前記ソース，ドレイン間のリーク電流よりも、ゲート絶縁膜で発生するリーク電流の方が大きくなってしまうという逆転現象の生じる可能性が極めて高いことに気が付いた。

この発明の目的は、リーク電流を低減させたＳＲＡＭを備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。２つのインバータ回路の入力と出力が交差接続されている記憶部と、上記記憶部と相補ビット線との間に設けられ、ゲートがワード線に接続された選択ＭＯＳＦＥＴからなる複数のメモリセルを備えたＳＲＡＭにおいて、上記メモリセルに対して書き込み及び読み出し動作を行わないスタンバイ状態のときに、全ワード線を非選択レベルにするとともに、相補ビット線の電位を電源電圧よりも低い電圧に設定する。

スタンバイ状態においてアドレス選択ＭＯＳＦＥＴのゲートと基板との間のゲートリーク電流を防止し、及びゲートとソース，ドレイン間でのゲートリーク電流を低減できる。

図１には、この発明に係るスタティック型ＲＡＭの一実施例の回路図が示されている。同図には、１つのメモリセルとビット線電位制御回路が代表として例示的に示されている。メモリセルは、ＰチャネルＭＯＳＦＥＴＱ１とＮチャネルＭＯＳＦＥＴＱ２からなるＣＭＯＳインバータ回路と、ＰチャネルＭＯＳＦＥＴＱ３とＮチャネルＭＯＳＦＥＴＱ４からなるＣＭＯＳインバータ回路との入力と出力とが交差接続されてラッチ（フリップフロップ）回路が構成されて記憶部とされる。上記ＣＭＯＳインバータ回路（Ｑ１、Ｑ２）の出力端子とＣＭＯＳインバータ回路（Ｑ３、Ｑ４）の入力端子との接続部が一方の記憶ノードｎ０とされ、上記ＣＭＯＳインバータ回路（Ｑ１、Ｑ２）の入力端子とＣＭＯＳインバータ回路（Ｑ３、Ｑ４）の出力端子との接続部が他方の記憶ノードｎ１とされる。

上記一方の記憶ノードｎ０とビット線ＢＬとの間には、アドレス選択用のＮチャネルＭＯＳＦＥＴＱ５が設けられ、上記他方の記憶ノードｎ１とビット線／ＢＬとの間には、アドレス選択用のＮチャネルＭＯＳＦＥＴＱ６が設けられる。上記ＭＯＳＦＥＴＱ５とＱ６のゲートは、ワード線ＷＬに接続される。上記ビット線ＢＬ，／ＢＬと電源電圧ＶＤＤとの間には、プリチャージ用のＰチャネルＭＯＳＦＥＴＱ８、Ｑ９が設けられ、上記相補ビット線ＢＬと／ＢＬ間にはイコライズ用のＰチャネルＭＯＳＦＥＴＱ７が設けられる。これらのＭＯＳＦＥＴＱ７〜Ｑ９のゲートには、プリチャージ信号ＰＲが供給される。

上記ビット線ＢＬと／ＢＬには、ビット線電位制御回路ＶＣＯＮが設けられる。このビット線電位制御回路ＶＣＯＮは、スタンバイ信号ＳＴＢを受けて上記メモリセルに対して書き込み動作や読み出し動作が一定期間継続して行われないスタンバイ状態にされるときに、上記ビット線ＢＬと／ＢＬには、上記電源電圧ＶＤＤよりも低い、ＶＤＤ／２のような中間電圧又はワード線ＷＬの非選択レベルに対応した回路の接地電位ＶＳＳのようなロウレベルが供給される。また、図示しないが、ワード線ＷＬの選択／非選択を行うアドレス選択回路においては、上記スタンバイ状態のときには全てのワード線が接地電位ＶＳＳのようなロウレベルにされる。

上記のようにスタンバイ状態において全ワード線ＷＬを非選択レベル（＝接地電位ＶＳＳ）にし、ビット線（ＢＬ，／ＢＬ）をプリチャージ電位（＝ＶＤＤ）より低いレベル（ＶＤＤ／２又はＶＳＳ）にすることにより、ＭＯＳＦＥＴＱ５、Ｑ６においてゲートと基板（ウェル）との間は、ワード線ＷＬの非選択レベルにより基板電位（＝接地電位ＶＳＳ）と同電位となるからゲート絶縁膜を通して基板との間で流れるリーク電流は発生しない。そして、上記ビット線電位制御回路ＶＣＯＮによりビット線電位が前記のようにＶＤＤ／２にされたときにはゲートとソース，ドレイン間には上記のようなＶＤＤ／２しか印加されないからリーク電流も半分に低下させることができ、ビット線電位を前記のようにＶＳＳにしたときにはゲートとソース，ドレイン間にもリーク電流が発生しないようにすることができる。

また、前記ビット線電位制御回路ＶＣＯＮを省略して、上記スタンバイ状態のときにプリチャージ信号ＰＲをハイレベル（＝ＶＤＤ）にして上記プリチャージＭＯＳＦＥＴＱ８とＱ９及びＱ７をオフ状態にするものであってもよい。このときには、ビット線ＢＬと／ＢＬはハイインピーダンス状態にされる。したがって、ゲートとソース，ドレイン間にリーク電流が発生しても、それは上記ビット線ＢＬと／ＢＬの寄生容量を放電させるものにすぎず、最終的にはＶＳＳレベルに到達してリーク電流が流れなくなる。

図２には、この発明に係るスタティック型ＲＡＭの他の一実施例の回路図が示されている。同図には、前記と同様な１つのメモリセル、一対の相補ビット線ＢＬ，／ＢＬと、ワード線ＷＬ及び基板制御電圧発生回路ＶＷＧと、その切り替えスイッチ、カラムスイッチ、共通データ線ＣＤ，／ＣＤと、それに対応した書き込み回路と読み出しセンスアンプとが例示的に示されている。

代表として例示的に示されているメモリセルは、前記同様なＭＯＳＦＥＴＱ１〜Ｑ６から構成される。また、この実施例では、ビット線ＢＬと／ＢＬと電源電圧ＶＤＤとの間には、Ｎチャネル型の負荷ＭＯＳＦＥＴＱ１５、Ｑ１６が設けられる。上記ビット線ＢＬと／ＢＬは、ＮチャネルＭＯＳＦＥＴＱ１０とＱ１１からなるカラムスイッチを通して共通データ線ＣＤ，／ＣＤに接続される。上記共通データ線ＣＤ，／ＣＤは、シングルエンド型差動増幅回路Ａ１とＡ２で構成されたセンスアンプの入力端子が接続される。これら２つの増幅回路Ａ１とＡ２の出力端子からｄｏｕｔと／ｄｏｕｔの相補出力信号が形成される。これらの増幅回路Ａ１とＡ２は、センスアンプ活性化信号ＳＡＣでオン状態にされるＮチャネルＭＯＳＦＥＴＱ１４によってバイアス電流が流れるようにされて活性化される。

上記共通データ線ＣＤは、書き込み信号ＷＥＣＳによってスイッチ制御されるＮチャネルＭＯＳＦＥＴＱ１２を介して図示しない書き込みアンプで形成された書き込み信号ｄｉｎが供給され、共通データ線／ＣＤは、書き込み信号ＷＥＣＳによってスイッチ制御されるＮチャネルＭＯＳＦＥＴＱ１３を介して上記書き込み信号ｄｉｎがインバータ回路ＩＮＶによって反転されて供給される。

この実施例のメモリセルにおいて、リーク電流は、チャネルリーク電流とゲートリーク電流が要因となる。メモリセルにおいて、記憶ノードｎ０がハイレベル、記憶ノードｎ１がロウレベルであった場合、チャネルリーク電流はＰチャネルＭＯＳＦＥＴＱ１とＮチャネルＭＯＳＦＥＴＱ４のドレイン、ソース間で発生する。ゲートリーク電流はＮチャネルＭＯＳＦＥＴＱ２と、ＰチャネルＭＯＳＦＥＴＱ３のゲートと基板（ウェル）間で発生する。

スタンバイ状態でのメモリセルの記憶部でのゲートリーク電流低減のために、制御信号ＷＥＬＣによってスイッチＳＷ１とＳＷ２が切り替えられて、ＰチャネルＭＯＳＦＥＴＱ１、Ｑ３が形成されるＮ型ウェル（ＮＷＥＬ）には電源電圧ＶＤＤよりも小さな電圧ＶＤＤ１が与えられ、ＮチャネルＭＯＳＦＥＴＱ２、Ｑ４が形成されるＰ型ウェル（ＰＷＥＬ）には接地電位ＶＳＳよりも大きな電圧ＶＳＳ１が与えられる。これらの電圧ＶＤＤ１，ＶＳＳ１は、基板制御電圧発生回路ＶＷＧにより形成される。通常動作に復帰する場合には、上記スイッチＳＷ１とＳＷ２によりＮ型ウェル（ＮＷＥＬ）には電源電圧ＶＤＤが供給され、Ｐ型ウェル（ＰＷＥＬ）には接地電位ＶＳＳが供給される。

上記ＰチャネルＭＯＳＦＥＴＱ１、Ｑ３のソースには、電源電圧ＶＤＤが与えられているので、上記電圧ＶＤＤ１はＭＯＳＦＥＴＱ１、Ｑ３の基板とソース間のＰＮ接合が順バイアスされない所定電圧にされる。つまり、ＶＤＤ−ＶＤＤ１＜約０．７Ｖのようにされる。同様に、上記ＮチャネルＭＯＳＦＥＴＱ２、Ｑ４のソースには、接地電位ＶＳＳが与えられているので、上記電圧ＶＳＳ１はＭＯＳＦＥＴＱ２、Ｑ４の基板とソース間のＰＮ接合が順バイアスされない所定電圧にされる。つまり、ＶＳＳ１−ＶＳＳ＜約０．７Ｖのようにされる。上記のような基板電圧ＶＤＤ１とＶＳＳ１への切り替えにより、スタンバイ状態においてメモリセルの記憶部においても、ゲート−基板間の電位差が小さくなり、それに対応してゲートリーク電流を低減することができる。

図３には、図２のスタティック型ＲＡＭの動作の一例を説明するためのタイミング図が示されている。リード（read) 時には、ワード線ＷＬが電源電圧ＶＤＤのように選択レベルにされる。また、カラム選択信号ＹＳも電源電圧ＶＤＤのようなハイレベルにされる。したがって、ワード線ＷＬの選択によってビット線ＢＬと／ＢＬには記憶状態に対応してハイレベルとロウレベルが出力され、上記カラム選択信号ＹＳにより選択されたビット線ＢＬと／ＢＬの読み出し信号が共通データ線ＣＤ，／ＣＤに伝えられる。

センスアンプ活性化信号ＳＡＣのハイレベル（ＶＤＤ）により、ＭＯＳＦＥＴＱ１４がオン状態となり、差動増幅回路Ａ１とＡ２が動作状態となり、上記共通データ線ＣＤ，／ＣＤに伝えられたメモリセルの読み出し信号が増幅されて、図示しない出力回路を通して出力信号ＤＯＵＴと／ＤＯＵＴが出力される。特に制限されないが、出力回路にはラッチ回路が設けられており、次に説明するようにセンスアンプが非動作状態にされても上記増幅信号を保持している。上記リード動作の終了により、センスアンプ活性化信号ＳＡＣはロウレベル（ＶＳＳ）にされて差動増幅回路Ａ１とＡ２は非動作状態、つまりはバイアス電流は遮断にされる。

ライト（write)時にも、ワード線ＷＬが電源電圧ＶＤＤのように選択レベルにされる。また、カラム選択信号ＹＳも電源電圧ＶＤＤのようなハイレベルにされる。また、書き込み制御信号ＷＥＣＳがハイレベル（Ｈ）にされて、ＭＯＳＦＥＴＱ１２とＱ１３がオン状態にされて、書き込み信号ｄｉｎが共通データ線ＣＤ，／ＣＤ−ＭＯＳＦＥＴＱ１０，Ｑ１１及びビット線ＢＬ，／ＢＬを通してメモリセルに伝えられて、メモリセルの記憶状態が書き換えられる。

スタンバイ（standby）又はノーオペレーション（ＮＯＰ）状態のときに、制御信号ＷＥＬＣがロウレベルにされる。これにより、前記スイッチＳＷ１はＶＳＳをＶＳＳ１に切り替えてＮチャネルＭＯＳＦＥＴＱ２、Ｑ４の基板ＰＷＥＬに供給し、前記スイッチＳＷ２はＶＤＤをＶＤＤ１に切り替えてＰチャネルＭＯＳＦＥＴＱ１、Ｑ３の基板ＮＷＥＬに供給する。上記スタンバイ状態から通常状態に復帰するときには、上記制御信号ＷＥＬＣがハイレベルにされる。これにより、前記スイッチＳＷ１とＳＷ２によりＮチャネルＭＯＳＦＥＴＱ２、Ｑ４の基板ＰＷＥＬにはＶＳＳが供給され、ＰチャネルＭＯＳＦＥＴＱ１、Ｑ３の基板ＮＷＥＬにはＶＤＤが供給されて、その後に前記リード動作又はライト動作が実行される。

以下、図４ないし図９を参照して微細化されたＭＯＳＦＥＴのリーク電流について説明する。図４には、この発明に用いられるＭＯＳＦＥＴの素子断面図が示されている。Ｐ型半導体基板Ｐｓｕｂ上に深い深さのＮ型ウェル領域ＤＮＷＥＬが形成される。ＮチャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）が形成される領域には、Ｐ型ウェル領域ＰＷＥＬが形成される。ＰチャネルＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）が形成される領域には、Ｎ型ウェル領域ＮＷＥＬが形成される。ＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴ）の周囲には、素子分離部分が形成される。この素子分離部分は例えばシリコン酸化層により構成される。ＮチャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）は、ゲート絶縁膜及びその上に形成されたゲート電極を挟んでＮ＋層からなるソース，ドレインが形成されて構成される。ＰチャネルＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）は、ゲート絶縁膜及びその上に形成されたゲート電極を挟んでＰ＋層からなるソース，ドレインが形成されて構成される。

図５には、ＭＯＳＦＥＴにおけるリーク電流の説明図が示されている。同図においては、図４のＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴを一般化したウェル、ドレイン及びソースとゲートと素子分離部分と、リーク電流ＡとＢの電流経路が矢印によって示されている。リーク電流Ａは、ゲート絶縁膜を通して流れる電流を示しており、ゲートと基板（ウェル）及びゲートとドレイン、ゲートとソース間に流れる電流を総称している。リーク電流Ｂは、ＭＯＳＦＥＴがオフ状態のときにドレインとソース間に流れる電流を矢印によって示している。以下、電流Ａはゲートリーク電流Ｉg のように表し、電流Ｂはチャネルリーク電流Ｉoff のように表す。

図６には、本願発明者によって検討されたゲート酸化膜厚とリーク電流の関係を示した特性図が示されている。これまで９０ｎｍ以上の技術ノード（Technology Node)、つまり９０ｎｍプロセス、１３０ｎｍプロセス、１８０ｎｍプロセス（ゲート長が９０ｎｍ、１３０ｎｍ及び１８０ｎｍ）ではそれぞれゲート酸化膜厚は２ｎｍ前後、２．５〜３ｎｍ程度、３．５〜４ｎ程度にされる。同図において、点線で示した特性Ｂのようにチャネルリーク（Ｉoff ）がスタンバイ（リーク）電流の大半を占めていたが、９０ｎｍ以降の次世代技術ノード（Technology Node)では同図に実線で示した特性ＡのようにゲートリークＩg が大幅に大きくなり、Ｉg ＞Ｉoff となることが予測される。このことは、チャネルリーク電流Ｉoff のみに着目した前記特許文献１や２のような手法では解決できないことを示唆している。

図７にはＮチャネルＭＯＳＦＥＴを例にしたドレイン電流Ｉdsとゲート酸化膜の膜厚Ｔoxとの特性図が示され、図８にはリーク電流Ｉとゲート酸化膜の膜厚Ｔoxとの特性図が示され、図９にはリーク電流Ｉと基板バイアス電圧Ｖｂｂとの特性図が示されている。これら図７〜図９は、いずれも本願発明者等においてコンピュータシミュレーションにより求められたものである。図７のように膜厚Ｔoxを薄くすると、ドレイン電流Ｉdsが増加することが解る。しかしながら、図８に示したようにゲート長が９０ｎｍ以降の最先端ノード、つまりは次世代の微細化された半導体技術の下では、膜厚Ｔoxが２ｎｍに達し、ゲートリーク電流Ｉg が指数関数的に増加してチャネルリーク電流Ｉoff と逆転することが予測される。

つまり、図８においては、前記メモリセルの記憶部におけるＮチャネルＭＯＳＦＥＴのＬｇ＝０．１ｕｍ、Ｗｇ＝１ｕｍのゲートリーク電流Ｉg 及びチャネルリークＩoff と膜厚Ｔoxとの依存性を調べた特性図が示されている。この評価では、膜厚Ｔoxが約２．１ｎｍでＩg ＞Ｉoff となり、ゲート薄膜化により、これまでリーク電流の主な原因として考えてきたチャネルリークＩoff よりも、ゲートリーク電流Ｉg が支配的となることが解る。

図９において、Ｉg ＞Ｉoff 条件であるＴox＝２．１ｎｍのＮチャネルＭＯＳＦＥＴのゲートがオン状態でのゲートリーク電流Ｉg 、ゲートがオフ状態でのチャネルリークＩoff 、及び上記Ｉg ＋Ｉoff ＝Ｉstbyのウェル電位Ｖｂｂの依存性を示したものである。図中の特性Ａはゲートリーク電流Ｉg を示し、特性Ｂはチャネルリーク電流Ｉoff を示し、特性Ｃはスタンバイリーク電流Ｉstby＝Ｉg ＋Ｉoff を示している。ウェル電位をゲート電位に比して電位差が小さくなる方に設定することで（ＶＳＳ→ＶＳＳ１）ウェル電位０Ｖ時よりもリーク電流総和Ｉstbyが小さくなる電位が存在する。同図において、基板＝０Ｖ（ＶＳＳ）のときＩstby＝３．８ｎＡで、基板＝０．５Ｖ（ＶＳＳ１）のときＩstby＝３．２ｎＡとなり、リーク電流が１５％低減できることが分かる。ただし、このときのウェル電位は拡散層−ウェル間のＰＮ接合が順バイアスとならない条件である必要がある。

前記図２の実施例では、Ｉg ＞Ｉoff 条件において、ＮチャネルＭＯＳＦＥＴのＰウェルＰＷＥＬ電位をソース拡散層−ウェル間ダイオードがオンしない電位（ＶＳＳ１）まで上げ、ＰチャネルＭＯＳＦＥＴのＮウェルＮＷＥＬの電位をソース拡散層−ウェル間ダイオードがオンしない電位（ＶＤＤ１）まで下げることで、リーク電流を低減することを目的とする回路を条件としている。

図１０には、この発明に係るスタティック型ＲＡＭの一実施例の全体回路図が示されている。スタティック型ＲＡＭは、メモリセルアレイと、その周辺回路に設けられたアドレス選択回路、読み出し回路及び書き込み回路と、その動作を制御するタイミング生成回路から構成される。

メモリセルアレイとして、１本のワード線ＷＬと、２対の相補ビット線ＢＬ，／ＢＬと、その交点に設けられた２つのメモリセルが代表として例示的に示されている。上記メモリセルは、前記同様にＰチャネルＭＯＳＦＥＴＱ１，Ｑ３とＮチャネルＭＯＳＦＥＴＱ２，Ｑ４からなる２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されたラッチ回路と、このラッチ回路の一対の入出力ノードとビット線ＢＬと／ＢＬとの間に、ＮチャネルＭＯＳＦＥＴＱ５とＱ６からなる選択スイッチとから構成される。これらのＭＯＳＦＥＴＱ５とＱ６のゲートは、上記ワード線ＷＬに接続される。

特に制限されないが、上記メモリセルアレイは、１つのワード線ＷＬに１２８個のメモリセルが配置される。それ故、相補ビット線ＢＬ，／ＢＬは、１２８対から構成される。一対のビット線ＢＬと／ＢＬには、２５６個のメモリセルが配置される。それ故、ワード線ＷＬは、０〜２５５のような２５６本から構成される。上記各ビット線ＢＬ，／ＢＬには、プリチャージ＆イコライズ回路ＰＣ／ＥＱが設けられる。プリチャージ回路＆イコライズ回路ＰＣ／ＥＱは、前記図１と同様に相補ビット線ＢＬと／ＢＬに電源電圧のようなプリチャージ電圧を与えるＰチャネルＭＯＳＦＥＴと、上記相補ビット線ＢＬと／ＢＬとの間を短絡するＰチャネルＭＯＳＦＥＴから構成される。また、この実施例では上記相補ビット線ＢＬと／ＢＬと電源端子との間には、ゲートとドレインとが交差接続されたＰチャネルＭＯＳＦＥＴがプルアップＭＯＳＦＥＴとして設けられる。これにより、読み出し時にハイレベル側のビット線の落ち込みが防止される。

特に制限されないが、上記１２８対のビット線は、ＰチャネルＭＯＳＦＥＴからなる読み出し用カラムスイッチにより３２対の相補の読み出しデータ線ＲＤ，／ＲＤに接続される。１つの読み出しデータ線ＲＤ，／ＲＤには、４対のビット線ＢＬ，／ＢＬのうちいずれか１つに接続される。上記読み出しデータ線ＲＤ，／ＲＤには、センスアンプＳＡが設けられる。センスアンプＳＡは、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されてなるＣＭＯＳラッチ回路と、このＣＭＯＳラッチ回路のＮチャネルＭＯＳＦＥＴのソースと回路の接地電位に設けられたＮチャネルＭＯＳＦＥＴから構成される。上記読み出しデータ線ＲＤ，／ＲＤが上記のように３２対設けられることに対応してセンスアンプＳＡも全体で３２個設けられる。

上記センスアンプＳＡを活性化させるＮチャネルＭＯＳＦＥＴのゲート及び上記センスアンプＳＡの増幅信号を伝えるゲート回路には、タイミング生成回路で形成されたタイミング信号と、センスアンプ選択信号ｓａｃを受けるゲート回路で形成されたタイミング制御信号φsacがインバータ回路列を通して伝えられる。このタイミング制御信号φsacは、前記読み出し用カラムスイッチの選択信号としても用いられる。センスアンプＳＡは、上記選択信号により活性化されて読み出しデータ線ＲＤ，／ＲＤの信号を増幅する。

上記センスアンプＳＡの増幅信号は、ＭＯＳＦＥＴＱ１７〜Ｑ２２により構成されるラッチ回路ＬＴに伝えられ、出力回路ＯＢにより出力信号ｄｏｕｔが形成される。ラッチ回路ＬＴは、出力ラッチ制御信号ｏｌｃに基づいて形成された信号φolcにより制御されるスルーラッチ回路から構成される。出力回路ＯＢは、出力ドライバ制御信号ｏｄｃに基づいて形成された信号φodcにより制御されるゲート回路と出力インバータ回路から構成される。

この実施例では、特に制限されないが、上記３２個のセンスアンプＳＡを全て活性化して３２ビットからなる読み出し信号を出力させる読み出し動作、上記３２個のセンスアンプＳＡうちの１６個を活性化して１６ビットからなる読み出し信号を出力させる読み出し動作、あるいは上記３２個のセンスアンプＳＡのうちの８個を活性化して８ビットからなる読み出し信号を出力させる読み出し動作が選択的に可能にされる。上記センスアンプ選択信号ｓａｃは、上記３種類の読み出し動作に対応してセンスアンプＳＡ等の制御を行うとともに、リードスイッチ制御信号ｒｓｗｃやカラム選択信号ｓｅｌによりＰチャネルＭＯＳＦＥＴからなる読み出し用カラムスイッチの非選択信号として用いられる。

上記１２８対のビット線は、ＮチャネルＭＯＳＦＥＴからなる書き込み用カラムスイッチ（ＷＣＰ）により３２対の相補の書き込みデータ線ＷＤ，／ＷＤに接続される。１つの書き込みデータ線ＷＤ，／ＷＤは、上記カラムスイッチにより４対のビット線ＢＬ，／ＢＬのうちいずれか１つに接続される。上記書き込みデータ線ＷＤ，／ＷＤには、書き込み信号ｄｉｎを書き込みデータ線ＷＤに伝えるインバータ回路列（ＷＤＰ１）と、反転の書き込み信号を形成するインバータ回路（ＷＤＰ３）及び反転の書き込み信号を書き込みデータ線／ＷＤに伝えるインバータ回路列（ＷＤＰ２）からなる書き込み回路（ライトアンプ）が設けられる。この書き込み回路も、上記３２対の相補の書き込みデータ線ＷＤ，／ＷＤに対応して３２個から構成される。

この実施例のＳＲＡＭは、特に制限されないが、上記３２個のライトアンプで形成された３２ビットからなる書き込み信号を有効とする書き込み動作、上記３２個のライトアンプのうち１６個で形成された１６ビットからなる読み出し信号を有効とする書き込み動作、あるいは上記３２個のライトアンプのうちの８個で形成された８ビットからなる書き込み信号を有効とする書き込み動作のいずれかが選択的に可能にされる。このため、ライトスイッチ制御信号ｗｓｗｃが用いられる。この実施例では、上記カラム選択信号がライトスイッチ制御信号ｗｓｗｃと組み合わされてＮチャネルＭＯＳＦＥＴからなる書き込み用カラムスイッチに伝えられる。

上記センスアンプＳＡの増幅信号は、ゲート回路を通してＭＯＳＦＥＴＱ１７〜Ｑ２２と、インバータ回路からなるラッチ回路に伝えられ、ゲート回路及び出力インバータ回路を通して出力信号ｄｏｕｔが形成される。上記センスアンプＳＡを活性化させるＮチャネルＭＯＳＦＥＴのゲート及び上記センスアンプＳＡの増幅信号を伝えるゲート回路には、タイミング生成回路で形成されたタイミング信号と、センスアンプ選択信号ｓａｃを受けるゲート回路で形成されたタイミング制御信号φsacが制御パスを構成するインバータ回路列を通して伝えられる。このタイミング制御信号φsacは、前記読み出し用カラムスイッチの非選択信号としても用いられる。

タイミング生成回路は、クロックＣＬＫとリード／ライト制御信号Ｒ／Ｗを代表とするような複数の制御信号を受けて、ＳＲＡＭの読み出し動作、書き込み動作あるいはスタンバイ動作等の動作モードに対応して、ＳＲＡＭの動作に必要な各種のタイミング信号を生成する。図示しないが、前記図１の制御信号ＳＴＢ、図２の制御信号ＷＥＬＣ等が形成される。

上記２５６本からなるワード線ＷＬのうちの１本がデコーダ回路により形成された選択信号を受けるワードドライバによって選択される。デコーダ回路は、タイミング生成回路で形成されたタイミング信号とアドレス信号ａｄｄを受けて、上記ワード線の選択信号やカラムの選択信号を形成する。そして、上記スタンバイ動作等の動作モードでは、アドレス信号ａｄｄに無関係に全てのワード線は非選択レベルにされる。デコーダ回路で形成されたカラム選択信号は、図示しない論理回路により、前記３２ビット動作、１６ビット動作及び８ビット動作に対応して前記制御信号ｓａｃ，ｒｓｗｃ，ｗｓｗｃ等を形成するために用いられる。

図１１には、この発明が適用されたマイクロプロセッサ（以下、マイコンＬＳＩという）の様な半導体集積回路装置の一実施例のブロック図が示されている。同図の各回路ブロックは、公知のＣＭＯＳ（相補型ＭＯＳ）半導体集積回路の製造技術によって、単結晶シリコンのような１個の基板上において形成される。

上記マイコンＬＳＩは、特に制限されないが、ＲＩＳＣ(Reduced instruction set computer)タイプの中央処理装置ＣＰＵにより、高性能な演算処理を実現し、システム構成に必要な周辺機器を集積し、携帯機器応用に向けられている。中央処理装置ＣＰＵは、ＲＩＳＣタイプの命令セットを持っており、基本命令はパイプライン処理を行って１命令１ステート（１システムクロックサイクル）で動作する。この中央処理装置ＣＰＵとデータシグナルプロセッサＤＳＰを中心として、例えば携帯電話機に向けて以下のような周辺回路が搭載されている。

内部バスは、Ｉバス、Ｙバス、Ｘバス、Ｌバス及び周辺バスからなり、最少部品点数によりユーザーシステムを構成できるように内蔵周辺モジュールとして、画像処理に向けたメモリＸＹＭＥＭ、メモリコントローラＸＹＣＮＴが設けられる。このメモリＸＹＭＥＭ及びコントローラＸＹＣＮＴは、Ｉバス、Ｘ，Ｙバス及びＬバスに接続され、画像処理のためのデータ入出力及び表示動作のためのデータ出力動作が行われる。上記メモリＸＹＭＥＭ及び以下のキャシャメモリＣＡＣＨＥ等の内蔵メモリとして、前記図１、図２又は図１０のようなＳＲＡＭが用いられる。

上記Ｉバスには、キュッシュメモリＣＡＣＨＥ及びキャッシュメモリコントローラＣＣＮ、メモリマネージメントコントローラＭＭＵ、トランスレーションルックアサイドバッファＴＬＢ、割り込みコントローラＩＮＴＣ、クロック発振器／ウォッチドッグタイマＣＰＧ／ＷＤＴ、ビデオＩ／ＯモジュールＶＩＯ及び外部バスインターフェイスが設けられる。この外部バスインターフェイスを介して、図示しない外部のメモリＬＳＩ等と接続される。

Ｌバスには、上記キュッシュメモリＣＡＣＨＥ及びキャッシュメモリコントローラＣＣＮ、メモリマネージメントコントローラＭＭＵ、トランスレーションルックアサイドバッファＴＬＢと、上記中央処理装置ＣＰＵ、データシグナルプロセッサＤＳＰ、ユーザーブレークコントローラＵＢＣ及びアドバンストユーザーデバッガＡＵＤが接続される。

上記周辺バスには、１６ビットのタイマユニットＴＭＵ、コンペアマッチタイマＣＭＴ、シリアルＩ／Ｏ（ＦＩＦＯ付き）ＳＩＯＦ０、ＦＩＦＯ内蔵シリアルコミュニケーションインターフェイスＳＣＩＦ１、Ｉ² ＣコントローラＩ² Ｃ、多機能インターフェイスＭＦＩ、ＮＡＮＤ／ＡＮＤフラッシュインターフェイスＦＬＣＴＬ、ユーザーデバックインターフェイスＨ−ＵＤＩ、ＡＳＥメモリＡＳＥＲＡＭ及びピンファンクションコントローラＰＦＣ、ＲＣＬＫ動作ウォッチドッグタイマＲＷＤＴが接続される。上記周辺バスとＩバスには、バスステートコントローラＢＳＣ、ダイレクトメモリアクセスコントローラＤＭＡＣが接続される。

前記実施例のようにゲートリーク電流Ｉg を低減させることにより、この発明に係るＳＲＡＭにおいては待機時におけるスタンバイ電流の低減させることができる。システムＬＳＩにおける搭載されるＳＲＡＭモジュールに本願発明を適用することにより、スタンバイ電流を低減できることから、システムＬＳＩ全体の低スタンバイ化に効果がある。したがって、上記実施例のように画像処理に向けたメモリＸＹＭＥＭやキャシャメモリＣＡＣＨＥの高速化及び低消費電力化が可能となり、高速動作仕様を満たし，かつ低消費電力なＬＳＩを実現することができる。このように本願発明をシステムＬＳＩのオンチップメモリに適用することにより、高性能のＬＳＩを実現することができる。

以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図２のＳＲＡＭは、図１のＳＲＡＭのようにビット線ＢＬと／ＢＬにプリチャージＭＯＳＦＥＴＱ８，Ｑ９及びイコライズＭＯＳＦＥＴＱ７を設ける構成としてもよい。半導体集積回路装置に搭載されるＳＲＡＭのメモリセルアレイを構成するワード線やビット線の本数は、種々の実施形態を採ることができる。ＳＲＡＭは、システムＬＳＩに混載されるＳＲＡＭの他に、汎用メモリとしてのＤＲＡＭにも同様に適用することができる。この発明は、ＳＲＡＭを含む半導体集積回路装置に広く利用することができる。

この発明に係るスタティック型ＲＡＭの一実施例を示す回路図である。 この発明に係るスタティック型ＲＡＭの他の一実施例を示す回路図である。 図２のスタティック型ＲＡＭの動作の一例を説明するためのタイミング図である。 この発明に用いられるＭＯＳＦＥＴの一実施例を示す素子断面図である。 この発明に用いられるＭＯＳＦＥＴにおけるリーク電流の説明図である。 本願発明者によって検討されたゲート酸化膜厚とリーク電流の関係を示した特性図である。 ＮチャネルＭＯＳＦＥＴを例にしたドレイン電流Ｉdsとゲート酸化膜の膜厚Ｔoxとの関係を示した特性図である。 リーク電流とゲート酸化膜の膜厚との関係を示した特性図である。 リーク電流とウェル電位との特性図を示した特性図である。 この発明に係るスタティック型ＲＡＭの一実施例を示す全体回路図である。 この発明が適用された半導体集積回路装置の一実施例を示すブロック図である。

符号の説明

Ｑ１〜Ｑ２２…ＭＯＳＦＥＴ、ＶＣＯＮ…ビット線電位制御回路、ＶＷＧ…基板制御電圧発生回路、ｎ０，ｎ１…記憶ノード、Ａ１, Ａ２…差動増幅回路、ＩＮＶ…インバータ回路、ＰＣ，ＥＱ…プリチャージ／イコライズ回路、
ＣＰ１〜ＣＰ８…制御パス、ＷＤＰ１〜ＷＤＰ３…ライトデータ入力パス（ライトアンプ）、ＷＣＰ…ライト系制御パス、ＬＴ…ラッチ回路、ＯＢ…出力回路、ＳＡ…センスアンプ、ＰＣ／ＥＱ…プリチャージ＆イコライズ回路、Ｑ１〜Ｑ６…ＭＯＳＦＥＴ、ＢＬ，／ＢＬ…ビット線、ＲＤ，／ＲＤ…読み出しデータ線、ＷＤ，／ＷＤ…書き込みデータ線、
ＣＰＵ…中央処理装置（マイクロプロセッサ）、ＤＳＰ…データシグナルプロセッサＤＳＰ、ＸＹＭＥＭ…メモリ、ＸＹＣＮＴ…メモリコントローラ、ＣＡＣＨＥ…キュッシュメモリ、ＣＣＮ…キャッシュメモリコントローラ、ＭＭＵ…メモリマネージメントコントローラ、ＴＬＢ…トランスレーションルックアサイドバッファ、ＩＮＴＣ…割り込みコントローラ、ＣＰＧ／ＷＤＴ…クロック発振器／ウォッチドッグタイマ、ＶＩＯ…ビデオＩ／Ｏモジュール、ＵＢＣ…ユーザーブレークコントローラ、ＡＵＤ…アドバンストユーザーデバッガ、ＴＭＵ…タイマユニット、ＣＭＴ…コンペアマッチタイマ、ＳＩＯＦ０…シリアルＩ／Ｏ（ＦＩＦＯ付き）、ＳＣＩＦ１…ＦＩＦＯ内蔵シリアルコミュニケーションインターフェイス、Ｉ² Ｃ…Ｉ² Ｃコントローラ、ＭＦＩ…多機能インターフェイス、ＦＬＣＴＬ…ＮＡＮＤ／ＡＮＤフラッシュインターフェイス、Ｈ−ＵＤＩ…ユーザーデバックインターフェイス、ＡＳＥＲＡＭ…ＡＳＥメモリ、ＰＦＣ…メモリピンファンクションコントローラ、ＲＷＤＴ…ＲＣＬＫ動作ウォッチドッグタイマ、ＢＳＣ…バスステートコントローラ、ＤＭＡＣ…ダイレクトメモリアクセスコントローラ。

Claims (8)

1. ２つのインバータ回路の入力と出力が交差接続されている記憶部と、上記記憶部と相補ビット線との間に設けられ、ゲートがワード線に接続された選択ＭＯＳＦＥＴからなる複数のメモリセルと、
   上記メモリセルに対して書き込み及び読み出し動作を行わないスタンバイ状態のときに、全ワード線を非選択レベルにするアドレス選択回路と、
   上記スタンバイ状態のときに相補ビット線の電位を電源電圧よりも低い電圧に設定するビット線電位制御回路とを含むＳＲＡＭを備えてなることを特徴とする半導体集積回路装置。
2. 請求項１において、
   上記相補ビット線と電源電圧との間には、負荷ＭＯＳＦＥＴを備え、
   上記スタンバイ状態のときには、上記負荷ＭＯＳＦＥＴはオフ状態にされるものであることを特徴とする半導体集積回路装置。
3. 請求項２において、
   上記メモリセルを構成する上記２つのインバータ回路はＣＭＯＳインバータ回路であり、上記選択ＭＯＳＦＥＴはＮチャネルＭＯＳＦＥＴであり、
   上記ビット線電位制御回路は、上記スタンバイ状態のときに相補ビット線の電位を電源電圧の１／２又は接地電位に設定することを特徴とする半導体集積回路装置。
4. 請求項３において、
   上記メモリセルを構成するＭＯＳＦＥＴは、ゲートと基板又はソース，ドレイン間に流れるゲートリーク電流が、ソースとドレイン間に流れるチャネルリーク電流よりも大きくなる素子サイズであることを特徴とする半導体集積回路装置。
5. ２つのインバータ回路の入力と出力が交差接続されている記憶部と、上記記憶部と相補ビット線との間に設けられ、ゲートがワード線に接続された選択ＭＯＳＦＥＴからなる複数のメモリセルと、
   上記メモリセルに対して書き込み及び読み出し動作を行わないスタンバイ状態のときに、全ワード線を非選択レベルにするアドレス選択回路と、
   上記スタンバイ状態のときに相補ビット線をハイインピーダンス状態にするビット線制御回路とを含むＳＲＡＭを備えてなることを特徴とする半導体集積回路装置。
6. 請求項４において、
   上記メモリセルを構成する上記２つのインバータ回路はＣＭＯＳインバータ回路であり、上記選択ＭＯＳＦＥＴはＮチャネルＭＯＳＦＥＴであることを特徴とする半導体集積回路装置。
7. 請求項６において、
   上記メモリセルを構成するＭＯＳＦＥＴは、ゲートと基板又はソース，ドレイン間に流れるゲートリーク電流が、ソースとドレイン間に流れるチャネルリーク電流よりも大きくなる素子サイズであることを特徴とする半導体集積回路装置。
8. 請求項７において、
   更に基板バイアス切り替え回路を備え、
   上記基板バイアス切り替え回路は、
   通常動作時にはメモリセルのＰチャネルＭＯＳＦＥＴが形成されるＮ型ウェルには電源電圧を供給し、ＮチャネルＭＯＳＦＥＴが形成されるＰ型ウェルには回路の接地電位を供給し、
   上記スタンバイ状態のときには上記Ｎ型ウェルに対して上記電源電圧よりも小さく、かつ、Ｎ型ウェルとＰチャネルＭＯＳＦＥＴのソースとのＰＮ接合が順バイアスされない所定電圧を供給し、上記Ｐ型ウェルに対して上記接地電位よりも大きく、かつ、Ｐ型ウェルとＮチャネルＭＯＳＦＥＴのソースとのＰＮ接合が順バイアスされない所定電圧を供給するものであることを特徴とする半導体集積回路装置。
   

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