KR101293528B1 - 듀얼-기술 트랜지스터들을 사용한 저누설 고성능 정적 랜덤 액세스 메모리 셀 - Google Patents

듀얼-기술 트랜지스터들을 사용한 저누설 고성능 정적 랜덤 액세스 메모리 셀 Download PDF

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Abstract

메모리 셀은 저장 엘리먼트, 저장 엘리먼트에 결합된 기록 엘리먼트, 및 저장 엘리먼트에 결합된 판독 엘리먼트를 포함한다. 저장 엘리먼트의 적어도 일부분 및 기록 회로의 적어도 일부분은 두꺼운 기능 게이트 산화물을 사용하여 제조되며, 판독 회로의 적어도 일부분은 얇은 기능 게이트 산화물을 사용하여 제조된다.

Description

듀얼-기술 트랜지스터들을 사용한 저누설 고성능 정적 랜덤 액세스 메모리 셀{LOW LEAKAGE HIGH PERFORMANCE STATIC RANDOM ACCESS MEMORY CELL USING DUAL-TECHNOLOGY TRANSISTORS}
본 개시내용은 일반적으로 정적 랜덤 액세스 메모리(SRAM) 셀 설계들, 특히 개선된 성능 및 전력 특징들 달성하기 위하여 듀얼-기술 트랜지스터들을 사용하는 설계에 관한 것이다.
정적 랜덤 액세스 메모리(SRAM) 셀들은 많은 메모리들의 기본 빌딩 블록들이다. 도 1에 예시된 예시적인 종래의 6-트랜지스터(6T) SRAM 셀은 직렬-연결된 P-채널 전계효과 트랜지스터(PFET) 및 N-채널 전계 효과 트랜지스터(NFET)를 각각 포함하는 2개의 교차-결합(cross-coupled) 인버터들을 포함하는데, 이는 6T SRAM 셀이 데이터의 1비트를 저장하도록 한다. 6T SRAM 셀은 또한 6T SRAM 셀로부터 데이터를 판독하고 6T SRAM 셀로 데이터를 기록하는 것을 가능하게 하는 2개의 NFET 패스-게이트(pass-gate) 트랜지스터들을 포함한다. 종래의 메모리 회로는 다수의 개별 6T SRAM 셀들을 통합할 수 있다.
6T SRAM 셀들을 사용하는 메모리들은 보통 마이크로프로세서들, 디지털 신호 프로세서(DSP)들 및 다른 집적회로들에서 캐시 메모리들로서 사용된다. 반도체 공정들이 점점 더 작은 최소 피처(feature) 크기들로 축소함에 따라, 6T SRAM 셀의 성능은 항상 6T SRAM 셀을 사용하는 메모리들에 의존하는 집적회로들의 성능 만큼 크게 개선하지 못한다. 따라서, SRAM 셀들의 성능을 향상시키는 것이 바람직하다. 성능을 향상시키기 위하여 사용되는 하나의 종래의 기술은 6T SRAM 셀을 도 2에 예시된 8-트랜지스터(8T) SRAM 셀로 대체하는 것이다. 도 2에 예시된 8T SRAM 셀은 8T SRAM 셀에 저장된 데이터의 비트에 대한 개별 판독 및 기록 경로들을 제공한다. 8T SRAM 셀은 성능을 향상시키는데 반해 2개의 추가 트랜지스터들로 인하여 누설 전력을 증가시킨다.
또한, 집적회로의 전체 에너지 사용을 감소시키기 위하여 누설 전력을 감소키는 것이 바람직하다. 캐시 메모리들이 보통 전체 집적회로의 중요한 부분을 나타내며 SRAM 셀들이 캐시 메모리의 큰 부분을 나타낼 수 있기 때문에, SRAM 셀들의 누설 전력을 감소시켜서 결국 집적회로의 전체 누설 전력을 감소시키는 것이 특히 바람직하다.
따라서, 성능을 향상시키면서 SRAM 셀들의 누설을 감소시키는 기술들을 개발하는 것이 바람직하다.
본 발명의 제 1 실시예에서, 메모리 셀은 저장 엘리먼트; 저장 엘리먼트에 결합된 기록 회로; 및 저장 엘리먼트에 결합된 판독 회로를 포함한다. 저장 엘리먼트의 적어도 일부분 및 기록 회로의 적어도 일부분은 두꺼운 기능 게이트 산화물을 사용하여 제조되며 상기 판독 회로의 적어도 일부분은 얇은 기능 게이트 산화물을 사용하여 제조된다.
본 발명의 제 2 실시예에서, 메모리 셀은 제 1 및 제 2 NFET들과 제 1 및 제 2 PFET들을 포함한다. 제 1 및 제 2 NFET의 소스 단자들은 접지 전위에 결합되며, 제 1 및 제 2 PFET의 소스 단자들은 제 1 전위에 결합된다. 제 1 NFET의 게이트 단자는 제 1 PFET의 게이트 단자에 결합되며, 제 2 NFET의 게이트 단자는 제 2 PFET의 게이트 단자에 결합된다. 제 1 NFET의 드레인 단자는 제 1 PFET의 드레인 단자에 결합되며, 제 2 NFET의 드레인 단자는 제 2 PFET의 드레인 단자에 결합된다. 제 1 NFET 및 제 1 PFET의 게이트 단자들은 제 2 NFET 및 제 2 PFET의 드레인 단자들에 결합되며, 제 2 NFET 및 제 2 PFET의 게이트 단자들은 제 1 NFET 및 제 1 PFET의 드레인 단자들에 결합된다. 메모리 셀은 제 3 및 제 4 NFET들을 더 포함한다. 제 3 및 제 4 NFET들의 게이트 단자들은 함께 결합되며, 기록 워드 라인에 결합되도록 적응된다. 제 3 및 제 4 NFET들의 소스 단자들은 각각 상보 기록 비트 라인들의 쌍의 하나에 결합되도록 적응된다. 제 3 NFET의 드레인 단자는 제 1 NFET 및 제 1 PFET의 게이트 단자들에 결합되며, 제 4 NFET의 드레인 단자는 제 2 NFET 및 제 2 PFET의 게이트 단자들에 결합된다. 메모리 셀은 제 5 및 제 6 NFET들을 더 포함한다. 제 5 NFET의 소스 단자는 접지 전위에 결합된다. 제 5 NFET의 게이트 단자는 제 1 NFET 및 제 1 PFET의 드레인 단자들에 결합된다. 제 5 NFET의 드레인 단자는 제 6 NFET의 소스 단자에 결합된다. 제 6 NFET의 게이트 단자는 판독 워드 라인에 결합되도록 적응된다. 제 6 NFET의 드레인 단자는 판독 비트 라인에 결합되도록 적응된다.
본 발명의 제 3 실시예에서, 메모리 어레이는 다수의 메모리 셀들을 포함한다. 다수의 메모리 셀들의 적어도 하나는 저장 엘리먼트; 저장 엘리먼트에 결합된 기록 회로; 및 저장 엘리먼트에 결합된 판독 회로를 포함한다. 저장 엘리먼트의 적어도 일부분 및 기록 회로의 적어도 일부분은 두꺼운 기능 게이트 산화물을 사용하여 제조되며, 판독 회로의 적어도 일부분은 얇은 기능 게이트 산화물을 사용하여 제조된다.
여기의 교시들의 실시예들에 의하여 제공되는 하나의 장점은 메모리 셀의 판독 경로에서 고성능 트랜지스터들을 사용하기 때문에 메모리 성능이 향상된다. 다른 장점은 고성능이 유익하지 않는 메모리 셀의 부분들에서 저누설 트랜지스터들을 사용하기 때문에 메모리 셀의 누설 전력이 감소된다.
여기의 교시들의 다른 실시예들이 이하의 상세한 설명으로부터 당업자에게 명백하게 될 것이라는 것이 이해되어야 하며, 여기서 교시들의 다양한 실시예들이 예시된다. 인식되는 바와같이, 여기의 교시들은 교시들의 사상 및 범위로부터 벗어나지 않고 다른 및 상이한 실시예들이 가능할 수 있다. 따라서, 도면들 및 상세한 설명은 제한적이 아니라 본래 예시적인 것으로 간주된다.
본 개시내용의 다양한 양상들은 첨부 도면들에서 제한적이 아니라 예로서 예시된다.
도 1은 종래의 6T SRAM 셀의 개략도이다.
도 2는 종래의 8T SRAM 셀의 개략도이다.
도 3은 본 개시내용의 교시들에 따른 8T SRAM 셀의 개략도이다.
도 4는 본 개시내용의 교시들을 통합한 메모리 어레이의 블록도이다.
도 5는 본 개시내용의 일 실시예가 유리하게 사용될 수 있는 예시적인 무선 통신 시스템을 도시한 블록도이다.
첨부 도면들과 관련하여 이하에 기술된 상세한 설명은 본 개시내용의 교시들의 다양한 예시적인 실시예들의 설명으로서 의도되며, 이러한 교시들이 실시될 수 있는 실시예들만을 나타내는 것으로 의도되지 않는다. 상세한 설명은 제한적이 아니라 예시적으로 교시들의 전반적인 이해를 제공하기 위하여 특정 세부내용들을 포함한다. 본 개시내용의 교시들이 다양한 방식들로 실시될 수 있다는 것이 당업자에게 명백할 것이다. 일부의 경우들에서, 공지되 구조들 및 컴포넌트들은 본 개시내용의 개념들을 불명료하게 하는 것을 방지하기 위하여 블록도 형태로 도시된다.
도 3은 본 개시내용의 교시들에 따른 8-트랜지스터 정적 랜덤 액세스 메모리(8T SRAM) 셀(300)의 개략도이다. 8T SRAM 셀(300)은 저장 엘리먼트(302), 기록 회로(304) 및 판독 회로(305)를 포함한다. 비록 도 3에 예시된 8T SRAM 셀(300)이 단일 저장 엘리먼트(302), 기록 회로(304) 및 판독 회로(306)를 가질지라도, 당업자는 다수의 저장 엘리먼트들, 기록 회로들 및 판독 회로들을 사용하는 다른 구성들이 본 개시내용의 교시들을 유리하게 사용할 수 있다는 것을 인식할 것이다.
일 실시예에서, 3중 게이트 산화물(TGO) 제조 공정은 8T SRAM 셀(300)의 제조에 사용된다. TGO 제조 공정은 모놀리식 집적회로 다이상에 가변 성능 특징들을 가진 3개의 트랜지스터 게이트 산화물 두께들을 제공한다. 보통 주어진 집적회로 다이상에서 이용가능한 가장 두꺼운 게이트 산화물인 I/O 게이트 산화물은 집적회로 다이로의 입력 및 집적회로 다이로부터의 출력을 위한 회로들(I/O 디바이스들)의 트랜지스터들을 위하여 사용된다. I/O 게이트 산화물보다 보통 더 얇은 2개의 기능 게이트 산화물들은 보통 집적회로 다이상의 디바이스들(기능 디바이스들)의 나머지를 위하여 보통 사용된다. 더 두꺼운 기능 게이트 산화물은 저누설을 제공하나 성능을 감소시킨다. 더 얇은 기능 게이트 산화물은 성능을 향상시키나 고누설을 제공한다.
8T SRAM 셀(300)이 동작중인 동안, 저장 엘리먼트(302)의 디바이스들의 적어도 일부는 턴-온(turn-on)되어 계속해서 누설될 것이다. 일 실시예에서, 저장 엘리먼트(302)의 디바이스들은 두꺼운 기능 게이트 산화물을 사용하여 제조될 수 있다. 이는 저장 엘리먼트(302)에서 보다 낮은 누설을 야기하여 8T SRAM 셀(300)의 전력 소비를 감소시킨다. 저장 엘리먼트(302)의 디바이스들의 적어도 일부분이 연속적으로 동작하기 때문에, 다른 기능 게이트 산화물 두께들과 비교하여 누설 전력이 감소될 수 있다.
일 실시예에서, 저장 엘리먼트(302)는 접지 전위(340) 및 제 1 전위(342) 사이에 결합된 두꺼운 기능 게이트 산화물의 NFET들(354, 356)에 결합된 두꺼운 기능 게이트 산화물의 PFET들(350, 352)로서 여기에 도시된 교차-결합된 인버터들을 포함한다. 이는 정보의 단일 비트 및 이의 보수(complement)가 노드들(358, 360)에 저장되도록 한다. 비록 본 실시예가 교차-결합된 인버터들에 관련될지라도, 당업자는 본 개시내용의 교시들이 정보를 정적으로 저장하는 다른 방법들에 또한 적용될 수 있다는 것을 인식할 것이다.
기록 회로(304)는 고속 동작을 할 필요가 없을 수 있으며, 따라서 더 얇은 기능 게이트 산화물을 사용하여 기록 회로(304)의 디바이스들을 제조하는데 유익하지 않을 수 있다. 일 실시예에서, 기록 회로(304)의 디바이스들의 적어도 일부분은 더 두꺼운 기능 게이트 산화물을 사용하여 제조된다. 따라서, 기록 회로(304)에 의하여 소비되는 누설 전력은 감소되며 따라서 8T SRAM 셀(300)의 전력 소비가 감소된다. 그러나, 낮은 공급 전압들에서, 기록 회로(304)의 디바이스들의 적어도 일부분에 대한 두꺼운 기능 게이트 산화물의 사용은 받아들일 수 없을 정도로 낮은 기록 성능과 저하된 기록 안정성(stability)을 유발할 수 있다. 이러한 설계들에서 기록 회로(304)의 성능 및 안전성을 개선하기 위하여, 기록 워드 라인(324)은 드라이버 회로(380)에 의하여 구동되도록 적응될 수 있다. 드라이버 회로(380)는 제 1 전위(342) 보다 높은 제 2 전위(390)에 결합되고, 또한 접지 전위(340)에 결합된다.
일 실시예에서, 기록 회로(304)는 두꺼운 기능 게이트 산화물을 사용하여 제조되는 NFET들(326, 328)을 포함한다. 기록 회로(304)는 상보 기록 비트 라인들(320, 322)상의 값들이 노드들(358, 360)에 기록될 수 있도록 NFET들(326, 328)을 제어하도록 적응된 기록 워드 라인(324)을 더 포함한다. 비록 이러한 실시예에서 NFET 패스-게이트 기록 회로 구성이 기술되었을지라도, 당업자는 다른 타입들의 기록 회로들이 본 개시내용의 교시들의 범위로부터 벗어나지 않고 사용될 수 있다는 것을 인식할 것이다.
판독 회로(306)는 저장 엘리먼트(302)에 저장된 데이터의 비트가 판독되도록 하기 위하여 저장 엘리먼트(302)에 결합된 NFET들(334, 336)을 포함한다. 판독 회로(306)는 NFET(334)을 제어하도록 적응된 판독 워드 라인(332) 및 NFET(334)에 결합된 판독 비트 라인(330)을 더 포함한다. NFET(336)는 NFET(334) 및 접지 전위(340) 사이에 결합되며, 노드(360)에 의하여 제어된다. 판독 워드 라인(332) 및 판독 비트 라인(330)은 노드(360)에 저장된 논리 값의 논리 보수가 판독 비트 라인(330)상에 제시하도록 선택적으로 제어될 수 있다. 당업자는 다른 판독 회로 구성들이 본 개시내용의 교시들의 범위로부터 벗어나지 않고 사용될 수 있다는 것을 인식할 것이다.
일 실시예에서, 판독 회로(306)의 NFET들(334, 336)은 얇은 기능 게이트 산화물을 사용하여 제조된다. 이는 8T SRAM 셀(300)로부터의 판독 동작들에 대한 성능을 향상시키는데, 이는 판독 동작들이 보통 메모리 성능의 제한 인자이기 때문에 유리하다. 그러나, 판독 회로(306)에 얇은 기능 게이트 산화물을 사용하면 누설이 증가될 수 있다. 판독 회로(306)의 누설을 감소시키기 위하여 다른 기술들을 사용하는 것이 유리할 수 있다. 예컨대, 소스 바이어스는 판독 회로(306)의 디바이스들을 더 효율적으로 턴-오프(turn-off)시키기 위하여 판독 회로의 적어도 일부분에 공급될 수 있다. 또한, 푸터 디바이스(도시안됨)는 판독 회로(306)의 나머지가 접지 전위(340)로부터 분리되도록 하기 위하여 판독 회로(306)에 추가될 수 있다.
예시적인 45nm TGO 공정에서, 제 1 전위는 0.9볼트이며, 제 2 전위는 1.1 볼트이다. 그러나, 다른 전압들이 본 개시내용의 교시들로부터 벗어나지 않고 사용될 수 있다. 부가적으로, 제 1 전위(342) 및 제 2 전위(390) 모두는 가변 전압을 공급하도록 적응될 수 있다. 예컨대, 제 1 전위(342)는 8T SRAM 셀(300)을 통합한 디바이스의 동작 모드에 따라 0.6볼트 및 0.9볼트 사이에서 변화할 수 있다.
본 실시예에서, 기록 회로(304) 및 저장 엘리먼트(302)의 모든 디바이스들은 두꺼운 기능 게이트 산화물을 가지며, 판독 회로(306)의 모든 디바이스들은 얇은 기능 게이트 산화물을 가진다. 그러나, 당업자는 비록 기록 회로(304) 및 저장 엘리먼트(302)의 모든 디바이스들이 두꺼운 기능 게이트 산화물을 사용하여 제조되지 않고 그리고 판독 회로(306)의 모든 디바이스들이 얇은 기능 게이트 산화물을 사용하여 제조되지 않을지라도 전력 소비 또는 성능에 있어서 일부 장점을 달성하는 것이 가능하다는 것을 인식할 것이다. 예컨대, 판독 동작들 동안 전력 소비를 감소시키는 것이 특히 유리한 애플리케이션들에서, 판독 회로(306)의 NFET(336)는 NFET(336)의 게이트가 저장 엘리먼트에 직접 결합되어 NFET(336)의 빈번한 스위칭이 가능하지 않을 수 있기 때문에 전력을 감소시키기 위하여 두꺼운 기능 게이트 산화물을 사용하여 제조될 수 있다. 이러한 애플리케이션에서, NFET(334)는 일부 성능 장점을 유지하기 위하여 얇은 기능 게이트 산화물을 사용하여 제조될 수 있다.
도 4는 본 개시내용의 교시들을 통합한 메모리 어레이(400)의 블록도이다. 메모리 어레이는 이전에 기술된 본 개시내용의 교시들을 통합하는 도 3에 도시된 예시적인 8T SRAM 셀들의 m개의 행들 및 n개의 열들을 가진 메모리 셀 어레이(402)를 포함한다. 8T SRAM 셀들(450, 460, 470)은 각각 어레이의 (1,n), (m,n) 및 (m,1) 셀들을 나타낸다. 각각의 행은 기록 워드 라인(412)에 결합된 기록 워드 라인 드라이버(410) 및 판독 워드 라인(422)에 결합된 판독 워드 라인 드라이버(420)를 포함한다. 기록 워드 라인(412) 및 판독 워드 라인(422) 모두는 행을 포함하는 메모리 셀들, 예컨대 메모리 셀들(1, n) 내지 (m,n)을 나타내는 셀들(450 내지 460)의 각각에 결합된다. 각각의 열은 기록 비트 라인(430) 및 판독 비트 라인(440)을 포함한다. 기록 비트 라인(430) 및 판독 비트 라인(440)의 모두는 행을 포함하는 메모리 셀들, 예컨대 메모리 셀들(m,n) 내지 (m,1)을 나타내는 셀들(460 내지 470)의 각각에 결합된다.
본 개시내용의 교시들이 유리하게 사용될 수 있는 메모리 어레이 구조들의 예들은 캐시 메모리들 또는 오프-칩 메모리들을 포함한다(그러나, 이에 제한되지 않음). 이러한 캐시 메모리들 또는 오프-칩 메모리들은 셀룰라 전화들, 개인휴대단말(PDA)들 또는 랩탑 컴퓨터들과 같은 소비자 전자 디바이스들에 통합될 수 있다.
본 개시내용에 따른 8T SRAM 셀(300)의 누설이 공지된 8T SRAM 셀의 누설과 비교할때(각각의 SRAM 셀의 개별 디바이스들이 동일한 크기를 가진다고 가정할때), 누설이 현저하게 감소될 수 있다. 시뮬레이션들에서, 95%-98%의 누설의 감소가 관찰되었다. 그러나, 본 개시내용의 8T SRAM 셀(300)의 두꺼운 게이트 산화물 디바이스들의 사용은 셀의 성능을 감소시킬 수 있다. 큰 메모리 구조에서 허용가능한 성능 레벨과 본 개시내용의 교시들에 의하여 제공된 전력 절약들을 달성하기 위하여, 8T SRAM 셀(300)의 개별 디바이스들은 공지된 SRAM 셀들의 개별 디바이스들보다 더 클 수 있다. 통상적으로, 이는 디바이스 크기들이 증가함에 따라 각각의 개별 8T SRAM 셀(300)의 크기가 증가하여 칩 면적이 증가하고 전력 소비가 증가하기 때문에 바람직한 방식이 아니다. 그러나, 8T SRAM 셀(300)의 개별 디바이스들이 원하는 성능 목표들을 달성하도록 크기가 조절된 이후 조차, 누설 전력의 현저한 감소가 본 개시내용의 교시들을 사용함으로써 달성될 수 있다. 앞서 기술된 크기-조절(re-sizing)을 고려한 시뮬레이션들에서, 50-75%의 범위의 누설 전력의 감소가 관찰되었다.
본 개시내용의 교시들은 전력을 감소시키기 위한 다른 기술들과 유리하게 결합될 수 있다. 예컨대, 판독 및 기록 비트 라인들은 분리되거나 또는 "플로트(float)"될 수 있는 반면에, 이들은 활성적으로 사용되지 않는다.
도 5는 본 개시내용의 실시예가 유리하게 사용될 수 있는 예시적인 무선 통신 시스템(500)을 도시한 블록도이다. 예시적으로, 도 5는 3개의 원격 유닛들(520, 530, 550) 및 2개의 기지국들(540)을 도시한다. 통상적인 무선 통신 시스템들이 더 많은 원격 유닛들 및 기지국들을 가질 수 있다는 것이 인식될 것이다. 원격 유닛들(520, 530, 550)은 여기에 개시된 회로소자를 포함하는 IC 디바이스들(525A, 525B, 525C)을 포함한다. IC를 포함하는 임의의 디바이스가 기지국들, 스위칭 디바이스들, 및 네트워크 장비를 포함하는, 여기에 개시된 회로소자를 포함할 수 있다는 것이 인식될 것이다. 도 5는 기지국들(540)로부터 원격 유닛들(520, 530, 550)로의 순방향 링크 신호들(580) 및 원격 유닛들(520, 530, 550)로부터 기지국들(540)로의 역방향 링크 신호들(590)을 도시한다.
도 5에서, 원격 유닛(520)은 이동 전화로서 도시되며, 원격 유닛(530)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(550)은 무선 로컬 루프 시스템의 고정 위치 원격 유닛으로서 도시된다. 예컨대, 원격 유닛들은 셀 전화들, 핸드-헬드 개인 통신 시스템(PCS) 유닛들, 개인 휴대 단말들과 같은 휴대용 데이터 유닛들, 또는 미터 판독 장비(meter reading equipment)와 같은 고정 위치 데이터 유닛들일 수 있다. 비록 도 5가 본 개시내용의 교시들에 따른 원격 유닛들을 예시할지라도, 본 개시내용은 이들 예시적으로 기술된 유닛들에 제한되지 않는다. 본 개시내용은 집적회로들을 포함하는 임의의 디바이스에서 적절하게 사용될 수 있다.
본 개시내용의 교시들이 SRAM 셀들과 관련하여 개시되었을지라도, 다양한 구현들이 여기의 교시들 및 이하의 청구항들과 일관된 범위내에서 당업자에 의하여 사용될 수 있다는 것이 인식될 것이다.

Claims (20)

  1. 메모리 셀로서,
    저장 엘리먼트;
    상기 저장 엘리먼트에 결합된(coupled) 기록 워드 라인을 포함하는 기록 회로; 및
    상기 저장 엘리먼트에 결합된 판독 회로를 포함하며;
    상기 저장 엘리먼트의 적어도 일부분 및 상기 기록 회로의 적어도 일부분은 제 1 게이트 산화물을 사용하여 제조되며 상기 판독 회로의 적어도 일부분은 제 2 게이트 산화물을 사용하여 제조되고,
    상기 기록 워드 라인은 제 1 전위에 결합되도록 적응되고, 상기 제 1 전위는 능동적으로 가변되도록 적응되며,
    상기 저장 엘리먼트, 상기 판독 회로 및 상기 기록 회로의 일부분은 상기 제 1 전위와는 상이한 제 2 전위에 결합되도록 적응되고, 상기 제 2 전위는 능동적으로 가변되도록 적응되는,
    메모리 셀.
  2. 제 1항에 있어서,
    상기 제 1 전위는 상기 메모리 셀을 포함하는 디바이스의 동작 모드에 응답하여 가변되도록 적응되는,
    메모리 셀.
  3. 제 1항에 있어서,
    상기 제 2 전위는 상기 메모리 셀을 포함하는 디바이스의 동작 모드에 응답하여 가변되도록 적응되는,
    메모리 셀.
  4. 삭제
  5. 제 1항에 있어서,
    상기 제 1 게이트 산화물은 상기 제 2 게이트 산화물보다 낮은 누설(leakage)을 제공하는,
    메모리 셀.
  6. 제 1항에 있어서,
    상기 제 2 게이트 산화물은 상기 제 1 게이트 산화물보다 높은 성능(performance)을 제공하는,
    메모리 셀.
  7. 제 1항에 있어서,
    기록 동작이 수행되지 않을때 플로트(float)되도록 적응된 기록 비트 라인을 더 포함하는,
    메모리 셀.
  8. 제 1항에 있어서,
    상기 판독 회로는 판독 비트 라인을 포함하는,
    메모리 셀.
  9. 제 8항에 있어서,
    상기 판독 비트 라인은 판독 동작이 수행되지 않을 때 플로트되도록 적응되는,
    메모리 셀.
  10. 제 1항에 있어서,
    상기 판독 회로는 푸터(footer) 디바이스를 더 포함하는,
    메모리 셀.
  11. 제 10항에 있어서,
    상기 푸터 디바이스는 접지 전위 및 상기 판독 회로의 나머지 사이에 결합되는,
    메모리 셀.
  12. 제 1항에 있어서,
    접지 전위 이외의 소스 바이어스는 상기 판독 회로의 적어도 일부분에 공급되는,
    메모리 셀.
  13. 제 1항에 있어서,
    상기 저장 엘리먼트에 결합된 다수의 기록 회로들을 더 포함하는,
    메모리 셀.
  14. 제 1항에 있어서,
    상기 저장 엘리먼트에 결합된 다수의 판독 회로들을 더 포함하는,
    메모리 셀.
  15. 제 1항에 있어서,
    상기 메모리 셀은 마이크로프로세서, 디지털 신호 프로세서, 및 메모리 어레이로 구성된 그룹 중 하나에 배치되는,
    메모리 셀.
  16. 메모리 셀로서,
    저장 엘리먼트, 기록 회로 및 판독 회로를 포함하며;
    상기 저장 엘리먼트는 제 1 및 제 2 NFET들과 제 1 및 제 2 PFET들을 포함하며, 각각의 NFET의 소스 단자들은 접지 전위에 결합되며, 각각의 PFET의 소스 단자들은 제 1 전위에 결합되며, 상기 제 1 NFET의 게이트 단자는 상기 제 1 PFET의 게이트 단자에 결합되며, 상기 제 2 NFET의 게이트 단자는 상기 제 2 PFET의 게이트 단자에 결합되며, 상기 제 1 NFET의 드레인 단자는 상기 제 1 PFET의 드레인 단자에 결합되며, 상기 제 2 NFET의 드레인 단자는 상기 제 2 PFET의 드레인 단자에 결합되며, 상기 제 1 NFET 및 제 1 PFET의 게이트 단자들은 상기 제 2 NFET 및 제 2 PFET의 드레인 단자들에 결합되며, 상기 제 2 NFET 및 제 2 PFET의 게이트 단자들은 상기 제 1 NFET 및 상기 제 1 PFET의 드레인 단자들에 결합되며;
    상기 기록 회로는 제 3 및 제 4 NFET들을 포함하며, 상기 제 3 및 제 4 NFET들의 게이트 단자들은 함께 결합되고 기록 워드 라인에 결합되도록 적응되며, 상기 제 3 및 제 4 NFET들의 소스 단자들은 각각 상보 비트 라인들의 쌍 중 하나에 결합되도록 적응되며, 상기 제 3 NFET의 드레인 단자는 상기 제 1 NFET 및 제 1 PFET의 게이트 단자들에 결합되며, 상기 제 4 NFET의 드레인 단자는 상기 제 2 NFET 및 제 2 PFET의 게이트 단자들에 결합되며;
    상기 판독 회로는 제 5 및 제 6 NFET들을 포함하며, 상기 제 5 NFET의 소스 단자는 상기 접지 전위에 결합되며, 상기 제 5 NFET의 게이트 단자는 상기 제 1 NFET 및 제 1 PFET의 드레인 단자들에 결합되며, 상기 제 5 NFET의 드레인 단자는 상기 제 6 NFET의 소스 단자에 결합되며, 상기 제 6 NFET의 게이트 단자는 판독 워드 라인에 결합되도록 적응되며, 상기 제 6 NFET의 드레인 단자는 판독 비트 라인에 결합되도록 적응되고,
    상기 기록 워드 라인은 제 1 전위에 결합되도록 적응되고, 상기 제 1 전위는 능동적으로 가변되도록 적응되며,
    상기 저장 엘리먼트, 상기 판독 회로 및 상기 기록 회로의 일부분은 상기 제 1 전위와는 상이한 제 2 전위에 결합되도록 적응되고, 상기 제 2 전위는 능동적으로 가변되도록 적응되는,
    메모리 셀.
  17. 메모리 셀로서,
    데이터를 저장하기 위한 수단;
    기록 워드 라인을 포함하는, 상기 데이터를 저장하기 위한 수단에 데이터를 기록하기 위한 수단 ― 상기 데이터를 기록하기 위한 수단은 상기 데이터를 저장하기 위한 수단에 결합됨 ―; 및
    상기 데이터를 저장하기 위한 수단으로부터 데이터를 판독하기 위한 수단 ― 상기 데이터를 판독하기 위한 수단은 상기 데이터를 저장하기 위한 수단에 결합됨 ―을 포함하며,
    상기 데이터를 저장하기 위한 수단의 적어도 일부분 및 상기 데이터를 기록하기 위한 수단의 적어도 일부분은 제 1 게이트 산화물을 사용하여 제조되며, 상기 데이터를 판독하기 위한 수단의 적어도 일부분은 제 2 게이트 산화물을 사용하여 제조되고,
    상기 기록 워드 라인은 제 1 전위에 결합되도록 적응되고, 상기 제 1 전위는 능동적으로 가변되도록 적응되며,
    상기 데이터를 저장하기 위한 수단, 상기 데이터를 판독하기 위한 수단 및 상기 데이터를 기록하기 위한 수단의 일부분은 상기 제 1 전위와는 상이한 제 2 전위에 결합되도록 적응되고, 상기 제 2 전위는 능동적으로 가변되도록 적응되는,
    메모리 셀.
  18. 다수의 메모리 셀들을 포함하는 메모리 어레이로서,
    적어도 하나의 메모리 셀은,
    저장 엘리먼트;
    상기 저장 엘리먼트에 결합된 기록 워드 라인을 포함하는 기록 회로; 및
    상기 저장 엘리먼트에 결합된 판독 회로를 포함하며;
    상기 저장 엘리먼트의 적어도 일부분 및 상기 기록 회로의 적어도 일부분은 제 1 게이트 산화물을 사용하여 제조되며, 상기 판독 회로의 적어도 일부분은 제 2 게이트 산화물을 사용하여 제조되고,
    상기 기록 워드 라인은 제 1 전위에 결합되도록 적응되고, 상기 제 1 전위는 능동적으로 가변되도록 적응되며,
    상기 저장 엘리먼트, 상기 판독 회로 및 상기 기록 회로의 일부분은 상기 제 1 전위와는 상이한 제 2 전위에 결합되도록 적응되고, 상기 제 2 전위는 능동적으로 가변되도록 적응되는,
    메모리 어레이.
  19. 삭제
  20. 제 18항에 있어서,
    상기 메모리 어레이는 마이크로프로세서, 디지털 신호 프로세서 및 메모리로 구성된 그룹의 하나에 배치되는, 메모리 어레이.
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