KR100386473B1 - 삼중의 전원선을 가지는 에스램 - Google Patents

삼중의 전원선을 가지는 에스램 Download PDF

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Abstract

삼중의 전원선을 가지는 에스램이 게시된다. 삼중의 전원선을 가지는 에스램(SRAM)은 소정의 제1 내부 전원선을 통하여 제1 내부 전원 전압이 공급되며, 제1 두께의 게이트 산화층을 가지는 메모리 어레이부; 소정의 제2 내부 전원선을 통하여 제2 내부 전원 전압이 공급되며, 제1 두께의 게이트 산화층을 가지는 셀 인터페이스부; 소정의 외부 전원선을 외부 전원 전압이 공급되며, 제1 두께보다 두꺼운 제2 두께의 게이트 산화층을 가지는 주변 회로부; 외부 전원 전압을 분압하여, 상기 제1 내부 전원 전압을 제공하는 제1 내부 전원 회로; 및 제2 내부 전원 전압을 드라이빙하는 드라이빙부를 포함하는 제2 내부 전원 회로를 구비한다. 제1 및 제2 내부 전원 전압의 설정 전압 레벨은 외부 전원 전압의 레벨보다 낮으며, 외부 전원 전압의 레벨에 연동한다. 삼중의 전원선을 가지는 에스램은 삼중의 전원선을 가지므로 셀 인터페이스부에 의하여 발생되는 내부 전원 전압의 전류 소모에 효율적으로 대응할 수 있고, 스탠바이 모드에서는 전류 소모를 최소화할 수 있다.

Description

삼중의 전원선을 가지는 에스램{SRAM WITH TRIPLE RAILED POWER LINE}
본 발명은 메모리 장치에 관한 것으로서, 특히 이중 두께의 게이트 산화층을 가지는 에스램(SRAM: Static Random Access Memory)에 관한 것이다.
에스램은 개략적으로 메모리 어레이부, 셀 인터페이스부와 주변 회로부로 구성된다. 에스램의 집적도를 높이기 위하여, 메모리 어레이부의 트랜지스터들은 거의 설계 한계(design rule)에 가까운 크기로 구현된다. 또한, 메모리 어레이부에 배치되는 트랜지스터의 게이트 산화층의 두께(예를 들면, 35Å)는 주변 회로부에 배치되는 트랜지스터의 게이트 산화층(예를 들면, 75Å)에 비하여 얇다. 그러므로, 메모리 어레이부에 배치되는 트랜지스터의 게이트 산화층의 신뢰성을 높이기 위하여, 트랜지스터의 게이트에는 외부 전원 전압이 강하된 내부 전원 전압이 인가된다. 일반적인 에스램에서는, 메모리 어레이부에 배치되는 메모리 셀은 래치 구조를 가지므로, 메모리 어레이부에서 소모되는 전력은 상대적으로 적은 값이다. 그러므로, 종래의 에스램에 내부 전원 전압을 발생하는 내부 전원 회로는 외부 전원 전압을 분압하여 발생하는 형태로 구현된다. 한편, 최근의 에스램은 집적도를 더욱 향상시키기 위하여, 메모리 어레이부 뿐만 아니라 셀 인터페이스부의 트랜지스터들도 설계 한계에 가까운 크기로 구현된다. 또한, 셀 인터페이스부에 배치되는 트랜지스터도 메모리 어레이부에 배치되는 트랜지스터와 마찬가지로, 얇은 게이트 산화층을 가진다.
그런데, 셀 인터페이스부에 배치되는 회로들의 동작시에는 메모리 어레이부에 비하여 상당히 큰 값의 전류를 소모한다. 따라서, 외부 전원 전압을 분압하여, 내부 전원 전압을 발생하는 형태의 내부 전원 전압 발생 회로를 가지는 종래의 에스램은, 셀 인터페이스부에 의한 전류 소모로 인하여, 메모리 어레이부의 정상적인 메모리 셀도 불량인 것처럼 동작하는 문제점을 가진다.
본 발명의 목적은 얇은 게이트 산화막을 가지는 셀 인터페이스부의 트랜지스터를 가지는 에스램으로서, 셀 인터페이스부에 의한 전류 소모에 효율적으로 대응할 수 있는 에스램을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 삼중의 전원선을 가지는 에스램을 개념적으로 나타내는 도면이다.
도 2는 도 1의 메모리 어레이에 포함되는 메모리 셀을 대표적으로 나타내는 도면이다.
도 3은 도 1의 제1 내부 전원 회로를 구체적으로 나타내는 회로도이다.
도 4는 도 1의 제2 내부 전원 회로를 구체적으로 나타내는 도면이다.
도 5는 도 1의 연결부를 구체적으로 나타내는 도면이다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 삼중의 전원선을 가지는 에스램(SRAM)에 관한 것이다. 본 발명의 에스램(SRAM)은 행과 열에 배열되는 다수개의 단위 메모리 셀들을 포함하고, 소정의 제1 내부 전원선을 통하여 제1 내부 전원 전압이 공급되는 메모리 어레이부로서, 상기 단위 메모리 셀의 트랜지스터는 제1 두께의 게이트 산화층을 가지는 메모리 어레이부; 상기 메모리 어레이의 상기 메모리 셀들을 구동하기 위한 소정의 구동 회로들을 포함하고, 소정의 제2 내부 전원선을 통하여 제2 내부 전원 전압이 공급되는 셀 인터페이스부로서, 상기 구동 회로의 트랜지스터는 상기 제1 두께의 게이트 산화층을 가지는 상기 셀 인터페이스부; 상기 에스램의 구동하는 주변 회로들을 포함하며, 소정의 외부 전원선을 외부 전원 전압이 공급되는 주변 회로부로서, 상기 주변 회로의 트랜지스터는 상기 제1 두께보다 두꺼운 제2 두께의 게이트 산화층을 가지는 상기 주변 회로부; 상기 외부 전원 전압을 분압하여, 상기 제1 내부 전원 전압을 제공하는 제1 내부 전원 회로; 및 상기 제2 내부 전원 전압을 드라이빙하는 드라이빙부를 포함하는 제2 내부 전원 회로를 구비한다. 상기 제1 및 제2 내부 전원 전압의 설정 전압 레벨은 상기 외부 전원 전압의 레벨보다 낮으며, 상기 외부 전원 전압의 레벨에 연동한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 1은 본 발명의 일실시예에 따른 삼중의 전원선을 가지는 에스램을 개념적으로 나타내는 도면이다. 도 1을 참조하면, 에스램은 개략적으로 주변 회로부(10), 셀 인터페이스부(20), 메모리 어레이부(30)로 구분된다. 메모리 어레이부(30)는 행과 열로 지정되는 매트릭스(matrix) 구조에 배열되는 복수개의 메모리 셀들(30a)을 가지며, 각각의 메모리 셀은 데이터를 저장할 수 있다. 셀 인터페이스부(20)에는, 메모리 어레이부(30)의 메모리 셀을 지정하고, 구동하기 위한 회로들(예를 들면, 행 디코더, 열 디코더, 프리차아지 회로 등)이 배치된다. 주변 회로부(10)에는, 메모리 셀에/로부터 데이터를 입/출력하기 위한 회로들(예를 들면, 입/출력 버퍼, 어드레스 버퍼, 내부 전원 전압 발생 회로 등)이 배치된다.
메모리 어레이부(30)에 배치되는 메모리 셀들(30a)의 트랜지스터들(N1, N2, N3, N4, P1, P2, 도 2참조)은 상대적으로 얇은 제1 두께의 게이트 산화층을 가진다. 셀 인터페이스부(20)에 배치되는 트랜지스터(미도시)도 메모리 어레이부(30)에배치되는 트랜지스터와 같은 제1 두께의 게이트 산화층을 가진다. 한편, 주변 회로부(10)에 배치되는 트랜지스터(미도시)는 상대적으로 두꺼운 제2 두께의 게이트 산화층을 가진다.
도 2에는 도 1의 메모리 어레이(30)에 포함되는 메모리 셀(30a)이 대표적으로 나타난다. 메모리 셀(30a)은 2개의 피모스 트랜지스터들(P1, P2)와 4개의 앤모스 트랜지스터들(N1, N2, N3, N4)로 구성된다. 상기 피모스 트랜지스터들(P1, P2)은 부하 트랜지스터로, 앤모스 트랜지스터들(N1, N2)은 드라이빙 트랜지스터로 각각 구동한다. 상기 트랜지스터들(P1, P2, N1, N2)에 의하여, 데이터를 저장하는 래치부(200)가 구현된다. 한편, 상기 앤모스 트랜지스터들(N3, N4)은 워드라인(WL)에 의하여 게이팅되며, 래치부에 의하여 저장된 데이터를 비트라인(BL)과 상보 비트라인(/BL)으로 전송한다. 메모리 셀(30a)의 피모스 트랜지스터(P1, P2)의 드레인 단자에는 제1 내부 전원 전압(VCC_INT1)이 인가된다.
다시 도 1을 참조하면, 주변 회로부(10)에는, 외부 전원선(N11)을 통하여 외부 전원 전압(VCC)이 공급된다. 여기서, 외부 전원 전압(VCC)은 본 발명의 에스램에 직접적으로 공급되는 전원 전압을 말한다. 메모리 어레이부(30)에는, 제1 내부 전원선(N21)을 통하여, 제1 내부 전원 전압(VCC_INT1)이 단위 메모리 셀(30a)의 전원 전압으로 공급된다. 상기 제1 내부 전원 전압(VCC_INT1)은 제1 내부 전원 회로(41)로부터 제공되는 전압으로서, 상기 외부 전원 전압(VCC)이 분압된 전압이다. 그러므로, 제1 내부 전원 회로(41)는 전류의 소모는 작으나, 전류 구동 능력이 약하다. 바람직하기로는, 상기 제1 내부 전원 전압(VCC_INT1)은 상기 외부 전원 전압(VCC)이 분압된 전압의 1/2이다. 셀 인터페이스부(20)에는, 제2 내부 전원선(N31)을 통하여, 제2 내부 전원 전압(VCC_INT2)이 전원 전압으로 공급된다. 상기 제2 내부 전원 전압(VCC_INT2)은 제1 내부 전원 회로(41)에 의하여 드라이빙되는 전압으로서, 상기 제1 내부 전원 전압(VCC_INT1)을 기준으로 한다. 따라서, 제2 내부 전원 회로(51)는 제1 내부 전원 회로(41)에 비하여, 전류 구동 능력이 강하며, 전류 소모가 크다.
한편, 칩 선택 신호(/CS)가 디스에이블된 경우 즉, 스탠바이(stand-by) 모드에서는, 제2 내부 전원 회로(51)의 동작은 차단되고, 제1 내부 전원선(N21)과 제2 내부 전원선(N31)은 연결부(61)를 통하여 전기적으로 연결된다.
도 3은 도 1의 제1 내부 전원 회로(41)를 구체적으로 나타내는 회로도이다. 도 3을 참조하면, 제1 내부 전원 회로(41)는 제1 및 제2 앤모스 트랜지스터(301, 305), 제1 및 제2 피모스 트랜지스터(303, 307), 제1 및 제2 저항(309, 311)을 포함한다. 제1 앤모스 트랜지스터(301)의 게이트 단자와 드레인 단자는 제1 공통 단자(N302)에 공통적으로 접합된다. 제1 공통 단자(N302)와 외부 전원 전압(VCC) 사이에는, 제1 저항(309)이 존재한다. 제1 피모스 트랜지스터(303)의 게이트 단자와 드레인 단자는 제2 공통 단자(N304)에 공통적으로 접합된다. 제2 공통 단자(N304)와 접지 전압(VSS) 사이에는, 제2 저항(311)이 존재한다. 그리고, 제1 앤모스 트랜지스터(301)의 소스 단자와 제1 피모스 트랜지스터(303)의 소스 단자는 서로 공통적으로 접합된다.
한편, 제2 앤모스 트랜지스터(305)는 상기 제1 공통 단자(N302)의 신호가 인가되는 게이트 단자, 외부 전원 전압(VCC)에 연결되는 드레인 단자, 제 1 내부 전원선(N21)에 연결되는 소스 단자를 가진다. 제2 피모스 트랜지스터(307)는 상기 제2 공통 단자(N304)의 신호가 인가되는 게이트 단자, 접지 전압(VSS)에 연결되는 드레인 단자, 제 1 내부 전원선(N21)에 연결되는 소스 단자를 가진다.
제1 내부 전원 전압(VCC_INT1)은 제1 내부 전원선(N21)을 통하여 발생되며, 제2 앤모스 트랜지스터(305), 제2 피모스 트랜지스터(307)의 컨덕턴스(conductance) 비로써 결정된다. 즉, 제1 내부 전원 전압(VCC_INT1)은 상기 외부 전원 전압(VCC)을 분압하여, 소정의 전압 레벨로 결정된다. 그리고, 높은 저항값을 가지는 제1 및 제2 저항(309, 311)에 의하여, 상기 제1 내부 전원 회로(21)의 소모 전류는 저감된다. 상기 제1 및 제2 저항(309, 311)은 수동 소자뿐만 아니라, 능동 소자(예를 들면, 트랜지스터)로도 구현될 수 있다. 전술한 바와 같이, 상기 제1 내부 전원 전압(VCC_INT1)은 외부 전원 전압(VCC)의 1/2인 것이 바람직하다. 하지만, 경우에 따라서는 제1 및 제2 저항(309, 311)의 저항값 조정으로, 상기 제1 내부 전원 전압(VCC_INT1)은 다소간 조절될 수 있다.
도 4는 도 1의 제2 내부 전원 회로(51)를 구체적으로 나타내는 도면이다. 도 4를 참조하면, 제2 내부 전원 회로(51)는 앰프부(410), 드라이빙부(430) 및 클램핑부(450)를 포함한다. 앰프부(410)는 제1 및 제2 풀업 트랜지스터(411, 413), 제1 및 제2 풀다운 트랜지스터(415, 417)와 소스 트랜지스터(419)를 포함한다. 상기 앰프부(410)는 액티브 모드에서 제2 내부 전원 전압(VCC_INT2)의 레벨을 감지 증폭하여, 제어 신호(VCON)를 발생한다. 구체적으로, 제2 내부 전원 전압(VCC_INT2)의 레벨이 제1 내부 전원 전압(VCC_INT1)의 레벨보다 높을 때에는, 제어 신호(VCON)는 외부 전원 전압(VCC) 쪽의 레벨을 가진다. 반대로, 제2 내부 전원 전압(VCC_INT2)의 레벨이 제1 내부 전원 전압(VCC_INT1)의 레벨보다 낮을 때에는, 제어 신호(VCON)는 접지 전압(VSS) 쪽의 레벨을 가진다. 여기서, 액티브 모드는 칩 선택 신호(/CS)가 "로우"일 때이다. 한편, 스탠바이 모드 즉, 칩 선택 신호(/CS)가 "하이"일 때는, 제1 및 제2 피모스 트랜지스터(421, 423)가 "턴온"되어, 상기 제어 신호(VCON)는 외부 전원 전압(VCC)으로 고정된다. 그리고, 소스 트랜지스터(419)는 "턴오프"된다. 따라서, 상기 앰프부(410)의 구동은 차단된다.
드라이빙부(430)는 액티브 모드에서 상기 제어 신호(VCON)에 의하여 게이팅되어, 제2 내부 전원 전압(VCC_INT2)을 드라이빙하는 드라이빙 트랜지스터(433)를 포함한다. 그러므로, 상기 제2 내부 전원 전압(VCC_INT2)이 설정된 전압보다 작은 값으로 하강하는 경우, 상기 드라이빙 트랜지스터(433)는 상기 제2 내부 전원 전압(VCC_INT2)을 드라이빙하여 상승시킨다. 즉, 상기 제2 내부 전원 전압(VCC_INT2)이 전압 레벨이 하강하면, 상기 드라이빙부(430)는 신속히 상기 제2 내부 전원 전압(VCC_INT2)을 상승시킨다. 한편, 스탠바이 모드에서는 피모스 트랜지스터(431)가 "턴온"되어, 상기 제어 신호(VCON)를 외부 전원 전압(VCC)으로 고정한다. 그러므로, 상기 드라이빙부(430)의 드라이빙은 차단된다.
클램핑부(450)는 상기 제2 내부 전원 전압(VCC_INT2)의 레벨을 클램핑한다. 따라서, 상기 제2 내부 전원 전압(VCC_INT2)은 소정의 전압 레벨 이하로 제어된다. 한편, 스탠바이 모드에서는 앤모스 트랜지스터(451)가 "턴오프"되어, 상기 클램핑부(450)의 클램핑은 차단된다.
정리하면, 셀 인터페이스부(20)의 회로들에 의한 상기 제2 내부 전원 전압(VCC_INT2)의 전류 소모가 발생하는 경우, 상기 제2 내부 전원 회로(51)의 드라이빙부(430)가 구동되어, 제2 내부 전원 전압(VCC_INT2)은 신속히 회복될 수 있다. 그러나, 스탠바이 모드에서는 셀 인터페이스부(20)의 회로들의 구동에 의한 제2 내부 전원 전압(VCC_INT2)의 전류 소모는 매우 적은 값이다. 따라서, 상기 제2 내부 전원 회로(51)는 전류 소모를 최소화하기 위하여, 구동이 차단되도록 구현된다.
도 5는 도 1의 연결부(61)를 구체적으로 나타내는 도면이다. 상기 연결부(61)는 상기 칩 선택 신호(/CS)의 반전 신호에 의하여 게이팅되는 피모스 트랜지스터(501)를 포함한다. 따라서, 스탠바이 모드에서, 피모스 트랜지스터(501)가 "턴온"되어, 상기 제2 내부 전원선(N31)은 제1 내부 전원선(N21)과 전기적으로 연결된다. 그러므로, 제2 내부 전원 전압(VCC_INT2)은 제1 내부 전원 전압(VCC_INT1)과 동일한 전압 레벨을 가진다.
전체적으로, 본 발명의 에스램에 의하면, 메모리 어레이부(30)에는 분압의 형태의 회로에 의하여 발생되는 제1 내부 전원 전압(VCC_INT1)이 공급되고, 셀 인터페이스부(20)에는 드라이빙으로 발생되는 제2 내부 전원 전압(VCC_INT2)이 공급된다. 그리고, 스탠바이 모드에서는 제2 내부 전원 회로(51)의 구동이 차단되고, 제1 내부 전원 전압(VCC_INT1)과 제2 내부 전원 전압(VCC_INT2)은 전기적으로 연결된다. 따라서, 액티브 모드에서는, 셀 인터페이스부(20)에 의하여 발생되는 내부전원 전압의 전류 소모에 효율적으로 대응할 수 있으며, 스탠바이 모드에서는 전류 소모가 최소화된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 에스램은 삼중의 전원선을 가지므로 셀 인터페이스부에 의하여 발생되는 내부 전원 전압의 전류 소모에 효율적으로 대응할 수 있고, 스탠바이 모드에서는 전류 소모를 최소화할 수 있다.

Claims (5)

  1. 에스램(SRAM)에 있어서,
    행과 열에 배열되는 다수개의 단위 메모리 셀들을 포함하고, 소정의 제1 내부 전원선을 통하여 제1 내부 전원 전압이 공급되는 메모리 어레이부로서, 상기 단위 메모리 셀의 트랜지스터는 제1 두께의 게이트 산화층을 가지는 메모리 어레이부;
    상기 메모리 어레이의 상기 메모리 셀들을 구동하기 위한 소정의 구동 회로들을 포함하고, 소정의 제2 내부 전원선을 통하여 제2 내부 전원 전압이 공급되는 셀 인터페이스부로서, 상기 구동 회로의 트랜지스터는 상기 제1 두께의 게이트 산화층을 가지는 상기 셀 인터페이스부;
    상기 에스램의 구동하는 주변 회로들을 포함하며, 소정의 외부 전원선을 외부 전원 전압이 공급되는 주변 회로부로서, 상기 주변 회로의 트랜지스터는 상기 제1 두께보다 두꺼운 제2 두께의 게이트 산화층을 가지는 상기 주변 회로부;
    상기 외부 전원 전압을 분압하여, 상기 제1 내부 전원 전압을 제공하는 제1 내부 전원 회로; 및
    상기 제2 내부 전원 전압을 드라이빙하는 드라이빙부를 포함하는 제2 내부 전원 회로를 구비하며,
    상기 제1 및 제2 내부 전원 전압의 설정 전압 레벨은
    상기 외부 전원 전압의 레벨보다 낮으며, 상기 외부 전원 전압의 레벨에 연동하는 것을 특징으로 하는 에스램.
  2. 제1 항에 있어서, 상기 제1 및 제2 내부 전원 전압의 레벨은
    상기 외부 전원 전압의 레벨에 비례하는 것을 특징으로 하는 에스램.
  3. 제2 항에 있어서, 상기 제1 및 제2 내부 전원 전압의 레벨은
    상기 외부 전원 전압의 레벨의 1/2인 것을 특징으로 하는 에스램.
  4. 제1 항 내지 제3 항 중의 어느 하나의 항에 있어서, 상기 에스램은
    스탠바이 모드에서, 상기 제1 내부 전원선과 상기 제2 내부 전원선을 전기적으로 연결하는 연결부를 더 구비하며,
    상기 제2 내부 전원 회로는
    상기 스탠바이 모드에서 상기 제2 내부 전원 전압의 공급을 차단하는 것을 특징으로 하는 에스램.
  5. 제4 항에 있어서, 상기 제2 내부 전원 회로는
    상기 제1 내부 전원 전압의 레벨에 대한 상기 제2 내부 전원 전압의 레벨에 응답하는 제어신호를 발생하되, 상기 스탠바이 모드에서는 구동이 차단되는 앰프부;
    상기 제어신호에 의하여, 상기 제2 내부 전원 전압의 레벨을 드라이빙하되, 상기 스탠바이 모드에서는 드라이빙이 차단되는 상기 드라이빙부; 및
    상기 제2 내부 전원 전압의 레벨을 클램핑하되, 상기 스탠바이 모드에서는 클램핑이 차단되는 클램핑부를 구비하는 것을 특징으로 하는 에스램.
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