JP2943543B2 - 半導体スタティックメモリ - Google Patents
半導体スタティックメモリInfo
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- JP2943543B2 JP2943543B2 JP4325129A JP32512992A JP2943543B2 JP 2943543 B2 JP2943543 B2 JP 2943543B2 JP 4325129 A JP4325129 A JP 4325129A JP 32512992 A JP32512992 A JP 32512992A JP 2943543 B2 JP2943543 B2 JP 2943543B2
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- Japan
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- bit line
- transistor
- load circuit
- static memory
- power supply
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Description
【０００１】
【産業上の利用分野】本発明は半導体スタティックメモ
リに関し、特にビット線を電源電位に保持するためのビ
ット線負荷回路を備えた半導体スタティックメモリに関
する。
リに関し、特にビット線を電源電位に保持するためのビ
ット線負荷回路を備えた半導体スタティックメモリに関
する。
【０００２】
【従来の技術】従来の半導体スタティックメモリについ
て図面を参照して説明する。図６は従来の半導体スタテ
ィックメモリの第１の例を示す回路図である。
て図面を参照して説明する。図６は従来の半導体スタテ
ィックメモリの第１の例を示す回路図である。
【０００３】この半導体スタティックメモリは、ワード
線ＷＬ及び互いに対をなす第１，第２のビット線ＢＬ
１，ＢＬ２と、トランジスタＱ２１〜Ｑ２６を備えワー
ド線ＷＬが選択レベルのとき記憶節点をビット線ＢＬ
１，ＢＬ２と接続して選択状態となりこれらビット線Ｂ
Ｌ１，ＢＬ２のデータを書込みかつ記憶しているデータ
をビット線ＢＬ１，ＢＬ２に読出すスタティック型のメ
モリセル２と、トランジスタＱ３１〜Ｑ３３を備えプリ
チャージ制御信号ＰＣに従ってビット線ＢＬ１，ＢＬ２
を電源電位Ｖｃｃレベルにプリチャージするプリチャー
ジ回路３と、ソース電極を電源電位Ｖｃｃの電源配線に
ドレイン電極をビット線ＢＬ１にゲート電極をビット線
ＢＬ２にそれぞれ接続したＰチャネル型のトランジスタ
Ｑ１１、及びソース電極を上記電源配線にドレイン電極
をビット線ＢＬ２にゲート電極をビット線ＢＬ１にそれ
ぞれ接続したＰチャネル型のトランジスタＱ１２を備え
メモリセル２の状態に応じてビット線ＢＬ１，ＢＬ２を
電源電位Ｖｃｃに保持するためのビット線負荷回路１ｂ
とを有する構成となっている。
線ＷＬ及び互いに対をなす第１，第２のビット線ＢＬ
１，ＢＬ２と、トランジスタＱ２１〜Ｑ２６を備えワー
ド線ＷＬが選択レベルのとき記憶節点をビット線ＢＬ
１，ＢＬ２と接続して選択状態となりこれらビット線Ｂ
Ｌ１，ＢＬ２のデータを書込みかつ記憶しているデータ
をビット線ＢＬ１，ＢＬ２に読出すスタティック型のメ
モリセル２と、トランジスタＱ３１〜Ｑ３３を備えプリ
チャージ制御信号ＰＣに従ってビット線ＢＬ１，ＢＬ２
を電源電位Ｖｃｃレベルにプリチャージするプリチャー
ジ回路３と、ソース電極を電源電位Ｖｃｃの電源配線に
ドレイン電極をビット線ＢＬ１にゲート電極をビット線
ＢＬ２にそれぞれ接続したＰチャネル型のトランジスタ
Ｑ１１、及びソース電極を上記電源配線にドレイン電極
をビット線ＢＬ２にゲート電極をビット線ＢＬ１にそれ
ぞれ接続したＰチャネル型のトランジスタＱ１２を備え
メモリセル２の状態に応じてビット線ＢＬ１，ＢＬ２を
電源電位Ｖｃｃに保持するためのビット線負荷回路１ｂ
とを有する構成となっている。
【０００４】次に、この半導体スタティックメモリの動
作について説明する。ここで、メモリセル２の記憶情報
は“０”、即ち、トランジスタＱ２２，Ｑ２３がオン、
トランジスタＱ２１，Ｑ２４がオフとなっている状態と
する。
作について説明する。ここで、メモリセル２の記憶情報
は“０”、即ち、トランジスタＱ２２，Ｑ２３がオン、
トランジスタＱ２１，Ｑ２４がオフとなっている状態と
する。
【０００５】まずプリチャージ回路３により、ビット線
ＢＬ１，ＢＬ２は共に電源電位Ｖｃｃレベルの高レベル
にプリチャージされる。
ＢＬ１，ＢＬ２は共に電源電位Ｖｃｃレベルの高レベル
にプリチャージされる。
【０００６】続いてワード線ＷＬが高レベルになると、
ビット線ＢＬ１はトランジスタＱ２３，Ｑ２５を介して
放電して最終的に接地電位レベルまで下がる。一方、ビ
ット線ＢＬ２はトランジスタＱ２１，Ｑ２４がオフして
いる為、高レベルを保持している。ここで、もしビット
線ＢＬ２に欠陥等が有りリークする原因があったとして
も、ビット線負荷回路１のトランジスタＱ１２により、
ビット線ＢＬ２の高レベルは保持される。
ビット線ＢＬ１はトランジスタＱ２３，Ｑ２５を介して
放電して最終的に接地電位レベルまで下がる。一方、ビ
ット線ＢＬ２はトランジスタＱ２１，Ｑ２４がオフして
いる為、高レベルを保持している。ここで、もしビット
線ＢＬ２に欠陥等が有りリークする原因があったとして
も、ビット線負荷回路１のトランジスタＱ１２により、
ビット線ＢＬ２の高レベルは保持される。
【０００７】次にこの半導体スタティックメモリのビッ
ト線負荷回路１ｂ部分のレイアウト図及びそのトランジ
スタの断面図を図７及び図８に示す。
ト線負荷回路１ｂ部分のレイアウト図及びそのトランジ
スタの断面図を図７及び図８に示す。
【０００８】この半導体スタティックメモリにおいて
は、ビット線負荷回路１ｂのトランジスタＱ１１，Ｑ１
２が通常の電界効果トランジスタ（以下ＦＥＴという）
となっているため、Ｎ型シリコン基板８１の上層部にソ
ース領域Ｓｘ，ドレイン領域Ｄｘが形成され、従ってレ
イアウトが複雑になっている。
は、ビット線負荷回路１ｂのトランジスタＱ１１，Ｑ１
２が通常の電界効果トランジスタ（以下ＦＥＴという）
となっているため、Ｎ型シリコン基板８１の上層部にソ
ース領域Ｓｘ，ドレイン領域Ｄｘが形成され、従ってレ
イアウトが複雑になっている。
【０００９】従来の半導体スタティックメモリの第２の
例を図９に示す。この半導体スタティックメモリにおい
ては、ビット線負荷回路１のトランジスタＱ１１，Ｑ１
２のゲート電極が接地電位点に接続されている。従っ
て、そのレイアウト図は図１０に示すように極めて単純
化されている。
例を図９に示す。この半導体スタティックメモリにおい
ては、ビット線負荷回路１のトランジスタＱ１１，Ｑ１
２のゲート電極が接地電位点に接続されている。従っ
て、そのレイアウト図は図１０に示すように極めて単純
化されている。
【００１０】これらのビット線負荷回路１ｂ，１ｃのト
ランジスタＱ１１，Ｑ１２は、能力が高い（即ち電流を
多く流す事が出来る）と消費電力が多くなってしまうた
め、能力が低い（電流の余り流れない）、即ちリーク電
流分を補給する程度の能力を持ったトランジスタである
方がよい。このため従来は、ゲート長Ｌｐ（図７参照）
を長くし、ゲート幅Ｗｐ（図７参照）を細くする方法に
より対処していた。しかし、ゲート幅Ｗｐを細くするこ
とは、トランジスタの正常動作の観点から制限される。
そうなると、更に能力の低いトランジスタを作るために
は、ゲート長Ｌｐを更に長くする方法しかない。レイア
ウト上、長くなるゲート長をビット線に対し垂直方向に
すると、対をなすビット線ＢＬ１，ＢＬ２の間が開き、
チップ面積が非常に大きくなってしまうため、通常、ゲ
ート長が長くなる方向をビット線に平行に配置する。し
かしこのように配置すると当然レイアウト面積はビット
線方向に伸びる。即ち、どのように配置しても能力の低
いトランジスタを製作するためにはチップ面積が大きく
なってしまう。
ランジスタＱ１１，Ｑ１２は、能力が高い（即ち電流を
多く流す事が出来る）と消費電力が多くなってしまうた
め、能力が低い（電流の余り流れない）、即ちリーク電
流分を補給する程度の能力を持ったトランジスタである
方がよい。このため従来は、ゲート長Ｌｐ（図７参照）
を長くし、ゲート幅Ｗｐ（図７参照）を細くする方法に
より対処していた。しかし、ゲート幅Ｗｐを細くするこ
とは、トランジスタの正常動作の観点から制限される。
そうなると、更に能力の低いトランジスタを作るために
は、ゲート長Ｌｐを更に長くする方法しかない。レイア
ウト上、長くなるゲート長をビット線に対し垂直方向に
すると、対をなすビット線ＢＬ１，ＢＬ２の間が開き、
チップ面積が非常に大きくなってしまうため、通常、ゲ
ート長が長くなる方向をビット線に平行に配置する。し
かしこのように配置すると当然レイアウト面積はビット
線方向に伸びる。即ち、どのように配置しても能力の低
いトランジスタを製作するためにはチップ面積が大きく
なってしまう。
【００１１】
【発明が解決しようとする課題】上述した従来の半導体
スタティックメモリは、そのビット線負荷回路１ｂ，１
ｃのトランジスタＱ１１，Ｑ１２が通常のＦＥＴになっ
ており、これらは能力の低いトランジスタが望ましい
が、能力の低いトランジスタをシリコン基板上に形成す
るためには、レイアウト上面積を多く必要とするためチ
ップ面積が大きくなるという問題点があった。
スタティックメモリは、そのビット線負荷回路１ｂ，１
ｃのトランジスタＱ１１，Ｑ１２が通常のＦＥＴになっ
ており、これらは能力の低いトランジスタが望ましい
が、能力の低いトランジスタをシリコン基板上に形成す
るためには、レイアウト上面積を多く必要とするためチ
ップ面積が大きくなるという問題点があった。
【００１２】本発明の目的は、チップ面積を小さくする
ことができる半導体スタティックメモリを提供すること
にある。
ことができる半導体スタティックメモリを提供すること
にある。
【００１３】
【課題を解決するための手段】本発明の半導体スタティ
ックメモリは、ワード線及びビット線と、前記ワード線
が選択レベルのとき記憶節点を前記ビット線と接続して
選択状態となりこのビット線のデータを書込みかつ記憶
しているデータをこのビット線に読出すスタティック型
のメモリセルと、ソース電極を多結晶シリコン層から成
る電源配線と接続しドレイン電極を前記ビット線と接続
するトランジスタを備えこのビット線を前記メモリセル
の状態に応じて電源電位レベルに保持するビット線負荷
回路とを有する半導体スタティックメモリにおいて、前
記ビット線負荷回路のトランジスタを、前記ビット線上
に絶縁膜を介して形成され前記電源配線から伸びる多結
晶シリコン薄膜に前記電源配線側から順次ソース領域，
チャネル領域及びドレイン領域を形成してこのドレイン
領域側を前記ビット線に接続し前記チャネル領域と相対
向し絶縁膜を介して薄膜形成されたゲート電極を備えた
薄膜トランジスタとして構成される。
ックメモリは、ワード線及びビット線と、前記ワード線
が選択レベルのとき記憶節点を前記ビット線と接続して
選択状態となりこのビット線のデータを書込みかつ記憶
しているデータをこのビット線に読出すスタティック型
のメモリセルと、ソース電極を多結晶シリコン層から成
る電源配線と接続しドレイン電極を前記ビット線と接続
するトランジスタを備えこのビット線を前記メモリセル
の状態に応じて電源電位レベルに保持するビット線負荷
回路とを有する半導体スタティックメモリにおいて、前
記ビット線負荷回路のトランジスタを、前記ビット線上
に絶縁膜を介して形成され前記電源配線から伸びる多結
晶シリコン薄膜に前記電源配線側から順次ソース領域，
チャネル領域及びドレイン領域を形成してこのドレイン
領域側を前記ビット線に接続し前記チャネル領域と相対
向し絶縁膜を介して薄膜形成されたゲート電極を備えた
薄膜トランジスタとして構成される。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】図１，図２及び図３はそれぞれ本発明の第
１の実施例を示す回路図、ビット線負荷回路部分のレイ
アウト図及びビット線負荷回路の薄膜トランジスタの断
面図である。
１の実施例を示す回路図、ビット線負荷回路部分のレイ
アウト図及びビット線負荷回路の薄膜トランジスタの断
面図である。
【００１６】この実施例が図６〜図８に示された従来の
半導体スタティックメモリと相違する点は、ビット線負
荷回路１を構成するトランジスタを、ビット線ＢＬ１，
ＢＬ２上に絶縁層３２を介して形成され電源電位Ｖｃｃ
の電源配線ＰＬから伸びる多結晶シリコン薄層３４に電
源配線ＰＬ側から順次ソース領域Ｓ，チャネル領域Ｃ及
びドレイン領域Ｄを形成してこのドレイン領域Ｄ側を対
応するビット線（ＢＬ１，ＢＬ２）に接続し絶縁膜を介
してチャネル領域Ｃと相対向しかつ相手方のビット線と
接続して薄膜形成されたゲート電極Ｇを備えた薄膜トラ
ンジスタＴＱ１１，ＴＱ１２とした点にある。
半導体スタティックメモリと相違する点は、ビット線負
荷回路１を構成するトランジスタを、ビット線ＢＬ１，
ＢＬ２上に絶縁層３２を介して形成され電源電位Ｖｃｃ
の電源配線ＰＬから伸びる多結晶シリコン薄層３４に電
源配線ＰＬ側から順次ソース領域Ｓ，チャネル領域Ｃ及
びドレイン領域Ｄを形成してこのドレイン領域Ｄ側を対
応するビット線（ＢＬ１，ＢＬ２）に接続し絶縁膜を介
してチャネル領域Ｃと相対向しかつ相手方のビット線と
接続して薄膜形成されたゲート電極Ｇを備えた薄膜トラ
ンジスタＴＱ１１，ＴＱ１２とした点にある。
【００１７】トランジスタを通常の多結晶シリコンで形
成すると粒界が多いためリーク電流が大きい。薄膜トラ
ンジスタは、このリーク電流を抑えるため薄膜化された
多結晶シリコンによって形成されており、そのため、ト
ランジスタのオン電流が大きくならない。そのオン電流
は、同程度の面積を有する通常のＦＥＴに対し１０-3〜
１０-4倍程度である。即ち、従来の技術で述べたよう
に、ゲート幅を正常動作が可能な限界まで細くしてトラ
ンジスタを形成した場合、薄膜トランジスタのゲート長
は、通常のＦＥＴのゲート長を１０3 〜１０4 倍長くし
たものと同程度である。
成すると粒界が多いためリーク電流が大きい。薄膜トラ
ンジスタは、このリーク電流を抑えるため薄膜化された
多結晶シリコンによって形成されており、そのため、ト
ランジスタのオン電流が大きくならない。そのオン電流
は、同程度の面積を有する通常のＦＥＴに対し１０-3〜
１０-4倍程度である。即ち、従来の技術で述べたよう
に、ゲート幅を正常動作が可能な限界まで細くしてトラ
ンジスタを形成した場合、薄膜トランジスタのゲート長
は、通常のＦＥＴのゲート長を１０3 〜１０4 倍長くし
たものと同程度である。
【００１８】従ってトランジスタの面積を小さくするこ
とが電流を増やす方向であるとしても、薄膜トランジス
タを用いて面積を小さくした方が通常のＦＥＴより面積
も電流も小さくなる。
とが電流を増やす方向であるとしても、薄膜トランジス
タを用いて面積を小さくした方が通常のＦＥＴより面積
も電流も小さくなる。
【００１９】また、図２からわかるように、薄膜トラン
ジスタＴＱ１１，ＴＱ１２は、電源配線ＰＬに用いられ
る多結晶シリコンとコンタクトを必要としない。この利
点によって更にビット線負荷回路１の面積は小さくな
る。
ジスタＴＱ１１，ＴＱ１２は、電源配線ＰＬに用いられ
る多結晶シリコンとコンタクトを必要としない。この利
点によって更にビット線負荷回路１の面積は小さくな
る。
【００２０】図４及び図５はそれぞれ本発明の第２の実
施例を示す回路図及びビット線負荷回路部分のレイアウ
ト図である。
施例を示す回路図及びビット線負荷回路部分のレイアウ
ト図である。
【００２１】この実施例は、図９及び図１０に示された
従来の半導体スタティックメモリに本発明を適用したも
のである。
従来の半導体スタティックメモリに本発明を適用したも
のである。
【００２２】この実施例においても第１の実施例と同様
薄膜トランジスタが通常のＦＥＴに比べ小さい面積で小
さい電流しか長さない点、及び薄膜トランジスタが電源
配線ＰＬとのコンタクトを必要としない点から、ビット
線負荷回路１ａの面積を小さくすることが出来る。
薄膜トランジスタが通常のＦＥＴに比べ小さい面積で小
さい電流しか長さない点、及び薄膜トランジスタが電源
配線ＰＬとのコンタクトを必要としない点から、ビット
線負荷回路１ａの面積を小さくすることが出来る。
【００２３】
【発明の効果】以上説明したように本発明は、ビット線
負荷回路のトランジスタを薄膜トランジスタとしたの
で、この薄膜トランジスタが通常のＦＥＴに対し１０-3
〜１０-4倍程度しか電流を流さないため、少電流で小面
積のトランジスタとすることができ、かつ電源配線との
コンタクトも不要となり、従ってチップ面積を縮小でき
るという効果がある。
負荷回路のトランジスタを薄膜トランジスタとしたの
で、この薄膜トランジスタが通常のＦＥＴに対し１０-3
〜１０-4倍程度しか電流を流さないため、少電流で小面
積のトランジスタとすることができ、かつ電源配線との
コンタクトも不要となり、従ってチップ面積を縮小でき
るという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例のビット線負荷回路部分
のレイアウト図である。
のレイアウト図である。
【図３】図１に示された実施例のビット線負荷回路の薄
膜トランジスタの断面図である。
膜トランジスタの断面図である。
【図４】本発明の第２の実施例を示す回路図である。
【図５】図４に示された実施例のビット線負荷回路部分
のレイアウト図である。
のレイアウト図である。
【図６】従来の半導体スタティックメモリの第１の例を
示す回路図である。
示す回路図である。
【図７】図６に示された半導体スタティックメモリのビ
ット線負荷回路部分のレイアウト図である。
ット線負荷回路部分のレイアウト図である。
【図８】図６に示された半導体スタティックメモリのビ
ット線負荷回路のトランジスタの断面図である。
ット線負荷回路のトランジスタの断面図である。
【図９】従来の半導体スタティックメモリの第２の例を
示す回路図である。
示す回路図である。
【図１０】図９に示された半導体スタティックメモリの
ビット線負荷回路部分のレイアウト図である。
ビット線負荷回路部分のレイアウト図である。
１，１ａ〜１ｃ ビット線負荷回路 ２ メモリセル ３ プリチャージ回路 ３１ Ｎ型シリコン基板 ３２ 絶縁層 ３３，３４ 多結晶シリコン層 ８１ Ｎ型シリコン基板 ８２ 絶縁層 ８３ 多結晶シリコン層 ＢＬ１，ＢＬ２ ビット線 Ｃ，Ｃｘ チャネル領域 ＣＴ コンタクト Ｄ ドレイン領域 Ｇ，Ｇｘ ゲート電極 ＰＬ，ＰＬｘ 電源配線 Ｑ１１，Ｑ１２，Ｑ２１〜Ｑ２６，Ｑ３１〜Ｑ３３
トランジスタ Ｓ，Ｓｘ ソース領域 ＴＱ１１，ＴＱ１２ 薄膜トランジスタ ＷＬ ワード線
トランジスタ Ｓ，Ｓｘ ソース領域 ＴＱ１１，ＴＱ１２ 薄膜トランジスタ ＷＬ ワード線
Claims (3)
- 【請求項１】 ワード線及びビット線と、前記ワード線
が選択レベルのとき記憶節点を前記ビット線と接続して
選択状態となりこのビット線のデータを書込みかつ記憶
しているデータをこのビット線に読出すスタティック型
のメモリセルと、ソース電極を多結晶シリコン層から成
る電源配線と接続しドレイン電極を前記ビット線と接続
するトランジスタを備えこのビット線を前記メモリセル
の状態に応じて電源電位レベルに保持するビット線負荷
回路とを有する半導体スタティックメモリにおいて、前
記ビット線負荷回路のトランジスタを、前記ビット線上
に絶縁膜を介して形成され前記電源配線から伸びる多結
晶シリコン薄膜に前記電源配線側から順次ソース領域，
チャネル領域及びドレイン領域を形成してこのドレイン
領域側を前記ビット線に接続し前記チャネル領域と相対
向し絶縁膜を介して薄膜形成されたゲート電極を備えた
薄膜トランジスタとしたことを特徴とする半導体スタテ
ィックメモリ。 - 【請求項２】 メモリセルが、第１及び第２の記憶節点
をもち真補のデータを記憶する回路であり、ビット線が
前記真補のデータを伝達する第１及び第２のビット線か
ら成り、ビット線負荷回路が薄膜トランジスタの第１及
び第２のトランジスタから成り、前記第１のトランジス
タのゲート電極を前記第２のビット線と接続し前記第２
のトランジスタのゲート電極を前記第１のビット線と接
続する構成とした請求項１記載の半導体スタティックメ
モリ。 - 【請求項３】 ビット線負荷回路のトランジスタのゲー
ト電極を接地電位点と接続した請求項１記載の半導体ス
タティックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4325129A JP2943543B2 (ja) | 1992-12-04 | 1992-12-04 | 半導体スタティックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4325129A JP2943543B2 (ja) | 1992-12-04 | 1992-12-04 | 半導体スタティックメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177354A JPH06177354A (ja) | 1994-06-24 |
| JP2943543B2 true JP2943543B2 (ja) | 1999-08-30 |
Family
ID=18173404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4325129A Expired - Lifetime JP2943543B2 (ja) | 1992-12-04 | 1992-12-04 | 半導体スタティックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2943543B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3824343B2 (ja) * | 1996-03-29 | 2006-09-20 | 富士通株式会社 | 半導体装置 |
| US6137129A (en) * | 1998-01-05 | 2000-10-24 | International Business Machines Corporation | High performance direct coupled FET memory cell |
-
1992
- 1992-12-04 JP JP4325129A patent/JP2943543B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06177354A (ja) | 1994-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990525 |