JPH11162172A

JPH11162172A - 半導体メモリ素子、半導体集積回路装置および半導体集積回路装置のプログラミング方法

Info

Publication number: JPH11162172A
Application number: JP32305497A
Authority: JP
Inventors: Shigeo Chatani; 茂雄茶谷
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1997-11-25
Filing date: 1997-11-25
Publication date: 1999-06-18

Abstract

(57)【要約】【課題】ＳＲＡＭとＲＯＭを同じチップ内で出荷段階
またはユーザ側の設定により作り分けることができる半
導体メモリ素子、半導体集積回路装置およびデータプロ
グラミング方法を提供する。【解決手段】半導体メモリ素子を、フリップフロップ
用トランジスタと、前記フリップフロップ用トランジス
タのデータ入出力用トランジスタと、前記フリップフロ
ップ用トランジスタとともにスタティックフリップフロ
ップを形成する負荷素子とを備えた半導体メモリ素子に
おいて、前記負荷素子をアンチヒューズ素子により構成
する。この半導体メモリ素子を集積回路とする。初期状
態においてはＳＲＡＭとして使用でき、ＲＯＭ化する部
分にはアンチヒューズ素子の一方に絶縁破壊電圧を印加
して低抵抗化するとフリップフロップの負荷抵抗値のバ
ランスが失われているのでハイまたはローに出力が固定
され、ＲＯＭとなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体メモリ素
子、半導体集積回路装置および半導体集積回路装置のプ
ログラム方法に関するものである。

【０００２】特にリードオンリーメモリ（以下ＲＯＭと
略記する）としても、ランダムアクセスメモリ（以下Ｒ
ＡＭと略記する）としても使用することができるメモリ
素子と前記メモリ素子を備えた半導体装置およびそのプ
ログラム方法に関する。

【０００３】

【従来の技術】近年、携帯用機器の普及により、セット
機器の小型化への要望が強くなった。このため、半導体
装置に対しても小型化や部品点数の削減が要望され、Ｒ
ＡＭとＲＯＭを一つの半導体チップ上に形成することが
求められるようになった。

【０００４】以下に、従来の技術について図面を参照し
ながら説明する。図６は、第１の従来例の半導体メモリ
素子の一例であって、スタティック型ＲＡＭ（以下、Ｓ
ＲＡＭと略記する）の１メモリ素子を示している。

【０００５】図６において、Ｑ１、Ｑ２、Ｑ３およびＱ
４は１ビットのＳＲＡＭメモリ素子を構成する金属−絶
縁体半導体(Metal-Insulator-Semiconductor．以下、Ｍ
ＩＳと略記する)トランジスタであり、Ｒ１１とＲ１２
は１ビットのＳＲＡＭメモリ素子を構成する抵抗素子で
ある。Ｑ１とＱ２はメモリ素子にデータ入出力を行うの
データ入出力用トランジスタであって、そのドレイン電
極はそれぞれ対をなす相補データ線ＢＬ１および相補デ
ータ線ＢＬ２の一方に接続され、ゲート電極は選択用ワ
ード線ＷＬ１に接続されている。Ｑ３とＱ４はメモリ素
子のスタティックフリップフロップを構成するフリップ
フロップ用トランジスタであって、Ｑ３のドレイン電極
は前記データ入出力用トランジスタＱ１のソース電極
に、ゲート電極は前記データ入出力用トランジスタＱ２
のソース電極に接続されている。Ｑ４のドレイン電極は
前記データ入出力用トランジスタＱ２のソース電極に、
ゲート電極は前記データ入出力用トランジスタＱ１のソ
ース電極に接続されている。さらに、Ｑ３とＱ４のソー
ス電極はグランドに接続されている。Ｒ１１とＲ１２は
メモリ素子の高抵抗負荷であって、Ｒ１１の一端子はデ
ータ入出力用トランジスタＱ１のソース電極に、また、
Ｒ１２の一端子はデータ入出力用トランジスタＱ２のソ
ース電極に接続され、さらに、それぞれの他端子は電源
電位に接続されている。

【０００６】この構成でスタティック型フリップフロッ
プ回路となり、ＳＲＡＭのメモリ素子の１ビットが形成
される。メモリ素子の動作については、一般によく知ら
れているフリップフロップ回路の動作と同じであり、図
７を用いてその動作を説明する。

【０００７】図７はメモリ素子を含めたＳＲＡＭ主要部
の回路図であり、図７において、１は外部からのデータ
をメモリ素子に書き込むための書き込み回路、２は相補
データ線の電位差を増幅するセンスアンプ回路、３はメ
モリ素子からデータを読み出す前に相補データ線を所定
の等しい電圧までプリチャージし、読み出しや書き込み
時間中にセンスアンプ回路や書き込み回路に接続されて
いない非選択の相補データ線を電源電位近くに昇圧して
おくためのデータ線電位供給回路である。ＭＣ０からＭ
Ｃ３はメモリ素子でおのおのの構成はＭＣ０と同じであ
るが、メモリ素子ＭＣ１は、選択ワード線ＷＬ１と相補
データ線ＢＬ３、ＢＬ４に接続され、メモリ素子ＭＣ２
は、選択ワード線ＷＬ２と相補データ線ＢＬ１、ＢＬ２
に接続され、メモリ素子ＭＣ３は、選択ワード線ＷＬ２
と相補データ線ＢＬ３、ＢＬ４に接続されている。ＭＩ
ＳトランジスタＱ５、Ｑ６、Ｑ１５およびＱ１６はカラ
ム選択用トランジスタであって、そのドレイン電極はそ
れぞれ相補データ線ＢＬ１、ＢＬ２、ＢＬ３またはＢＬ
４に接続され、ゲート電極はカラム選択線ＣＬ１または
ＣＬ２に接続され、ソース電極は書き込み回路１とセン
スアンプ回路２に接続されている。ＭＩＳトランジスタ
Ｑ７、Ｑ８は非選択データ線の電位供給トランジスタで
あって、ドレイン電極とゲート電極は電源線に接続さ
れ、ソース電極はそれぞれ相補データ線ＢＬ１、ＢＬ２
に接続されている。ＭＩＳトランジスタＱ９、Ｑ１０は
データ線のプリチャージ用トランジスタであって、ドレ
イン電極は電源線に接続され、ソース電極はそれぞれ相
補データ線ＢＬ１、ＢＬ２に接続され、ゲート電極はプ
リチャージ信号線ＰＲＣに接続されている。

【０００８】今、メモリ素子ＭＣ０が選択されたとする
と、ワード線ＷＬ１がハイレベル、ワード線ＷＬ２がロ
ーレベルとなる。また、カラム選択線ＣＬ１がハイレベ
ル、カラム選択線ＣＬ２がローレベルとなりカラム選択
用トランジスタＱ５とＱ６がオン状態に、カラム選択用
トランジスタＱ１５とＱ１６がオフ状態となって、相補
データ線ＢＬ１とＢＬ２が、データを読み出し時にはセ
ンスアンプ回路２に、データを書き込み時には書き込み
回路１に接続される。

【０００９】書き込み動作では、データ線はデータ線電
位供給回路３によって一旦電源電圧近くまでプリチャー
ジされた後に、書き込み回路によって、ＢＬ１とＢＬ２
の電位が書き込みたいデータに従って一方は電源電位
に、他方はグランド電位に相補的に決定される。そし
て、ワード線ＷＬ１がハイレベルであるため、データ入
出力用トランジスタＱ１とＱ２がオン状態となりストレ
ージノード５および６の電位が相補データ線ＢＬ１とＢ
Ｌ２の電位によって設定され書き込みがおこなわれる。

【００１０】読み出し動作では、データ線はデータ線電
位供給回路３によって一旦電源電圧近くまでプリチャー
ジされた後に、ワード線ＷＬ１がハイレベルであるた
め、データ入出力用トランジスタＱ１とＱ２がオン状態
となりストレージノード５および６の電位が相補データ
線ＢＬ１とＢＬ２にあらわれ、センスアンプ回路２がそ
の電位電位差を増幅し、外部パッドに出力する。

【００１１】つぎに、電位供給トランジスタＱ７とＱ８
のはたらきについて同じくメモリ素子ＭＣ０が選択され
た場合を例に簡単に説明する。メモリ素子ＭＣ０が選択
状態であるためメモリ素子ＭＣ１は非選択状態である
が、ワード線ＷＬ１がハイレベルであるためＭＣ１中の
データ入出力用トランジスタＱ１とＱ２はオン状態とな
っている。今相補データ線にジャンクションリークなど
のリーク電流がない場合は、相補データ線ＢＬ３とＢＬ
４の電位はプリチャージ電圧のまま電源電圧の近傍で保
持され誤書き込みはおこらない。しかし、相補データ線
の一方に微少なリーク電流が存在する場合には非選択時
間中にデータ線の電位はしだいに降下し、オン状態であ
るデータ入出力用トランジスタＱ１とＱ２を通してメモ
リ素子ＭＣ１は非選択状態であるにもかかわらず誤書き
込みを引き起こす。この誤書き込みを防止するため、リ
ーク電流に見合ったトランジスタＱ７とＱ８が電源線と
データ線の間に接続されている。

【００１２】次に、図８は、第２の従来例の半導体メモ
リ素子の一例であって、マスクプログラム型ＲＯＭ（以
下、マスクＲＯＭと略記する）、特にコンタクトホール
形成用マスクによるプログラム方式のマスクＲＯＭの１
メモリ素子を示している。ここで、Ｑ１１はメモリ素子
となるＭＩＳトランジスタであり、そのソース電極は接
地されている。ＢＬ１１はデータ線であり、メモリ素子
トランジスタのドレイン電極７をこのデータ線ＢＬ１１
にコンタクトホール８を用いて接続するか否かでデータ
“１”と“０”の記憶を行う。ＷＬ１１は選択用ワード
線であり、メモリ素子トランジスタＱ１１のゲート電極
に接続されている。

【００１３】図９はメモリ素子を含めたマスクＲＯＭ主
要部の回路図であり、これを用いてマスクＲＯＭの動作
を説明する。

【００１４】図９において、Ｑ１１からＱ１４、Ｑ２１
からＱ２４はメモリ素子となるＭＩＳトランジスタであ
り、そのソース電極は接地されている。ＢＬ１１、ＢＬ
１２はデータ線であり、メモリ素子トランジスタのドレ
イン電極をこのデータ線ＢＬ１１、ＢＬ１２に接続する
か否かでデータ“１”と“０”の記憶を行う。この例で
は、メモリ素子トランジスタＱ１１，Ｑ１４のドレイン
電極がデータ線ＢＬ１１に接続され、同じくメモリ素子
トランジスタＱ２２，Ｑ２４のドレイン電極がデータ線
ＢＬ１２に接続されている。ＷＬ１１からＷＬ１４は選
択用ワード線であり、それぞれがメモリ素子トランジス
タＱ１１〜Ｑ１４，Ｑ２１〜２４のゲート電極に接続さ
れている。

【００１５】Ｑ３１，Ｑ３２はカラム選択用トランジス
タであり、そのドレイン電極はそれぞれデータ線ＢＬ１
１，ＢＬ１２に接続され、ゲート電極はカラム選択用母
線ＣＬ１１，ＣＬ１２に接続され、ソース電極は接続さ
れてセンスアンプ回路４の入力となる。センスアンプ回
路４の出力はデータ出力線ＤＱ，（／ＤＱ）になる。こ
こで（／ＤＱ）は、ＤＱの否定論理の出力線の意味であ
る。

【００１６】さて、メモリ素子Ｑ１１からデータ“１”
を読み出す場合について説明する。選択用ワード線ＷＬ
１１がハイレベルとなり、選択用ワード線ＷＬ１２から
ＷＬ１４がローレベルとなってメモリ素子Ｑ１１，Ｑ２
１が選択される。ＭＩＳトランジスタＱ１１がオン状態
になることでデータ線ＢＬ１１の電位はメモリ素子Ｑ１
１を通って接地電位近くまで降下する。次にカラム選択
用母線ＣＬ１１がハイレベルになることでデータ線ＢＬ
１１の電位がセンスアンプ回路４に伝達され増幅されて
データ出力線ＤＱにハイレベル、データ出力線（／Ｄ
Ｑ）にローレベルがあらわれる。

【００１７】次に、例えばメモリ素子Ｑ２３からデータ
“０”を読み出す場合について説明する。選択用ワード
線ＷＬ１３がハイレベルとなり、選択用ワード線ＷＬ１
１，ＷＬ１２，ＷＬ１４がローレベルとなってメモリ素
子Ｑ１３，Ｑ２３が選択される。ＭＩＳトランジスタＱ
２３がオン状態となるがメモリ素子Ｑ２３のドレイン電
極はデータ線ＢＬ１２には接続されていない、このた
め、データ線ＢＬ１２の電位はメモリ素子Ｑ２３を選択
する前の状態のままである。カラム選択用母線ＣＬ１２
がハイレベルになることでデータ線ＢＬ１２の電位はセ
ンスアンプ回路４の所定の電源電位となり、これが増幅
されてデータ出力線ＤＱにローレベルがあらわれ、デー
タ出力線（／ＤＱ）にハイレベルがあらわれる。

【００１８】

【発明が解決しようとする課題】しかしながら、前記Ｓ
ＲＡＭのメモリ素子はそれを搭載した半導体装置の製造
が完成した後にＲＯＭとして動作させることができない
し、反対にマスクＲＯＭのメモリ素子はそれを塔載した
半導体装置の製造が完成した後はリード・ライトできる
ＲＡＭとして使用することができない。また、同一の半
導体基板上にＲＡＭとＲＯＭをつくる場合、ＲＡＭのメ
モリ素子およびその回路と、ＲＯＭのメモリ素子および
その回路を別々に用意しなければならず、チップ面積の
増大を招くという問題があった。

【００１９】さらに、ＳＲＡＭ用のメモリ素子とＲＯＭ
用のメモリ素子は構造および動作が異なるため、お互い
に取り替えることができない。そのため、実際にその半
導体チップを使用する際にはＲＡＭおよびＲＯＭともに
十分なメモリ容量を持つチップを使用しなければなら
ず、メモリ領域に無駄が生じてチップコストが高くなる
という問題があった。

【００２０】また、セット機器中にＳＲＡＭとマスクＲ
ＯＭの双方を組み込む場合も、ＳＲＡＭのチップとマス
クＲＯＭのチップを別々に用意しなければならないとい
う問題があった。

【００２１】本発明の目的は、ＳＲＡＭとしてもＲＯＭ
としても使用できるメモリ素子を提供し、同一チップ内
でＳＲＡＭとＲＯＭのメモリ容量をチップ購入後におい
て自由に設定することを可能とし、メモリ領域の無駄を
省くことができるとともに、セット機器中のメモリ部品
の点数を削減し、ＳＲＡＭとＲＯＭの制御用回路を共通
化し、回路の簡潔化を達成できるという半導体メモリ素
子と半導体集積回路装置およびそのデータプログラム方
法を提供することにある。

【００２２】

【課題を解決するための手段】上記課題を解決するため
に本発明にかかる半導体メモリ素子は、フリップフロッ
プ用トランジスタと、前記フリップフロップ用トランジ
スタのデータ入出力用トランジスタと、前記フリップフ
ロップ用トランジスタの負荷素子とを備えたスタティッ
クフリップフロップを利用した半導体メモリ素子におい
て、前記負荷素子がアンチヒューズ素子により構成され
たことを特徴とする。

【００２３】ここでアンチヒューズ素子とは、初期状態
において高抵抗であり、絶縁性を示すが、耐電圧以上の
電圧をかけることにより、変性して低抵抗となり導通
し、電圧が除去されても変性のため導通状態が維持され
る素子のことをいう。

【００２４】かかる構成により、アンチヒューズ素子の
抵抗値を可変とすることで、半導体メモリ素子をＳＲＡ
Ｍのメモリ素子またはＲＯＭのメモリ素子として利用す
ることができるので、ＳＲＡＭ、ＲＯＭを共通化した半
導体メモリ素子とすることができる。

【００２５】次に、本発明にかかる半導体メモリ素子
は、前記アンチヒューズ素子が、スタティックフリップ
フロップを形成するための対称で十分な抵抗値を持つこ
とが好ましい。

【００２６】かかる構成により、半導体メモリ素子の構
成がスタティックフリップフロップとなり、半導体メモ
リ素子をＳＲＡＭとして利用することができる。

【００２７】次に、本発明にかかる半導体メモリ素子
は、前記スタティックフリップフロップを形成している
アンチヒューズ素子の一方が、絶縁破壊により低抵抗化
し、前記スタティックフリップフロップの出力をハイま
たはローの一方に固定する抵抗値を持つことが好まし
い。

【００２８】かかる構成により、半導体メモリ素子の構
成がスタティックフリップフロップの状態をハイに固定
した構成となり、常に半導体メモリ素子の出力値がハイ
に固定されるので、半導体メモリ素子をハイまたはロー
が書き込まれ、出力が固定されたＲＯＭとして利用する
ことができる。

【００２９】上記課題を解決するために本発明にかかる
半導体集積回路装置は、フリップフロップ用トランジス
タと前記フリップフロップ用トランジスタのデータ入出
力用トランジスタと前記フリップフロップ用トランジス
タの負荷素子であってアンチヒューズ素子により構成さ
れた負荷素子とを備えたスタティックフリップフロップ
を利用した複数の半導体メモリ素子と、複数対の相補デ
ータ線と、複数の選択用ワード線と、複数の電源電圧線
とを集積化したことを特徴とする。

【００３０】かかる構成により、アンチヒューズ素子の
抵抗値を変えることにより、半導体メモリ素子をＳＲＡ
Ｍのメモリ素子またはＲＯＭのメモリ素子として利用す
ることができるＳＲＡＭ、ＲＯＭ共用の半導体集積回路
装置とすることができる。

【００３１】また、上記課題を解決するために本発明に
かかる半導体集積回路装置は、第１のフリップフロップ
用トランジスタと前記第１のフリップフロップ用トラン
ジスタのデータ入出力用トランジスタと前記第１のフリ
ップフロップ用トランジスタの負荷素子であってスタテ
ィックフリップフロップを形成するための対称で十分な
抵抗値を持つアンチヒューズ素子により構成された第１
の負荷素子とを備えた第１のスタティックフリップフロ
ップを利用した複数の第１の半導体メモリ素子と、第２
のフリップフロップ用トランジスタと前記第２のフリッ
プフロップ用トランジスタのデータ入出力用トランジス
タと前記第２のフリップフロップ用トランジスタの負荷
素子であって一方が絶縁破壊により低抵抗化し、前記ス
タティックフリップフロップの出力をハイまたはローの
一方に固定する抵抗値を持つアンチヒューズ素子により
構成された第２の負荷素子を備えた第２のスタティック
フリップフロップを利用した複数の第２の半導体メモリ
素子と、複数対の相補データ線と複数の選択用ワード線
と複数の電源電圧線とを集積化したことを特徴とする。

【００３２】かかる構成により、半導体メモリ素子の一
部をＳＲＡＭとして利用し、他の部分をＲＯＭのメモリ
素子として利用したＳＲＡＭ、ＲＯＭ共用の半導体集積
回路装置とすることができる。

【００３３】上記課題を解決するために本発明にかかる
半導体集積回路装置のプログラミング方法は、プログラ
ミングする半導体メモリ素子の電源電圧としてアンチヒ
ューズ素子の絶縁を破壊する絶縁破壊電圧を印加し、前
記プログラミングする半導体メモリ素子に対応する前記
一対の相補データ線の一方をハイとし、前記プログラミ
ングする半導体メモリ素子に対応する選択用ワード線を
ハイとすることにより、前記プログラミングする半導体
メモリ素子のアンチヒューズ素子のうち一方に絶縁破壊
電圧を印加して低抵抗化する。

【００３４】かかる方法により、半導体メモリ素子の一
部をＳＲＡＭとして利用し、他の部分をＲＯＭのメモリ
素子として利用し、ＲＯＭとして利用する半導体メモリ
素子に所望のデータを書き込むことができる。

【００３５】次に、前記半導体集積回路装置のプログラ
ミング方法は、前記プログラミングする半導体メモリ素
子の電源電圧として前記絶縁破壊電圧を印加し、その他
のノードにはスタティックメモリ素子の読み出し書き込
み電源電圧以下の電圧を印加することが好ましい。

【００３６】かかる方法により、ＲＯＭとして利用する
半導体メモリ素子以外の他のノードにはプログラミング
電圧を印加することなく、ＲＯＭとして利用する半導体
メモリ素子のみにプログラミング電圧を印加して所望の
データを書き込むことができる。

【００３７】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。

【００３８】（実施の形態１）図１は本発明の実施形態
１にかかるＳＲＡＭ状態である半導体メモリ素子を示し
ている。

【００３９】図１において、Ｑ１、Ｑ２、Ｑ３およびＱ
４は負荷素子であるアンチヒューズ素子とともに１ビッ
トのＳＲＡＭメモリ素子を構成するＭＩＳトランジスタ
であり、ＡＦ１とＡＦ２はアンチヒューズ素子の等価回
路である。Ｑ１とＱ２はメモリ素子にデータ入出力を行
うためのデータ入出力用トランジスタであって、そのド
レイン電極はそれぞれ対をなす相補データ線ＢＬ１およ
び相補データ線ＢＬ２の一方に接続され、ゲート電極は
選択用ワード線ＷＬ１に接続されている。Ｑ３とＱ４は
フリップフロップを構成するメモリ素子のフリップフロ
ップ用トランジスタであって、Ｑ３のドレイン電極は前
記データ入出力用トランジスタＱ１のソース電極に、ゲ
ート電極は前記データ入出力用トランジスタＱ２のソー
ス電極に接続されている。Ｑ４のドレイン電極は前記デ
ータ入出力用トランジスタＱ２のソース電極に、ゲート
電極は前記データ入出力用トランジスタＱ１のソース電
極に接続されている。さらに、Ｑ３とＱ４のソース電極
はグランドに接続されている。Ｒ１とＲ２はそれぞれア
ンチヒューズＡＦ１とＡＦ２の抵抗成分であって、Ｒ１
の一端子はデータ入出力用トランジスタＱ１のソース電
極およびフリップフロップ用トランジスタＱ３のドレイ
ン電極に接続され、また、Ｒ２の一端子はデータ入出力
用トランジスタＱ２のソース電極およびフリップフロッ
プ用トランジスタＱ４のドレイン電極に接続され、さら
にＲ１、Ｒ２の他端子は電源電位に接続されている。ま
た、Ｃ１とＣ２はそれぞれアンチヒューズＡＦ１とＡＦ
２の容量成分であって、Ｃ１の一端子はデータ入出力用
トランジスタＱ１のソース電極およびフリップフロップ
用トランジスタＱ３のドレイン電極に接続され、また、
Ｃ２の一端子はデータ入出力用トランジスタＱ２のソー
ス電極およびフリップフロップ用トランジスタＱ４のド
レイン電極に接続され、さらに、Ｃ１、Ｃ２の他端子は
電源電位に接続されている。

【００４０】この構成において、負荷抵抗であるアンチ
ヒューズ素子がスタティック型フリップフロップの負荷
抵抗として十分な抵抗値を持っておれば、半導体メモリ
素子はスタティック型フリップフロップ回路となり、Ｓ
ＲＡＭのメモリ素子の１ビットが形成される。図１に示
した本実施にかかる半導体メモリ素子は等価的に従来技
術で図６に示した回路と同様のものとなり、その動作も
従来技術の中で図６をもって示したＳＲＡＭと同じであ
るのでここでは省略する。

【００４１】（実施形態２）図２は本発明の実施形態２
にかかるＲＯＭ状態である半導体メモリ素子を示してい
る。

【００４２】図２において、Ｑ１、Ｑ２、Ｑ３およびＱ
４は負荷素子であるアンチヒューズ素子とともに１ビッ
トのスタティック型フリップフロップを構成するＭＩＳ
トランジスタであり、ＡＦ１とＡＦ２はアンチヒューズ
素子の等価回路である。Ｑ１とＱ２はメモリ素子のデー
タ入出力用トランジスタであって、そのドレイン電極は
それぞれ対をなす相補データ線ＢＬ１および相補データ
線ＢＬ２の一方に接続され、ゲート電極は選択用ワード
線ＷＬ１に接続されている。Ｑ３とＱ４はメモリ素子の
フリップフロップ用トランジスタであって、Ｑ３のドレ
イン電極は前記データ入出力用トランジスタＱ１のソー
ス電極に、ゲート電極は前記データ入出力用トランジス
タＱ２のソース電極に接続されている。Ｑ４のドレイン
電極は前記データ入出力用トランジスタＱ２のソース電
極に、ゲート電極は前記データ入出力用トランジスタＱ
１のソース電極に接続されている。さらに、Ｑ３とＱ４
のソース電極はグランドに接続されている。Ｒ１とＲ２
はそれぞれアンチヒューズＡＦ１とＡＦ２の抵抗成分で
あって、Ｒ１の一端子はデータ入出力用トランジスタＱ
１のソース電極に、また、Ｒ２の一端子はデータ入出力
用トランジスタＱ２のソース電極に接続され、さらに、
それぞれの他端子は電源電位に接続されている。また、
Ｃ２はアンチヒューズＡＦ２の容量成分であって、その
一端子はデータ入出力用トランジスタＱ２のソース電極
に接続され、他端子は電源電位に接続されている。Ｒ３
もアンチヒューズＡＦ１の抵抗成分であるが、アンチヒ
ューズに高電圧を印加して低抵抗化させたものである。
ここでＲ３の抵抗値は、Ｒ１またはＲ２の抵抗値に対し
て１０^-5倍程度とする。

【００４３】この構成でスタティック型フリップフロッ
プ回路は、一対のインバータ回路の負荷抵抗の抵抗値の
バランスが失われているため電源投入後、Ｑ３は常にオ
フ、Ｑ４が常にオンとなり、このメモリ素子から読み出
される出力データはＢＬ１にハイ、ＢＬ２にローが固定
的に出力される。上記アンチヒューズ素子のうち低抵抗
化する側が逆になれば出力も逆のものが得られる。この
ように半導体メモリ素子の出力がハイまたはローの一方
に固定されることになるので、したがってこのメモリ素
子はＲＯＭメモリ素子の１ビットとすることができる。

【００４４】（実施形態３）図３は本発明の実施形態３
に係る半導体集積回路装置であって、初期状態において
ＳＲＡＭ状態であったメモリ素子の一部を製品出荷段階
またはユーザが使用する前に選択的に一部のメモリ素子
のアンチヒューズ素子に対して絶縁破壊電圧を与えるこ
とでＲＯＭ化したものであり、半導体集積回路の主要部
（４メモリ素子分）を図示したものである。図３におい
て、メモリ素子ＭＣ０とＭＣ１がＲＯＭ化され、メモリ
素子ＭＣ２とＭＣ３はＳＲＡＭ素子のままである。メモ
リ素子ＭＣ０では、アンチヒューズＡＦ１が低抵抗にな
っており、メモリ素子ＭＣ０から読み出されるデータと
しては、データ線ＢＬ１がハイレベル、データ線ＢＬ２
がローレベルに固定されている。また、メモリ素子ＭＣ
１では、アンチヒューズＡＦ２が低抵抗になっており、
メモリ素子ＭＣ１から読み出されるデータとしては、デ
ータ線ＢＬ３がローレベル、データ線ＢＬ４がハイレベ
ルに固定されている。このようにアンチヒューズＡＦ
１、ＡＦ２のいずれを低抵抗化するかによってＲＯＭに
記憶させるデータの“１”、“０”を設定することがで
きる。アンチヒューズ素子を双方とも低抵抗化していな
いメモリ素子ＭＣ２とＭＣ３はスタティックフリップフ
ロップ型のＳＲＡＭとして機能し、データの読み出しと
書き込みの動作については従来技術で説明したＳＲＡＭ
の動作と同様であるのでここでは省略する。

【００４５】（実施形態４）図４は本発明の実施形態４
にかかる半導体集積回路装置であって、どのメモリ素子
もＲＯＭ化しておらず、すべてＳＲＡＭ状態のままの半
導体集積回路の主要部（４メモリ素子分）を図示したも
のである。図５は本発明にかかる半導体集積回路装置の
プログラミング方法を説明する図である。プログラミン
グ時とＳＲＡＭの書き込み時における回路中の各ノード
に印加すべき電圧をあらわしている。

【００４６】今、メモリ素子ＭＣ０に、読み出し時にデ
ータ線ＢＬ１にハイレベル、データ線ＢＬ２にローレベ
ルがあらわれるようにデータプログラミングを行う場合
を考える。周辺回路の電源電圧ＶＣＣは通常の読み出
し、書き込み時と同じ電圧を印加し、メモリ素子の電源
電圧は周辺回路の電源電圧よりも高く、アンチヒューズ
素子の絶縁破壊を起こす電圧ＶＰＰを印加する。ワード
線ＷＬ１はハイレベル、ＷＬ２はローレベルとし、カラ
ム選択線ＣＬ１はハイレベル、ＣＬ２はローレベルとし
た上、書き込み回路によってデータ線ＢＬ１はローレベ
ル、データ線ＢＬ２はハイレベルとする。この電圧印加
を行うことで、メモリ素子ＭＣ０にはアンチヒューズＡ
Ｆ１の絶縁膜を破壊する電流が、電源線ＶＣＣＭ→アン
チヒューズＡＦ１→データ入出力用トランジスタＱ１→
データ線ＢＬ１→カラム選択トランジスタＱ５→書き込
み回路のドライバという順路で流れ、アンチヒューズＡ
Ｆ１は絶縁破壊をおこし、低抵抗化する。この印加方法
は、アンチヒューズの絶縁膜を破壊し、低抵抗化できる
電流が確保できる限り、メモリ素子の電源電圧をＳＲＡ
Ｍの読み出し、書き込みを行う時の電源電圧よりも高い
電圧に設定するだけで、その他のノードに高電圧の印加
は特に必要としない。したがって、トランジスタ形成に
高耐圧のプロセスを採用する必要がなく、容易に実現が
可能である。

【００４７】上記とは逆にメモリ素子ＭＣ０に、読み出
し時にデータ線ＢＬ１にハイレベル、データ線ＢＬ２に
ローレベルがあらわれるようにデータプログラミングを
行う場合は、ワード線ＷＬ１はハイレベル、ＷＬ２はロ
ーレベルとし、カラム選択線ＣＬ１はハイレベル、ＣＬ
２はローレベルとした上、書き込み回路によってデータ
線ＢＬ１はハイレベル、データ線ＢＬ２はローレベルと
すれば良い。この場合は電源線ＶＣＣＭ→アンチヒュー
ズＡＦ２→データ入出力用トランジスタＱ２→データ線
ＢＬ２→カラム選択トランジスタＱ６→書き込み回路の
ドライバという順路で流れ、アンチヒューズ素子ＡＦ２
が絶縁破壊を起こし、低抵抗化する。

【００４８】なお、ここでの説明はすべて、Ｎチャネル
トランジスタを用いて行ったが、Ｐチャネルトランジス
タを用いても実現できることは言うまでもない。

【００４９】

【発明の効果】本発明にかかる半導体メモリ素子によれ
ば、ＳＲＡＭのメモリ素子としてもＲＯＭのメモリ素子
としても使用でき、部品点数の削減に効果がある。

【００５０】また、本発明にかかる半導体集積回路装置
によれば、半導体集積回路装置中のＳＲＡＭのメモリ容
量とＲＯＭのメモリ容量をユーザの使用状況にあわせて
最適に設定できるため、それぞれのメモリに余分な容量
を搭載する必要がなくなる。また、ＳＲＡＭの制御回路
とＲＯＭの制御回路を一体化できるためチップサイズの
削減、さらにはチップコストの削減に効果がある。

【００５１】また、本発明にかかる半導体集積回路装置
のプログラミング方法によれば、初期状態においてＳＲ
ＡＭメモリ素子となっている半導体集積回路装置を、メ
ーカによる半導体集積回路装置の出荷直前、または、ユ
ーザが半導体集積回路装置を使用する直前に、所望の部
分にアンチヒューズ素子の絶縁破壊電圧となるプログラ
ミング電圧を与えてＲＯＭメモリ素子とすることが可能
であるため、短ターンアラウンドタイムのＲＯＭ半導体
集積回路装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施形態１にかかるＳＲＡＭメモリ素
子の回路図

【図２】本発明の実施形態２にかかるＲＯＭメモリ素子
の回路図

【図３】本発明の実施形態３にかかる半導体集積回路装
置の主要部回路図

【図４】本発明の実施形態４にかかる半導体集積回路装
置の主要部回路図

【図５】本発明の実施形態４にかかる半導体集積回路装
置のデータプログラミングにおける各部印加電圧図

【図６】従来例であるＳＲＡＭメモリ素子の回路図

【図７】従来例であるＳＲＡＭの主要部回路図

【図８】従来例であるマスクＲＯＭメモリ素子の回路図

【図９】従来例であるマスクＲＯＭの主要部回路図

【符号の説明】

１書き込み回路２センスアンプ回路３データ線電位供給回路４センスアンプ回路５，６ストレージノード７ドレイン電極８コンタクトホールＷＬ１，ＷＬ２，ＷＬ１１〜ＷＬ１４選択用ワード線ＢＬ１〜ＢＬ４，ＢＬ１１，ＢＬ１２データ線ＰＲＣプリチャージ信号線ＣＬ１，ＣＬ２，ＣＬ１１，ＣＬ１２カラム選択用信
号線ＤＱ，（／ＤＱ）データ出力線Ｑ１〜Ｑ４メモリ素子のトランジスタＲ１，Ｒ２，Ｒ３メモリ素子のアンチヒューズの抵抗Ｒ１１，Ｒ１２ＳＲＡＭメモリ素子の負荷抵抗Ｑ５，Ｑ６，Ｑ１５，Ｑ１６，Ｑ３１，Ｑ３２カラム
選択用トランジスタＱ７，Ｑ８データ線電位供給用トランジスタＱ９，Ｑ１０データ線プリチャージ用トランジスタＣ１，Ｃ２メモリ素子のアンチヒューズの容量ＶＣＣ，ＶＣＣＭ電源線ＡＦ１，ＡＦ２アンチヒューズＭＣ０〜ＭＣ３メモリ素子

Claims

【特許請求の範囲】

【請求項１】フリップフロップ用トランジスタと、前
記フリップフロップ用トランジスタのデータ入出力用ト
ランジスタと、前記フリップフロップ用トランジスタの
負荷素子とを備えたスタティックフリップフロップを利
用した半導体メモリ素子において、前記負荷素子がアン
チヒューズ素子により構成されたことを特徴とする半導
体メモリ素子。
【請求項２】前記アンチヒューズ素子が、スタティッ
クフリップフロップを形成するための対称で十分な抵抗
値を持つ請求項１に記載の半導体メモリ素子。
【請求項３】前記スタティックフリップフロップを形
成しているアンチヒューズ素子の一方が、絶縁破壊によ
り低抵抗化し、前記スタティックフリップフロップの出
力をハイまたはローの一方に固定する抵抗値を持つ請求
項１に記載の半導体メモリ素子。
【請求項４】フリップフロップ用トランジスタと前記
フリップフロップ用トランジスタのデータ入出力用トラ
ンジスタと前記フリップフロップ用トランジスタの負荷
素子であってアンチヒューズ素子により構成された負荷
素子とを備えたスタティックフリップフロップを利用し
た複数の半導体メモリ素子と、複数対の相補データ線
と、複数の選択用ワード線と、複数の電源電圧線とを集
積化したことを特徴とする半導体集積回路装置。
【請求項５】第１のフリップフロップ用トランジスタ
と前記第１のフリップフロップ用トランジスタのデータ
入出力用トランジスタと前記第１のフリップフロップ用
トランジスタの負荷素子であってスタティックフリップ
フロップを形成するための対称で十分な抵抗値を持つア
ンチヒューズ素子により構成された第１の負荷素子とを
備えた第１のスタティックフリップフロップを利用した
複数の第１の半導体メモリ素子と、第２のフリップフロ
ップ用トランジスタと前記第２のフリップフロップ用ト
ランジスタのデータ入出力用トランジスタと前記第２の
フリップフロップ用トランジスタの負荷素子であって一
方が絶縁破壊により低抵抗化し、前記スタティックフリ
ップフロップの出力をハイまたはローの一方に固定する
抵抗値を持つアンチヒューズ素子により構成された第２
の負荷素子を備えた第２のスタティックフリップフロッ
プを利用した複数の第２の半導体メモリ素子と、複数対
の相補データ線と複数の選択用ワード線と複数の電源電
圧線とを集積化したことを特徴とする半導体集積回路装
置。
【請求項６】請求項４に記載の半導体集積回路装置の
一部をリードオンリーメモリとしてプログラミングする
方法であって、前記プログラミングする半導体メモリ素
子の電源電圧として前記アンチヒューズ素子の絶縁を破
壊する絶縁破壊電圧を印加し、前記プログラミングする
半導体メモリ素子に対応する前記一対の相補データ線の
一方をハイとし、前記プログラミングする半導体メモリ
素子に対応する選択用ワード線をハイとすることによ
り、前記プログラミングする半導体メモリ素子の前記ア
ンチヒューズ素子のうち一方に絶縁破壊電圧を印加して
低抵抗化する半導体集積回路装置のプログラミング方
法。
【請求項７】前記プログラミングする半導体メモリ素
子の電源電圧として前記絶縁破壊電圧を印加し、その他
のノードにはスタティックメモリ素子の読み出し書き込
み電源電圧以下の電圧を印加する請求項６に記載の半導
体集積回路装置のプログラミング方法。