WO2004040582A1 - 抵抗変化素子を用いた不揮発性フリップフロップ回路の駆動方法 - Google Patents

抵抗変化素子を用いた不揮発性フリップフロップ回路の駆動方法 Download PDF

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Description

要 約 書
入力端子 (IN1) が第 1の記憶ノード （9) に接続され、 出力端子 (OUT 1) が第 2の記憶ノード （10) に接続された第 1のインパータ （INV1)、入 力端子 (IN2) が第 2の記憶ノード （10) に接続され、 出力端子 (OUT2) が第 1の記憶ノード （9) に接続された第 2のインバータ （INV2)、 ゲートに ワード線 (13) カ接続され、第 1のビット線（11) と第 1の記憶ノード （9) との間に接続された第 1のパストランジスタ （ 5 )、ゲートにワード線（ 13 )が 接続され、 第 2のビット線 （12) と第 2の記憶ノード （10) との間に接続さ れた第 2のパストランジスタ （6)、第 1の記憶ノード（9) とプレート線（18) との間に接続された、 直列接続された第 1の制御用スイッチング素子 （7) と第 1の抵抗変化素子 (15)、および第 2の記憶ノード（10) とプレート線（18) との間に接続された、 直列接続された第 2の制御用スイッチング素子 (8) と第 2の抵抗変化素子（16) を備え、第 1およぴ第 2の抵抗変化素子（15、 16) の抵抗値が電流による発熱によつて変更可能である不揮発性フリップフ口ップ回 路の駆動方法であって、
前記不揮発性フリップフロップ回路の駆動方法は、 ストァステップと、 リコー ルステップとを順に有しており、 前記ストアステップは、 第 1およぴ第 2の抵抗 変化素子 （15、 16) の両方を低抵抗にする第 1のステップと、 前記第 1のス テップの後に第 1およぴ第 2の抵抗変化素子（15、 16) のうち、 「0」 を記憶 する記憶ノード （9または 10) に接続されている抵抗変ィ匕素子を低抵抗に維持 したまま、 「1」 を記憶する記憶ノード（9または 10)に接続されている抵抗変 化素子 （15、 16) のみを高抵抗にする第 2のステップとを有しており、 前記 リコールステップでは、 第 1およぴ第 2の抵抗変化素子 （15、 16) のうち高 抵抗である抵抗変ィヒ素子に接続されている記憶ノード （ 9または 10 ) に 「 」 力 第 1およぴ第 2の抵抗変化素子 （15、 16) のうち低抵抗である抵抗変化 素子に接続されている記憶ノード （9または 10) に 「0」 が記憶される、 不揮 発个生フリップフロップ回路の駆動方法。 明細書 抵抗変ィ匕素子を用いた不揮発性フリップフロップ回路の駆動方法 技術分野
本発明は、 抵抗変化素子を用いた不揮発性フリップフロップ回路の駆動方法に 関するものであり、 特に、 通常動作時に高速に動作し、 電源遮断時等に不揮発性 動作が可能な不揮発性フリップフ口ップ回路の駆動方法に関する。 背景技術
近年、 携帯 βの普及によって、 半導体素子の小型化、 低消費電力化が求めら れている。また、 携帯 βに不揮発性メモリを使用する必要性も高まっている。 現在、 フラッシュメモリや強誘電体メモリ （ F e R AM) などが、 不揮発性メモ リとして実用化されている。 また、 携帯 βにおいては、 小型ィ匕のために、 不揮 発性メモリが論理回路に混載される場合もある。 さらに、 S iチップを中心とす るデータ処理用の半導体素子に関しては、 小型化、 低消費電力化だけでなく、 高 速ィ匕も求められている。 しかし、 代表的な不揮発性メモリであるフラッシュメモ リは、 書き込み動作速度が遅く、 高電圧を必要とする。 したがって、 フラッシュ メモリは携帯機器には不向きである。 そこで、 低消費電力で高速動作が可能な強 誘電体メモリ （F e RAM) が注目されている。 しかし、 強誘電体メモリを S i チップに混載する場合、 強誘電体の成膜温度が高いことや P t等の貴金属の電極 を使用することなどによって、 プロセスコストが増大してしまう。 また、 不揮発 性メモリを S iチップに外付けして回路を構成する場合、 実装面積が増大するた めに、 βの小型化や軽量化に悪影響を与えてしまう。 さらに、 S iチップで構 成された論理デバイスの動作速度は、 前述の不揮発性メモリよりも高速であるた めに、 不揮発' 1"生メモリへのデータの入出力時間が、 論理デバイスの処理にとって オーバへッドとなってしまう。
これに対して、 s iデバイスの高速性と不揮発メモリの不揮発性の両方の利点 を生かした回路構成が、 特開 2 0 0 0— 2 9 3 9 8 9号公報に提案されている。 その回路は、 S iデバイスで多く用いられるフリップフロップ （以下、 FFと記 す） 回路に強誘電体キャパシタを付加した構成であり、 通常動作時には S iデバ イスの論理動作と同様に高速動作し、 必要なときに強誘電体キャパシタにデータ の書き込みを行なう。
上記の公開特許公報 (第 6頁〜第 9頁および図 2参照）に開示されている回路の 動作について説明する。 図 8に、 上記の公開特許公報の図 2の回路構成を示す。 トランジスタ 101、 102によって構成されるインバータおよびトランジスタ 103, 104によって構成されるインパータの、 一方の出力が他方の入力に接 続されて、 FF部が構成されている。また、 2つの記憶ノード 109、 110は、 各々のゲート部がヮード線 113に接続されたパストランジスタ 105、 106 を介して、 ビット線 111、 112に接続されている。 さらに、 強誘電体キャパ シタ 107、 108力 記憶ノード 109、 110とプレート （PL) 線 115 との間に接続されている。
READ動作および WR I TE動作は、 通常のフリップフロップと同様の動作 を行なう。
強誘電体キャパシタ 107、 108への書き込み動作 （以下、 STORE動作 と記す） は、 以下のような方法で行なわれる。 まず、 通常、 電源電圧 Vd dの 1 2に設定されているプレート線 115を、 電源 mffiVd dまで上昇させた後、 接地電圧にする。 この動作により、 記憶ノード 109、 110の miEQl、 Q2 に応じて、 強誘電体キャパシタ 107、 108には、 それぞれ互いに逆向きの電 圧が印加される。 その後、 プレート線 115を 0Vにし、 電源線 114の電圧 D Dを 0Vにして、 電源供給を遮断する。 以上の動作によって、 強誘電体キャパシ タ 107、 108の分極は、 相互いに逆向きに設定される。
強誘電体キャパシタ 107、 108からの読み出し動作 （以下、 RECALL 動作と記す） は、 以下のような方法で行なわれる。 プレート^?泉 115を 0 Vに固 定したまま、 電源線 114の電圧 DDを徐々に上昇させる。 強誘電体キャパシタ 107、 108は、 分極方向と印加される ®BEの方向とによって、 分極状態の変 化が異なるので、 電源電圧を上昇させたときに、 一方の強誘電体キャパシタは分 極反転を生じ、 他方の強誘電体キャパシタは分極反転を生じない。 そのために、 実効的な容量が異なることとなり、 原 の上昇に伴う記憶ノード 1 0 9、 1 1 0の 上昇の速度に差が生じる。 この差を利用して、 記憶ノード 1 0 9、 1 1 0の¾1£(3 1、 Q 2を再設定することが可能となる。
しかしながら、 上記の従来技術においては、 以下のような問題があった。 第 1に、 強誘電体では、 印加される電界がある値 （抗電界） を超えると、 分極 反転が起こる。 この分極の状態によって、 データの 「0」、 「1」 を表すが、 抗電 界以下の電界が印加される場合にも、 若干の分極反転が生じる。 このため、 S T O R E, R E CAL L以外の動作時に、 抗電界以下の電圧が強誘電体に印加され た場合でも、 分極状態がわずかながら変ィ匕し、 この繰り返しにより、 保持したい 分極状態が破壊されるディスターブと呼ばれる現象が生じる。 従って、 強誘電体 キャパシタ 1 0 7、 1 0 8のディスターブを防ぐためには、 強誘電体キャパシタ 1 0 7、 1 0 8にカ卩わる ®Eを正確に制御しなければならない。
第 2に、 強誘電体キャパシタ 1 0 7、 1 0 8は F F部の 2つの記憶ノード 1 0 9、 1 1 0に接続されているために、 記憶ノード 1 0 9、 1 1 0の寄生容量が増 大してしまう。 また、 F F部の動作中においても、 強誘電体キャパシタ 1 0 7、 プレート線 1 1 5、 強誘電体キャパシタ 1 0 8の経路に が印加されている。 強誘電体キャパシタ 1 0 7、 1 0 8のリーク電流は、 S i 02等の S iデバイス に用いられる絶縁膜のリーク電流よりも大きいために、 F F部の動作中に、 上記 の経路でリーク電流が発生する。 さらに、 通常動作中、 プレート線を V d dZ S に固定するための電流が必要となるので、 消費電流が増大してしまう。 発明の開示
本発明の目的は、 電気的に安定に動作し、 通常動作時に高速かつ低消費電力で 動作する不揮発个生フリップフ口ップ回路の駆動方法を提供することにある。 上記目的を達成する本発明に係る抵抗変ィ匕素子を用いた不揮発性フリップフ口 ップ回路の駆動方法は、
入力端子が第 1の記憶ノ一ドに接続され、 出力端子が第 2の記憶ノ一ドに接続 された第 1のィンバータ、 入力端子が前記第 2の記憶ノ一ドに接続され、 出力端 子が前記第 1の記憶ノードに接続された第 2のインパータ、 ゲートにヮ一ド線が 接続され、 第 1のビット線と前記第 1の記憶ノードとの間に接続された第 1のパ ストランジスタ、 ゲートに前記ワード線が接続され、 第 2のビット線と前記第 2 の記憶ノードとの間に接続された第 2のパストランジスタ、 前記第 1の記憶ノ一 ドとプレート線との間に接続された、 直列接続された第 1の制御用スイッチング 素子と第 1の抵抗変ィ匕素子、 および前記第 2の記憶ノードと前記プレート線との 間に接続された、 直列接続された第 2の制御用スィツチング素子と第 2の抵抗変 化素子を備え、 前記第 1および第 2の抵抗変ィ匕素子の抵抗値が電流による発熱に よって変更可能である不揮宪性フリップフロップ回路の駆動方法であって、 ストアステップと、 リコールステップとを順に有しており、 前記ストアステツ プは、 前記第 1および第 2の抵抗変化素子の両方を低抵抗にする第 1のステップ と、 前記第 1のステップの後に前記第 1および第 2の抵抗変ィ匕素子のうち、 「0」 を記憶する記憶ノードに接続されている抵抗変ィ匕素子を低抵抗に維持したまま、 「1」 を記憶する記憶ノードに接続されている抵抗変化素子のみを高抵抗にする 第 2のステップとを有しており、 前記リコールステップでは、 前記第 1および第 2の抵抗変化素子のうち高抵抗である抵抗変化素子に接続されている記憶ノ一ド に 「1」 が、 前記第 1および第 2の抵抗変化素子のうち低抵抗である抵抗変化素 子に接続されている記憶ノードに 「0」 が記憶される。 図面の簡単な説明
第 1図は、 本発明の実施の形態に係る不揮発性フリップフロップ回路を示す回 路図である。
第 2図は、 S T O R E動作の第 1のステップにおいて各制御線に印加する電圧 を示すタイミングチヤ一トである。
第 3図は、 S T O R E動作の第 1のステツプにおレ、て 2つの抵抗変化素子に流 れる電流のシミュレーシヨン結果を示す図である。
第 4図は、 S T O R E動作の第 2のステップにおいて各制御線に印加する電圧 を示すタイミングチヤ一トである。
第 5図は、 S T O R E動作の第 2のステツプにおレ、て 2つの抵抗変化素子に流 れる電流のシミュレーシヨン結果を示す図である。
4 第 6図は、 R E CA L L動作において各制御線に印加する電圧を示すタイミン グチヤートである。
第 7図は、 R E C A L L動作における記憶ノ一ドの電圧のシミユレーション結 果を示す図である。
第 8図は、 従来の不揮発性メモリ回路を示す回路図である。 発明を実施するための最良の形態
以下に、 本努明の実施の形態について添付図面を参照しながら説明する。 図 1 は、 本発明の実施の形態に係る不揮発性フリップフロップ回路を示す回路図であ る。 本不揮発性フリップフロップ回路は、 第 1のインパータ I NV 1を構成する 第 1のトランジスタ 1およぴ第 2のトランジスタ 2と、 第 2のインパータ I NV 2を構成する第 3のトランジスタ 3およぴ第 4のトランジスタ 4と、 第 1および 第 2のパストランジスタである第 5のトランジスタ 5および第 6のトランジスタ 6と、 第 1の記憶ノード 9およぴ第 2の記憶ノード 1 0と、 ワード線 1 3と、 第 1のビット線 1 1およぴ第 2のビット線 1 2と、第 1および第 2の 原線 1 4 a、 1 4 bと、 第 1および第 2の制御用スイッチング素子である第 7のトランジスタ 7および第 8のトランジスタ 8と、 第 1の抵抗変化素子 1 5およぴ第 2の抵抗変 化素子 1 6と、 制御信号線である C S線 1 7およびプレート線 1 8とを備えてい る。 ここで、 第 1のインバータ I NV 1を構成する第 1およぴ第 2のトランジス タ 1、 2、 並びに第 2のインパータ I NV 2を構成する第 3およぴ第 4のトラン ジスタ 3、 4は、それぞれ相補型のトランジスタである。以下においては、第 1、 第 3、 第 5〜第 8のトランジスタ 1、 3、 5〜8が N型 MO Sトランジスタであ り、 第 2および第 4のトランジスタ 2、 4が P型 MO Sトランジスタである場合 について説明する。
第 1のトランジスタ 1のソースは接地され、 第 2のトランジスタ 2のソースは 第 1の電源線 1 4 aに接続されている。 同様に、 第 3のトランジスタ 3のソース は接地され、 第 4のトランジスタ 4のソースは第 2の電源線 1 4 bに接続されて レ、る。 第 1および第 2のトランジスタ 1、 2のゲートは、 相互に接続されて第 1 のィンバータ I N V 1の入力端子 I N 1を構成し、 第 1およぴ第 2のトランジス
5 タ 1、 '2のドレインは、 相互に接続されて第 1のィンパータ I N V 1の出力端子 OUT 1を構成している。 同様に、 第 3およぴ第 4のトランジスタ 3、 4のゲ一 トおよびドレインは、 各々相互に接続されて、 第 2のインパータ I NV 2の入力 端子 I N 2および出力端子 OU T 2を構成している。 また、 第 1のインパータ I NV 1の入力端子 I N 1は、 第 1の記憶ノード 9を介して、 第 2のィンパータ I NV 2の出力端子 OUT 2に接続され、 第 1のィンバータ I NV 1の出力端子 O UT 1は、 第 2の記憶ノード 1◦を介して、 第 2のインバータ I NV 2の入力端 子 I N 2に接続されている。 これらによって帰還回路部であるフリップフロップ が構成されている。 また、 パストランジスタである第 5および第 6のトランジス タ 5、 6はゲートにワード線 1 3が接続されており、 これらによってアドレス選 択を行なうことが可能となる。 さらに、 第 1およぴ第 2の記憶ノード 9、 1 0に は、 それぞれ制御用スィツチング素子である第 7およぴ第 8のトランジスタ 7、 8が接続されており、 これらの制御用スィツチング素子は、 ゲートに制御信号線 である C S線 1 7が接続され、 それぞれ第 1およぴ第 2の抵抗変化素子 1 5、 1 6の一端が接続されている。 さらに、 第 1および第 2の抵抗変化素子 1 5、 1 6 の他端は、 プレート線 1 8に接続されている。
第 1およぴ第 2の'抵抗変化素子 1 5、 1 6は、 素子形成後に抵抗値を変えるこ とができる素子であり、 本実施の形態では、 一例として、 G e T e S b等のカル コゲナイド化合物で構成される相変化材料を用いた抵抗変化素子である。 後述す る手段によって、 第 1およぴ第 2の抵抗変ィ匕素子 1 5、 1 6の抵抗値を変ィ匕させ ることが可能である。 これによつて、 フリップフロップの記憶情報を 原遮断後 も保持することができ、 不揮発性が実現される。
電源が供給されている通常の動作時には、 パストランジスタである第 5および 第 6のトランジスタ 5、 6を導通状態にする。 これによつて、 第 1およぴ第 2の 記憶ノード 9、 1 0から第 1および第 2のビット線 1 1、 1 2に記憶情報を読み 出す R E AD動作、 または、 ビット線 1 1、 1 2から第 1および第 2の記憶ノー ド 9、 1 0に記憶情報を書き込む WR I T E動作を行なう。 言うまでもなく、 フ リップフロップ回路では、 第 1および第 2の記憶ノード 9、 1 0のうち、 いずれ 力、一方に 「1 (すなわち、 「H i g h」）」 が記憶されており、他方に 「0 (すなわ ち、 「Low」）」 が記憶されている。
また、 電源遮断時には、 フリップフロップの記憶情報を第 1および第 2の抵抗 変化素子 15, 16に書き込む S T O R E動作を行なう。 さらに、 電源の再供給 時には、 第 1およぴ第 2の抵抗変化素子 15、 16に書き込まれた情報を読み出 す RECALL動作を行なう。 以下に、 それぞれの動作に関して具体的に説明す る。
(STORE動作）
図 1に示した不揮発性フリップフロップ回路の STORE動作にっレ、て説明す る。 STORE動作は、 以下に示す 2つのステップからなる。 STORE動作の 第 1のステツプでは、 第 1および第 2の抵抗変化素子 15, 16を共に結晶状態 にし、 それらの抵抗値を低抵抗にする。
STORE動作の第 2のステツプでは、 第 1または第 2の抵抗変化素子 15、 16のレ、ずれ力一方のみをアモルファス状態にし、 その一方の抵抗変ィ匕素子の抵 抗値を高抵抗にする。 これによつて、 フリップフロップの記憶情報を第 1および 第 2の抵抗変ィ匕素子 15、 16に書き込む。具体的には、 「0」 を記憶する記憶ノ ード （ 9または 10のいずれか） に接続されている抵抗変化素子を低抵抗に維持 したまま、 「 1」を記憶する記憶ノード（ 10または 9のいずれか） に接続されて いる抵抗変ィ匕素子 （16または 15のいずれ力） のみを高抵抗にする。
(1) 第 1のステップ
STORE動作の第 1のステップについて、 図 2、 3を用いて説明する。 図 2 は、 S T O R E動作の第 1のステツプにおレ、て、 図 1に示した回路の各制御緣に 印加する電圧を示すタイミングチャートである。 図 2において、 CS、 PL、 D Dは、 それぞれ C S線 17、 プレート線 18、 電源線 14 a、 14bの電圧を表 す。
まず、 ある瞬間から時間 T bの間、 C S線 17に鼇源 «j£V d dよりも昇圧さ れた電圧 V b tを印加する。 この時間 T b 1の開始直前では、 第 1及ぴ第 2のィ ンバータ I N V 1、 I V2の電源線 14 a、 14bに ® 電圧 V d dが印加さ れている状態、 およびプレート線 18に接地電圧が印加されている状態を維持し たまま、 制御用スイッチング素子である第 7および第 8のトランジスタ 7、 8が 導通している状態に変ィ匕される。
次に、 。3線17への電圧印カ卩を開始してから時間 Tb 1の後、 時間 Tb 2の 間、 プレート線に 源電圧 V d dを印加する。 後述するように、 発熱によって高 温になった第 1およぴ第 2の抵抗変化素子 15, 16を結晶化するためには、 緩 やかに冷却することが必要であり、 そのために、 プレート線に印加する電圧を緩 やかな傾斜で立ち上げ （立ち上げ時間 A t 1)、 緩やかな傾斜で立ち下げる （立 ち下げ時間 Δ t 2)。
すなわち、 図 2における時間 Tb 2の開始前の時閒 Δ t 1では、 第 1及び第 2 のインバータ INV1、 INV2の電源線 14 a、 14 bに 源 ®£ V d dが印 加されている状態、 およぴ第 7および第 8のトランジスタ 7、 8が導通している 状態が維持されたまま、 プレート線 18に印可される ®j£が接地 ¾j£から所定電 圧に向けて徐々に向上される。 そして、 次の時間 Tb 2では、 第 1及び第 2のィ ンバータ I N V 1、 I NV2の 泉 14 a、 14bに鼇源 ffiV d dが印カロさ れている状態、 および制御用スィツチング素子である第 7およぴ第 8のトランジ スタ 7、 8が導通している状態が維持されたまま、 プレート線 18に印加される 電圧が所定 ®£ (Vdd) に維持される。 時間 Tb 2が終了し、 時間 Tb 3の開 始直後には、 第 1及び第 2のインパータ I NV1、 11^ 2の電源線14 &、 1 4 bに電源 v d dが印カ卩されている状態、 および制御用スィツチング素子で ある第 7および第 8のトランジスタ 7、 8が導通して!/、る状態を維持したまま、 プレート線 18に印加される を所定電圧（V d d)から接地 mmに向けて徐々 に降下させる。
また、 時間 Tb 2を経過した後も、 少なくともプレート線の電圧が 0Vになる まで、 CS線 17の IEを昇圧された電圧 Vb tに保持する。 即ち、 Tb 3>A t 2である。 すなわち、 時間 Tb 3 (Δ ΐ 2の時間を除く） では、 第 1及び第 2 のインバータ INV1、 INV2の電源線 14 a、 14 bに鹭?原電圧 V d dが印 加されている状態、 プレート線 18に接地 が印加されている状態、 およぴ制 御用スイッチング素子である第 7およぴ第 8のトランジスタ 7、 8が導通してい る状態が維持される。
これによつて、 第 7および第 8のトランジスタ 7、 8が導通状態になり、 第 1
8 および第 2の抵抗変化素子 15、 16に電流が流れる。 第 1および第 2の抵抗変 化素子 15、 16は、 例えば、 G e T e S b等のカルコゲナイド化合物で構成さ れる相変化材料によって形成されている。 相変化材料に、 ある一定以上のジユー ル熱を与えた後、 徐々に冷却すれば、 結晶状態になり、 低抵抗になる。 絶縁膜に S i O 2を用いた直径 φ 190 nmの相変化材料を、 結晶状態にするのに要する 単位体積当りのジュール熱は約 1.6 p Jであることが知られている（S. Tyson et al. , Aerospace Conference Proceedings, 2000 IEEE vol.5 pp385-390) 0 図 1に示した回路に関して、 図 2に示したタイミングチャートに従って電圧 C S、 PL、 DDを印加する条件でシミュレーションを行い、 STORE動作の第 1のステップを解析した。 一例として、 初期状態において第 2の抵抗変化素子 1 6の抵抗値が、 第 1の抵抗変化素子 15の抵抗値の 10倍であるとした。 また、 C S線 17に印加する昇圧された flffiV b tを 3. 9 Vとし、 ®JEを印加する時 間に関しては、 T bを 100 n s、 T b 1、 Tb 2を共に 50 n sとした。 尚、 抵抗変化素子の発熱量をシミュレーションすることが目的であるので、ここでは、 T b 3、 Δ tを共に 0 n sとした。 また、 第 1およぴ第 2の抵抗変化素子 15、 16に関しては、共に直径を φ 19 Onmとし、絶縁膜として S i〇2を用いた。 これらの条件で行った、 第 1および第 2の抵抗変化素子 15、 16に流れる電 流のシミュレーション結果を図 3に示す。 図 3では、 第 1および第 2の記憶ノー ド 9、 10からプレート線 18に流れる電流方向を正としている。 いま、 フリツ プフ口ップの第 1の記憶ノード 9に 「 1」 （霪原 ®j£ V d dに対応）、 第 2の記憶 ノード 10に「0」 （接地 miEOVに対応）が保持されているとする。 この情報を 第 1およぴ第 2の抵抗変化素子 15、 16に書きこむ。
まず、 CS線 17に昇圧された mi£Vb t = 3. 9Vを印加して、 第 7および 第 8のトランジスタ 7、 8を導通状態にした。 次に、 C S線 17への昇圧された 電圧 V b tの印加を開始してから、 時間 T b 1 = 50 n sの間、 プレート線 18 の電圧を 0 Vに保持した。 なお、 電源線 14 a、 14bの電圧 DDは電源電圧 V d dに維持した。 このとき、 第 1の抵抗変ィ匕素子 15の両端の電圧は V d dおよ ぴ 0Vとなり、 図 3から分かるように、 第 1の抵抗変化素子 15 (R1) に、 約 210 μ Aの電流が流れ、 約 21 p Jのジュール熱が発生した。 なお、 第 2の抵
9 抗変化素子 16 (R2) の両端の電圧はいずれも 0Vであるので、 第 2の抵抗変 化素子 16 (R2) には電流が流れていなレ、。
次に、 図 2に示すように、 時間 Tb lの後、 時間 Tb 2 = 50n sの間、 CS 線の電圧を V b tに保持したままで、 プレート線 18に電源電圧 V d dを印加し た。 電源 ,線 14 a、 14bの ®£D Dは ®t原電圧 V d dに維持した。 このとき、 第 2の抵抗変ィ匕素子 16 (R2) の両端の ®£は 0 Vおよび Vd dとなるので、 図 3から分かるように、 第 2の抵抗変化素子 16 (R2) に、 第 1の抵抗変化素 子 15 (R 1) とは逆向きに、 約 32 ί Aの電流が流れ、 約 5. 4p Jのジユー ル熱が発生した。 なお、 第 1の抵抗変ィ匕素子 15 (R1) の両端の電圧はいずれ も Vd dであるので、 第 1の抵抗変化素子 15 (R1) には電流は流れない。 以 上にぉ ヽて第 1およぴ第 2の抵抗変化素子 15, 16で発生するジュール熱は、 徐々に冷却すれば、 結晶状態になるのに十分な熱量である。
このように、 STORE動作の第 1のステップでは、 まず、 制御信号線である C S線 17
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tを印加し、 制御用スィツチング素子である第 7およぴ第 8トランジスタ 7、 8を導通状態にする。 次に、 プレート線 18の電 圧を、 所定時間 （Tb l) の間 0Vにした後、 所定時間 （Tb 2) の間電圧 Vd dに設定する。 これにより、 第 1および第 2の抵抗変化素子 15、 16に電流が 流れ、 共に結晶状態となるのに必要なジュール熱をそれらに与えることが実現さ れた。
さらに、ジュール熱によつて高温になつた第 1および第 2の抵抗変化素子 15、 16を緩やかに冷却することが必要となる。冷却に要する時間は、発熱量、温度、 抵抗変化素子およびその周囲の熱特性 （熱伝導性、 放熱性） などに依存する。 例 えば、 抵抗値が小さければ、 発熱量が比較的大きくなるので、 電流が流れなくな つた後、 冷却時間は比較的長いと考えられる。 これに対して、 抵抗値が大きけれ ば、 比較的発熱量が小さいので、 電流が流れなくなった後の冷却時間は、 比較的 短いと考えられる。 従って、 本第 1のステップにおいては、 第 1及び第 2の抵抗 変化素子 15、 16に印加する電圧を急峻に変ィ匕させることは望ましくない。 第 1及ぴ第 2の抵抗変化素子 15、 16の初期抵抗値が大小何れの場合であっても、 緩やかに冷却されるように、 印加する ®i£を緩やかな傾斜で変ィ匕させることが望
10 ましい。 即ち、 図 2において、 プレート線 18に印加するパルス電圧の立ち上げ 時間 Δ t 1は、時間 Tb 1の間に電流が流れて発熱が生じた抵抗変化素子（上記 シミュレーションにおレヽては第 1の抵抗変化素子 15 ) が緩やかに冷却すること を保証するためのものである。 同様に、 プレート線 18に印加するパルス ®£の 立ち下げ時間 Δ t 2は、時間 T b 2の間に電流が流れて発熱が生じた抵抗変化素 子 （上記シミュレーションにおいては第 2の抵抗変化素子 16) が緩やかに冷却 することを保証するためのものである。 従って、 時間 Tb 2の後、 プレート線 1 8に印加するノ、。ルス電圧の立ち下げ時間 Δ t 2以上の時間、 CS線に電圧を印加 することが必要である。即ち、 Tb 3>A t 2であることが必要である。例えば、 Tb 3を 50n sとし、 Δ t 1および Δ t 2を、共に 5n s以上 20 n s以下の 範囲内で、 第 1およぴ第 2の抵抗変化素子 15、 16の素材などに応じて、 調節 すればよい。
なお、 上記では、 制御用スィツチング素子である第 7および第 8のトランジス タ 7、 8を導通状態にした状態で、 プレート線 18を 0 Vに設定する時間 T b 1 を 50n s、 プレート線 18を Vd dに設定する時間 Tb 2を 5 On sにした場 合を説明したが、 これに限定されるものではない。 第 1および第 2の抵抗変化素 子 15、 16に発生するジュール熱が、 各々を結晶状態にするのに要するジユー ル熱となるように、 時間 Tb l、 Tb 2を設定すればよい。 また、 パルス ®]ϊの 代わりに、 直流 flffiを使用してもよレ、。
(2) 第 2のステップ
STORE動作の第 2のステップについて図 4、 5を用いて説明する。 この S TORE動作の第 2のステップでは、 第 1のステップの後に第 1およぴ第 2の抵 抗変化素子 15、 16のうち、 「0」 を記憶する記憶ノード（9または 10) に接 続されている抵抗変ィ匕素子 （15または 16のいずれか一方） を低抵抗に維持し たまま、 「1」を記憶する記憶ノード（10または 9)に接続されている抵抗変ィ匕 素子 （16または 15のいずれ力、一方） のみを高抵抗にする。
第 1およぴ第 2の抵抗変化素子 15, 16の抵抗値は、 第 1のステップによつ て、 共に結晶状態になっており、 低抵抗で同じ程度の値になっているとする。 図 4は、 S TOR E動作の第 2のステップにおいて、 図 1に示した回路の各制御線
11 に印加する mj£を示すタイミングチヤ一トである。
CS線 17に、 ある瞬間から時間 Tcの間、 昇圧された電圧 Vb tを印加し、 第 7および第 8のトランジスタ 7、 8を導通状態にする。 すなわち、 第 1及び第 2のィンバータ I N V 1、 I NV2の戴?原線 14 a、 14 に電？原電圧 V d dが 印加されている状態、 およびプレート線 18に接地 Sffが印加されている状態を 維持したまま、制御用スィツチング素子である第 7および第 8のトランジスタ 7、 8を導通している状態に変ィ匕させる。
いま、第 1およぴ第 2の記憶ノード 9、 10の mjBま、 「1」、 「0」 に対応する ようにそれぞれ Vd d、 0Vに保持されているとする。 プレート線 18の MISま OVに設定されているので、 第 1の抵抗変化素子 15の両端の電圧は Vd dであ り、 第 1の抵抗変ィ匕素子 15に大きな電流が流れる。 一方、 第 2の抵抗変化素子 16の両端の MJBま 0 Vであり、 第 2の抵抗変化素子 16には電流がほとんど流 れない。
第 1および第 2の抵抗変ィ匕素子 15、 16は、 上記したように GeTe Sb等 の相変化材料によって形成されている。 相変化材料に、 ある一定以上のジュール 熱を与え、 融点以上にし、 急激に冷却すれば、 アモルファス状態になり、 高抵抗 になる。 絶縁膜に S i O 2を用いた直径 φ 1.90 nmの相変化材料を、 ァモルフ ァス状態にするのに要する単位体積当たりのジュール熱は、 約 3. 6 p Jである (S. Tyson et al.による上記文献参照)。 制御信号線である CS線 17に電圧を 印加する時間 T cを調節し、 第 1の抵抗変化素子 15のみをァモルファス状態、 即ち高抵抗にする。 このとき、 電流がほとんど流れない第 2の抵抗変化素子 16 は結晶状態、 即ち低抵抗のままである。
第 1のステップと同様に、 図 1に示した不揮発性フリップフロップ回路に関し て、 図 4に示したタイミングチャートに従って電圧 CS、 PL、 DDを印加する 条件でシミュレーションを行い、 STORE動作の第 2のステップを解析した。 一例として、 C S線 17に印加する昇圧された ¾]Εν b tを 3. 9 V、 印加する 時間 T cを 10 n sとした。 第 1およぴ第 2の抵抗変化素子 15、 16に関して は、 共に直径を ψ 190 nmとし、 絶縁膜として S i 02を用い、 抵抗値が共に 10 k Ωであるとした。
12 これらの条件で行つた、 第 1および第 2の抵抗変化素子 1 5、 1 6に流れる電 流のシミュレーション結果を図 5に示す。 図 5から分かるように、 安定状態にお いて、 第 1の抵抗変化素子 1 5に約 2 0 8 μ Αの電流が流れた。 このとき、 第 1 の抵抗変ィ匕素子 1 5で発生するジュール熱は、 約 4 . 8 p Jとなった。 これは、 抵抗変化素子をアモルファス状態にするのに十分な値である。時間 T c経過後に、 C S線 1 7を急峻に 0 Vにする.ことで、 第 1の抵抗変化素子 1 5を急冷させて、 第 1の抵抗変化素子 1 5を結晶状態からァモルフ了ス状態に変化させることがで • きる。このとき、第 2の抵抗変化素子 1 6には、電流がほとんど流れないために、 結晶状態のままである。 これにより、 第 1の抵抗変化素子 1 5はァモルフ了ス状 態になり、 高抵抗になる。 一方、 第 2の抵抗変化素子 1 6は結晶状態のままであ り、低抵抗である。これによつて、例えば、第 1の抵抗変化素子 1 .5の抵抗値が、 第 2の抵抗変化素子 1 6の 1 0倍となり、 抵抗値の大小関係が最初の状態 （第 1 のステップを実行する前） と逆になる。 これに対して、 第 1の記憶ノードが 0 V であり、 第 2の記憶ノ一ドが V d dであれば、 上記した第 2のステツプの結果、 例えば、 第 2の抵抗変化素子 1 6の抵抗値が、 第 1の抵抗変化素子 1 5の 1 0倍 となり、 抵抗値の大小関係が最初の状態 （第 1のステップを実行する前） と同じ になる。
以上のように、 第 2のステップでは、 時間 T c 'お経過した後、 第 1及ぴ第 2の ィンバータ I N V 1、 I NV 2の鼋源線 1 4 a、 1 4 bに觀原電圧 V d dが印カロ されている状態、 およびプレート線 1 8に接地 ffiが印加されている状態を維持 したまま、 急峻に制御用スィツチング素子である第 7およぴ第 8のトランジスタ 7、 8を導通していない状態に変ィ匕させる。
このように、 S T OR E動作の第 2のステップでは、 C S線 1 7に昇圧された 電圧 V b tを印加することによって、 制御用スイッチング素子である第 7および 第 8のトランジスタ 7、 8を導通状態にし、 フリップフロップの 2つの記憶ノー ドのうちの「 1」になっている記憶ノードに接続されている抵抗変化素子のみに、 ァモノレフ了ス状態になるのに必要なジュール熱を与えることが実現できた。また、 S T O R E動作の第 1およぴ第 2のステップによって、 フリップフ口ップの記憶 情報を第 1およぴ第 2の抵抗変化素子 1 5、 1 6に書き込む、■即ち、 第 1および
13 第 2の抵抗変化素子 15, 16の抵抗値の大小関係として保存することで不揮発 に情報が保持されることになる。 従って、 STORE動作終了後、 情報を消失す ることなく、 不揮発性フリップフロップ回路の mt原を遮断することができる。 なお、 上記した STORE動作の第 2のステップにおいて、 制御用スィッチン グ素子を導通状態にする時間 T cを 10 n sにしたが、 これに限定されず、 抵抗 変化素子をァモルフ了ス状態にするのに必要なジュール熱を与えることができる 時間であればよい。
また、 上記では、 第 7および第 8のトランジスタ 7、 8を導通状態にするため に、 C S線に昇圧された mjEV b tを印加する:^を説明したが、 これはトラン ジスタのしきい値電圧による Si£降下を抑制するためである。 従って、 昇圧され mffvb tを印加することが望ましい （特に第 2のステップにおいて） 力 w, 電圧 V d dであっても上記した S T O R E動作を実現することができる。
(RECALL動作）
次に、 RECALL動作について、 図 6、 7を用いて説明する。 上記の S TO RE動作によって、 第 1の抵抗変ィ匕素子 15の抵抗値は、 第 2の抵抗変化素子 1 6の 10倍となっているとする。 STORE動作が終了した後は、 このような抵 抗値の状態で不揮発性フリップフロップ回路に対する電源供給が停止される。 こ の 原供給の停止により、 第 1および第 2の記憶ノード 9、 10からは、 記憶の 内容 （すなわち、いずれか一方が 「1 (すなわち、 「H i gh」）」 に対応する電圧 が供給され、他方には が供給されておらず「0 (すなわち、 「Lowj)」 とな つていること） が消去される。 RECALL動作では、 STORE動作が終了し た後に電源供給が停止される前の記憶ノード 9、 10の内容を復活させる。
具体的には、このリコールステップでは、第 1およぴ第 2の抵抗変化素子 15、 16のうち高抵抗である抵抗変ィ匕素子 (15または 16のいずれ力 に接続され ている記憶ノード （9または 10のいずれ力、） に 「1 (すなわち、 「H i gh」） が記憶され、 第 1および第 2の抵抗変化素子 15、 16のうち低抵抗である抵抗 変化素子 （16または 15のいずれ力 に接続されている記憶ノード （10また は 9) に 「0」 が記憶される。
図 6は、 R E C A L L動作時における、 図 1に示した回路の各制御線に印加す
14 る電圧を示すタイミングチャートである。 ワード線 13、 第 1およぴ第 2のビッ ト線 11、 12の電圧は 0Vであるとする。 鼋?原線 14 a、 14bの MffiDDを ある瞬間から時間 T aの間に、 OVから Vd dまでスロープ状に増大させる。 こ のとき、 同時に C S線 17に 原 tffiV d dを印加し、 制御用スィツチング素子 である第 7および第 8のトランジスタ 7、 8を導通状態にする。
すなわち、 第 1及び第 2のインパータ I NV1、 11^¥2の電源線14 &、 1 4 bに接地 mi£が印加されている状態、 およびプレート線 18に接地 ®1ΐが印カロ されている状態を維持しながら、 制御用スィツチング素子である第 7および第 8 のトランジスタ 7、 8を導通している状態に変ィ匕させる。 次いで、 プレート線 1 8に接地 ®J£0 Vが印加されている状態、 および制御用スィツチング素子である 第 7およぴ第 8のトランジスタ 7、 8が導通している状態を維持したまま、 第 1 及ぴ第 2のインバータ I NV1、 INV2の應線 14a、 14bに印可される 電圧を接地 ®j£から SMMBこ向けて徐々に向上させる。
第 1および第 2の記憶ノード 9、 10の mi£Ql、 Q2は、 暫原線 14 a、 1 4 bの ¾JEが上昇するに従って、 ともに上昇する。 しかし、 第 1およぴ第 2の記 憶ノード 9、 10の各々に接続されている第 1およぴ第 2の抵抗変ィ匕素子 15、 16の抵抗値が異なるために、 ®j£Ql、 Q 2の上昇速度に差が生じる。 上記し たように、 第 1の抵抗変化素子 15の抵抗値が第 2の抵抗変化素子 16よりも大 きレ、ために、 第 1の記憶ノード 9の電圧 Q 1が第 2の記憶ノード 10の電圧 Q 2 よりも大きくなる。 ®|£Q1、 Q 2の差がある大きさ以上になったとき、 CS線 17を ®ί原 ®EV d d力、ら 0 Vに下げる。
すなわち、 プレート線 18に接地電圧が印加されている状態、 第.1及ぴ第 2の ィンバータ I N V 1、 I NV2の ®?原線 14 a、 14bに印可される ¾1Εを電源 電圧に向けて徐々に向上させている状態を維持しながら、 制御用スィツチング素 子である第 7およぴ第 8のトランジスタ 7、 8が導通していない状態に変化させ る。 その後、 プレート線 18に接地電圧が印加されている状態、 およぴ制御用ス ィツチング素子である第 7およぴ第 8のトランジスタ 7、 8が導通していない状 態を維持したまま、 第 1及び第 2のィンバータ I Ν V 1、 I NV2の電源線 14 a、 14 bに印可される ®ϊを徐々に向上させて最終的に電源電圧 （Vd.d) を
15 印加する。
これによつて、 第 1およぴ第 2の抵抗変化素子 15、 16がフリップフロップ から切り離されて、 mfi£Ql、 Q2は固定 （ラッチ） され、 その後、 鹭源線 14 a、 14 bの電圧 DDが Vd dになった後には、 電圧 Q1は Vd d、 電圧 Q2は OVになる。
図 1に示した不揮発 1"生フリップフロップ回路に関して、 図 6に示したタイミン グチャートに従って電圧 CS、 PL、 DDを印加する条件でシミュレーションを 行レ、、 RECALL動作を解析した。 一例として、 MOSトランジスタ （第 1〜 第 8のトランジスタ 1〜8) の最小ゲート長を 0. 35 μηιとし、 電源電圧 Vd dを 3. 3Vとした。 また、 N型トランジスタ （第 1、 第 3、 第 5〜第 8のトラ ンジスタ 1、 3、 5〜8) のしきい値 ¾J王を約 0. 5V、 P型トランジスタ （第 2およぴ第 4のトランジスタ 2、 4)のしきい値 ®]ΐを約 0. 6Vとした。また、 電圧 DDの上昇時間 T aを 10 n sとした。 また、 第 2の抵抗変化素子 16の抵 抗値 R 2を、 フリツプフ口ップを構成する MO Sトランジスタのオン抵抗の値と 同程度の 10kQ とし、第 1の抵抗変ィヒ素子 15の抵抗値 R 1を R 2の 10倍の 100 k Ωとした。
第 1およぴ第 2の記憶ノード 9、 10の¾1£<31、 Q 2のシミュレーション結 果を図 7に示す。図 7から分かるように、 ®EQ1、 Q2は共に、最初上昇する。 し力し、 第 1および第 2の記憶ノード 9、 10の各々に接続されている第 1およ ぴ第 2の抵抗変化素子 15、 16の抵抗値が異なるために、 電圧 Ql、 Q 2に差 が生じてくる。 本実施の形態では、 一例として、 ®£Q 1、 Q 2に約 0. 5 V程 度の差が生じた時点 (Ta 1 = 5. 4n s) において、 。3線17の電圧。3を V d dから減少させた。 これによって、 第 1およぴ第 2の抵抗変化素子がフリツ プフロップから切り離されて、 電圧 DDの上昇を開始したときから時間 T a (1 0 n s) を経過した後には、 第 1の記憶ノード 9の mi£Q 1は上昇して Vd dに なり、 第 2の記憶ノード 10の電圧 Q 2は下降して 0 Vとなり、 それぞれその値 が保持された。
上記では、 2つの記憶ノードの SffiQ 1、 <32の差が約0. 5 Vになったとき に 原線 14 a、 14 bの flffを下げる場合を説明したが、 2つの記憶ノード 9、
16 l oの 差は MOSトランジスタのしきい値 であればよい。 なぜなら ば、 フリップフロップの第 1のトランジスタ 1のゲートが第 1の記憶ノード 9に 接続され、ドレインが第 2の記憶ノード 10に接続されているために、電圧 Ql、 Q 2の差が第 1のトランジスタ 1のしき!/、値電圧以上になれば、 第 1のトランジ スタ 1が導通状態になり、 ドレインが接続されている第 2の記憶ノード 10が 0 Vになるからである。
このように、第 1および第 2の抵抗変化素子 15,16の抵抗値に差があれば、 より大きな抵抗値を有する抵抗変化素子が接続された方の記憶ノードの電圧が大 きくなることで、 2つの記憶ノードの @]£が決定されることが確認された。 上記 では、第 1および第 2の抵抗変化素子 15, 16の抵抗値の比を 10倍としたが、 5倍程度でも、 上記と同様の R E C AL L動作が実現されることがシミュレーシ ヨンによって判明した。 即ち、 図 1に示した回路の RECALL動作は、 抵抗比 のマージンが非常に大きいと言える。
このように、 RECALL動作によって、 制御用スイッチング素子である第 7 および第 8のトランジスタ 7、 8を導通状態にして、 第 1およぴ第 2の抵抗変化 素子 15、 16に電流を流すことによって、 第 1および第 2の記憶ノード 9、 1 0の電圧に差が生じ、 電源を遮断する前のフリップフ口ップの記憶情報を復帰さ せることが可能となる。 また、 2つの記憶ノード 9、 10の の差がフリップ フロップを構成している MOSトランジスタのしきい値 程度以上になったと きに、 第 7および第 8のトランジスタ 7、 8を非導通状態にすれば、 より低消費 電力で、 電源を遮断する前のフリップフロップの記憶情報を復帰させることがで きる。 また、 第 1およぴ第 2の抵抗変化素子 15、 16の抵抗比は、 5倍程度で も R E C A L L動作が正常に行われるので、非常に動作マージンが大きレ、。即ち、 2つの抵抗変ィ匕素子の抵抗値の大小関係が逆転しない限り、 抵抗値のパラツキや 変動に対し、 RECALL動作は安定である。
なお、 上記では、 電源線 14 a、 14bの電圧 D Dを徐々に大きくする場合を 説明したが、 これに限定されるものではなレ、。 電源線 14 a、 14bの電圧 DD を比較的速やかに立ち上げてもよく、 動作を開始する電源電圧近傍において、 フ リップフロップの 2つの記憶ノード 9、 1 0の電圧差が MOSトランジスタのし きい値 miE程度になるように印加する mi£を制御すれば良い。
また、 上記では、 RECALLに要する時間である T aを 10 n sとした場合 を説明したが、 これに限定されるものではなく、 T aが約 1 n s程度に小さくて あよい。
また、 T a 1が 5. 4 n sの場合を説明したが、 これに限定されるものではな い。 例えば、 電源線 14 a、 14 bの «j£DDの上昇を開始した直後に生じる不 安定領域の後、 第 1およぴ第 2の記憶ノード 9、 10の mffi差が、 MO Sトラン ジスタのしきい値電圧以上になったタイミングで CS線 17の電圧 CSを OVに すればよい。
以上のように、 本発明によれば、 通常のフリップフ口ップの 2つの記憶ノード のそれぞれに制御用スィツチング素子を介して抵抗変化素子を接続させることで、 フリップフロップの記憶情報を不揮発に保持することが可能となる。
(通常動作： READ/WR I TE動作）
通常の動作である READ動作、 WR I TE動作について説明する。このとき、 。3線17を0 に設定して、 制御用スイッチング素子である第 7および第 8の トランジスタ 7、 8を非導通状態にし、 フリツプフ口ップから第 1およぴ第 2の 抵抗変化素子 15、 16を切り離す。 その状態で、 ワード線 13に電源電圧 Vd dを印加して、 パストランジスタである第 5および第 6のトランジスタ 5、 6を 導通状態にすることによって、 第 1および第 2の記憶ノード 9、 10からビット 線 11、 12に記憶情報を読み出す READ動作、 またはビット線 11、 12か ら第 1およぴ第 2の記憶ノード 9、 10に記憶情報を書き込む WR I T E動作を 行なう。 このとき、 第 1および第 2の抵抗変ィ匕素子 15、 16は、 第 7および第 8のトランジスタ 7、 8によって、フリップフロップから切り離されているので、 READ動作およひ^ WR I TE動作において寄生抵抗として働かなレ、。 また、 第 1およぴ第 2の記憶ノード 9、 10の電圧<31、 Q2は、 それぞれ OVあるいは Vd dに保持されている。 この場合、 フリップフロップを構成するインバータに は貫通電流がほとんど流れなレ、ので、 本実施の形態の回路では待機時リーク電流 がほとんど流れない。
図 8に示したような従来技術では、 回路を構成する強誘電体のリーク電流によ り、 通常のフリップフロップに比べて、 WR I T E動作や R E AD動作における 消費電力が増大するが、本発明では、抵抗変ィ匕素子が制御用スィツチング素子（第 7および第 8トランジスタ 7、 8 ) によって切り離されるので、 リーク電流が抑 制され、 消費電力がほとんど増大しない。 また、 図 8に示したような従来の回路 では、 強誘電体のディスターブにより R E C A L L動作において動作が不安定で あるが、 本実施の形態では、 抵抗変ィ匕素子を用いており、 2つの抵抗変化素子の 抵抗比が 5倍以上で復帰するため、 動作マージンは大きい。 さらに、 記憶ノード 9、 1 0の電圧差が MO S トランジスタのしきい値 flffi程度になれば、 制御用ス ィツチング素子である第 7および第 8トランジスタ 7、 8を非導通状態にするの で、 低消費電力で動作する。
なお、 上記では、 抵抗変ィ匕素子に使用する相変化材料として、 G e T e S bを 用いる を説明したが、 電流を流すことによって抵抗値を変化させることがで きる材料であれば如何なる物質を使用してもよい。
また、 上記では、 抵抗変ィ匕素子の接続として、 記憶ノード、 制御用スィッチン グ素子、 抵抗変化素子、 プレート線の順番の直列接続としたが、 記憶ノード、 抵 抗変化素子、 制御用スイッチング素子、 別の抵抗変化素子、 プレート線の順番の 直列接続であってもよい。
さらに、 本実施の形態では、 フリツプフ口ップを構成するィンパータとして、 CMO Sトランジスタを使用したインバータを用いたが、 MO Sトランジスタと 抵抗とによって構成されるインバータであってもよい。 産業上の利用の可能性
本発明によれば、 原が投入されたときに、 安定した動作で、 フリップフロッ プの記憶情報を復帰することができる不揮発性フリップフロップ回路の駆動方法 を提供することができる。 また、 フリップフロップの通常動作時に、 抵抗変化素 子をフリップフロップから切り離すので、抵抗変化素子が寄生抵抗として働カゝず、 高速且つ低消費電力で動作する不揮発性フリップフロップ回路の駆動方法を提供 することができる。
19

Claims

請求の範囲
1 - 入力端子が第 1の記憶ノ一ドに接続され、 出力端子が第 2の記憶ノ一ドに 接続された第 1のインパータ、
入力端子が前記第 2の記憶ノードに接続され、 出力端子が前記第 1の記憶ノー ドに接続された第 2のィンバータ、
ゲートにワード線が接続され、 第 1のビット線と前記第 1の記憶ノードとの間 に接続された第 1のパストランジスタ、
ゲートに前記ワード線が接続され、 第 2のビット線と前記第 2の記憶ノードと の間に接続された第 2のパストランジスタ、
前記第 1の記憶ノードとプレート線との間に接続された、 直列接続された第 1 の制御用スィツチング素子と第 1の抵抗変化素子、 および
前記第 2の記憶ノードと前記プレート線との間に接続された、 直列接続された 第 2の制御用スィツチング素子と第 2の抵抗変化素子を備え、
前記第 1およぴ第 2の抵抗変ィ匕素子の抵抗値が電流による発熱によつて変更可 能である不揮発性フリップフロップ回路の駆動方法であって、
前記不揮発性フリップフロップ回路の駆動方法は、
ストァステップと、
リコールステップとを順に有しており、
前記ストアステップは、
前記第 1およぴ第 2の抵抗変化素子の両方を低抵抗にする第 1のステップと、 前記第 1のステツプの後に前記第 1および第 2の抵抗変ィ匕素子のうち、 「 0」を 記憶する記憶ノードに接続されている抵抗変化素子を低抵抗に維持したまま、 「 1」 を記憶する記憶ノ一ドに接続されている抵抗変ィ匕素子のみを高抵抗にする 第 2のステップとを有しており、
前記リコ一ルステップでは、 前記第 1およぴ第 2の抵抗変化素子のうち高抵抗 である抵抗変ィ匕素子に接続されている記憶ノードに 「1」 力 前記第 1および第 2の抵抗変化素子のうち低抵抗である抵抗変ィ匕素子に接続されている記憶ノード に 「0」 が記憶される、
20 不揮発生フリップフ口ップ回路の駆動方法
2. 前記第 1のステップが、
前記第 1及び第 2のィンバータの電源線に電源電圧が印加されている状態、 お よび前記プレート線に接地電圧が印加されている状態を維持したまま、 前記第 1 およぴ第 2の制御用スイッチング素子を導通している状態に変ィ匕させるステップ、 前記第 1及ぴ第 2のィンパ一タの饍原線に m¾ が印加されている状態、 お よび前記第 1および第 2の制 P用スィツチング素子が導通している状態を維持し たまま、 前記プレート線に印可される mi£を前記接地 mffから所定 に向けて 徐々に向上させるステップ、
前記第 1及び第 2のィンパータの電源線に電源電圧が印加されている状態、 お よび前記第 1および第 2の制御用スィツチング素子が導通している状態を維持し たまま、 前記プレート線に印加される を前記所定電圧に維持するステップ、 前記第 1及び第 2のィンパータの電源線に 原電圧が印加されている状態、 お ょぴ前記第 1およぴ第 2の制御用スィツチング素子が導通している状態を維持し たまま、 前記プレート線に印加される を前記所定電圧から接地 ®J こ向けて 徐々に降下させるステップ、 ならびに
前記第 1及び第 2のィンパータの霤原線に電源電圧が印加されている状態、 前 記プレート線に接地 が印加されている状態、 およぴ嫌己第 1および第 2の制 御用スィツチング素子が導通している状態を維持するステップ、
を順に有している、請求項 1に記載の不揮発性フリップフロップ回路の駆動方法。
3. 前記第 2のステップが、
前記第 1及び第 2のィンバータの電源線に電源電圧が印加されてレヽる状態、 お よび前記プレート線に接地電圧が印加されている状態を維持したまま、 前記第 1 および第 2の制御用スィッチング素子を導通している状態に変化させるステップ、 ならびに
前記第 1及び第 2のィンバータの電源線に電源電圧が印加されている状態、 お よび前記プレート線に接地電圧が印加されている状態を維持したまま、 急峻に前
21 記第 1およぴ第 2の制御用スイツチング素子を導通してレヽな 、状態に変ィ匕させる ステップ
を順に有している、請求項 1に記載の不揮発性フリップフロップ回路の駆動方法。
4. 前記リコールステップが、
前記第 1及び第 2のィンパータの鼇源線に接地 gffiが印加されてレ、る状態、 お ょぴ前記プレート線に接地電圧が印加されている状態を維持しながら、 前記第 1 およぴ第 2の制御用スイッチング素子を導通している状態に変ィ匕させるステップ、 .前記プレート線に接地 mi£が印加されている状態、 および前記第 1および第 2 の制御用スイッチング素子が導通している状態を維持したまま、 前記第 1及び第
2のィンバークの電源線に印可される misを前記接地電圧から電源 mjBこ向けて 徐々に向上させるステップ、
前記プレート線に接地 «]£が印加されている状態、 および前記第 1及ぴ第 2の インバータの ¾ί原線に印可される ¾|£を電源電圧に向けて徐々に向上させている 状態を維持しながら、 前記第 1および第 2の制御用スイッチング素子が導通して いない状態に変ィヒさせるステップ、 ならびに
前記プレート線に接地 ®£が印加されている状態、 および前記第 1およぴ第 2 の制御用スィツチング素子が導通していない状態を維持したまま、 前記第 1及ぴ 第 2のインパータの 原線に印可される電圧を徐々に向上させて最終的に ®?原電 圧を印加するステップ、
を順に有している、請求項 1に記載の不揮発性フリップフロップ回路の駆動方法。
5. 前記第 1およぴ第 2の制御用スィツチング素子は、 いずれもトランジスタ であって、前記トランジスタのゲートに印可される電圧は、電源 maよりも高い、 請求項 2に記載の不揮発性フリップフロップ回路の駆動方法。
6. 前記第 1および第 2の制御用スイッチング素子は、 いずれもトランジスタ であって、前記トランジスタのゲートに印可される電圧は、電源 ¾i£よりも高い、 請求項 3に記載の不揮発性フリップフ口ップ回路の駆動方法。
22
7 . 前記第 1およぴ第 2の制御用スィツチング素子は、 いずれもトランジスタ であって、前記トランジスタのゲートに印可される電圧は、電源電圧よりも高い、 請求項 4に記載の不揮発性フリップフロップ回路の駆動方法。
8 . 前記第 1のィンバータが、 各々のゲートが前記第 1の記憶ノ一ドに接続さ れ、 カゝっ各々のドレインが前記第 2の記憶ノ一ドに接続された、 相補型の第 1の トランジスタおよび第 2のトランジスタから構成され、
前記第 2のィンバータが、 各々のゲートが前記第 2の記憶ノ一ドに接続され、 力つ各々のドレインが前記第 1の記憶ノ一ドに接続された、 相補型の第 3のトラ ンジスタおよび第 4のトランジスタから構成される請求項 1に記載の不揮発性フ リップフ口ップ回路の駆動方法。
9 . 前記第 1および第 2のインパータの各々力 MO Sトランジスタと抵抗と によって構成される請求項 1に記載の不揮発性フリップフロップ回路の駆動方法。
1 0 . 前記第 1およぴ第 3のトランジスタ力 N型 MO Sトランジスタであり、 前記第 2およぴ第 4のトランジスタが、 P型 MO Sトランジスタである請求項
8に記載の不揮発性フリップフロップ回路の駆動方法。
1 1 . 前記第 1およぴ第 2の抵抗変化素子が、 カルコゲナイド化合物の相変化 材料からなる請求項 1に記載の不揮発性フリップフ口ップ回路の駆動方法。
1 2 . 前記第 1および第 2の抵抗変化素子の各々が、 高抵抗状態において、 低 抵抗状態の抵抗値の約 5倍以上の抵抗値を有する請求項 1に記載の不揮発性フリ ップフ口ップ回路の駆動方法。
1 3 . 前記第 1およぴ第 2の抵抗変化素子の高抵抗状態の抵抗値が、 前記第 1 〜第 4のトランジスタの全てのオン抵抗値よりも大きい請求項 8に記載の不揮発
23 性フリップフロップ回路の駆動方法。
24
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Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007052879A (ja) * 2005-08-19 2007-03-01 Sony Corp 不揮発性メモリセルおよび記憶装置と不揮発性論理回路
JP2007059019A (ja) * 2005-08-26 2007-03-08 Sony Corp 不揮発性メモリセルおよび記憶装置
JP2008041157A (ja) * 2006-08-04 2008-02-21 Sony Corp メモリセル及び不揮発性記憶装置
WO2009060625A1 (ja) * 2007-11-08 2009-05-14 Panasonic Corporation 不揮発性ラッチ回路および不揮発性フリップフロップ回路
JP2010079988A (ja) * 2008-09-25 2010-04-08 Toshiba Corp 記憶装置
JP2010232959A (ja) * 2009-03-27 2010-10-14 Tokyo Institute Of Technology 電子回路
US7961005B1 (en) 2009-12-09 2011-06-14 Samsung Electronics Co., Ltd. Non-volatile logic circuits, integrated circuits including the non-volatile logic circuits, and methods of operating the integrated circuits
JP2011187109A (ja) * 2010-03-05 2011-09-22 Kanazawa Univ 不揮発性記憶素子及びその制御方法
WO2012098897A1 (ja) * 2011-01-20 2012-07-26 パナソニック株式会社 不揮発性ラッチ回路および不揮発性フリップフロップ回路
WO2012108151A1 (ja) * 2011-02-07 2012-08-16 パナソニック株式会社 不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置
JP2013034040A (ja) * 2011-07-29 2013-02-14 Toppan Printing Co Ltd 不揮発性フリップフロップおよび不揮発性ラッチ
WO2013076928A1 (ja) * 2011-11-22 2013-05-30 パナソニック株式会社 不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置
JP5312715B1 (ja) * 2012-05-18 2013-10-09 独立行政法人科学技術振興機構 双安定回路と不揮発性素子とを備える記憶回路
WO2013172066A1 (ja) * 2012-05-18 2013-11-21 独立行政法人科学技術振興機構 双安定回路と不揮発性素子とを備える記憶回路
JP2014002827A (ja) * 2012-05-25 2014-01-09 Semiconductor Energy Lab Co Ltd 記憶素子の駆動方法
JP2014029757A (ja) * 2012-06-28 2014-02-13 Toppan Printing Co Ltd 不揮発性メモリセル、およびこの不揮発性メモリセルを備えた不揮発性メモリ
WO2014104131A1 (ja) * 2012-12-28 2014-07-03 国立大学法人東北大学 記憶装置、メモリセル及びデータ書き込み方法
WO2017122497A1 (ja) * 2016-01-15 2017-07-20 ソニー株式会社 半導体回路、駆動方法、および電子機器

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3768504B2 (ja) * 2002-04-10 2006-04-19 松下電器産業株式会社 不揮発性フリップフロップ
US7164764B2 (en) * 2002-11-07 2007-01-16 Solarflare Communications, Inc. Method and apparatus for precode crosstalk mitigation
US7046063B2 (en) * 2004-04-08 2006-05-16 International Business Machines Corporation Interface circuit for coupling between logic circuit domains
US6990017B1 (en) * 2004-06-30 2006-01-24 Intel Corporation Accessing phase change memories
DE102005001667B4 (de) * 2005-01-13 2011-04-21 Qimonda Ag Nichtflüchtige Speicherzelle zum Speichern eines Datums in einer integrierten Schaltung
US7479654B2 (en) * 2005-05-09 2009-01-20 Nantero, Inc. Memory arrays using nanotube articles with reprogrammable resistance
US7394687B2 (en) * 2005-05-09 2008-07-01 Nantero, Inc. Non-volatile-shadow latch using a nanotube switch
TWI324773B (en) * 2005-05-09 2010-05-11 Nantero Inc Non-volatile shadow latch using a nanotube switch
JP2007087548A (ja) * 2005-09-26 2007-04-05 Nec Lcd Technologies Ltd メモリ回路
US7471554B2 (en) * 2006-01-27 2008-12-30 Ovonyx, Inc. Phase change memory latch
US7697321B2 (en) * 2006-05-22 2010-04-13 Everspin Technologies, Inc. Non-volatile memory cell and methods thereof
CN100412991C (zh) * 2006-07-05 2008-08-20 北京大学 利用深亚微米cmos标准工艺实现的eeprom电平转换电路及方法
US20080229269A1 (en) * 2007-03-12 2008-09-18 International Business Machines Corporation Design structure for integrating nonvolatile memory capability within sram devices
US7692954B2 (en) * 2007-03-12 2010-04-06 International Business Machines Corporation Apparatus and method for integrating nonvolatile memory capability within SRAM devices
JP5549105B2 (ja) * 2009-04-15 2014-07-16 ソニー株式会社 抵抗変化型メモリデバイスおよびその動作方法
US8605490B2 (en) * 2009-10-12 2013-12-10 Micron Technology, Inc. Non-volatile SRAM cell that incorporates phase-change memory into a CMOS process
TWI429062B (zh) * 2011-06-15 2014-03-01 Ind Tech Res Inst 非揮發性靜態隨機存取式記憶胞以及記憶體電路
CN102594299B (zh) * 2012-02-03 2014-08-13 深圳创维－Rgb电子有限公司 一种方波发生器电路
CN102881327B (zh) * 2012-10-25 2015-10-28 上海新储集成电路有限公司 一种非易失性触发器阵列及工作方法
US8942027B1 (en) 2013-07-10 2015-01-27 Industrial Technology Research Institute Memory storage circuit and method of driving memory storage circuit
TWI548203B (zh) * 2014-01-08 2016-09-01 新唐科技股份有限公司 電壓產生器以及振盪裝置與操作方法
US9378807B2 (en) 2014-07-30 2016-06-28 Winbond Electronics Corp. Non-volatile static random access memory circuits
EP3828889B1 (en) 2014-08-12 2023-10-04 Japan Science and Technology Agency Memory circuit
JP6797895B2 (ja) * 2015-07-27 2020-12-09 パワー ダウン セミコンダクター インコーポレイテッド 共振駆動回路を用いた低電力ｓｒａｍビットセル
FR3047136B1 (fr) 2016-01-27 2018-02-16 Commissariat A L'energie Atomique Et Aux Energies Alternatives Sauvegarde de donnees dans un circuit asynchrone

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07105685A (ja) * 1993-10-08 1995-04-21 Kawasaki Steel Corp 半導体記憶回路
JPH11162172A (ja) * 1997-11-25 1999-06-18 Matsushita Electron Corp 半導体メモリ素子、半導体集積回路装置および半導体集積回路装置のプログラミング方法
JP2000293989A (ja) * 1999-04-07 2000-10-20 Nec Corp 強誘電体容量を用いたシャドーｒａｍセル及び不揮発性メモリ装置並びにその制御方法
JP2002511631A (ja) * 1998-04-14 2002-04-16 ハネウエル・インコーポレーテッド 不揮発性記憶ラッチ
JP2002222589A (ja) * 2000-11-27 2002-08-09 Hitachi Ltd 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5732015A (en) * 1991-04-23 1998-03-24 Waferscale Integration, Inc. SRAM with a programmable reference voltage
US5892712A (en) * 1996-05-01 1999-04-06 Nvx Corporation Semiconductor non-volatile latch device including embedded non-volatile elements
WO2000070622A1 (fr) * 1999-05-14 2000-11-23 Hitachi, Ltd. Circuit de memorisation
US6222765B1 (en) * 2000-02-18 2001-04-24 Silicon Storage Technology, Inc. Non-volatile flip-flop circuit
JP2002109875A (ja) * 2000-09-29 2002-04-12 Nec Corp 強誘電体容量を用いたシャドーｒａｍセル及び不揮発性メモリ装置並びにその制御方法
US6563743B2 (en) * 2000-11-27 2003-05-13 Hitachi, Ltd. Semiconductor device having dummy cells and semiconductor device having dummy cells for redundancy

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07105685A (ja) * 1993-10-08 1995-04-21 Kawasaki Steel Corp 半導体記憶回路
JPH11162172A (ja) * 1997-11-25 1999-06-18 Matsushita Electron Corp 半導体メモリ素子、半導体集積回路装置および半導体集積回路装置のプログラミング方法
JP2002511631A (ja) * 1998-04-14 2002-04-16 ハネウエル・インコーポレーテッド 不揮発性記憶ラッチ
JP2000293989A (ja) * 1999-04-07 2000-10-20 Nec Corp 強誘電体容量を用いたシャドーｒａｍセル及び不揮発性メモリ装置並びにその制御方法
JP2002222589A (ja) * 2000-11-27 2002-08-09 Hitachi Ltd 半導体装置

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007052879A (ja) * 2005-08-19 2007-03-01 Sony Corp 不揮発性メモリセルおよび記憶装置と不揮発性論理回路
JP2007059019A (ja) * 2005-08-26 2007-03-08 Sony Corp 不揮発性メモリセルおよび記憶装置
JP2008041157A (ja) * 2006-08-04 2008-02-21 Sony Corp メモリセル及び不揮発性記憶装置
WO2009060625A1 (ja) * 2007-11-08 2009-05-14 Panasonic Corporation 不揮発性ラッチ回路および不揮発性フリップフロップ回路
JP2010079988A (ja) * 2008-09-25 2010-04-08 Toshiba Corp 記憶装置
JP2010232959A (ja) * 2009-03-27 2010-10-14 Tokyo Institute Of Technology 電子回路
US7961005B1 (en) 2009-12-09 2011-06-14 Samsung Electronics Co., Ltd. Non-volatile logic circuits, integrated circuits including the non-volatile logic circuits, and methods of operating the integrated circuits
JP2011123987A (ja) * 2009-12-09 2011-06-23 Samsung Electronics Co Ltd 不揮発性論理回路、該不揮発性論理回路を備える集積回路、及び該集積回路の動作方法
JP2011187109A (ja) * 2010-03-05 2011-09-22 Kanazawa Univ 不揮発性記憶素子及びその制御方法
US8437177B2 (en) 2011-01-20 2013-05-07 Panasonic Corporation Nonvolatile latch circuit and nonvolatile flip-flop circuit
WO2012098897A1 (ja) * 2011-01-20 2012-07-26 パナソニック株式会社 不揮発性ラッチ回路および不揮発性フリップフロップ回路
JP4995360B1 (ja) * 2011-01-20 2012-08-08 パナソニック株式会社 不揮発性ラッチ回路および不揮発性フリップフロップ回路
WO2012108151A1 (ja) * 2011-02-07 2012-08-16 パナソニック株式会社 不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置
JP5075294B2 (ja) * 2011-02-07 2012-11-21 パナソニック株式会社 不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置
US8619466B2 (en) 2011-02-07 2013-12-31 Panasonic Corporation Nonvolatile latch circuit, nonvolatile flip-flop circuit, and nonvolatile signal processing device
JP2013034040A (ja) * 2011-07-29 2013-02-14 Toppan Printing Co Ltd 不揮発性フリップフロップおよび不揮発性ラッチ
US8792268B2 (en) 2011-11-22 2014-07-29 Panasonic Corporation Nonvolatile latch circuit, nonvolatile flip-flop circuit, and nonvolatile signal processing device
WO2013076928A1 (ja) * 2011-11-22 2013-05-30 パナソニック株式会社 不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置
JP5226158B1 (ja) * 2011-11-22 2013-07-03 パナソニック株式会社 不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置
JP5312715B1 (ja) * 2012-05-18 2013-10-09 独立行政法人科学技術振興機構 双安定回路と不揮発性素子とを備える記憶回路
WO2013172066A1 (ja) * 2012-05-18 2013-11-21 独立行政法人科学技術振興機構 双安定回路と不揮発性素子とを備える記憶回路
US9601198B2 (en) 2012-05-18 2017-03-21 Japan Science And Technology Agency Memory circuit provided with bistable circuit and non-volatile element
JP2014002827A (ja) * 2012-05-25 2014-01-09 Semiconductor Energy Lab Co Ltd 記憶素子の駆動方法
JP2014029757A (ja) * 2012-06-28 2014-02-13 Toppan Printing Co Ltd 不揮発性メモリセル、およびこの不揮発性メモリセルを備えた不揮発性メモリ
WO2014104131A1 (ja) * 2012-12-28 2014-07-03 国立大学法人東北大学 記憶装置、メモリセル及びデータ書き込み方法
US9318170B2 (en) 2012-12-28 2016-04-19 Tohoku University Storage device, memory cell, and data writing method
JPWO2014104131A1 (ja) * 2012-12-28 2017-01-12 国立大学法人東北大学 記憶装置、メモリセル及びデータ書き込み方法
WO2017122497A1 (ja) * 2016-01-15 2017-07-20 ソニー株式会社 半導体回路、駆動方法、および電子機器
JPWO2017122497A1 (ja) * 2016-01-15 2018-11-08 ソニー株式会社 半導体回路、駆動方法、および電子機器
US10607700B2 (en) 2016-01-15 2020-03-31 Sony Corporation Semiconductor circuit, driving method, and electronic apparatus

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