JP5588823B2 - Ｃｍｏｓプロセスに相変化メモリを組み入れた不揮発性ｓｒａｍセル - Google Patents

Description

機能性を高めるとともにシステム全体のコストを削減するという要求により、家庭用電子機器にシステム上の制約が課される場合がある。カーナビ装置、スマートホン、デジタルカメラ、ＰＤＡ、及びＭＰ３プレーヤなどの消費者機器、並びに数えきれないほどのその他の携帯機器用途に揮発性及び不揮発性メモリが使用されてきた。デジタル消費者機器における益々多くの機能のために、新たな不揮発性技術が計画されている。これらの新たな不揮発性メモリは、これらの消費者機器の改善を図る能力を提供するという特徴を有する。

発明と見なされる本主題については、特に本明細書の結論部分に示し、明確に主張している。しかしながら、添付図面とともに以下の詳細な説明を参照することにより、本発明を、その目的、特徴、及び利点とともに機構及び動作方法の両方に関して最も良く理解することができる。

不揮発性特性を提供する相変化メモリ材料を組み入れたスタティックランダムアクセスメモリ（ＳＲＡＭ）セルの実施形態を示す図である。 不揮発性特性を提供する相変化メモリ材料を組み入れたスタティックランダムアクセスメモリ（ＳＲＡＭ）セルの実施形態を示す図である。 ＰＣＭ部分と結合されたＳＲＡＭセルの、パスゲートがＰＣＭのプログラミングを行う実施形態を示す図である。 ＳＲＡＭセルとＰＣＭを組み合わせたものに記憶されたデータを使用して、クロスポイント用途のスイッチを制御することを示す図である。

説明図を簡潔かつ明確にするために、図に示す要素は必ずしも縮尺通りに描いていない。例えば、明確にするために要素の一部の寸法を他の要素に対して誇張している場合がある。さらに、適当であると考えられる場合には、図中で参照番号を繰り返して、対応する又は類似する要素を示している。

以下の詳細な説明では、本発明の完全な理解を提供するために数多くの具体的な詳細を記載している。しかしながら、当業者であれば、これらの具体的な詳細を伴わずに本発明を実施できることが理解されよう。その他の場合、本発明を曖昧にしないために、周知の方法、手順、構成要素、及び回路については詳細に説明していない。

「結合された」及び「接続された」という用語をこれらの派生語とともに使用することができる。これらの用語は互いに同義語として意図されるものではないことを理解されたい。むしろ、特定の実施形態では、「接続された」は、２又はそれ以上の要素が互いに直接物理的又は電気的に接触することを示すために使用することができる。「結合された」は、２又はそれ以上の要素が、互いに直接的に又は（これらの間に他の介在要素を伴って）間接的に物理的又は電気的に接触すること、及び／又は（例えば原因と結果の関係のように）互いに協働又は相互作用することのいずれかを示すために使用することができる。

図１は、不揮発性記憶特性を提供するために相変化メモリ（ＰＣＭ）部分１３０と組み合わされたスタティックランダムアクセスメモリ（ＳＲＡＭ）セル１０２を各々が有する強化ＳＲＡＭ（ｅ−ＳＲＡＭ）セル１００のアレイを示している。ＰＣＭは、基本的に「フロントエンド」のデバイス層の後に処理された層を追加する標準的ＣＭＯＳプロセスを使用して一体化されたＳＲＡＭセルと組み合わせることができる。ＰＣＭは、基本的にＳＲＡＭロジックの上部に位置し、標準的ＳＲＡＭにわずかな領域の追加というペナルティを加える一方で不揮発性を提供する。ＰＣＭ材料を、ＳＲＡＭセル内のＮＭＯＳソース又はドレインコンタクトの上部に一体化することができる。このＳＲＡＭとＰＣＭのメモリ結合により、別個の統合されたＰＣＭ、統合されたフラッシュメモリ又はオフチップの不揮発性メモリの必要性が排除される。

ＰＣＭセル材料としては周期表のVI族の元素の合金が挙げられ、これらはカルコゲナイド又はカルコゲン材料と呼ばれるＴｅ又はＳｅなどの元素である。カルコゲナイドを有利に使用して、揮発性ＳＲＡＭメモリから電源を除去した後でもデータを保存して安定した状態に保つことができる。例えば、Ｇｅ２Ｓｂ２Ｔｅ５のような相変化材料を例にとると、２又はそれ以上の相がメモリ記憶に有用な際だった電気的特性を有することが示される。この実施形態では、カルコゲン材料を２つの状態すなわちアモルファス状態と結晶状態との間で電気的に切り換えて、強化ＳＲＡＭ(ｅ−ＳＲＡＭ)セル１００に不揮発性記憶能力を生じさせることができる。

図には、１ビットの情報を記憶するクロスカップル型ＣＭＯＳインバータを２つ有する６トランジスタＣＭＯＳ ＳＲＡＭセルを示している。ＮＭＯＳトランジスタ１０４及びＰＭＯＳトランジスタ１０６がラッチの一方のインバータを形成し、ＮＭＯＳトランジスタ１１４及びＰＭＯＳトランジスタ１１６がラッチの他方のインバータを形成する。リード／ライトライン（Ｒ／Ｗ）により２つのＮＭＯＳパストランジスタ１２０、１２２が制御されて、ビットライン（Ｂ）及びビットライン’（Ｂ’）情報をセル内に渡す。相変化メモリ材料がＣＭＯＳデバイスの上部に重なることにより、ｅ−ＳＲＡＭセル１００が、ＰＣＭ抵抗素子１３２及び１３４により提供される不揮発性特性を有するようになる。図には、抵抗素子１３２に結合されたパスゲートトランジスタ１３６、及び抵抗素子１３４に結合されたパスゲートトランジスタ１３８を示している。トランジスタ１３６及び１３８は、プログラムライン（ＰＧＭ）により、局所温度をそのカルコゲナイド材料の融点以上に上昇させる選択された抵抗素子に、ビットライン電圧を介して提供される電流を供給できるようにされる。なお、ＰＭＯＳデバイス１４０及び１４２は多くのセルにわたって償却することができ、いくつかの実施形態ではアレイから除去することができる。

ＰＣＭ部分１３０がプログラムされていなければ、ｅ−ＳＲＡＭセル１００に従来の方法で揮発性メモリとして読み出し及び書き込みを行うことができる。例えば、読み出しモードでは、Ｒ／Ｗラインを駆動させて、ビットラインＢ及びＢ’上のＣＭＯＳラッチの記憶値を読み出すことができる。ＳＲＡＭセル１０２内部の２つのクロスカップル型インバータがビットラインを駆動させ、この値を読み出すことができる。ＳＲＡＭセル１０２の１つの利点は、従来のＳＲＡＭセルとほとんど同じ速さでデータを読み出すことができる点である。

ｅ−ＳＲＡＭセル１００内に新規データを書き込むためには、Ｒ／Ｗラインを駆動させて、トランジスタ１２０、１２２がクロスカップル型インバータの以前の状態をビットラインＢ及びＢ’上に提供されたデータで上書きできるようにする。ｅ−ＳＲＡＭセル１００に次の命令を与えてプログラムラインＰＧＭを駆動させ、ＳＲＡＭセル１０２のラッチされた値をＰＣＭ部分１３０内にロードすることができる。ＰＣＭ部分１３０をロードした後、ｅ−ＳＲＡＭセル１００の電源を切り、その後電力を再印加しても、ＰＣＭの不揮発性特性により記憶データを保持することができる。

代替の使用法では、ＰＣＭ部分１３０にデータを直接書き込むことができる。ロードされたデータによって、ＳＲＡＭを「オフバランス」にバイアスするＰＣＭ抵抗が設定されることにより、ｅ−ＳＲＡＭセル１００の電源が入ったときに、ＳＲＡＭセル１０２内のラッチがＰＣＭ抵抗の対に含まれるデータを有するようになる。この方法を使用すれば、ＰＣＭと結合されたＳＲＡＭセルは、不揮発性特性を必要とする用途において有用であると同時に、従来のＳＲＡＭに付き物の高速読み出し及び書き込みを維持する。このように揮発性メモリと不揮発性メモリを同じメモリセル内で融合させることにより、組み込みロジック内の値を有する密度がかなり低くなる。

図２は、不揮発性記憶特性を提供するために相変化メモリ（ＰＣＭ）部分２３０と組み合わされたスタティックランダムアクセスメモリ（ＳＲＡＭ）セル２０２を各々が有する強化ＳＲＡＭ（ｅ−ＳＲＡＭ）セル２００のアレイからも分かるように、ＰＣＭ材料をＳＲＡＭセル内に重ねた別の実施形態を示している。この実施形態では、ＰＣＭ抵抗素子１３２が、ＮＭＯＳトランジスタ１０４のソースとＳＲＣ１で示す別のソースラインとの間に接続され、抵抗素子１３４が、ＮＭＯＳトランジスタ１１４のソースとＳＲＣ１で示す別のソースラインとの間に接続される。

抵抗素子１３２及び１３４がＳＥＴ状態にプログラムされ、すなわち両抵抗が低抵抗状態にプログラムされていると仮定する。ＳＲＣ１及びＳＲＣ２ソースラインが接地電位（ＧＮＤ）にある場合、Ｒ／Ｗライン及びＢ／Ｂ’ラインは従来の態様で動作して、ＳＲＡＭセル２０２に読み出し及び書き込みを行う。ｅ−ＳＲＡＭセル２００は揮発性であり、読み出し／書き込み速度は最新のＳＲＡＭｓと同様のものである。

ｅ−ＳＲＡＭセル２００の内容を不揮発性にするために、ＰＣＭ部分２３０に書き込みを行うことができる。一例として、ＳＲＣ１ソースライン上の電位を、例えば４ボルトの「インヒビット」電圧に上昇させることにより、ＰＣＭ抵抗素子１３２をＳＥＴ状態にとどめるとともに影響を受けないままにすることができる。この一方で、ＳＲＣ２ソースラインを接地電位に保つことにより、ＰＣＭ抵抗素子１３４にＲＥＳＥＴパルスを与えることができる。

次に、パススルートランジスタ１２０内のインヒビット電圧を駆動するＲ／Ｗラインにおいて、パストランジスタ１２０及び１２２を例えば５ボルトで駆動させることができる。供給電圧及びＮ−ウェルも４ボルトのインヒビット電圧に上昇させて、ＰＭＯＳトランジスタ１０６、１１６内の順方向バイアスを防ぐことができる。ＮＭＯＳトランジスタ１０４及びＰＭＯＳトランジスタ１１６は、両方とも４ボルトのインヒビット電圧にバイアスされた状態にあるので電流を導かない。ＮＭＯＳトランジスタ１１４及びＰＭＯＳトランジスタ１１６のゲートも４ボルトを受け取る。パストランジスタ１２２は、Ｂ’で受け取られＮＭＯＳトランジスタ１１４及びＰＣＭ抵抗素子１３４を通じて送られる例えば３ボルトのプログラミング電圧を通す。この高電流プログラミング電流は、ＰＣＭ抵抗素子１３４をＲＥＳＥＴ状態に移行させるのに十分なものである。このプログラムパルスの終わりには、バイアス電圧が素早く除去されて、セルをＲＥＳＥＴ状態にクエンチできるようになる。ＰＣＭ抵抗素子１３４がＲＥＳＥＴ高抵抗状態にあり、ＰＣＭ抵抗素子１３２がＳＥＴ低抵抗状態にある状態で、ｅ−ＳＲＡＭセル２００の電源を切ることができる。

電源投入時には、ＳＲＣ１及びＳＲＣ２ソースラインが両方とも接地電位に保たれる一方で、ｅ−ＳＲＡＭセル２００への供給電圧が上昇する。ＮＭＯＳ及びＰＭＯＳデバイスがオンされると小さな電流が流れ、ＮＭＯＳトランジスタ１１４のソースにおいてＰＣＭ抵抗素子１３４の高抵抗にわたって上昇電位が発現する。トランジスタ１１４のゲート対ソース電圧（Ｖｇｓ）がＮＭＯＳトランジスタ１０４のＶｇｓに対して下がるにつれ、ＮＭＯＳトランジスタ１１４のドレイン電圧が上昇する。電源投入時には、トランジスタ１１４、１１６間の共通ノードが論理「１」を捕捉し、トランジスタ１０４、１０６間の共通ノードが論理「０」を捕捉するようにデータが捕捉される。従って、ＳＲＡＭの対称性は「オフバランス」であり、電源投入時に、ＰＣＭセルの２つの異なる抵抗に起因するような正しい状態に移行する。

図３は、不揮発性記憶特性を提供するためにＰＣＭ部分３３０に結合されたＳＲＡＭセル３０２のさらに別の実施形態である。この実施形態では、ＰＣＭ抵抗素子１３２及び１３４が両方ともアース端子（ＧＮＤ）に接続される。パスゲート３３２及び３３４はＰＣＭのプログラミングを行い、これらはＮＭＯＳ又はＰＭＯＳトランジスタのいずれであってもよい。この実施形態では、プログラミングが１つのパスゲートデバイスしか通過しないので、ルーティングが短縮され、電力及び電圧損失が低減されるという利点がある。

図４は、ＳＲＡＭに記憶されたデータにより制御されるスイッチ４４０を追加した、図１に示すＰＣＭ部分と結合されたＳＲＡＭセルの実施形態である。この構成では、ユーザが、セルのＳＲＡＭすなわち不揮発性部分に書き込みを行うことができる。ＳＲＡＭセル４０２又はＰＣＭ部分４３０のプログラミングにより、スイッチ４４０を「オン」にして２つのワイヤをともに短絡させることができる。スイッチ４４０は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、並びにプログラマブルロジックデバイス（ＰＬＤ）及びプログラマブルロジックアレイ（ＰＬＡ）などのその他の種類のプログラマブルロジックデバイスに用途がある。ＦＰＧＡの実施形態では、セルの不揮発性部分に書き込みのみを行うことが望ましい場合がある。ＳＲＡＭラッチ内のデータは、ＰＣＭ部分４３０に記憶されたデータを使用して、セルの電源を入れること又はＰＭＯＳトランジスタ１４０を切り替えることのいずれかによってＰＣＭ状態を反映する。

このへんで、本発明の実施形態が、標準的ＣＭＯＳプロセスと容易に一体化するというＰＣＭのユニークな能力を利用したものであることが明らかであろう。従って、例えばプログラマブルロジックアレイ（ＰＬＡ）、ＳＲＡＭアレイ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、クロスポイントスイッチなどの、ラッチに依拠するＣＭＯＳ用途の回路にＰＣＭ材料を追加して不揮発性メモリ機能を提供することができる。ＰＣＭ抵抗の一方がＳＥＴ状態にプログラムされ、他方のＰＣＭ抵抗がＲＥＳＥＴ状態にプログラムされたときにＳＲＡＭセルは不揮発性となる。電源投入時には、ＳＲＡＭセルがＰＣＭセルに含まれるデータを有し、いくつかの実施形態ではＳＲＡＭに従来の方法で読み出し／書き込みを行うことができる。

本明細書では、本発明のいくつかの特徴を図示しこれについて説明したが、当業者には多くの修正、置換、変更、及び同等物が思い浮かぶであろう。従って、添付の特許請求の範囲は、本発明の真の思想の範囲にある全てのこのような修正及び変更を含むことが意図されていると理解すべきである。

Claims (12)

1. ２つのパストランジスタ、及び、２つのクロスカップル型インバータに接続された４つのロジックトランジスタを有するスタティックランダムアクセスメモリ（ＳＲＡＭ）セルと、
   前記ＳＲＡＭセル上に重なって前記ＳＲＡＭセルに不揮発性を提供する相変化メモリ（ＰＣＭ）部分と、ここで、前記ＰＣＭ部分は、前記４つのロジックトランジスタのうちの第１のトランジスタのソースに接続された第１の抵抗素子と、前記４つのロジックトランジスタのうちの第２のトランジスタのソースに接続された第２の抵抗素子とを含んでおり、
   ビットラインに直接接続し、かつ、前記４つのロジックトランジスタのうちの前記第１のトランジスタのソースに接続する第１のパスゲートトランジスタと、相補ビットラインに直接接続し、かつ、前記４つのロジックトランジスタのうちの前記第２のトランジスタに接続する第２のパスゲートトランジスタと、
   を有することを特徴とする記憶セル。
2. 前記第１及び第２のパスゲートトランジスタのゲートを共通して駆動させて、前記ＰＣＭ部分の材料として含まれるカルコゲン材料の一方をＳＥＴ状態にプログラムし、他方をＲＥＳＥＴ状態にプログラムすることを特徴とする請求項１に記載の記憶セル。
3. 前記ＳＲＡＭセルが、前記ＰＣＭ部分に含まれるデータを有することを特徴とする請求項２に記載の記憶セル。
4. 不揮発性メモリデバイス内に配置されることを特徴とする請求項１に記載の記憶セル。
5. クロスポイントスイッチのための記憶部を形成することを特徴とする請求項１に記載の記憶セル。
6. ２つのパストランジスタ及び２つのクロスカップル型インバータの形で接続された４つのロジックトランジスタを有し、揮発性メモリ素子を形成する相補型金属酸化物半導体（ＣＭＯＳ）ロジックと、
   前記ＣＭＯＳロジックに追加されて記憶セルに不揮発性特性を与える相変化メモリ（ＰＣＭ）と、ここで、前記ＰＣＭは、前記４つのロジックトランジスタのうちの第１のトランジスタのソースに接続された第１の抵抗素子と、前記４つのロジックトランジスタのうちの第２のトランジスタのソースに接続された第２の抵抗素子とを含んでおり、
   第１のビットラインに直接接続し、かつ、前記４つのロジックトランジスタのうちの前記第１のトランジスタのソースに接続する第１のパスゲートトランジスタと、
   第２のビットラインに直接接続し、かつ、前記４つのロジックトランジスタのうちの前記第２のトランジスタのソースに接続する第２のパスゲートトランジスタと、
   を有することを特徴とする記憶セル。
7. 前記ＰＣＭは、前記２つのクロスカップル型インバータと一体化されたカルコゲン素子であることを特徴とする請求項６に記載の記憶セル。
8. 前記第１及び第２のパスゲートトランジスタが前記クロスカップル型インバータの以前の状態を上書きできるようにするためのリード／ライトラインをさらに含むことを特徴とする請求項７に記載の記憶セル。
9. 前記カルコゲン素子の抵抗が、記憶セルを前記カルコゲン素子に含まれるデータを有するようにバイアスすることを特徴とする請求項７に記載の記憶セル。
10. ２つのパストランジスタ及び４つのロジックトランジスタを有するスタティックランダムアクセスメモリ（ＳＲＡＭ）セルと、
    前記ＳＲＡＭセルに接続された相変化メモリ（ＰＣＭ）と、ここで、前記ＰＣＭは、前記４つのロジックトランジスタのうちの第１のトランジスタのソースに接続された第１の抵抗素子と、前記４つのロジックトランジスタのうちの第２のトランジスタのソースに接続された第２の抵抗素子とを含んでおり、
    前記４つのロジックトランジスタのうちの前記第１のトランジスタのソースに接続され、かつ、第１のビットラインに直接接続された第１のパスゲートトランジスタと、
    前記４つのロジックトランジスタのうちの前記第２のトランジスタのソースに接続され、かつ、第２のビットラインに直接接続された第２のパスゲートトランジスタと、
    を含むことを特徴とする記憶セル。
11. 前記第１のパスゲートトランジスタのゲートは、前記第２のパスゲートトランジスタのゲートに接続されていることを特徴とする請求項１０に記載の記憶セル。
12. 前記２つのパスゲートトランジスタは第１及び第２のパスゲートトランジスタを含んでおり、前記第１のパスゲートトランジスタのゲートは前記第２のパスゲートトランジスタのゲートに接続されていることを特徴とする請求項１０に記載の記憶セル。

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