JP3751173B2 - データ保持装置 - Google Patents
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Description
【従来の技術】
データ保持装置として、MOSFETを用いたSRAM(スタティックランダムアクセスメモリ)が知られている。図30は、従来のSRAMを構成するメモリセルの一例を示す回路図である。
【0002】
メモリセルMCは、一対の記憶用トランジスタMT1,MT2、および一対の抵抗R1,R2を備えている。また、メモリセルMCは、一対のセレクトトランジスタST1、ST2(まとめて「セレクトトランジスタ対STP」という)を介して、一対のビットラインBL,BLB(まとめて「ビットライン対BLP」という)に接続されている。セレクトトランジスタ対STPのゲートは、ワードラインWLに接続されている。SRAMには、このようなメモリセルMCが複数、行列配置されている。
【0003】
SRAMのメモリセルMCにデータを書込むには、まず、書込みたいデータに対応した電位をビットライン対BLPに与えておく。たとえばデータ”0”を書込む場合、ビットラインBLに低電位”L”を与えるとともに,ビットラインBLBに高電位”H”を与えておく。
【0004】
つぎに、ワードラインWLを”H”にすることによりセレクトトランジスタ対STPをONにする。これにより、記憶用トランジスタMT1がONになるとともに、記憶用トランジスタMT2がOFFになる。このようにして、メモリセルMCにデータ”0”を書込む。なお、データ”1”を書込むには、上と逆に、ビットラインBLに高電位”H”を与えるとともに,ビットラインBLBに低電位”L”を与えておけばよい。
【0005】
このあと、ワードラインWLを”L”にすることによりセレクトトランジスタ対STPをOFFにすることで、スタンバイ状態となる。スタンバイ状態にしても、書込まれたデータは、メモリセルMCの自己ラッチ機能により、保持される。
【0006】
データを読み出すには、ワードラインWLを”H”にすることによりセレクトトランジスタ対STPをONにし、ビットライン対BLPに現れる電圧を検出する。これにより、データの内容を知ることができる。
【0007】
【発明が解決しようとする課題】
しかしながら、上記のようなSRAMには次のような問題点があった。上記のSRAMにおいては、データを保持するために、回路に常に電圧を印加しておかなければならない。したがって、データの書込み、読み出しを行なわない状態のときであっても、データを保持しておくためには電源が必要となる。このため、データの書込み、読み出しを行なわない状態において、無用の電力を消費していた。また、事故などにより電源が故障した場合には、記憶したデータが消失してしまうという不都合があった。
【0008】
この問題を解決するために、記憶素子として不揮発性のメモリ素子であるEEPROMを用いることも考えられる。しかし、EEPROMは書込みに長時間を要するため、高速応答が要求されるようなデータ保持装置には適しない。
【0009】
この発明は、このような従来のSRAMなどデータ保持装置の問題点を解消し、高速応答が可能で、かつ、データ保持のための電源が不要なデータ保持装置を提供することを目的とする。
【0010】
【課題を解決するための手段、発明の作用および効果】
この発明のデータ保持装置においては、下記の(A)ないし(D)、
(A)ソース領域およびドレイン領域、
(B)ソース領域とドレイン領域との間に配置されたチャネル形成領域、
(C)チャネル形成領域の上に配置されたゲート絶縁膜、
(D)ゲート絶縁膜の上に配置されたコントロールゲート、
を有するトランジスタを備えた記憶素子であって、正帰還をかけて当該トランジスタの継断状態を保持することで当該継断状態に対応させてデータを保持するよう構成した記憶素子、を備えたデータ保持装置において、
当該トランジスタは、さらに下記の(E)、
(E)ゲート絶縁膜とコントロールゲートとの間にこの順に配置されたフローティングゲートおよび強誘電体層、
を備え、フローティングゲートに直接的に電圧を印加し得るよう構成した強誘電体トランジスタであることを特徴とする。
【0011】
したがって、書き込むべきデータに対応した電圧をフローティングゲートに直接的に印加することにより、強誘電体トランジスタは、(A)ないし(D)のみを備えたトランジスタと同等の速度および安定性をもって、当該データに対応した継断状態となる。このため、極めて高速かつ安定的に、記憶素子にデータを書き込むことができる。
【0012】
一方、フローティングゲートに印加された上記電圧と、コントロールゲートの電圧とによって、強誘電体層は、当該強誘電体トランジスタの継断状態に対応した分極状態となる。なお、強誘電体層の両端に直接、電圧が印加されるため、当該強誘電体層を安定的に分極反転させることができ、電源電圧の低電圧化にも効果的である。
【0013】
強誘電体層の分極状態は、回路の電源が切られた状態においても保持される。電源が再投入されると、強誘電体トランジスタは、強誘電体層が保持していた分極状態に対応した継断状態に復帰する。このため、データ保持のための電源が不要である。
【0014】
すなわち、高速応答が可能で、かつ、データ保持のための電源が不要なデータ保持装置を実現することができる。
【0015】
この発明のデータ保持装置においては、記憶素子は、ともに(A)ないし(D)を有するトランジスタである第1のトランジスタおよび第2のトランジスタを備え、第1および第2のトランジスタのうち少なくともひとつは強誘電体トランジスタであり、第1および第2のトランジスタは、第1のトランジスタのコントロールゲートと第2のトランジスタのドレイン領域とを接続するとともに第2のトランジスタのコントロールゲートと第1のトランジスタのドレイン領域とを接続し、相互に他方のトランジスタを介して正帰還をかけることで、相互に異なる継断状態を保持するよう構成されていることを特徴とする。
【0016】
したがって、相互に異なる継断状態を保持するよう構成した一対のトランジスタを用いることで、より安定的にデータを保持することができる。
【0017】
さらに、書き込み後の定常状態において、強誘電体トランジスタのコントロールゲートは書き込み時のフローティングゲートと、ほぼ同電位になる。このため、書き込み動作の終了にともなってフローティングゲートをフローティング状態にしても、強誘電体層の両端の電位は変化しない。このため、書き込み動作の終了時に強誘電体層の分極状態が不用意に変動することはない。また、強誘電体トランジスタに電圧を印加したまま放置するような場合であっても、インプリント効果による強誘電体層の分極状態の変動をある程度回避することができる。
【0018】
この発明のデータ保持装置においては、相互に異なる電位を与える第1の電源供給ラインおよび第2の電源供給ラインと、データを入出力するためのデータラインとを備え、第1および第2のトランジスタのドレイン領域は、それぞれ第1のプルアップ抵抗および第2のプルアップ抵抗を介して第1の電源供給ラインに接続されるとともに、第1および第2のトランジスタのソース領域は、ともに第2の電源供給ラインに接続され、データ読み出し時には、データラインと第1および第2のトランジスタのドレイン領域とをそれぞれ接続するとともにデータラインと第1のトランジスタのフローティングゲートとを遮断するよう構成したことを特徴とする。したがって、比較的少ない数の素子で、安定的にデータを保持することが可能な不揮発性のメモリ装置を実現することができる。
【0019】
この発明のデータ保持装置においては、第1および第2のトランジスタは、ともに強誘電体トランジスタであり、相互に異なる論理値をとるデータラインである第1のデータラインおよび第2のデータラインを備え、データ読み出し時には、第1および第2のデータラインと第1および第2のトランジスタのドレイン領域とをそれぞれ接続するとともに第1のデータラインと第1のトランジスタのフローティングゲートとを遮断するよう構成したことを特徴とする。
【0020】
したがって、第1および第2のトランジスタをともに強誘電体トランジスタとすることにより、より確実にデータを保持することができるメモリ装置を実現することができる。
【0021】
この発明のデータ保持装置においては、記憶素子は、ともに(A)ないし(D)を有するトランジスタである第1のトランジスタおよび第3のトランジスタを備えた第1のCMOSインバータと、ともに(A)ないし(D)を有するトランジスタである第2のトランジスタおよび第4のトランジスタを備えた第2のCMOSインバータとを備え、少なくとも第1のトランジスタは強誘電体トランジスタであり、第1および第2のCMOSインバータは、第1のCMOSインバータの出力端と第2のCMOSインバータの入力端とを接続するとともに第2のCMOSインバータの出力端と第1のCMOSインバータの入力端とを接続し、相互に他方のCMOSインバータを介して正帰還をかけることで、相互に異なる出力状態を保持するよう構成されていることを特徴とする。
【0022】
したがって、相互に異なる出力状態を保持する一対のCMOSインバータを用いることで、より安定的にデータを保持することができる。
【0023】
この発明のデータ保持装置においては、データを入出力するためのデータラインを備え、データ読み出し時には、データラインと出力端とを接続するとともに、データラインと第1のトランジスタのフローティングゲートとを遮断するよう構成したことを特徴とする。
【0024】
したがって、より安定的にデータを保持することが可能な不揮発性のメモリ装置を実現することができる。
【0025】
この発明のデータ保持装置においては、第1および第2のトランジスタは、ともに強誘電体トランジスタであり、相互に異なる論理値をとるデータラインである第1のデータラインおよび第2のデータラインを備え、データ読み出し時には、第1および第2のデータラインと第1および第2のCMOSインバータの出力端とをそれぞれ接続するとともに、第1のデータラインと第1のトランジスタのフローティングゲートとを遮断するよう構成したことを特徴とする。
【0026】
したがって、第1および第2のトランジスタを、ともに強誘電体トランジスタとすることにより、さらに確実にデータを保持することができるメモリ装置を実現することができる。
【0027】
この発明のデータ保持装置においては、さらに、第3および第4のトランジスタも、ともに強誘電体トランジスタであり、データ書き込み時には、さらに、前記第1のデータラインと第3のトランジスタの前記フローティングゲートとを接続するよう構成したことを特徴とする。
【0028】
したがって、一対のCMOSインバータを構成する4つのトランジスタ全てを強誘電体トランジスタとすることにより、いっそう確実にデータを保持することができるメモリ装置を実現することができる。
【0029】
この発明のデータ保持装置においては、データ入力側の入力ラインおよびデータ出力側の出力ラインを備え、データ保持時には入力ラインと第1のトランジスタのフローティングゲートとを遮断し、出力ラインは、出力端に接続するよう構成したことを特徴とする。
【0030】
したがって、より安定的にデータを保持することが可能な不揮発性のラッチ回路を実現することができる。
【0031】
この発明のデータ保持装置においては、第1および第3のトランジスタは、ともに強誘電体トランジスタであり、データ保持時には入力ラインと第1および第3のトランジスタのフローティングゲートとを遮断し、出力ラインは、第1のCMOSインバータの出力端または第2のCMOSインバータの出力端に接続するよう構成したことを特徴とする。
【0032】
したがって、第1および第3のトランジスタを、ともに強誘電体トランジスタとすることにより、さらに確実にデータを保持することができるラッチ回路を実現することができる。
【0033】
この発明のデータ保持装置においては、さらに、第2および第4のトランジスタも、ともに強誘電体トランジスタであり、相互に異なる論理値をとる入力ラインである第1の入力ラインおよび第2の入力ライン、ならびに、相互に異なる論理値をとる出力ラインである第1の出力ラインおよび第2の出力ラインを備え、データ保持時には、第1の入力ラインと第1および第3のトランジスタのフローティングゲートとを遮断するとともに、第2の入力ラインと第2および第4のトランジスタのフローティングゲートとを遮断し、第1および第2の出力ラインは、第1および第2のCMOSインバータの出力端にそれぞれ接続するよう構成したことを特徴とする。
【0034】
したがって、一対のCMOSインバータを構成する4つのトランジスタ全てを強誘電体トランジスタとすることにより、いっそう確実にデータを保持することができるラッチ回路を実現することができる。
【0037】
この発明のデータ保持装置においては、第1のトランジスタを強誘電体トランジスタとし、第1のトランジスタのコントロールゲートと第2のトランジスタのドレイン領域とを直接的に接続するとともに、第2のトランジスタのコントロールゲートと第1のトランジスタのドレイン領域とをスイッチング素子を介して接続するよう構成し、データ書き込み時には、所定期間前記スイッチング素子を断状態にしたまま書き込むべきデータに対応した電圧を第1のトランジスタのフローティングゲートに直接的に印加し、その後、当該スイッチング素子を継状態にするよう構成したこと、を特徴とする。
【0038】
また、この発明のデータ保持装置においては、第1のトランジスタを強誘電体トランジスタとし、第2のCMOSインバータの出力端と第1のCMOSインバータの入力端とを直接的に接続するとともに、第1のCMOSインバータの出力端と第2のCMOSインバータの入力端とをスイッチング素子を介して接続するよう構成し、データ書き込み時には、所定期間前記スイッチング素子を断状態にしたまま書き込むべきデータに対応した電圧を第1のトランジスタのフローティングゲートに直接的に印加し、その後、当該スイッチング素子を継状態にするよう構成したこと、を特徴とする。
【0039】
したがって、いずれの場合においても、データ書き込み時に所定期間前記スイッチング素子を断状態にしたまま書き込むべきデータに対応した電圧を第1のトランジスタのフローティングゲートに直接的に印加することで、第1のトランジスタの強誘電体層を確実に書き込むべきデータに対応した分極状態とすることができる。その後、当該スイッチング素子を継状態にすることで、第2のトランジスタを第1のトランジスタの継断状態と異なる継断状態にすることができる。すなわち、製造工程のばらつき等に影響されることなく確実にデータを書き込むことができる。
【0040】
【発明の実施の形態】
図1は、この発明の一実施形態によるデータ保持装置であるメモリ装置10の構成を模式的に示した図面である。メモリ装置10には、メモリセルユニットMCU00,MCU01,・・・が、複数、行列配置されている。メモリセルユニットMCU00,MCU01,・・・について、メモリセルユニットMCU11を例に説明する。
【0041】
図2に示すように、メモリセルユニットMCU11は、記憶素子であるメモリセルMC11、後述する読出し用セレクトトランジスタ対RTP11、および、書込み用セレクトトランジスタ対WTP11、を備えている。すなわち、後述するワードライン対WLP1と、ビットライン対BLP1の交点に、読出し用セレクトトランジスタ対RTP11および書込み用セレクトトランジスタ対WTP11を介して、メモリセルMC11が接続されている。他のメモリセルユニットMCU00,MCU01,・・・も、上述のメモリセルユニットMCU11と同様の構成である。
【0042】
図1に示すように、各ワードライン対WLP0,WLP1,WLP2,・・・は、各ワードラインWL0,WL1,WL2,・・・と、読出し制御ラインRおよび書込み制御ラインWとの論理積(AND)を、それぞれ与える信号線の対である。
【0043】
各ワードラインWL0,WL1,WL2,・・・は、行デコーダ12に接続され、ビットライン対BLP0,BLP1,・・・は、列デコーダ14に接続されている。
【0044】
すなわち、行デコーダ12により一つのワードライン(たとえば、ワードラインWL1)を選択するとともに列デコーダ14により一つのビットライン対(たとえば、BLP1)を選択することで、図2に示すように、データ読出し時には、一つの読出し用セレクトトランジスタ対(RTP11)を介して一つのメモリセル(MC11)が選択され、データ書込み時には、一つの書込み用セレクトトランジスタ対(WTP11)を介して一つのメモリセル(MC11)が選択されることになる。
【0045】
図2に基づいて、メモリセルユニットMCU11に含まれるメモリセルMC11を例に、メモリセルの具体的な回路を説明する。メモリセルMC11は、第1のトランジスタである記憶用トランジスタMT1,第2のトランジスタである記憶用トランジスタMT2、第1のプルアップ抵抗である抵抗R1,および第2のプルアップ抵抗であるR2を備えており、図2のように接続されている。
【0046】
記憶用トランジスタMT1のコントロールゲート電極CGと記憶用トランジスタMT2のドレイン電極Dとを接続するとともに記憶用トランジスタMT2のコントロールゲート電極CGと記憶用トランジスタMT1のドレイン電極Dとを接続し、相互に他方のトランジスタを介して正帰還をかけることで、相互に異なる継断状態を保持するよう構成している。
【0047】
記憶用トランジスタMT1,MT2は、いわゆるMFMIS構造の強誘電体トランジスタ(上から、メタル層、強誘電体層、メタル層、絶縁層、シリコン層をこの順に積層した構造を有するトランジスタ)である。
【0048】
すなわち、メモリセルMC11は、従来のSRAM(スタティックランダムアクセスメモリ、図30参照)を構成する一対の記憶用トランジスタMT1,MT2を、ともに、MFMIS構造のトランジスタに置換したものである。
【0049】
図3Aに、記憶用トランジスタMT1の構造を示す。半導体基板であるp型のシリコン基板20に、n型(第1導電型)半導体で構成されたソース領域22およびドレイン領域24が形成されている。p型(第2導電型)半導体で構成されたチャネル形成領域26の上には、酸化シリコン(SiO2)により構成されたゲート絶縁膜28が設けられている。ゲート絶縁膜28の上にはPoly-Si,IrO2,Irをこの順に積層したフローティングゲート30が設けられている。
【0050】
その上にはPZT等により構成された強誘電体層32が設けられている。強誘電体層32は、後述するように、記憶用トランジスタMT1の継断状態に対応した分極状態を保持する。
【0051】
さらにその上にはIrO2,Irをこの順に積層したコントロールゲート34が設けられている。
【0052】
なお、ゲート絶縁膜28としては上記の他に、窒化シリコン(SiN)等を用いることもできる。また、フローティングゲート30、コントロールゲート34としては上記の他に、RuOx,ITO等の酸化物導電体や、Pt,Pb,Au,Ag,Al,Ni等の金属を用いることができる。
【0053】
図3Aの記憶用トランジスタMT1を記号で表すと、図3Bのようになる。コントロールゲート34にはコントロールゲート電極CGが接続されている。フローティングゲート30にはフローティングゲート電極FGが接続されている。ソース領域22にはソース電極Sが接続され、ドレイン領域24にはドレイン電極Dが接続されている。
【0054】
図2に戻って、メモリセルMC11においては、記憶用トランジスタMT1のドレイン電極Dおよび記憶用トランジスタMT2のドレイン電極Dが、それぞれ、読出し用セレクトトランジスタRT11、RT21(まとめて「読出し用セレクトトランジスタ対RTP11」という)を介して、第1のデータラインであるビットラインBL1,第2のデータラインであるBLB1(まとめて「ビットライン対BLP1」という)に接続されている。
【0055】
読出し用セレクトトランジスタ対RTP11のゲートは、ワードライン対WLP1を構成する一対の信号線のうち、ワードラインWL1と読出し制御ラインRとの論理積(AND)を与える信号線に接続されている。
【0056】
また、メモリセルMC11においては、記憶用トランジスタMT1のフローティングゲート電極FGおよび記憶用トランジスタMT2のフローティングゲート電極FGが、それぞれ、書込み用セレクトトランジスタWT11、WT21(まとめて「書込み用セレクトトランジスタ対WTP11」という)を介して、ビットラインBL1,BLB1に接続されている。
【0057】
書込み用セレクトトランジスタ対WTP11のゲートは、ワードライン対WLP1を構成する一対の信号線のうち、ワードラインWL1と書込み制御ラインWとの論理積(AND)を与える信号線に接続されている。
【0058】
記憶用トランジスタMT1,MT2のドレイン電極Dは、それぞれ、抵抗R1,R2を介して、第1の電源供給ラインである電源ラインVDD(電源電位VDD)に接続されており、双方のソース電極Sは、ともに、第2の電源供給ラインであるグランドラインGND(接地電位)に接続されている。
【0059】
なお、読出し用セレクトトランジスタRT11、RT21、および、書込み用セレクトトランジスタWT11、WT21は、通常のnチャンネルMOSFETである。
【0060】
メモリセルユニットMCU11に含まれるメモリセルMC11を例に説明したが、図1に示す他のメモリセルユニットMCU00,MCU01,・・・に含まれるメモリセルも、同様の構成である。
【0061】
図2に示すメモリセルユニットMCU11に含まれるメモリセルMC11の動作の概略を、以下に示す。すなわち、データ書き込み時には、書込み用セレクトトランジスタ対WTP11をONすることにより、ビットラインBL1,BLB1と、記憶用トランジスタMT1,MT2のフローティングゲート電極FGとを、それぞれ接続する。このとき、読出し用セレクトトランジスタ対RTP11をOFFすることにより、ビットラインBL1,BLB1と、記憶用トランジスタMT1,MT2のドレイン電極Dとを、それぞれ遮断しておく。
【0062】
一方、データ読み出し時には、読出し用セレクトトランジスタ対RTP11をONすることにより、ビットラインBL1,BLB1と、記憶用トランジスタMT1,MT2のドレイン電極Dとを、それぞれ接続する。このとき、書込み用セレクトトランジスタ対WTP11をOFFすることにより、ビットラインBL1,BLB1と、記憶用トランジスタMT1,MT2のフローティングゲート電極FGとを、それぞれ遮断しておく。
【0063】
書込み動作および、読出し動作の詳細を以下に示す。まず、図1に示すメモリ装置10を構成するメモリセルユニットMCU11に含まれるメモリセルMC11にデータを書込む場合の動作について説明する。データを書込む前には、メモリセルMC11にはデータ”1”が記憶されているものと仮定する。図4〜図7は、このような仮定の下に、メモリセルMC11にデータ”0”を書込む場合の動作を説明するための図面である。図4〜図7を参照しながら、メモリセルMC11にデータ”0”を書込む場合について説明する。
【0064】
図4は、スタンバイ時(書込み動作前)におけるメモリセルMC11の状態を説明するための図面である。なお、スタンバイ時とは、メモリセルにアクセスしていない状態をいい、具体的には、書込みや読出しを行なっていない場合をいう。図4においては、読出し用セレクトトランジスタ対RTP11および書込み用セレクトトランジスタ対WTP11は、いずれもOFFになっている。一方、記憶用トランジスタMT1,MT2は、それぞれ、ON、OFFになっている。この状態が、データ”1”を記憶している状態である。
【0065】
この状態からメモリセルMC11にデータ”0”を書込むには、まず、図1に示す列デコーダ14によりビットライン対BLP1を選択し、データ”0”に対応した電位を、ビットライン対BLP1に与えておく。すなわち、ビットライン対BLP1を構成するビットラインBL1に低電位”L(接地電位)”を与えるとともに,ビットラインBLB1に高電位”H(電源電位VDD)”を与えておく(図5参照)。
【0066】
つぎに、行デコーダ12によりワードラインWL1を選択し、ワードラインWL1を”H”にする。さらに、書込み制御ラインWを”H”にする。これにより、書込み用セレクトトランジスタ対WTP11をONにする。
【0067】
書込み用セレクトトランジスタ対WTP11がONになると、ほとんど同時に、図5に示すように、メモリセルMC11の記憶用トランジスタMT1のフローティングゲート電極FGが”L”電位になる。フローティングゲート電極FGが”L”電位になると記憶用トランジスタMT1がOFF(断状態)になるよう、記憶用トランジスタMT1のしきい値が設定されている。したがって、記憶用トランジスタMT1は、書込み用セレクトトランジスタ対WTP11がONになると、ほとんど同時に、OFFになる。
【0068】
一方、書込み用セレクトトランジスタ対WTP11がONになると、ほとんど同時に、記憶用トランジスタMT2のフローティングゲート電極FGが”H”電位になる。フローティングゲート電極FGが”H”電位になると記憶用トランジスタMT2がON(継状態)になるよう、記憶用トランジスタMT2のしきい値が設定されている。したがって、記憶用トランジスタMT2は、書込み用セレクトトランジスタ対WTP11がONになると、ほとんど同時に、ONになる。
【0069】
すなわち、書込み用セレクトトランジスタ対WTP11がONになると、メモリセルMC11は、図4に示す状態(データ”1”を記憶している状態)から、即座に、図5に示す状態(データ”0”を記憶している状態)へと変化する。つまり、ビットライン対BLP1を構成するビットラインBL1、BLB1の電圧を直接、それぞれ、記憶用トランジスタMT1、MT2のフローティングゲート電極FGに与えることで、通常のSRAMと同等の書込み速度を得ることができるのである。
【0070】
このようにしてメモリセルMC11がデータ”0”に書換えられると、その後、記憶用トランジスタMT1、MT2を構成する強誘電体層32(図3A参照)の分極状態が、それぞれ、変化する。記憶用トランジスタMT1を構成する強誘電体層32を例に、分極状態が変化する様子を説明する。
【0071】
図3A,Bに示すように、記憶用トランジスタMT1は、フローティングゲート30の上に、強誘電体層32を誘電体層とするコンデンサ(強誘電体コンデンサCferro)を直列に接続したものと考えることができる。図10は、強誘電体コンデンサCferroの電圧・電荷(分極)特性を模式的に示した図面である。図10において、電圧は、コントロールゲート電極CGの電位を基準とした場合のフローティングゲート電極FGの電位を示す。また、電荷は、フローティングゲート電極FG側に正電位が生じる場合を、正としている。
【0072】
スタンバイ時(図4参照)において、記憶用トランジスタMT1の強誘電体コンデンサCferroは、図10のQ1で示される分極状態になっている。すなわち、Q1で示される状態が、データ”1”を記憶している場合における記憶用トランジスタMT1を構成する強誘電体コンデンサCferroの定常状態である。
【0073】
つぎに、データ”0”を書き込むために書込み用セレクトトランジスタ対WTP11をONにすると、図5に示すように、ほとんど同時に、記憶用トランジスタMT1のフローティングゲート電極FGが”L”電位になる(上述)。一方、この時点では、記憶用トランジスタMT2のドレイン電極Dの電位、すなわち記憶用トランジスタMT1のコントロールゲート電極CG1の電位は、まだ変化しておらず、書込み前の状態、すなわち、”H”電位のままである。したがって、このとき、記憶用トランジスタMT1の強誘電体コンデンサCferroは、図10のQ3で示される分極状態になる。
【0074】
時間の経過とともに、記憶用トランジスタMT2のドレイン電極Dの電位(記憶用トランジスタMT1のコントロールゲート電極CG1の電位)は、変化してゆき、定常状態では、”L”になる。この状態を図6に示す。したがって、このとき、記憶用トランジスタMT1の強誘電体コンデンサCferroは、図10のQ2で示される分極状態になる。
【0075】
すなわち、わざわざQ3の分極状態を作ることもなく、フローティングゲートに電圧を掛けるだけで、自動的に所望の状態になるのである。
【0076】
このように、データ”1”を記憶しているメモリセルMC11にデータ”0”を書き込むと、記憶用トランジスタMT1の強誘電体コンデンサCferroは、図10のQ1で示される分極状態から、Q3で示される分極状態を経て、Q2で示される分極状態へと変化する(実線矢印)。
【0077】
なお、この書込み動作において、記憶用トランジスタMT2の強誘電体コンデンサCferroは、図10のQ2で示される分極状態から、Q4で示される分極状態を経て、Q1で示される分極状態へと変化する(破線矢印)。
【0078】
書込み動作を終了するには、書込み制御ラインWを”L”にする。これにより、図7に示すように、書込み用セレクトトランジスタ対WTP11がOFFになる。書込み用セレクトトランジスタ対WTP11をOFFにすることで、メモリセルMC11はスタンバイ状態となる。スタンバイ状態になっても、メモリセルMC11の自己ラッチ機能により、記憶用トランジスタMT1のOFF状態、および記憶用トランジスタMT2のON状態は保持される。したがって、書込まれたデータ”0”が、メモリセルMC11に保持されることになる。
【0079】
スタンバイ状態になると、記憶用トランジスタMT1のフローティングゲート電極FGはフローティング状態となるが、フローティングゲート電極FGの電位はそのまま維持される。したがって、強誘電体コンデンサCferroの分極状態は、図10に示すQ2のまま維持される。すなわち、書込み動作からスタンバイ状態に移行する際、強誘電体コンデンサCferroの分極状態が変化することはない。同様に、記憶用トランジスタMT2の強誘電体コンデンサCferroの分極状態は、図10に示すQ1のまま維持される。
【0080】
これら強誘電体コンデンサCferroの分極状態は、電源を切っても保持されている。したがって、電源を再投入すると、記憶用トランジスタMT1、MT2は、当該保持されていた強誘電体コンデンサCferroの分極状態に対応した継断状態に復帰する。
【0081】
すなわち、この場合、記憶用トランジスタMT1、MT2の強誘電体コンデンサCferroは、それぞれ、図10のQ2で示される分極状態(フローティングゲート電極FG側に負電位が生じるような分極状態)、Q1で示される分極状態(フローティングゲート電極FG側に正電位が生じるような分極状態)を保持している。したがって、電源の再投入により、記憶用トランジスタMT1、MT2は、それぞれ、OFF状態、ON状態に復帰する。すなわち、電源の再投入により、メモリセルMC11は、データ”0”を記憶している状態(図7参照)に復帰する。
【0082】
つぎに、メモリセルMC11にデータ”1”を書込む場合について説明する。上述の場合と同様に、データを書込む前には、メモリセルMC11にはデータ”1”が記憶されているものと仮定する。図8は、このような仮定の下に、メモリセルMC11にデータ”1”を書込む場合の動作を説明するための図面である。図8を参照しながら、メモリセルMC11にデータ”1”を書込む場合について説明する。
【0083】
書込み動作前のスタンバイ時におけるメモリセルMC11の状態は、上述の場合と同様に、図4に示される。メモリセルMC11にデータ”1”を書込む場合の動作は、上述のデータ”0”を書込む場合の動作と、ほぼ同様である。ただし、図8に示すように、データ”1”に対応した電位を、ビットライン対BLP1に与えておく。すなわち、ビットライン対BLP1を構成するビットラインBL1に高電位”H(電源電位VDD)”を与えるとともに,ビットラインBLB1に低電位”L(接地電位)”を与えておく。
【0084】
つぎに、上述の場合と同様に、ワードラインWL1を”H”にするとともに、書込み制御ラインWを”H”にする。これにより、書込み用セレクトトランジスタ対WTP11をONにする。
【0085】
上述のデータ”0”を書込む場合と異なり、この場合には、書込み用セレクトトランジスタ対WTP11がONになっても、メモリセルMC11の記憶用トランジスタMT1のフローティングゲート電極FGは”H”電位のままである。したがって、記憶用トランジスタMT1は、ONのままである。また、記憶用トランジスタMT2のフローティングゲート電極FGは”L”電位のままである。したがって、記憶用トランジスタMT2は、OFFのままである。
【0086】
すなわち、書込み用セレクトトランジスタ対WTP11がONになっても、記憶用トランジスタMT1、MT2は、書込み動作前のスタンバイ時における状態(図4参照)を維持したままである。したがって、データ”1”を書込む場合、記憶用トランジスタMT1、MT2の強誘電体コンデンサCferroは、それぞれ、図10のQ1、Q2で示される分極状態を維持する。
【0087】
このように、メモリセルに同じデータを書込む場合には、書込む過程においても分極状態を変化させないので、強誘電体層のストレス量が少なくて済み、実質的な書き換え可能回数を増大することが可能である。
【0088】
この後、スタンバイ状態になっても、記憶用トランジスタMT1、MT2の強誘電体コンデンサCferroは、それぞれ、図10のQ1、Q2で示される分極状態を、そのまま維持する。すなわち、メモリセルMC11に同じ内容のデータを上書きする場合には、書込み動作の前後に渡り、記憶用トランジスタMT1、MT2の強誘電体コンデンサCferroの分極状態が変動することはない。
【0089】
つぎに、メモリセルMC11からデータを読み出す場合の動作について説明する。上述の書込み動作の場合と同様に、メモリセルMC11にはデータ”1”が記憶されているものと仮定する。図9は、このような仮定の下に、メモリセルMC11からデータ”1”を読み出す場合の動作を説明するための図面である。図9を参照しながら、メモリセルMC11からデータ”1”を読み出す場合について説明する。
【0090】
読出し動作前のスタンバイ時におけるメモリセルMC11の状態は、上述の場合と同様に、図4に示される。メモリセルMC11からデータ”1”を読み出すには、まず、図1に示す行デコーダ12によりワードラインWL1を選択し、ワードラインWL1を”H”にする。さらに、読出し制御ラインRを”H”にする。これにより、読出し用セレクトトランジスタ対RTP11をONにする。
【0091】
読出し用セレクトトランジスタ対RTP11がONになると、ビットライン対BLP1に、記憶データの内容に応じた電圧が生ずる。すなわち、この場合、図9に示すように、ビットラインBL1が”L”電位となり、ビットラインBLB1が”H”電位となる。したがって、列デコーダ14(図1参照)によりビットライン対BLP1を選択して、ビットライン対BLP1の電圧を検出することにより、メモリセルユニットMCU11に含まれるメモリセルMC11に記憶されていたデータの内容を知ることができる。
【0092】
なお、この実施形態においては、同一データであっても、読出し時におけるビットライン対BLP1の電位差の極性と、書込み時におけるビットライン対BLP1の電位差の極性とが、逆になるよう設定されている。
【0093】
たとえば、データ”1”を書込む場合には、ビットライン対BLP1を構成するビットラインBL1、BLB1に、それぞれ”H”電位、”L”電位を与える(図8参照)が、データを読み出す場合には、逆に、ビットラインBL1、BLB1が、それぞれ”L”電位、”H”電位であればデータは”1”である、と判断するよう構成されている。
【0094】
なお、上述の実施形態においては、メモリセルMC11を構成する一対の記憶用トランジスタMT1,MT2の双方をMFMIS構造のトランジスタにした場合を例に説明したが、一対の記憶用トランジスタMT1,MT2のうち、いずれか一方のみをMFMIS構造のトランジスタにし、他方を通常のMOSFETにしてもよい。
【0095】
ただし、一対の記憶用トランジスタMT1,MT2の双方をMFMIS構造のトランジスタにすれば、メモリ装置の電源を遮断し、その後、電源を再投入した場合、メモリセルMC11は、より確実に、電源を遮断する前の状態に復帰することができる。すなわち、より信頼性の高いメモリ装置を実現することができるので、好都合である。
【0096】
また、上述の実施形態においては、記憶用トランジスタMT1,MT2がnチャネル型のMOSFETタイプのトランジスタである場合を例に説明したが、記憶用トランジスタMT1,MT2がpチャネル型のMOSFETタイプのトランジスタである場合にも、この発明を適用することができる。
【0097】
なお、上述の実施形態においては、図1に示すメモリ装置10を構成するメモリセルユニットに含まれるメモリセルとして、図2に示すような一対の記憶用トランジスタMT1,MT2とともに一対の抵抗R1,R2を用いたタイプのメモリセルを例に説明したが、メモリセルのタイプはこれに限定されるものではない。たとえば、一対の記憶用トランジスタMT1,MT2とともに他の一対のトランジスタを用いたタイプのメモリセル等にも、この発明を適用することができる。
【0098】
図11は、この発明の他の実施形態によるメモリ装置を構成するメモリセルユニットに含まれる記憶素子であるメモリセルMC11の具体的な回路の一例を示す図面である。この実施形態においては、メモリセルMC11は、一対の記憶用トランジスタMT1,MT2とともに他の一対のトランジスタを用いたタイプのメモリセルである。上述の実施形態の場合と同様に、この実施形態においても、図11に示すメモリセルMC11を含むメモリセルユニットMCU11と同様の構成のメモリセルユニットMCU00,MCU01,・・・が複数、行列配置され、図1に示すメモリ装置10と同様のメモリ装置を形成している。
【0099】
図11に基づいて、メモリセルMC11を例に、この実施形態におけるメモリセルの具体的な回路を説明する。メモリセルMC11は、第1のCMOSインバータであるインバータ回路INV1および第2のCMOSインバータであるインバータ回路INV2を備えている。
【0100】
インバータ回路INV1は、相互にドレイン電極Dにおいて接続された第1のトランジスタである記憶用トランジスタMT1および第3のトランジスタである記憶用トランジスタMT3を備えている。インバータ回路INV2は、相互にドレイン電極Dにおいて接続された第2のトランジスタである記憶用トランジスタMT2および第4のトランジスタである記憶用トランジスタMT4を備えている。
【0101】
記憶用トランジスタMT1および記憶用トランジスタMT2は、ともにnチャネル型のMOSFETタイプのトランジスタであり、図3Aに示すMFMIS構造を有する強誘電体トランジスタである。記憶用トランジスタMT3および記憶用トランジスタMT4は、ともに、通常の構造を有するpチャネル型のMOSFETタイプのトランジスタである。
【0102】
インバータ回路INV1の出力端36とインバータ回路INV2の入力端38とを接続するとともにインバータ回路INV2の出力端40とインバータ回路INV1の入力端42とを接続し、相互に他方のインバータ回路を介して正帰還をかけることで、相互に異なる出力状態を保持するよう構成されている。
【0103】
図11に示すように、このメモリセルMC11においては、インバータ回路INV1の出力端36およびインバータ回路INV2の出力端40が、それぞれ、読出し用セレクトトランジスタRT11、RT21(まとめて「読出し用セレクトトランジスタ対RTP11」という)を介して、ビットラインBL1,BLB1(まとめて「ビットライン対BLP1」という)に接続されている。
【0104】
図2に示す実施形態の場合と同様に、読出し用セレクトトランジスタ対RTP11のゲートは、ワードライン対WLP1を構成する一対の信号線のうち、ワードラインWL1と読出し制御ラインRとの論理積(AND)を与える信号線に接続されている。
【0105】
また、図2に示す実施形態の場合と同様に、記憶用トランジスタMT1のフローティングゲート電極FGおよび記憶用トランジスタMT2のフローティングゲート電極FGが、それぞれ、書込み用セレクトトランジスタWT11、WT21(まとめて「書込み用セレクトトランジスタ対WTP11」という)を介して、ビットラインBL1,BLB1に接続されている。
【0106】
書込み用セレクトトランジスタ対WTP11のゲートは、ワードライン対WLP1を構成する一対の信号線のうち、ワードラインWL1と書込み制御ラインWとの論理積(AND)を与える信号線に接続されている。
【0107】
記憶用トランジスタMT1,MT2のソース電極Sは、ともに、グランドラインGND(接地電位)に接続されている。また、記憶用トランジスタMT3,MT4のソース電極Sは、ともに、電源ラインVDD(電源電位VDD)に接続されている。
【0108】
なお、読出し用セレクトトランジスタRT11、RT21、および、書込み用セレクトトランジスタWT11、WT21は、図2に示す実施形態の場合と同様に、通常のnチャンネルMOSFETである。
【0109】
メモリセルユニットMCU11に含まれるメモリセルMC11を例に説明したが、他のメモリセルユニットMCU00,MCU01,・・・(図1参照)に含まれるメモリセルも、同様の構成である。
【0110】
図11に示すメモリセルMC11の動作は、図2に示すメモリセルMC11の場合と、ほぼ同様である。図11に示すメモリセルMC11にデータを書込む時には、書込み用セレクトトランジスタ対WTP11をONすることにより、ビットラインBL1,BLB1と、記憶用トランジスタMT1のフローティングゲート電極FGおよび記憶用トランジスタMT2のフローティングゲート電極FGとを、それぞれ接続する。また、このとき、読出し用セレクトトランジスタ対RTP11をOFFすることにより、ビットラインBL1,BLB1と、インバータ回路INV1の出力端36およびインバータ回路INV2の出力端40とを、それぞれ遮断しておく。
【0111】
一方、図11に示すメモリセルMC11からデータを読み出す時には、読出し用セレクトトランジスタ対RTP11をONすることにより、ビットラインBL1,BLB1と、インバータ回路INV1の出力端36およびインバータ回路INV2の出力端40とを、それぞれ接続する。また、このとき、書込み用セレクトトランジスタ対WTP11をOFFすることにより、ビットラインBL1,BLB1と、記憶用トランジスタMT1のフローティングゲート電極FGおよび記憶用トランジスタMT2のフローティングゲート電極FGとを、それぞれ遮断しておく。
【0112】
つぎに、図12に、この発明のさらに他の実施形態によるメモリ装置を構成するメモリセルユニットMCU11に含まれる記憶素子であるメモリセルMC11の具体的な回路の一例を示す。この実施形態にかかるメモリセルMC11も、図11の実施形態にかかるメモリセルMC11と同様に、一対のインバータ回路INV1、INV2を備えており、相互に他方のインバータ回路を介して正帰還をかけることで、相互に異なる出力状態を保持するよう構成されている。
【0113】
しかし、図12の実施形態にかかるメモリセルMC11は、図11の実施形態にかかるメモリセルMC11と異なり、記憶用トランジスタMT1および記憶用トランジスタMT2のみならず、記憶用トランジスタMT3および記憶用トランジスタMT4も、MFMIS構造を有する強誘電体トランジスタである。
【0114】
すなわち、図12の実施形態にかかるメモリセルMC11においては、記憶用トランジスタMT1および記憶用トランジスタMT2は、ともに、MFMIS構造を有するnチャネル型のMOSFETタイプの強誘電体トランジスタであり、記憶用トランジスタMT3および記憶用トランジスタMT4は、ともに、MFMIS構造を有するpチャネル型のMOSFETタイプの強誘電体トランジスタである。
【0115】
インバータ回路INV1の出力端36およびインバータ回路INV2の出力端40が、それぞれ、読出し用セレクトトランジスタRT11、RT21(まとめて「読出し用セレクトトランジスタ対RTP11」という)を介して、ビットラインBL1,BLB1(まとめて「ビットライン対BLP1」という)に接続されている点は、図11の実施形態の場合と同様である。
【0116】
また、読出し用セレクトトランジスタ対RTP11のゲートは、ワードライン対WLP1を構成する一対の信号線のうち、ワードラインWL1と読出し制御ラインRとの論理積(AND)を与える信号線に接続されている。
【0117】
また、図11に示す実施形態の場合と同様に、記憶用トランジスタMT1のフローティングゲート電極FGおよび記憶用トランジスタMT2のフローティングゲート電極FGが、それぞれ、書込み用セレクトトランジスタWT11、WT21を介して、ビットラインBL1,BLB1に接続されている。
【0118】
ただし、図11に示す実施形態の場合と異なり、記憶用トランジスタMT3のフローティングゲート電極FGおよび記憶用トランジスタMT4のフローティングゲート電極FGが、それぞれ、書込み用セレクトトランジスタWT31、WT41を介して、ビットラインBL1,BLB1に接続されている。
【0119】
書込み用セレクトトランジスタWT11、WT21、WT31、WT41を、まとめて、「書込み用セレクトトランジスタ群WTG11」という。書込み用セレクトトランジスタ群WTG11のゲートは、ワードライン対WLP1を構成する一対の信号線のうち、ワードラインWL1と書込み制御ラインWとの論理積(AND)を与える信号線に接続されている。
【0120】
図12に示すメモリセルMC11の動作は、図11に示すメモリセルMC11の場合と、ほぼ同様である。ただし、メモリセルMC11を構成する4つの記憶用トランジスタMT1,MT2、MT3,MT4の全てをMFMIS構造のトランジスタにすることで、メモリ装置の電源を遮断し、その後、電源を再投入した場合、メモリセルMC11は、より確実に、電源を遮断する前の状態に復帰することができる。すなわち、さらに信頼性の高いメモリ装置を実現することができるので、好都合である。
【0121】
なお、図12に示すメモリセルMC11においては、ひとつのインバータ回路、たとえばインバータ回路INV1を構成する一対の記憶用トランジスタMT1,MT3の強誘電体コンデンサCferroは、それぞれ、同じ分極状態を呈する。
【0122】
すなわち、記憶用トランジスタMT1の強誘電体コンデンサCferroがQ1で示す分極状態(フローティングゲート電極FG側に正電位が生じるような分極状態)である場合には、記憶用トランジスタMT3の強誘電体コンデンサCferroもQ1で示される分極状態である。この場合、記憶用トランジスタMT1はONとなっており、記憶用トランジスタMT1はOFFとなっている。
【0123】
なお、上述の場合、もう一方のインバータ回路INV2を構成する一対の記憶用トランジスタMT2,MT4の強誘電体コンデンサCferroは、ともに、Q2で示される分極状態(フローティングゲート電極FG側に負電位が生じるような分極状態)となっている。この場合、記憶用トランジスタMT2はOFFとなっており、記憶用トランジスタMT4はONとなっている。
【0124】
なお、図11に示す実施形態においては、メモリセルMC11を構成する4つの記憶用トランジスタMT1〜MT4のうち、記憶用トランジスタMT1、MT2の2つを選択してMFMIS構造のトランジスタにした場合について説明し、図12に示す実施形態においては、メモリセルMC11を構成する4つの記憶用トランジスタMT1〜MT4の全てをMFMIS構造のトランジスタにした場合について説明したが、4つの記憶用トランジスタMT1〜MT4のうちMFMIS構造のトランジスタにするトランジスタを選択するパターンや個数は、上記各実施形態に限定されるものではない。4つの記憶用トランジスタMT1〜MT4のうち、1ないし4つの任意の記憶用トランジスタを、MFMIS構造のトランジスタにすることができる。
【0125】
つぎに、図13に、この発明のさらに他の実施形態によるデータ保持装置であるラッチ回路50の具体的な回路の一例を示す。ラッチ回路50は、ラッチセルLCを備えている。ラッチセルLCは、第1のCMOSインバータであるインバータ回路INV1および第2のCMOSインバータであるインバータ回路INV2を備えている。
【0126】
インバータ回路INV1は、相互にドレイン電極Dにおいて接続された第1のトランジスタである記憶用トランジスタMT1および第3のトランジスタである記憶用トランジスタMT3を備えている。インバータ回路INV2は、相互にドレイン電極Dにおいて接続された第2のトランジスタである記憶用トランジスタMT2および第4のトランジスタである記憶用トランジスタMT4を備えている。
【0127】
記憶用トランジスタMT1および記憶用トランジスタMT2は、ともにnチャネル型のMOSFETタイプのトランジスタである。記憶用トランジスタMT3および記憶用トランジスタMT4は、ともにpチャネル型のMOSFETタイプのトランジスタである。
【0128】
このうち、インバータ回路INV1を構成する記憶用トランジスタMT1および記憶用トランジスタMT3は、ともに、MFMIS構造(図3A参照)を有する強誘電体トランジスタである。一方、インバータ回路INV2を構成する記憶用トランジスタMT2および記憶用トランジスタMT4は、ともに、通常の構造を有するMOSFETタイプのトランジスタである。
【0129】
インバータ回路INV1の出力端36とインバータ回路INV2の入力端38とを接続するとともにインバータ回路INV2の出力端40とインバータ回路INV1の入力端42とを接続し、相互に他方のインバータ回路を介して正帰還をかけることで、相互に異なる出力状態を保持するよう構成されている。
【0130】
図13に示すように、このラッチ回路においては、インバータ回路INV1を構成する記憶用トランジスタMT1、MT3のフローティングゲート電極FGが、それぞれ、ゲートトランジスタGT1,GT3を介して、入力ラインINに接続されている。ゲートトランジスタGT1,GT3のゲートは、ラッチ信号ラインLTに接続されている。また、インバータ回路INV1の出力端36が、出力ラインOUTに接続されている。
【0131】
記憶用トランジスタMT1,MT2のソース電極Sは、ともに、グランドラインGND(接地電位)に接続されている。また、記憶用トランジスタMT3,MT4のソース電極Sは、ともに、電源ラインVDD(電源電位VDD)に接続されている。
【0132】
なお、ゲートトランジスタGT1、GT3は、いずれも、通常のnチャンネルMOSFETである。
【0133】
図13に示すラッチ回路50においては、データを更新する時には、ラッチ信号ラインLTに”H”電位を与えてゲートトランジスタGT1,GT3をONにする。これにより、入力ラインINと記憶用トランジスタMT1,MT3のフローティングゲート電極FGとを接続する。
【0134】
入力ラインINと記憶用トランジスタMT1,MT3のフローティングゲート電極FGとを接続することにより、入力ラインINのデータの反転信号が、そのまま、出力ラインOUTに出力される。たとえば、入力ラインINのデータが”H”であれば、出力ラインOUTのデータは”L”となる。
【0135】
一方、データを保持させる時には、ラッチ信号ラインLTに”L”電位を与えてゲートトランジスタGT1,GT3をOFFにする。これにより、入力ラインINと記憶用トランジスタMT1,MT3のフローティングゲート電極FGとを遮断する。
【0136】
入力ラインINと記憶用トランジスタMT1,MT3のフローティングゲート電極FGとを遮断することにより、遮断直前の入力ラインINのデータの反転信号が、出力ラインOUTに出力される。この後、入力ラインINのデータが変動したとしても、出力ラインOUTのデータは変動しない。
【0137】
すなわち、ラッチ回路50は、ラッチ信号ラインLTの立ち下がりで、データをラッチする回路である。
【0138】
入力ラインINと記憶用トランジスタMT1,MT3のフローティングゲート電極FGとが接続状態にあるとき、図13に示す記憶用トランジスタMT1,MT3の強誘電体コンデンサCferro(図3B参照)は、図12に示す記憶用トランジスタMT1,MT3の強誘電体コンデンサCferroの場合と同様に、入力ラインINのデータに対応した分極状態となる。
【0139】
たとえば、入力ラインINのデータが”H”であれば、記憶用トランジスタMT1、MT3の強誘電体コンデンサCferroは、ともに、図10のQ1で示される分極状態(フローティングゲート電極FG側に正電位が生じるような分極状態)となる。なお、この場合、記憶用トランジスタMT1はONとなっており、記憶用トランジスタMT3はOFFとなっている。
【0140】
記憶用トランジスタMT1,MT3の継断状態、およびこれらのトランジスタを構成する強誘電体コンデンサCferroの分極状態は、入力ラインINと記憶用トランジスタMT1,MT3のフローティングゲート電極FGとを遮断しても変化しない。
【0141】
また、電源を遮断しても、当該強誘電体コンデンサCferroの分極状態は、それぞれ保持されており、電源再投入後、記憶用トランジスタMT1、MT3が電源遮断前の継断状態に復帰することは、図12に示す記憶用トランジスタMT1,MT3の場合と同様である。
【0142】
つぎに図14に、この発明のさらに他の実施形態によるデータ保持装置であるラッチ回路60の具体的な回路の一例を示す。ラッチ回路60は、図13に示すラッチ回路50と類似の構成であるが、インバータ回路INV1を構成する記憶用トランジスタMT1、MT3のみならず、インバータ回路INV2を構成する記憶用トランジスタMT2、MT4も、ともに、MFMIS構造(図3A参照)を有する強誘電体トランジスタである点で、図13に示すラッチ回路50と異なる。
【0143】
また、ラッチ回路60は、入力ラインとして、第1の入力ラインである入力ラインINおよび第2の入力ラインである入力ラインINBを備え、出力ラインとして、第1の出力ラインである出力ラインOUTおよび第2の出力ラインである出力ラインOUTBを備えている点で、図13に示すラッチ回路50と異なる。
【0144】
図14に示すように、このラッチ回路60においては、インバータ回路INV1を構成する記憶用トランジスタMT1、MT3のフローティングゲート電極FGが、それぞれ、ゲートトランジスタGT1,GT3を介して、入力ラインINに接続されるとともに、インバータ回路INV2を構成する記憶用トランジスタMT2、MT4のフローティングゲート電極FGが、それぞれ、ゲートトランジスタGT2,GT4を介して、入力ラインINBに接続されている。
【0145】
ゲートトランジスタGT1〜GT4のゲートは、全て、ラッチ信号ラインLTに接続されている。また、インバータ回路INV1の出力端36が、出力ラインOUTに接続されるとともに、インバータ回路INV2の出力端40が、出力ラインOUTBに接続されている。
【0146】
なお、ゲートトランジスタGT1〜GT4は、いずれも、通常のnチャンネルMOSFETである。
【0147】
図14に示すラッチ回路60においては、データを更新する時には、ラッチ信号ラインLTに”H”電位を与えてゲートトランジスタGT1〜GT4を全てONにする。これにより、入力ラインINと記憶用トランジスタMT1,MT3のフローティングゲート電極FGとを接続するとともに、入力ラインINBと記憶用トランジスタMT2,MT4のフローティングゲート電極FGとを接続する。
【0148】
入力ラインINと記憶用トランジスタMT1,MT3のフローティングゲート電極FGとを接続することにより、入力ラインINのデータの反転信号が、そのまま、出力ラインOUTに出力される。また、入力ラインINBと記憶用トランジスタMT2,MT4のフローティングゲート電極FGとを接続することにより、入力ラインINBのデータの反転信号が、そのまま、出力ラインOUTBに出力される。
【0149】
たとえば、入力ラインINのデータが”H”(すなわち、入力ラインINBのデータが”L”)であれば、出力ラインOUTのデータは”L”となり、出力ラインOUTBのデータは”H”となる。
【0150】
一方、データを保持させる時には、ラッチ信号ラインLTに”L”電位を与えてゲートトランジスタGT1〜GT4を全てOFFにする。これにより、入力ラインINと記憶用トランジスタMT1,MT3のフローティングゲート電極FGとが遮断されるとともに、入力ラインINBと記憶用トランジスタMT2,MT4のフローティングゲート電極FGとが遮断される。
【0151】
これにより、遮断直前の入力ラインINのデータの反転信号が、出力ラインOUTに出力されるとともに、出力ラインOUTのデータの反転信号が、出力ラインOUTBに出力される。この後、入力ラインIN(入力ラインINB)のデータが変動したとしても、出力ラインOUT(出力ラインOUTB)のデータは変動しない。
【0152】
入力ラインINと記憶用トランジスタMT1,MT3のフローティングゲート電極FGとが接続状態にあり、入力ラインINBと記憶用トランジスタMT2,MT4のフローティングゲート電極FGとが接続状態にあるとき、図14に示す記憶用トランジスタMT1〜MT4の強誘電体コンデンサCferro(図3B参照)は、図12に示す記憶用トランジスタMT1〜MT4の強誘電体コンデンサCferroの場合と同様に、入力ラインINおよび入力ラインINBのデータに対応した分極状態となる。
【0153】
たとえば、入力ラインINのデータが”H”であれば、記憶用トランジスタMT1、MT3の強誘電体コンデンサCferroは、ともに、図10のQ1で示される分極状態(フローティングゲート電極FG側に正電位が生じるような分極状態)となり、記憶用トランジスタMT2、MT4の強誘電体コンデンサCferroは、ともに、図10のQ2で示される分極状態(フローティングゲート電極FG側に負電位が生じるような分極状態)となる。なお、この場合、記憶用トランジスタMT1はONとなっており、記憶用トランジスタMT3はOFFとなっている。また、記憶用トランジスタMT2はOFFとなっており、記憶用トランジスタMT4はONとなっている。
【0154】
記憶用トランジスタMT〜MT4の継断状態、およびこれらのトランジスタを構成する強誘電体コンデンサCferroの分極状態は、入力ラインINと記憶用トランジスタMT1〜MT4のフローティングゲート電極FGとを遮断しても変化しない。
【0155】
また、電源を遮断しても、これら強誘電体コンデンサCferroの分極状態は、それぞれ保持されており、電源再投入後、記憶用トランジスタMT1〜MT4が、それぞれ、電源遮断前の継断状態に復帰することは、図12に示す記憶用トランジスタMT1〜MT4の場合と同様である。
【0156】
なお、図13に示す実施形態においては、メモリセルMC11を構成する4つの記憶用トランジスタMT1〜MT4のうち、記憶用トランジスタMT1、MT3の2つを選択してMFMIS構造のトランジスタにした場合について説明し、図14に示す実施形態においては、メモリセルMC11を構成する4つの記憶用トランジスタMT1〜MT4の全てをMFMIS構造のトランジスタにした場合について説明したが、4つの記憶用トランジスタMT1〜MT4のうちMFMIS構造のトランジスタにするトランジスタを選択するパターンや個数は、上記各実施形態に限定されるものではない。4つの記憶用トランジスタMT1〜MT4のうち、1ないし4つの任意の記憶用トランジスタを、MFMIS構造のトランジスタにすることができる。
【0157】
つぎに図15に、この発明のさらに他の実施形態によるデータ保持装置であるラッチ回路70の具体的な回路の一例を示す。ラッチ回路70は、記憶用トランジスタMTと、インバータ回路INVとを備えた、バスラッチ回路である。
【0158】
ラッチ回路70において、記憶用トランジスタMTは、pチャネル型のMOSFETタイプのトランジスタであり、MFMIS構造(図3A参照)を有する強誘電体トランジスタである。インバータ回路INVは、CMOSにより構成されたインバータである。
【0159】
記憶用トランジスタMTのソース電極Sおよびコントロールゲート電極CGは、ともに、一対の電源供給ラインの一方である電源ラインVDD(電源電位VDD)に接続されている。記憶用トランジスタMTのドレイン電極Dは、バスライン72に接続されている。
【0160】
バスライン72は、インバータ回路INVを介して、記憶用トランジスタMTのフローティングゲート電極FGに接続されている。
【0161】
図15に示すラッチ回路70においては、後述するように、電源を投入すると、記憶用トランジスタMTはONとなる。記憶用トランジスタMTがONになるとバスライン72が”H”電位になるため、記憶用トランジスタMTのフローティングゲート電極FGは、”L”電位となる。このため、記憶用トランジスタMTのON状態が維持され、バスライン72は、”H”電位にラッチされる。
【0162】
バスライン72に”L”電位の信号が送られると、記憶用トランジスタMTのフローティングゲート電極FGは、”H”電位となるため、記憶用トランジスタMTはOFFとなり、ラッチが解除される。
【0163】
ラッチ状態においては、記憶用トランジスタMTのコントロールゲート電極に”H”電位が与えられ、フローティングゲート電極FGには”L”電位が与えられる。したがって、記憶用トランジスタMTの強誘電体コンデンサCferro(図3B参照)は、図10のQ3で示される分極状態(フローティングゲート電極FG側に負電位が生じるような分極状態)となる。
【0164】
ラッチが解除された状態においては、記憶用トランジスタMTのコントロールゲート電極およびフローティングゲート電極FGともに”H”電位が与えられる。したがって、記憶用トランジスタMTの強誘電体コンデンサCferroは、図10のQ2で示される分極状態となる。すなわち、ラッチが解除された場合であっても、当該強誘電体コンデンサCferroが分極反転を起こすことはない。
【0165】
ラッチ状態であれラッチが解除された状態であれ、電源が遮断されると、記憶用トランジスタMTのコントロールゲート電極およびフローティングゲート電極FGがフローティング状態となるため、記憶用トランジスタMTの強誘電体コンデンサCferroは、図10のQ2で示される分極状態となる。
【0166】
したがって、電源を再投入すると、記憶用トランジスタMTは、分極状態Q2に対応した継断状態、すなわち、ON状態に復帰する。つまり、電源投入とともに、バスライン72は、必ず”H”電位にラッチされる。
【0167】
なお、図15に示す実施形態においては、バスラインが”H”電位にラッチされるとともに、バスラインに”L”電位の信号が送られるとラッチが解除されるようなバスラッチ回路を例に説明したが、この発明はこれに限定されるものではない。
【0168】
たとえば、バスラインが”L”電位にラッチされるとともに、バスラインに”H”電位の信号が送られるとラッチが解除されるようなバスラッチ回路にも、この発明を適用することができる。このような場合には、一対の電源供給ラインの一方をグランドラインGND(接地電位GND)とし、当該ラッチ回路に用いる記憶用トランジスタMTを、nチャネル型のMOSFETタイプのMFMIS構造を有する強誘電体トランジスタとすればよい。
【0169】
図16は、この発明のさらに他の実施形態によるデータ保持装置であるメモリ装置110の構成を模式的に示した図面である。メモリ装置110は、図1に示すメモリ装置10と類似した構造である。すなわち、メモリセルユニットMCU00,MCU01,・・・が、複数、行列配置されている。メモリセルユニットMCU00,MCU01,・・・について、メモリセルユニットMCU11を例に説明する。
【0170】
図17に示すように、メモリセルユニットMCU11は、図2に示すメモリセルユニットと類似した構成である。すなわち、記憶素子であるメモリセルMC11、読出し用セレクトトランジスタ対RTP11、および、書込み用セレクトトランジスタWT11、を備えている。すなわち、ワードライン対WLP1と、ビットライン対BLP1の交点に、メモリセルMC11が接続されている。
【0171】
ただし、図2に示すメモリセルユニットの場合と異なり、記憶用トランジスタMT2のフローティングゲート電極FGは、どこにも接続されない。したがって、書込み用セレクトトランジスタWT21は設けられていない。
【0172】
他のメモリセルユニットMCU00,MCU01,・・・も、上述のメモリセルユニットMCU11と同様の構成である。
【0173】
図16に示すように、各ワードライン対WLP0,WLP1,WLP2,・・・は、各ワードラインWL0,WL1,WL2,・・・と、読出し制御ラインRおよび書込み制御ラインWとの論理積(AND)を、それぞれ与える信号線の対である。
【0174】
各ワードラインWL0,WL1,WL2,・・・は、行デコーダ12に接続され、ビットライン対BLP0,BLP1,・・・は、列デコーダ14に接続されている。
【0175】
すなわち、行デコーダ12により一つのワードライン(たとえば、ワードラインWL1)を選択するとともに列デコーダ14により一つのビットライン対(たとえば、BLP1)を選択することで、図17に示すように、データ読出し時には、一つの読出し用セレクトトランジスタ対(RTP11)を介して一つのメモリセル(MC11)が選択され、データ書込み時には、一つの書込み用セレクトトランジスタ(WT11)を介して一つのメモリセル(MC11)が選択されることになる。
【0176】
図17に基づいて、メモリセルユニットMCU11に含まれるメモリセルMC11を例に、メモリセルの具体的な回路を説明する。メモリセルMC11は、第1のトランジスタである記憶用トランジスタMT1,第2のトランジスタである記憶用トランジスタMT2、スイッチング素子であるスイッチング用トランジスタSWT、第1のプルアップ抵抗である抵抗R1,および第2のプルアップ抵抗であるR2を備えており、図17のように接続されている。
【0177】
記憶用トランジスタMT1のコントロールゲート電極CGと記憶用トランジスタMT2のドレイン電極Dとを配線により直接的に接続するとともに、記憶用トランジスタMT2のコントロールゲート電極CGと記憶用トランジスタMT1のドレイン電極Dとを、スイッチング用トランジスタSWTを介して接続している。 スイッチング用トランジスタSTのゲートには、スイッチング信号s1が与えられている。スイッチング信号s1が”H”のときにはスイッチング用トランジスタSWTはONであり、スイッチング信号s1が”L”になるとスイッチング用トランジスタSWTはOFFになる。
【0178】
スイッチング用トランジスタSWTをONにして相互に他方の記憶用トランジスタを介して正帰還をかけることで、相互に異なる継断状態を保持するよう構成している。
【0179】
記憶用トランジスタMT1,MT2は、いわゆるMFMIS構造の強誘電体トランジスタであることは、図2に示す実施形態の場合と同様である。
【0180】
図17に戻って、メモリセルMC11においては、記憶用トランジスタMT1のドレイン電極Dおよび記憶用トランジスタMT2のドレイン電極Dが、それぞれ、読出し用セレクトトランジスタRT11、RT21(まとめて「読出し用セレクトトランジスタ対RTP11」という)を介して、第1のデータラインであるビットラインBL1,第2のデータラインであるBLB1(まとめて「ビットライン対BLP1」という)に接続されている。
【0181】
読出し用セレクトトランジスタ対RTP11のゲートは、ワードライン対WLP1を構成する一対の信号線のうち、ワードラインWL1と読出し制御ラインRとの論理積(AND)を与える信号線に接続されている。
【0182】
また、メモリセルMC11においては、記憶用トランジスタMT1のフローティングゲート電極FGは、書込み用セレクトトランジスタWT11を介して、ビットラインBL1に接続されている。しかし、上述のように、記憶用トランジスタMT2のフローティングゲート電極FGは、いずれの配線にも接続されておらず、常にフローティング状態となっている。
【0183】
書込み用セレクトトランジスタWT11のゲートは、ワードライン対WLP1を構成する一対の信号線のうち、ワードラインWL1と書込み制御ラインWとの論理積(AND)を与える信号線に接続されている。
【0184】
記憶用トランジスタMT1,MT2のドレイン電極Dは、それぞれ、抵抗R1,R2を介して、第1の電源供給ラインである電源ラインVDD(電源電位VDD)に接続されており、双方のソース電極Sは、ともに、第2の電源供給ラインであるグランドラインGND(接地電位)に接続されている。
【0185】
なお、読出し用セレクトトランジスタRT11、RT21、および、書込み用セレクトトランジスタWT11、ならびにスイッチング用トランジスタSWTは、通常のnチャンネルMOSFETである。
【0186】
メモリセルユニットMCU11に含まれるメモリセルMC11を例に説明したが、図16に示す他のメモリセルユニットMCU00,MCU01,・・・に含まれるメモリセルも、同様の構成である。
【0187】
図17に示すメモリセルユニットMCU11に含まれるメモリセルMC11の動作の概略を、以下に示す。すなわち、データ書き込み時には、書込み用セレクトトランジスタWT11をONすることにより、ビットラインBL1と、記憶用トランジスタMT1のフローティングゲート電極FGとを接続する。このとき、読出し用セレクトトランジスタ対RTP11をOFFすることにより、ビットラインBL1,BLB1と、記憶用トランジスタMT1,MT2のドレイン電極Dとを、それぞれ遮断しておく。
【0188】
一方、データ読み出し時には、読出し用セレクトトランジスタ対RTP11をONすることにより、ビットラインBL1,BLB1と、記憶用トランジスタMT1,MT2のドレイン電極Dとを、それぞれ接続する。このとき、書込み用セレクトトランジスタWT11をOFFすることにより、ビットラインBL1と記憶用トランジスタMT1のフローティングゲート電極FGとを、遮断しておく。
【0189】
書込み動作および、読出し動作の詳細を以下に示す。まず、図16に示すメモリ装置110を構成するメモリセルユニットMCU11に含まれるメモリセルMC11にデータを書込む場合の動作について説明する。データを書込む前には、メモリセルMC11にはデータ”1”が記憶されているものと仮定する。
【0190】
図19〜図22は、このような仮定の下に、メモリセルMC11にデータ”0”を書込む場合の動作を説明するための図面である。図18は、書き込み動作におけるビットライン出力の有無、ならびにスイッチング用トランジスタSWTおよび書込み用セレクタトランジスタWT11の動作状況を示すタイミングチャートである。図18,および図19〜図22を参照しながら、メモリセルMC11にデータ”0”を書込む場合について説明する。
【0191】
図19は、スタンバイ時(書込み動作前)におけるメモリセルMC11の状態を説明するための図面である。図19においては、読出し用セレクトトランジスタ対RTP11および書込み用セレクトトランジスタWT11は、いずれもOFFになっている。一方、記憶用トランジスタMT1,MT2は、それぞれ、ON、OFFになっている。また、スイッチング用トランジスタSWTはONになっている。この状態が、データ”1”を記憶している状態である。
【0192】
この状態から、第1段階(図20参照)および第2段階(図21参照)を経て、書き込みが完了する。まず、図16に示す列デコーダ14によりビットライン対BLP1を選択し、データ”0”に対応した電位を、ビットライン対BLP1に与える。すなわち、ビットライン対BLP1を構成するビットラインBL1に低電位”L(接地電位)”を与えるとともに,ビットラインBLB1に高電位”H(電源電位VDD)”を与える(図20参照)。書き込むべきデータをビットライン対BLP1に出力するタイミングt1を、図18に示す。
【0193】
書き込むべきデータをビットライン対BLP1に出力し始めるタイミングt1の直後のタイミングt12で、スイッチング用トランジスタSWTをOFFにする。さらに、その直後のタイミングt2で、書込み用セレクトトランジスタWT11をONにする。すなわち、行デコーダ12によりワードラインWL1を選択してワードラインWL1を”H”にするとともに、書込み制御ラインWを”H”にするのである。これにより、書込み用セレクトトランジスタWT11がONになる。
【0194】
書込み用セレクトトランジスタWT11がONになると、ほとんど同時に、図20に示すように、メモリセルMC11の記憶用トランジスタMT1のフローティングゲート電極FGが”L”電位になる。したがって、記憶用トランジスタMT1はOFFになる。
【0195】
記憶用トランジスタMT1がOFFになると記憶用トランジスタMT1のドレインDは”H”電位になるものの、スイッチング用トランジスタSWTはOFFであるから、記憶用トランジスタMT2のコントロールゲート電極CGは、記憶用トランジスタMT1のドレインDの電位変化の影響を受けない。すなわち、記憶用トランジスタMT2は、OFFのままである。このため、記憶用トランジスタMT2のドレインDの電位は”H”のままである。
【0196】
したがって、記憶用トランジスタMT1のコントロールゲート電極CGには、記憶用トランジスタMT2のドレインDの電位”H”が印加されたままとなる。一方、記憶用トランジスタMT1のフローティングゲート電極FGには、上述のように、”L”電位が印加されている。
【0197】
コントロールゲート電極CGとフローティングゲート電極FGとの間の電位差によって、当該記憶用トランジスタMT1を構成する強誘電体層32(図3A参照)が分極反転を起こす。図18に示すように、この状態が、タイミングt2からタイミングt3まで継続する。タイミングt1からタイミングt3までが、書き込み処理の第1段階である。
【0198】
タイミングt2からタイミングt3までの間で強誘電体層32が完全に分極反転を起こすよう、上記各タイミングが設定されている。したがって、書き込み処理の第1段階において、記憶用トランジスタMT1は、確実に、”0”に書き換えられる。
【0199】
その後、タイミングt3において、スイッチング用トランジスタSWTがONになる。スイッチング用トランジスタSWTがONになると、図21に示すように、記憶用トランジスタMT1のドレインDの電位の影響を受け、ほとんど同時に、記憶用トランジスタMT2のコントロールゲート電極CGが”H”電位になる。コントロールゲート電極CGが”H”電位になると記憶用トランジスタMT2がON(継状態)になる。
【0200】
図18に示すように、この状態が、タイミングt3からタイミングt34まで継続する。後述するように、タイミングt34の直後のタイミングt4で、ビットライン対BLP1へのデータ出力を停止する。タイミングt3からタイミングt4までが、書き込み処理の第2段階である。
【0201】
なお、記憶用トランジスタMT2においては、コントロールゲート電極CG、チャネル形成領域26間の電位差によって、コントロールゲート電極CG、フローティングゲートFG間(すなわち、強誘電体層32)に分圧が生ずるが、当該分圧によって強誘電体層32が分極反転を起こすことのないよう、コントロールゲート電極CG、フローティングゲートFG間のキャパシタンス、および、フローティングゲートFG、チャネル形成領域26間のキャパシタンスが設定されている。
【0202】
このように、2つの段階を経て、メモリセルMC11の内容が確実に書き換えられる。
【0203】
書込み動作を終了するには、タイミングt4(図18参照)において、ビットライン出力を終了するとともに、書込み制御ラインWを”L”にする。これにより、図22に示すように、書込み用セレクトトランジスタWT11がOFFになる。書込み用セレクトトランジスタWT11をOFFにすることで、メモリセルMC11はスタンバイ状態となる。
【0204】
スタンバイ状態になっても、スイッチング用トランジスタSWTはONのままである。このため、メモリセルMC11の自己ラッチ機能により、記憶用トランジスタMT1のOFF状態、および記憶用トランジスタMT2のON状態は保持される。したがって、書込まれたデータ”0”が、メモリセルMC11に保持されることになる。
【0205】
記憶用トランジスタMT1を構成する強誘電体コンデンサCferroの分極状態は、電源を切っても保持されている。したがって、電源を再投入すると、記憶用トランジスタMT1は、当該保持されていた強誘電体コンデンサCferroの分極状態に対応した継断状態に復帰する。電源の再投入後スイッチング用トランジスタSWTがONになるよう設定されているから、記憶用トランジスタMT2も、元の継断状態に復帰する。
【0206】
つぎに、メモリセルMC11にデータ”1”を書込む場合について説明する。上述のデータ”0”を書込む場合と同様に、データを書込む前には、メモリセルMC11にはデータ”1”が記憶されているものと仮定する。図23は、このような仮定の下に、メモリセルMC11にデータ”1”を書込む場合の動作を説明するための図面である。図23を参照しながら、メモリセルMC11にデータ”1”を書込む場合について説明する。
【0207】
書込み動作前のスタンバイ時におけるメモリセルMC11の状態は、データ”0”を書込む場合と同様に、図19に示される。メモリセルMC11にデータ”1”を書込む場合の動作は、上述のデータ”0”を書込む場合の動作と、ほぼ同様である。
【0208】
ただし、図23に示すように、データ”1”に対応した電位が、ビットライン対BLP1に与えられる。すなわち、ビットライン対BLP1を構成するビットラインBL1に高電位”H(電源電位VDD)”が与えられるとともに,ビットラインBLB1に低電位”L(接地電位)”が与えられる。
【0209】
上述のデータ”0”を書込む場合と同様に、スタンバイ状態から、図18に示すタイミングチャートにしたがって、書き込み処理の第1段階および第2段階を経て、書き込みが完了する。
【0210】
図2に示す実施形態の場合と同様に、データ”1”を書込む場合、記憶用トランジスタMT1の強誘電体コンデンサCferroは、図10のQ1で示される分極状態を維持する。すなわち、メモリセルに同じデータを書込む場合には、書込む過程において分極状態は変化しない。なお、この後、スタンバイ状態になっても、記憶用トランジスタMT1の強誘電体コンデンサCferroは、図10のQ1で示される分極状態を、そのまま維持する。
【0211】
メモリセルMC11からデータを読み出す場合の動作状態をあらわす図を図24に示す。読み出し時においては、スイッチング用トランジスタSWTはONのままである。したがって、読み出し動作は、図2に示す実施形態の場合と同様であるので、説明を省略する。。
【0212】
なお、この実施形態においても、図2に示す実施形態の場合と同様に、同一データであっても、読出し時におけるビットライン対BLP1の電位差の極性と、書込み時におけるビットライン対BLP1の電位差の極性とが、逆になるよう設定されている。
【0213】
なお、この実施形態においては、メモリセルMC11を構成する一対の記憶用トランジスタMT1,MT2の双方をMFMIS構造のトランジスタにした場合を例に説明したが、一対の記憶用トランジスタMT1,MT2のうち、記憶用トランジスタMT1のみをMFMIS構造のトランジスタにし、他方を通常のMOSFETにしてもよい。
【0214】
ただし、一対の記憶用トランジスタMT1,MT2の双方をMFMIS構造のトランジスタにすれば、両トランジスタの整合性を確保することができるので、好都合である。すなわち、たとえば、同一工程でこれらのトランジスタを形成することができることから、両トランジスタ相互間の特性のばらつきを最小限に抑えることができる。
【0215】
図25は、この発明のさらに他の実施形態によるメモリ装置を構成するメモリセルユニットに含まれる記憶素子であるメモリセルMC11の具体的な回路の一例を示す図面である。この実施形態においては、メモリセルMC11は、一対の記憶用トランジスタMT1,MT2とともに他の一対のトランジスタを用いたタイプのメモリセルである。上述の実施形態の場合と同様に、この実施形態においても、図25に示すメモリセルMC11を含むメモリセルユニットMCU11と同様の構成のメモリセルユニットMCU00,MCU01,・・・が複数、行列配置され、図16に示すメモリ装置110と同様のメモリ装置を形成している。
【0216】
図25に示すメモリセルユニットMCU11は、図11に示すメモリセルユニットMCU11と類似の構成である。ただし、つぎの点で、図11に示すメモリセルユニットMCU11と異なる。
【0217】
すなわち、図25に示すメモリセルユニットMCU11においては、図17に示すメモリセルユニットMCU11の場合と同様に、記憶用トランジスタMT2のフローティングゲート電極FGは、どこにも接続されない。したがって、書込み用セレクトトランジスタWT21は設けられていない。
【0218】
また、インバータ回路INV1の出力端36とインバータ回路INV2の入力端38とが、スイッチング用トランジスタSWTを介して接続されている。さらに、書き込み動作は、図17に示すメモリセルユニットMCU11の場合と同様に、第1段階および第2段階(図18参照)に分けて行われる。他の点は、図11に示すメモリセルユニットMCU11の場合と同様である。
【0219】
つぎに、図26に、この発明のさらに他の実施形態によるメモリ装置を構成するメモリセルユニットMCU11に含まれる記憶素子であるメモリセルMC11の具体的な回路の一例を示す。
【0220】
図26に示すメモリセルユニットMCU11は、図12に示すメモリセルユニットMCU11と類似の構成である。ただし、つぎの点で、図12に示すメモリセルユニットMCU11と異なる。
【0221】
すなわち、図26に示すメモリセルユニットMCU11においては、図25に示すメモリセルユニットMCU11の場合と同様に、記憶用トランジスタMT2、MT4のフローティングゲート電極FGは、どこにも接続されない。したがって、書込み用セレクトトランジスタWT21、WT41は設けられていない。つまり、書込み用セレクトトランジスタ群WTG11は、書込み用セレクトトランジスタWT11、WT31により構成されている。
【0222】
また、インバータ回路INV1の出力端36とインバータ回路INV2の入力端38とが、スイッチング用トランジスタSWTを介して接続されている。さらに、書き込み動作は、図17に示すメモリセルユニットMCU11の場合と同様に、第1段階および第2段階(図18参照)に分けて行われる。他の点は、図12に示すメモリセルユニットMCU11の場合と同様である。
【0223】
つぎに、図27に、この発明のさらに他の実施形態によるデータ保持装置であるラッチ回路150の具体的な回路の一例を示す。ラッチ回路150は、図13に示すラッチ回路50と類似の構成である。ただし、つぎの点で、図13に示すラッチ回路50と異なる。
【0224】
すなわち、図27に示すラッチ回路150においては、図25に示すメモリセルユニットMCU11の場合と同様に、インバータ回路INV1の出力端36とインバータ回路INV2の入力端38とが、スイッチング用トランジスタSWTを介して接続されている。
【0225】
さらに、データ更新時の動作は、図17に示すメモリセルユニットMCU11の書き込み動作の場合と同様に、第1段階および第2段階に分けて行われる。図28は、データ更新時の動作におけるスイッチング用トランジスタSWTおよびゲートトランジスタGT1,GT3の動作状況を示すタイミングチャートである。
【0226】
図28に示すように、データ更新時の動作を第1段階(図28のタイミングt12ないしt3)および第2段階(図28のタイミングt3ないしt34)に分けて行うことにより、図17に示すメモリセルユニットMCU11の書き込み動作の場合と同様に、確実にデータを更新することができる。他の点は、図13に示すラッチ回路50の場合と同様である。
【0227】
つぎに図29に、この発明のさらに他の実施形態によるデータ保持装置であるラッチ回路160の具体的な回路の一例を示す。ラッチ回路160は、図14に示すラッチ回路60と類似の構成である。ただし、つぎの点で、図14に示すラッチ回路60と異なる。
【0228】
すなわち、図29に示すラッチ回路160においては、記憶用トランジスタMT2、MT4のフローティングゲート電極FGは、どこにも接続されない。したがって、ゲートトランジスタGT2,GT4および入力ラインINBは設けられていない。
【0229】
また、図29に示すラッチ回路160においては、図27に示すラッチ回路150の場合と同様に、インバータ回路INV1の出力端36とインバータ回路INV2の入力端38とが、スイッチング用トランジスタSWTを介して接続されている。さらに、データ更新時の動作は、図27に示すラッチ回路150の場合と同様に、第1段階および第2段階に分けて行われる。他の点は、図14に示すラッチ回路60の場合と同様である。
【0230】
このように、図16ないし図29を用いて説明した各実施形態においては、データ保持のための帰還信号路にスイッチング用トランジスタSWTを設け、データ書き込み時(または、データ更新時)に所定期間スイッチング用トランジスタSWTをOFFにしたまま書き込むべきデータ(または、更新すべきデータ)に対応した電圧を記憶用トランジスタMT1(または、MT1およびMT3)のフローティングゲート電極FGに直接的に印加するようにしている。
【0231】
これにより、記憶用トランジスタMT1(または、MT1およびMT3)の強誘電体層32を、確実に、書き込むべきデータ(または、更新すべきデータ)に対応した分極状態とすることができる。
【0232】
その後、当該スイッチング用トランジスタSWTをONにすることで、記憶用トランジスタMT2(または、MT2およびMT4)を、記憶用トランジスタMT1(または、MT1およびMT3)の継断状態と異なる継断状態にすることができる。このため、製造工程のばらつき等に影響されることなく確実にデータを書き込む(または、更新する)ことができる。
【0233】
なお、上述の各実施形態においては、スイッチング素子として、nチャンネルMOSFETを用いたが、スイッチング素子はこれに限定されるものではない。スイッチング素子として、たとえば、pチャンネルMOSFETや、伝送ゲート等を用いることもできる。
【0234】
また、図1ないし図14を用いて説明した各実施形態の場合と同様の種々の変形例を、図16ないし図29を用いて説明した各実施形態にも適用することができる。
【0235】
なお、上述の各実施形態においては、データ保持装置としてメモリ装置およびラッチ回路を例に説明したが、データ保持装置は、メモリ装置またはラッチ回路に限定されるものではなく、データを保持する装置または回路全般を意味するものである。
【図面の簡単な説明】
【図1】この発明の一実施形態によるデータ保持装置であるメモリ装置10の構成を模式的に示した図面である。
【図2】メモリ装置10を構成するメモリセルユニットMCU11に含まれるメモリセルMC11の具体的な回路図である。
【図3】図3Aは、記憶用トランジスタMT1の構造を示す図面である。図3Bは、図3Aの記憶用トランジスタMT1を記号で表した図面である。
【図4】メモリセルMC11にデータ”0”を書込む場合の動作を説明するための図面である。
【図5】メモリセルMC11にデータ”0”を書込む場合の動作を説明するための図面である。
【図6】メモリセルMC11にデータ”0”を書込む場合の動作を説明するための図面である。
【図7】メモリセルMC11にデータ”0”を書込む場合の動作を説明するための図面である。
【図8】メモリセルMC11にデータ”1”を書込む場合の動作を説明するための図面である。
【図9】メモリセルMC11からデータ”1”を読み出す場合の動作を説明するための図面である。
【図10】強誘電体コンデンサCferroの電圧・電荷(分極)特性を模式的に示した図面である。
【図11】この発明の他の実施形態によるメモリ装置を構成するメモリセルユニットMCU11に含まれる記憶素子であるメモリセルMC11の具体的な回路の一例を示す図面である。
【図12】この発明のさらに他の実施形態によるメモリ装置を構成するメモリセルユニットMCU11に含まれる記憶素子であるメモリセルMC11の具体的な回路の一例を示す図面である。
【図13】この発明のさらに他の実施形態によるデータ保持装置であるラッチ回路50の具体的な回路の一例を示す図面である。
【図14】この発明のさらに他の実施形態によるデータ保持装置であるラッチ回路60の具体的な回路の一例を示す図面である。
【図15】この発明のさらに他の実施形態によるデータ保持装置であるラッチ回路70の具体的な回路の一例を示す図面である。
【図16】この発明のさらに他の実施形態によるデータ保持装置であるメモリ装置110の構成を模式的に示した図面である。
【図17】メモリ装置110を構成するメモリセルユニットMCU11に含まれるメモリセルMC11の具体的な回路図である。
【図18】メモリ装置110における書き込み動作を説明するためのタイミングチャートである。
【図19】メモリ装置110に含まれるメモリセルMC11にデータ”0”を書込む場合の動作を説明するための図面である。
【図20】メモリ装置110に含まれるメモリセルMC11にデータ”0”を書込む場合の動作を説明するための図面である。
【図21】メモリ装置110に含まれるメモリセルMC11にデータ”0”を書込む場合の動作を説明するための図面である。
【図22】メモリ装置110に含まれるメモリセルMC11にデータ”0”を書込む場合の動作を説明するための図面である。
【図23】メモリ装置110に含まれるメモリセルMC11にデータ”1”を書込む場合の動作を説明するための図面である。
【図24】メモリ装置110に含まれるメモリセルMC11からデータ”1”を読み出す場合の動作を説明するための図面である。
【図25】この発明のさらに他の実施形態によるメモリ装置を構成するメモリセルユニットMCU11に含まれる記憶素子であるメモリセルMC11の具体的な回路の一例を示す図面である。
【図26】この発明のさらに他の実施形態によるメモリ装置を構成するメモリセルユニットMCU11に含まれる記憶素子であるメモリセルMC11の具体的な回路の一例を示す図面である。
【図27】この発明のさらに他の実施形態によるデータ保持装置であるラッチ回路150の具体的な回路の一例を示す図面である。
【図28】ラッチ回路150におけるデータ更新時の動作を説明するためのタイミングチャートである。
【図29】この発明のさらに他の実施形態によるデータ保持装置であるラッチ回路160の具体的な回路の一例を示す図面である。
【図30】従来のメモリ装置を構成するメモリセルMCの具体的な回路図である。
【符号の説明】
BLP1・・・・・ビットライン対
FG・・・・・・・フローティングゲート電極
MC11・・・・・メモリセル
MT1・・・・・・記憶用トランジスタ
MT2・・・・・・記憶用トランジスタ
WTP11・・・・書込み用セレクトトランジスタ対
Claims (10)
- 下記の(A)ないし(D)、
(A)ソース領域およびドレイン領域、
(B)ソース領域とドレイン領域との間に配置されたチャネル形成領域、
(C)チャネル形成領域の上に配置されたゲート絶縁膜、
(D)ゲート絶縁膜の上に配置されたコントロールゲート、
を有するトランジスタを備えた記憶素子であって、
ともに前記(A)ないし(D)を有するトランジスタである第1のトランジスタおよび第2のトランジスタを備え、
少なくとも第1のトランジスタは、ゲート絶縁膜とコントロールゲートとの間にこの順に配置されたフローティングゲートおよび強誘電体層を有し、フローティングゲートに直接的に電圧を印加し得るよう構成した強誘電体トランジスタとし、
第1のトランジスタのフローティングゲートに書き込み用セレクトトランジスタを接続し、第1のトランジスタおよび第2のトランジスタのドレイン領域に読み出し用セレクトトランジスタを接続し、
第1および第2のトランジスタを、第1のトランジスタの前記コントロールゲートと第2のトランジスタの前記ドレイン領域とを接続するとともに第2のトランジスタのコントロールゲートと第1のトランジスタのドレイン領域とを接続し、相互に他方のトランジスタを介して正帰還をかけることで、相互に異なる継断状態を保持するよう構成し、
正帰還をかけて当該トランジスタの継断状態を保持することで当該継断状態に対応させてデータを保持するよう構成した記憶素子、
を備えたデータ保持装置において、
第1のトランジスタのコントロールゲートと前記第2のトランジスタのドレイン領域とを直接的に接続するとともに、第2のトランジスタのコントロールゲートと第1のトランジスタのドレイン領域とをスイッチング素子を介して接続するよう構成し、
データ書き込み時には、所定期間前記スイッチング素子を断状態にしたまま書き込むべきデータに対応した電圧を第1のトランジスタのフローティングゲートに直接的に印加し、その後、当該スイッチング素子を継状態にするよう構成したこと、
を特徴とするデータ保持装置。 - 請求項1のデータ保持装置において、
相互に異なる電位を与える第1の電源供給ラインおよび第2の電源供給ラインと、データを入出力するためのデータラインとを備え、
前記第1および第2のトランジスタの前記ドレイン領域は、それぞれ第1のプルアップ抵抗および第2のプルアップ抵抗を介して第1の電源供給ラインに接続されるとともに、第1および第2のトランジスタの前記ソース領域は、ともに第2の電源供給ラインに接続され、
データ読み出し時には、データラインと第1および第2のトランジスタのドレイン領域とをそれぞれ接続するとともにデータラインと第1のトランジスタのフローティングゲートとを遮断するよう構成したこと、
を特徴とするもの。 - 請求項2のデータ保持装置において、
前記第1および第2のトランジスタは、ともに前記強誘電体トランジスタであり、
相互に異なる論理値をとる前記データラインである第1のデータラインおよび第2のデータラインを備え、
データ読み出し時には、第1および第2のデータラインと第1および第2のトランジスタのドレイン領域とをそれぞれ接続するとともに第1のデータラインと第1のトランジスタのフローティングゲートとを遮断するよう構成したこと、
を特徴とするもの。 - 下記の(A)ないし(D)、
(A)ソース領域およびドレイン領域、
(B)ソース領域とドレイン領域との間に配置されたチャネル形成領域、
(C)チャネル形成領域の上に配置されたゲート絶縁膜、
(D)ゲート絶縁膜の上に配置されたコントロールゲート、
を有するトランジスタを備えた記憶素子であって、
ともに前記(A)ないし(D)を有するトランジスタである第1のトランジスタおよび第3のトランジスタを備えた第1のCMOSインバータと、ともに前記(A)ないし(D)を有するトランジスタである第2のトランジスタおよび第4のトランジスタを備えた第2のCMOSインバータとを備え、
少なくとも第1のトランジスタは、ゲート絶縁膜とコントロールゲートとの間にこの順に配置されたフローティングゲートおよび強誘電体層を有し、フローティングゲートに直接的に電圧を印加し得るよう構成した強誘電体トランジスタとし、
第1のトランジスタのフローティングゲートに書き込み用セレクトトランジスタを接続し、第1のトランジスタおよび第2のトランジスタのドレイン領域に読み出し用セレクトトランジスタを接続し、
第1および第2のCMOSインバータを、第1のCMOSインバータの出力端と第2のCMOSインバータの入力端とを接続するとともに第2のCMOSインバータの出力端と第1のCMOSインバータの入力端とを接続し、相互に他方のCMOSインバータを介して正帰還をかけることで、相互に異なる出力状態を保持するよう構成し、
正帰還をかけて当該トランジスタの継断状態を保持することで当該継断状態に対応させてデータを保持するよう構成した記憶素子、
を備えたデータ保持装置において、
前記第2のCMOSインバータの出力端と前記第1のCMOSインバータの入力端とを直接的に接続するとともに、第1のCMOSインバータの出力端と第2のCMOSインバータの入力端とをスイッチング素子を介して接続するよう構成し、
データ書き込み時には、所定期間前記スイッチング素子を断状態にしたまま書き込むべきデータに対応した電圧を第1のトランジスタのフローティングゲートに直接的に印加し、その後、当該スイッチング素子を継状態にするよう構成したこと、
を特徴とするデータ保持装置。 - 請求項4のデータ保持装置において、
データを入出力するためのデータラインを備え、
データ読み出し時には、データラインと前記出力端とを接続するとともに、データラインと第1のトランジスタのフローティングゲートとを遮断するよう構成したこと、
を特徴とするもの。 - 請求項5のデータ保持装置において、
前記第1および第2のトランジスタは、ともに前記強誘電体トランジスタであり、
相互に異なる論理値をとる前記データラインである第1のデータラインおよび第2のデータラインを備え、
データ読み出し時には、第1および第2のデータラインと第1および第2のCMOSインバータの出力端とをそれぞれ接続するとともに、第1のデータラインと第1のトランジスタのフローティングゲートとを遮断するよう構成したこと、
を特徴とするもの。 - 請求項6のデータ保持装置において、
さらに、前記第3および第4のトランジスタも、ともに前記強誘電体トランジスタであり、
データ書き込み時には、さらに、前記第1のデータラインと第3のトランジスタの前記フローティングゲートとを接続するよう構成したこと、
を特徴とするもの。 - 請求項4のデータ保持装置において、
データ入力側の入力ラインおよびデータ出力側の出力ラインを備え、
データ保持時には入力ラインと第1のトランジスタのフローティングゲートとを遮断し、
出力ラインは、前記出力端に接続するよう構成したこと、
を特徴とするもの。 - 請求項8のデータ保持装置において、
前記第1および第3のトランジスタは、ともに前記強誘電体トランジスタであり、
データ保持時には入力ラインと第1および第3のトランジスタのフローティングゲートとを遮断し、
出力ラインは、前記第1のCMOSインバータの前記出力端または前記第2のCMOSインバータの出力端に接続するよう構成したこと、
を特徴とするもの。 - 請求項9のデータ保持装置において、
さらに、前記第2および第4のトランジスタも、ともに前記強誘電体トランジスタであり、
相互に異なる論理値をとる前記入力ラインである第1の入力ラインおよび第2の入力ライン、ならびに、相互に異なる論理値をとる前記出力ラインである第1の出力ラインおよび第2の出力ラインを備え、
データ保持時には、第1の入力ラインと第1および第3のトランジスタのフローティングゲートとを遮断するとともに、第2の入力ラインと第2および第4のトランジスタのフローティングゲートとを遮断し、
第1および第2の出力ラインは、前記第1および第2のCMOSインバータの前記出力端にそれぞれ接続するよう構成したこと、
を特徴とするもの。
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