JP3711459B2 - 不揮発性メモリ回路の駆動方法 - Google Patents
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Description
【技術分野】
【０００１】
本発明は、不揮発性メモリ回路の駆動方法に係り、特に、製造後に回路接続情報の書き換えが可能であり、且つ電源切断後も回路接続情報を保持するリコンフィグラブル（Reconfigurable）ＬＳＩの要素素子である不揮発性メモリ回路の駆動方法に関する。
【背景技術】
【０００２】
近年、エレクトロニクス分野における新製品の開発が加速するのに伴い、エレクトロニクス製品の中心的な位置を占めるＬＳＩの開発サイクルも短くなってきている。さらに、次々と開発される新製品において、ＬＳＩの機能拡張や、性能改善が要求されることから、各種ＬＳＩの製品寿命も短くなってきている。製品への適用が要望される新機能が高度になり、ＬＳＩの設計を完了し、製造段階に入った後にも仕様を変更したいとの要望が発生することがある。一方、このような環境では、ＬＳＩ設計後の検証に十分な時間が取れないために、ハードウェアやソフトウェアにバグ（不具合）が存在したまま製造段階に移行する可能性もあり、この場合にも変更が必要となる。
【０００３】
これらの要求から、製造後に回路接続情報を変更することが可能なＦＰＧＡ（Field Programmable Gate Array）などのリコンフィグラブルＬＳＩが注目されている。ＦＰＧＡでは、回路接続情報や、ルックアップテーブル（ＬＵＴ）内の設定情報、即ちパラメータなどをＳＲＡＭに格納していた。ＳＲＡＭは電源が切断されて電力が供給されなくなると、メモリ内容が消失してしまう。このため、ＦＰＧＡを用いてシステムを構成する場合、ＦＰＧＡとは別にＥＥＰＲＯＭ等の不揮発性メモリを備え、電源が投入されて電力が供給開始される毎に回路接続情報やＬＵＴパラメータを不揮発性メモリからダウンロードしていた。このような構成では、システムは、電源が投入された後、不揮発性メモリから回路接続情報やＬＵＴパラメータのダウンロードを完了するまでは稼動できないため、電源投入後直ちに稼動することが要求されるシステムには適さない。また、消費電力低減のために、ＬＳＩ内のブロック毎に電源供給を管理することが望ましいが、前述の通り電源を切断した後に再度電源供給を開始する毎に回路接続情報やＬＵＴパラメータをダウンロードすることが必要であれば、ブロック毎の電源切断を行うことができず、消費電力の低減を実現することが困難である。
【０００４】
従って、回路接続情報やＬＵＴパラメータが電源切断後も保持されるＦＰＧＡとして、ＥＥＰＲＯＭ内蔵型のものが開発された。しかし、ＥＥＰＲＯＭをＦＰＧＡチップに内蔵するためには、製造プロセスが複雑となり、コスト高になってしまうという問題があった。また、ＥＥＰＲＯＭは書換動作が遅い、即ちデータの書き換えに長時間を要する問題もあった。
【０００５】
近年、これらの問題を克服するために、図１３に示したような６個のトランジスタから構成される従来のＳＲＡＭに２つの強誘電体キャパシタを付加して不揮発性を実現する、図１４に示す回路が提案されている（T. Miwa et al.、Proceedings of Symposium on VLSI Circuits (2001)）。図１４に示した回路は、従来のＳＲＡＭを構成するＮ型トランジスタである第１、第３、第５、第６のトランジスタ９５１、９５３、９５５、９５６、Ｐ型トランジスタである第２及び第４のトランジスタ９５２、９５４の６個のトランジスタと、第１及び第２の強誘電体キャパシタ９６４、９６５とを備えている。これらのキャパシタは、ＳＲＡＭの記憶ノードである第１のノード９６２及び第２のノード９６３と強誘電体分極制御線９６６との間に各々挿入されている。図１４に示した回路の電源を切断する前には、強誘電体分極制御線９６６に所定のパルス電圧を印加して、２つの強誘電体キャパシタ９６４、９６５の分極の向きを相互に逆にする。電源投入時は、μｓオーダ又はサブμｓオーダで緩やかに電源線９６０の電圧を上昇させる。この時、電源線９６０の電圧上昇に伴って、第１のノード９６２及び第２のノード９６３の電圧が徐々に上昇する。ここで、強誘電体キャパシタ９６４、９６５のどちらか一方は、強誘電体キャパシタ反転のために他方よりも多くの電荷が必要となることから、第１のノード９６２と第２のノード９６３の電圧上昇の速度が異なるようになる。一旦第１のノード９６２及び第２のノード９６３の電圧が異なるようになれば、電圧が速く上昇した方のノードは電源線９６０の電源電圧と同じ電圧まで上昇し、他方のノードは接地線９６１の接地電圧まで下降して、安定化する。即ち、電源切断前に強誘電体分極制御線９６６に所定のパルス電圧を印加することによって、その時点でＳＲＡＭに記憶されている内容を第１及び第２の強誘電体キャパシタ９６４、９６５の分極状態として保持する。これによって、電源投入後に電源切断前のメモリ内容をＳＲＡＭに再現することができる。その後は、図１４に示した回路は、通常のＳＲＡＭと同様の動作を行い、第１及び第２の強誘電体キャパシタ９６４，９６５はメモリの読み出し、書き込み制御には直接的には関与しない。
【非特許文献１】
T. Miwa et al.、Proceedings of Symposium on VLSI Circuits (2001)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記した従来の技術においては、以下の問題があった。第１に、メモリセル待機時のリーク電流が増大するという問題があった。一般に強誘電体はリーク電流を流しやすい。電源投入中はＳＲＡＭの特性のために、第１及び第２のノード９６２、９６３はどちらか一方が電源電圧になり、他方が接地電圧となる。従って、強誘電体分極制御線９６６を介して直列に接続されている２つの強誘電体キャパシタ９６４、９６５の両端、即ち第１及び第２のノード９６２、９６３の間には電源電圧が常時印加されていることになる。これがメモリセル待機時にリーク電流が増大する原因となっていた。ＳＲＡＭは待機時リーク電流が少ないことが大きな特長であるが、図１４の回路ではその特徴が損なわれる恐れがある。
【０００７】
第２に、メモリセルの書き込み・読み出し時の消費電力が増大するという問題があった。前述の通り、２つの強誘電体キャパシタ９６４、９６５は強誘電体分極制御線９６６を介して第１及び第２のノード９６２、９６３の間に接続されている。従って、これらの強誘電体キャパシタ９６４、９６５は、第１のビット線９５５と、第１のビット線９５５の逆の電圧レベルとなる第２のビット線９５６とを用いてメモリセルへのデータ書き込み・読み出しを行う際に、寄生容量として作用するために、余分な電荷が必要となり、メモリセルの書き込み・読み出し時の消費電力が増大する。
【０００８】
本発明は、上記の問題を解決すべく、待機時リーク電流や書き込み・読み出し時の消費電力の増大を生じることなく、回路接続情報やＬＵＴパラメータなどの設定状態を電源切断後も保持可能な不揮発性メモリ回路の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成する本発明に係る不揮発性メモリ回路の第１の駆動方法は、
各々のゲートが相互に接続され、かつ各々のドレインが第１のノード（１１２）を間に挟んで接続された第１のトランジスタ（１０１）と第２のトランジスタ（１０２）から構成される第１のインバータ、
各々のゲートが相互に接続され、かつ各々のドレインが第２のノード（１１３）を間に挟んで接続された第３のトランジスタ（１０３）および第４のトランジスタ（１０４）から構成される第２のインバータ、
ゲートにワード線（１０７）が接続され、第１のビット線（１０８）と前記第１のノード（１１２）との間に接続される第５のトランジスタ（１０５）、および
ゲートに前記ワード線（１０７）が接続され、第２のビット線（１０９）と前記第２のノード（１１３）との間に接続される第６のトランジスタ（１０６）を備え、
前記第１のノード（１１２）は、前記第３のトランジスタ（１０３）のゲートおよび第４のトランジスタ（１０４）のゲートに接続されており、
前記第２のノード（１１３）は、前記第１のトランジスタ（１０１）のゲートおよび第２のトランジスタ（１０２）のゲートに接続されており、
前記第１のトランジスタ（１０１）のソースおよび前記第３のトランジスタ（１０３）のソースは接地線（１１１）に接続されており、
前記第２のトランジスタ（１０２）のソースおよび前記第４のトランジスタ（１０４）のソースは電源線（１１０）に接続されており、
さらに抵抗値が電気的に変更可能である第１の抵抗素子（１１４）および第２の抵抗素子（１１５）を備え、
前記第１の抵抗素子（１１４）は前記第１のトランジスタ（１０１）のソースと前記接地線（１１１）との間に接続されており、
前記第２の抵抗素子（１１５）は前記第３のトランジスタ（１０３）のソースと前記接地線（１１１）との間に接続されており、
前記第１及び第２の抵抗素子（１１４・１１５）が、電流による発熱によって抵抗値が変化する材料からなる
不揮発性メモリ回路の駆動方法であって、
前記不揮発性メモリ回路の駆動方法は、ストアステップおよびリコールステップを含み、
前記ストアステップは、
前記不揮発性メモリ回路への電源供給を停止する前に、前記第１及び第２のビット線（１０８・１０９）に電源電圧（Ｖｄｄ）を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第１の時間（Ｔａ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより、前記第１及び第２の抵抗素子（１１４・１１５）を低抵抗状態にする第１ステップと、
前記第１のビット線（１０８）に電源電圧（Ｖｄｄ）を印加し、前記第２のビット線（１０９）に電源電圧よりも低い電圧（Ｖｂｂ２）を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させて前記第 1 の抵抗素子（１１４）を高抵抗状態にするか、または前記第２のビット線（１０９）に電源電圧（Ｖｄｄ）を印加し、前記第１のビット線（１０８）に電源電圧よりも低い電圧（Ｖｂｂ２）を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させて前記第２の抵抗素子（１１５）を高抵抗状態にすることにより、前記第１及び第２の抵抗素子（１１４・１１５）のいずれか一方を高抵抗状態にする第２ステップと
を含み、
前記リコールステップでは、
前記ワード線（１０７）をハイレベルに設定し、前記電源線（１１０）、前記第１のビット線（１０８）、及び前記第２のビット線（１０９）に印加する電圧を電源電圧まで緩やかに上昇させるか、
前記第１及び第２のビット線（１０８、１０９）に各々所定の電圧（Ｂ１、Ｂ２）を印加した状態で、前記ワード線（１０７）をハイレベルに設定し、前記電源線（１１０）に印加する電圧（ＤＤ）を電源電圧まで緩やかに上昇させるか、または
前記第１及び第２のビット線（１０８、１０９）に各々所定の電圧を印加した状態で、前記ワード線（１０７）に印加する電圧（ＷＴ）をハイレベルの電圧まで緩やかに上昇させ、且つ前記電源線（１１０）に印加する電圧（ＤＤ）を電源電圧まで緩やかに上昇させることにより、
高抵抗状態の抵抗素子（実施の形態の説明では第１の抵抗素子１１４）がソースに接続 されているトランジスタ（１０１）をオンさせず、低抵抗状態の抵抗素子（実施の形態の説明では第２の抵抗素子１１５）がソースに接続されているトランジスタ（１０３）をオンさせて、前記高抵抗状態の抵抗素子（実施の形態の説明では第１の抵抗素子１１４）に接続されているトランジスタ（１０１）のドレインに接続されているノード（実施の形態の説明では第１のノード１１２）をハイレベルに、前記低抵抗状態の抵抗素子（実施の形態の説明では第２の抵抗素子１１５）に接続されているトランジスタ（１０３）のドレインに接続されているノード（実施の形態の説明では第２のノード１１３）をローレベルにする、
不揮発性メモリ回路の駆動方法である。
上記目的を達成する本発明に係る不揮発性メモリ回路の第２の駆動方法は、
各々のゲートが相互に接続され、かつ各々のドレインが第１のノード（１１２）を間に挟んで接続された第１のトランジスタ（１０１）と第２のトランジスタ（１０２）から構成される第１のインバータ、
各々のゲートが相互に接続され、かつ各々のドレインが第２のノード（１１３）を間に挟んで接続された第３のトランジスタ（１０３）および第４のトランジスタ（１０４）から構成される第２のインバータ、
ゲートにワード線（１０７）が接続され、第１のビット線（１０８）と前記第１のノード（１１２）との間に接続される第５のトランジスタ（１０５）、および
ゲートに前記ワード線（１０７）が接続され、第２のビット線（１０９）と前記第２のノード（１１３）との間に接続される第６のトランジスタ（１０６）を備え、
前記第１のノード（１１２）は、前記第３のトランジスタ（１０３）のゲートおよび第４のトランジスタ（１０４）のゲートに接続されており、
前記第２のノード（１１３）は、前記第１のトランジスタ（１０１）のゲートおよび第２のトランジスタ（１０２）のゲートに接続されており、
前記第１のトランジスタ（１０１）のソースおよび前記第３のトランジスタ（１０３）のソースは接地線（１１１）に接続されており、
前記第２のトランジスタ（１０２）のソースおよび前記第４のトランジスタ（１０４）のソースは電源線（１１０）に接続されており、
さらに抵抗値が電気的に変更可能である第１の抵抗素子（１１４）および第２の抵抗素子（１１５）を備え、
前記第１の抵抗素子（１１４）が前記第２のトランジスタ（１０２）のソースと前記電源線（１１０）との間に接続されており、
前記第２の抵抗素子（１１５）が前記第４のトランジスタ（１０４）のソースと前記電源線（１１０）との間に接続されており、
前記第１及び第２の抵抗素子（１１４・１１５）が、電流による発熱によって抵抗値が変化する材料からなる
不揮発性メモリ回路の駆動方法であって、
前記不揮発性メモリ回路の駆動方法は、ストアステップおよびリコールステップを含み、
前記ストアステップは、
前記不揮発性メモリ回路への電源供給を停止する前に、前記第１及び第２のビット線（１０８、１０９）に接地電圧を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第１の時間（Ｔａ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより、前記第１及び第２の抵抗素子（１１４・１１５）を低抵抗状態にする第１ステップと、
前記第１のビット線（１０８）に接地電圧を印加し、前記第２のビット線（１０９）に接地電圧よりも高い電圧を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより前記第１の抵抗素子（１１４）を高抵抗状態にするか、または前記第２のビット線（１０９）に接地電圧を印加し、前記第１のビット線（１ ０８）に接地電圧よりも高い電圧を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより前記第２の抵抗素子（１１５）を高抵抗状態にすることにより、前記第１及び第２の抵抗素子（１１４・１１５）のいずれか一方を高抵抗状態にする第２ステップと
を含み、
前記リコールステップでは、
前記ワード線（１０７）をハイレベルに設定し、前記電源線（１１０）、前記第１のビット線（１０８）、及び前記第２のビット線（１０９）に印加する電圧を電源電圧まで緩やかに上昇させるか、
前記第１及び第２のビット線（１０８、１０９）に各々所定の電圧（Ｂ１、Ｂ２）を印加した状態で、前記ワード線（１０７）をハイレベルに設定し、前記電源線（１１０）に印加する電圧（ＤＤ）を電源電圧まで緩やかに上昇させるか、または
前記第１及び第２のビット線（１０８、１０９）に各々所定の電圧を印加した状態で、前記ワード線（１０７）に印加する電圧（ＷＴ）をハイレベルの電圧まで緩やかに上昇させ、且つ前記電源線（１１０）に印加する電圧（ＤＤ）を電源電圧まで緩やかに上昇させることにより、
高抵抗状態の抵抗素子（実施の形態の説明では第２の抵抗素子１１５）がソースに接続されているトランジスタ（１０４）をオフさせて、低抵抗状態の抵抗素子（実施の形態の説明では第１の抵抗素子１１４）がソースに接続されているトランジスタ（１０２）をオフさせず、前記高抵抗状態の抵抗素子（実施の形態の説明では第２の抵抗素子１１５）に接続されているトランジスタ（１０４）のドレインに接続されているノード（実施の形態の説明では第２のノード１１３）をローレベルに、前記低抵抗状態の抵抗素子（実施の形態の説明では第１の抵抗素子１１４）に接続されているトランジスタ（１０２）のドレインに接続されているノード（実施の形態の説明では第１のノード１１２）をハイレベルにする、
不揮発性メモリ回路の駆動方法である。
上記目的を達成する本発明に係る不揮発性メモリ回路の第３の駆動方法は、
各々のゲートが相互に接続され、かつ各々のドレインが第１のノード（１１２）を間に挟んで接続された第１のトランジスタ（１０１）と第２のトランジスタ（１０２）から構成される第１のインバータ、
各々のゲートが相互に接続され、かつ各々のドレインが第２のノード（１１３）を間に挟んで接続された第３のトランジスタ（１０３）および第４のトランジスタ（１０４）から構成される第２のインバータ、
ゲートにワード線（１０７）が接続され、第１のビット線（１０８）と前記第１のノード（１１２）との間に接続される第５のトランジスタ（１０５）、および
ゲートに前記ワード線（１０７）が接続され、第２のビット線（１０９）と前記第２のノード（１１３）との間に接続される第６のトランジスタ（１０６）を備え、
前記第１のノード（１１２）は、前記第３のトランジスタ（１０３）のゲートおよび第４のトランジスタ（１０４）のゲートに接続されており、
前記第２のノード（１１３）は、前記第１のトランジスタ（１０１）のゲートおよび第２のトランジスタ（１０２）のゲートに接続されており、
前記第１のトランジスタ（１０１）のソースおよび前記第３のトランジスタ（１０３）のソースは接地線（１１１）に接続されており、
前記第２のトランジスタ（１０２）のソースおよび前記第４のトランジスタ（１０４）のソースは電源線（１１０）に接続されており、
さらに抵抗値が電気的に変更可能である第１の抵抗素子（１１４）および第２の抵抗素子（１１５）を備え、
前記第１の抵抗素子（１１４）が前記第１のノード（１１２）と前記第１のトランジスタ（１０１）のドレインとの間に接続されており、
前記第２の抵抗素子（１１５）が前記第２のノード（１１３）と前記第３のトランジスタ（１０３）のドレインとの間に接続されており、
前記第１及び第２の抵抗素子（１１４・１１５）が、電流による発熱によって抵抗値が変化する材料からなる
不揮発性メモリ回路の駆動方法であって、
前記不揮発性メモリ回路の駆動方法は、ストアステップおよびリコールステップを含み、
前記ストアステップは、
前記不揮発性メモリ回路への電源供給を停止する前に、前記第１及び第２のビット線（１０８・１０９）に電源電圧（Ｖｄｄ）を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第１の時間（Ｔａ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより、前記第１及び第２の抵抗素子（１１４・１１５）を低抵抗状態にする第１ステップと、
前記第１のビット線（１０８）に電源電圧（Ｖｄｄ）を印加し、前記第２のビット線（１０９）に電源電圧よりも低い電圧（Ｖｂｂ２）を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させて前記第 1 の抵抗素子（１１４）を高抵抗状態にするか、または前記第２のビット線（１０９）に電源電圧（Ｖｄｄ）を印加し、前記第１のビット線（１０８）に電源電圧よりも低い電圧（Ｖｂｂ２）を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させて前記第２の抵抗素子（１１５）を高抵抗状態にすることにより、前記第１及び第２の抵抗素子（１１４・１１５）のいずれか一方を高抵抗状態にする第２ステップと
を含み、
前記リコールステップでは、
前記ワード線（１０７）をハイレベルに設定し、前記電源線（１１０）、前記第１のビット線（１０８）、及び前記第２のビット線（１０９）に印加する電圧を電源電圧まで緩やかに上昇させるか、
前記第１及び第２のビット線（１０８、１０９）に各々所定の電圧（Ｂ１、Ｂ２）を印加した状態で、前記ワード線（１０７）をハイレベルに設定し、前記電源線（１１０）に印加する電圧（ＤＤ）を電源電圧まで緩やかに上昇させる（出願時の請求項１５、段落番号００３０も参照）か、または
前記第１及び第２のビット線（１０８、１０９）に各々所定の電圧を印加した状態で、前記ワード線（１０７）に印加する電圧（ＷＴ）をハイレベルの電圧まで緩やかに上昇させ、且つ前記電源線（１１０）に印加する電圧（ＤＤ）を電源電圧まで緩やかに上昇させることにより、
高抵抗状態の抵抗素子（実施の形態の説明では第１の抵抗素子１１４）がドレインに接続されているトランジスタ（１０１）をオンさせず、低抵抗状態の抵抗素子（実施の形態の説明では第２の抵抗素子１１５）がドレインに接続されているトランジスタ（１０３）をオンさせて、前記高抵抗状態の抵抗素子（実施の形態の説明では第１の抵抗素子１１４）に接続されているトランジスタ（１０２）のドレインに接続されているノード（実施の形態の説明では第１のノード１１２）をハイレベルに、前記低抵抗状態の抵抗素子（実施の形態の説明では第２の抵抗素子１１５）に接続されているトランジスタ（１０４）のドレインに接続されているノード（実施の形態の説明では第２のノード１１３）をローレベルにする、
不揮発性メモリ回路の駆動方法である。
上記目的を達成する本発明に係る不揮発性メモリ回路の第４の駆動方法は、
各々のゲートが相互に接続され、かつ各々のドレインが第１のノード（１１２）を間に挟んで接続された第１のトランジスタ（１０１）と第２のトランジスタ（１０２）から構成される第１のインバータ、
各々のゲートが相互に接続され、かつ各々のドレインが第２のノード（１１３）を間に挟んで接続された第３のトランジスタ（１０３）および第４のトランジスタ（１０４）から構成される第２のインバータ、
ゲートにワード線（１０７）が接続され、第１のビット線（１０８）と前記第１のノード（１１２）との間に接続される第５のトランジスタ（１０５）、および
ゲートに前記ワード線（１０７）が接続され、第２のビット線（１０９）と前記第２のノード（１１３）との間に接続される第６のトランジスタ（１０６）を備え、
前記第１のノード（１１２）は、前記第３のトランジスタ（１０３）のゲートおよび第４のトランジスタ（１０４）のゲートに接続されており、
前記第２のノード（１１３）は、前記第１のトランジスタ（１０１）のゲートおよび第２のトランジスタ（１０２）のゲートに接続されており、
前記第１のトランジスタ（１０１）のソースおよび前記第３のトランジスタ（１０３）のソースは接地線（１１１）に接続されており、
前記第２のトランジスタ（１０２）のソースおよび前記第４のトランジスタ（１０４）のソースは電源線（１１０）に接続されており、
さらに抵抗値が電気的に変更可能である第１の抵抗素子（１１４）および第２の抵抗素子（１１５）を備え、
前記第１の抵抗素子（１１４）が前記第１のノード（１１２）と前記第２のトランジスタ（１０２）のドレインとの間に接続されており、
前記第２の抵抗素子（１１５）が前記第２のノード（１１３）と前記第４のトランジスタ（１０４）のドレインとの間に接続されており、
前記第１及び第２の抵抗素子（１１４・１１５）が、電流による発熱によって抵抗値が変化する材料からなる
不揮発性メモリ回路の駆動方法であって、
前記不揮発性メモリ回路の駆動方法は、ストアステップおよびリコールステップを含み、
前記ストアステップは、
前記不揮発性メモリ回路への電源供給を停止する前に、前記第１及び第２のビット線（１０８、１０９）に接地電圧を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第１の時間の後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより、前記第１及び第２の抵抗素子（１１４・１１５）を低抵抗状態にする第１ステップと、
前記第１のビット線（１０８）に接地電圧を印加し、前記第２のビット線（１０９）に接地電圧よりも高い電圧を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより前記第１の抵抗素子（１１４）を高抵抗状態にするか、または前記第２のビット線（１０９）に接地電圧を印加し、前記第１のビット線（１０８）に接地電圧よりも高い電圧を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより前記第２の抵抗素子（１１５）を高抵抗状態にすることにより、前記第１及び第２の抵抗素子（１１４・１１５）のいずれか一方を高抵抗状態にする第２ステップと
を含み、
前記リコールステップでは、
前記ワード線（１０７）をハイレベルに設定し、前記電源線（１１０）、前記第１のビット線（１０８）、及び前記第２のビット線（１０９）に印加する電圧を電源電圧まで緩やかに上昇させるか、
前記第１及び第２のビット線（１０８、１０９）に各々所定の電圧（Ｂ１、Ｂ２）を印加した状態で、前記ワード線（１０７）をハイレベルに設定し、前記電源線（１１０）に印加する電圧（ＤＤ）を電源電圧まで緩やかに上昇させるか、または
前記第１及び第２のビット線（１０８、１０９）に各々所定の電圧を印加した状態で、前記ワード線（１０７）に印加する電圧（ＷＴ）をハイレベルの電圧まで緩やかに上昇させ、且つ前記電源線（１１０）に印加する電圧（ＤＤ）を電源電圧まで緩やかに上昇させることにより、
高抵抗状態の抵抗素子（実施の形態の説明では第２の抵抗素子１１５）がドレインに接続されているトランジスタ（１０２）をオフさせず、低抵抗状態の抵抗素子（実施の形態の説明では第１の抵抗素子１１４）がドレインに接続されているトランジスタ（１０４）をオフさせて、前記高抵抗状態の抵抗素子（実施の形態の説明では第２の抵抗素子１１５）に接続されているトランジスタ（１０１）のドレインに接続されているノード（実施の形態の説明では第２のノード１１３）をローレベルに、前記低抵抗状態の抵抗素子（実施の形態の説明では第１の抵抗素子１１４）に接続されているトランジスタ（１０３）のドレインに接続されているノード（実施の形態の説明では第１のノード１１２）をハイレベルにする、
不揮発性メモリ回路の駆動方法である。
上記目的を達成する本発明に係る不揮発性メモリ回路の第５の駆動方法は、
各々のゲートが相互に接続され、かつ各々のドレインが第１のノード（１１２）を間に挟んで接続された第１のトランジスタ（１０１）と第２のトランジスタ（１０２）から構成される第１のインバータ、
各々のゲートが相互に接続され、かつ各々のドレインが第２のノード（１１３）を間に挟んで接続された第３のトランジスタ（１０３）および第４のトランジスタ（１０４）から構成される第２のインバータ、
ゲートにワード線（１０７）が接続され、第１のビット線（１０８）と前記第１のノード（１１２）との間に接続される第５のトランジスタ（１０５）、および
ゲートに前記ワード線（１０７）が接続され、第２のビット線（１０９）と前記第２のノード（１１３）との間に接続される第６のトランジスタ（１０６）を備え、
前記第１のノード（１１２）は、前記第３のトランジスタ（１０３）のゲートおよび第４のトランジスタ（１０４）のゲートに接続されており、
前記第２のノード（１１３）は、前記第１のトランジスタ（１０１）のゲートおよび第２のトランジスタ（１０２）のゲートに接続されており、
前記第１のトランジスタ（１０１）のソースおよび前記第３のトランジスタ（１０３）のソースは接地線（１１１）に接続されており、
前記第２のトランジスタ（１０２）のソースおよび前記第４のトランジスタ（１０４）のソースは電源線（１１０）に接続されており、
さらに抵抗値が電気的に変更可能である第１の抵抗素子（１１４）、第２の抵抗素子（１１５）、第３の抵抗素子（１１６）、および第４の抵抗素子（１１７）を備え、
前記第１の抵抗素子（１１４）が前記第１のトランジスタ（１０１）のソースと前記接地線（１１１）との間に接続されており、
前記第２の抵抗素子（１１５）が前記第３のトランジスタ（１０３）のソースと前記接地線（１１１）との間に接続されており、
前記第３の抵抗素子（１１６）が前記第２のトランジスタ（１０２）のソースと前記電源線（１１０）との間に接続されており、
前記第４の抵抗素子（１１７）が前記第４のトランジスタ（１０４）のソースと前記電源線（１１０）との間に接続されており、
前記第１から第４の抵抗素子（１１４〜１１７）が、電流による発熱によって抵抗値が変化する材料からなる
不揮発性メモリ回路の駆動方法であって、
前記不揮発性メモリ回路の駆動方法は、ストアステップおよびリコールステップを含み、
前記ストアステップは、
前記第１から第４の抵抗素子（１１４〜１１７）を低抵抗状態にする第１ステップと、
前記第１及び第２の抵抗素子（１１４・１１５）のいずれか一方、および前記第３及び第４の抵抗素子（１１６・１１７）のいずれか一方のそれぞれを高抵抗状態にする第２ステップと
を含み、
前記第１ステップは、
前記不揮発性メモリ回路への電源供給を停止する前に、前記第１及び第２のビット線（１０８・１０９）に電源電圧（Ｖｄｄ）を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させた後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより、前記第１及び第２の抵抗素子（１１４・１１５）を低抵抗状態にする第３ステップと、
前記第１及び第２のビット線（１０８、１０９）に接地電圧を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させた後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより、前記第３及び第４の抵抗素子（１１６・１１７）を低抵抗状態にする第４ステップと
を含み、
前記第２ステップは、
前記第１のビット線（１０８）に電源電圧（Ｖｄｄ）を印加し、前記第２のビット線（１０９）に電源電圧よりも低い電圧（Ｖｂｂ２）を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させて前記第 1 の抵抗素子（１１４）を高抵抗状態にするか、または前記第２のビット線（１０９）に電源電圧（Ｖｄｄ）を印加し、前記第１のビット線（１０８）に電源電圧よりも低い電圧（Ｖｂｂ２）を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させて前記第２の抵抗素子（１１５）を高抵抗状態にすることにより、前記第１及び第２の抵抗素子（１１４・１１５）のいずれか一方を高抵抗状態にする第５ステップと、
前記第１のビット線（１０８）に接地電圧を印加し、前記第２のビット線（１０９）に接地電圧よりも高い電圧を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより前記第３の抵抗素子（１１６）を高抵抗状態にするか、または前記第２のビット線（１０９）に接地電圧を印加し、前記第１のビット線（１０８）に接地電圧よりも高い電圧を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより前記第４の抵抗素子（１１７）を高抵抗状態にすることにより、前記第３及び第４の抵抗素子（１１６・１１７）のいずれか一方を高抵抗状態にする第６ステップと
（ここで、前記第２の抵抗素子（１１５）が高抵抗素子であって前記第１の抵抗素子（１１４）が低抵抗素子なのであれば、第３の抵抗素子（１１６）が高抵抗素子とされると共に第４の抵抗素子（１１７）が低抵抗素子とされ、前記第１の抵抗素子（１１４）が高抵抗素子であって前記第２の抵抗素子（１１５）が低抵抗素子なのであれば、第４の抵抗素子（１１７）が高抵抗素子とされると共に第３の抵抗素子（１１６）が低抵抗素子とされる）
を含み、
前記リコールステップでは、
前記ワード線（１０７）をハイレベル（Ｖｄｄ）に設定し、前記電源線（１１０）、前記第１のビット線（１０８）、及び前記第２のビット線（１０９）に印加する電圧を電源電圧（Ｖｄｄ）まで緩やかに上昇させるか、
前記第１及び第２のビット線（１０８、１０９）に各々所定の電圧（Ｂ１、Ｂ２）を印加した状態で、前記ワード線（１０７）をハイレベルに設定し、前記電源線（１１０）に印加する電圧（ＤＤ）を電源電圧まで緩やかに上昇させるか、または
前記第１及び第２のビット線（１０８、１０９）に各々所定の電圧を印加した状態で、前記ワード線（１０７）に印加する電圧（ＷＴ）をハイレベルの電圧まで緩やかに上昇させ、且つ前記電源線（１１０）に印加する電圧（ＤＤ）を電源電圧まで緩やかに上昇させることにより、
第１及び第２の抵抗素子（１１４・１１５）のうち、高抵抗状態の抵抗素子（実施の形態の説明では第１の抵抗素子１１４）がソースに接続されているトランジスタ（１０１）をオンさせず、低抵抗状態の抵抗素子（実施の形態の説明では第２の抵抗素子１１５）がソースに接続されているトランジスタ（１０３）をオンさせると共に、
第３及び第４の抵抗素子（１１６・１１７）のうち、高抵抗状態の抵抗素子（実施の形態の説明では第４の抵抗素子１１７）がソースに接続されているトランジスタ（１０４）をオフさせて、低抵抗状態の抵抗素子（実施の形態の説明では第３の抵抗素子１１６）がソースに接続されているトランジスタ（１０２）をオフさせず、
第１及び第２の抵抗素子（１１４・１１５）のうち、高抵抗状態の抵抗素子（実施の形態の説明では第１の抵抗素子１１４）に接続されているトランジスタ（１０１）のドレインに接続されていると共に、第３及び第４の抵抗素子（１１６・１１７）のうち、低抵抗状態の抵抗素子（実施の形態の説明では第３の抵抗素子１１６）に接続されているトランジスタ（１０２）のドレインに接続されているノード（実施の形態の説明では第１のノード１１２）をハイレベルにすると共に、
第１及び第２の抵抗素子（１１４・１１５）のうち、低抵抗状態の抵抗素子（実施の形態の説明では第２の抵抗素子１１５）に接続されているトランジスタ（１０３）のドレインに接続されていると共に、第３及び第４の抵抗素子（１１６・１１７）のうち、高抵抗状態の抵抗素子（実施の形態の説明では第４の抵抗素子１１７）に接続されているトランジスタ（１０４）のドレインに接続されているノード（実施の形態の説明では第２のノード１１３）をローレベルにする
不揮発性メモリ回路の駆動方法である。
前記第１及び第３のトランジスタ（１０１、１０３）がＮ型トランジスタであり、前記第２及び第４のトランジスタ（１０２、１０４）がＰ型トランジスタであることが好ましい。
前記第１及び第２のトランジスタ（１０１、１０２）が、相互に閾値の異なるＮ型トランジスタ、又は相互に閾値の異なるＰ型トランジスタであり、前記第３及び第４のトランジスタ（１０３、１０４）が、相互に閾値の異なるＮ型トランジスタ、又は相互に閾値の異なるＰ型トランジスタであることが好ましい。
前記第１及び第２の抵抗素子（１１４、１１５）が、カルコゲナイド化合物の相変化材料又はペロブスカイト系の強相関電子材料からなることが好ましい。
前記第１〜第４の抵抗素子（１１４〜１１７）が、カルコゲナイド化合物の相変化材料又はペロブスカイト系の強相関電子材料からなることが好ましい。
【発明を実施するための最良の形態】
【００１０】
以下、本発明に係る半導体装置の実施の形態を添付図面を参照しながら説明する。図１は、本発明の実施形態に係る不揮発性メモリ回路を示す回路図である。本発明の実施の形態に係る不揮発性メモリ回路は、第１のインバータを構成する第１のトランジスタ１０１及び第２のトランジスタ１０２と、第２のインバータを構成する第３のトランジスタ１０３及び第４のトランジスタ１０４と、パストランジスタである第５のトランジスタ１０５及び第６のトランジスタ１０６と、ワード線１０７と、第１のビット線１０８及び第２のビット線１０９と、電源線１１０と、接地線１１１と、第１の抵抗素子１１４及び第２の抵抗素子１１５とを備えている。ここで、第１のインバータを構成する第１及び第２のトランジスタ１０１、１０２、並びに第２のインバータを構成する第３及び第４のトランジスタ１０３、１０４は、それぞれ相補型のトランジスタである。以下においては、第１、第３、第５及び第６のトランジスタ１０１、１０３、１０５、１０６がＮ型トランジスタであり、第２及び第４のトランジスタ１０２、１０４がＰ型トランジスタである場合について説明する。第３のトランジスタ１０３及び第４のトランジスタ１０４の相互に接続されたゲート（第２のインバータの入力端子）は、第１のトランジスタ１０１及び第２のトランジスタ１０２のドレインを相互に接続する第１のノード１１２（第１のインバータの出力端子）に接続され、第１のトランジスタ１０１及び第２のトランジスタ１０２の相互に接続されたゲート（第１のインバータの入力端子）は、第３のトランジスタ１０３及び第４のトランジスタ１０４のドレインを相互に接続する第２のノード１１３（第２のインバータの出力端子）に接続され、これらによってフリップフロップ回路が構成されている。図１に示した回路が従来のＳＲＡＭ（図１３）と異なる点は、第１及び第２の抵抗素子１１４、１１５が、第１のトランジスタ１０１のソースと接地線１１１との間、及び第３のトランジスタ１０３のソースと接地線１１１との間に、それぞれ配置されていることである。ここで、第１及び第２の抵抗素子１１４、１１５は、抵抗素子として形成された後にその抵抗値が変化され得る可変抵抗素子であり、例えば、ＧｅＳｂＴｅ等のカルコゲナイド化合物の相変化材料を用いた可変抵抗素子や、印加する磁界によって抵抗値を変化させ得るＧＭＲ（Giant Magnetic Resistance）素子、ＴＭＲ（Tunneling Magnetic Resistance）素子等の可変抵抗素子である。
【００１１】
次に、図１に示した不揮発性メモリ回路の不揮発性、即ち電源切断後にもメモリ内容を保持する機能に関して説明する。詳細は後述することとして、ここでは概要のみを説明する。図１に示した不揮発性メモリ回路の不揮発性機能は、電源切断直前にメモリ内容を抵抗素子に保持させ（以下、ＳＴＯＲＥ制御と記す）、元のメモリ内容を電源投入直後に再現する（以下、ＲＥＣＡＬＬ制御と記す）ことによって実現する。先ず、ＳＴＯＲＥ制御では、第１及び第２の抵抗素子１１４、１１５として使用される可変抵抗素子に応じた所定の手段を用いて、第１及び第２の抵抗素子１１４、１１５の抵抗値を、いずれか一方の抵抗値が他方の抵抗値よりも大きくなるように変化させる。この変化後の抵抗値は、各々の抵抗変化素子によって保持される。例えば、第２の抵抗素子１１５の抵抗値が、第１の抵抗素子１１４の抵抗値の２倍になるように変化させたと仮定する。次に、ＲＥＣＡＬＬ制御では、ワード線１０７の電圧をローレベル（通常は０Ｖ）にして第１及び第２のビット線１０８、１０９からの影響をなくした上で、電源線１１０の電圧を０Ｖから徐々に大きくする。この時、第１及び第２の抵抗素子１１４、１１５が各々、第１のトランジスタ１０１のソース及び接地線１１１の間、第３のトランジスタ１０３のソース及び接地線１１１の間に接続されているために、第１及び第３のトランジスタ１０１、１０３に電流が流れ始めると、第１及び第２の抵抗素子１１４、１１５による電圧降下が生じ、第１及び第３のトランジスタ１０１、１０３のソース電圧が上昇する。これによって、第１及び第３のトランジスタ１０１、１０３の閾値（Ｖｔ）が見かけ上、上昇する。第２の抵抗素子１１５の抵抗値が、第１の抵抗素子１１４の抵抗値の２倍と仮定したので、第３のトランジスタ１０３のソース電位が第１のトランジスタ１０１のソース電位よりも上昇し、第３のトランジスタ１０３には第１のトランジスタ１０１に比べて電流が流れにくくなる。従って、第１のトランジスタ１０１に流れる電流によって第１のノード１１２の電圧は接地電圧に近くなる。第１のノード１１２は、第３のトランジスタ１０３のゲートと電気的に接続されているために、第３のトランジスタ１０３では、より一層電流が流れにくくなり、最終的に第１のノード１１２は接地電圧に達し、逆に第２のノード１１３は電源電圧に達して安定する。このように、第２の抵抗素子１１５の抵抗値が第１の抵抗素子１１４の抵抗値よりも大きければ、第１のノード１１２は接地電圧に達し、逆に第２のノード１１３は電源電圧に達することから、電源切断の直前に第１及び第２の抵抗素子１１４、１１５の抵抗値を、所定の大小関係になるように設定すれば、電源投入後にメモリセルのデータを再び所定の値にすることができる。即ち、図１に示した不揮発性メモリ回路は不揮発性機能を有する。
【００１２】
上記したＳＴＯＲＥ制御は、第１及び第２の抵抗素子１１４、１１５に使用される可変抵抗素子の種類によって異なる。一例として、第１及び第２の抵抗素子１１４、１１５に、ＧｅＳｂＴｅ等の相変化材料を備えた抵抗変化素子を用いる場合について、図２、３を用いて説明する。図２は、図１に示した不揮発性メモリ回路の回路図において、ＳＴＯＲＥ制御時における電圧、電流の一部を付記したものである。図３の（ａ）は、第１及び第３のトランジスタ１０１、１０３のドレイン電流−ドレイン電圧（Ｉｄ−Ｖｄ）特性の一部を示した図であり、（ｂ）は、ＳＴＯＲＥ制御時のワード線１０７へのパルス電圧Ｖｗｏｒｄの印加タイミングと、第１及び第３のトランジスタ１０１、１０３のドレイン電流Ｉａ、Ｉｂの大きさとを示した図である。まず、第２のトランジスタ１０２と第４のトランジスタ１０４の影響をなくすために、電源線１１０への電源供給を遮断し、ワード線１０７の電圧をローレベル（通常は０Ｖ）にする。次に、第１のビット線１０８に電圧Ｖａを印加し、同時に第２のビット線１０９に電圧Ｖｂを印加し、ワード線１０７をハイレベルにする。これによって、第１及び第３のトランジスタ１０１、１０３のゲート電圧ＶｇがそれぞれＶａ、Ｖｂとなる。ワード線１０７に印加する電圧は、電源電圧と同じ電圧であってもよく、ワード線１０７をゲート電極とする第５、第６のトランジスタ１０５、１０６での基板バイアス効果を避けるために、第１及び第２のビット線１０８、１０９の電圧Ｖａ、Ｖｂの大きい方の電圧よりもさらに大きい電圧を印加してもよい。ワード線１０７をハイレベルにすると、第１のノード１１２には電圧Ｖａが印加され、第２のノード１１３には電圧Ｖｂが印加される。よって、第１のトランジスタ１０１では、ゲート電圧Ｖｇ＝Ｖｂ、ドレイン電圧Ｖｄ＝Ｖａとなる。一方、第３のトランジスタ１０３では、ゲート電圧Ｖｇ＝Ｖａ、ドレイン電圧Ｖｄ＝Ｖｂとなる。図３の（ａ）に示したＩｄ−Ｖｄ特性は、第１のトランジスタ１０１には電流Ｉａが流れ、第３のトランジスタ１０３には電流Ｉｂが流れることを示している。ここで、第１及び第２の抵抗素子１１４、１１５はＧｅＳｂＴｅ等の相変化材料で形成されているので、印加される電流値とその変化パターンによって抵抗値が変化する。即ち、相変化材料は、リセット電流Ｉｙ以上の電流を印加して、電流を急に切断して急冷するとアモルファス状態となり、高抵抗となる。一方、セット電流Ｉｘ以上かつリセット電流Ｉｙ未満の電流を印加して、電流を徐々に減少させて緩やかに冷却すると結晶化するため、低抵抗となる。そして、相変化材料はその状態を保持する。従って、第１のトランジスタ１０１にリセット電流Ｉｙよりも大きい電流Ｉａが流れるように電圧Ｖａを設定し、第３のトランジスタ１０３にセット電流Ｉｘ以上且つリセット電流Ｉｙ未満の電流Ｉｂが流れるように電圧Ｖｂを設定し、ワード線１０７に電圧パルスＶｗｏｒｄを印加すれば、第１の抵抗素子１１４を高抵抗にし、第２の抵抗素子１１５を低抵抗にすることができる。
【００１３】
次に、図１に示した不揮発性メモリ回路の駆動方法を詳細に説明する。本駆動方法は、上記したように、ＳＴＯＲＥ制御及びＲＥＣＡＬＬ制御を含んでいる。以下において、第１及び第２抵抗素子１１４、１１５は、ＧｅＳｂＴｅ等のカルコゲナイド化合物の相変化材料から構成されているとする。
【００１４】
（ＳＴＯＲＥ制御）
先ず、ＳＴＯＲＥ制御の詳細を説明する。ＳＴＯＲＥ制御は、２つのステップを含んでいる。ＳＴＯＲＥ制御の第１のステップでは、第１及び第２の抵抗素子１１４、１１５を共に結晶状態にして、低抵抗にする。第２のステップでは、第１又は第２の抵抗素子１１４、１１５の何れか一方のみをアモルファス状態にし、高抵抗にする。これら２つのステップによって、不揮発性メモリ回路に記憶されている情報、即ち記憶ノードである第１及び第２のノード１１２、１１３の電圧状態を、第１及び第２の抵抗素子１１４、１１５の抵抗値として保持する。
【００１５】
（第１のステップ）
図４は、ＳＴＯＲＥ制御の第１のステップにおいて、図１に示した不揮発性メモリ回路の各線に電圧を印加するタイミングチャートである。ＷＴ、Ｂ１、Ｂ２、ＤＤは、それぞれワード線１０７、第１のビット線１０８、第２のビット線１０９、電源線１１０の電圧を表す。第１のビット線１０８、第２のビット線１０９、電源線１１０に電源電圧Ｖｄｄを印加した状態で、ワード線１０７に、第５及び第６のトランジスタ１０５、１０６がオンするハイレベルの電圧Ｖｂｔを印加（ＷＴ＝Ｖｂｔ）する。ここで、電圧Ｖｂｔは電源電圧Ｖｄｄよりも大きくてもよい。この状態を時間Ｔａの間維持した後、ワード線１０７の電圧ＷＴ＝Ｖｂｔを第５及び第６のトランジスタ１０５、１０６がオフするローレベルの電圧、例えば０Ｖに急激に戻す。これによって、第５及び第６のトランジスタ１０５、１０６が導通状態になり、第１及び第２のノード１１２、１１３の電圧が電源電圧Ｖｄｄ付近まで増大する。従って、第１及び第３のトランジスタ１０１、１０３が導通状態になり、第１及び第２の抵抗素子１１４、１１５に電流が流れる。
【００１６】
相変化材料は、上記したように、ある一定以上のジュール熱を与えた後、徐々に冷却すれば、結晶状態になり、低抵抗になる。例えば、絶縁膜としてＳｉＯ２を用いた直径φ１９０ｎｍの相変化材料を、結晶状態とするのに要する単位体積当りのジュール熱は約１．６ｐＪであることが知られている(S. Tyson et al.、 Aerospace Conference Proceedings、 2000 IEEE vol.5 pp385-390)。
【００１７】
図１に示した不揮発性メモリ回路に関して、一例として、ワード線１０７に印加される電圧ＷＴ＝Ｖｂｔを３．９Ｖ、印加する時間Ｔａを１００ｎｓ、第１及び第２の抵抗素子１１４、１１５の直径をφ１９０ｎｍ、絶縁膜としてＳｉＯ２を用い、初期状態において第２の抵抗素子１１５の抵抗値が第１の抵抗素子１１４の１０倍であるとし、図４に示したタイミングチャートに従って電圧を印加する条件でシミュレーションを行い、第１のステップを解析した。
【００１８】
図５は、第１及び第２の抵抗素子１１４、１１５の各々に流れる電流Ｉａ、Ｉｂのシミュレーション結果を示すグラフである。図５では、時間軸（横軸）は、ワード線１０７へのパルス電圧（ＷＴ＝Ｖｂｔ）印加の開始時刻を０としている。図５に示したように、第１の抵抗素子１１４にはＩａ＝１００（μＡ）、第２の抵抗素子１１５にはＩｂ＝１７（μＡ）の電流が流れることが分かる。これによって第１及び第２の抵抗素子１１４、１１５に発生するジュール熱は、それぞれ１１ｐＪ、１．６ｐＪとなり、何れも徐々に冷却すれば、結晶状態になるのに十分な熱量である（S. Tyson et al.による上記文献参照）。
【００１９】
以上のように、ＳＴＯＲＥ制御の第１のステップでは、第１のビット線１０８、第２のビット線１０９、電源線１１０に電源電圧Ｖｄｄを印加した状態で、ワード線１０７にハイレベルの電圧Ｖｂｔを印加することによって、不揮発性メモリ回路の第１及び第３のトランジスタ１０１、１０３を導通状態にし、第１及び第２の抵抗素子１１４、１１５に結晶状態（低抵抗）となるために必要なジュール熱を与えることができる。
【００２０】
（第２のステップ）
図６は、ＳＴＯＲＥ制御の第２のステップにおいて、図１に示した不揮発性メモリ回路の各線に電圧を印加するタイミングチャートである。符号の意味は、図４と同じである。第１及び第２の抵抗素子１１４、１１５は、何れも第１のステップによって結晶状態（低抵抗）になっており、その抵抗値はほぼ等しい値となっていると仮定する。第１のビット線１０８及び電源線１１０に電源電圧Ｖｄｄを、第２のビット線１０９に電源電圧Ｖｄｄよりも小さい電圧Ｖｂｂ２を印加した状態で、ワード線１０７にハイレベルの電圧Ｖｂｔを印加（ＷＴ＝Ｖｂｔ）する。ここで、電圧Ｖｂｔは電源電圧Ｖｄｄよりも大きくてもよい。この状態を時間Ｔｂの間維持し、その後、ワード線１０７の電圧ＷＴをローレベル、例えば０Ｖに急激に戻す。これによって、時間Ｔｂの間、第５及び第６のトランジスタ１０５、１０６が導通状態となり、第１のノード１１２の電圧が、第１のビット線１０８に印加された電源電圧Ｖｄｄ付近の電圧Ｖａまで増大し、第２のノード１１３の電圧が、第２のビット線１０９に印加された電圧Ｖｂｂ２付近の電圧Ｖｂまで増大する。これにより、第１及び第３のトランジスタ１０１、１０３が導通状態になり、第１及び第２の抵抗素子１１４、１１５には、それぞれ電流Ｉａ、Ｉｂが流れる。また、時間Ｔｂの後にＷＴ＝０になれば、Ｉａ＝Ｉｂ＝０となる。第１及び第２の抵抗素子１１４、１１５を構成する相変化材料は上記したように、ある一定以上のジュール熱を与えて融点以上にし、急激に冷却すれば、アモルファス状態になり、高抵抗になる。絶縁膜にＳｉＯ２を用いた直径φ１９０ｎｍの相変化材料を、アモルファス状態にするのに必要な単位体積当りのジュール熱は約３．６ｐＪである（S. Tyson et al.による上記文献参照）。従って、電流Ｉａが
アモルファス状態に要するリセット電流Ｉｙ以上になり、電流Ｉｂが結晶状態に要するセット電流Ｉｘ以下になるように、第１及び第２ノード１１２、１１３に発生する電圧Ｖａ、Ｖｂを設定し、即ち第１及び第２のビット線１０８、１０９に印加する電圧を適切な値に設定し、その後に電流Ｉａ、Ｉｂを急激に０にする。これによって、第１の抵抗素子１１４のみをアモルファス状態、即ち高抵抗とし、第２の抵抗素子１１５を結晶状態、即ち低抵抗のままに維持することができる。
【００２１】
図１に示した不揮発性メモリ回路に関して、一例として、第２のステップにおいて、ワード線１０７に印加される電圧ＷＴ＝Ｖｂｔを３．９Ｖ、これを印加する時間Ｔｂを３０ｎｓ、第１のビット線１０８の電圧Ｂ１を電源電圧Ｖｄｄ、第２のビット線１０９の電圧Ｂ２＝Ｖｂｂ２を１．５Ｖ、第１のステップ直後の第１及び第２の抵抗素子１１４、１１５の抵抗値を共に１０ｋΩとし、図６に示したタイミングチャートで電圧を印加する条件でシミュレーションを行い、第２のステップを解析した。
【００２２】
図７は、第１及び第２の抵抗素子１１４、１１５に流れる電流Ｉａ、Ｉｂのシミュレーション結果を、図５と同様に示すグラフである。図７に示したように、安定状態において、第１の抵抗素子１１４にＩａ＝１０９（μＡ）、第２の抵抗素子１１５にＩｂ＝３１（μＡ）の電流が流れることが分かる。これによって第１及び第２の抵抗素子１１４、１１５に発生するジュール熱は、それぞれ３．７ｐＪ、０．３５ｐＪとなる。従って、電流値が急激に０になり、急激に冷却された場合、第１の抵抗素子１１４がアモルファス状態（高抵抗）になるのに対して、第２の抵抗素子１１５は結晶状態（低抵抗）を維持する（S.
Tyson et al.による上記文献参照）。
【００２３】
以上のように、ＳＴＯＲＥ制御の第２のステップでは、第１のビット線１０８に電源電圧Ｖｄｄを、第２のビット線１０９に１．５Ｖの電圧をそれぞれ印加した状態で、ワード線１１０にハイレベルの電圧を印加することによって、不揮発性メモリ回路のＮ型ＭＯＳトランジスタ１０１、１０３を導通状態にし、第１の抵抗素子１１４のみにアモルファス状態になるのに必要なジュール熱を発生させることが可能となる。
【００２４】
上記とは逆に、第１の抵抗素子１１４を低抵抗（結晶状態）に維持し、第２の抵抗素子１１５を高抵抗（アモルファス状態）にするためには、第１のビット線１０８、第２のビット線１０９に印加する電圧を上記と逆、即ちＢ１＝Ｖｂｂ２、Ｂ２＝Ｖｄｄと設定して、ワード線１０７にハイレベルのパルス電圧Ｖｂｔを印加すればよい。
【００２５】
このように、ＳＴＯＲＥ制御の第１及び第２のステップによって、不揮発性メモリ回路に記憶されている情報を、第１及び第２の抵抗素子１１４、１１５の抵抗値として保持させることが可能となる。
【００２６】
（ＲＥＣＡＬＬ制御）
次に、ＲＥＣＡＬＬ制御について図８、９を用いて説明する。ここでは、上記したＳＴＯＲＥ制御の結果、第１の抵抗素子１１４の抵抗値が、第２の抵抗素子１１５の抵抗値の１０倍になっていると仮定する。図８は、ＲＥＣＡＬＬ制御時における、図１に示した不揮発性メモリ回路の各線に電圧を印加するタイミングチャートである。電源線１１０に印加する電圧ＤＤを、０Ｖから緩やかに上昇させ、上昇開始から時間Ｔｃ後にＶｄｄになった後、この状態を保持する。第１及び第２のビット線１０８、１０９のそれぞれに印加する電圧Ｂ１、Ｂ２も、電圧ＤＤと同じタイミングで、時間Ｔｃの間０ＶからＶｄｄまで上昇させる。また、その時間Ｔｃの間、ワード線１０７にはハイレベルの電圧Ｖｄｄを印加する。これによって、第５及び第６のＭＯＳトランジスタ１０５、１０６が導通状態になり、第１及び第２のノード１１２、１１３の電圧が電源電圧付近まで上昇する。従って、第１及び第３のトランジスタ１０１、１０３が導通状態になり、第１及び第２の抵抗素子１１４、１１５に電流が流れる。ここで、第１の抵抗素子１１４の抵抗値が第２の抵抗素子１１５の抵抗値の１０倍なので、第１及び第３のトランジスタ１０１、１０３のソース電圧に差が生じ、第１のトランジスタ１０１のソース電圧の方が第３のトランジスタ１０３のソース電圧よりも大きくなる。第１及び第３のトランジスタ１０１、１０３の基板は接地線１１１に接続されているので、第１及び第３のトランジスタ１０１、１０３に基板バイアス効果が生じる。ソース電圧が大きい方が基板バイアス効果によりトランジスタの実効閾値が大きくなるので、本条件の場合、第１のトランジスタ１０１の方が第３のトランジスタ１０３よりも閾値が大きくなる。従って、第１のトランジスタ１０１がオンしにくく、第３のトランジスタ１０３がオンし易くなり、第１のノード１１２はハイレベルに、第２のノード１１３はローレベルに保持される。
【００２７】
一例として、図１におけるＭＯＳトランジスタ１０１〜１０６の最小ゲート長を０．３５μｍ、電源電圧Ｖｄｄを３．３Ｖ、電源復帰時に電源線１１０に印加する電圧ＤＤの上昇時間Ｔｃを１００ｎｓ、第２の抵抗素子１１５の抵抗値をＭＯＳトランジスタのオン抵抗の値と同程度の１０ｋΩ、第１の抵抗素子１１４の抵抗値を第２の抵抗素子１１５の抵抗値の１０倍の１００ｋΩとし、図８に示したタイミングチャートで電圧を印加する条件でシミュレーションを行い、ＲＥＣＡＬＬ制御を解析した。
【００２８】
図９は、第１及び第２のノード１１２、１１３に発生する電圧Ｖａ、Ｖｂのシミュレーション結果を示すグラフである。図９に示したように、第１及び第２のノード１１２、１１３の電圧Ｖａ、Ｖｂは、制御を開始した直後からしばらくの間は、何れも同様に上昇するが、約２Ｖまで上昇した後は、第１及び第２のノード１１２、１１３の電圧Ｖａ、Ｖｂに差が生じた。さらに、制御を開始してから約１００ｎｓ後の定常状態では、第１のノード１１２の電圧Ｖａは電源電圧Ｖｄｄ（３．３Ｖ）となり、第２のノード１１３の電圧Ｖｂは０Ｖに下がった。このように、シミュレーションによって、第１及び第２の抵抗素子１１４、１１５の抵抗値に差があれば、第１及び第３のトランジスタ１０１、１０３の内、より小さい抵抗値の抵抗素子が接続されている方が先にオンし、それによって第１及び第２のノード１１２、１１３の電圧がそれぞれ決定されることが確認された。上記では、第１の抵抗素子１１４の抵抗値を第２の抵抗素子１１５の抵抗値の１０倍としてシミュレーションした結果を示したが、２倍程度の条件でシミュレーションを行った場合にも、図９に示したグラフと同様の結果が得られた。このことは、図１に示した不揮発性メモリ回路において、第１及び第２の抵抗素子１１４、１１５の抵抗比が、少なくとも２倍〜１０倍と、比較的広い範囲内に設定されていれば、上記したＲＥＣＡＬＬ制御が可能であること、即ち、上記したＲＥＣＡＬＬ制御に関して、第１及び第２の抵抗素子１１４、１１５の抵抗比のマージンは非常に大きいことを意味する。
【００２９】
以上のように、本実施の形態に係る不揮発性メモリ回路のＲＥＣＡＬＬ制御は、第５及第６のトランジスタ１０５、１０６をオン状態にし、抵抗値の異なる第１及び第２の抵抗素子１１４、１１５に電流を流し、第１及び第３のトランジスタ１０１、１０３の閾値に差を生じさせることによって、第１及び第２の抵抗素子１１４、１１５の抵抗値の違いとして保持されていた情報を、第１及び第２のノード１１２、１１３の電圧として再現することができる。また、ＲＥＣＡＬＬ制御において、第１及び第２の抵抗素子１１４、１１５の抵抗比のマージンは非常に大きく、第１及び第２の抵抗素子１１４、１１５の抵抗値の大小関係が逆転しない限り、正常なＲＥＣＡＬＬ制御が可能であり、抵抗値のバラツキや変動に対しても動作が安定である。
【００３０】
上記したＲＥＣＡＬＬ制御においては、第１及び第２のビット線１０８、１０９、電源線１１０の電圧Ｂ１、Ｂ２、ＤＤを徐々に上昇させる場合を説明したが、これに限定されるものではなく、不揮発性メモリ回路が動作を開始する電源電圧近傍において、第１及び第３のトランジスタ１０１、１０３の閾値が十分異なるようになればよい。従って、第１及び第２のビット線１０８、１０９の電圧Ｂ１、Ｂ２を所定の電圧に固定しておき、電源線１１０の電圧ＤＤだけを徐々に上昇させてもよく、ワード線１０７の電圧ＷＴ及び電源線１１０の電圧ＤＤを徐々に上昇させてもよい。また、ＲＥＣＡＬＬ制御における時間Ｔｃは１００ｎｓに限定されず、約１ｎｓ程度の短時間でもよい。
【００３１】
図１に示した不揮発性メモリ回路は、電源電圧Ｖｄｄが供給されている通常の動作時には、メモリの記憶情報を読み出すＲＥＡＤ動作及びメモリに情報を書き込むＷＲＩＴＥ動作を行う。ＲＥＡＤ動作では、パストランジスタである第５及び第６のトランジスタ１０５、１０６をオン状態にして、記憶ノードである第1及び第２のノード１１２、１１３の
電圧を第１及び第２のビット線１０８、１０９を介して検知する。また、ＷＲＩＴＥ動作では、第１及び第２のビット線１０８、１０９を介して記憶ノードである第1及び第２の
ノード１１２、１１３を所定電圧に設定する。このとき、第１及び第２の抵抗素子１１４、１１５は、それぞれ第１及び第３のトランジスタ１０１、１０３のソースに接続されているため、ＲＥＡＤ動作及びＷＲＩＴＥ動作において寄生抵抗として働かない。従って、消費電力の増大はほとんどない。
【００３２】
また、記憶ノードである第１及び第２のノード１１２、１１３は、それぞれ０Ｖ又は電源電圧Ｖｄｄに保持されており、２つのインバータ（第１のトランジスタ１０１及び第２のトランジスタ１０２、並びに第３のトランジスタ１０３及び第４のトランジスタ１０４）に貫通電流がほとんど流れない。従って、待機時リーク電流もほとんど流れない。
【００３３】
また、ＲＥＡＤ動作時に、１ｐＦの負荷容量からのディスチャージにより、第１のトランジスタ１０１から第１の抵抗素子１１４に電流が流れるときのジュール熱を、上記したシミュレーションと同じ条件でシミュレーションすれば、第１の抵抗素子１１４の抵抗値が低抵抗（結晶状態）の場合、約２．３ｐＪであり、高抵抗（アモルファス状態）の場合、約０．０１５ｐＪとなった。この結果を、相変化を生じる上記したジュール熱（結晶状態にするには約１．６ｐＪ、アモルファス状態にするには約３．６ｐＪ）と比較すれば、第１及び第２の抵抗素子１１４、１１５の抵抗値が高抵抗又は低抵抗の何れであったとしても、ＲＥＡＤ動作によって、第１及び第２の抵抗素子１１４、１１５の状態は変化しないことが分かる。即ち、ＲＥＡＤ動作によって、第１及び第２の抵抗素子１１４、１１５の抵抗値が変化することはない。
【００３４】
以上のように、本発明の実施の形態に係る不揮発性メモリ回路によれば、相変化材料を用いた２つの抵抗素子が、ＳＴＯＲＥ制御の第１のステップで結晶状態になり、第２のステップで一方の抵抗素子のみがアモルファス状態になることによって、記憶情報を２つの抵抗素子の抵抗値として保持することが可能となり、これによって不揮発性を実現することができる。また、本発明の実施の形態に係る不揮発性メモリ回路は、待機時にリーク電流がほとんど流れず、従来のＳＲＡＭと比較して、ＷＲＩＴＥ動作、ＲＥＡＤ動作における消費電力がほとんど増大しない。また、ＲＥＣＡＬＬ制御において、ビット線の電圧を記憶ノードに与えることで、非常に安定な動作を実現することができる。さらに、トランジスタの数が従来のＳＲＡＭと同じ６個であり、増加しないので、新たなトランジスタを追加することによる消費電力の増加が生じない。
【００３５】
以上では、第１及び第２の抵抗素子１１４、１１５が、それぞれ、第１のトランジスタ１０１のソースと接地線１１１との間、第３のトランジスタ１０３のソースと接地線１１１との間に接続されている不揮発性メモリ回路に関して説明した（図１参照）が、これに限定されるものではない。例えば、図１０に示すように、第１及び第２の抵抗素子１１４、１１５を、それぞれ、第２のトランジスタ１０２のソースと電源線１１０との間、第４のトランジスタ１０４のソースと電源線１１０との間に接続してもよい。この構成の場合、上記と同様に、第１及び第２の抵抗素子１１４、１１５は、第２及び第４のトランジスタ１０２、１０４に電流が流れ始めると、各々抵抗による電圧降下を生じ、ソース電圧を下降させる。これにより、Ｐ型トランジスタの閾値（Ｖｔ）が見かけ上、上昇し、第１の抵抗素子１１４と第２の抵抗素子１１５との抵抗値の違いにより、第１のノード１１２と第２のノード１１３の電圧上昇速度が異なることとなる。例えば、第２の抵抗素子１１５の抵抗値が、第１の抵抗素子１１４の抵抗値の２倍と仮定すると、第４のトランジスタ１０４のソース電圧が第２のトランジスタ１０２のソース電圧よりも低下し（Ｐ型のためＮ型と逆方向になる）、第４のトランジスタ１０４は第２のトランジスタ１０２に比べて電流が流れにくくなる。よって、第２のトランジスタ１０２に流れる電流によって第１のノード１１２の電圧は電源電圧に近い値になる。第１のノード１１２は、第４のトランジスタ１０４のゲート電極と電気的に接続されているため、第４のトランジスタ１０４はますます電流を流しにくくなり、最終的に第１のノード１１２は電源電圧に達し、逆に第２のノード１１３は接地電圧に達して安定化する。よって、図１に示した回路と同様に、第１及び第２の抵抗素子１１４、１１５の抵抗値を制御することによって、電源投入後の不揮発性メモリ回路のデータを決定することができる。即ち、図１０に示した不揮発性メモリ回路に不揮発性機能を持たせることができる。図１０に示した回路の場合、以上の通り、第１及び第２の抵抗素子１１４、１１５の抵抗値の違いにより、第１及び第２のノード１１２、１１３の電圧上昇速度が異なることを動作原理として用いている。よって、第１及び第２の抵抗素子１１４、１１５の抵抗値にばらつきがあっても、第１の抵抗素子１１４の抵抗値と第２の抵抗素子１１５の抵抗値との大小関係が逆転しない限り、上記した不揮発性は正常に機能する。よって、図１０に示した不揮発性メモリ回路は、第１及び第２の抵抗素子１１４、１１５の抵抗値のばらつきや変動の影響を受けにくい回路構成となっている。
【００３６】
図１０に示した不揮発性メモリ回路の駆動方法は、上記した図１に示した不揮発性メモリ回路の駆動方法と同様であるが、第１のビット線１０８、第２のビット線１０９に印加する電圧が異なる。即ち、ＳＴＯＲＥ制御の第１ステップにおいて、第１及び第２のビット線１０８、１０９を共に０Ｖに維持した状態で、ワード線１０７にハイレベルのパルス電圧を印加し、第２ステップにおいて、第１及び第２のビット線１０８、１０９の何れか一方を０Ｖにし、他方を０Ｖよりも高い電圧にした状態で、ワード線１０７にハイレベルのパルス電圧を印加すればよい。ＲＥＣＡＬＬ制御のタイミングチャートは、図８と同様である。
【００３７】
図１、図１０に示した不揮発性メモリ回路では、第１及び第３のトランジスタ１０１、１０３のソース、又は第２及び第４のトランジスタ１０２、１０４のソースの内、何れか一方にのみに第１及び第２の抵抗素子１１４、１１５が接続されているが、図１１に示すように第１及び第３のトランジスタ１０１、１０３のソース、並びに第２及び第４のトランジスタ１０２、１０４のソースに、第１〜第４の抵抗素子１１４〜１１７が接続されていてもよい。図１１に示した不揮発性メモリ回路は、電源電圧が低く、且つ抵抗素子の抵抗値の可変範囲が小さいが、動作マージンを大きく確保したい場合、あるいはトランジスタ特性のばらつきが大きい場合などに有効である。この場合、第１及び第２の抵抗素子１１４、１１５の抵抗値の大小関係は、第３及び第４の抵抗素子１１６、１１７の抵抗値の大小関係と逆に設定することが必要である。例えば、第２の抵抗素子１１５の抵抗値を、第１の抵抗素子１１４の抵抗値よりも大きく設定する場合、第３の抵抗素子１１６の抵抗値を、第４の抵抗素子１１７の抵抗値よりも大きく設定する必要がある。
【００３８】
図１１に示した不揮発性メモリ回路の駆動方法のＲＥＣＡＬＬ制御は、上記した図１に示した不揮発性メモリ回路のＲＥＣＡＬＬ制御と同じであるが、ＳＴＯＲＥ制御では、図１及び図１０の不揮発性メモリ回路のＳＴＯＲＥ制御を組み合わせた制御を行えばよい。即ち、図１の不揮発性メモリ回路に関して説明したＳＴＯＲＥ制御で、第１及び第２の抵抗素子１１４、１１５の抵抗値を設定し、図１０の不揮発性メモリ回路に関して説明したＳＴＯＲＥ制御で、第３及び第４の抵抗素子１１６、１１７の抵抗値を設定する。
【００３９】
また、図１、図１０、図１１に示した回路は、Ｎ型トランジスタとＰ型トランジスタの両方を用いたＣＭＯＳ型の不揮発性メモリ回路であるが、これらに限定されるわけではない。例えば、Ｐ型トランジスタである第２のトランジスタ１０２及び第４のトランジスタ１０４の代わりに、デプレッション型のＮ型トランジスタ、又はノンドープポリシリコンなどで形成される高抵抗素子を使用してもよい。また、不揮発性メモリ回路を構成するＮ型トランジスタを全てＰ型トランジスタに置き換えてもよい。
【００４０】
また、以上では、第１及び第３のトランジスタ１０１、１０３は、第１及び第２の抵抗素子１１４、１１５による電圧降下分だけ接地線１１１よりも高い電圧をソース電圧として動作する場合を説明したが、これに限定されるものではない。第１及び第２の抵抗素子１１４、１１５の何れか一方にリセット電流Ｉｙよりも大きい電流が流れ、他方にはセット電流Ｉｘ以上且つリセット電流Ｉｙ未満の電流が流れる条件を満たすならば、どのような電圧の組み合わせでもよい。例えば、第１及び第２の抵抗素子１１４、１１５の特性と、第１及び第３のトランジスタ１０１、１０３の特性との組み合わせによっては、図１に示した不揮発性メモリ回路へのデータ書き込み、即ちＳＴＯＲＥ制御を適切に行うことができない場合が考えられる。その場合には、図１２の（ａ）に示すように、第１及び第２の抵抗素子１１４、１１５を、それぞれ、第１のトランジスタ１０１と第１のノード１１２との間、第３のトランジスタ１０３と第２のノード１１３との間に接続することが有効である。このように接続すれば、接地線１１１をソースとして動作させた場合に、ソース電圧が第１及び第２の抵抗素子１１４、１１５によって影響を受けることがないので、電流Ｉａ及び電流Ｉｂは第１及び第２の抵抗素子１１４、１１５によってあまり影響されなくなる。図１２の（ａ）示した不揮発性メモリ回路の駆動方法は、図１に示した不揮発性メモリ回路の駆動方法と同様である。また、図１２の（ｂ）に示すように、第１及び第２の抵抗素子１１４、１１５を、それぞれ、第１のノード１１２と第２のトランジスタ１０２との間、第２のノード１１３及び第４のトランジスタ１０４との間に接続することも同様に有効である。図１２（ｂ）に示した不揮発性メモリ回路の駆動方法は、図１０に示した不揮発性メモリ回路の駆動方法と同様である。
【００４１】
（産業上の利用の可能性）
本発明によれば、メモリ内容を２つの抵抗変化素子の抵抗値の差異として保持し、電源投入後にメモリ内容を再現することができ、待機時リーク電流や書き込み・読み出し時の消費電力の増大を生じることがない不揮発性メモリ回路を実現することができ、回路接続情報やルックアップテーブルのパラメータの設定を電源切断後も保持可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態に係る不揮発性メモリ回路を示す回路図である。
【図２】図１に示した不揮発性メモリ回路の駆動方法を説明するための回路図である。
【図３】図１に示した不揮発性メモリ回路に使用されるトランジスタの電流電圧特性を示す図である。
【図４】図１に示した不揮発性メモリ回路のＳＴＯＲＥ制御の第１のステップにおけるタイミングチャートである。
【図５】図１に示した不揮発性メモリ回路のＳＴＯＲＥ制御の第１のステップにおける抵抗素子に流れる電流のシミュレーション結果を示す図である。
【図６】図１に示した不揮発性メモリ回路のＳＴＯＲＥ制御の第２のステップにおけるタイミングチャートである。
【図７】図１に示した不揮発性メモリ回路のＳＴＯＲＥ制御の第２のステップにおける抵抗素子に流れる電流のシミュレーション結果を示す図である。
【図８】図１に示した不揮発性メモリ回路のＲＥＣＡＬＬ制御におけるタイミングチャートである。
【図９】図１に示した不揮発性メモリ回路のＲＥＣＡＬＬ制御における記憶ノードの電圧のシミュレーション結果を示す図である。
【図１０】図１に示した不揮発性メモリ回路において抵抗素子の位置を変更した回路図である。
【図１１】図１に示した不揮発性メモリ回路において抵抗素子をさらに付加した回路図である。
【図１２】（ａ）、（ｂ）は、図１に示した不揮発性メモリ回路において抵抗素子の位置をさらに変更した回路図である。
【図１３】従来のＳＲＡＭを示す回路図である。
【図１４】強誘電体を有する従来のＳＲＡＭを示す回路図である。
【０００１】
本発明は、不揮発性メモリ回路の駆動方法に係り、特に、製造後に回路接続情報の書き換えが可能であり、且つ電源切断後も回路接続情報を保持するリコンフィグラブル（Reconfigurable）ＬＳＩの要素素子である不揮発性メモリ回路の駆動方法に関する。
【背景技術】
【０００２】
近年、エレクトロニクス分野における新製品の開発が加速するのに伴い、エレクトロニクス製品の中心的な位置を占めるＬＳＩの開発サイクルも短くなってきている。さらに、次々と開発される新製品において、ＬＳＩの機能拡張や、性能改善が要求されることから、各種ＬＳＩの製品寿命も短くなってきている。製品への適用が要望される新機能が高度になり、ＬＳＩの設計を完了し、製造段階に入った後にも仕様を変更したいとの要望が発生することがある。一方、このような環境では、ＬＳＩ設計後の検証に十分な時間が取れないために、ハードウェアやソフトウェアにバグ（不具合）が存在したまま製造段階に移行する可能性もあり、この場合にも変更が必要となる。
【０００３】
これらの要求から、製造後に回路接続情報を変更することが可能なＦＰＧＡ（Field Programmable Gate Array）などのリコンフィグラブルＬＳＩが注目されている。ＦＰＧＡでは、回路接続情報や、ルックアップテーブル（ＬＵＴ）内の設定情報、即ちパラメータなどをＳＲＡＭに格納していた。ＳＲＡＭは電源が切断されて電力が供給されなくなると、メモリ内容が消失してしまう。このため、ＦＰＧＡを用いてシステムを構成する場合、ＦＰＧＡとは別にＥＥＰＲＯＭ等の不揮発性メモリを備え、電源が投入されて電力が供給開始される毎に回路接続情報やＬＵＴパラメータを不揮発性メモリからダウンロードしていた。このような構成では、システムは、電源が投入された後、不揮発性メモリから回路接続情報やＬＵＴパラメータのダウンロードを完了するまでは稼動できないため、電源投入後直ちに稼動することが要求されるシステムには適さない。また、消費電力低減のために、ＬＳＩ内のブロック毎に電源供給を管理することが望ましいが、前述の通り電源を切断した後に再度電源供給を開始する毎に回路接続情報やＬＵＴパラメータをダウンロードすることが必要であれば、ブロック毎の電源切断を行うことができず、消費電力の低減を実現することが困難である。
【０００４】
従って、回路接続情報やＬＵＴパラメータが電源切断後も保持されるＦＰＧＡとして、ＥＥＰＲＯＭ内蔵型のものが開発された。しかし、ＥＥＰＲＯＭをＦＰＧＡチップに内蔵するためには、製造プロセスが複雑となり、コスト高になってしまうという問題があった。また、ＥＥＰＲＯＭは書換動作が遅い、即ちデータの書き換えに長時間を要する問題もあった。
【０００５】
近年、これらの問題を克服するために、図１３に示したような６個のトランジスタから構成される従来のＳＲＡＭに２つの強誘電体キャパシタを付加して不揮発性を実現する、図１４に示す回路が提案されている（T. Miwa et al.、Proceedings of Symposium on VLSI Circuits (2001)）。図１４に示した回路は、従来のＳＲＡＭを構成するＮ型トランジスタである第１、第３、第５、第６のトランジスタ９５１、９５３、９５５、９５６、Ｐ型トランジスタである第２及び第４のトランジスタ９５２、９５４の６個のトランジスタと、第１及び第２の強誘電体キャパシタ９６４、９６５とを備えている。これらのキャパシタは、ＳＲＡＭの記憶ノードである第１のノード９６２及び第２のノード９６３と強誘電体分極制御線９６６との間に各々挿入されている。図１４に示した回路の電源を切断する前には、強誘電体分極制御線９６６に所定のパルス電圧を印加して、２つの強誘電体キャパシタ９６４、９６５の分極の向きを相互に逆にする。電源投入時は、μｓオーダ又はサブμｓオーダで緩やかに電源線９６０の電圧を上昇させる。この時、電源線９６０の電圧上昇に伴って、第１のノード９６２及び第２のノード９６３の電圧が徐々に上昇する。ここで、強誘電体キャパシタ９６４、９６５のどちらか一方は、強誘電体キャパシタ反転のために他方よりも多くの電荷が必要となることから、第１のノード９６２と第２のノード９６３の電圧上昇の速度が異なるようになる。一旦第１のノード９６２及び第２のノード９６３の電圧が異なるようになれば、電圧が速く上昇した方のノードは電源線９６０の電源電圧と同じ電圧まで上昇し、他方のノードは接地線９６１の接地電圧まで下降して、安定化する。即ち、電源切断前に強誘電体分極制御線９６６に所定のパルス電圧を印加することによって、その時点でＳＲＡＭに記憶されている内容を第１及び第２の強誘電体キャパシタ９６４、９６５の分極状態として保持する。これによって、電源投入後に電源切断前のメモリ内容をＳＲＡＭに再現することができる。その後は、図１４に示した回路は、通常のＳＲＡＭと同様の動作を行い、第１及び第２の強誘電体キャパシタ９６４，９６５はメモリの読み出し、書き込み制御には直接的には関与しない。
【非特許文献１】
T. Miwa et al.、Proceedings of Symposium on VLSI Circuits (2001)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記した従来の技術においては、以下の問題があった。第１に、メモリセル待機時のリーク電流が増大するという問題があった。一般に強誘電体はリーク電流を流しやすい。電源投入中はＳＲＡＭの特性のために、第１及び第２のノード９６２、９６３はどちらか一方が電源電圧になり、他方が接地電圧となる。従って、強誘電体分極制御線９６６を介して直列に接続されている２つの強誘電体キャパシタ９６４、９６５の両端、即ち第１及び第２のノード９６２、９６３の間には電源電圧が常時印加されていることになる。これがメモリセル待機時にリーク電流が増大する原因となっていた。ＳＲＡＭは待機時リーク電流が少ないことが大きな特長であるが、図１４の回路ではその特徴が損なわれる恐れがある。
【０００７】
第２に、メモリセルの書き込み・読み出し時の消費電力が増大するという問題があった。前述の通り、２つの強誘電体キャパシタ９６４、９６５は強誘電体分極制御線９６６を介して第１及び第２のノード９６２、９６３の間に接続されている。従って、これらの強誘電体キャパシタ９６４、９６５は、第１のビット線９５５と、第１のビット線９５５の逆の電圧レベルとなる第２のビット線９５６とを用いてメモリセルへのデータ書き込み・読み出しを行う際に、寄生容量として作用するために、余分な電荷が必要となり、メモリセルの書き込み・読み出し時の消費電力が増大する。
【０００８】
本発明は、上記の問題を解決すべく、待機時リーク電流や書き込み・読み出し時の消費電力の増大を生じることなく、回路接続情報やＬＵＴパラメータなどの設定状態を電源切断後も保持可能な不揮発性メモリ回路の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成する本発明に係る不揮発性メモリ回路の第１の駆動方法は、
各々のゲートが相互に接続され、かつ各々のドレインが第１のノード（１１２）を間に挟んで接続された第１のトランジスタ（１０１）と第２のトランジスタ（１０２）から構成される第１のインバータ、
各々のゲートが相互に接続され、かつ各々のドレインが第２のノード（１１３）を間に挟んで接続された第３のトランジスタ（１０３）および第４のトランジスタ（１０４）から構成される第２のインバータ、
ゲートにワード線（１０７）が接続され、第１のビット線（１０８）と前記第１のノード（１１２）との間に接続される第５のトランジスタ（１０５）、および
ゲートに前記ワード線（１０７）が接続され、第２のビット線（１０９）と前記第２のノード（１１３）との間に接続される第６のトランジスタ（１０６）を備え、
前記第１のノード（１１２）は、前記第３のトランジスタ（１０３）のゲートおよび第４のトランジスタ（１０４）のゲートに接続されており、
前記第２のノード（１１３）は、前記第１のトランジスタ（１０１）のゲートおよび第２のトランジスタ（１０２）のゲートに接続されており、
前記第１のトランジスタ（１０１）のソースおよび前記第３のトランジスタ（１０３）のソースは接地線（１１１）に接続されており、
前記第２のトランジスタ（１０２）のソースおよび前記第４のトランジスタ（１０４）のソースは電源線（１１０）に接続されており、
さらに抵抗値が電気的に変更可能である第１の抵抗素子（１１４）および第２の抵抗素子（１１５）を備え、
前記第１の抵抗素子（１１４）は前記第１のトランジスタ（１０１）のソースと前記接地線（１１１）との間に接続されており、
前記第２の抵抗素子（１１５）は前記第３のトランジスタ（１０３）のソースと前記接地線（１１１）との間に接続されており、
前記第１及び第２の抵抗素子（１１４・１１５）が、電流による発熱によって抵抗値が変化する材料からなる
不揮発性メモリ回路の駆動方法であって、
前記不揮発性メモリ回路の駆動方法は、ストアステップおよびリコールステップを含み、
前記ストアステップは、
前記不揮発性メモリ回路への電源供給を停止する前に、前記第１及び第２のビット線（１０８・１０９）に電源電圧（Ｖｄｄ）を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第１の時間（Ｔａ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより、前記第１及び第２の抵抗素子（１１４・１１５）を低抵抗状態にする第１ステップと、
前記第１のビット線（１０８）に電源電圧（Ｖｄｄ）を印加し、前記第２のビット線（１０９）に電源電圧よりも低い電圧（Ｖｂｂ２）を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させて前記第 1 の抵抗素子（１１４）を高抵抗状態にするか、または前記第２のビット線（１０９）に電源電圧（Ｖｄｄ）を印加し、前記第１のビット線（１０８）に電源電圧よりも低い電圧（Ｖｂｂ２）を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させて前記第２の抵抗素子（１１５）を高抵抗状態にすることにより、前記第１及び第２の抵抗素子（１１４・１１５）のいずれか一方を高抵抗状態にする第２ステップと
を含み、
前記リコールステップでは、
前記ワード線（１０７）をハイレベルに設定し、前記電源線（１１０）、前記第１のビット線（１０８）、及び前記第２のビット線（１０９）に印加する電圧を電源電圧まで緩やかに上昇させるか、
前記第１及び第２のビット線（１０８、１０９）に各々所定の電圧（Ｂ１、Ｂ２）を印加した状態で、前記ワード線（１０７）をハイレベルに設定し、前記電源線（１１０）に印加する電圧（ＤＤ）を電源電圧まで緩やかに上昇させるか、または
前記第１及び第２のビット線（１０８、１０９）に各々所定の電圧を印加した状態で、前記ワード線（１０７）に印加する電圧（ＷＴ）をハイレベルの電圧まで緩やかに上昇させ、且つ前記電源線（１１０）に印加する電圧（ＤＤ）を電源電圧まで緩やかに上昇させることにより、
高抵抗状態の抵抗素子（実施の形態の説明では第１の抵抗素子１１４）がソースに接続 されているトランジスタ（１０１）をオンさせず、低抵抗状態の抵抗素子（実施の形態の説明では第２の抵抗素子１１５）がソースに接続されているトランジスタ（１０３）をオンさせて、前記高抵抗状態の抵抗素子（実施の形態の説明では第１の抵抗素子１１４）に接続されているトランジスタ（１０１）のドレインに接続されているノード（実施の形態の説明では第１のノード１１２）をハイレベルに、前記低抵抗状態の抵抗素子（実施の形態の説明では第２の抵抗素子１１５）に接続されているトランジスタ（１０３）のドレインに接続されているノード（実施の形態の説明では第２のノード１１３）をローレベルにする、
不揮発性メモリ回路の駆動方法である。
上記目的を達成する本発明に係る不揮発性メモリ回路の第２の駆動方法は、
各々のゲートが相互に接続され、かつ各々のドレインが第１のノード（１１２）を間に挟んで接続された第１のトランジスタ（１０１）と第２のトランジスタ（１０２）から構成される第１のインバータ、
各々のゲートが相互に接続され、かつ各々のドレインが第２のノード（１１３）を間に挟んで接続された第３のトランジスタ（１０３）および第４のトランジスタ（１０４）から構成される第２のインバータ、
ゲートにワード線（１０７）が接続され、第１のビット線（１０８）と前記第１のノード（１１２）との間に接続される第５のトランジスタ（１０５）、および
ゲートに前記ワード線（１０７）が接続され、第２のビット線（１０９）と前記第２のノード（１１３）との間に接続される第６のトランジスタ（１０６）を備え、
前記第１のノード（１１２）は、前記第３のトランジスタ（１０３）のゲートおよび第４のトランジスタ（１０４）のゲートに接続されており、
前記第２のノード（１１３）は、前記第１のトランジスタ（１０１）のゲートおよび第２のトランジスタ（１０２）のゲートに接続されており、
前記第１のトランジスタ（１０１）のソースおよび前記第３のトランジスタ（１０３）のソースは接地線（１１１）に接続されており、
前記第２のトランジスタ（１０２）のソースおよび前記第４のトランジスタ（１０４）のソースは電源線（１１０）に接続されており、
さらに抵抗値が電気的に変更可能である第１の抵抗素子（１１４）および第２の抵抗素子（１１５）を備え、
前記第１の抵抗素子（１１４）が前記第２のトランジスタ（１０２）のソースと前記電源線（１１０）との間に接続されており、
前記第２の抵抗素子（１１５）が前記第４のトランジスタ（１０４）のソースと前記電源線（１１０）との間に接続されており、
前記第１及び第２の抵抗素子（１１４・１１５）が、電流による発熱によって抵抗値が変化する材料からなる
不揮発性メモリ回路の駆動方法であって、
前記不揮発性メモリ回路の駆動方法は、ストアステップおよびリコールステップを含み、
前記ストアステップは、
前記不揮発性メモリ回路への電源供給を停止する前に、前記第１及び第２のビット線（１０８、１０９）に接地電圧を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第１の時間（Ｔａ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより、前記第１及び第２の抵抗素子（１１４・１１５）を低抵抗状態にする第１ステップと、
前記第１のビット線（１０８）に接地電圧を印加し、前記第２のビット線（１０９）に接地電圧よりも高い電圧を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより前記第１の抵抗素子（１１４）を高抵抗状態にするか、または前記第２のビット線（１０９）に接地電圧を印加し、前記第１のビット線（１ ０８）に接地電圧よりも高い電圧を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより前記第２の抵抗素子（１１５）を高抵抗状態にすることにより、前記第１及び第２の抵抗素子（１１４・１１５）のいずれか一方を高抵抗状態にする第２ステップと
を含み、
前記リコールステップでは、
前記ワード線（１０７）をハイレベルに設定し、前記電源線（１１０）、前記第１のビット線（１０８）、及び前記第２のビット線（１０９）に印加する電圧を電源電圧まで緩やかに上昇させるか、
前記第１及び第２のビット線（１０８、１０９）に各々所定の電圧（Ｂ１、Ｂ２）を印加した状態で、前記ワード線（１０７）をハイレベルに設定し、前記電源線（１１０）に印加する電圧（ＤＤ）を電源電圧まで緩やかに上昇させるか、または
前記第１及び第２のビット線（１０８、１０９）に各々所定の電圧を印加した状態で、前記ワード線（１０７）に印加する電圧（ＷＴ）をハイレベルの電圧まで緩やかに上昇させ、且つ前記電源線（１１０）に印加する電圧（ＤＤ）を電源電圧まで緩やかに上昇させることにより、
高抵抗状態の抵抗素子（実施の形態の説明では第２の抵抗素子１１５）がソースに接続されているトランジスタ（１０４）をオフさせて、低抵抗状態の抵抗素子（実施の形態の説明では第１の抵抗素子１１４）がソースに接続されているトランジスタ（１０２）をオフさせず、前記高抵抗状態の抵抗素子（実施の形態の説明では第２の抵抗素子１１５）に接続されているトランジスタ（１０４）のドレインに接続されているノード（実施の形態の説明では第２のノード１１３）をローレベルに、前記低抵抗状態の抵抗素子（実施の形態の説明では第１の抵抗素子１１４）に接続されているトランジスタ（１０２）のドレインに接続されているノード（実施の形態の説明では第１のノード１１２）をハイレベルにする、
不揮発性メモリ回路の駆動方法である。
上記目的を達成する本発明に係る不揮発性メモリ回路の第３の駆動方法は、
各々のゲートが相互に接続され、かつ各々のドレインが第１のノード（１１２）を間に挟んで接続された第１のトランジスタ（１０１）と第２のトランジスタ（１０２）から構成される第１のインバータ、
各々のゲートが相互に接続され、かつ各々のドレインが第２のノード（１１３）を間に挟んで接続された第３のトランジスタ（１０３）および第４のトランジスタ（１０４）から構成される第２のインバータ、
ゲートにワード線（１０７）が接続され、第１のビット線（１０８）と前記第１のノード（１１２）との間に接続される第５のトランジスタ（１０５）、および
ゲートに前記ワード線（１０７）が接続され、第２のビット線（１０９）と前記第２のノード（１１３）との間に接続される第６のトランジスタ（１０６）を備え、
前記第１のノード（１１２）は、前記第３のトランジスタ（１０３）のゲートおよび第４のトランジスタ（１０４）のゲートに接続されており、
前記第２のノード（１１３）は、前記第１のトランジスタ（１０１）のゲートおよび第２のトランジスタ（１０２）のゲートに接続されており、
前記第１のトランジスタ（１０１）のソースおよび前記第３のトランジスタ（１０３）のソースは接地線（１１１）に接続されており、
前記第２のトランジスタ（１０２）のソースおよび前記第４のトランジスタ（１０４）のソースは電源線（１１０）に接続されており、
さらに抵抗値が電気的に変更可能である第１の抵抗素子（１１４）および第２の抵抗素子（１１５）を備え、
前記第１の抵抗素子（１１４）が前記第１のノード（１１２）と前記第１のトランジスタ（１０１）のドレインとの間に接続されており、
前記第２の抵抗素子（１１５）が前記第２のノード（１１３）と前記第３のトランジスタ（１０３）のドレインとの間に接続されており、
前記第１及び第２の抵抗素子（１１４・１１５）が、電流による発熱によって抵抗値が変化する材料からなる
不揮発性メモリ回路の駆動方法であって、
前記不揮発性メモリ回路の駆動方法は、ストアステップおよびリコールステップを含み、
前記ストアステップは、
前記不揮発性メモリ回路への電源供給を停止する前に、前記第１及び第２のビット線（１０８・１０９）に電源電圧（Ｖｄｄ）を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第１の時間（Ｔａ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより、前記第１及び第２の抵抗素子（１１４・１１５）を低抵抗状態にする第１ステップと、
前記第１のビット線（１０８）に電源電圧（Ｖｄｄ）を印加し、前記第２のビット線（１０９）に電源電圧よりも低い電圧（Ｖｂｂ２）を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させて前記第 1 の抵抗素子（１１４）を高抵抗状態にするか、または前記第２のビット線（１０９）に電源電圧（Ｖｄｄ）を印加し、前記第１のビット線（１０８）に電源電圧よりも低い電圧（Ｖｂｂ２）を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させて前記第２の抵抗素子（１１５）を高抵抗状態にすることにより、前記第１及び第２の抵抗素子（１１４・１１５）のいずれか一方を高抵抗状態にする第２ステップと
を含み、
前記リコールステップでは、
前記ワード線（１０７）をハイレベルに設定し、前記電源線（１１０）、前記第１のビット線（１０８）、及び前記第２のビット線（１０９）に印加する電圧を電源電圧まで緩やかに上昇させるか、
前記第１及び第２のビット線（１０８、１０９）に各々所定の電圧（Ｂ１、Ｂ２）を印加した状態で、前記ワード線（１０７）をハイレベルに設定し、前記電源線（１１０）に印加する電圧（ＤＤ）を電源電圧まで緩やかに上昇させる（出願時の請求項１５、段落番号００３０も参照）か、または
前記第１及び第２のビット線（１０８、１０９）に各々所定の電圧を印加した状態で、前記ワード線（１０７）に印加する電圧（ＷＴ）をハイレベルの電圧まで緩やかに上昇させ、且つ前記電源線（１１０）に印加する電圧（ＤＤ）を電源電圧まで緩やかに上昇させることにより、
高抵抗状態の抵抗素子（実施の形態の説明では第１の抵抗素子１１４）がドレインに接続されているトランジスタ（１０１）をオンさせず、低抵抗状態の抵抗素子（実施の形態の説明では第２の抵抗素子１１５）がドレインに接続されているトランジスタ（１０３）をオンさせて、前記高抵抗状態の抵抗素子（実施の形態の説明では第１の抵抗素子１１４）に接続されているトランジスタ（１０２）のドレインに接続されているノード（実施の形態の説明では第１のノード１１２）をハイレベルに、前記低抵抗状態の抵抗素子（実施の形態の説明では第２の抵抗素子１１５）に接続されているトランジスタ（１０４）のドレインに接続されているノード（実施の形態の説明では第２のノード１１３）をローレベルにする、
不揮発性メモリ回路の駆動方法である。
上記目的を達成する本発明に係る不揮発性メモリ回路の第４の駆動方法は、
各々のゲートが相互に接続され、かつ各々のドレインが第１のノード（１１２）を間に挟んで接続された第１のトランジスタ（１０１）と第２のトランジスタ（１０２）から構成される第１のインバータ、
各々のゲートが相互に接続され、かつ各々のドレインが第２のノード（１１３）を間に挟んで接続された第３のトランジスタ（１０３）および第４のトランジスタ（１０４）から構成される第２のインバータ、
ゲートにワード線（１０７）が接続され、第１のビット線（１０８）と前記第１のノード（１１２）との間に接続される第５のトランジスタ（１０５）、および
ゲートに前記ワード線（１０７）が接続され、第２のビット線（１０９）と前記第２のノード（１１３）との間に接続される第６のトランジスタ（１０６）を備え、
前記第１のノード（１１２）は、前記第３のトランジスタ（１０３）のゲートおよび第４のトランジスタ（１０４）のゲートに接続されており、
前記第２のノード（１１３）は、前記第１のトランジスタ（１０１）のゲートおよび第２のトランジスタ（１０２）のゲートに接続されており、
前記第１のトランジスタ（１０１）のソースおよび前記第３のトランジスタ（１０３）のソースは接地線（１１１）に接続されており、
前記第２のトランジスタ（１０２）のソースおよび前記第４のトランジスタ（１０４）のソースは電源線（１１０）に接続されており、
さらに抵抗値が電気的に変更可能である第１の抵抗素子（１１４）および第２の抵抗素子（１１５）を備え、
前記第１の抵抗素子（１１４）が前記第１のノード（１１２）と前記第２のトランジスタ（１０２）のドレインとの間に接続されており、
前記第２の抵抗素子（１１５）が前記第２のノード（１１３）と前記第４のトランジスタ（１０４）のドレインとの間に接続されており、
前記第１及び第２の抵抗素子（１１４・１１５）が、電流による発熱によって抵抗値が変化する材料からなる
不揮発性メモリ回路の駆動方法であって、
前記不揮発性メモリ回路の駆動方法は、ストアステップおよびリコールステップを含み、
前記ストアステップは、
前記不揮発性メモリ回路への電源供給を停止する前に、前記第１及び第２のビット線（１０８、１０９）に接地電圧を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第１の時間の後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより、前記第１及び第２の抵抗素子（１１４・１１５）を低抵抗状態にする第１ステップと、
前記第１のビット線（１０８）に接地電圧を印加し、前記第２のビット線（１０９）に接地電圧よりも高い電圧を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより前記第１の抵抗素子（１１４）を高抵抗状態にするか、または前記第２のビット線（１０９）に接地電圧を印加し、前記第１のビット線（１０８）に接地電圧よりも高い電圧を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより前記第２の抵抗素子（１１５）を高抵抗状態にすることにより、前記第１及び第２の抵抗素子（１１４・１１５）のいずれか一方を高抵抗状態にする第２ステップと
を含み、
前記リコールステップでは、
前記ワード線（１０７）をハイレベルに設定し、前記電源線（１１０）、前記第１のビット線（１０８）、及び前記第２のビット線（１０９）に印加する電圧を電源電圧まで緩やかに上昇させるか、
前記第１及び第２のビット線（１０８、１０９）に各々所定の電圧（Ｂ１、Ｂ２）を印加した状態で、前記ワード線（１０７）をハイレベルに設定し、前記電源線（１１０）に印加する電圧（ＤＤ）を電源電圧まで緩やかに上昇させるか、または
前記第１及び第２のビット線（１０８、１０９）に各々所定の電圧を印加した状態で、前記ワード線（１０７）に印加する電圧（ＷＴ）をハイレベルの電圧まで緩やかに上昇させ、且つ前記電源線（１１０）に印加する電圧（ＤＤ）を電源電圧まで緩やかに上昇させることにより、
高抵抗状態の抵抗素子（実施の形態の説明では第２の抵抗素子１１５）がドレインに接続されているトランジスタ（１０２）をオフさせず、低抵抗状態の抵抗素子（実施の形態の説明では第１の抵抗素子１１４）がドレインに接続されているトランジスタ（１０４）をオフさせて、前記高抵抗状態の抵抗素子（実施の形態の説明では第２の抵抗素子１１５）に接続されているトランジスタ（１０１）のドレインに接続されているノード（実施の形態の説明では第２のノード１１３）をローレベルに、前記低抵抗状態の抵抗素子（実施の形態の説明では第１の抵抗素子１１４）に接続されているトランジスタ（１０３）のドレインに接続されているノード（実施の形態の説明では第１のノード１１２）をハイレベルにする、
不揮発性メモリ回路の駆動方法である。
上記目的を達成する本発明に係る不揮発性メモリ回路の第５の駆動方法は、
各々のゲートが相互に接続され、かつ各々のドレインが第１のノード（１１２）を間に挟んで接続された第１のトランジスタ（１０１）と第２のトランジスタ（１０２）から構成される第１のインバータ、
各々のゲートが相互に接続され、かつ各々のドレインが第２のノード（１１３）を間に挟んで接続された第３のトランジスタ（１０３）および第４のトランジスタ（１０４）から構成される第２のインバータ、
ゲートにワード線（１０７）が接続され、第１のビット線（１０８）と前記第１のノード（１１２）との間に接続される第５のトランジスタ（１０５）、および
ゲートに前記ワード線（１０７）が接続され、第２のビット線（１０９）と前記第２のノード（１１３）との間に接続される第６のトランジスタ（１０６）を備え、
前記第１のノード（１１２）は、前記第３のトランジスタ（１０３）のゲートおよび第４のトランジスタ（１０４）のゲートに接続されており、
前記第２のノード（１１３）は、前記第１のトランジスタ（１０１）のゲートおよび第２のトランジスタ（１０２）のゲートに接続されており、
前記第１のトランジスタ（１０１）のソースおよび前記第３のトランジスタ（１０３）のソースは接地線（１１１）に接続されており、
前記第２のトランジスタ（１０２）のソースおよび前記第４のトランジスタ（１０４）のソースは電源線（１１０）に接続されており、
さらに抵抗値が電気的に変更可能である第１の抵抗素子（１１４）、第２の抵抗素子（１１５）、第３の抵抗素子（１１６）、および第４の抵抗素子（１１７）を備え、
前記第１の抵抗素子（１１４）が前記第１のトランジスタ（１０１）のソースと前記接地線（１１１）との間に接続されており、
前記第２の抵抗素子（１１５）が前記第３のトランジスタ（１０３）のソースと前記接地線（１１１）との間に接続されており、
前記第３の抵抗素子（１１６）が前記第２のトランジスタ（１０２）のソースと前記電源線（１１０）との間に接続されており、
前記第４の抵抗素子（１１７）が前記第４のトランジスタ（１０４）のソースと前記電源線（１１０）との間に接続されており、
前記第１から第４の抵抗素子（１１４〜１１７）が、電流による発熱によって抵抗値が変化する材料からなる
不揮発性メモリ回路の駆動方法であって、
前記不揮発性メモリ回路の駆動方法は、ストアステップおよびリコールステップを含み、
前記ストアステップは、
前記第１から第４の抵抗素子（１１４〜１１７）を低抵抗状態にする第１ステップと、
前記第１及び第２の抵抗素子（１１４・１１５）のいずれか一方、および前記第３及び第４の抵抗素子（１１６・１１７）のいずれか一方のそれぞれを高抵抗状態にする第２ステップと
を含み、
前記第１ステップは、
前記不揮発性メモリ回路への電源供給を停止する前に、前記第１及び第２のビット線（１０８・１０９）に電源電圧（Ｖｄｄ）を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させた後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより、前記第１及び第２の抵抗素子（１１４・１１５）を低抵抗状態にする第３ステップと、
前記第１及び第２のビット線（１０８、１０９）に接地電圧を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させた後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより、前記第３及び第４の抵抗素子（１１６・１１７）を低抵抗状態にする第４ステップと
を含み、
前記第２ステップは、
前記第１のビット線（１０８）に電源電圧（Ｖｄｄ）を印加し、前記第２のビット線（１０９）に電源電圧よりも低い電圧（Ｖｂｂ２）を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させて前記第 1 の抵抗素子（１１４）を高抵抗状態にするか、または前記第２のビット線（１０９）に電源電圧（Ｖｄｄ）を印加し、前記第１のビット線（１０８）に電源電圧よりも低い電圧（Ｖｂｂ２）を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させて前記第２の抵抗素子（１１５）を高抵抗状態にすることにより、前記第１及び第２の抵抗素子（１１４・１１５）のいずれか一方を高抵抗状態にする第５ステップと、
前記第１のビット線（１０８）に接地電圧を印加し、前記第２のビット線（１０９）に接地電圧よりも高い電圧を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより前記第３の抵抗素子（１１６）を高抵抗状態にするか、または前記第２のビット線（１０９）に接地電圧を印加し、前記第１のビット線（１０８）に接地電圧よりも高い電圧を印加した状態で、前記ワード線（１０７）をローレベルからハイレベルに変化させ、第２の時間（Ｔｂ）の後に前記ワード線（１０７）をハイレベルからローレベルに変化させることにより前記第４の抵抗素子（１１７）を高抵抗状態にすることにより、前記第３及び第４の抵抗素子（１１６・１１７）のいずれか一方を高抵抗状態にする第６ステップと
（ここで、前記第２の抵抗素子（１１５）が高抵抗素子であって前記第１の抵抗素子（１１４）が低抵抗素子なのであれば、第３の抵抗素子（１１６）が高抵抗素子とされると共に第４の抵抗素子（１１７）が低抵抗素子とされ、前記第１の抵抗素子（１１４）が高抵抗素子であって前記第２の抵抗素子（１１５）が低抵抗素子なのであれば、第４の抵抗素子（１１７）が高抵抗素子とされると共に第３の抵抗素子（１１６）が低抵抗素子とされる）
を含み、
前記リコールステップでは、
前記ワード線（１０７）をハイレベル（Ｖｄｄ）に設定し、前記電源線（１１０）、前記第１のビット線（１０８）、及び前記第２のビット線（１０９）に印加する電圧を電源電圧（Ｖｄｄ）まで緩やかに上昇させるか、
前記第１及び第２のビット線（１０８、１０９）に各々所定の電圧（Ｂ１、Ｂ２）を印加した状態で、前記ワード線（１０７）をハイレベルに設定し、前記電源線（１１０）に印加する電圧（ＤＤ）を電源電圧まで緩やかに上昇させるか、または
前記第１及び第２のビット線（１０８、１０９）に各々所定の電圧を印加した状態で、前記ワード線（１０７）に印加する電圧（ＷＴ）をハイレベルの電圧まで緩やかに上昇させ、且つ前記電源線（１１０）に印加する電圧（ＤＤ）を電源電圧まで緩やかに上昇させることにより、
第１及び第２の抵抗素子（１１４・１１５）のうち、高抵抗状態の抵抗素子（実施の形態の説明では第１の抵抗素子１１４）がソースに接続されているトランジスタ（１０１）をオンさせず、低抵抗状態の抵抗素子（実施の形態の説明では第２の抵抗素子１１５）がソースに接続されているトランジスタ（１０３）をオンさせると共に、
第３及び第４の抵抗素子（１１６・１１７）のうち、高抵抗状態の抵抗素子（実施の形態の説明では第４の抵抗素子１１７）がソースに接続されているトランジスタ（１０４）をオフさせて、低抵抗状態の抵抗素子（実施の形態の説明では第３の抵抗素子１１６）がソースに接続されているトランジスタ（１０２）をオフさせず、
第１及び第２の抵抗素子（１１４・１１５）のうち、高抵抗状態の抵抗素子（実施の形態の説明では第１の抵抗素子１１４）に接続されているトランジスタ（１０１）のドレインに接続されていると共に、第３及び第４の抵抗素子（１１６・１１７）のうち、低抵抗状態の抵抗素子（実施の形態の説明では第３の抵抗素子１１６）に接続されているトランジスタ（１０２）のドレインに接続されているノード（実施の形態の説明では第１のノード１１２）をハイレベルにすると共に、
第１及び第２の抵抗素子（１１４・１１５）のうち、低抵抗状態の抵抗素子（実施の形態の説明では第２の抵抗素子１１５）に接続されているトランジスタ（１０３）のドレインに接続されていると共に、第３及び第４の抵抗素子（１１６・１１７）のうち、高抵抗状態の抵抗素子（実施の形態の説明では第４の抵抗素子１１７）に接続されているトランジスタ（１０４）のドレインに接続されているノード（実施の形態の説明では第２のノード１１３）をローレベルにする
不揮発性メモリ回路の駆動方法である。
前記第１及び第３のトランジスタ（１０１、１０３）がＮ型トランジスタであり、前記第２及び第４のトランジスタ（１０２、１０４）がＰ型トランジスタであることが好ましい。
前記第１及び第２のトランジスタ（１０１、１０２）が、相互に閾値の異なるＮ型トランジスタ、又は相互に閾値の異なるＰ型トランジスタであり、前記第３及び第４のトランジスタ（１０３、１０４）が、相互に閾値の異なるＮ型トランジスタ、又は相互に閾値の異なるＰ型トランジスタであることが好ましい。
前記第１及び第２の抵抗素子（１１４、１１５）が、カルコゲナイド化合物の相変化材料又はペロブスカイト系の強相関電子材料からなることが好ましい。
前記第１〜第４の抵抗素子（１１４〜１１７）が、カルコゲナイド化合物の相変化材料又はペロブスカイト系の強相関電子材料からなることが好ましい。
【発明を実施するための最良の形態】
【００１０】
以下、本発明に係る半導体装置の実施の形態を添付図面を参照しながら説明する。図１は、本発明の実施形態に係る不揮発性メモリ回路を示す回路図である。本発明の実施の形態に係る不揮発性メモリ回路は、第１のインバータを構成する第１のトランジスタ１０１及び第２のトランジスタ１０２と、第２のインバータを構成する第３のトランジスタ１０３及び第４のトランジスタ１０４と、パストランジスタである第５のトランジスタ１０５及び第６のトランジスタ１０６と、ワード線１０７と、第１のビット線１０８及び第２のビット線１０９と、電源線１１０と、接地線１１１と、第１の抵抗素子１１４及び第２の抵抗素子１１５とを備えている。ここで、第１のインバータを構成する第１及び第２のトランジスタ１０１、１０２、並びに第２のインバータを構成する第３及び第４のトランジスタ１０３、１０４は、それぞれ相補型のトランジスタである。以下においては、第１、第３、第５及び第６のトランジスタ１０１、１０３、１０５、１０６がＮ型トランジスタであり、第２及び第４のトランジスタ１０２、１０４がＰ型トランジスタである場合について説明する。第３のトランジスタ１０３及び第４のトランジスタ１０４の相互に接続されたゲート（第２のインバータの入力端子）は、第１のトランジスタ１０１及び第２のトランジスタ１０２のドレインを相互に接続する第１のノード１１２（第１のインバータの出力端子）に接続され、第１のトランジスタ１０１及び第２のトランジスタ１０２の相互に接続されたゲート（第１のインバータの入力端子）は、第３のトランジスタ１０３及び第４のトランジスタ１０４のドレインを相互に接続する第２のノード１１３（第２のインバータの出力端子）に接続され、これらによってフリップフロップ回路が構成されている。図１に示した回路が従来のＳＲＡＭ（図１３）と異なる点は、第１及び第２の抵抗素子１１４、１１５が、第１のトランジスタ１０１のソースと接地線１１１との間、及び第３のトランジスタ１０３のソースと接地線１１１との間に、それぞれ配置されていることである。ここで、第１及び第２の抵抗素子１１４、１１５は、抵抗素子として形成された後にその抵抗値が変化され得る可変抵抗素子であり、例えば、ＧｅＳｂＴｅ等のカルコゲナイド化合物の相変化材料を用いた可変抵抗素子や、印加する磁界によって抵抗値を変化させ得るＧＭＲ（Giant Magnetic Resistance）素子、ＴＭＲ（Tunneling Magnetic Resistance）素子等の可変抵抗素子である。
【００１１】
次に、図１に示した不揮発性メモリ回路の不揮発性、即ち電源切断後にもメモリ内容を保持する機能に関して説明する。詳細は後述することとして、ここでは概要のみを説明する。図１に示した不揮発性メモリ回路の不揮発性機能は、電源切断直前にメモリ内容を抵抗素子に保持させ（以下、ＳＴＯＲＥ制御と記す）、元のメモリ内容を電源投入直後に再現する（以下、ＲＥＣＡＬＬ制御と記す）ことによって実現する。先ず、ＳＴＯＲＥ制御では、第１及び第２の抵抗素子１１４、１１５として使用される可変抵抗素子に応じた所定の手段を用いて、第１及び第２の抵抗素子１１４、１１５の抵抗値を、いずれか一方の抵抗値が他方の抵抗値よりも大きくなるように変化させる。この変化後の抵抗値は、各々の抵抗変化素子によって保持される。例えば、第２の抵抗素子１１５の抵抗値が、第１の抵抗素子１１４の抵抗値の２倍になるように変化させたと仮定する。次に、ＲＥＣＡＬＬ制御では、ワード線１０７の電圧をローレベル（通常は０Ｖ）にして第１及び第２のビット線１０８、１０９からの影響をなくした上で、電源線１１０の電圧を０Ｖから徐々に大きくする。この時、第１及び第２の抵抗素子１１４、１１５が各々、第１のトランジスタ１０１のソース及び接地線１１１の間、第３のトランジスタ１０３のソース及び接地線１１１の間に接続されているために、第１及び第３のトランジスタ１０１、１０３に電流が流れ始めると、第１及び第２の抵抗素子１１４、１１５による電圧降下が生じ、第１及び第３のトランジスタ１０１、１０３のソース電圧が上昇する。これによって、第１及び第３のトランジスタ１０１、１０３の閾値（Ｖｔ）が見かけ上、上昇する。第２の抵抗素子１１５の抵抗値が、第１の抵抗素子１１４の抵抗値の２倍と仮定したので、第３のトランジスタ１０３のソース電位が第１のトランジスタ１０１のソース電位よりも上昇し、第３のトランジスタ１０３には第１のトランジスタ１０１に比べて電流が流れにくくなる。従って、第１のトランジスタ１０１に流れる電流によって第１のノード１１２の電圧は接地電圧に近くなる。第１のノード１１２は、第３のトランジスタ１０３のゲートと電気的に接続されているために、第３のトランジスタ１０３では、より一層電流が流れにくくなり、最終的に第１のノード１１２は接地電圧に達し、逆に第２のノード１１３は電源電圧に達して安定する。このように、第２の抵抗素子１１５の抵抗値が第１の抵抗素子１１４の抵抗値よりも大きければ、第１のノード１１２は接地電圧に達し、逆に第２のノード１１３は電源電圧に達することから、電源切断の直前に第１及び第２の抵抗素子１１４、１１５の抵抗値を、所定の大小関係になるように設定すれば、電源投入後にメモリセルのデータを再び所定の値にすることができる。即ち、図１に示した不揮発性メモリ回路は不揮発性機能を有する。
【００１２】
上記したＳＴＯＲＥ制御は、第１及び第２の抵抗素子１１４、１１５に使用される可変抵抗素子の種類によって異なる。一例として、第１及び第２の抵抗素子１１４、１１５に、ＧｅＳｂＴｅ等の相変化材料を備えた抵抗変化素子を用いる場合について、図２、３を用いて説明する。図２は、図１に示した不揮発性メモリ回路の回路図において、ＳＴＯＲＥ制御時における電圧、電流の一部を付記したものである。図３の（ａ）は、第１及び第３のトランジスタ１０１、１０３のドレイン電流−ドレイン電圧（Ｉｄ−Ｖｄ）特性の一部を示した図であり、（ｂ）は、ＳＴＯＲＥ制御時のワード線１０７へのパルス電圧Ｖｗｏｒｄの印加タイミングと、第１及び第３のトランジスタ１０１、１０３のドレイン電流Ｉａ、Ｉｂの大きさとを示した図である。まず、第２のトランジスタ１０２と第４のトランジスタ１０４の影響をなくすために、電源線１１０への電源供給を遮断し、ワード線１０７の電圧をローレベル（通常は０Ｖ）にする。次に、第１のビット線１０８に電圧Ｖａを印加し、同時に第２のビット線１０９に電圧Ｖｂを印加し、ワード線１０７をハイレベルにする。これによって、第１及び第３のトランジスタ１０１、１０３のゲート電圧ＶｇがそれぞれＶａ、Ｖｂとなる。ワード線１０７に印加する電圧は、電源電圧と同じ電圧であってもよく、ワード線１０７をゲート電極とする第５、第６のトランジスタ１０５、１０６での基板バイアス効果を避けるために、第１及び第２のビット線１０８、１０９の電圧Ｖａ、Ｖｂの大きい方の電圧よりもさらに大きい電圧を印加してもよい。ワード線１０７をハイレベルにすると、第１のノード１１２には電圧Ｖａが印加され、第２のノード１１３には電圧Ｖｂが印加される。よって、第１のトランジスタ１０１では、ゲート電圧Ｖｇ＝Ｖｂ、ドレイン電圧Ｖｄ＝Ｖａとなる。一方、第３のトランジスタ１０３では、ゲート電圧Ｖｇ＝Ｖａ、ドレイン電圧Ｖｄ＝Ｖｂとなる。図３の（ａ）に示したＩｄ−Ｖｄ特性は、第１のトランジスタ１０１には電流Ｉａが流れ、第３のトランジスタ１０３には電流Ｉｂが流れることを示している。ここで、第１及び第２の抵抗素子１１４、１１５はＧｅＳｂＴｅ等の相変化材料で形成されているので、印加される電流値とその変化パターンによって抵抗値が変化する。即ち、相変化材料は、リセット電流Ｉｙ以上の電流を印加して、電流を急に切断して急冷するとアモルファス状態となり、高抵抗となる。一方、セット電流Ｉｘ以上かつリセット電流Ｉｙ未満の電流を印加して、電流を徐々に減少させて緩やかに冷却すると結晶化するため、低抵抗となる。そして、相変化材料はその状態を保持する。従って、第１のトランジスタ１０１にリセット電流Ｉｙよりも大きい電流Ｉａが流れるように電圧Ｖａを設定し、第３のトランジスタ１０３にセット電流Ｉｘ以上且つリセット電流Ｉｙ未満の電流Ｉｂが流れるように電圧Ｖｂを設定し、ワード線１０７に電圧パルスＶｗｏｒｄを印加すれば、第１の抵抗素子１１４を高抵抗にし、第２の抵抗素子１１５を低抵抗にすることができる。
【００１３】
次に、図１に示した不揮発性メモリ回路の駆動方法を詳細に説明する。本駆動方法は、上記したように、ＳＴＯＲＥ制御及びＲＥＣＡＬＬ制御を含んでいる。以下において、第１及び第２抵抗素子１１４、１１５は、ＧｅＳｂＴｅ等のカルコゲナイド化合物の相変化材料から構成されているとする。
【００１４】
（ＳＴＯＲＥ制御）
先ず、ＳＴＯＲＥ制御の詳細を説明する。ＳＴＯＲＥ制御は、２つのステップを含んでいる。ＳＴＯＲＥ制御の第１のステップでは、第１及び第２の抵抗素子１１４、１１５を共に結晶状態にして、低抵抗にする。第２のステップでは、第１又は第２の抵抗素子１１４、１１５の何れか一方のみをアモルファス状態にし、高抵抗にする。これら２つのステップによって、不揮発性メモリ回路に記憶されている情報、即ち記憶ノードである第１及び第２のノード１１２、１１３の電圧状態を、第１及び第２の抵抗素子１１４、１１５の抵抗値として保持する。
【００１５】
（第１のステップ）
図４は、ＳＴＯＲＥ制御の第１のステップにおいて、図１に示した不揮発性メモリ回路の各線に電圧を印加するタイミングチャートである。ＷＴ、Ｂ１、Ｂ２、ＤＤは、それぞれワード線１０７、第１のビット線１０８、第２のビット線１０９、電源線１１０の電圧を表す。第１のビット線１０８、第２のビット線１０９、電源線１１０に電源電圧Ｖｄｄを印加した状態で、ワード線１０７に、第５及び第６のトランジスタ１０５、１０６がオンするハイレベルの電圧Ｖｂｔを印加（ＷＴ＝Ｖｂｔ）する。ここで、電圧Ｖｂｔは電源電圧Ｖｄｄよりも大きくてもよい。この状態を時間Ｔａの間維持した後、ワード線１０７の電圧ＷＴ＝Ｖｂｔを第５及び第６のトランジスタ１０５、１０６がオフするローレベルの電圧、例えば０Ｖに急激に戻す。これによって、第５及び第６のトランジスタ１０５、１０６が導通状態になり、第１及び第２のノード１１２、１１３の電圧が電源電圧Ｖｄｄ付近まで増大する。従って、第１及び第３のトランジスタ１０１、１０３が導通状態になり、第１及び第２の抵抗素子１１４、１１５に電流が流れる。
【００１６】
相変化材料は、上記したように、ある一定以上のジュール熱を与えた後、徐々に冷却すれば、結晶状態になり、低抵抗になる。例えば、絶縁膜としてＳｉＯ２を用いた直径φ１９０ｎｍの相変化材料を、結晶状態とするのに要する単位体積当りのジュール熱は約１．６ｐＪであることが知られている(S. Tyson et al.、 Aerospace Conference Proceedings、 2000 IEEE vol.5 pp385-390)。
【００１７】
図１に示した不揮発性メモリ回路に関して、一例として、ワード線１０７に印加される電圧ＷＴ＝Ｖｂｔを３．９Ｖ、印加する時間Ｔａを１００ｎｓ、第１及び第２の抵抗素子１１４、１１５の直径をφ１９０ｎｍ、絶縁膜としてＳｉＯ２を用い、初期状態において第２の抵抗素子１１５の抵抗値が第１の抵抗素子１１４の１０倍であるとし、図４に示したタイミングチャートに従って電圧を印加する条件でシミュレーションを行い、第１のステップを解析した。
【００１８】
図５は、第１及び第２の抵抗素子１１４、１１５の各々に流れる電流Ｉａ、Ｉｂのシミュレーション結果を示すグラフである。図５では、時間軸（横軸）は、ワード線１０７へのパルス電圧（ＷＴ＝Ｖｂｔ）印加の開始時刻を０としている。図５に示したように、第１の抵抗素子１１４にはＩａ＝１００（μＡ）、第２の抵抗素子１１５にはＩｂ＝１７（μＡ）の電流が流れることが分かる。これによって第１及び第２の抵抗素子１１４、１１５に発生するジュール熱は、それぞれ１１ｐＪ、１．６ｐＪとなり、何れも徐々に冷却すれば、結晶状態になるのに十分な熱量である（S. Tyson et al.による上記文献参照）。
【００１９】
以上のように、ＳＴＯＲＥ制御の第１のステップでは、第１のビット線１０８、第２のビット線１０９、電源線１１０に電源電圧Ｖｄｄを印加した状態で、ワード線１０７にハイレベルの電圧Ｖｂｔを印加することによって、不揮発性メモリ回路の第１及び第３のトランジスタ１０１、１０３を導通状態にし、第１及び第２の抵抗素子１１４、１１５に結晶状態（低抵抗）となるために必要なジュール熱を与えることができる。
【００２０】
（第２のステップ）
図６は、ＳＴＯＲＥ制御の第２のステップにおいて、図１に示した不揮発性メモリ回路の各線に電圧を印加するタイミングチャートである。符号の意味は、図４と同じである。第１及び第２の抵抗素子１１４、１１５は、何れも第１のステップによって結晶状態（低抵抗）になっており、その抵抗値はほぼ等しい値となっていると仮定する。第１のビット線１０８及び電源線１１０に電源電圧Ｖｄｄを、第２のビット線１０９に電源電圧Ｖｄｄよりも小さい電圧Ｖｂｂ２を印加した状態で、ワード線１０７にハイレベルの電圧Ｖｂｔを印加（ＷＴ＝Ｖｂｔ）する。ここで、電圧Ｖｂｔは電源電圧Ｖｄｄよりも大きくてもよい。この状態を時間Ｔｂの間維持し、その後、ワード線１０７の電圧ＷＴをローレベル、例えば０Ｖに急激に戻す。これによって、時間Ｔｂの間、第５及び第６のトランジスタ１０５、１０６が導通状態となり、第１のノード１１２の電圧が、第１のビット線１０８に印加された電源電圧Ｖｄｄ付近の電圧Ｖａまで増大し、第２のノード１１３の電圧が、第２のビット線１０９に印加された電圧Ｖｂｂ２付近の電圧Ｖｂまで増大する。これにより、第１及び第３のトランジスタ１０１、１０３が導通状態になり、第１及び第２の抵抗素子１１４、１１５には、それぞれ電流Ｉａ、Ｉｂが流れる。また、時間Ｔｂの後にＷＴ＝０になれば、Ｉａ＝Ｉｂ＝０となる。第１及び第２の抵抗素子１１４、１１５を構成する相変化材料は上記したように、ある一定以上のジュール熱を与えて融点以上にし、急激に冷却すれば、アモルファス状態になり、高抵抗になる。絶縁膜にＳｉＯ２を用いた直径φ１９０ｎｍの相変化材料を、アモルファス状態にするのに必要な単位体積当りのジュール熱は約３．６ｐＪである（S. Tyson et al.による上記文献参照）。従って、電流Ｉａが
アモルファス状態に要するリセット電流Ｉｙ以上になり、電流Ｉｂが結晶状態に要するセット電流Ｉｘ以下になるように、第１及び第２ノード１１２、１１３に発生する電圧Ｖａ、Ｖｂを設定し、即ち第１及び第２のビット線１０８、１０９に印加する電圧を適切な値に設定し、その後に電流Ｉａ、Ｉｂを急激に０にする。これによって、第１の抵抗素子１１４のみをアモルファス状態、即ち高抵抗とし、第２の抵抗素子１１５を結晶状態、即ち低抵抗のままに維持することができる。
【００２１】
図１に示した不揮発性メモリ回路に関して、一例として、第２のステップにおいて、ワード線１０７に印加される電圧ＷＴ＝Ｖｂｔを３．９Ｖ、これを印加する時間Ｔｂを３０ｎｓ、第１のビット線１０８の電圧Ｂ１を電源電圧Ｖｄｄ、第２のビット線１０９の電圧Ｂ２＝Ｖｂｂ２を１．５Ｖ、第１のステップ直後の第１及び第２の抵抗素子１１４、１１５の抵抗値を共に１０ｋΩとし、図６に示したタイミングチャートで電圧を印加する条件でシミュレーションを行い、第２のステップを解析した。
【００２２】
図７は、第１及び第２の抵抗素子１１４、１１５に流れる電流Ｉａ、Ｉｂのシミュレーション結果を、図５と同様に示すグラフである。図７に示したように、安定状態において、第１の抵抗素子１１４にＩａ＝１０９（μＡ）、第２の抵抗素子１１５にＩｂ＝３１（μＡ）の電流が流れることが分かる。これによって第１及び第２の抵抗素子１１４、１１５に発生するジュール熱は、それぞれ３．７ｐＪ、０．３５ｐＪとなる。従って、電流値が急激に０になり、急激に冷却された場合、第１の抵抗素子１１４がアモルファス状態（高抵抗）になるのに対して、第２の抵抗素子１１５は結晶状態（低抵抗）を維持する（S.
Tyson et al.による上記文献参照）。
【００２３】
以上のように、ＳＴＯＲＥ制御の第２のステップでは、第１のビット線１０８に電源電圧Ｖｄｄを、第２のビット線１０９に１．５Ｖの電圧をそれぞれ印加した状態で、ワード線１１０にハイレベルの電圧を印加することによって、不揮発性メモリ回路のＮ型ＭＯＳトランジスタ１０１、１０３を導通状態にし、第１の抵抗素子１１４のみにアモルファス状態になるのに必要なジュール熱を発生させることが可能となる。
【００２４】
上記とは逆に、第１の抵抗素子１１４を低抵抗（結晶状態）に維持し、第２の抵抗素子１１５を高抵抗（アモルファス状態）にするためには、第１のビット線１０８、第２のビット線１０９に印加する電圧を上記と逆、即ちＢ１＝Ｖｂｂ２、Ｂ２＝Ｖｄｄと設定して、ワード線１０７にハイレベルのパルス電圧Ｖｂｔを印加すればよい。
【００２５】
このように、ＳＴＯＲＥ制御の第１及び第２のステップによって、不揮発性メモリ回路に記憶されている情報を、第１及び第２の抵抗素子１１４、１１５の抵抗値として保持させることが可能となる。
【００２６】
（ＲＥＣＡＬＬ制御）
次に、ＲＥＣＡＬＬ制御について図８、９を用いて説明する。ここでは、上記したＳＴＯＲＥ制御の結果、第１の抵抗素子１１４の抵抗値が、第２の抵抗素子１１５の抵抗値の１０倍になっていると仮定する。図８は、ＲＥＣＡＬＬ制御時における、図１に示した不揮発性メモリ回路の各線に電圧を印加するタイミングチャートである。電源線１１０に印加する電圧ＤＤを、０Ｖから緩やかに上昇させ、上昇開始から時間Ｔｃ後にＶｄｄになった後、この状態を保持する。第１及び第２のビット線１０８、１０９のそれぞれに印加する電圧Ｂ１、Ｂ２も、電圧ＤＤと同じタイミングで、時間Ｔｃの間０ＶからＶｄｄまで上昇させる。また、その時間Ｔｃの間、ワード線１０７にはハイレベルの電圧Ｖｄｄを印加する。これによって、第５及び第６のＭＯＳトランジスタ１０５、１０６が導通状態になり、第１及び第２のノード１１２、１１３の電圧が電源電圧付近まで上昇する。従って、第１及び第３のトランジスタ１０１、１０３が導通状態になり、第１及び第２の抵抗素子１１４、１１５に電流が流れる。ここで、第１の抵抗素子１１４の抵抗値が第２の抵抗素子１１５の抵抗値の１０倍なので、第１及び第３のトランジスタ１０１、１０３のソース電圧に差が生じ、第１のトランジスタ１０１のソース電圧の方が第３のトランジスタ１０３のソース電圧よりも大きくなる。第１及び第３のトランジスタ１０１、１０３の基板は接地線１１１に接続されているので、第１及び第３のトランジスタ１０１、１０３に基板バイアス効果が生じる。ソース電圧が大きい方が基板バイアス効果によりトランジスタの実効閾値が大きくなるので、本条件の場合、第１のトランジスタ１０１の方が第３のトランジスタ１０３よりも閾値が大きくなる。従って、第１のトランジスタ１０１がオンしにくく、第３のトランジスタ１０３がオンし易くなり、第１のノード１１２はハイレベルに、第２のノード１１３はローレベルに保持される。
【００２７】
一例として、図１におけるＭＯＳトランジスタ１０１〜１０６の最小ゲート長を０．３５μｍ、電源電圧Ｖｄｄを３．３Ｖ、電源復帰時に電源線１１０に印加する電圧ＤＤの上昇時間Ｔｃを１００ｎｓ、第２の抵抗素子１１５の抵抗値をＭＯＳトランジスタのオン抵抗の値と同程度の１０ｋΩ、第１の抵抗素子１１４の抵抗値を第２の抵抗素子１１５の抵抗値の１０倍の１００ｋΩとし、図８に示したタイミングチャートで電圧を印加する条件でシミュレーションを行い、ＲＥＣＡＬＬ制御を解析した。
【００２８】
図９は、第１及び第２のノード１１２、１１３に発生する電圧Ｖａ、Ｖｂのシミュレーション結果を示すグラフである。図９に示したように、第１及び第２のノード１１２、１１３の電圧Ｖａ、Ｖｂは、制御を開始した直後からしばらくの間は、何れも同様に上昇するが、約２Ｖまで上昇した後は、第１及び第２のノード１１２、１１３の電圧Ｖａ、Ｖｂに差が生じた。さらに、制御を開始してから約１００ｎｓ後の定常状態では、第１のノード１１２の電圧Ｖａは電源電圧Ｖｄｄ（３．３Ｖ）となり、第２のノード１１３の電圧Ｖｂは０Ｖに下がった。このように、シミュレーションによって、第１及び第２の抵抗素子１１４、１１５の抵抗値に差があれば、第１及び第３のトランジスタ１０１、１０３の内、より小さい抵抗値の抵抗素子が接続されている方が先にオンし、それによって第１及び第２のノード１１２、１１３の電圧がそれぞれ決定されることが確認された。上記では、第１の抵抗素子１１４の抵抗値を第２の抵抗素子１１５の抵抗値の１０倍としてシミュレーションした結果を示したが、２倍程度の条件でシミュレーションを行った場合にも、図９に示したグラフと同様の結果が得られた。このことは、図１に示した不揮発性メモリ回路において、第１及び第２の抵抗素子１１４、１１５の抵抗比が、少なくとも２倍〜１０倍と、比較的広い範囲内に設定されていれば、上記したＲＥＣＡＬＬ制御が可能であること、即ち、上記したＲＥＣＡＬＬ制御に関して、第１及び第２の抵抗素子１１４、１１５の抵抗比のマージンは非常に大きいことを意味する。
【００２９】
以上のように、本実施の形態に係る不揮発性メモリ回路のＲＥＣＡＬＬ制御は、第５及第６のトランジスタ１０５、１０６をオン状態にし、抵抗値の異なる第１及び第２の抵抗素子１１４、１１５に電流を流し、第１及び第３のトランジスタ１０１、１０３の閾値に差を生じさせることによって、第１及び第２の抵抗素子１１４、１１５の抵抗値の違いとして保持されていた情報を、第１及び第２のノード１１２、１１３の電圧として再現することができる。また、ＲＥＣＡＬＬ制御において、第１及び第２の抵抗素子１１４、１１５の抵抗比のマージンは非常に大きく、第１及び第２の抵抗素子１１４、１１５の抵抗値の大小関係が逆転しない限り、正常なＲＥＣＡＬＬ制御が可能であり、抵抗値のバラツキや変動に対しても動作が安定である。
【００３０】
上記したＲＥＣＡＬＬ制御においては、第１及び第２のビット線１０８、１０９、電源線１１０の電圧Ｂ１、Ｂ２、ＤＤを徐々に上昇させる場合を説明したが、これに限定されるものではなく、不揮発性メモリ回路が動作を開始する電源電圧近傍において、第１及び第３のトランジスタ１０１、１０３の閾値が十分異なるようになればよい。従って、第１及び第２のビット線１０８、１０９の電圧Ｂ１、Ｂ２を所定の電圧に固定しておき、電源線１１０の電圧ＤＤだけを徐々に上昇させてもよく、ワード線１０７の電圧ＷＴ及び電源線１１０の電圧ＤＤを徐々に上昇させてもよい。また、ＲＥＣＡＬＬ制御における時間Ｔｃは１００ｎｓに限定されず、約１ｎｓ程度の短時間でもよい。
【００３１】
図１に示した不揮発性メモリ回路は、電源電圧Ｖｄｄが供給されている通常の動作時には、メモリの記憶情報を読み出すＲＥＡＤ動作及びメモリに情報を書き込むＷＲＩＴＥ動作を行う。ＲＥＡＤ動作では、パストランジスタである第５及び第６のトランジスタ１０５、１０６をオン状態にして、記憶ノードである第1及び第２のノード１１２、１１３の
電圧を第１及び第２のビット線１０８、１０９を介して検知する。また、ＷＲＩＴＥ動作では、第１及び第２のビット線１０８、１０９を介して記憶ノードである第1及び第２の
ノード１１２、１１３を所定電圧に設定する。このとき、第１及び第２の抵抗素子１１４、１１５は、それぞれ第１及び第３のトランジスタ１０１、１０３のソースに接続されているため、ＲＥＡＤ動作及びＷＲＩＴＥ動作において寄生抵抗として働かない。従って、消費電力の増大はほとんどない。
【００３２】
また、記憶ノードである第１及び第２のノード１１２、１１３は、それぞれ０Ｖ又は電源電圧Ｖｄｄに保持されており、２つのインバータ（第１のトランジスタ１０１及び第２のトランジスタ１０２、並びに第３のトランジスタ１０３及び第４のトランジスタ１０４）に貫通電流がほとんど流れない。従って、待機時リーク電流もほとんど流れない。
【００３３】
また、ＲＥＡＤ動作時に、１ｐＦの負荷容量からのディスチャージにより、第１のトランジスタ１０１から第１の抵抗素子１１４に電流が流れるときのジュール熱を、上記したシミュレーションと同じ条件でシミュレーションすれば、第１の抵抗素子１１４の抵抗値が低抵抗（結晶状態）の場合、約２．３ｐＪであり、高抵抗（アモルファス状態）の場合、約０．０１５ｐＪとなった。この結果を、相変化を生じる上記したジュール熱（結晶状態にするには約１．６ｐＪ、アモルファス状態にするには約３．６ｐＪ）と比較すれば、第１及び第２の抵抗素子１１４、１１５の抵抗値が高抵抗又は低抵抗の何れであったとしても、ＲＥＡＤ動作によって、第１及び第２の抵抗素子１１４、１１５の状態は変化しないことが分かる。即ち、ＲＥＡＤ動作によって、第１及び第２の抵抗素子１１４、１１５の抵抗値が変化することはない。
【００３４】
以上のように、本発明の実施の形態に係る不揮発性メモリ回路によれば、相変化材料を用いた２つの抵抗素子が、ＳＴＯＲＥ制御の第１のステップで結晶状態になり、第２のステップで一方の抵抗素子のみがアモルファス状態になることによって、記憶情報を２つの抵抗素子の抵抗値として保持することが可能となり、これによって不揮発性を実現することができる。また、本発明の実施の形態に係る不揮発性メモリ回路は、待機時にリーク電流がほとんど流れず、従来のＳＲＡＭと比較して、ＷＲＩＴＥ動作、ＲＥＡＤ動作における消費電力がほとんど増大しない。また、ＲＥＣＡＬＬ制御において、ビット線の電圧を記憶ノードに与えることで、非常に安定な動作を実現することができる。さらに、トランジスタの数が従来のＳＲＡＭと同じ６個であり、増加しないので、新たなトランジスタを追加することによる消費電力の増加が生じない。
【００３５】
以上では、第１及び第２の抵抗素子１１４、１１５が、それぞれ、第１のトランジスタ１０１のソースと接地線１１１との間、第３のトランジスタ１０３のソースと接地線１１１との間に接続されている不揮発性メモリ回路に関して説明した（図１参照）が、これに限定されるものではない。例えば、図１０に示すように、第１及び第２の抵抗素子１１４、１１５を、それぞれ、第２のトランジスタ１０２のソースと電源線１１０との間、第４のトランジスタ１０４のソースと電源線１１０との間に接続してもよい。この構成の場合、上記と同様に、第１及び第２の抵抗素子１１４、１１５は、第２及び第４のトランジスタ１０２、１０４に電流が流れ始めると、各々抵抗による電圧降下を生じ、ソース電圧を下降させる。これにより、Ｐ型トランジスタの閾値（Ｖｔ）が見かけ上、上昇し、第１の抵抗素子１１４と第２の抵抗素子１１５との抵抗値の違いにより、第１のノード１１２と第２のノード１１３の電圧上昇速度が異なることとなる。例えば、第２の抵抗素子１１５の抵抗値が、第１の抵抗素子１１４の抵抗値の２倍と仮定すると、第４のトランジスタ１０４のソース電圧が第２のトランジスタ１０２のソース電圧よりも低下し（Ｐ型のためＮ型と逆方向になる）、第４のトランジスタ１０４は第２のトランジスタ１０２に比べて電流が流れにくくなる。よって、第２のトランジスタ１０２に流れる電流によって第１のノード１１２の電圧は電源電圧に近い値になる。第１のノード１１２は、第４のトランジスタ１０４のゲート電極と電気的に接続されているため、第４のトランジスタ１０４はますます電流を流しにくくなり、最終的に第１のノード１１２は電源電圧に達し、逆に第２のノード１１３は接地電圧に達して安定化する。よって、図１に示した回路と同様に、第１及び第２の抵抗素子１１４、１１５の抵抗値を制御することによって、電源投入後の不揮発性メモリ回路のデータを決定することができる。即ち、図１０に示した不揮発性メモリ回路に不揮発性機能を持たせることができる。図１０に示した回路の場合、以上の通り、第１及び第２の抵抗素子１１４、１１５の抵抗値の違いにより、第１及び第２のノード１１２、１１３の電圧上昇速度が異なることを動作原理として用いている。よって、第１及び第２の抵抗素子１１４、１１５の抵抗値にばらつきがあっても、第１の抵抗素子１１４の抵抗値と第２の抵抗素子１１５の抵抗値との大小関係が逆転しない限り、上記した不揮発性は正常に機能する。よって、図１０に示した不揮発性メモリ回路は、第１及び第２の抵抗素子１１４、１１５の抵抗値のばらつきや変動の影響を受けにくい回路構成となっている。
【００３６】
図１０に示した不揮発性メモリ回路の駆動方法は、上記した図１に示した不揮発性メモリ回路の駆動方法と同様であるが、第１のビット線１０８、第２のビット線１０９に印加する電圧が異なる。即ち、ＳＴＯＲＥ制御の第１ステップにおいて、第１及び第２のビット線１０８、１０９を共に０Ｖに維持した状態で、ワード線１０７にハイレベルのパルス電圧を印加し、第２ステップにおいて、第１及び第２のビット線１０８、１０９の何れか一方を０Ｖにし、他方を０Ｖよりも高い電圧にした状態で、ワード線１０７にハイレベルのパルス電圧を印加すればよい。ＲＥＣＡＬＬ制御のタイミングチャートは、図８と同様である。
【００３７】
図１、図１０に示した不揮発性メモリ回路では、第１及び第３のトランジスタ１０１、１０３のソース、又は第２及び第４のトランジスタ１０２、１０４のソースの内、何れか一方にのみに第１及び第２の抵抗素子１１４、１１５が接続されているが、図１１に示すように第１及び第３のトランジスタ１０１、１０３のソース、並びに第２及び第４のトランジスタ１０２、１０４のソースに、第１〜第４の抵抗素子１１４〜１１７が接続されていてもよい。図１１に示した不揮発性メモリ回路は、電源電圧が低く、且つ抵抗素子の抵抗値の可変範囲が小さいが、動作マージンを大きく確保したい場合、あるいはトランジスタ特性のばらつきが大きい場合などに有効である。この場合、第１及び第２の抵抗素子１１４、１１５の抵抗値の大小関係は、第３及び第４の抵抗素子１１６、１１７の抵抗値の大小関係と逆に設定することが必要である。例えば、第２の抵抗素子１１５の抵抗値を、第１の抵抗素子１１４の抵抗値よりも大きく設定する場合、第３の抵抗素子１１６の抵抗値を、第４の抵抗素子１１７の抵抗値よりも大きく設定する必要がある。
【００３８】
図１１に示した不揮発性メモリ回路の駆動方法のＲＥＣＡＬＬ制御は、上記した図１に示した不揮発性メモリ回路のＲＥＣＡＬＬ制御と同じであるが、ＳＴＯＲＥ制御では、図１及び図１０の不揮発性メモリ回路のＳＴＯＲＥ制御を組み合わせた制御を行えばよい。即ち、図１の不揮発性メモリ回路に関して説明したＳＴＯＲＥ制御で、第１及び第２の抵抗素子１１４、１１５の抵抗値を設定し、図１０の不揮発性メモリ回路に関して説明したＳＴＯＲＥ制御で、第３及び第４の抵抗素子１１６、１１７の抵抗値を設定する。
【００３９】
また、図１、図１０、図１１に示した回路は、Ｎ型トランジスタとＰ型トランジスタの両方を用いたＣＭＯＳ型の不揮発性メモリ回路であるが、これらに限定されるわけではない。例えば、Ｐ型トランジスタである第２のトランジスタ１０２及び第４のトランジスタ１０４の代わりに、デプレッション型のＮ型トランジスタ、又はノンドープポリシリコンなどで形成される高抵抗素子を使用してもよい。また、不揮発性メモリ回路を構成するＮ型トランジスタを全てＰ型トランジスタに置き換えてもよい。
【００４０】
また、以上では、第１及び第３のトランジスタ１０１、１０３は、第１及び第２の抵抗素子１１４、１１５による電圧降下分だけ接地線１１１よりも高い電圧をソース電圧として動作する場合を説明したが、これに限定されるものではない。第１及び第２の抵抗素子１１４、１１５の何れか一方にリセット電流Ｉｙよりも大きい電流が流れ、他方にはセット電流Ｉｘ以上且つリセット電流Ｉｙ未満の電流が流れる条件を満たすならば、どのような電圧の組み合わせでもよい。例えば、第１及び第２の抵抗素子１１４、１１５の特性と、第１及び第３のトランジスタ１０１、１０３の特性との組み合わせによっては、図１に示した不揮発性メモリ回路へのデータ書き込み、即ちＳＴＯＲＥ制御を適切に行うことができない場合が考えられる。その場合には、図１２の（ａ）に示すように、第１及び第２の抵抗素子１１４、１１５を、それぞれ、第１のトランジスタ１０１と第１のノード１１２との間、第３のトランジスタ１０３と第２のノード１１３との間に接続することが有効である。このように接続すれば、接地線１１１をソースとして動作させた場合に、ソース電圧が第１及び第２の抵抗素子１１４、１１５によって影響を受けることがないので、電流Ｉａ及び電流Ｉｂは第１及び第２の抵抗素子１１４、１１５によってあまり影響されなくなる。図１２の（ａ）示した不揮発性メモリ回路の駆動方法は、図１に示した不揮発性メモリ回路の駆動方法と同様である。また、図１２の（ｂ）に示すように、第１及び第２の抵抗素子１１４、１１５を、それぞれ、第１のノード１１２と第２のトランジスタ１０２との間、第２のノード１１３及び第４のトランジスタ１０４との間に接続することも同様に有効である。図１２（ｂ）に示した不揮発性メモリ回路の駆動方法は、図１０に示した不揮発性メモリ回路の駆動方法と同様である。
【００４１】
（産業上の利用の可能性）
本発明によれば、メモリ内容を２つの抵抗変化素子の抵抗値の差異として保持し、電源投入後にメモリ内容を再現することができ、待機時リーク電流や書き込み・読み出し時の消費電力の増大を生じることがない不揮発性メモリ回路を実現することができ、回路接続情報やルックアップテーブルのパラメータの設定を電源切断後も保持可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態に係る不揮発性メモリ回路を示す回路図である。
【図２】図１に示した不揮発性メモリ回路の駆動方法を説明するための回路図である。
【図３】図１に示した不揮発性メモリ回路に使用されるトランジスタの電流電圧特性を示す図である。
【図４】図１に示した不揮発性メモリ回路のＳＴＯＲＥ制御の第１のステップにおけるタイミングチャートである。
【図５】図１に示した不揮発性メモリ回路のＳＴＯＲＥ制御の第１のステップにおける抵抗素子に流れる電流のシミュレーション結果を示す図である。
【図６】図１に示した不揮発性メモリ回路のＳＴＯＲＥ制御の第２のステップにおけるタイミングチャートである。
【図７】図１に示した不揮発性メモリ回路のＳＴＯＲＥ制御の第２のステップにおける抵抗素子に流れる電流のシミュレーション結果を示す図である。
【図８】図１に示した不揮発性メモリ回路のＲＥＣＡＬＬ制御におけるタイミングチャートである。
【図９】図１に示した不揮発性メモリ回路のＲＥＣＡＬＬ制御における記憶ノードの電圧のシミュレーション結果を示す図である。
【図１０】図１に示した不揮発性メモリ回路において抵抗素子の位置を変更した回路図である。
【図１１】図１に示した不揮発性メモリ回路において抵抗素子をさらに付加した回路図である。
【図１２】（ａ）、（ｂ）は、図１に示した不揮発性メモリ回路において抵抗素子の位置をさらに変更した回路図である。
【図１３】従来のＳＲＡＭを示す回路図である。
【図１４】強誘電体を有する従来のＳＲＡＭを示す回路図である。
Claims (9)
- 各々のゲートが相互に接続され、かつ各々のドレインが第１のノードを間に挟んで接続された第１のトランジスタと第２のトランジスタから構成される第１のインバータ、
各々のゲートが相互に接続され、かつ各々のドレインが第２のノードを間に挟んで接続された第３のトランジスタおよび第４のトランジスタから構成される第２のインバータ、
ゲートにワード線が接続され、第１のビット線と前記第１のノードとの間に接続される第５のトランジスタ、および
ゲートに前記ワード線が接続され、第２のビット線と前記第２のノードとの間に接続される第６のトランジスタを備え、
前記第１のノードは、前記第３のトランジスタのゲートおよび第４のトランジスタのゲートに接続されており、
前記第２のノードは、前記第１のトランジスタのゲートおよび第２のトランジスタのゲートに接続されており、
前記第１のトランジスタのソースおよび前記第３のトランジスタのソースは接地線に接続されており、
前記第２のトランジスタのソースおよび前記第４のトランジスタのソースは電源線に接続されており、
さらに抵抗値が電気的に変更可能である第１の抵抗素子および第２の抵抗素子を備え、
前記第１の抵抗素子は前記第１のトランジスタのソースと前記接地線との間に接続されており、
前記第２の抵抗素子は前記第３のトランジスタのソースと前記接地線との間に接続されており、
前記第１及び第２の抵抗素子が、電流による発熱によって抵抗値が変化する材料からなる
不揮発性メモリ回路の駆動方法であって、
前記不揮発性メモリ回路の駆動方法は、ストアステップおよびリコールステップを含み、
前記ストアステップは、
前記不揮発性メモリ回路への電源供給を停止する前に、前記第１及び第２のビット線に電源電圧を印加した状態で、前記ワード線をローレベルからハイレベルに変化させ、第１の時間の後に前記ワード線をハイレベルからローレベルに変化させることにより、前記第１及び第２の抵抗素子を低抵抗状態にする第１ステップと、
前記第１のビット線に電源電圧を印加し、前記第２のビット線に電源電圧よりも低い電圧を印加した状態で、前記ワード線をローレベルからハイレベルに変化させ、第２の時間の後に前記ワード線をハイレベルからローレベルに変化させて前記第 1 の抵抗素子を高抵抗状態にするか、または前記第２のビット線に電源電圧を印加し、前記第１のビット線に電源電圧よりも低い電圧を印加した状態で、前記ワード線をローレベルからハイレベルに変化させ、第２の時間の後に前記ワード線をハイレベルからローレベルに変化させて前記第２の抵抗素子を高抵抗状態にすることにより、前記第１及び第２の抵抗素子のいずれか一方を高抵抗状態にする第２ステップとを含み、
前記リコールステップでは、
前記ワード線をハイレベルに設定し、前記電源線、前記第１のビット線、及び前記第２のビット線に印加する電圧を電源電圧まで緩やかに上昇させるか、
前記第１及び第２のビット線に各々所定の電圧を印加した状態で、前記ワード線をハイレベルに設定し、前記電源線に印加する電圧を電源電圧まで緩やかに上昇させるか、または
前記第１及び第２のビット線に各々所定の電圧を印加した状態で、前記ワード線に印加する電圧をハイレベルの電圧まで緩やかに上昇させ、且つ前記電源線に印加する電圧を電源電圧まで緩やかに上昇させることにより、
高抵抗状態の抵抗素子がソースに接続されているトランジスタをオンさせず、低抵抗状態の抵抗素子がソースに接続されているトランジスタをオンさせて、前記高抵抗状態の抵抗素子に接続されているトランジスタのドレインに接続されているノードをハイレベルに、前記低抵抗状態の抵抗素子に接続されているトランジスタのドレインに接続されているノードをローレベルにする、
不揮発性メモリ回路の駆動方法。 - 各々のゲートが相互に接続され、かつ各々のドレインが第１のノードを間に挟んで接続された第１のトランジスタと第２のトランジスタから構成される第１のインバータ、
各々のゲートが相互に接続され、かつ各々のドレインが第２のノードを間に挟んで接続された第３のトランジスタおよび第４のトランジスタから構成される第２のインバータ、
ゲートにワード線が接続され、第１のビット線と前記第１のノードとの間に接続される第５のトランジスタ、および
ゲートに前記ワード線が接続され、第２のビット線と前記第２のノードとの間に接続される第６のトランジスタを備え、
前記第１のノードは、前記第３のトランジスタのゲートおよび第４のトランジスタのゲートに接続されており、
前記第２のノードは、前記第１のトランジスタのゲートおよび第２のトランジスタのゲートに接続されており、
前記第１のトランジスタのソースおよび前記第３のトランジスタのソースは接地線に接続されており、
前記第２のトランジスタのソースおよび前記第４のトランジスタのソースは電源線に接続されており、
さらに抵抗値が電気的に変更可能である第１の抵抗素子および第２の抵抗素子を備え、
前記第１の抵抗素子が前記第２のトランジスタのソースと前記電源線との間に接続されており、
前記第２の抵抗素子が前記第４のトランジスタのソースと前記電源線との間に接続されており、
前記第１及び第２の抵抗素子が、電流による発熱によって抵抗値が変化する材料からなる
不揮発性メモリ回路の駆動方法であって、
前記不揮発性メモリ回路の駆動方法は、ストアステップおよびリコールステップを含み、
前記ストアステップは、
前記不揮発性メモリ回路への電源供給を停止する前に、前記第１及び第２のビット線に接地電圧を印加した状態で、前記ワード線をローレベルからハイレベルに変化させ、第１の時間の後に前記ワード線をハイレベルからローレベルに変化させることにより、前記第１及び第２の抵抗素子を低抵抗状態にする第１ステップと、
前記第１のビット線に接地電圧を印加し、前記第２のビット線に接地電圧よりも高い電圧を印加した状態で、前記ワード線をローレベルからハイレベルに変化させ、第２の時間の後に前記ワード線をハイレベルからローレベルに変化させることにより前記第１の抵抗素子を高抵抗状態にするか、または前記第２のビット線に接地電圧を印加し、前記第１のビット線に接地電圧よりも高い電圧を印加した状態で、前記ワード線をローレベルからハイレベルに変化させ、第２の時間の後に前記ワード線をハイレベルからローレベルに変化させることにより前記第２の抵抗素子を高抵抗状態にすることにより、前記第１及び第２の抵抗素子のいずれか一方を高抵抗状態にする第２ステップと
を含み、
前記リコールステップでは、
前記ワード線をハイレベルに設定し、前記電源線、前記第１のビット線、及び前記第２のビット線に印加する電圧を電源電圧まで緩やかに上昇させるか、
前記第１及び第２のビット線に各々所定の電圧を印加した状態で、前記ワード線をハイレベルに設定し、前記電源線に印加する電圧を電源電圧まで緩やかに上昇させるか、または
前記第１及び第２のビット線に各々所定の電圧を印加した状態で、前記ワード線に印加する電圧をハイレベルの電圧まで緩やかに上昇させ、且つ前記電源線に印加する電圧を電源電圧まで緩やかに上昇させることにより、
高抵抗状態の抵抗素子がソースに接続されているトランジスタをオフさせて、低抵抗状態の抵抗素子がソースに接続されているトランジスタをオフさせず、前記高抵抗状態の抵抗素子に接続されているトランジスタのドレインに接続されているノードをローレベルに、前記低抵抗状態の抵抗素子に接続されているトランジスタのドレインに接続されているノードをハイレベルにする、
不揮発性メモリ回路の駆動方法。 - 各々のゲートが相互に接続され、かつ各々のドレインが第１のノードを間に挟んで接続された第１のトランジスタと第２のトランジスタから構成される第１のインバータ、
各々のゲートが相互に接続され、かつ各々のドレインが第２のノードを間に挟んで接続された第３のトランジスタおよび第４のトランジスタから構成される第２のインバータ、
ゲートにワード線が接続され、第１のビット線と前記第１のノードとの間に接続される第５のトランジスタ、および
ゲートに前記ワード線が接続され、第２のビット線と前記第２のノードとの間に接続される第６のトランジスタを備え、
前記第１のノードは、前記第３のトランジスタのゲートおよび第４のトランジスタのゲートに接続されており、
前記第２のノードは、前記第１のトランジスタのゲートおよび第２のトランジスタのゲートに接続されており、
前記第１のトランジスタのソースおよび前記第３のトランジスタのソースは接地線に接続されており、
前記第２のトランジスタのソースおよび前記第４のトランジスタのソースは電源線に接続されており、
さらに抵抗値が電気的に変更可能である第１の抵抗素子および第２の抵抗素子を備え、
前記第１の抵抗素子が前記第１のノードと前記第１のトランジスタのドレインとの間に接続されており、
前記第２の抵抗素子が前記第２のノードと前記第３のトランジスタのドレインとの間に接続されており、
前記第１及び第２の抵抗素子が、電流による発熱によって抵抗値が変化する材料からなる
不揮発性メモリ回路の駆動方法であって、
前記不揮発性メモリ回路の駆動方法は、ストアステップおよびリコールステップを含み、
前記ストアステップは、
前記不揮発性メモリ回路への電源供給を停止する前に、前記第１及び第２のビット線に電源電圧を印加した状態で、前記ワード線をローレベルからハイレベルに変化させ、第１の時間の後に前記ワード線をハイレベルからローレベルに変化させることにより、前記第１及び第２の抵抗素子を低抵抗状態にする第１ステップと、
前記第１のビット線に電源電圧を印加し、前記第２のビット線に電源電圧よりも低い電圧を印加した状態で、前記ワード線をローレベルからハイレベルに変化させ、第２の時間の後に前記ワード線をハイレベルからローレベルに変化させて前記第 1 の抵抗素子を高抵抗状態にするか、または前記第２のビット線に電源電圧を印加し、前記第１のビット線に電源電圧よりも低い電圧を印加した状態で、前記ワード線をローレベルからハイレベルに変化させ、第２の時間の後に前記ワード線をハイレベルからローレベルに変化させて前記 第２の抵抗素子を高抵抗状態にすることにより、前記第１及び第２の抵抗素子のいずれか一方を高抵抗状態にする第２ステップと
を含み、
前記リコールステップでは、
前記ワード線をハイレベルに設定し、前記電源線、前記第１のビット線、及び前記第２のビット線に印加する電圧を電源電圧まで緩やかに上昇させるか、
前記第１及び第２のビット線に各々所定の電圧を印加した状態で、前記ワード線をハイレベルに設定し、前記電源線に印加する電圧を電源電圧まで緩やかに上昇させるか、または
前記第１及び第２のビット線に各々所定の電圧を印加した状態で、前記ワード線に印加する電圧をハイレベルの電圧まで緩やかに上昇させ、且つ前記電源線に印加する電圧を電源電圧まで緩やかに上昇させることにより、
高抵抗状態の抵抗素子がドレインに接続されているトランジスタをオンさせず、低抵抗状態の抵抗素子がドレインに接続されているトランジスタをオンさせて、前記高抵抗状態の抵抗素子に接続されているトランジスタのドレインに接続されているノードをハイレベルに、前記低抵抗状態の抵抗素子に接続されているトランジスタのドレインに接続されているノードをローレベルにする、
不揮発性メモリ回路の駆動方法。 - 各々のゲートが相互に接続され、かつ各々のドレインが第１のノードを間に挟んで接続された第１のトランジスタと第２のトランジスタから構成される第１のインバータ、
各々のゲートが相互に接続され、かつ各々のドレインが第２のノードを間に挟んで接続された第３のトランジスタおよび第４のトランジスタから構成される第２のインバータ、
ゲートにワード線が接続され、第１のビット線と前記第１のノードとの間に接続される第５のトランジスタ、および
ゲートに前記ワード線が接続され、第２のビット線と前記第２のノードとの間に接続される第６のトランジスタを備え、
前記第１のノードは、前記第３のトランジスタのゲートおよび第４のトランジスタのゲートに接続されており、
前記第２のノードは、前記第１のトランジスタのゲートおよび第２のトランジスタのゲートに接続されており、
前記第１のトランジスタのソースおよび前記第３のトランジスタのソースは接地線に接続されており、
前記第２のトランジスタのソースおよび前記第４のトランジスタのソースは電源線に接続されており、
さらに抵抗値が電気的に変更可能である第１の抵抗素子および第２の抵抗素子を備え、
前記第１の抵抗素子が前記第１のノードと前記第２のトランジスタのドレインとの間に接続されており、
前記第２の抵抗素子が前記第２のノードと前記第４のトランジスタのドレインとの間に接続されており、
前記第１及び第２の抵抗素子が、電流による発熱によって抵抗値が変化する材料からなる
不揮発性メモリ回路の駆動方法であって、
前記不揮発性メモリ回路の駆動方法は、ストアステップおよびリコールステップを含み、
前記ストアステップは、
前記不揮発性メモリ回路への電源供給を停止する前に、前記第１及び第２のビット線に接地電圧を印加した状態で、前記ワード線をローレベルからハイレベルに変化させ、第１の時間の後に前記ワード線をハイレベルからローレベルに変化させることにより、前記第１及び第２の抵抗素子を低抵抗状態にする第１ステップと、
前記第１のビット線に接地電圧を印加し、前記第２のビット線に接地電圧よりも高い電圧を印加した状態で、前記ワード線をローレベルからハイレベルに変化させ、第２の時間の後に前記ワード線をハイレベルからローレベルに変化させることにより前記第１の抵抗素子を高抵抗状態にするか、または前記第２のビット線に接地電圧を印加し、前記第１のビット線に接地電圧よりも高い電圧を印加した状態で、前記ワード線をローレベルからハイレベルに変化させ、第２の時間の後に前記ワード線をハイレベルからローレベルに変化させることにより前記第２の抵抗素子を高抵抗状態にすることにより、前記第１及び第２の抵抗素子のいずれか一方を高抵抗状態にする第２ステップと
を含み、
前記リコールステップでは、
前記ワード線をハイレベルに設定し、前記電源線、前記第１のビット線、及び前記第２のビット線に印加する電圧を電源電圧まで緩やかに上昇させるか、
前記第１及び第２のビット線に各々所定の電圧を印加した状態で、前記ワード線をハイレベルに設定し、前記電源線に印加する電圧を電源電圧まで緩やかに上昇させるか、または
前記第１及び第２のビット線に各々所定の電圧を印加した状態で、前記ワード線に印加する電圧をハイレベルの電圧まで緩やかに上昇させ、且つ前記電源線に印加する電圧を電源電圧まで緩やかに上昇させることにより、
高抵抗状態の抵抗素子がドレインに接続されているトランジスタをオフさせず、低抵抗状態の抵抗素子がドレインに接続されているトランジスタをオフさせて、前記高抵抗状態の抵抗素子に接続されているトランジスタのドレインに接続されているノードをローレベルに、前記低抵抗状態の抵抗素子に接続されているトランジスタのドレインに接続されているノードをハイレベルにする、
不揮発性メモリ回路の駆動方法。 - 各々のゲートが相互に接続され、かつ各々のドレインが第１のノードを間に挟んで接続された第１のトランジスタと第２のトランジスタから構成される第１のインバータ、
各々のゲートが相互に接続され、かつ各々のドレインが第２のノードを間に挟んで接続された第３のトランジスタおよび第４のトランジスタから構成される第２のインバータ、
ゲートにワード線が接続され、第１のビット線と前記第１のノードとの間に接続される第５のトランジスタ、および
ゲートに前記ワード線が接続され、第２のビット線と前記第２のノードとの間に接続される第６のトランジスタを備え、
前記第１のノードは、前記第３のトランジスタのゲートおよび第４のトランジスタのゲートに接続されており、
前記第２のノードは、前記第１のトランジスタのゲートおよび第２のトランジスタのゲートに接続されており、
前記第１のトランジスタのソースおよび前記第３のトランジスタのソースは接地線に接続されており、
前記第２のトランジスタのソースおよび前記第４のトランジスタのソースは電源線に接続されており、
さらに抵抗値が電気的に変更可能である第１の抵抗素子、第２の抵抗素子、第３の抵抗素子、および第４の抵抗素子を備え、
前記第１の抵抗素子が前記第１のトランジスタのソースと前記接地線との間に接続されており、
前記第２の抵抗素子が前記第３のトランジスタのソースと前記接地線との間に接続されており、
前記第３の抵抗素子が前記第２のトランジスタのソースと前記電源線との間に接続されており、
前記第４の抵抗素子が前記第４のトランジスタのソースと前記電源線との間に接続されており、
前記第１から第４の抵抗素子が、電流による発熱によって抵抗値が変化する材料からなる
不揮発性メモリ回路の駆動方法であって、
前記不揮発性メモリ回路の駆動方法は、ストアステップおよびリコールステップを含み、
前記ストアステップは、
前記第１から第４の抵抗素子を低抵抗状態にする第１ステップと、
前記第１及び第２の抵抗素子のいずれか一方、および前記第３及び第４の抵抗素子のいずれか一方のそれぞれを高抵抗状態にする第２ステップと
を含み、
前記第１ステップは、
前記不揮発性メモリ回路への電源供給を停止する前に、前記第１及び第２のビット線に電源電圧を印加した状態で、前記ワード線をローレベルからハイレベルに変化させた後に前記ワード線をハイレベルからローレベルに変化させることにより、前記第１及び第２の抵抗素子を低抵抗状態にする第３ステップと、
前記第１及び第２のビット線に接地電圧を印加した状態で、前記ワード線をローレベルからハイレベルに変化させた後に前記ワード線をハイレベルからローレベルに変化させることにより、前記第３及び第４の抵抗素子を低抵抗状態にする第４ステップと
を含み、
前記第２ステップは、
前記第１のビット線に電源電圧を印加し、前記第２のビット線に電源電圧よりも低い電圧を印加した状態で、前記ワード線をローレベルからハイレベルに変化させ、第２の時間の後に前記ワード線をハイレベルからローレベルに変化させて前記第 1 の抵抗素子を高抵抗状態にするか、または前記第２のビット線に電源電圧を印加し、前記第１のビット線に電源電圧よりも低い電圧を印加した状態で、前記ワード線をローレベルからハイレベルに変化させ、第２の時間の後に前記ワード線をハイレベルからローレベルに変化させて前記第２の抵抗素子を高抵抗状態にすることにより、前記第１及び第２の抵抗素子のいずれか一方を高抵抗状態にする第５ステップと、
前記第１のビット線に接地電圧を印加し、前記第２のビット線に接地電圧よりも高い電圧を印加した状態で、前記ワード線をローレベルからハイレベルに変化させ、第２の時間の後に前記ワード線をハイレベルからローレベルに変化させることにより前記第３の抵抗素子を高抵抗状態にするか、または前記第２のビット線に接地電圧を印加し、前記第１のビット線に接地電圧よりも高い電圧を印加した状態で、前記ワード線をローレベルからハイレベルに変化させ、第２の時間の後に前記ワード線をハイレベルからローレベルに変化させることにより前記第４の抵抗素子を高抵抗状態にすることにより、前記第３及び第４の抵抗素子のいずれか一方を高抵抗状態にする第６ステップと
（ここで、前記第２の抵抗素子が高抵抗素子であって前記第１の抵抗素子が低抵抗素子なのであれば、第３の抵抗素子が高抵抗素子とされると共に第４の抵抗素子が低抵抗素子とされ、前記第１の抵抗素子が高抵抗素子であって前記第２の抵抗素子が低抵抗素子なのであれば、第４の抵抗素子が高抵抗素子とされると共に第３の抵抗素子が低抵抗素子とされる）
を含み、
前記リコールステップでは、
前記ワード線をハイレベルに設定し、前記電源線、前記第１のビット線、及び前記第２のビット線に印加する電圧を電源電圧まで緩やかに上昇させるか、
前記第１及び第２のビット線に各々所定の電圧を印加した状態で、前記ワード線をハイレベルに設定し、前記電源線に印加する電圧を電源電圧まで緩やかに上昇させるか、または
前記第１及び第２のビット線に各々所定の電圧を印加した状態で、前記ワード線に印加 する電圧をハイレベルの電圧まで緩やかに上昇させ、且つ前記電源線に印加する電圧を電源電圧まで緩やかに上昇させることにより、
第１及び第２の抵抗素子のうち、高抵抗状態の抵抗素子がソースに接続されているトランジスタをオンさせず、低抵抗状態の抵抗素子がソースに接続されているトランジスタをオンさせると共に、
第３及び第４の抵抗素子のうち、高抵抗状態の抵抗素子がソースに接続されているトランジスタをオフさせて、低抵抗状態の抵抗素子がソースに接続されているトランジスタをオフさせず、
第１及び第２の抵抗素子のうち、高抵抗状態の抵抗素子に接続されているトランジスタのドレインに接続されていると共に、第３及び第４の抵抗素子のうち、低抵抗状態の抵抗素子に接続されているトランジスタのドレインに接続されているノードをハイレベルにすると共に、
第１及び第２の抵抗素子のうち、低抵抗状態の抵抗素子に接続されているトランジスタのドレインに接続されていると共に、第３及び第４の抵抗素子のうち、高抵抗状態の抵抗素子に接続されているトランジスタのドレインに接続されているノードをローレベルにする
不揮発性メモリ回路の駆動方法。 - 前記第１及び第３のトランジスタがＮ型トランジスタであり、
前記第２及び第４のトランジスタがＰ型トランジスタである請求項１〜５の何れかの項に記載の不揮発性メモリ回路の駆動方法。 - 前記第１及び第２のトランジスタが、相互に閾値の異なるＮ型トランジスタ、又は相互に閾値の異なるＰ型トランジスタであり、
前記第３及び第４のトランジスタが、相互に閾値の異なるＮ型トランジスタ、又は相互に閾値の異なるＰ型トランジスタである請求項１〜５の何れかの項に記載の不揮発性メモリ回路の駆動方法。 - 前記第１及び第２の抵抗素子が、カルコゲナイド化合物の相変化材料又はペロブスカイト系の強相関電子材料からなる請求項１〜４の何れかの項に記載の不揮発性メモリ回路の駆動方法。
- 前記第１〜第４の抵抗素子が、カルコゲナイド化合物の相変化材料又はペロブスカイト系の強相関電子材料からなる請求項５に記載の不揮発性メモリ回路の駆動方法。
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