TWI597724B - 具硫屬化物材料之可程式化矩陣陣列 - Google Patents

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具硫屬化物材料之可程式化矩陣陣列 【相關申請資訊】

本案為美國專利申請案第10/459,632號(申請日為2003年6月11日)的部分延續案。本案亦為美國專利申請案第11/032,792號(申請日為2005年1月11日)的部分延續案。本案亦為美國專利申請案第11/158,619號(申請日為2005年6月21日)的部分延續案。美國專利申請案第10/459,632號係併入與此做為參考。美國專利申請案第11/032,792號係併入與此做為參考。美國專利申請案第11/158,619號係併入與此做為參考。

本發明係大致關於可程式化的積體電路裝置，更具體而言，係有關具有由驅動相交點耦合的電晶體之相變材料所決定之可程式化連接的可程式化矩陣陣列。

一般而言，相變材料能在第一結構狀態(在此狀態下，材料一般為非結晶形的)與第二結構狀態(在此狀態下，材料一般為結晶形的)之間被電氣地程式化。此處所使用的術語”非結晶形的(amorphous)”係指一種結構狀態，該狀態比單一結晶相對地沒有次序或較混亂。此處所使用的術語”結晶形的(crystalline)”係指一種結構狀態，該狀態比非結晶形的狀態較有次序。相變材料根據其狀態而展現出不同的電氣特性。舉例來說，於其結晶形狀態下，該材料在較有次序的狀態展現出較其非結晶形之較沒有次序的狀態為低的電阻率。各材料相照慣例可關聯至一對應的邏輯值。舉例來說，較低 的電阻結晶形的狀態可關聯至邏輯”1”，較高的電阻非結晶形的狀態可關聯至邏輯”0”。

可作為相變材料的材料包含週期表VI族的元素之合金。這些VI族的元素稱為硫族元素且包含元素Te與Se。包含一或多個硫族元素的合金稱為硫屬化物合金。可作為相變材料之硫屬化物合金的一範例為合金Ge₂Sb₂Te₅(亦稱為GST225)。特別有用於作為臨限切換材料的硫屬化物合金之一範例為Si₁₄Te₃₉As₃₇Ge₉X₁，其中X可為元素In或元素P。

相變材料可經由施加一電氣訊號而改變狀態。電氣訊號可為越過相變材料的電壓或電流。電氣訊號可為一或多個電氣脈衝之形式。如一範例，材料的量可藉由施加稱為設定脈衝(set pulse)之電氣脈衝(例如電流脈衝)，而從其較高電阻重置狀態(reset state)(較非結晶形的)被程式化成其較低電阻設定狀態(set state)(較少非結晶形的且較多結晶形的)。雖然不希望被定理所限制，相信該設定脈衝係足夠將至少一部份的記憶體材料的量，從較沒有次序的非結晶形狀態改變成較有次序的結晶形狀態。材料的量可藉由施加較設定脈衝為強的稱為重置脈衝之電氣脈衝(例如電流脈衝)，而從低電阻設定狀態被程式化回高電阻重置狀態。雖然不希望被定理所限制，相信該重置脈衝係足夠將至少一部份的記憶體材料的量(volume)，從較有次序的結晶形狀態改變成較沒有次序的非結晶形狀態。可理解的，其他形式的能量(不限於光學能，如來自雷射)，包含熱能、電磁能或機械能(例如聲能)，亦可用以改變材料的量之狀態。

相變材料可用以形成相變記憶體。典型地，相變記憶體係被排列成相變記憶體單元的陣列，該陣列具有分別關聯於字線與位元線的列(row)與行(column)。各記憶體單元包含一記憶體元件。記憶體單元可進一步包含存取(access)裝置(該技術領域中亦稱為絕緣裝置或操縱(steering)元件)。存取裝置可串聯耦接(coupled in series)記體元件。存取裝置的範例包含(但不限於)二極體、電晶體、及臨限切換元件。臨限切換元件亦可稱為臨限切換器。臨限切換元件可由硫屬化物材料製成。臨限切換元件可由S型臨限切換材料製成。使用臨限切換元件作為存取裝置的範例係揭露於美國專利第3,573,757號，其內容係併入於此做為參考。

於一記憶體陣列中，各記憶體單元可耦接於一個別字線(亦稱為行線或X線)與一個別位元線(亦稱為列線或Y線)之間。

記憶體單元可藉由施加合適的電壓至個別的字線及合適的電流或電壓脈衝至個別的位元線，而被選擇為一讀取操作。因應迫使一電流進入位元線，到達該位元線的電壓係取決於儲存元件的電阻，亦即儲存於所選擇的記憶體單元之邏輯值。

對於一般記憶體使用，不論標準型(commodity)或嵌入型(embedded)，儲存於記憶體單元中的邏輯值可由記憶體的感測放大器所評估。典型地，感測放大器包含比較器，用以接收位元線電壓、或相關電壓、及適合的參考電壓。作為因應被迫使進入所選擇的行之電流的範例，若在具有比較低電阻高的電阻之情形下，由讀取電流所驅動的位元線達到高於參考電壓的電壓，則該位元可被決定(decree)為對應至一儲存的邏輯值”0”，反之，若對於具有較低電阻的單元，該位元線電壓係小於參考電壓，則該位元可被決定為對應至儲存的邏輯值”1”。

即使待互連的線亦可於相同位準(其係藉由使用cross-under(例如poly或N+))，例如可程式化的邏輯裝置之產品，其藉由提供互連至使用者規格之標準邏輯(典型經由X-Y格(X-Y grid))，而達到隨機邏輯設計。此X-Y格概念上類似於記憶體陣列的X-Y格，且由X線(對應至例如列或字線)與複數個Y線(對應至例如行或位元線)構成。X線典型交會(cross)Y線(之上或之下)。X線可於一第一方向定向，而Y線可於一第二方向定向，該第二方向與第一方向不同。X線可實質地垂直Y線。X線可實際上與Y線隔開(spaced apart)。X線可與Y線絕緣，然而，X線有可能預連接至Y線，例如經由短路接點(shorting contact)。當互連邏輯(代替記憶體陣列的記憶體元件)時，該X-Y格在空間上可更為隨機，且相較於記體陣列的X-Y格，其在長度上較不規則。

於記憶體陣列中，X線與Y線之間的阻抗較佳為很高，如開路(open circuit)，直到所選擇的裝置被致能，例如藉由列選擇或行選擇，或列選擇與行選擇兩者一起。此選擇會需要降低或升高X及/或Y線。選擇特定X線會降低記憶體元件與對應X線之間的阻抗，阻抗的路徑不需至所選擇的X線，但代替例如至接地的路徑。當該單元內的路徑是至接地時，可使用一選擇 記憶體，其中閘極係由X線所控制。若該單元內的路徑是至X線時，該選擇裝置可為例如二極體或臨限切換元件。當越過該元件的電壓等於或超過臨限電壓時，臨限切換元件的特定類型之阻抗可被減低。該元件導通，從而越過該元件的電壓可迅速回到一保持電壓，其小於該臨限電壓。臨限切換元件可維持導通，直到流經該元件的電流下降至低於保持電流。

相反的，用以互連邏輯(例如可程式化邏輯陣列中)的導線之X-Y格可具有相對線性的電阻(而不是逐段線性的電阻)於線間。對於邏輯裝置(例如可程式化邏輯陣列)，在沒有連接處(開路)之電阻可為相對高，而在需要連接處(短路)之電阻可為相對低。

決定邏輯閘極與電子功能中的X線與Y線在相交點之間的適合連接可以不同方式來程式化。用以選擇性地決定連接的一種程式化技術是遮罩程式化(mask programming)。此係在晶片製造程序期間由半導體製造者完成。遮罩可程式化裝置的範例包含遮罩可程式化閘極陣列、遮罩可程式化邏輯陣列、及遮罩可程式化ROM。在遮罩可程式化的情形中，CLOSED的連接可為X線與Y線在相交點處之間的實際的短路(例如，藉由使用接點或孔洞(via))，而OPEN的連接可為實際的開路(其中，線可由絕緣體(例如二氧化矽或氮化矽)分開)。此方式的特徵在於：高佈局效率與效能，但高加工成本與成為第一產品(first article product)的時間延遲，此係由於在各不同的顧客產品使用訂製的遮罩與佈局，且此需要在完成顧客特定產品之前產生與應用至矽。

相較於遮罩可程式化裝置，場可程式化裝置係在製造後被程式化。場可程式化裝置的範例包含可程式化ROM(PROM)、電氣可抹除ROM(EEPROM)、場可程式化邏輯陣列(FPLA)、可程式化邏輯陣列裝置(PAL®)、複雜可程式化邏輯裝置(CPLD)、場可程式化閘極陣列(FPGA)。

場可程式化裝置利用在X線與Y線的相交點處之可程式化的連接，以在製造後程式化該裝置，且此程式化可以製造者至顧客規格、或由OEM收到後、或由該領域的最終顧客完成(即使被週期地更新，例如經由網際網路下載，其可更新連接或修正該領域中找到的錯誤)。

對於場可程式化裝置(例如場可程式化邏輯陣列(FPLA))，可完成可程式 化的連接，以使線之間之相對高的電阻代表線之間的OPEN連接，而相對低的電阻代表線之間的CLOSED連接。用於CLOSED連接之具有相對低的電阻之產品可較快，因其具有改良的電壓邊限(voltage margin)。若連結互連的線之該可程式化的連接為低(和互連的線與裝置一樣)，則邊限與速度亦可被改良。用於OPEN連接之具有較高電阻的可程式化連接可具有較低的漏洩與較佳的電壓邊限，此係由於那些欲成為OPEN連接的連接可具有線之間的電壓差(當施加各種位準或邏輯狀態至該驅動器及/或接收器線)。亦即，線之間的任何電阻器流出電流並增加電池消耗(battery drain)，同時降低電壓邊限。

在具有較多X-Y互連(因而有較多的相交點)的較大邏輯陣列中，由企圖為OPEN之相交點所流失的功率是較大的問題。對於非遮罩可程式化的場可程式化裝置，不論是否結合邏輯或其他電子功能，需要一種可程式化的連接，其可在CLOSED連接中提供相對低的電阻，而在OPEN連接中提供相對高的電阻。較佳地，可程式化的連接應亦增加少量電容至互連的導線，並儘可能的不改變晶圓製造程序。

對於場可程式化裝置(場可程式化邏輯陣列(FPLA))的可程式化的連接可為揮發性或非揮發性連接(其差別為該裝置是否必須在每一次電源回復時被再程式化)。舉例來說，當電腦關機時，場可程式化邏輯晶片中期望的邏輯型樣可被儲存於硬碟中。一旦電源再度開啟，在延遲一段時間後，邏輯互連型樣可被重新載入控制邏輯閘極與其他功能之間的互連之架構記憶體元件內。此揮發性方式可在驅動n通道相交點電晶體的靜態隨機存取記憶體(SRAM)上之各相交點，儲存可程式化的連接之狀態，如第1圖所示。

第1圖顯示使用習知SRAM技術以在相交點驅動n通道電晶體QI之閘極的可程式化的連接之範例。p通道上拉(pull-up)電晶體Q2與Q4提供接近電源供應的高邏輯位準，而n通道下拉(pull-down)電晶體Q6與Q8以一般CMOS方式提供一下拉至較低電源供應。於此，p通道Q2與Q4亦交會耦接至SRAM，使得節點N2或N4可為高而另一個為低。線PX可經由電晶體Q12而選擇SRAM，使得資料可從線PY被寫入架構位元內(其中該資料可由處理器供應與驅動)。輸出節點N2驅動電晶體QI的閘極，使其當QI 的閘極為高時為可傳導的，或當閘極被驅動(藉由程式化SRAM)至低或關斷狀態時為不可傳導的。電晶體QI係耦接於Y導線與X導線之間。

可程式化的連接之特徵可在於：其最差的情形下之互連的線之電壓與溫度範圍下的電容與電阻，較低的電阻(當”導通(on)”時)提供較少延遲與較佳電壓電壓邊限。在耦接的線從高轉換到低或從低轉換到高之期間，尤其期望為低。較高的電阻(當”關斷(off)”時)(線未耦接)提供較低的漏洩與電池消耗，以及藉由降低線與驅動器電壓因漏洩而下降之改良的電壓邊限。

於第1圖中之SRAM型可程式化連接範例版本中，對於在耦接的X與Y線上之電壓(其係少於驅動閘極的電源供應)，源極至汲極”導通”電阻係較低，此係由於當源極與汲極電壓接近閘極電壓時，從n通道電晶體的源極至汲極之電阻傾向於增加。因此，在一些較大複雜度的版本中，n通道電晶體QI可具有特別低的臨限電壓Vt，或架構控制SRAM中的電源供應可高於邏輯互連區域，使得即使當X與Y為高時，N2線夠高，而QI為導通。

替代地，n通道電晶體QI可平行p通道，其閘極被節點N4所驅動。此全多工器方式可提供較低電阻，但對於各矩陣切換器，其可有較大的電容與增加的晶片面積。

於進一步的範例中，為了使此方式為非揮發性，第1圖中的SRAM可由適當地載入以驅動n通道互連電晶體QI之EPROM、EEPROM、或快閃記憶體電晶體來代替，或者SRAM可被以非揮發性記憶體(例如FeRAM)鏡射處理(mirrored)。程式化非揮發性記憶體可藉由對於非揮發性元件特別的較高之電壓或電流來實現。然而，此方式增加程序複雜度。

再者，SRAM或替代的非揮發性記憶體兩者皆需要相當大的區域於基底矽，以控制互連電晶體。此外，耦接線的互連電晶體使用基底矽的上區域(並形成晶片)。

場可程式化裝置(例如FPLA)中的連接亦可藉由在X-Y互連使用反熔絲而製成非揮發性的，如第2A圖所示，圖中顯示耦接於X線與Y線之間的反熔絲10。此產品(例如FPLA與FPGA)期望地降低專門用來程式化該可程式化的連接之晶片面積與層，其係藉由降低半導體主動裝置(藉由去除 SRAM)與互連以程式化SRAM(例如PX與PY)於各切換器。此亦可藉由形成相交點電晶體作為互連層之間的薄膜層，而使上基底矽自由，因此去除有關由SRAM(或其他非揮發性替代物，例如快閃記憶體、FeRam、或EEprom)程式化之相交點電晶體的區域。

反熔絲10在被程式化之前，作為OPEN連接。OPEN連接的特徵在於：漏洩的量在耦接的X-Y線之間有最大電壓。反熔絲可藉由使用絕緣崩潰材料(insulative breakdown material)來實現，該材料係被崩潰以提供導電通道(其係經由施加足夠高的電壓越過該材料)。

一旦反熔絲被程式化到一較低電阻狀態，則難以將其輕易地回復(reverse)。因此，運送之前或在該領域中(於OEM製造者或由顧客)的測試係困難的，此係由於將一經程式化的反熔絲回復是不切實際的。同樣的，該領域中接下來的改變(例如經由數據機或網際網路而遠端連接)對於降低修復與更新成本可能不為可能，此係由於反熔絲一旦被刺穿(punctured)成低電阻狀態則可能不能回復(與可逆向地影響可靠度之不切實際地高的電流不同)。若高電阻為在交會連接處(cross-connect)程式化成低電阻狀態之後所需者，該晶片必須被取代，而不是再被程式化。

可將反熔絲10形成為金屬-金屬(metal-metal)反熔絲，如第2B圖所示，其包含第一金屬層12A、第二金屬層12B、介電質層14、及崩潰層16。金屬層12A、12B可以鎢、鈦、及矽的合金製成。崩潰層16可以非晶矽製成。

設備的製造者可在程式化後(在工廠與運送至顧客)之FPLA操作/功能中找到錯誤，其可被修正(若程式化是可回復的)，可能因此允許例如經由遠端撥接或網際網路存取下載，以再程式化邏輯的修正。或者，可從該領域中移除晶片並藉由將配接卡插入電腦而被再程式化。

然而，雖然此一SRAM或其非揮發性可再程式化的等效物之選擇係可能的，此基於反熔絲的方式之選擇係為不可能的。取而代之地，該部必須被移除與取代，或許對製造者而言為可觀的費用，且對顧客不方便。

再者，由於僅以一個方向程式化不可回復性的鏈結之限制，例如基於反熔絲的FPGA，故僅可間接地測試顧客欲使用的陣列，例如在一部件被運送之前，藉由沿互連熔絲的主陣列側，程式化未使用的但具代表性的反熔 絲。然而，由顧客實際程式化(未測試的)鏈結可能無法成功，此係由於實際使用的鏈結或相交點可能是有缺陷的，這是因為其在被運送或使用前沒有被測試。若個人化是在組裝之後完成的，則被發現是不可程式化的相交點會需要將該單元送回工廠或甚至在最終設備置換。

這些丟棄物可能是很高的成本且需要不期望的製造與領域使用流程，其係不符合較佳的零缺陷製程與使用。相較於更可測試的基於SRAM之方式，為了更加提升”產量”並降低領域內的缺陷，可將不可回復的基於熔絲或反熔絲方式之大小與複雜性限制到相對小的互連之陣列。

再者，基於非SRAM的方式可在製造邏輯以被互連的步驟之後增加加工步驟，而那些額外的加工步驟會大幅提高成本。顧客偏愛較低成本與較低功率之更可測試的非揮發性儲存器即暗示此額外的有關SRAM之加工步驟較佳係藉由減少的晶片大小與加工步驟來抵銷。

因此，需要一種使用非揮發性可程式化的連接之可程式化的矩陣陣列，其在工廠與該領域中皆為可回復的。

本發明之一態樣係一可程式化的連接，包含非揮發性可程式化的電阻材料，例如使用於控制電路以驅動耦接於一X線與一Y線之間的電晶體(或另一類型之可控制的互連裝置)之相變記憶體材料。此一可程式化的連接可藉由控制電晶體(或其他形式之可控制的互連裝置)的狀態而被程式化。電晶體的狀態可藉由改變相變材料的狀態而被控制。

相變記憶體材料可與一選擇裝置(例如硫屬化物或S型臨限切換器、電晶體或二極體)耦接於位址線(例如CX線與CY線)之間，且程式化該記憶體材料可藉由以下方式而實現：提升位址線之間的電壓至超過選擇裝置與相變材料的臨限電壓，並接著傳遞足夠的電流經過相變材料，以供狀態改變。電流之限制係可藉由增加電晶體源極-汲極與結合的串聯，而電晶體的閘極係被偏壓以對一般操作為輕微導通、對程式化為猛烈導通。

為了進一步降低於未使用的相交點之功率，可在位址線之間將崩潰層串聯記憶體材料與選擇裝置。崩潰層可作為結合記憶體元件或選擇裝置的 一部份，或可形成為崩潰裝置(例如反熔絲)的一部份。崩潰層可由介電材料形成。可將崩潰層設置成：串聯耦接(serially coupled)於選擇裝置與電源供應器或電流供應器之間。當崩潰層被包含時，其必須在相變材料能被程式化之前先被崩潰。因此，由於崩潰層，最初的程式化至CLOSED連接(例如導通(“on”)的相交點電晶體)可例如不但必需重設相變材料至其高電阻狀態，並且還要藉由以電壓或電流鑿穿或崩潰該崩潰層，而產生一電流通道。

可程式化的連接可藉由將相變材料程式化至設定狀態然後至重置狀態來測試。應注意，只有那些可能被CLOSED(初始時或稍後)之可程式化的連接會需要崩潰層的鑿穿(在工廠或在初始顧客測試時)。舉例來說，若顧客知道一般用途的FPLA之某些相交點在某些應用大概不會被使用，則對應之可程式化的連接之崩潰層不需要被鑿穿。由於崩潰層使得可程式化的連接具有較高阻抗直到被鑿穿，因而降低漏洩，同時保持一般彈性於各X-Y互連以在稍後程式化(若有需要)。該介電質(若被視為反熔絲)因而在該領域被製成可回復的(reversible)。

永久連接的互連亦可被使用於其他邏輯連接，以降低可程式化的連接之數量，因而進一步降低漏洩以及測試需求。替代地，類似顯示於第1圖的那些連接之SRAM可程式化的連接(或者所屬技術領域中具有通常知識者所熟悉的一或多個其他現存替代物)可並聯此處所揭露的相變可程式化連接，或與相變可程式化連接使用於同一晶片，例如較快的程式化所需要者。

崩潰層可具有足夠高的電阻，使得對於具有崩潰層(沒被選擇或鑿穿)的那些可程式化的連接，漏洩或電池消耗沒有發生明顯的增加。

有益地，可程式化的相變記憶體元件、選擇裝置(例如硫屬化物臨限切換器)、以及並聯該選擇裝置的崩潰層(非必須的)可被製為薄膜層，位於導線(例如CX與CY，如下所示)之間。如此，可降低晶片大小及/或有更多基本的晶片面積供邏輯用，同時對於改良的測試能力或現場修理(field repair)/改變仍為可回復的。選擇裝置本身可包含與選擇裝置主動材料(例如臨限切換材料)串聯的崩潰層。崩潰層可在那些期望使用於給定應用之可程式化的連接中被崩潰。

本發明之另一實施例係一積體電路，包含：複數個第一導線；複數個 第二導線；及複數個可程式化的連接，各可程式化的連接係耦接於複數個第一導線之其中一者與複數個第二導線之其中一者之間，各可程式化的連接包含耦接於該第一與第二導線之間的一可控制的互連裝置，例如互連電晶體。互連電晶體的狀態可由控制電路來控制，該控制電路包含與選擇裝置串聯的相變記憶體元件。舉例來說，互連電晶體可為具有控制閘極的MOS電晶體。控制閘極可直接地或間接地耦接至控制電路。選擇裝置可例如為電晶體、二極體、或臨限切換元件。為了減低功率，可額外串聯耦接崩潰層於記憶體元件與選擇裝置之間。崩潰層可僅在需要被程式化的那些可程式化的互連上被鑿穿。

本發明之另一實施例係一種積體電路，包含：一第一導線；一第二導線；一可控制的互連裝置，其耦接於該第一與第二導線之間，該互連裝置具有用以控制互連裝置的狀態之控制閘極；以及一控制電路，該控制電路包含一相變記憶體元件(係耦接於一第一節點與一控制節點之間，該記憶體元件包含一相變記憶體材料)與一主動元件(係耦接於該控制節點與一第二節點之間，該控制節點係耦接至該互連裝置的控制端)。

本發明之另一實施例係一種積體電路，包含：一第一導線；一第二導線；一可控制的互連裝置，其耦接於該第一與第二導線之間，該互連裝置具有用以控制互連裝置的狀態之控制閘極；以及一控制電路，該控制電路包含一第一相變記憶體元件(係包含一相變記憶體材料)與一主動元件(係串聯耦接該記憶體元件，該互連裝置的控制端係耦接至該記憶體元件與該主動元件之間的一節點)。可串聯加入一電晶體以限制一般操作期間的電流消耗(不是當程式化控制位元時)。

本發明之另一實施例係一種積體電路，包含：一第一導線；一第二導線；一可控制的互連裝置，其耦接於該第一與第二導線之間；用以控制互連裝置的狀態之一控制電路，該控制電路包含一硫屬化物材料。該積體電路可為可程式化的矩陣陣列。該積體電路可為可程式化的邏輯陣列。該硫屬化物材料可包含相變材料。該硫屬化物材料可包含臨限切換材料。該硫屬化物材料可為實質非相變材料。

本發明之另一實施例係一種積體電路，包含：一第一導線；一第二導 線；一可控制的互連裝置，其耦接於該第一與第二導線之間；耦接該互連裝置的SRAM裝置，該SRAM裝置包含一硫屬化物材料。

本發明之另一實施例係一種電氣裝置，包含：一第一導線；一第二導線；一可控制的互連裝置，其耦接於該第一與第二導線之間；一控制電路，提供一控制訊號至該互連裝置，以控制該互連裝置之狀態，該控制電路至少包含一相變記憶體元件及/或至少一臨限切換元件。該可控制的互連裝置可為一電晶體，例如MOS電晶體或雙極電晶體。該MOS電晶體可為n通道電晶體。該可控制的互連裝置可為三端可控制的矽整流器(three terminal silicon controlled rectifier)。該可控制的互連裝置可為三端臨限切換元件，例如三端硫屬化物臨限切換元件。該可控制的互連裝置可為任意類型的可控制的阻抗裝置。該電氣裝置可為積體電路。該電氣裝置可為可程式化的矩陣陣列。該電氣裝置可為可程式化的邏輯裝置。

本發明之另一實施例係一種可程式化的矩陣陣列，包含：複數個第一導線；複數個第二導線；複數個可控制的互連裝置，各互連裝置耦接於一對應的第一導線與一對應的第二導線之間；以及複數個控制單元，各控制單元控制一對應的互連裝置之狀態，各控制單元包含一硫屬化物材料。

本發明之另一實施例係一種可程式化的矩陣陣列，包含：複數個第一導線；複數個第二導線；複數個可控制的互連裝置，各互連裝置耦接於一對應的第一導線與一對應的第二導線之間；以及複數個控制單元，各控制單元控制一對應的互連裝置之狀態，各控制單元包含一相變記憶體元件及/或一臨限切換元件。

本發明之另一實施例係一種可程式化的邏輯裝置，包含：複數個第一導線；複數個第二導線；複數個可控制的互連裝置，各互連裝置耦接於一對應的第一導線與一對應的第二導線之間；以及複數個控制單元，各控制單元控制一對應的互連裝置之狀態，各控制單元包含一硫屬化物材料。該硫屬化物材料可包含一相變材料。該硫屬化物材料可包含一臨限切換材料。該臨限切換材料可為一實質非相變材料。

本發明之另一實施例係一種可程式化的邏輯裝置，包含：複數個第一導線；複數個第二導線；複數個可控制的互連裝置，各互連裝置耦接於一 對應的第一導線與一對應的第二導線之間；以及複數個控制單元，各控制單元控制一對應的互連裝置之狀態，各控制單元包含一相變記憶體元件及/或一臨限切換元件。

本發明之另一實施例係一種操作一可程式化的邏輯裝置之方法，該裝置包含一X線、一Y線、耦接於該X線與Y線之間之可控制的一互連裝置、以及控制該可控制切換元件之狀態的一控制電路，該控制電路包含一硫屬化物裝置，該方法包含：提供該可控制的互連裝置；提供該控制電路，該控制電路包含該硫屬化物裝置；藉由使該硫屬化物裝置處於一第一狀態而造成該互連裝置處於一第一狀態；以及藉由使該硫屬化物裝置處於一第二狀態而造成該互連裝置處於一第二狀態。

第3圖顯示本發明之可電氣地程式化的矩陣陣列100之實施例。可程式化的矩陣陣列100可被使用於可程式化的邏輯裝置中。該矩陣陣列包含一第一組的導線X1至X4(亦稱為X線)。該X線可為列線或字線。該矩陣陣列包含一第二組的導線Y1至Y4(亦稱為Y線)。該Y線可為行線或字元線。於所顯示的範例(非用於限制)中，有四個X線與四個Y線。然而，一般而言，可為一或多個的X線，及可為一或多個的Y線。於一或多個實施例中，可有複數個X線與複數個Y線。於本發明之一或多個實施例中，X線與Y線可為位址線。於本發明之一或多個實施例中，可能有更多或更少的X線，甚至一個或零個X線。舉例來說，於本發明之一實施例中，可使用接地或電源供應(power supply)代替導線。於一或多個實施例中，甚至可能有類似更多或更少的Y線，甚至一個或零個Y線。

於顯示於第3圖之實施例中，各X線以一角度與Y線交會(不是在上面就是在下面)。該角度大致為90度(亦即，X線大致與Y線垂直)。然而，亦可能為其他角度。於本發明之一或多個實施例中，X線以一方向定向，而Y線以另一方向定向。X線與Y線交會(在上面或在下面)的點被稱為交會點(cross-over points)或相交點(cross-points)。於本發明之一或多個實施例中，X線亦有可能沒有與Y線交會。

矩陣陣列100的實施例包含複數個可程式化的連接CPS。各可程式化的連接CPS係被耦接於一X線與一Y線之間。

應注意，本發明包含具有一第一導線、一第二導線與一耦接於該第一與第二導線之間的可程式化的連接之實施例。該第一與第二導線可以某些角度彼此交會。該角度可為約90度或可為其他角度。該第一導線可以一第一方向定向而該第二導線可以一第二方向定向。替代地，該第一導線可不與該第二導線交會。舉例來說，該第一導線可僅鄰近該第二導線。同樣地，該第一導線可與該第二導線彼此平行。該第一導線可為一X線，而該第二導線可為一Y線。

同樣地，本發明包含具有複數個第一導線、複數個第二導線與複數個可程式化的連接之實施例，其中各可程式化的連接係耦接於該等第一導線之對應的其中一者與該等第二導線之對應的其中一者之間。該第一導線可或可不與該第二導線交會。

第4A圖係顯示本發明之可程式化的連接之一實施例，顯示可程式化的連接CPS。該可程式化的連接CPS包含耦接於一X線與一Y線之間的NMOS電晶體QI。該X線可例如為第3圖所顯示之X1至X4之其中一者，該Y線可例如為第3圖所顯示之Y1至Y4之其中一者。各可程式化的連接CPS更包含一控制電路240，控制電路240係耦接至MOS電晶體QI之閘極。控制電路240控制電晶體QI之狀態。當從該控制電路施加至該閘極的訊號為高電壓時，該NMOS電晶體被導通，以耦接該X線至該Y線。然而，當控制電路240施加低電壓至該QI之閘極時，該NMOS電晶體QI係被關斷，以中斷該X線至該Y線的連接。於顯示於第4A圖之實施例中，控制電路240係耦接至互連電晶體QI。於本發明之一或多個實施例中，控制電路240可不被耦接於X與Y線之間。NMOS電晶體QI可以PMOS電晶體代替。具體而言，NMOS電晶體QI可以任何類型之可控制的互連裝置代替。可控制的互連裝置可例如一電晶體(如MOS電晶體或雙極電晶體)。可控制的互連裝置可為一可控制的矽整流器(典型被稱為SCR)。可控制的互連裝置可為三端臨限切換元件(如硫屬化物三端臨限切換元件)。可控制的互連裝置可為任何類型之可控制的開關。可控制的開關之範例包含電晶體(如MOS電晶體或 雙極電晶體)以及可控制的矽整流器(SCR)裝置。可控制的開關可為三端開關該等端之其中一者可為控制端，該控制端控制介於其他兩個端之間的導電通道。

可控制的互連裝置可包含一控制端，使得整個裝置的導電通道係由該控制端所控制。因此，於本發明之一實施例中，該可控制的互連裝置可包含第一、第二、以及第三端。該導電通道可介於該第一與第二端之間，而該第三端可被使用以控制該導電通道。舉例來說，該第三控制端可被使用以控制該導電通道之電特性(例如其電阻)。藉由改變該導電通道，該控制端可控制流經該第一與第二端之間的電流量。

第4E圖顯示一可控制的互連裝置作為三端裝置之範例。該可控制的互連裝置包含耦接至該X線的第一端200A、耦接至該Y線的第二端200B、以及耦接至控制電路240之第三控制端200C。該裝置200可具有介於其第一端200A與其第二端200B之間的導電通道(例如電流通道)。於本發明之一實施例中，控制端200C可被使用以控制該裝置200介於第一端200A與第二端200B之間的導電通道之狀態。舉例來說，控制端200C可被使用以控制該導電通道之電特性。舉例來說，控制端200C可被使用以控制該裝置200介於端200A與200B之間的導電通道之電阻(或導電性)。互連裝置200可為一可控制的阻抗裝置，使得該導電通道的阻抗(如電阻或導電性)可被修改。該電阻介於該X與Y線之間的狀態可對應至該互連裝置的電阻。舉例來說，一相對高的電阻可對應至一導通連接，而一相對低的電阻可對應至一關斷連接。

於本發明之一實施例中，顯示於第4E圖之裝置200可例如為三端開關。於本發明之一實施例中，互連裝置200可為一電晶體(如MOS電晶體或雙極電晶體)。於本發明之一實施例中，互連裝置200可為一可控制的矽整流器(SCR)。若裝置200為一MOS電晶體，則該第一端200A可為該電晶體的源極(或汲極)，該第二端200B可為該電晶體的汲極(或源極)，而該第三控制端200C可為該電晶體之閘極。第4A圖顯示該可控制的互連裝置為一NMOS電晶體之範例。

可理解的，於本發明之一或多個實施例中，不需使用分開的控制端來 控制該可控制的互連裝置之導電通道。舉例來說，不需使用分開的控制端來控制某些類型的能量(例如熱、電、機械、光或電磁能)。

於NMOS電晶體QI以及PMOS電晶體中，該閘極端為一控制端的範例，該控制端可被使用以控制介於該源極端與汲極端之間的電流。具體而言，於各可程式化的連接內，一可控制的互連裝置可具有耦接至一對應的X線之第一端與耦接至一對應的Y線之第二端，其中介於該第一與第二端之間的電流係被控制的。

應注意，該可控制的互連裝置可為包含一或多個電元件之電路。該電路可包含二或多個彼此電氣耦接之電元件。

本發明之另一實施例係顯示於第4B圖。於此實施例中，電壓調節器260係耦接至控制電路240。該電壓調節器接收該電源供應電壓Vcc作為一輸入，並提供一經調節的電壓Vcc(REG)至該控制電路作為一輸出。該調節器可藉由例如使用(Widlar)帶隙(Band-gap)調節器(或此技術領域者所熟悉之其他替代物)來實現。該輸出電壓可與該電源供應與可控制的TC(溫度係數)之波動相對地獨立。該輸出電壓與溫度的比較(versus)可使用熟悉的技術(對電壓與TC同時最佳化，其係設計供一般使用與程式化)而被適當地程式化，以符合適當的控制電路240之需求。

對於使用硫屬化物材料於記憶體元件及/或選擇裝置(例如臨限切換元件)中之控制電路，適當的操作取決於施加越過記憶體單元及/或臨限切換元件之特定電壓被保持於例如臨限電壓之下。電壓調節器對於確保下列情形係有用的：施加越過硫屬化物裝置的電壓係被調節。一經調節的電壓(例如Vcc(REG))可被用於串聯於該電壓供應與該控制電路240之元件或記憶體之間。同樣地，一電壓調節器可被使用以提供一經減少的及控制的電壓至該PLA(或FPLA或FPGA)的邏輯部。亦即，來自X線及/或Y線之邏輯驅動與接收訊號可被來自該電壓調節器的Vcc(REG)所驅動，其可為一減少的位準(相對於Vcc至該晶片)。

本發明之另一實施例係顯示於第4C圖，其中電荷泵280係耦接至控制電路240。同樣地，一經泵抽(pumped)的電壓可被供應至該邏輯部。該電荷 泵接收一電壓例如Vcc作為一輸入並提供一經泵抽的電壓Vpumped(其大於Vcc)作為一輸出。傳送至控制電路240或邏輯部之所得電壓亦可被調節，且其中一者或兩者可藉由該經泵抽的(pumped)、經調節的(regulated)、或經調節的經泵抽的(regulated pumped)電壓所驅動。

本發明之另一實施例係顯示於第4D圖，其中電荷泵280提供一電壓Vpumped至調節器260，該調節器260提供一經調節的經泵抽的電壓Vpumped(REG)至控制電路240。同樣地，一經泵抽的及/或經調節的電壓可被提供至該邏輯部。當所需的電壓相較於可藉由晶片電壓供應來供應的電壓為高時，電荷泵係有用的。舉例來說，在程式化控制電路240期間，期望能使用相較於一般操作電壓為高的程式化電壓。

同樣地，亦期望能將被施加作為控制電路240輸出的電壓耦接至X及/或Y線，該電壓大於被供應以驅動邏輯閘極的電壓。舉例來說，若從控制電路240至QI之閘極的高位準為Vcc(邏輯)+Vt(電晶體QI)+Von(電晶體QI)，則當電晶體QI將被導通(對於NMOS，閘極電壓高)時，對於該X及/或Y線中的驅動器，該QI電晶體可在全邏輯擺動範圍為導通Q1。

本發明之可程式化的連接的一實施例係顯示於第5A圖。第5A圖顯示耦接於一X線與一Y線之間的NMOS電晶體QI。該X線與Y線可屬於第一可程式化的矩陣陣列。

參考顯示於第5A圖之本發明的實施例，控制電路240包含一CY線、一CX線、以及耦接於一CY線與一CX線之間的控制單元242。控制單元242包含記憶體元件M與臨限切換元件T，該記憶體元件M與該臨限切換元件T串聯。線CZ係耦接於節點NZ與電晶體QI的閘極之間。記憶體元件M係耦接於CY線與節點NZ之間。臨限切換元件T係耦接於節點NZ與CY線之間。該記憶體元件與該臨限切換元件的位置可反向，使得記憶體元件係耦接於節點NZ與CX線之間，而該臨限切換元件係耦接於CY線與節點NZ之間。於一或多個其他實施例中，CX與CY線可互換。(於本發明之額外的實施例中，可理解的是，臨限切換元件T可以電晶體或二極體代替。該電晶體可為MOS電晶體。同樣地，於本發明之額外的實施例中，可理解的是，記憶體元件M可以電晶體或二極體代替。該電晶體可為MOS電晶體。)

該相變記憶體元件M包含相變記憶體材料。該記憶體元件可更包含一或多個電極，供提供一電訊號至該記憶體材料。該相變材料可為所屬技術領域者所熟悉的任何相變材料。該相變材料可為硫屬化物材料。可被使用作為相變材料的硫屬化物材料之一範例為Ge₂Sb₂Te₅。此合金亦稱為GST 225。可被使用作為記憶體材料的相變材料之其他範例係討論於美國專利第5,166,758、5,296,716、5,341,328、5,359,205、5,406,509、5,414,271、5,534,711、5,534,712、5,536,947、5,596,522、5,825,046、以及6,087,674號，其所有內容將併入於此做為參考。

應注意，對於此處所說明之各實施例，本發明之額外的實施例可藉由以任何類型的可程式化的電阻記憶體元件(其於至少一第一與第二電阻狀態之間係可程式化的，不論是否為揮發性或非揮發性)來代替該相變記憶體元件M而形成。同樣地，相變材料可以另一種類的可程式化的電阻材料(其不為相變材料)來代替。

該臨限切換元件T包含臨限切換材料。該臨限切換元件T可更包含一或多個電極，供提供一電訊號至該臨限切換材料。

於本發明之一或多個實施例中，該臨限切換材料可為硫屬化物材料。任何硫屬化物臨限切換材料可使用於本發明。一或多種硫屬化物臨限切換材料無法以附加的能量而容易地結晶(可能有一些結晶)，同時一或多種硫屬化物臨限切換材料無法以附加的能量而完全結晶。於本發明之一或多個實施例中，該臨限切換材料(例如硫屬化物臨限切換材料)可為一基本地非相變材料。

可被使用作為臨限切換材料的硫屬化物合金之一範例為Si₁₄Te₃₉As₃₇Ge₉X₁，其中X可為元素In或元素P。於本發明之一或多個實施例中，該臨限切換材料可為S型臨限切換材料。於本發明之一或多個實施例中，該S型材料可為硫屬化物材料。於本發明之一或多個實施例中，該S型材料可不為硫屬化物材料。該臨限切換材料可與該記憶體材料於該CY線與CX線串聯。

該臨限切換元件T為存取裝置之一範例。於本發明之其他實施例中，該臨限切換元件T可以另一形式的存取裝置(例如電晶體或二極體)代替。同 樣地，於本發明之其他實施例中，該臨限切換元件T可以一些其他形式的主動裝置代替。

可將耦接該電晶體QI至X與Y線的順序顛倒。電晶體QI的閘極係耦接至記憶體元件M與臨限切換元件T之間的節點NZ。可將記憶體元件M與臨限切換元件T的順序顛倒，或可將線CX與CY的的順序顛倒。於所顯示的實施例中，線CY被耦接至一固定的電壓、至一接地電位、至一未經調節的電壓(例如未經調節的電源供應)、或至一經調節的電壓(例如經調節的電源供應)係可能的。線CX可被耦接至一固定的電壓、至一接地電位、至一未經調節的電壓(例如未經調節的電源供應)、或至一經調節的電壓(例如經調節的電源供應)。

應注意，線對(X,Y)可屬於一第一矩陣陣列(例如第3圖所示者)。線對(CX,CY)可屬於一分開的第二矩陣陣列，其為控制電路240之一部分。CX與CY線可被使用以程式化控制單元242，使得輸出控制訊號係產生於線CZ上，其控制該可控制的切換元件介於個別的互連X與Y線之間的狀態。因此，線對(CX,CY)可屬於較大的CX-CY矩陣陣列(如第15A圖所示)之一部分。CX-CY陣列之額外的範例係顯示於第30A、30B、30C圖。第15A圖顯示一控制電路240，其包含具有四個CX線CX1至CX4以及四個CY線CY1至CY4之CX-CY矩陣陣列。於本發明之一或多個實施例中，至少有一個CX線與至少一個CY線。於本發明之一或多個實施例中，有複數個CX線與複數個CY線。於本發明之一實施例中，CX線可耦接至低電壓或接地。於本發明之一實施例中，CY線可耦接至低電壓或接地。於本發明之一或多個實施例中，CX線與CY線可為位址線。

於顯示於第15A圖之實施例中，CX線以一第一方向定向，而CY線以一第二方向(與第一方向不同)定向。CX線可垂直於CY線。CX線可以一些非垂直的角度與CY線交會。於一或多個實施例中，CX線與CY線交會(不是在上面就是在下面)。同樣地，於一或多個實施例中，CX線不必須與CY線交會。舉例來說，一CX線可僅鄰近一CY線(其位於基板相同高度時係可能的)。於所顯示的實施例中，一或多個CX線與一或多個CY線交會(在上面或在下面)。於顯示於第15A圖之實施例中，各記憶體元件M係串聯耦 接一對應的臨限切換器T。控制節點NZ可耦接至一可控制的開關(其耦接於一X線與一Y線之間)之個別的控制端。

顯示介於可控制的切換元件之控制CX-CY矩陣與X-Y矩陣之間之可能的關係之本發明的一實施例係顯示於第15B圖。第15B圖顯示四乘四矩陣的控制單元242(有CX-CY線)。各控制單元242提供對應的輸出線A至P。各輸出線A至P係耦接至對應的電晶體QI(其係耦接於X-Y矩陣之對應的X與Y線之間)之對應的閘極A至P。X-Y陣列的大小與CX-CY陣列的大小並不限於任何特定大小。

於第15A圖所顯示之控制單元240的實施例中，該控制電路係為控制單元242之陣列的形式。各控制單元242包含記憶體元件M串聯臨限切換元件T。臨限切換元件亦可稱為臨限切換器。於本發明之一或多個實施例中，臨限切換元件T可以另一類型的存取裝置(例如電晶體或二極體)或串聯電晶體或二極體的臨限切換元件T來代替。此外，於本發明之一或多個實施例中，可使用耦接於CX線與CY線之間的記憶體元件而沒有存取裝置來形成控制單元。於一或多個實施例中，記憶體元件M可串聯臨限切換元件T。於一或多個實施例中，記憶體元件M可串聯臨限切換元件T與可控制的電流源，例如電晶體(舉例來說，p通道電晶體，其閘極由電流鏡或調節器所控制)。於這些實施例中，可將電晶體串聯及/或並聯記憶體元件及/或臨限切換元件。

參考第15B圖所示的實施例，應注意的是，結合控制單元240的X-Y矩陣125可被使用以形成可程式化的陣列，例如第3圖所示的陣列100。同樣的，結合控制單元240的X-Y矩陣125可被使用於可程式化的邏輯裝置。

於本發明之一或多個實施例中，控制訊號可從節點NZ以外的節點取得。於一或多個實施例中，額外的控制訊號可控制額外的耦接越過X與Y線之電晶體。

再次參考第5A圖，控制節點NZ係經由導線CZ耦接至電晶體QI的閘極。因此，於節點NZ上的電壓係被施加至電晶體QI的閘極，並控制電晶體的狀態，因而控制QI從源極至汲極的電阻。於節點NZ上的電壓以Vnz表示。因如實施例所示，於節點NZ上的電壓係被施加至電晶體QI的閘極， 於節點NZ上的電壓亦可以Vgate表示。

當Vnz為高時，則NMOS電晶體QI為導通，從而產生CLOSED連接於X線與Y線之間。當Vnz為低時，則NMOS電晶體QI為關斷，從而產生OPEN連接於X線與Y線之間。若使用PMOS電晶體代替NMOS作為交會連接電晶體，則當Vnz為低時，則PMOS電晶體將會導通，而當Vnz為高時，則PMOS電晶體將會關斷(OPEN連接)。

應注意的是，電晶體QI可以另一類型的可控制的互連裝置代替。於本發明之一實施例中，可控制的互連裝置較佳包含第一與第二端，藉以使該裝置內的電流通道係在第一與第二端之間。互連裝置亦可包含控制該電流通道(例如通道的阻抗)的控制端，使得較多或較少的電流能在第一與第二端之間流動。因此，互連裝置的第一端可被耦接至Y線(或X線)，互連裝置的第二端可被耦接至X線(或Y線)，而互連裝置的控制端可被耦接至節點NZ。應注意的是，可被使用的(代替MOS電晶體)可控制的互連裝置之一範例為雙極電晶體或SCR裝置(可控制的矽整流器)。

可將一或多個崩潰層串聯記憶體元件M或選擇裝置T的記憶體材料。可以數種不同的方式來完成。記憶體元件M可以(或不以)崩潰層形成。同樣的，臨限切換元件T可以(或不以)崩潰層形成。當記憶體元件係以崩潰層形成時，該崩潰層較佳係串聯該記憶體材料。同樣的，當臨限切換器係以崩潰層形成時，該崩潰層較佳係串聯該臨限切換材料。

第5B圖至第5K圖顯示本發明之控制電路的額外實施例。第5B圖顯示本發明之包含控制單元242的控制電路240之實施例，控制單元242包含記憶體元件MW(不以崩潰層形成)與臨限切換器TW(不以崩潰層形成)。第5C圖顯示本發明之包含控制單元242的控制電路240之實施例，控制單元242包含記憶體元件MB(以崩潰層形成)與臨限切換器TW(不以崩潰層形成)。第5D圖顯示本發明之包含控制單元242的控制電路240之實施例，控制單元242包含記憶體元件MW(不以崩潰層形成)與臨限切換器TB(以崩潰層形成)。第5E圖顯示本發明之包含控制單元242的控制電路240之實施例，控制單元242包含記憶體元件MB(以崩潰層形成)與臨限切換器TB(以崩潰層形成)。

如此處所使用者，記憶體元件”M”可(或不可)包含崩潰層，記憶體元件”MW”不包含崩潰層，記憶體元件”MB”包含崩潰層。同樣的，臨限切換器”T”可(或不可)包含崩潰層，臨限切換器”TW”不包含崩潰層，臨限切換器”TB”包含崩潰層。

因此，可藉由將崩潰層結合於記憶體元件及/或臨限切換器中，而將崩潰層串聯記憶體材料及/或串聯臨限材料。此可於例如電極內或與電極串聯作為額外的層來完成。替代地，有可能藉由加入分開的崩潰裝置(其串聯記憶體元件及/或臨限切換器)(例如反熔絲)，而將崩潰層導入控制電路240中。第5F圖顯示本發明之包含控制單元242的控制電路240之實施例，控制單元242包含於CY線與節點NZ之間串聯崩潰裝置B之記憶體元件MW(沒有崩潰層)。控制單元242更包含耦接於節點NZ與CX線之間的臨限切換器TW(沒有崩潰層)。第5G圖顯示本發明之包含控制單元242的控制電路240之實施例，控制單元242包含於節點NZ與CX線之間串聯臨限切換器TW(沒有崩潰層)之崩潰裝置B。該相同的控制單元242更包含耦接於CY線與節點NZ之間的記憶體元件MW(沒有崩潰層)。第5H圖顯示本發明之包含控制單元242的控制電路240之實施例，控制單元242包含於CY線與節點NZ之間串聯記憶體元件MW之崩潰裝置B。該相同的控制單元242更包含串聯臨限切換器TW之另一崩潰裝置B。於顯示於第5F、5G、及5H圖中的本發明之各實施例，記憶體元件MW(沒有崩潰層)可以臨限切換器TB(有崩潰層)代替。同樣的，臨限切換器TW(沒有崩潰層)可以臨限切換器TB(有崩潰層)代替。

崩潰層可為該技術領域中所熟知的任何介電質或絕緣材料。舉例來說，介電質材料可包含任何氧化物、氮化物、氮氧化物或其組合。介電質材料可為鋁的氧化物或矽的氧化物。介電質材料可為鋁的氮化物或矽的氮化物。範例包含矽氮化物、SiO2、Si3O4、及Al2O3。於一實施例中，崩潰層可以包含元素矽、氮、及氫的材料形成。於另一實施例中，崩潰層可以包含原子百分比約30-40%的矽、40-50%的氮、及30%以上的氫的材料形成。崩潰層可包含非結晶形的矽。舉例來說，非結晶形的矽崩潰層可用於反熔絲。

於本發明中，崩潰層的厚度不限於任何特定厚度。於一或多個實施例 中，隨著期望的支持電壓直到鑿穿崩潰層所需者，崩潰層的厚度約10埃(Angstroms)至200埃之間。於一或多個實施例中，崩潰層的厚度約20埃至100埃之間。於一或多個實施例中，崩潰層的厚度約40埃至60埃之間。於一或多個實施例中，崩潰層的厚度約50埃。所使用的厚度係根據下列情形而改變：預防瞬變電流之操作電源供應範圍與界限的選擇，其在崩潰層或選擇裝置被觸發之前係期望的。

可選擇使用於崩潰層的材料及崩潰層的厚度，使得越過崩潰層的電壓約6伏特或更少(用於電源供應之電壓較佳為4伏特或更少)。可選擇使用於崩潰層的材料及崩潰層的厚度，使得在崩潰層崩潰(鑿穿為短路或低電阻)之後，崩潰層的電阻約2000歐姆或更少。

崩潰層可具有高熔點與低化學反應性。崩潰層的電阻率可在約1012至10170hm-cm之間。較佳使用矽氮化物以改進積體性(integrity)。舉例來說，可使用20-40埃的Al2O3使，因其較高的熔點與降低的裝置特性(例如重置電流)中的偏移。根據是否現場完成(done in-situ)或於沈積該等層之間的沈積時完成，稀釋的HF液可期望地移除原來的氧化物。根據期望的崩潰電壓，所屬技術領域中具有通常知識者可設計厚度與材料。用於不同應用的此層材料與鄰近電極之期望的變化對於所屬技術領域中具有通常知識者將是顯而易見的。相反地，利用所屬技術領域中具有通常知識者所熟悉的技術，熔絲可被使用以代替崩潰層或反熔絲。

參考第5A圖至地5H圖所示的實施例，在任何崩潰層崩潰之前，崩潰層可被使用以限制(可幾乎消除)經過或越過控制單元242的漏洩。若存在崩潰層(且在崩潰層崩潰之前)，可藉由適當置放崩潰層(相對於CY線、CX線、及節點NZ)來決定節點NZ的電壓、電晶體QI的狀態、及X線與Y線之間的連接的狀態。舉例來說，如第5C與5F圖所示，可將崩潰層置於節點NZ與CY線之間。如第5D與5G圖所示，可將崩潰層置於節點NZ與CX線之間。

於一範例中，假設如第5C圖，崩潰層係在節點NZ與CY線之間。於操作該控制電路之一實施例中，CX線在一般邏輯操作期間可為高電壓，而CY線可為低電壓(或接地)。若為此情形，則越過崩潰層的多數電壓會下降， 使得於節點NZ的電壓為高電壓，且電晶體QI正常地導通，使得當崩潰層處於未崩潰的狀態時，X與Y線之間的連接維持CLOSED。

如另一範例，假設如第5D圖，崩潰層係在節點NZ與CX線之間。同樣的，於操作該控制電路之一實施例中，CX線在一般邏輯操作期間可保持為高電壓，而CY線在一般邏輯操作期間可保持為低電壓(或接地)。若為此情形，則越過崩潰層的多數電壓會下降，使得於節點NZ的電壓Vnz應為正常地低，且電晶體QI應為正常地關斷，使得當崩潰層處於未崩潰的狀態時，Y線與X線之間的連接維持OPEN。

當然，可理解的，於本發明操作控制電路的一或多個實施例中，施加至CX線與CY線的電壓係相反的，使得CX線在一般邏輯操作期間可為低電壓(或接地)，而CY線在一般邏輯操作期間可為高電壓。於此情形中，當崩潰層係在NZ與CY之間時(如第5C圖所示)，於節點NZ的電壓可為低電壓(且該連接OPEN)。同樣的，當崩潰層係在NZ與CX之間時(如第5D圖所示)，於節點NZ的電壓可為高電壓(且於X與Y之間的該連接CLOSED)。

因此，可藉由相對於節點NZ、CX線、及CY線來置放崩潰層，而決定具有如正常地OPEN或正常地CLOSED的X與Y線之間的連接之選擇。同樣的，可藉由在一般邏輯操作期間施加適當的電壓於CX與CY線，而做出具有如正常地OPEN或正常地CLOSED的連接之選擇。對於特定應用，期望電晶體QI可為正常地關斷，而X與Y線之間的連接可為正常地OPEN。

參考第5A圖所示的控制電路的實施例，若沒有崩潰層或若所有的崩潰層皆已崩潰，則於節點NZ的電壓、電晶體QI的狀態、及X線與Y線之間的連接之狀態可藉由程式化記憶體元件M於其低電阻設定狀態與其高電阻重置狀態之間來控制。

參考第5A圖所示的實施例，其為此情形，如一範例，不是沒有增加崩潰層，就是所有增加的崩潰層皆已崩潰。於此情形中，於節點NZ的電壓可藉由來回地程式化記憶體元件M於其低電阻設定狀態(例如設定狀態)與其高電阻重置狀態(例如重置狀態)之間來控制。程式化記憶體元件M於其設定與重置狀態之間的方法之一範例為：施加程式化電壓Vp越過即將被程式化的所選擇的目標控制位元之控制線(CX與CY)。程式化電壓Vp應足夠以 觸發臨限切換元件T至其導通狀態。可施加合適的電流經由記憶體元件M，以供程式化記憶體元件M至選擇狀態。舉例來說，記憶體元件的狀態可藉由控制所施加的電流脈衝之強度及/或持續期間及/或後緣(trailing edge)來控制。

可選擇程式化電壓Vp為大於臨限切換元件T的臨限電壓與記憶體元件M的臨限電壓之總和。因此，如一範例，可選擇Vp大於Vth(T)+Vth(M)，其中Vth(M)為記憶體元件於其高電阻或重置狀態的臨限電壓。Vp可大於一般邏輯操作電壓Vcc，使得可使用電荷幫浦以產生高於Vcc的電壓Vp。

當例如沒有崩潰層或所有崩潰層皆已崩潰，有許多操作顯示於第5A圖之控制電路240的不同方式。

於本發明之一或多個實施例中，臨限切換元件於其關斷狀態(沒有任何崩潰層)的電阻會大於記憶體元件於其重置狀態(沒有任何崩潰層)的電阻。舉例來說，於本發明之一或多個實施例中，臨限切換元件於其關斷狀態(沒有任何崩潰層)的電阻可為大約10至20倍大於記憶體元件於其重置狀態(沒有任何崩潰層)的電阻。

於一般邏輯操作期間(例如當記憶體元件沒有被程式化時)，臨限切換元件的臨限電壓Vth(T)可被設計成小於CX線與CY線之間的電壓差之大小。此外，於一般邏輯操作期間(其中Vth(T)為臨限切換元件的臨限電壓而Vth(M)為記憶體元件於其高電阻或重置狀態的臨限電壓)，Vth(T)+Vth(M)的總和可被設計成大於CX線與CY線之間的電壓差之大小。這些操作條件可以下列方程式表示：Vth(T)<|VCX-VCY|<Vth(T)+Vth(M)

其中|VCX-VCY|表示於一般邏輯操作期間CX線上的電壓與CY線上的電壓之間的電壓差之大小。

於一範例中，於一般邏輯操作期間，CX線可保持於約Vcc+Vh(T)+Vt(n通道)的電壓，其中Vh(T)為臨限切換元件T的保持電壓，Vt(n通道)為n通道電晶體QI的臨限電壓。CY線可保持於約零電壓(例如接地)。因此，CY與CX線之間的電壓差可以Vcc+Vh(T)+Vt(n通道)表示。亦即：|VCX-VCY|=Vcc+Vh(T)+Vt(n通道)

因此，操作條件(1)可表示成：(1’)Vth(T)<Vcc+Vh(T)+Vt(n通道)<Vth(T)+Vth(M)

其中Vth(T)為臨限切換元件的臨限電壓而Vth(M)為記憶體元件於其高電阻或重置狀態的臨限電壓。

若滿足操作條件(1’)，則當記憶體元件處於其設定狀態時，則越過CX與CY線的電壓之大小(為Vcc+Vh(T)+Vt(n通道))應足夠以導通臨限切換元件T。此外，於節點NZ的電壓應為約Vcc+Vt(n通道)。此電壓應足夠以在全邏輯擺動(full logic swing)期間，保持電晶體QI導通(且X與Y線之間的連接CLOSED)。

然而，當記憶體元件係於其重置狀態時，越過CX與CY線的電壓之大小(小於Vth(T)+Vth(M))係不足以導通臨限切換元件T。因此關斷臨限切換元件T，使得其電阻為高。於此實施例中，由於假設臨限切換元件T於其關斷狀態的電阻係非常地大於記憶體元件M於其重置狀態的電阻，故大多數的電壓降(voltage drop)係越過臨限切換元件T，且於節點NZ的電壓為低(例如接近0V或接地)。於此情形中，電晶體QI關斷而X與Y線之間的連接為OPEN。

於本發明之另一實施例中，應理解的是，臨限切換元件於其關斷狀態的電阻(沒有崩潰層)可被設計成小於記憶體元件於其重置狀態的電阻(沒有崩潰層)。如一範例，應理解的是，臨限切換元件於其關斷狀態的電阻(沒有崩潰層)可被設計成約100K歐姆(亦即100000歐姆)，記憶體元件於其重置狀態的電阻可被設計成約10M歐姆(亦即10000000歐姆)，而記憶體元件於其設定狀態的電阻可被設計成約10K歐姆(亦即10000歐姆)。再次參考第5A圖所示的實施例(且假設例如沒有崩潰層或所有崩潰層皆已崩潰)，可能有一或多個的操作方法。如一範例，於一般邏輯操作期間，臨限電壓Vth(T)可被設計成大於CX線與CY線之間的電壓差之大小。亦即，可具有下列操作條件：Vth(T)>|VCX-VCY|

若於CX與CY線上的電壓滿足操作條件(3)，則臨限切換元件將處於其高電阻關斷狀態，而不管記憶體元件M的狀態。於操作控制電路的方法之 一實施例中，可施加高電壓至CX線而施加低電壓(或接地)至CY線。當記憶體元件係於其重置狀態時，大多數的電壓會下降越過記憶體元件M(由於在此實施例，係假設記憶體元件的重置電阻係被設計成高於臨限切換元件的關斷狀態電阻)。因此，於節點NZ的電壓為高，電晶體QI為導通，且X與Y線之間的連接為CLOSED。然而，當記憶體元件係於其設定狀態時，大多數的電壓會下降越過臨限切換元件T，使得於節點NZ的電壓為低，電晶體QI為關斷，且X與Y線之間的連接為OPEN。

同樣的，可藉由施加程式化電壓Vp越過該等線而程式化記憶體元件。程式化電壓Vp的大小可大於Vth(M)+Vth(T)。

應注意的是，以上所述的操作方法以及如關係(1)、(1’)、(2)、及(3)所表示的操作條件僅為操作方法的範例及操作條件的範例。當然亦可能有其他的操作方法及操作條件。

如上所述，應注意的是，於本發明之一實施例中，臨限切換元件於其關斷狀態(沒有任何崩潰層)的電阻可大於記憶體元件於其重置狀態(沒有任何崩潰層)的電阻。若為此情形，則有可能操作顯示於第5A圖的控制電路240，使得於一般邏輯操作條件期間，當記憶體元件M係於其設定狀態(同樣假設沒有崩潰層或所有的崩潰層皆已崩潰)時，臨限切換元件T導通。當例如一般邏輯操作條件期間，越過CX與CY線的電壓之大小係大於記憶體元件M的臨限電壓之值時(亦即，當|VCX-VCY|>Vth(T))，會發生此情形。當臨限切換元件T導通時，則期望可限制流經臨限切換器T與記憶體元件M的串聯結合之電流。於本發明之一或多個實施例中，有可能以增加與臨限切換器T及記憶體元件M串聯之電流限制電晶體來降低此電流。本發明之一此實施例係顯示於第5K圖，其中係增加與記憶體元件M於節點NZ與線CY之間串聯之電晶體Q19。第5K圖顯示本發明之控制電路240的實施例，控制電路240包含控制單元242，控制單元242包含電晶體Q19、記憶體元件M、及臨限切換元件T。電晶體Q19、記憶體元件M、及臨限切換元件T皆於CX線與CY線之間串聯耦接。電晶體Q19之閘極係耦接至偏電壓CTB。

電晶體Q19限制流經記憶體元件M的電流(除了程式化期間)。此可由 以下方式而完成：藉由設定電晶體Q19之閘極使得電晶體僅在一般邏輯操作期間輕微地導通。於程式化期間，可設定該閘極，使得電晶體Q19可為完全地導通，以適當地增加使程式化記憶體元件M有效的電流。在完成程式化之後，該電晶體可返回至輕微地導通。

本發明之另一實施例係顯示於第5L圖。於第5L圖所顯示的實施例中，控制單元242包含電晶體Q19、記憶體元件M、及臨限切換元件T。記憶體元件M與臨限切換元件T係於線CX與節點NZ之間串聯耦接，而電晶體Q19係於節點NZ與線CY之間耦接。偏電壓CTB係耦接至電晶體Q19的閘極。於第5L圖所顯示的實施例中，當記憶體元件M被程式化至其低電阻設定狀態時，臨限切換元件T可導通且可以藉由串聯電晶體Q19(其可為輕微地導通)而限制的電流，而將於節點NZ上之電壓拉至線CX上之電壓。若記憶體元件M被程式化至其高電阻重置狀態時，串聯該未臨限的(unthresholed)高電阻臨限切換元件之未臨限的高電阻重置記憶體元件M可具有較電流限制電晶體Q19(其係輕微地導通)少的漏洩，使得於節點NZ上的電壓可較接近於線CY的電壓。因此，藉由程式化記憶體元件M，施加至電晶體QI的閘極之電壓可被控制，而當該記憶體元件M係於其低電阻設定狀態時，可藉由該電晶體Q19而限制漏洩。

同樣的操作與結果係顯示於本發明之進一步的實施例，如第5M圖所示。於此，第5L圖中的臨限切換元件T係被刪除，使得控制單元242包含串聯記憶體元件M的電晶體Q19。概念上的操作係與上述第5L圖者相同，但經由記憶體元件M的漏洩可大於沒有臨限切換元件T者，使得當電晶體Q19為輕微地導通時，電晶體Q19於一般操作期間需要驅動較多的漏洩電流以供良好的邊限(good margin)。同樣地(由於如第5L圖所示，臨限切換元件T沒有串聯記憶體元件M)，為了確保越過記憶體元件M的電壓保持低於其臨限電壓Vth(M)(除了程式化期間)(以確保被程式化至其重置狀態的記憶體元件係保持於其重置狀態)，施加至線CX與線CY之間的電壓之大小可被限制至較低的電壓(相對於第5L圖之實施例)，其中臨限切換器T亦與記憶體元件M串聯。

本發明之另一實施例係顯示於第5N圖，其中第5M圖中的記憶體元件 M被臨限切換元件T取代。於本發明之此實施例中，控制單元242包含串聯臨限切換元件T之電晶體Q19。電晶體Q19耦接於節點NZ與線CY之間。電晶體Q19之閘極係耦接至偏電壓CTB。偏電晶體Q19的閘極可被偏壓，使得電晶體Q19對於一般邏輯操作係輕微地導通，若臨限切換元件T係於其未觸發的(untriggered)高電阻關斷狀態，則有足夠將節點NZ上拉的一電壓。

在程式化期間，電晶體Q19的閘極可被設定於可更完全地導通電晶體Q19的電壓，以確保臨限切換元件的臨限電流Ith(T)在程式化期間係超過。可增加在程式化期間線CY與CX之間的電壓，以確保不止臨限電壓Vth(T)係至少短暫地(例如多於約10nsec(nanosecond))越過臨限切換元件T。超過臨限電壓Vth(T)將觸發臨限切換元件T至其較低的電阻導通狀態，使得於節點NZ的電壓將更接近於線CX的電壓(較不接近線CY的電壓)。要將臨限切換元件T的狀態從其導通狀態回復至其高電阻關斷狀態(有更多電壓降越過該裝置)，可降低CX與CY線之間的電壓至接近零伏特(使得例如小於流經臨限切換元件的保持電流Ih(T))。替代地，電源可被關斷然後導通。

當在電源關閉或電池充電之後回復電源時，所得的控制架構位元可被再次載入(reload)。

為了在系統啟動時，在回復電源之後，將臨限切換元件T程式化成其導通狀態，可增加線CX與CY之間的電壓差之大小，使其超過使用於一般操作的電壓差的大小。若需要額外的電流(電晶體Q19一般地供應之電流以外)以將臨限切換元件T觸發至導通狀態，則可增加Q19之閘極上的偏電壓，以降低電晶體Q19從源極至汲極的電阻。

對於第5N圖所示的控制電路240之實施例，若臨限切換元件T並非在啟動(power-up)之後，藉由施加較高電壓於CX與CY之間而觸發，則臨限切換元件T保持於其高電阻關斷狀態，且電晶體Q19將節點NZ的電壓拉至接近於線CY的電壓。若臨限切換元件T係在啟動之後，藉由程式化而觸發，則臨限切換元件T保持於其高電阻關斷狀態，且臨限切換器T將節點NZ的電壓拉至接近於線CX的電壓。節點NZ的電壓與電晶體QI的狀態可藉由臨限切換元件T的狀態(導通或關斷)來控制。

於第5K、5L、5M、5N圖所顯示的各實施例中，可將一崩潰層與記憶體元件M及/或臨限切換元件T及/或電晶體Q19串聯。同樣的，可將一崩潰層結合於記憶體元件M及/或臨限切換元件T及/或電晶體Q19中。崩潰裝置(例如反熔絲)或崩潰層可降低漏洩，直到該裝置或層崩潰。

對於第5K、5L、5M、5N圖所顯示的一或多個實施例，控制電路240可包含以陣列的方式形成之複數個控制單元242，如第30A圖所示。施加至對應的電晶體Q19的各閘極之偏電壓CTB可被結合在一起，以更有效的使用晶片面積。

於本發明之一或多個實施例中，可將電晶體串聯記憶體元件或臨限切換元件。第5I圖顯示本發明之一實施例，其包含一控制單元242，控制單元242包含與電晶體Q17並聯的記憶體元件M。控制單元242更包含臨限切換元件T，臨限切換元件T係與記憶體元件M及電晶體Q17的並聯之結合串聯。於本發明之另一實施例中，PMOS電晶體可以NMOS電晶體或一些其他可控制的互連裝置來代替。可設定流經電晶體Q17的電流，使得流經電晶體Q17與記憶體元件M的並聯之結合的總電流係大於臨限切換元件T的保持電流Ih(T)。然後，一旦導通，臨限切換元件T可保持導通，直到電源被移除及/或電流下降至臨限切換元件的保持電流Ih(T)以下。

以電晶體並聯記憶體元件，臨限切換元件T可在藉由循環(cycle)CX與CY之間的電壓之大小成為大於臨限電壓Vth(T)之後被導通。若臨限電壓Vth(T)小於一般操作電壓，且記憶體元件M係於其低電阻設定狀態，則臨限切換元件T將在啟動時切換至導通。否則，CX至CY之間的電壓可在程式化期間被增加。

並聯記憶體元件之電晶體的使用(如第5I圖所示)有助於降低當臨限切換元件T導通而記憶體元件M於設定狀態時，流經記憶體元件的電流。當程式化記憶體元件時，電晶體Q17的閘極可被取得為較高電壓，因而降低流經電晶體Q17的電流，並允許較高電流(其係程式記憶體元件所需要者)流經記憶體元件M。該閘極可被設定為較高電壓(例如接近電晶體的臨限電壓)，使流經記憶體元件M的電流足夠以保持於Ih(T)之上，並保持臨限切換元件T導通。於本發明之另一實施例中，可將電晶體並聯臨限切換元件， 使得並聯之結合更為洩漏(相較於其重置狀態之串聯耦接的記憶體元件)。此一範例係顯示於第5J圖，其中電晶體Q18並聯耦接臨限切換元件T。於本發明顯示於第5J圖之該實施例中，控制電路240包含控制單元242，控制單元242包含記憶體元件M、臨限切換元件T、及電晶體Q18。電晶體Q18係並聯臨限切換元件T。記憶體元件M係與臨限切換元件T及電晶體Q18的並聯之結合串聯。於本發明之另一實施例中，NMOS電晶體Q18可以PMOS電晶體代替。

以電晶體(例如電晶體Q18)並聯臨限切換元件T，臨限切換元件T可被繞道(bypass)且記憶體元件M可被直接地程式化(例如藉由以改變閘極上的電壓而導通電晶體Q18)，且Q18的閘極之控制可包含解碼器。

若至CX的電壓係增加，則從電晶體QI的閘極至電晶體QI的源極或汲極的電壓降可被調和(accommodated)，使得電晶體QI可傾向於保持導通(越過線X及/或Y的電壓之寬範圍)。再者，根據OPEN狀態或CLOSED狀態於C與Y線之間對於顧客的型樣(pattern)是否更頻繁，施加至線CX與CY的電壓可被反向，以降低控制電路240中的漏洩。同樣地，若臨限切換元件T係連接至負電壓，藉由使線CY上的電壓為負(代替接地)，則關斷電晶體QI的電壓邊限係改良(當節點NZ的電壓在一般操作期間為低時)。

於第5I、或5J圖所顯示的本發明之各實施例中，可將一崩潰裝置與記憶體元件M及/或臨限切換元件T及/或電晶體(例如電晶體源極或汲極)串聯。同樣的，可將一崩潰層結合於記憶體元件M及/或臨限切換元件T及/或電晶體(例如接觸電晶體源極或汲極)中。

於第5A至5N圖所顯示的各實施例中，記憶體元件M與臨限切換元件T(及任何電晶體)的順序可互換。例如，參考第5A圖，記憶體元件M可耦接於節點NZ與CX之間，而臨限切換元件T耦接於節點NZ與CY之間。記憶體元件與臨限切換元件之相對位置的改變會需要施加至CX與CY的相對電壓之改變(對於控制電路之適當操作)。

此外，對於本發明包含臨限切換元件之實施例，可對於臨限切換元件藉由下列方式來延伸使用壽命(cycle life)：1)提供散熱座鄰近臨限切換元件，使得在臨限切換元件操作期間，所得熱環境最小化溫度上升(加熱)。舉例來 說，此情形可藉由使用高導熱率膜接近臨限切換元件層來達成。此等膜可包含一或多個選自下列元素所構成之群者：W、Al、及Cu。這些膜亦可作為裝置電極或(選項地)藉由阻障膜電極與臨限切換元件隔開。這些選項的阻障膜可為相對地薄以助於製程拓撲(processing topology)，同時保持最小化熱電阻。於雙向模式的臨限切換元件之操作亦可改善耐久性。舉例來說，於啟動時，可藉由暫時地將至線CX與CY的電壓反向(但限制電流)而將臨限切換元件電壓反向，從而該記憶體元件未被再程式化。可以雙向觸發臨限切換元件以進一步改善耐久性。

如上所述(且如第15A與15B圖所示)，控制電路可形成為控制單元之陣列。控制單元242的陣列之另一範例係顯示於第30A圖。第30A圖顯示控制電路240，包含三乘三之控制單元242的陣列。控制電路240包含CX控制線CX1至CX3、CY控制線CY1至CY3、及控制單元242。各控制單元242可採取顯示於第5A至5N圖的實施例中之任何一者以及這些實施例的變化之形式。對應的CZ輸出線CZ1至CZ9係耦接至控制電路陣列242之對應的控制單元242。雖然顯示為三乘三的陣列，但陣列的大小不限於任何特定大小。舉例來說，可僅具有至少一CY線與至少一CX線。如上所述，應注意的是，可能有複數個CX線與複數個CY線。於本發明之一或多個實施例中，CX線與CY線可為位址線。

控制電路240的各輸出線CZ1至CZ9可耦接至對應的互連電晶體QI的閘極。第30B圖顯示具有三個X線(X1至X3)與三個Y線(Y1至Y3)的X-Y矩陣之三乘三陣列130。互連電晶體QI係耦接於對應的X線與對應的Y線之間。控制電路240的各輸出線CZ1至CZ9提供一控制訊號至X-Y陣列130之對應的互連電晶體QI之閘極的對應的輸入線CZ1至CZ9。第30C圖提供包含控制單元242的陣列之控制電路240的範例，其中各控制單元242為第5A圖所顯示的實施例之控制單元。與第30B圖所顯示的控制陣列結合的X-Y陣列130可被使用於可程式化的邏輯陣列。

第8A至8H圖分別顯示結構S1至S8。這些結構S1至S8為可用以建構結合相變記憶體材料及/或臨限切換材料之控制單元(例如第5A至5N圖所顯示)的結構之範例。於第8A至8H圖之各圖中，層300可代表相變材料(例 如硫屬化物相變材料)或其可代表臨限切換材料(例如硫屬化物臨限切換材料或S型臨限切換材料)。節點N20、N10可分別代表CY與CZ線。替代地，節點N20、N10可分別代表CZ與CX線。當層300代表相變材料時，則節點N20、N10可例如分別代表CY線與CZ線，如第5A至5N圖所顯示。當層300代表臨限切換材料時，則節點N20、N10可例如分別代表CZ線與CX線，如第5A至5N圖的範例所顯示。亦可交換記憶體元件與臨限切換元件的相對位置，使得當層300代表臨限切換材料時，則節點N20、N10可分別代表CY線與CZ線。同樣的，當層300代表記憶體材料時，則節點N20、N10可分別代表CZ線與CX線。

於第8A圖中，結構S1基本上由耦接於節點N10與N20之間的層300構成。於第8B圖中，結構S2基本上由耦接於節點N10與N20之間(但沒有直接地彼此連接)的層300構成。此實施例更包含耦接於層300與節點N10之間的第一電極(或接觸層)310A及耦接於層300與節點N20之間的第二電極(或接觸層)310B。各電極310A與310B係顯示為單一層。然而，各電極可以多層形成，且各層可包含多個子層。此外，雖然顯示兩個電極310A與310B，有可能僅使用單一電極(310A或310B)。應注意的是，該等電極可共用於記憶體元件與臨限切換器或崩潰層之間的共同接合處。

一般而言，電極310A與310B可以任何導電材料形成。導電材料的範例包含(但不限於)n型摻雜多晶矽、p型摻雜多晶矽、p型摻雜矽碳合金及/或混合物、鈦鎢(titanium-tungsten)、鎢、鎢矽化物、鉬、鈦氮化物、鈦碳氮化物、鈦鋁氮化物、鈦矽氮化物、及碳。

於第8C至8H圖中，結構S3至S8皆包含串聯層300的崩潰層380。結構S5至S8包含崩潰層380以及第一與第二電極310A、310B。可增加額外的層或電極於崩潰層380及/或層300的各側。應注意的是，層300可為相變材料或臨限切換材料。

第8I至8N圖顯示垂直堆疊層的可能排列之不同的實施例，其代表設置於CY線與CX線之間的記憶體元件M與臨限切換元件T的串聯結合。於所示的實施例中，層CY代表CY線、層CX代表CX線、層CZ代表CZ線、層300M代表相變材料的層、層300T代表臨限切換材料的層、層380 代表崩潰層、且層310A、B代表導電材料的層(其可作為電極或接觸層)。如上所述，應注意的是，相變材料的層300M可以一些其他類型的可程式化電阻材料(其可不為相變材料)的層來代替。於顯示於第8I至8N圖的各範例中，相變材料300M係串聯臨限切換材料300T。於顯示於第8I至8N圖的各實施例中，藉由將額外的電極或接觸層直接地置於CZ線之上方或下方可形成額外的實施例。各電極與接觸層可以任何導電材料形成。

於本發明之一或多個實施例中，相變記憶體材料或臨限切換材料可以電晶體代替，以實現此處所述之實施例。再者，可增加電晶體至已經包含相變記憶體材料與臨限切換材料之結構(具有或沒有一或多個崩潰層)。該電晶體可串聯相變與臨限切換材料。替代地，該電晶體可並聯相變或臨限切換材料。

本發明之替代實施例係顯示於第6A圖至第6E圖。第6A圖顯示控制電路240之實施例，其包含接地節點、CY線、CX線、及控制單元244。控制單元244包含串聯相變記憶體元件M的PMOS電晶體Q20。相變記憶體元件M係耦接於節點NZ與接地之間。電晶體Q20係耦接於CX線與節點NZ之間。節點NZ係耦接至n通道電晶體QI的閘極，該電晶體QI係耦接於X線與Y線之間。記憶體元件M可(或可不)包含串聯相變記憶體材料之崩潰層。於另一實施例中，接地節點可以其他非接地之電壓來代替。

於顯示於第6B圖之實施例中，控制單元244包含記憶體元件MW(沒有崩潰層)與電晶體Q20。於顯示於第6C圖之實施例中，控制單元244包含記憶體元件MW(有崩潰層)與電晶體Q20。於顯示於第6D圖之實施例中，控制單元244包含於接地與節點NZ之間串聯崩潰裝置B(例如反熔絲)之記憶體元件MW(沒有崩潰層)。控制單元244更包含串聯記憶體元件MW與崩潰裝置B的電晶體Q20。崩潰裝置B可為反熔絲。於第6D圖中，崩潰裝置B可置於記憶體元件MW與接地之間。於第6E圖之實施例中，控制單元244包含記憶體元件MW、崩潰裝置B、及電晶體Q20。於此實施例中，記憶體元件MW係耦接於接地與控制節點NZ之間，而崩潰裝置B係串聯耦接電晶體Q20於節點NZ與線CX之間。於本發明之另一實施例中，可結合崩潰層於電晶體中，例如藉由結合崩潰層於接點之上方或內於電晶體Q20之源 極。

於本發明之替代實施例中，顯示於第6A圖至第6E圖的電晶體Q20可以NMOS電晶體代替。此外，接地接點GROUND可以非為接地之電壓代替。此外，記憶體元件與電晶體Q20的相對位置可交換，使得記憶體元件係耦接於線CX與節點NZ之間，而電晶體係耦接於節點NZ與接地(或其他電壓)之間。

參考第6A圖至第6E圖的實施例，節點NZ之電壓Vnz可藉由使用崩潰層或崩潰裝置，而保持為正常地高或正常地低(而Y線與X線之間的連接之狀態可保持為正常地CLOSED或正常地OPEN)。若使用崩潰層或崩潰裝置而沒有崩潰的話，則節點NZ之電壓Vnz維持於特定的狀態，不管記憶體元件的狀態，直到崩潰層或崩潰裝置(例如反熔絲)崩潰(例如藉由以電壓過載(overstress)之方式)。

如範例，參考顯示於第6D圖之實施例，對於一般邏輯操作，線CX的電位可保持於某正電壓，而CY線的電位可充分地保持於CX線的電壓之下，以保持電晶體Q20輕微地導通。由於崩潰裝置B於高電阻未崩潰狀態，CX線與GROUND之間的所有電壓降係實質地越過崩潰裝置，使得只要崩潰層保持未崩潰，則節點NZ之電壓可被拉至足夠高，以保持交會連接電晶體QI導通且Y與X線之間的連接CLOSED，不管記憶體元件MW的狀態。

如第6E圖所示，藉由將崩潰裝置B置於電晶體Q20與節點NZ之間，節點NZ之電壓反而保持為足夠低，使得電晶體QI保持關斷且X與Y線之間的連接OPEN。同樣的(再參考第6D圖)，藉由交換電晶體Q20與串聯結合的記憶體元件MW與崩潰裝置B及使Q20為N通道裝置，可使節點NZ之電壓成為正常地低(互連電晶體QI關斷而線X與Y之間的連接OPEN)。於此情形中，只要崩潰層未崩潰，則電晶體QI將為關斷，而線X與Y之間的連接將為OPEN。

再參考第6D圖，在崩潰裝置B崩潰之後，接著可藉由將記憶體元件MW於其重置與設定狀態之間來回地程式化，以控制節點NZ之電壓。當記憶體元件MW係於其低電阻設定狀態時，由於流經電晶體Q20之非程式化偏電流較弱，故節點NZ之電壓被拉低。藉由關斷電晶體QI，此導致Y線 與X線之間的OPEN連接。若記憶體元件MW被程式化至其高電阻狀態，則流經電晶體Q20之偏電流將節點NZ之電壓拉高，並於Y線與X線之間產生CLOSED連接。

可藉由改變電晶體Q20的大小與線CY與CX之間的偏電壓，來調整流經電晶體Q20之偏電流(除了程式化模式期間)。偏電流可被調整成：若記憶體元件M係於其高電阻重置狀態，則其能夠將節點NZ之電壓拉的夠高，以導通電晶體Q20；而當記憶體元件係於其低電阻設定狀態時，則其能夠將節點NZ之電壓拉的夠低，以關斷電晶體QI。若有需要，顯示於第6D圖的接地電位GROUND可以負電壓(小於接地)代替，以提供額外的邊限。

於進一步的替代例，記憶體元件MW與電晶體Q20可互換。於此情形中，在一般邏輯操作期間，可使線CX之電壓等同於供應至邏輯部的電源供應電壓Vcc。當記憶體元件MW係於其重置狀態時，電晶體QI的閘極可約等於供應至邏輯部的電源供應電壓。然而，當線X與Y的電壓拉至接近電晶體QI的閘極之電壓時，電晶體QI將關斷。為了使線Y與X能夠軌對軌(rail to rail)，可使線CX的電壓以等於(或甚至大於)電晶體QI的臨限電壓Vt(n通道)的量，較邏輯電壓VCC的電壓為正(positive)，使得電晶體QI保持導通(而X與Y線之間的連接係保持CLOSED)(在發生於X與Y線上的電壓之全部範圍)。

於顯示於第6A圖至第6E圖的實施例中，要程式化記憶體元件M(或要崩潰於記憶體元件MB或於崩潰裝置或反熔絲B中之崩潰層)，可偏移(shift)CY以導通電晶體Q20，且按照需求增大(increase)CX以提供足夠的程式化電壓與電流，達到足夠用來程式化記憶體元件及/或用來崩潰該崩潰層的強度與持續期間。同樣地，可使接地較所選擇的記憶體元件M為負(negative)，且/或其他接地可被提高電壓以提高程式化未被選擇的記憶體元件M(或崩潰一崩潰層)之邊限。舉例來說，若V/2或V/3係當不期望程式化時越過記憶體元件M之一般電壓，則可將CX提高及/或將接地降低，以將越過記憶體元件M的電壓從V/2或V/3增加至V，同時將越過其他未被選擇的記憶體元件M的電壓於程式化期間保持於少於V/2或V/3(藉由將接地提升至串聯被提高的CX線之記憶體元件M)。

本發明之另一實施例係顯示於第6F圖中。第6F圖顯示控制電路240，包含控制單元244、CX線、及CY線。控制單元244包含串聯NMOS電晶體Q22之記憶體元件M。記憶體元件M係耦接於CX線與節點NZ之間，而電晶體Q22係耦接於節點NZ與電壓Vcc之間。於顯示於第6F圖之實施例中，可將記憶體元件M形成為不具有崩潰層或具有崩潰層。

本發明之另一實施例係顯示於第6G圖中。第6G圖顯示控制電路240，包含控制單元244。控制單元244包含記憶體元件M、電晶體Q22、及電晶體Q24。記憶體元件M係耦接於CX線與節點NZ之間，而電晶體Q22係耦接於節點NZ與電壓Vcc之間。電晶體Q24係耦接於節點NZ與電壓Vcc之間且其閘極亦耦接至Vcc。電晶體Q24可被使用以讀取記憶體元件M且係與電晶體Q22(使用以程式化記憶體元件)分開。電晶體Q24可具有長通道與窄寬度，以連續地提供低漏洩電流。電晶體Q22於讀取期間較佳為關斷，而於寫入(例如程式化)時典型為導通。於讀取期間，若記憶體元件M被重置，則電晶體Q24可供應一偏電流，以將記憶體元件(及電晶體Q24的閘極)適當地向上拉，使得電晶體QI被導通。電晶體Q24偏電流係夠低，使得當記憶體元件於其設定狀態時，電晶體QI的閘極為低，且電晶體QI為關斷(而連接為OPEN)。電壓Vcc可高於線X與線Y之最高位準。可將線X耦接至電晶體QI(例如至其源極)，或可(額外地)耦接至線CX。替代地，電晶體QI的閘極可被泵抽至高於電壓Vcc的位準，或至高於線X或線Y的最高位準之上的位準。接著，電晶體QI可傾向於導通，且提供低電流於一較寬的電壓範圍。於寫入期間，電晶體Q22被導通。電晶體Q22的閘極可被調整或電壓Vcc可被調整，使得當將記憶體元件程式化至其重置狀態時流經記憶體元件的電流係高於當將記憶體元件程式化至其設定狀態時流經記憶體元件的電流。替代地，當將記憶體元件程式化至其設定狀態時，電晶體Q22的閘極可被慢慢地降低(例如大於約100nsec)，而當將記憶體元件程式化至其重置狀態時，電晶體Q22的閘極可被快速地降低(例如大於約10nsec)。

應注意的是，可將控制電路形成為如第31A圖所示之控制單元的陣列。第31A圖顯示控制電路240，包含三乘三之控制單元244的陣列。控制電路240包含控制線CX1至CX3、控制線CY1至CY3、及控制單元244。各控 制單元244可採取顯示於第6A至6G圖的實施例中之任何一者以及這些實施例的變化之形式。對應的CZ輸出線CZ1至CZ9係從控制電路陣列244之各控制單元242延伸。雖然顯示為三乘三的陣列，但陣列的大小不限於任何特定大小。舉例來說，可僅具有至少一CY線與至少一CX線。於本發明之一或多個實施例中，可能有複數個CX線與複數個CY線。

各輸出線CZ1至CZ9可耦接至對應的互連電晶體QI的閘極。舉例來說，參考第31B圖，控制電路240之各輸出線CZ1至CZ9可耦接至X-Y矩陣130之對應的電晶體QI之對應的閘極輸入線CZ1至CZ9。第31C圖提供包含控制單元244的陣列之控制電路240的範例，其中各控制單元244為第6A圖所顯示的實施例之控制單元。

本發明之額外的實施例係顯示於第7A圖至第7H圖。本發明之可程式化的連接之另一實施例係顯示於第7A圖，圖中顯示控制電路240，其包含位址線CYN(可為第一位元線)、位址線CYP(可為第二位元線)、位址線CX(可為第一字線)、及控制單元246。控制單元246包含第一記憶體元件M(M1)、第二記憶體元件M2(M)、電晶體Q30、及電晶體Q32。

於顯示於第6G圖之實施例中，可將記憶體元件M形成為不具有崩潰層或具有崩潰層。第一記憶體元件M(M1)耦接於節點(例如接地)與節點NZ之間，第二記憶體元件M(M2)耦接於節點NZ與CX線之間。控制單元246更包含NMOS電晶體Q30(其源極至汲極係耦接越過記憶體元件M(M1))與PMOS電晶體Q32(其係耦接越過記憶體元件M(M2))。NMOS電晶體Q30的閘極係耦接至CYN線，而PMOS電晶體Q32的閘極係耦接至CYP線。除了程式化期間以外，可將CYP偏壓成與在CX耦接至記憶體元件M2的電壓相同之電壓。可將CYN偏壓成與在例如此處所顯示之接地耦接至記憶體元件M1的電壓相同之電壓。除了寫入期間以外，電晶體Q30與Q32可被關斷。

電晶體QI的閘極係藉由控制節點NZ(控制節點連接QI的閘極)之電壓Vgate所驅動。當經由導通電晶體Q32並增大CX而程式化M1時，或經由導通電晶體Q30並提升CX而程式化M2時，其中一者的電阻可為高而另一個為低。節點NZ之電壓係藉由越過兩個記憶體元件M1與M2之電壓(例如 線CX與接地之間)及藉由記憶體元件M1與M2之電阻所決定。舉例來說，若線CX的電壓為高，則節點NZ之電壓將等於線CX的電壓乘以RATIO，其中RATIO=(M1的電阻)/(M1+M2的電阻)。若記憶體元件M1被程式化至高電阻而M2被程式化至低電阻，則NZ的電壓為高，使得電晶體QI為導通且連接為CLOSED。若記憶體元件M2被程式化至高電阻而M2被程式化至低電阻，則NZ的電壓為低，使得電晶體QI為關斷且連接為OPEN。

第7B圖之實施例顯示耦接於接地與節點NZ之間的記憶體元件MW(MW1)(沒有崩潰層)及耦接於節點NZ與CX線之間的記憶體元件MW(MW2)。於此實施例中，控制單元246包含記憶體元件MW1與MW2及電晶體Q30與Q32。第7C圖之實施例顯示耦接於接地與節點NZ之間的記憶體元件MB(有崩潰層)及耦接於節點NZ與CX線之間的記憶體元件MW(沒有崩潰層)。於此實施例中，控制單元246包含記憶體元件MB與MW及電晶體Q30與Q32。第7D圖之實施例顯示耦接於接地與節點NZ之間的記憶體元件MW(沒有崩潰層)及耦接於節點NZ與CX線之間的記憶體元件MB(有崩潰層)。於此實施例中，控制單元246包含記憶體元件MW與MB及電晶體Q30與Q32。

第7E圖之實施例顯示耦接於接地與節點NZ之間的第一記憶體元件MB(MB1)(有崩潰層)及耦接於節點NZ與CX線之間的記憶體元件MB(MB2)(有崩潰層)。於此實施例中，控制單元246包含記憶體元件MB1與MB2及電晶體Q30與Q32。於此，NZ的狀態(高或低)在啟動時為不確定的。因此，可將CYN偏壓，使得電晶體Q30或Q32被輕微地導通，使得節點NZ之電壓係分別為低狀態或高狀態(且若節點NZ之電壓為低，則對應的交會連接電晶體QI為關斷)。或者，可選擇替代啟動狀態。然而，在啟動之後，記憶體元件MB1或記憶體元件MB2可在各交會連接被程式化。替代地，記憶體元件MB1或記憶體元件MB2的崩潰層可被崩潰而記憶體元件被程式化(使記憶體處於節點NZ之正確電壓所期望的高或低電阻)，而不需要程式化記憶體元件MB1或MB2之其中一者或兩者直到需要回復該狀態(之後增加可歸因於此控制單元246之漏洩)。

第7F圖之實施例顯示於接地與節點NZ之間串聯記憶體元件MW(MW1) 的崩潰裝置及耦接於節點NZ與CX線之間的第二記憶體元件MW(MW2)。於此實施例中，控制單元246包含記憶體元件MW1與MW2、電晶體Q30與Q32、及崩潰裝置B。

第7G圖之實施例顯示耦接於接地與節點NZ之間的第一記憶體元件MW(MW1)，及於節點NZ與CX線之間串聯崩潰裝置B的第二記憶體元件MW(MW2)。於此實施例中，控制單元246包含記憶體元件MW1與MW2、電晶體Q30與Q32、及崩潰裝置B。

第7H圖之實施例顯示於接地與節點NZ之間串聯第一崩潰裝置B的第一記憶體元件MW(MW1)(沒有崩潰層)的崩潰裝置及於節點NZ與CX線之間串聯第二崩潰裝置的第二記憶體元件MW(MW2)(沒有崩潰層)。於此實施例中，控制單元246包含記憶體元件MW1與MW2、電晶體Q30與Q32、第一崩潰裝置B、及第二崩潰裝置B。於此，同樣的，對於第7E圖，NZ的狀態(高或低)在啟動時為不確定的。因此，可將CYN偏壓，使得電晶體Q30或Q32被輕微地導通，使得所有未被程式化的MW對係分別為低狀態或高狀態。或者，較佳可選擇替代啟動狀態。然而，在啟動之後，可將串聯記憶體元件的崩潰裝置B崩潰，接著可關斷電晶體Q30或Q32中之額外電流以供一般操作。隨後，若需要回復該狀態，則可鑿穿其他的崩潰層，而於交會連接之記憶體元件MW1或MW2可被程式化。

於矩陣陣列中C線與Y線之間的一些交會點(例如因較快的寫入速度或較低的電阻以驅動輸出)可由經由可程式化的連接一起硬體接線(hard-wired)或耦接。同時使用數種不同類型之可程式化的連接於單一積體電路或單一可程式化的矩陣陣列是可能的。

若對於特定應用或市場區隔並不需要實質部份的相變可程式化的連接，則可將崩潰層串聯選擇裝置或負載，且僅顧客暫時需要之可程式化的連接之那些崩潰層可於工廠被崩潰與測試，以較佳地確保兩個狀態皆為可作用的。將被崩潰的崩潰層(或於該方式之反熔絲)之數量最小化將會使電源供應汲極最小化。之後，若為相關場所中所需，那些未在工廠被崩潰之崩潰層可隨後於相關場所中被崩潰，且因此使之導電，使得可程式化的連接可被程式化至低電阻狀態或被再程式化至所期望的狀態。

此處之實施例亦可被使用於接觸式遮罩(contact mask)可程式化的應用。可用於接觸式遮罩程式化的一或多個崩潰層可被製成於控制電路中，或可程式化的連接之一部分，且因此可用於所有或部份的遮罩可程式化的連接或可用於場中稍後的崩潰。接著，崩潰層可藉由遮罩程式化經由例如使用接觸式遮罩而被崩潰。於處理晶圓中間步驟同時崩潰該層之其他方式可為例如經由使用電應力或雷射，以選擇性地對所選擇的交會點崩潰該崩潰層。

同樣的，對於第7A圖至第7H圖的實施例，可藉由將記憶體元件M以臨限切換器T取代、將記憶體元件MW以臨限切換器TW取代、將記憶體元件MB以臨限切換器TB取代，而做出揮發性連接(於啟動/恢復電源時被程式化)。接著，在鑿穿崩潰層之後(藉由上述用於記憶體元件M的技術)，藉由使跨越臨限切換元件T的電晶體關斷、且導通跨越臨限切換元件T的電晶體使其開路、且增大CX(若需要)，而將臨限切換元件T程式化為”導通”至低電壓。然後，由於線CX大於臨限電壓Vth(T)，故臨限切換元件T導通，且只要有足夠電流流經被觸發為導通的臨限切換元件T(即電流大於保持電流Ih(T))，則仍保持導通。若需要，並聯關斷臨限切換元件T的電晶體可被輕微地導通，以確保有足夠的電流流經被觸發為導通的臨限切換元件T。一旦串聯的臨限切換元件T之其中一者被觸發為導通，而其他的為關斷時，NZ將被拉至連接被觸發為導通之臨限切換元件T的節點之Vh(T)內(其中，當然，Vh(T)為臨限切換元件的保持電壓)。接著，此將控制連接至NZ的電晶體QI。若期望有更多的邊限(例如消除Vh(T)下降)，則相對於該邏輯，該節點可被增加電壓(故QI的閘極不是對於CLOSED為較導通，就是對於OPEN為較難關斷)。臨限切換器(例如T)的耐久力可藉由在T的位置降低熱電阻(例如藉由使用鎢電極於T的一或多側)來提升。

應注意的是，可將控制電路形成為如第32A圖所示之控制單元的陣列。第32A圖顯示控制電路240，包含三乘三之控制單元246的陣列。陣列32A包含控制單元246且更包含耦接至控制單元246的三對CYP/CYN(CYP1/CYN1、CYP2/CYN2、CYP3/CYN3)。該陣列更包含耦接至控制單元246的三個CX線(CX1、CX2、及CX3)。各控制單元246可採取顯示 於第7A至7H圖的實施例中之任何一者以及這些實施例的變化之形式。對應的輸出線CZ1至CZ9係從控制電路陣列240之各控制單元246延伸。雖然顯示為三乘三的陣列，但陣列的大小不限於任何特定大小。舉例來說，可僅具有至少一對的CYP/CYN線與至少一CX線。於本發明之一或多個實施例中，該陣列可包含複數個CYP/CYN線對與複數個CX線。於本發明之一或多個實施例中，CYP/CYN線對與CX線可為位址線。於本發明之一或多個實施例中，CX線可交會對應的CYP與對應的CYN線。

顯示於第32A圖的各輸出線CZ1至CZ9可被耦接至對應的互連電晶體QI之閘極。參考第32B圖，各輸出線CZ1至CZ9可被耦接至X-Y矩陣130之對應的電晶體QI之對應的閘極輸入線CZ1至CZ9。結合陣列130之控制電路240可形成可程式化的矩陣陣列，其可被使用作為可程式化的邏輯陣列之一部分。第32C圖顯示控制單元246的陣列之實施例。於本發明之其他實施例中，可將記憶體元件M以臨限切換元件T及/或反熔絲崩潰裝置部份或全部取代，如此處之實施例所述，包含使用串聯及/或並聯電晶體以供偏壓與程式化。

關聯於臨限切換元件(此處亦稱為臨限切換器)為電流-電壓(或”I-V”)特性曲線。I-V曲線說明流經臨限切換材料的電流與跨越該材料的電壓之函數的關係。

硫屬化物臨限切換元件的I-V特性曲線之範例係顯示於第9A圖。第9A圖顯示I-V圖於第一象限(電壓與電流為正)與第三象限(電壓與電流為負)。雖然以下僅說明第一象限，I-V圖的第三象限可以類比的說明來應用(電壓與電流以類似的關係皆為負)。

I-V特性曲線IV包含”關斷狀態”分支450與”導通狀態”分支460。關斷狀態分支450對應至一分支，其中流經臨限切換元件(亦稱為臨限切換器)的電流隨著施加越過臨限切換元件的電壓之增加而輕微地增加。此分支顯現出小的正斜率並似乎接近水平線(於第9A圖第一與第三象限)，為高電阻的特性。

導通狀態分支460對應至一分支，其中流經臨限切換器的電流隨著施加越過臨限材料的電壓之增加而顯著地增加。導通狀態分支460的斜率大 於關斷狀態分支450的斜率。此為具有低於關斷狀態電阻之動態導通電阻的臨限切換元件之特性。於顯示於第9A圖之範例中，導通狀態分支顯現出於I-V圖中大的斜率並似乎為實質地垂直線(於第9A圖第一與第三象限)，於此區域中表現出相對低的動態電阻。導通狀態分支460的動態電阻可為約1000歐姆，而關斷狀態分支450的電阻可為約100000歐姆至約200000歐姆或甚至更大。

顯示於第9A圖的關斷狀態450與導通狀態460分支係例示用，而非限制用。不管實際的斜率，導通狀態分支460顯現出較關斷狀態分支450陡的斜率。當流經臨限切換元件的電流與越過臨限切換元件的電壓係I-V曲線之關斷狀態分支450上的一點時，則稱臨限切換元件為處於關斷狀態。當流經臨限切換元件的電流與越過臨限切換元件的電壓係I-V曲線之導通狀態分支上的一點時，則稱臨限切換元件處於導通狀態(亦稱為觸發或臨限狀態)。

臨限切換器的切換性質可參考第9A圖來說明。當沒施加電壓越過該切換器時，該臨限切換器處於關斷狀態係且沒有電流流動。此情形對應至第9A圖所顯示的I-V圖之原點(電流=0，電壓=0)。當流經臨限切換元件的電流與越過臨限切換元件的電壓增加時(達到電壓Vth(T)，稱為臨限切換元件的臨限電壓)，臨限切換元件仍保持狀態。於垂直軸的電流(對應至臨限切換電壓Vth(T))稱為臨限切換電流Ith(T)。

當施加越過臨限切換元件的電壓等於或超過臨限電壓Vth(T)時，臨限切換元件從I-V曲線之關斷狀態分支450切換至導通狀態分支460。該切換事件係突如其來地發生，而在第9A圖中係以虛線圖示。根據切換與依照強迫的電壓與臨限切換元件之間的負載阻抗，越過臨限切換元件之電壓可顯著地下降且/或流經臨限切換器的電流增加，並對於裝置電壓中的改變變得更為敏感(因此，分支460較分支450陡)。於顯示於第9A圖之I-V曲線的實施例中，可知：當越過臨限切換元件之電壓達到或超過臨限電壓Vth(T)時，越過臨限切換元件之電壓突然從臨限電壓Vth(T)回到較低的電壓Vh(T)，其稱為臨限切換元件之保持電壓。對應至保持電壓Vh(T)之電流Ih(T)稱為臨限切換元件之保持電流。

只要流經臨限切換元件的電流係在保持電流Ih(T)或之上，則臨限切換器保持在導通狀態分支460。若流經臨限切換元件的電流下降到保持電流Ih(T)之下，則臨限切換器正常地回到I-V圖的關斷狀態分支450，而需要再施加大於或等於臨限電壓Vth(T)的電壓(或流經臨限切換器的電流大於或等於臨限切換電流Ith(T))才能恢復導通狀態分支460的操作。若電流僅短暫地(少於硫屬化物材料之恢復時間的時間)降低至Ih(T)以下，則當回復流經臨限切換材料之電流(其係在保持電流Ih(T)或之上)時，可保持及/或恢復臨限切換器的導通狀態。

所屬技術領域中具有通常知識者可輕易地瞭解，類似的切換行為發生於第9A圖所顯示的I-V圖之第三象限。舉例來說，所施加的電壓(其絕對強度大於第三象限之負臨限電壓的絕對強度)導致從關斷狀態分支450切換至導通狀態分支460。

應注意的是，第9A圖所顯示的電流-電壓特性曲線為S型電流-電壓特性曲線的範例。於本發明之一或多個實施例中，可使用顯現出S型電流-電壓特性之臨限切換元件。臨限切換元件可由硫屬化物材料形成。然而，臨限切換元件可不由硫屬化物材料形成。可形成具有(或不具有)崩潰層之臨限切換元件。可理解的是，於本發明之一或多個實施例中，可使用其他形式的臨限切換元件(即使無法顯現出S型特性)。

第9A圖顯示不具有崩潰層或具有崩潰層但已被崩潰之臨限切換元件的IV特性。第9B圖顯示具有串聯臨限切換材料的崩潰層之臨限切換元件的IV特性。曲線450與460代表在崩潰層被崩潰之後，I-V曲線的關斷狀態與導通狀態分支(如上述)。

顯示於第9B圖的電壓Vb代表當將一崩潰層串聯臨限切換材料時，崩潰該崩潰層所需的電壓。Vb的值可為約或大於崩潰層本身之崩潰電壓的值。於第9B圖中，電壓Vb係大於臨限切換元件之臨限切換電壓Vth(T)。當崩潰層為良好的絕緣層時，流經具有崩潰層之臨限切換元件的電流可被忽略。因此，電流-電壓(I-V)曲線可沿著X軸至電壓Vb，直到達到電壓Vb。

在越過臨限切換元件的電壓達到或超過Vb之後，崩潰層被崩潰(亦即被鑿穿或短路)。虛線480表示臨限切換元件將接著遵循不具有崩潰層之臨 限切換元件的分支450與460(除非再出現崩潰層或臨限切換元件被破壞，而成為開路狀態)。當然，可藉由破壞(使成為開路)記憶體元件、臨限切換器、及/或崩潰裝置，而將此處之實施例中的狀態倒轉。

第10A與10B圖說明不具有崩潰層(亦即MW裝置)或具有崩潰層但已被崩潰的硫屬化物相變記憶體元件之電流-電壓(I-V)特性。第10A圖對應至記憶體元件之重置狀態的I-V特性，第10B圖對應至記憶體元件之設定狀態的I-V特性。

第10A圖對應至硫屬化物相變記憶體元件(於其重置狀態)的I-V特性。於第10A圖中，I-V圖包含第一分支550與第二分支560。第一分支550對應至較高電阻分支，其中當越過該裝置的電壓增加時，流經該裝置的電流僅輕微地增加。第二分支560對應至動態較低電阻分支，其中當電壓增加時，流經該裝置的電流明顯地增加。當流經該裝置的電流與越過該裝置的電壓係第一分支550上的一點時，則稱該裝置為處於其高電阻或重置狀態。該裝置可保持在其高電阻或重置狀態，直到越過該裝置的電壓達到或超過臨限電壓Vth(M)。電壓Vth(M)表示記憶體元件於其重置狀態的臨限電壓。臨限電流Ith(M)表示對應至臨限電壓Vth(M)的電流。

當越過記憶體元件的電壓達到或超過臨限電壓Vth(M)時，記憶體元件從第一分支550切換至第二分支560。越過記憶體元件的電壓接著將降回(突然跳回)較小的保持電壓Vh(M)(加上電流乘以dV/dI(區域560的動態電阻))。電流Ih(M)為記憶體元件M於其重置狀態的保持電流，且為對應至保持電壓Vh(M)的電流。

於第二分支560，記憶體元件變得更為導電。當於第二分支560，若施加足夠能量至記憶體元件，則可將該裝置從重置狀態程式化至其低電阻設定狀態。因此，即使在移除任何施加的能量之後，仍可使記憶體元件保持於低電阻設定狀態。

當記憶體元件係於低動態電阻分支560時，若在該裝置被程式化至設定狀態之前，電流被下降至低於保持電流Ih(M)，則該裝置會回到第一分支550(其保持在高電阻重置狀態)。該裝置將保持於第一分支550，直到具有強度於臨限電壓Vth(M)(或之上)之另一電壓被施加越過記憶體元件。

藉由改變記憶體材料的合金及/或厚度，可使臨限電壓Vth(M)變化例如約1至4伏特，而根據所使用的合金與電極，保持電壓Vh(M)的值可為約0.5伏特(當然，可使用其他的值)。此外，根據合金與所施加的重置電流，第一分支550的電阻值可為約100000歐姆或更大(對應至高電阻重置狀態的電阻)。第二分支560的動態電阻之dV/dI的值可為約1000歐姆(對應至較低動態電阻狀態的電阻)。臨限電壓Vth(M)、保持電壓Vh(M)、及保持電流Ih(M)的值可根據例如與相變材料接觸之大小及相變材料的組成。第二分支560的I-V特性可分解而表示成Vh(M)+dV/dI乘以流經記憶體元件的電流。可發現保持電壓Vh(M)係從第二分支560之想像中的直線延伸至X軸。

為了防止意外地將記憶體元件從其高電阻或重置狀態程式化至其低電阻狀態或設定狀態，有時可限制越過該裝置的電壓至小於臨限電壓Vth(M)，除了當該裝置被從重置狀態程式化至設定狀態時。於本發明之一或多個實施例中，可使臨限電壓Vth(M)大於操作電源供應範圍Vcc。舉例來說，對於操作供應電壓約2.7至3.3伏特，可將臨限電壓Vth(M)調整至約4伏特或甚至更高之間。然後，用以程式化記憶體元件的電壓可大於操作電源供應電壓。於此情形中，可使用電荷幫浦以提供所需電壓，或可提供另一外部電壓以供程式化。

應注意的是，在記憶體元件已切換至第二分支560之後(藉由所施加的電壓達到或超過Vth(M))，若施加足夠能量至記憶體元件，則可從重置狀態程式化至設定狀態，且記憶體元件將接著操作於第10B圖所示之分支560B。於此情形中，記憶體元件將保持在第10B圖所示之分支560B，直到其被程式化回到其高電阻狀態(於此，其回到如第10A圖中的I-V特性)。

將記憶體元件從其重置狀態程式化至其設定狀態所需的電流強度可變異，且可隨接觸大小而調整。於一或多個實施例中，電流強度可大於保持電流Ih(M)但小於電流Ireset(Ireset係將記憶體元件從其設定狀態程式化回到其重置狀態所需的電流)。舉例來說，Ireset可具有約1ma與2ma之間的值。於一或多個實施例中，藉由施加約等於或甚至大於Ireset但具有慢後緣(例如比1usec還慢的後緣)的能量脈衝，可將記憶體元件從其重置狀態程式化至其設定狀態。

將記憶體元件程式化至其設定狀態之後，I-V特性將如第10B圖所示。第10B圖係對應至記憶體元件的設定狀態之I-V曲線。I-V曲線顯示分支560B，其類似於第10A圖之第二分支560，除了其對於電壓小於Vh(M)會更直接地向原點延伸。當該裝置已被程式化至其設定狀態時，其將操作於第10B圖的分支560B。直到其被程式化回到其重置狀態之前，仍將保持於分支560B(不管流經該裝置的電流有多低)。

記憶體元件於其設定狀態的電阻可為例如約5000歐姆，且當越過該裝置的電壓降接近且超過保持電壓Vh(M)時，可甚至更低(其中隨著曲線560B朝例如1000歐姆降低，該斜率增加且dV/dI減少)。

記憶體元件將保持在其設定狀態且將操作於分支560B，直到其被程式化回到其重置狀態。其可藉由施加足夠強度的電流脈衝Ireset且達一足夠時間(例如大於10nsec的脈衝寬度)而完成。電流脈衝應具有相對地快的後緣(相對於要設定記憶體元件的脈衝)，例如小於10nsec。

因此，當該裝置操作於設定狀態時，較佳應注意限制流經該裝置的電流小於Ireset的位準(例如對於良好的邊限，Ireset/2)，除非真的是要程式化該裝置。要確保不會發生突然的程式化，流經該裝置的電流可被保持在Isafe位準之下，Isafe可為約Ireset的70%。甚至可張Isafe設定至約Ireset的50%(或更少)，以預防雜訊與瞬變電流。藉由例如增加記憶體元件的相變材料與導電層之間的接觸之大小，可增加重置該裝置所需的電流，以改良預防突然的程式化之邊限。

可藉由較電源供應的一般範圍高的電壓來將相變記憶體元件程式化。藉由使用電荷幫浦，可外部地或晶載(on-chip)供應此較高的電壓，以產生較電源供應高的電壓，且使用經調節的或未經調節的晶載。

可藉由例如具有強度約1.5ma、脈衝寬度約10nsec或更大、及後緣小於約10nsec的電流脈衝，而將記憶體元件從設定狀態程式化至重置狀態。可使用具有類似於重置脈衝的強度與寬度但較重置脈衝長的後緣(例如500nsec或更久)之脈衝，而將記憶體元件從重置狀態程式化至設定狀態。替代地，可藉由一設定脈衝，其可具有較重置脈衝小的強度(例如約1ma)及較重置脈衝長的寬度(例如約200nsec或更久)，而將記憶體元件從重置狀態程 式化至設定狀態。設定脈衝可具有慢後緣。設定脈衝亦可具有快後緣(例如小於約10nsec)，但強度小於重置脈衝。設定與重置程式化脈衝的強度、寬度及後緣皆可被調整以符合所使用的相變合金(其可為硫屬化物合金)的組成。在特性化(characterization)(使用所屬技術領域中具有通常知識者所熟悉的技術)後，此等值可被調整以符合該合金的組成。

於一或多個實施例中，相較於用以將該裝置程式化至其重置狀態的電流脈衝，用以將該裝置程式化至其設定狀態的電流脈衝可具有較小的強度與較大的寬度。舉例來說，用以將該裝置程式化至其設定狀態的電流脈衝可具有約1ma的強度與約200nsec的寬度。於另一實施例中，當設定該裝置時，可先施加重置脈衝接著施加設定脈衝(使用慢後緣，例如大於500nsec或許1usec(microsecond)，取決於合金的選擇)。

如上所述，可使用類似的程式化技術以程式化包含崩潰層(例如MB裝置)的記憶體元件。第10C與10D圖顯示以串聯記憶體材料的崩潰層所形成之記憶體元件的電流-電壓I-V曲線。虛線580表示初始形成有崩潰層的裝置可被轉換成崩潰層被崩潰的一裝置，且之後表現得類似於沒有崩潰層的裝置，如第10A與10B圖之I-V曲線所示(可相對於沒有崩潰層或反熔絲的實施例而增加電阻)。

顯示於第10C與10D圖之崩潰電壓Vb表示當崩潰層串聯記憶體材料時崩潰該崩潰層所需的電壓。崩潰電壓Vb可為約等於或大於崩潰層本身的崩潰電壓。於第10C與10D圖中，電壓Vb顯示為大於記憶體元件的臨限電壓Vth(M)。

若相變記憶體元件係以串聯記憶體材料的崩潰層形成，則記憶體元件對電流具有非常高的電抗(resistance to current flow)，直到越過記憶體元件的電壓達到或超過電壓Vb。

在崩潰層被崩潰之後且成為導電之後(藉由施加等於或超過Vb的強度之電壓)，具有崩潰層的記憶體元件(例如MB型裝置)表現得如同沒有崩潰層的記憶體元件(例如MW裝置)且回到設定或重置I-V曲線的dV/dI部份。在使崩潰層被崩潰之後的記憶體的狀態可根據於曲線的dV/dI部份程式化之狀態(第10C圖之分支560或第10D圖之分支560B)，尤其是若Ireset在崩 潰操作期間超過足夠的脈衝寬度(例如多於10nsec)。否則，若崩潰電流或寬度小於將記憶體元件程式化至設定或重置所需者(或觸發臨限切換器)，可藉由先前處理的狀態來決定位元狀態。舉例來說，晶圓處理或封裝期間，高於400C的熱與正常地低冷卻率可使記憶體元件處於設定狀態。

舉例來說，在2ma的高電流崩潰操作之後，若電流以在崩潰後之後緣率(其慢於結晶的後緣率)(例如對於GST225，較500nsec慢)降低，則可設定目前的似MW裝置(沒有完整無缺的崩潰層)。或者，對於峰值電流，其在Ireset之上大於10nsec且以快後緣率降低(例如藉由以在崩潰後10nsec後緣率降低峰值崩潰電流於Isafe之下)，則反而可在崩潰該崩潰層之後將目前的似MW裝置重置於初始狀態。之後，除非再生長絕緣層，否則該裝置可繼續保持且操作如同MW裝置。

第11圖提供硫屬化物相變記憶體元件的電流-電阻I-R曲線之範例，顯示該裝置的電阻為施加經過該裝置之電流脈衝的強度之函數。施加於曲線上各點的電流脈衝可具有約250nsec的脈衝寬度、及各具有小於10nsec的上升緣及後緣。可選擇電流脈衝的寬度超過所需的設定及重置脈衝寬度(若需要，可選擇為約1usec，取決於合金)，以顯示僅改變電流強度之下電阻的效果。於第11圖中，施加的電流強度顯示於X軸，而在終止寫入脈衝之後於讀取期間所測量之所得的電阻係顯示於Y軸。於此，藉由施加約0.2V的電壓(此處所選擇的電壓小於保持電壓，以反射在Vh之上較dV/dI電阻多的設定或重置電阻)越過該裝置來感測流經記憶體元件的電流，可測量該電阻(於讀取期間)。然而，可改變選擇以供測量電阻的讀取電壓以較符合該裝置的應用。

當該裝置成熟然後磨耗而惡化時，記憶體元件可被程式化至低電阻或設定狀態的範圍(此處所顯示的範例為約0.5ma至1ma)可隨越過該晶粒之接觸開口大小而改變、且可隨重複的寫入週期而漂移(drift)。因此，當記憶體元件被程式化時，在此最佳範圍內適當地集中設定脈衝電流強度會需要反饋(feedback)，可能為以一電流程式化然後測量所得電阻之二元搜尋法。然後，可測量並以替代寫入強度來寫入設定電阻，直到獲得令人滿意的低設定電阻。同樣的，可使用所屬技術領域中具有通常知識者所熟悉的技術， 來程式化較高的重置電阻(以反饋)。

替代地，此反饋法(偕同程式化之後讀取一位元所伴隨的需求)可藉由以相同的電流強度(足夠地超過確定重置至高電阻所需的電流)來程式化該位元、藉由分別使用快或慢後緣率以終止寫入脈衝而選擇所得電阻為高或低，而被最小化或避開。

舉例來說，如範例I-V曲線所示，記憶體元件可被程式化至其重置狀態之電流Ireset(其可具有約100000歐姆或更大的電阻)可在工廠測量且發現為1.6ma。使用熔絲或反熔絲於工廠製程，用於設定與重置脈衝之重置(與設定)程式化強度及脈衝寬度與後緣可被調整以符合該合金(由於製造)的組成。熔絲可為相變材料。然而，其他替代物例如雷射熔絲或氧化物(或氧化物-氮化物)反熔絲可較佳地避免雷射熱的改變，例如從封裝或焊接。例如對於重置電流強度的設定可為足夠地高(例如1.6ma)，以確保足夠的電流可靠地程式化給定晶粒上之所有的相變可程式化連接至足夠地高的電阻。亦可使用反饋技術以進一步增加使用於該場的電流。即使對於接下來的漂移或惡化有更多邊限(但有降低的寫入週期耐性之損失)，所使用的電流甚至可更高(例如2ma或更大，以重置一位元)，且後緣可更慢，以設定一位元(於此較高強度)。

此所需的寫入電流可在探針測量，且可在晶片上被調整以較所測量之最差的位元足夠地高。使用該領域中具有通常知識者所熟悉的技術，此電流可進一步被調整為更高，以提供與資料保持相關且隨操作改變之足夠的邊限反射程序特性。且藉由較佳在程式化後使用慢或快後緣以決定電阻狀態，相同電流可被使用以程式化兩個狀態。

舉例來說，對於晶粒，其中程式化至足夠地高電阻(即200000歐姆)所需最大Ireset為1.6ma，則對於該範例晶片上所有的相變可程式化的連接，可使用2ma或甚至3ma以程式化設定與重置狀態兩者，遍及該產品的生命週期。接著，在寫入與被再寫入之後，可藉由讀取來確定該等位元。或者，若經歷現場失效(field failure)，則可藉由晶載寫入控制器，使用甚至較高的寫入電流強度，在場中動態地增加電流，以供進一步之再程式化企圖。

接著，不管其先前的狀態，藉由施加3ma脈衝達至少20nsec(以確保寬 度邊限)及小於10nsec的快後緣，相變記憶體元件可被寫入至重置狀態，電阻大於例如200000歐姆。要寫入相交點至較低設定狀態電阻例如小於10000歐姆，不管其先前的狀態，可施加相同的3ma強度與20nsec脈衝寬度及較慢的快後緣，例如從尖峰到離峰(peak to off)大於1微秒之後緣率。替代地，對於較快速的程式化至設定狀態，後緣可緩慢地下降至小於Ireset的一半(例如對於第11圖的範例裝置，0.5ma)，且之後快速至切斷電流。參考美國專利第6,487,113號會更瞭解此設定-斜率(set-slope)技術，其內容併入於此做為參考。

本發明另一實施例係顯示於第16圖。第16圖顯示用以控制交會連接電晶體QI的狀態之控制電路240的實施例。顯示於第16圖之控制電路240包含控制單元248、位元線BL、位元線棒(bitline bar)BLB、及字線WL。控制單元248包含臨限切換元件T1、T2及NMOS電晶體Q41、Q42。NMOS電晶體係交錯耦接。Q41的閘極係在節點NZ2耦接至Q42的汲極，而Q42的閘極係在節點NZ1耦接至Q41的汲極。各電晶體Q41、Q42的源極係耦接至字線WL。應注意的是，第16圖之控制電路240包含一對位元線，包含位元線BL與位元線棒BLB。臨限切換元件T1係耦接於位元線BL與節點NZ1之間，而臨限切換元件T2係耦接於位元線棒BLB與節點NZ2之間。節點NZ2係耦接於電晶體QI的閘極，使得於節點NZ2之電壓控制電晶體NZ2之狀態。應注意的是，控制單元248具有兩個腳(leg)或側(side)。舉例來說，第一腳(或側)係耦接至位元線BL且包含臨限切換元件T1與電晶體Q41，而第二腳(或側)係耦接至位元線棒BLB且包含臨限切換元件T2與電晶體Q42。

控制單元248可被程式化至第一狀態或第二狀態。舉例來說，藉由電晶體Q41與臨限切換元件T1皆為導通同時電晶體Q42與臨限切換元件T2皆為關斷，控制單元248可被程式化至第一狀態。於此狀態中，於節點NZ1的電壓可為相對地低，而於節點NZ2的電壓可為相對地高。由於耦接至電晶體QI的閘極之節點NZ2，電晶體QI可被導通，使得X與Y線之間的連接可為CLOSED。

同樣的，藉由電晶體Q42與臨限切換元件T2皆為導通同時電晶體Q41 與臨限切換元件T1皆為關斷，控制單元248可被程式化至第二狀態。於此狀態中，於節點NZ1的電壓可為相對地高，而於節點NZ2的電壓可為相對地低(若字線WL為低)。由於節點NZ2係耦接至電晶體QI的閘極，電晶體QI可被關斷，而可程式化的連接可為OPEN狀態。

作為本發明進一步的實施例，為了減少電流消耗，可程式化控制單元248，其中當電晶體Q41為導通且電晶體Q42為關斷時，臨限切換元件T1為關斷而臨限切換元件T2為導通。接著必須提供，以確保當關斷時，電晶體Q42(及電晶體Q42)中足夠的漏洩，使得流經導通的臨限切換元件之電流維持在保持電流Ih(T)(例如，藉由平行輕微地導通或藉由消耗電晶體Q41與電晶體Q42之部分的通道)。

顯示於第16圖之控制單元248可被使用以驅動耦接於X與Y現之間的相交點電晶體。如第16圖所示，節點NZ2係耦接至電晶體QI的閘極。QI的汲極可連接至Y線，而QI的源極可連接至X線。當節點NZ2為高時，電晶體QI的閘極上之電壓Vgate亦為高且電晶體QI為導通，使得X與Y之間的連接為CLOSED。舉例來說，當電晶體QI為導通時，若X線係連接至低狀態的驅動器，則透過電晶體QI，驅動器亦驅動Y線至低狀態。相反地，若驅動器為高狀態，則驅動器可驅動X線至高狀態且可驅動Y線至高狀態，直到QI關斷。若節點NZ2的一般高位準約相同於邏輯的高位準，則電晶體QI可關斷。對於此情形，線Y將被驅動至X線上高位準的臨限電壓Vt(n通道)內。

顯示於第16圖之控制單元248可以不同方式來操作。根據本發明之一實施例，對於積體電路或晶片，可選擇電壓Vcc作為最大操作電壓。於一實施例中，其可為3伏特。於一或多個實施例中，可設計臨限切換元件T1、T2使其具有臨限電壓Vth(T)介於2Vcc/3與Vcc之間。於一或多個實施例中，可設計臨限切換元件T1、T2使其具有保持電壓Vh(T)介於Vcc/3與2Vcc/3之間。於一些實施例中，以如此選擇的臨限電壓與保持電壓，所有未選擇的字線可被偏壓至Vcc/3。於一些實施例中，所有未選擇的位元線BL與位元線棒BLB可被偏壓至2Vcc/3。已選擇的字線WL可以小於未選擇的字線電壓的電壓被偏壓。具有即將耦接的互連之晶片的邏輯部可在Vcc/3至 2Vcc/3的電壓範圍內操作。(應注意的是，於本發明的替代實施例中，電壓Vcc可以高於或低於Vcc的電壓V代替。例如V可從Vcc泵抽(pump up))。

於一實施例中，藉由將所選擇的單元的字線WL偏壓至0伏特，可寫入所選擇的單元。要寫入1，可將所選擇的單元的字元線BL偏壓至Vcc，而將所選擇的單元的字元線BLB保持於2Vcc/3。要寫入0，可將所選擇的單元的字元線BLB偏壓至Vcc，而將所選擇的單元的字元線BL保持於2Vcc/3。

交錯耦接的NMOS電晶體Q41、Q42可具有小於Vcc/3的臨限電壓Vt(例如藉於閘極與源極之間的電壓)。電晶體Q41、Q42的臨限電壓可為較高，以確保在特定的溫度範圍中，流入關斷電晶體的汲極之子臨限電流係實質小於來自關斷電晶體的汲極上之臨限切換元件T1、T2的正上拉電流。亦即，低於0.1伏特跨越其中之臨限切換元件T1、T2的漏洩電流可大於關斷電晶體Q41或Q42的漏洩。在一些實施例中，相對於加於字線WL之最負的電壓負，可將基板偏壓或打至負值，以避免不合理地高本體效應(body effect)，當字線為低時高本體效應降低臨限電壓並造成關斷電晶體中過度的子臨限電晶體漏洩。

在以下的討論中提供可能的寫入操作之詳細實施例。然而，本發明並不限制於特定實施例。這些範例沒有限制本發明之範疇。

應注意的是，未選擇的單元可具有於Vcc/3之字線、於2Vcc/3之位元線BL、及於2Vcc/3之位元線棒BLB。於一實施例中，選擇並寫入至一單元可為首先偏壓字線WL至0伏特。然後，要寫入1，可將所選擇的單元之位元線BL偏壓至Vcc，同時保持所選擇的單元之位元線棒BLB於2Vcc/3。要寫入0，可將所選擇的單元之位元線棒BLB偏壓至Vcc，同時保持所選擇的單元之位元線BL於2Vcc/3。

因此，最初係採用將字線W偏壓至約Vcc/3，且將位元線BL與位元線棒偏壓至約2Vcc/3。此外，採用該單元最初係於0狀態而臨限切換單元T1與電晶體Q41為導通且臨限切換單元T2與電晶體Q42為關斷。由於NMOS電晶體Q41為導通，其源極與汲極之間的電壓差接近0且於節點NZ1的電壓為低(約Vcc/3)。由於NMOS電晶體Q41為導通，在NMOS電晶體Q41 的閘極、其汲極、通道與源極之間亦有高電容的耦接。由於臨限切換元件T2與電晶體Q42為關斷，於節點NZ2的電壓為高(約2Vcc/3)。

要將1寫入該單元，係使字線WL為0且使位元線BL為Vcc，而字元線棒BLB保持2Vcc/3。目前已施加Vcc伏特跨越臨限切換元件T1。此電壓係大於其臨限切換元件之臨限電壓Vth(T)，使得臨限切換元件T1係導通且成為較導電的狀態。跨越臨限切換元件T1的電壓降係保持電壓Vh(T)(Vh(T)可介於Vcc/3與2Vcc/3之間，使得於節點NZ1的電壓為高，約為Vcc-Vh(T)，其大於Vcc/3)。於節點NZ1的高電壓係施加至電晶體Q42的閘極，從而導通Q42。

跨越臨限切換元件T2的電壓為約Vcc/3，使得臨限切換元件T2保持關斷而T1導通。因此，由電晶體Q41、Q42形成的交錯耦接閂鎖藉由以低源極阻抗閘極電壓來導通NMOS電晶體Q42而切換狀態，且此將關斷NMOS電晶體Q41(由於當電晶體Q42導通時節點NZ2被下拉至0伏特)，如同其閘極電壓係藉由臨限切換元件T1而提高。

接下來，當位元線係降低時，位元線BL降低越過臨限切換元件的電壓(取代當位元線係降低時，降低節點NZ1)。

在臨限切換元件關斷之後，當位元線BL電壓下降時，電容的除法動作(capacitive divider action)由Vcc減去臨限切換元件T1的保持電壓來降低節點NZ1。較佳地，越過臨限切換元件T1的電容可為大幅度地小於電晶體與節點NZ1的寄生電容。較佳地，臨限切換元件的保持電壓Vh(T)可被調整為足夠地小於2Vcc/3，以容許節點NZ1之電容的耦接降(capacitive coupling down)由降低位元線BL至2Vcc/3，使得在位元線BL回到2Vcc/3之後，節點NZ1保持大於字線WL電位達Vcc/3(在寫入之後的去選擇(deselection))。若節點NZ1保持大於字線WL電位達Vcc/3且Vt(電晶體Q41、Q42)係小於Vcc/3，則電晶體Q42確保為保持導通。

因為節點NZ1係在寫入週期期間以Vcc減去臨限切換元件的保持電壓而被上拉及開始，故當位元線從Vcc降低至2Vcc/3(由於越過臨限切換元件T1的電壓係從其保持電壓下降Vcc/3)時，越過臨限切換元件T1的電壓下降至其保持電壓之下並關斷，因為當位元線BL下降時，節點NZ1保持相對 地不變(由於電容主要從節點NZ1經過”導通”電晶體Q42)。

將位元線降低2Vcc/3使得節點NZ1於大於2Vcc/3減去臨限切換元件的保持電壓，此係因為節點NZ1至位元線BL之電容的耦接。較佳地，節點NZ1不小於Vcc/3，經由確保臨限切換元件係足夠地小於2Vcc/3以提供電容的耦接。同樣地，臨限切換元件的保持電壓可小於2Vcc/3，使得當字線電壓提高時，從字線WL至節點NZ1的電壓保持大於Vcc/3。於此，當字線被去選擇(deselected)回到Vcc/3時，電容的耦接降低邊限(節點NZ1與字線之間的電壓保持電晶體Q42導通)。因此，當字線被去選擇例如至Vcc/3時，電容的比率Vt(T)與Vth(T)較佳被調整，使得電晶體Q42保持導通。即使電晶體Q42關斷，節點NZ2係低於節點NZ1，故在節點NZ2提升以導通電晶體Q41之前(在去選擇之後)，節點NZ2足夠提升以將電晶體Q42導通回來。

在字線WL被帶回達Vcc/3之後，由於NMOS電晶體Q42，在NMOS電晶體Q42的閘極與其汲極之間有高電容的耦接。因此，節點Q42耦接向上(couple up)較佳大於2Vcc/3且小於Vcc的值。Vcc與臨限切換元件的保持電壓係為寄生電容率而調整，以防止節點Q42與字線WL之間的電壓小於臨限電壓加上導通電壓，其中在讀取期間，該導通電壓在字線從Vcc/3切換至0期間係足夠以保持單元狀態。若當字線WL回到Vcc/3時電晶體Q42保持導通，則節點NZ2亦被帶至達Vcc/3，跟隨並保持約等於該字線電位於Vcc/3，因為在待命與讀取期間之字線的轉變期間，電晶體Q42保持導通。當字線WL反選擇時，邊限衰退與電晶體Q42應關斷，節點NZ2可暫時地保持小於Vcc/3，並藉由臨限切換元件T2逐漸地充電至達Vcc/3(或者在節點NZ1藉由裝置T1被充電之後，一旦電晶體Q42變成為字線WL加上電晶體Q42的臨限電壓以上而上拉)。

要寫入0於節點NZ1(其中該單元先前係於0狀態且具有低電壓於節點NZ1(相較於節點NZ2))，所選擇的單元之字線係下拉至0伏特。NMOS電晶體Q31保持導通且節點NZ1跟隨，被下拉至0伏特。由於NMOS電晶體Q41導通，NMOS電晶體Q41的閘極與其汲極、通道、及源極之間有高電容的耦接。因此，當字線電壓下降時，節點NZ2係從2Vcc/3耦接下降至接近Vcc/3。

要寫入0，位元線棒BLB係被帶至達Vcc，而位元線BL保持於2Vcc/3。目前的臨限切換單元T1具有2Vcc/3施加跨越於其中且保持關斷。臨限切換單元T2具有2Vcc/3施加跨越於其中且其亦保持關斷。因此，臨限切換單元T1、T2都沒有導通。

接著，位元線棒BLB係被帶回至2Vcc/3。由於NMOS電晶體Q41導通，NMOS電晶體Q41的閘極與其汲極、通道、及源極之間有高電容的耦接。因此，節點NZ2保持接近Vcc/3的值，在位元線棒BLB提升至Vcc之前，此值為節點NZ2的值。接著，字線WL被帶回至達Vcc/3。同樣的，由於NMOS電晶體Q41導通，NMOS電晶體Q41的閘極與其汲極、通道、及源極之間有高電容的耦接。因此，節點NZ2耦接至達2Vcc/3，保持NMOS電晶體Q41導通且節點NZ1亦被帶至達Vcc/3，跟隨字線電位。

對於單元係先前處於1狀態的情形，寫入1或0係對稱地類似於前述的程序。

寫入條件的最差情形會存在於：對於未選擇的單元之導通電壓可藉由將另一位元重複地寫入相同行而被增加。於此情形中，位元係於該位元線的相同行被重複地寫入至相同狀態。對於此重複寫入過程，位元線係被重複地從2Vcc/3拉至Vcc，然後在寫入之後，回到2Vcc/3。舉例來說，花了一半的時間(與2Vcc/3相比)於Vcc之位元線平均電壓將為2.5Vcc/3(未被寫入的其他位元之電壓)。由於此為於該行之有效的上拉電壓，透過此行，臨限切換單元對節點NZ1充電(或節點NZ2，若沒有由導通的電晶體主動地將位元線棒驅動為低)。因此，臨限切換單元T1、T2於位元線上將”關斷”節點上拉至平均電壓，且於未被寫入的位元上之內節點NZ1係被拉至2.5Vcc/3，因為內節點阻抗係大於寫入週期的時間。

在該行被”重複地寫入(hammered)”很久，使得內節點高到未寫入位元所能容忍的，相反狀態係寫入於該被重複地寫入的行之一單元，而非在重複地寫入期間所選擇的單元。於此，由於有較高的閘極電壓，故於導通電晶體Q42上的驅動較大，使得當位元線棒為拉至Vcc的位元線時，更多的電流被強迫經由位元線棒而進入節點NZ2。為了最小化在最糟的情形下必須經由臨限切換元件T1、T2的電流之增加，工作週期可被最小化，且較佳 不超過給定百分比，例如50%。否則，Vcc可被增加或最大臨限電壓可被降低，使得導通電壓(於節點NZ1的電壓減去臨限電壓減去字線電壓)於寫入期間的最大值與最小值的比率被降低，以確保不需要過度的電流經由臨限切換單元以克服導通電阻。同樣地，藉由增加Vcc及/或降低臨限電壓而選擇最小導通電壓，使得當字線被拉至接地時，該電晶體為導通，足夠使得該導通電晶體保持節點合理地接近字線電壓，以防止位元翻轉的可能性(若於給定位元之內節點NZ1或NZ2之間有不匹配)。

同樣的，可調整保持電壓Vh(T)與電壓Vcc，使得即使當節點NZ1上有明顯的寄生電容或是來自臨限切換單元之饋入(feedthrough)電容，電壓的最小值(Vonmin)被保持且為適當。亦即，要增加Vonmin，可降低Vh(T)及/或增加Vcc，以對於”導通”電晶體最小化汲極-源極”導通”電壓，當降低字線時，使得單元中的相反電晶體不傾向於導通及”翻轉(flip)”該位元，導致位元干擾情形。

對於有較少邊限的情形，當將字線去選擇至Vcc/3時，位元已被寫入且節點NZ2(由關斷電晶體所驅動)還不夠高，可防止讀取或寫入干擾。為了在字線從Vcc/3轉換至0期間對於導通電晶體最小化源極至汲極電壓，可以受控的相對慢緣率(例如電流源)驅動字線至少50%或更多的轉換，如此在以較快的dV/dt率驅動該字線至接地之前，以較多的Von導通該電晶體。

於寫入期間，進入所選擇的行之電流可被感測成該行係從2Vcc/3被驅動至Vcc。若該電流在短暫期間(例如10nsec)之後沒有增加，或是電流增加後又減少，則可終止該寫入週期。此類似地最小化寫入週期時間並減少位元線於除了去選擇電壓之時間。要減輕寫入電流，可增加(藉由調整電晶體Q41、Q42的寬度或長度)電晶體Q41、Q42的Ron。若Ron(電晶體)小於Rdyn(臨限切換元件T1、T2)，則該單元將更容易以較少電流來寫入。同樣地，若Rdyn(臨限切換元件T1、T2)為低，使在峰值寫入電流的下降為低，則可提升電壓邊限。

於第16圖所示的實施例，當節點NZ2為低(且節點NZ1為高)時，則字線WL可於或低於邏輯部之低位準(故字線WL可小於在Y線或X線的位準)。接著，電晶體QI對於在X與Y線的高或低位準將保持關斷(連接可保持 OPEN)。

要提升當不期望時對於引起臨限切換元件T1或T2之邊限，可藉由調節器(被製成晶片上或晶片外)來控制被驅動至位元線BL與位元線棒BLB的電壓。此調節器可為帶隙調節器，提供相對地緊密地控制的電壓，即使操作電壓Vcc與溫度改變。此經調節的電壓亦可提供用於邏輯的位準，以確保較佳的匹配於從控制單元至互連電晶體QI的驅動。此處所描述的任何實施例可同樣地使用調節器，以控制電壓進入控制單元及/或邏輯部。因此，於所提出的任何實施例中，操作電壓(例如Vcc)可被調節並以經調節的操作電壓(例如Vcc(REG))代替。

本發明之另一實施例係顯示於第17圖。第17圖顯示控制單元248，包含電晶體Q41、Q42及臨限切換元件T1、T2。為了進一步促進程式化，電晶體Q61(具有控制線PX1/PY1)可耦接至節點NZ1，如第17圖所示。可理解的，具有額外的控制線PX2/PY2之額外的電晶體可被耦接至節點NZ2。熟悉該項技術者可添加控制一般操作與程式化期間增加的電晶體或上的偏壓之其他額外的電路。

本發明之另一實施例係顯示於第18圖。第18圖顯示控制單元248，包含電晶體Q41、Q42及臨限切換元件T1、T2。流經電晶體Q41與Q42的電流可藉由加入第一電流限制電晶體Q71(其源極與汲極係耦接於臨限切換單元T1與位元線BL之間)與第二電流限制電晶體Q72(其源極與汲極係耦接於臨限切換單元T2與位元線棒BLB之間)而限制。此係顯示於第18圖中加入的電晶體Q71與Q72。於另一實施例中，電晶體Q71、Q72可以臨限切換元件T1、T2交換。

本發明之另一實施例係顯示於第19圖。控制單元248包含電晶體Q41、Q42與臨限切換元件T1、T2。為了較佳確保節點NZ1與NZ2的平衡，可對稱地加入電容器C1與C2至節點NZ1與NZ2。額外的電容器之範例係顯示於第19圖的控制單元248之實施例，其中以包含電容器C1與C2。

本發明之另一實施例係顯示於第20圖。控制單元248包含電晶體Q41、Q42與臨限切換元件T1、T2。節點NZ2係耦接至N通道電晶體QI1之閘極。此外，於實施例中，節點NZ1係耦接至P通道電晶體之閘極。電晶體QI1 與QI2係並聯耦接於對應的X線與Y線之間。顯示於第20圖之組構稱為”全多工(full mux)”方式，以控制X線與Y線之間的連接。當電晶體QI1、QI2皆被程式化為CLOSED時，X與Y線之間可產生全驅動(不管X與Y線之相對電壓)。

應注意的是，第16圖(僅一個節點NZ2耦接至耦接於X與Y線之間的n通道電晶體QI)之實施例可被做成更等效於第20圖之實施例(驅動跨越X與Y線)，其係藉由調整控制單元部中的相對電壓。一般高位準控制單元區域可被選擇為於電壓高於在邏輯(可程式化的互連區域)中的高位準達Vt(n通道電晶體)。如一範例，當於2Vcc/3(或2Vcc(REG)/3)時，位元線BL與位元線棒BLB可於較高位準高1伏特之電壓。

本發明之可程式化的連接的替代實施例係顯示於第21圖。控制電路240包含控制單元248及字線WL、位元線BL、及位元線棒BLB。控制單元248包含電晶體Q41、Q42、臨限切換單元T1、T2、及相變記憶體元件M1、M2。於所示之實施例中，記憶體元件M1係與臨限切換元件T1串聯。同樣的，記憶體元件M2係與臨限切換元件T2串聯。M1、T1的串聯結合係與電晶體Q41串聯。同樣的，M2、T2的串聯結合係與電晶體Q42串聯。於一實施例中，相變記憶體元件可包含硫屬化物材料，例如Ge2Sb2Te5。可使用此處所描述之技術將記憶體元件M1、M2寫至低或高電阻狀態。再者，可藉由以慢後緣終止寫入週期，以降低電阻(例如緩慢地恢復位元線及/或字線至去選擇位準，例如以大於500nsec的後緣率)。同樣地，可藉由以快後緣終止寫入週期，以增加電阻(例如以快後緣率恢復位元線及/或字線至去選擇位準，例如快於10nsec)。應注意的是，顯示於第17圖的電晶體Q61及/或顯示於第18圖的電流限制電晶體Q71、Q72及/或顯示於第19圖的電阻器C1、C2，可結合於第21圖所示的實施例以產生額外的實施例。

於第22圖之實施例中，未包含臨限切換元件。第22圖顯示一實施例，其控制單元248包含電晶體Q41、Q42及相變記憶體元件M1、M2。記憶體元件M1與M2係單獨使用(沒有額外的臨限切換元件)，快後緣率的使用維持相變記憶體元件於相對地高的電阻狀態。應注意的是，顯示於第17圖的電晶體Q61及/或顯示於第18圖的電流限制電晶體Q71、Q72及/或顯示於第 19圖的電阻器C1、C2，可結合於第22圖所示的實施例以產生額外的實施例。

相變記憶體元件與臨限切換元件串聯之所在(例如第21圖中)，藉由以慢後緣率終止週期，該相變記憶體材料可僅增加臨限切換元件的電阻。然而，將與臨限切換元件T1、T2相關聯的相變記憶體元件M1、M2寫入至適當狀態，使得該狀態保持於關斷，各元件可被成功地”寫入(written)”，其中一者係以慢終止後緣率，而另一者則以快終止後緣率。

對於高效能操作，在一般操作期間，相變記憶體元件M1、M2可被保持於低或較低電阻狀態且可被寫入為關斷(power-down)，故該單元狀態係保持電力開啟(power up)。替代地，在一般操作期間(藉由在讀取與寫入期間使用快後緣率)，相變記憶體元件可被保持於高電阻或重置狀態(與高臨限狀態)，然後該單元之一側被寫入至低電阻狀態於關斷。

使用這些相變記憶體元件作為負載(load)(沒有額外的臨限切換元件)或是串聯額外的臨限切換元件，係允許程式化控制單元，使得控制單元在關斷後仍保持狀態。若僅使用作為負載而沒有加入臨限切換元件，則記憶體元件M1、M2的狀態可在工廠(藉由沈積或快速冷卻)或在探查時(藉由程式化至非結晶形的高電阻重置狀態(具有高臨限電壓))被初始化。

當使用於結合臨限切換元件T1與T2時，記憶體元件M1、M2的臨限電壓Vth(M)可分別加入臨限切換單元T1與T2的臨限電壓Vth(T)。於一或多個實施例中，臨限切換單元與記憶體元件之串聯結合的總臨限電壓可小於或等於個別臨限電壓的和。

參考第21圖之控制單元248，程式化記憶體元件M1或M2的方法之實施例為：施加一電壓(其大於臨限切換元件之臨限電壓的和)且該記憶體元件的臨限電壓可被施加至控制單元248的兩個腳部(亦即位元線BL與位元線棒BLB)。該等記憶體元件及對應的臨限切換元件皆切換導通至其個別I-V圖之低電阻分支。接著，若一腳部係緩慢地下降而另一腳部係較快，或一腳部有較少的電壓跨越其中，當關斷時(例如藉由降低位元線BL的電壓)，控制單元248的狀態可具有一腳部(具有低電阻記憶體元件，例如M1)與另一腳部(具有高電阻記憶體元件，例如M2)。

接著，於電力開啟時，較低電阻側將以對應電晶體Q41或Q42之臨限電壓Vt(n通道)之上來較快充電。首先充電為高的閘極之電晶體將導通。以此技術，交錯連接者在電力開啟時可導通。

本發明另一實施例係顯示於第23圖。除了非揮發性記憶體元件作為負載，控制單元248包含交錯耦接的NMOS電晶體Q41與Q42及PMOS電晶體Q51與Q52。參考第23圖所示的實施例，於本發明之另一實施例中，可理解的是，各記憶體元件M1與M2可以臨限切換元件代替。同樣的，於本發明之另一實施例中，第一臨限切換元件可與記憶體元件M1串聯，而第二臨限切換元件可與記憶體元件M2串聯。

要提供正程式化手段(positive programming means)用於顯示於第23圖的非揮發性記憶體元件M1、M2，具有程式化線PY1與PX1的電晶體Q61及具有程式化線PY2與PX2的電晶體Q62可被耦接成如控制單元(顯示於第24圖)的實施例所示。接著，當PX1(或PX2)被選擇為高時，PY1可藉由電晶體Q61正向地(positively)迫使電流流經記憶體元件M1(或對於記憶體元件M2，藉由Q62以將記憶體元件M2程式化至相反狀態)。同樣的，可使用電晶體Q61與Q62以促進交錯耦接的電晶體Q41與Q42的狀態之程式化。

同樣地，如第25圖所示，可加入電晶體Q71與Q72來串聯記憶體元件M1與M2，以偏壓位元線BL與位元線棒BLB。要較佳確保電力開啟於合適狀態，電晶體Q71與Q72的閘極可保持為低(藉由電力開啟邏輯)直到Vcc，且任何調節器在電力開啟後被良好地建立。接著，至電晶體Q71與Q72的閘極之電壓可分別被迅速地降低(例如於小於1nsec內)，使得於記憶體元件M1或M2(其中一個被程式化至低電阻而另一個被程式化至高電阻)之其中一者的較低電阻驅動SRAM交錯耦接的一側或另一側為高值(明顯地快於另一者)，故閂鎖電力開啟於在電力關閉之前被程式化的較佳狀態。於第25圖所示的實施例中，各位元線BL與位元線棒BLB可耦接至Vcc或至一經調節的Vcc(稱作Vcc(REG))。

於進一步的替代方案，在寫入期間，Vbias可被拉至接地，或相對地完全導通及/或至於較高或較低，以在寫入期間調整所施加的電流。於寫入週期的後緣(淬熄(quench))，於Vbias的轉變(或在去選擇PX1與PX2)可為快， 以寫入至較高電阻，或可為較慢，以寫入至較低電阻。

於一般操作期間，可將Vbias定位成使得電晶體Q71與Q72為輕微地導通，且適合上拉線BL與BLB。亦即，若於一般邏輯操作期間施加至該部的Vcc或Vcc(REG)約為2伏特，且電晶體臨限電壓Vt(p通道)為例如約0.6伏特，則用於一般邏輯操作的Vbias可被定位為約1.3伏特(且電容地耦接至正電源供應，以較佳追蹤2伏特電源供應)。Vbias可被調節。且，Vcc可以帶隙調節器來調節，然後將Vbias耦接至所得的Vcc(REG)。

於一或多個實施例中，位元線BL可耦接至第一電壓V1，而位元線棒BLB可耦接至第二電壓V2，其中V1可與V2不同(例如於寫入期間)，且亦可與Vcc或Vcc(REG)不同。

此處所說明的控制單元、控制電路、及可程式化的連接有益於不止FPGA，還包含結合FPGA可耦接的互連之嵌入型記憶體應用。此處的實施例可結合使用揮發性或非揮發性的記憶體單元之嵌入型記憶體來實施。舉例來說，對於使用一陣列的非揮發性記憶體之嵌入型記憶體(以相變記憶體之形式，具有薄膜臨限切換元件)，可將該臨限切換元件製成可作為用於相變記憶體之選擇裝置，且亦可作為用於可耦接的互連之部分的控制單元，如此處的實施例所示。

實施用於FPGA的實施例可提供相變或硫屬(chal)程序，其允許加入簡潔、較有效率的記憶體單元之陣列，及較少之額外的程序。再者，所說明的使用實現FPGA可耦接的互連之程序能有益地允許加入低成本快取(cache)緩衝區至使用相變記憶體之非揮發性Flash。對於以薄膜記憶體實現的嵌入型記憶體，例如以臨限切換器選擇的相變記憶體，由於相變(嵌入型)記憶體陣列不需要於記憶體單元或陣列內或下面的主動隔離裝置，故可將控制單元與相交點切換器置於相變記憶體陣列下面。

此處之揮發性或非揮發性控制單元實施例可從晶片外處理器(processor off-chip)及其記憶體寫入，或藉由/從非揮發性嵌入型晶載記憶體單元(memory cell on-chip)(例如於電力開啟或於外部使用者使用晶載微處理器經由輸入/輸出介面之命令)。同樣地，於電力關閉時，於揮發性控制單元(其狀態)中的資料可被載入至非揮發性嵌入型記憶體中(晶片外或晶載)。

於一些實施例中，包含臨限切換單元之控制單元可為更小且較傳統4電晶體或6電晶體SRAM控制單元有較少增加的成本。尺寸縮減可降低SRAM記憶體的成本，不論施加至單獨的標準型記憶體(commodity memory)或嵌入型記憶體於邏輯或處理器晶片，其提供其他功能，例如微處理器或數位訊號處理器。尺寸縮減亦提供電位增加的記憶體容量，同時保持晶片大小於合理的限制，如封裝大小與晶粒產量限制所規定者。

本發明之另一實施例係顯示於第26圖。顯示於第26圖之可程式化的連接包含控制電路240，其包含控制單元246、位元線BL、位元線棒BLB、及字線WL。控制單元246包含電晶體Q41、Q42及串聯電晶體Q41之負載LD1與串聯電晶體Q42之負載LD2。電晶體Q41交錯耦接電晶體Q42。

於一或多個實施例中，負載LD1及/或LD2可包含硫屬化物材料。於一或多個實施例中，負載LD1及/或LD2可包含相變記憶體材料。於一或多個實施例中，負載LD1及/或LD2可包含臨限切換材料。於一或多個實施例中，臨限切換材料可為硫屬化物材料。於一或多個實施例中，臨限切換材料可為S型材料。於一或多個實施例中，負載LD1及/或LD2可包含相變記憶體元件。於一或多個實施例中，負載LD1及/或LD2可包含臨限切換元件。於一或多個實施例中，負載LD1及/或LD2可包含串聯臨限切換元件之相變記憶體元件。

於本發明之另一實施例中，顯示於第26圖之NMOS電晶體Q41、Q42可以可被交錯耦接的PMOS電晶體代替。於本發明之另一實施例中，顯示於第26圖之NMOS電晶體Q41、Q42可以可被交錯耦接的雙極電晶體(或甚至任何其他形式的電晶體)代替。

於本發明之另一實施例中，電晶體Q61可耦接至節點NZ1，如第27圖所示。於本發明之另一實施例中，電晶體Q71可串聯耦接至負載LD1，而電晶體Q72可串聯耦接至負載LD2。此係顯示於第28圖。

於本發明之可程式化的連接之一或多個實施例中，可將控制單元形成為包含兩個交錯耦接的反相器。於一實施例中，各反相器可彼此相同。第一反相器的輸出可耦接至第二反相器的輸入。第二反相器的輸出可耦接至第一反相器的輸入。交錯耦接的反相器之輸出的其中之一可被使用以提供 一輸出訊號，以控制互連電晶體。於本發明之一或多個實施例中，兩個交錯耦接的反相器可形成具有兩個穩定狀態之電路，且可為雙穩(bistable)電路。這兩個交錯耦接的反相器可形成一閂鎖。反相器之其中一者或兩者包含硫屬化物材料。反相器之其中一者或兩者包含相變材料。反相器之其中一者或兩者包含臨限切換材料。反相器之其中一者或兩者包含串聯臨限切換材料之相變材料。反相器之其中一者或兩者包含相變記憶體元件。反相器之其中一者或兩者包含臨限切換元件。反相器之其中一者或兩者包含串聯臨限切換元件之相變記憶體元件。反相器之其中一者或兩者包含串聯第二臨限切換元件的第一臨限切換元件。反相器之其中一者或兩者包含串聯第二相變記憶體元件的第一相變記憶體元件。第一反相器可包含串聯耦接第一負載之第一電晶體。第二反相器可包含串聯耦接第二負載之第二電晶體。第一電晶體可交錯耦接第二電晶體。第一電晶體可為MOS電晶體，例如NMOS電晶體或PMOS電晶體。第一電晶體可為雙極電晶體。第一負載及/或第二負載可包含硫屬化物材料。第一負載及/或第二負載可包含相變材料。第一負載及/或第二負載可包含臨限切換材料。第一負載及/或第二負載可包含串聯臨限切換元件之相變材料。第一負載及/或第二負載可包含相變記憶體元件。第一負載及/或第二負載可包含臨限切換元件。第一負載及/或第二負載可包含串聯臨限切換元件之相變記憶體元件。第一負載及/或第二負載可包含串聯臨限切換元件之額外的電晶體。第一負載及/或第二負載可包含串聯相變記憶體元件之額外的電晶體。第一負載及/或第二負載可包含串聯臨限切換元件與相變記憶體元件之串聯結合之額外的電晶體。第一負載及/或第二負載可包含電容。

於本發明之一或多個實施例中，控制單元可被形成為動態隨機存取記憶體(SRAM)裝置。SRAM裝置可包含硫屬化物材料。SRAM裝置可包含相變材料。SRAM裝置可包含臨限切換材料。SRAM裝置可包含串聯臨限切換元件之相變材料。SRAM裝置可包含相變記憶體元件及/或臨限切換元件。SRAM裝置可包含串聯臨限切換元件之相變記憶體元件。

SRAM裝置可被形成為兩個交錯耦接的反相器(例如，一對交錯耦接的反相器)。舉例來說，第一反相器的輸出可耦接至第二反相器的輸入，而第 二反相器的輸出可耦接至第一反相器的輸入。這兩個交錯耦接的反相器可形成一閂鎖。各反相器可包含串聯負載之電晶體。該電晶體可為任何類型的電晶體，例如雙極與MOS電晶體(例如NMOS或PMOS電晶體)。使用MOS電晶體之此類型電路的範例係顯示於第16圖至第28圖。第26圖至第28圖係顯示負載LD1與LD2。第26圖與第27圖中的各負載LD1與LD2可包含硫屬化物材料及/或相變材料及/或臨限切換材料。各負載可包含相變記憶體元件及/或臨限切換元件。各負載可包含串聯臨限切換元件之相變記憶體元件。各負載可包含串聯相變記憶體元件之額外的電晶體。各負載可包含串聯臨限切換元件之額外的電晶體。各負載可包含串聯臨限切換元件與相變記憶體元件之串聯結合之額外的電晶體。顯示於第29圖之控制單元248提供兩個交錯耦接的反相器之範例，其中各反相器使用兩個臨限切換元件。

於本發明一或多個實施例中，控制單元可被形成為SRAM單元，如美國專利申請案第11/158,619號所述。美國專利申請案第11/158,619號之內容係並如於此作為參考。舉例來說，控制單元可為包含硫屬化物材料之SRAM記憶體單元。

本發明之一或多個實施例可包含控制電路240，其包含控制單元248，如第29圖所示。控制單元248包含串聯臨限切換元件T2A之臨限切換元件T1A。其亦包含電阻器R11與R12。控制單元248更包含臨限切換元件T1B與T2B。控制單元248亦包含電阻器R1B與R2B。控制單元248可選擇地包含具有控制端PX1與PY1之電晶體Q61。

應注意的是，控制電路可形成為如一陣列的控制單元，如第33A圖所示。第33A圖顯示包含三乘三陣列的控制單元248之控制電路240。控制電路240包含控制單元248且更包含互連至控制單元248之三對位元線/位元線棒(BL1/BLB1、BL2/BLB2、BL3/BLB3)。該陣列更包含互連至控制單元248之三個字線(WL1、WL2、WL3)。各控制單元248可例如採用第16圖至第29圖中所示的任何實施例及這些實施例的變化之形式。對應的CZ輸出線CZ1至CZ9從控制電路240的各控制單元248延伸出來。雖然顯示的是三乘三陣列，本發明並不限制於任何特定尺寸。舉例來說，其可具有至少一 對位元線/位元線棒線及至少一字線。於本發明之一或多個實施例中，該控制電路陣列可包含複數個位元線/位元線棒對及複數個字線。於本發明之一或多個實施例中，位元線/位元線棒線及字線可為位址線。

各輸出線CZ1至CZ9可耦接至對應的互連電晶體QI之閘極。參考第33B圖，來自控制電路240之各輸出線CZ1至CZ9可被耦接至X-Y矩陣130之對應的電晶體QI之對應的閘極輸出線CZ1至CZ9。結合X-Y矩陣130之控制電路240可被用來形成可程式化的矩陣陣列，其可被使用於可程式化的邏輯裝置。第33C圖顯示包含一陣列的控制單元248的控制電路240之實施例。

包含不同類型與實施例(例如，顯示於第5A-N圖的控制單元242中者、於第6A-E圖的控制單元244中者、於第7A-H圖的控制單元246中者、或於第16-19圖的控制單元248中者)的複數個控制單元因而可被排列於一陣列。控制單元陣列的範例係顯示於第30A、B、C圖、第31A、B、C圖、第32A、B、C圖、第33A、B、C圖。各控制單元可被用來控制可被耦接於X線與Y線之間的互連電晶體(或一些其他類型之可控制的互連裝置)的狀態。控制單元的陣列可被用來控制電晶體的X-Y陣列(或一些其他類型之可控制的互連裝置)之狀態，其中各電晶體係耦接於對應的X線與對應的Y線之間。結合X-Y電晶體陣列的控制單元陣列可被用來形成可程式化的邏輯裝置。要實現可程式化的邏輯裝置，控制單元的陣列與電晶體(或其他形式之可控制的互連裝置)的陣列能夠例如沿著彼此側、彼此平行、或於分離(例如金屬與合金)層於來置放。

應注意的是，此處所描述的各控制單元(例如於第5A-N圖、第6A-E圖、第7A-H圖、第16-19圖中之控制單元242、244、246、或248)亦可視為記憶體單元。各控制單元可被程式化於至少兩個可察覺的狀態之間。顯示於第30A、B、C圖、第31A、B、C圖、第32A、B、C圖、第33A、B、C圖之陣列可視為記憶體單元之陣列。因此，本發明之控制電路240可被形成為一或多個記憶體單元。具體而言，顯示於第30A、31A、32A、33A之本發明的控制電路240可視為記憶體單元之陣列。於一或多個實施例中，一或多個記憶體單元包含硫屬化物材料。於一或多個實施例中，一或多個記憶 體單元包含相變及/或臨限切換材料。於一或多個實施例中，一或多個記憶體單元包含相變記憶體元件及/或臨限切換元件。於一或多個實施例中，一或多個記憶體單元包含串聯臨限切換材料之相變材料。於一或多個實施例中，一或多個記憶體單元包含串聯臨限切換元件之相變記憶體元件。

可程式化的邏輯裝置之一類型為可程式化的邏輯陣列(PLA)。第12圖顯示PLA的方塊圖。如方塊圖所示，PLA包含一組輸入610、第一組可程式化的連接620、AND陣列630、第二組可程式化的連接640、OR陣列650、及一組輸出660。

第13圖為PLA之實施例，其為第12圖之方塊圖的實現。第13圖顯示一PLA，其包含：一組輸入610，包含A、B、C；一組可程式化的連接620，係由CPS元件組成(可耦接的互連之間的控制電路與交會連接電晶體)；AND陣列630；一第二組可程式化的連接640(及可耦接的互連，類似620)；OR陣列650；及一組輸出660，包含輸出Z0、Z1、Z2。第一與第二組的可程式化的互連係使用包含相變材料之可程式化的連接CPS來形成。所顯示的AND與OR閘極亦可具有額外的經程式化或未經程式化的輸入，且亦可具有反相輸出。

藉由相交程式化至較低電阻，來自邏輯的連接可被製成從Y至X，然後從輸出至閘極，如所屬技術領域具有通常知識者所熟知者。對於所屬技術領域具有通常知識者而言，使用此處之實施例而應用這些概念來製造FPGA或FPLA將是顯而易見的。

要最小化待命電流，僅那些可程式化的連接元件(對於給定之顧客的類型之電路應用係暫時需要)需要被測試且可用於程式化。於最極端的情形，於各相交點之所有可程式化的連接可在工廠測試，意指任何崩潰裝置被製成導電且若未被程式化成低電阻狀態，則造成漏洩。

在程式化期間所強加的電流或電壓，除了所屬技術領域具有通常知識者所熟知的其他有用的選項，可使用額外的電流或電壓程式化選項在工廠調整，且可在工廠或相關場所使用晶載或晶片外處理器而藉由演算法與時序來實施。

因此，藉由使用崩潰層且在運送之前或在相關場所時崩潰(僅針對那些 可能被正常地程式化及/或真正使用(如OPEN以外)的崩潰層)而降低漏洩。若之後有需要，即使未測試，雖然有較低確定的成功操作(及較少漏洩，直到被程式化以短路(short out)該崩潰層，同時使串聯崩潰層的該元件處於高電阻狀態)，大多數仍可為現場可程式化。

應注意的是，應用相變記憶體至可程式化的邏輯裝置的另一範例係顯示於美國專利申請案第10/459,632號，其內容係併入於此作為參考。

雖然本發明已詳細說明於較佳實施例，應理解的是，各種形式、細節的改變、及其他實施例是可能的。舉例來說，可增加相交點電晶體的大小或平行連接，以降低CLOSED電阻。再者，對所屬技術領域具有通常知識者而言，提供進一步優點之額外的特徵並非實現本發明之必要者，且可省略或以對於特定用更有優點的不同特徵來取代。所屬技術領域具有通常知識者可應用上述的方案，然而此處所有的實施例之修改與變化係包含於此處之申請專利範圍所界定的本發明之保護範疇內。

參考第14圖，顯示根據本發明之實施例的系統2500之部分。系統2500可被使用於無線裝置，例如個人數位助理(PDA)、具有無線上網功能之膝上型或筆記型電腦、連網板(web tablet)、電話或無線行動電話、呼叫器、立即傳訊裝置、數位音樂撥放器、數位相機、或其他適於無線地傳送及/或接收資訊的裝置。系統2500可被使用於任何以下系統：無線區域網路(WLAN)系統、無線個人網路(WPAN)系統、或行動通訊網路，然而本發明並不限於此。

系統2500可包含控制器2510、輸入/輸出(I/O)裝置2520(例如鍵盤、顯示器)、記憶體2530、無線介面2540、動態隨機存取記憶體(SRAM)2560，且彼此係經由匯流排2550而耦接。於一實施例中，電池2580供應電力至系統2500。應注意的是，本發明之範疇不限制於具有任何或全部的這些組件之實施例。

控制器2510可包含例如一或多個微處理器、數位訊號處理器、微控制器、或類似物。記憶體2530可被使用以儲存傳送至(或經由)系統2500的訊息。記憶體2530一可選項地被使用以儲存由控制器2510在系統2500的操作期間所執行的指令，且可被使用以儲存使用者資料。該等指令可被儲存 為數位資訊且如此處所揭露者，該使用者資料可被儲存於該記憶體之一區段(section)作為數位資料，及另一區段作為類比記憶體。如另一範例，一給定區段一次可被標記(labeled)且儲存數位資訊，之後可被再標記(relabeled)及再組態(reconfigured)以儲存類比資訊。記憶體2530可為一或多個不同類型的記憶體。

I/O裝置250可被使用以產生一訊號。系統2500可使用無線介面2540，利用無線射頻(RF)訊號，以傳送及接收送至或來自無線通訊網路的訊息。無線介面2540的範例可包含天線、或無線收發器、例如雙極天線，然而本發明並不限於此。同樣的，I/O裝置可傳送一電壓，其反映出儲存為數位輸出(若儲存為數位資訊)或其可為類比資訊(若儲存為類比資訊)。系統2500的一或多個元件可有益地結合此處所說明的實施例，以實現或改變該場之功能，其係藉由改變或最佳化互連及使用其中的閘極或其他邏輯功能，例如可耦接的互連及/或嵌入型記憶體，其使用用以產生控制單元及可耦接的互連或可程式化的互連之部分的程序。

雖然以上說明的是應用於無線的範例，本發明亦可使用於非無線的應用。

如上所述應注意的是，於本發明之各實施例中，可使用任何可程式化的電阻元件或材料來代替相變元件或相變材料。可程式化的電阻元件或材料可為在至少兩個電阻狀態之間可程式化的任何元件或材料，不管是揮發性(電力關閉後會喪失狀態)或是非揮發性。可程式化的電阻元件或材料不需要相變元件及/或臨限切換器或材料。

雖然本發明已參考一些實施例來描述，對所屬技術領域中具有通常知識者將了解有各種修改與變化。所附的申請專利範圍係涵蓋所有這些修改與變化，皆落於本發明之精神與範疇內。

10‧‧‧反熔絲

12A‧‧‧第一金屬層

12B‧‧‧第二金屬層

14‧‧‧介電質層

16‧‧‧崩潰層

100‧‧‧陣列

125‧‧‧矩陣

130‧‧‧矩陣

200A‧‧‧第一終端

200B‧‧‧第二終端

200C‧‧‧第三控制終端

240‧‧‧控制電路

242‧‧‧控制單元

244‧‧‧控制單元

246‧‧‧控制單元

248‧‧‧控制單元

260‧‧‧電壓調節器

280‧‧‧電荷泵

310A‧‧‧第一電極

310B‧‧‧第二電極

380‧‧‧崩潰層

450‧‧‧分支

460‧‧‧分支

480‧‧‧分支

550‧‧‧分支

560‧‧‧分支

560B‧‧‧分支

580‧‧‧分支

610‧‧‧輸入

620‧‧‧可程式化的連接

630‧‧‧AND陣列

640‧‧‧可程式化的連接

650‧‧‧OR陣列

660‧‧‧輸出

2500‧‧‧系統

2510‧‧‧控制器

2520‧‧‧輸入/輸出裝置

2530‧‧‧記憶體

2540‧‧‧無線介面

2550‧‧‧匯流排

2560‧‧‧SRAM

2580‧‧‧電池

2590‧‧‧相機

A至P‧‧‧輸出線

BL‧‧‧位元線

BLB‧‧‧位元線

CPS‧‧‧可程式化的連接

CTB‧‧‧偏電壓

CX‧‧‧位址線

CX1至CX3‧‧‧CX控制線

CY1至CY3‧‧‧CY控制線

CYN‧‧‧位址線

CYP‧‧‧位址線

CZ1至CZ9‧‧‧線

GROUND‧‧‧接地接點

LD1‧‧‧負載

LD2‧‧‧負載

M‧‧‧記憶體元件

M1‧‧‧記憶體元件

M2‧‧‧記憶體元件

MB‧‧‧記憶體元件

MB1‧‧‧記憶體元件

MB2‧‧‧記憶體元件

MW‧‧‧記憶體元件

MW1‧‧‧記憶體元件

MW2‧‧‧記憶體元件

N2‧‧‧節點

N4‧‧‧節點

N10‧‧‧節點

N20‧‧‧節點

NZ‧‧‧節點

NZ1‧‧‧節點

NZ2‧‧‧節點

PX‧‧‧線

PX1‧‧‧控制線

PX2‧‧‧控制線

PY‧‧‧線

PY1‧‧‧控制線

PY2‧‧‧控制線

Q2‧‧‧電晶體

Q4‧‧‧電晶體

Q6‧‧‧電晶體

Q12‧‧‧電晶體

Q19‧‧‧電晶體

Q22‧‧‧電晶體

Q30‧‧‧電晶體

Q32‧‧‧電晶體

Q41‧‧‧電晶體

Q42‧‧‧電晶體

Q61‧‧‧電晶體

Q71‧‧‧第一電流限制電晶體

Q72‧‧‧第二電流限制電晶體

Q8‧‧‧電晶體

QI‧‧‧電晶體

QI1N‧‧‧通道電晶體

R11‧‧‧電阻器

R12‧‧‧電阻器

S1至S8‧‧‧結構

T‧‧‧臨限切換元件

T1‧‧‧臨限切換元件

T1A‧‧‧臨限切換元件

T1B‧‧‧臨限切換元件

T2‧‧‧臨限切換元件

T2A‧‧‧臨限切換元件

T2B‧‧‧臨限切換元件

TB‧‧‧臨限切換器

TW‧‧‧臨限切換器

V1‧‧‧電壓

V2‧‧‧電壓

Vcc‧‧‧電源供應電壓

Vcc(REG)‧‧‧經調節的電壓

Vpumped‧‧‧經泵抽的電壓

Vpumped(REG)‧‧‧經調節的經泵 抽的電壓

Vt‧‧‧電壓

X,Y,CX,CY,CZ‧‧‧線

X1至X4‧‧‧導線

Y1至Y4‧‧‧導線

Z0至Z2‧‧‧輸出

第1圖顯示使用習知SRAM技術以在相交點驅動n通道電晶體QI之閘極的可程式化的連接之範例。

第2A圖顯示使用反熔絲技術之可程式化的連接； 第2B圖顯示包含崩潰層的反熔絲的範例；第3圖顯示本發明之可電氣地程式化的矩陣陣列之實施例；第4A圖為本發明之可程式化的連接之一實施例，顯示驅動相交點電晶體的控制電路；第4B圖為本發明之可程式化的連接之一實施例，顯示耦接至控制電路的電壓調節器；第4C圖為本發明之可程式化的連接之一實施例，顯示耦接至控制電路的電荷泵；第4D圖為本發明之可程式化的連接之一實施例，顯示耦接至耦接至控制電路的電壓調節器的電荷泵；第4E圖為本發明之可程式化的連接之一實施例；第5A圖為本發明之可程式化的連接之一實施例，顯示包含一記憶體元件與一臨限切換元件的控制電路；第5B圖為本發明之控制電路之一實施例，包含一記憶體元件(無崩潰層)與一臨限切換元件(無崩潰層)；第5C圖為本發明之控制電路之一實施例，包含一記憶體元件(有崩潰層)與一臨限切換元件(無崩潰層)；第5D圖為本發明之控制電路之一實施例，包含一記憶體元件(無崩潰層)與一臨限切換元件(有崩潰層)；第5E圖為本發明之控制電路之一實施例，包含一記憶體元件(有崩潰層)與一臨限切換元件(有崩潰層)；第5F圖為本發明之控制電路之一實施例，包含一記憶體元件(無崩潰層)、一崩潰裝置、及一臨限切換元件(無崩潰層)；第5G圖為本發明之控制電路之一實施例，包含一記憶體元件(無崩潰層)、一崩潰裝置、及一臨限切換元件(無崩潰層)；第5H圖為本發明之控制電路之一實施例，包含一記憶體元件(無崩潰層)、一第一崩潰裝置、一第二崩潰裝置、及一臨限切換元件(無崩潰層)；第5I圖為本發明之可程式化的連接之一實施例，具有一控制電路，該控制電路包含一臨限切換元件、一記憶體元件、及與該記憶體元件並聯的 一電晶體；第5J圖為本發明之可程式化的連接之一實施例，具有一控制電路，該控制電路包含一臨限切換元件、一記憶體元件、及與該臨限切換元件並聯的一電晶體；第5K圖為本發明之可程式化的連接之一實施例，具有一控制電路，該控制電路包含一臨限切換元件、一記憶體元件、及與該記憶體元件與該臨限切換元件串聯的一電晶體；第5L圖為本發明之可程式化的連接之一實施例，具有一控制電路，該控制電路包含一臨限切換元件、一記憶體元件、及與該記憶體元件與該臨限切換元件串聯的一電晶體；第5M圖為本發明之可程式化的連接之一實施例，具有一控制電路，該控制電路包含串聯一電晶體的一記憶體元件；第5N圖為本發明之可程式化的連接之一實施例，具有一控制電路，該控制電路包含串聯一電晶體的一臨限切換元件；第6A圖為本發明之可程式化的連接之一實施例，具有一控制電路，該控制電路包含一電晶體與一記憶體元件；第6B圖為本發明之可程式化的連接之一實施例，具有一控制電路，該控制電路包含一電晶體與一記憶體元件(無崩潰層)；第6C圖為本發明之可程式化的連接之一實施例，具有一控制電路，該控制電路包含一電晶體與一記憶體元件(有崩潰層)；第6D圖為本發明之可程式化的連接之一實施例，具有一控制電路，該控制電路包含一記憶體元件(無崩潰層)、一崩潰裝置、及一電晶體；第6E圖為本發明之可程式化的連接之一實施例，具有一控制電路，該控制電路包含一記憶體元件(無崩潰層)、一崩潰裝置、及一電晶體；第6F圖為本發明之可程式化的連接之一實施例，具有一控制電路，該控制電路包含一記憶體元件與一電晶體；第6G圖為本發明之可程式化的連接之一實施例，具有一控制電路，該控制電路包含一記憶體元件、一第一電晶體、及一第二電晶體；第7A圖為本發明之可程式化的連接之一實施例，具有一控制電路，該 控制電路包含一第一記憶體元件與一第二記憶體元件，其中各記憶體元件係與一電晶體並聯；第7B圖為本發明之可程式化的連接之一實施例，具有一控制電路，該控制電路包含一第一記憶體元件(無崩潰層)與一第二記憶體元件(無崩潰層)，其中各記憶體元件係與一電晶體並聯；第7C圖為本發明之可程式化的連接之一實施例，具有一控制電路，該控制電路包含一第一記憶體元件(有崩潰層)與一第二記憶體元件(無崩潰層)，其中各記憶體元件係與一電晶體並聯；第7D圖為本發明之可程式化的連接之一實施例，具有一控制電路，該控制電路包含一第一記憶體元件(無崩潰層)與一第二記憶體元件(有崩潰層)，其中各記憶體元件係與一電晶體並聯；第7E圖為本發明之可程式化的連接之一實施例，具有一控制電路，該控制電路包含一第一記憶體元件(有崩潰層)與一第二記憶體元件(有崩潰層)，其中各記憶體元件係與一電晶體並聯；第7F圖為本發明之可程式化的連接之一實施例，具有一控制電路，該控制電路包含一第一記憶體元件(無崩潰層)、一第二記憶體元件(無崩潰層)、及一崩潰裝置，其中該第一記憶體元件與該崩潰裝置係與一電晶體並聯，而該第二記憶體元件係與一電晶體並聯；第7G圖為本發明之可程式化的連接之一實施例，具有一控制電路，該控制電路包含一第一記憶體元件(無崩潰層)、一第二記憶體元件(無崩潰層)、及一崩潰裝置，其中該第一記憶體元件係與一電晶體並聯，而該第二記憶體元件與該崩潰裝置係與一電晶體並聯；第7H圖為本發明之可程式化的連接之一實施例，具有一控制電路，該控制電路包含一第一記憶體元件(無崩潰層)、一第二記憶體元件(無崩潰層)、一第一崩潰裝置、及一第二崩潰裝置，其中該第一記憶體元件與該第一崩潰裝置係與一電晶體並聯，而該第二記憶體元件與該第二崩潰裝置係與一電晶體並聯；第8A圖為本發明之裝置結構的一實施例，該裝置結構包含一相變或臨限切換材料； 第8B圖為本發明之裝置結構的一實施例，該裝置結構包含一相變或臨限切換材料、一第一電極、及一第二電極；第8C圖為本發明之裝置結構的一實施例，該裝置結構包含一相變或臨限切換材料、及一崩潰層；第8D圖為本發明之裝置結構的一實施例，該裝置結構包含一相變或臨限切換材料、及一崩潰層；第8E圖為本發明之裝置結構的一實施例，該裝置結構包含一相變或臨限切換材料、一第一電極、一第二電極、及一崩潰層；第8F圖為本發明之裝置結構的一實施例，該裝置結構包含一相變或臨限切換材料、一第一電極、一第二電極、及一崩潰層；第8G圖為本發明之裝置結構的一實施例，該裝置結構包含一相變或臨限切換材料、一第一電極、一第二電極、及一崩潰層；第8H圖為本發明之裝置結構的一實施例，該裝置結構包含一相變或臨限切換材料、一第一電極、一第二電極、及一崩潰層；第8I圖為本發明之裝置結構的一實施例，該裝置結構包含一相變切換材料、及一臨限切換材料；第8J圖為本發明之裝置結構的一實施例，該裝置結構包含一相變切換材料、一臨限切換材料、及一崩潰層；第8K圖為本發明之裝置結構的一實施例，該裝置結構包含一相變切換材料、一臨限切換材料、及一崩潰層；第8L圖為本發明之裝置結構的一實施例，該裝置結構包含一相變切換材料、及一臨限切換材料；第8M圖為本發明之裝置結構的一實施例，該裝置結構包含一相變切換材料、一臨限切換材料、及一崩潰層；第8N圖為本發明之裝置結構的一實施例，該裝置結構包含一相變切換材料、一臨限切換材料、及一崩潰層；第9A圖為臨限切換元件(無崩潰層)的電流-電壓曲線之範例；第9B圖為臨限切換元件(有崩潰層)的電流-電壓曲線之範例；第10A圖為相變記憶體元件(無崩潰層)於重置狀態的電流-電壓曲線之 範例；第10B圖為相變記憶體元件(無崩潰層)於設定狀態的電流-電壓曲線之範例；第10C圖為相變記憶體元件(有崩潰層)於重置狀態的電流-電壓曲線之範例；第10D圖為相變記憶體元件(有崩潰層)於設定狀態的電流-電壓曲線之範例；第11圖為相變記憶體元件的電流-電阻曲線之範例；第12圖為可程式化的邏輯陣列之方塊圖的範例；第13圖為使用可程式化的連接之第12圖的方塊圖之實現；第14圖顯示一電子裝置的方塊圖，該電子裝置包含記憶體、控制器、無線介面、相機、SRAM、I/O、及電池；第15A圖顯示一控制電路的實施例，該控制電路包含四乘四矩陣的控制單元，其中各控制單元包含串聯一臨限切換元件的一記憶體單元；第15B圖顯示本發明之控制電路之一實施例，包含四乘四矩陣的控制單元，其中各控制單元係提供一控制訊號至一對應的互連電晶體；第16圖顯示本發明之控制電路之一實施例，具有交錯耦接的電晶體，其中各負載包含一臨限切換元件；第17圖顯示本發明之控制電路之一實施例，具有交錯耦接的電晶體，其中各負載包含一臨限切換元件；第18圖顯示本發明之控制電路之一實施例，具有交錯耦接的電晶體，其中各負載包含一臨限切換元件；第19圖顯示本發明之控制電路之一實施例，具有交錯耦接的電晶體，其中各負載包含一臨限切換元件；第20圖顯示本發明之控制電路之一實施例，具有交錯耦接的電晶體，其中各負載包含一臨限切換元件；第21圖顯示本發明之控制電路之一實施例，具有交錯耦接的電晶體，其中各負載包含串聯一臨限切換元件的一記憶體元件；第22圖顯示本發明之控制電路之一實施例，具有交錯耦接的電晶體， 其中各負載包含一記憶體元件；第23圖顯示本發明之控制電路之一實施例，具有交錯耦接的電晶體，其中各負載包含一記憶體元件；第24圖顯示本發明之控制電路之一實施例，具有交錯耦接的電晶體，其中各負載包含一記憶體元件；第25圖顯示本發明之控制電路之一實施例，具有交錯耦接的電晶體，其中各負載包含一記憶體元件；第26圖顯示本發明之控制電路之一實施例，具有交錯耦接的電晶體與負載；第27圖顯示本發明之控制電路之一實施例，具有交錯耦接的電晶體與負載；第28圖顯示本發明之控制電路之一實施例，具有交錯耦接的電晶體與負載；第29圖顯示本發明之控制電路之一實施例，包含四個臨限切換元件；第30A圖顯示本發明之控制電路之一實施例，包含一陣列的控制單元，具有CX線與CY線；第30B圖顯示本發明之控制電路之一實施例，包含三乘三陣列的控制單元，其中各控制單元係提供一控制訊號至X-Y陣列之一對應的互連電晶體；第30C圖顯示本發明之控制電路之一實施例，包含一陣列的控制單元，具有CX線與CY線；第31A圖顯示本發明之控制電路之一實施例，包含一陣列的控制單元，具有CX線與CY線；第31B圖顯示本發明之控制電路之一實施例，包含三乘三陣列的控制單元，其中各控制單元係提供一控制訊號至X-Y陣列之一對應的互連電晶體；第31C圖顯示本發明之控制電路之一實施例，包含一陣列的控制單元，具有CX線與CY線；第32A圖顯示本發明之控制電路之一實施例，包含一陣列的控制單元， 具有CX線、CYP線、及CYN線；第32B圖顯示本發明之控制電路之一實施例，包含三乘三陣列的控制單元，其中各控制單元係提供一控制訊號至X-Y陣列之一對應的互連電晶體；第32C圖顯示本發明之控制電路之一實施例，包含一陣列的控制單元，具有CX線、CYP線、及CYN線；第33A圖顯示本發明之控制電路之一實施例，包含一陣列的控制單元、字線、位元線、及位元線棒；第33B圖顯示本發明之控制電路之一實施例，包含三乘三陣列的控制單元，其中各控制單元係提供一控制訊號至X-Y陣列之一對應的互連電晶體；及第33C圖顯示本發明之控制電路之一實施例，包含一陣列的控制單元、字線、位元線、及位元線棒。

100‧‧‧陣列

101‧‧‧CPS可程式化的連接

X1至X4‧‧‧導線

Y1至Y4‧‧‧導線

Claims (30)

1. 一種積體電路，其包含：一第一導線；一第二導線；一可控制的互連裝置，其耦接於該第一與第二導線之間；一控制電路，供控制該互連裝置的狀態，該控制電路包含一臨限切換材料，其中該控制電路包含一SRAM裝置，該SRAM裝置包含該臨限切換材料。
2. 如請求項1之積體電路，其中該積體電路更包含一耦接至該SRAM裝置之相變材料。
3. 一種積體電路，其包含；一第一導線；一第二導線；一可控制的互連裝置，其耦接於該第一與第二導線之間；一SRAM裝置，其耦接至該互連裝置，該SRAM裝置包含一臨限切換材料。
4. 如請求項3之積體電路，其中該SRAM裝置包含一第一反相器，該第一反相器交錯耦接一第二反相器。
5. 如請求項4之積體電路，其中該第一反相器包含一第一電晶體，該第一電晶體與一第一負載串聯，該第二反相器包含一第二電晶體，該第二電晶體與一第二負載串聯。
6. 如請求項5之積體電路，其中該第一負載包含一第一相變記憶體元件，該第二負載包含一第二相變記憶體元件。
7. 如請求項5之積體電路，其中該第一負載包含一第一臨限切換元件，該第二負載包含一第二臨限切換元件。
8. 如請求項5之積體電路，其中該第一負載包含一第一臨限切換元件，該第一臨限切換元件與一第一記憶體元件串聯，該第二負載包含一第二臨限切換元件，該第二臨限切換元件與一第二記憶體元件串聯。
9. 如請求項4之積體電路，其中該第一反相器包含一第一相變記憶體元件，該第二反相器包含一第二相變記憶體元件。
10. 如請求項4之積體電路，其中該第一反相器包含一第一臨限切換元件，該第二反相器包含一第二臨限切換元件。
11. 如請求項4之積體電路，其中該第一反相器包含一第一臨限切換元件，該第一臨限切換元件與一第一相變記憶體元件串聯，該第二反相器包含一第二臨限切換元件，該第二臨限切換元件與一第二相變記憶體元件串聯。
12. 如請求項3之積體電路，其中該SRAM裝置包含一第一電晶體，該第一電晶體交錯耦接一第二電晶體。
13. 如請求項12之積體電路，其中該SRAM裝置包含一第一相變記憶體元件與一第二相變記憶體元件，該第一相變記憶體元件與該第一電晶體串聯，該第二相變記憶體元件與該第二電晶體串聯。
14. 如請求項12之積體電路，其中該SRAM裝置包含一第一臨限切換元件與一第二臨限切換元件，該第一臨限切換元件與該第一電晶體串聯，該第二臨限切換元件與該第二電晶體串聯。
15. 如請求項3之積體電路，其中該SRAM裝置更包含一第一相變記憶體元件與一第二相變記憶體元件，該第一相變記憶體元件與一第一臨限切換元件串聯，該第二相變記憶體元件與一第二臨限切換元件串聯。
16. 如請求項3之積體電路，其中該互連裝置包含一電晶體。
17. 如請求項16之積體電路，其中該電晶體係耦接於該第一導線與該第二導線之間。
18. 如請求項17之積體電路，其中該電晶體係一MOS電晶體。
19. 如請求項3之積體電路，其中該可控制的互連裝置係一可控制的阻抗裝置。
20. 如請求項3之積體電路，其中該互連裝置係一可控制的開關。
21. 如請求項3之積體電路，其中該互連裝置係一可控制的矽整流器。
22. 如請求項3之積體電路，其中該第一導線交會該第二導線。
23. 如請求項3之積體電路，其中該第一導線係一矩陣陣列的複數個第一導線之其中一者，該第二導線係該矩陣陣列的複數個第二導線之其中一者。
24. 如請求項3之積體電路，其中該積體電路係一可程式化邏輯裝置。
25. 如請求項1或3之積體電路，其中該SRAM裝置更包含一相變材料。
26. 如請求項3之積體電路，其中該積體電路更包含一耦接至該SRAM裝置之相變材料。
27. 一種積體電路，其包含：一第一導線；一第二導線；一可控制的互連裝置，其耦接於該第一與第二導線之間；一靜態隨機存取記憶體(SRAM)裝置，其耦接至該互連裝置，該SRAM裝置包含一臨限切換材料，該臨限切換材料耦接至一位元線或一字線。
28. 如請求項27之積體電路，其中該臨限切換材料係藉由一電阻耦接至該位元線或該字線。
29. 如請求項27之積體電路，其中該積體電路更包含一耦接至該SRAM裝置之相變材料。
30. 一種積體電路，其包含：一第一導線；一第二導線；一可控制的互連裝置，其耦接於該第一與第二導線之間；一靜態隨機存取記憶體(SRAM)裝置，其耦接至該互連裝置，該SRAM裝置包含一硫屬化物(chalcongenide)材料，其中該硫屬化物材料為直接地耦接至一位元線或一字線。