JP2009526389A - ナノチューブトランジスタアクセスデバイスを備えたメモリ - Google Patents

ナノチューブトランジスタアクセスデバイスを備えたメモリ Download PDF

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Abstract

メモリセルは、メモリ素子と、当該メモリ素子にアクセスするために当該メモリ素子に接触したナノチューブトランジスタとを有している。

Description

発明の詳細な説明
〔背景〕
不揮発性メモリの１つのタイプとして、抵抗メモリがある。抵抗メモリは、メモリ素子の抵抗値を用いて、１ビットまたはそれ以上のデータを記憶する。例えば、抵抗値が高くなるようにプログラムされたメモリ素子は論理値「１」データビット値を示し、抵抗値が低くなるようにプログラムされたメモリ素子は論理値「０」データビット値を示す。メモリ素子の抵抗値は、メモリ素子に電圧パルスまたは電流パルスを印加することによって、電気的に切り替えられる。抵抗メモリの１つのタイプとして、相変化メモリがある。相変化メモリは、抵抗メモリ素子として相変化材料を用いる。
相変化メモリは、少なくとも２つの異なる状態を示す相変化材料に基づいている。相変化材料は、データビットを記憶するためにメモリセル内において用いられる。相変化材料の状態は、アモルファス状態および結晶状態と称される。これらの状態は、アモルファス状態が一般的に結晶状態よりも高い抵抗率を示すため、区別することができる。一般的には、アモルファス状態では原子構造がより不規則であり、結晶状態では格子がより規則的である。一部の相変化材料は、例えば面心立方（face-centered cubic; FCC）状態および六方最密充填（hexagonal closest packing; HCP）状態など、２つ以上の結晶状態を示す。これら２つの結晶状態は抵抗率がそれぞれ異なり、複数のデータビットを記憶するために用いることができる。
相変化材料における相変化は、可逆的に誘発させることができる。メモリは、温度変化に反応して、アモルファス状態から結晶状態、および結晶状態からアモルファス状態へと変化する。相変化材料における温度変化は、様々な方法によって達成することができる。例えば、相変化材料へのレーザー照射、相変化材料への電流供給、相変化材料に隣接する抵抗ヒータへの電流供給を挙げることができる。これら方法のいずれにおいても、相変化材料の加熱が制御可能であることによって、これら相変化材料内における相変化が制御可能となる。
相変化材料からなる複数のメモリセルを有するメモリアレイを備えた相変化メモリは、相変化材料のメモリ状態を利用してデータを記憶するようにプログラムすることができる。このような相変化メモリデバイスにおけるデータの読み出しおよび書き込みを行うための方法の１つとして、相変化材料へ印加される電流および／または電圧パルスを制御する方法がある。電流および／または電圧のレベルは、各メモリセル内の相変化材料内において誘発される温度に対応している。
相変化メモリセル内の相変化素子を、或る状態から別の状態へと変化させる（セットまたはリセットする）ために用いられる電流は、電極と相変化素子との間の界面における電流密度に強く依存している。界面領域を低減して、メモリ素子をセットおよびリセットするために必要な絶対電流を低減するために、スペーサ技術が用いられている。界面領域を低減するために用いられる別の技術としては、２００５年７月１４日出願、米国特許出願第１１／１８２、０２２号、「PHASE CHANGE MEMORY CELL HAVING NANOWIRE ELECTRODE」に記載されているように、相変化メモリセルのためのナノワイヤ電極がある。しかし、これらの技術におけるメモリセルサイズは、相変化素子に電流を駆動するために用いられるアクセスデバイスによって、依然として制限されている。
さらに、相変化素子をセットおよびリセットするために、相変化素子の閾値電圧を設定する必要がある。このため、アクセスデバイスの抵抗は、低電圧動作が可能となるように十分に低いものでなくてはならない。さらに、相変化メモリセルは、通常はＢＥＯＬメモリセル（backend-of-line memory cell）である。したがって、通常はＦＥＯＬ（front-end-of-line）に配置されているアクセスデバイスを、ＢＥＯＬに配置されているメモリセルに接続するために、相当量の領域が用いられる。
〔概要〕
本発明の一実施形態は、メモリセルを提供する。当該メモリセルは、メモリ素子と、当該メモリ素子にアクセスするために当該メモリ素子に接触したナノチューブトランジスタとを備えている。
〔図面の簡単な説明〕
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら図面中の各素子は、必ずしも互いに相対的な縮尺とはなっていない。同様の符号は、対応する同様の箇所を示している。
図１は、メモリデバイスの一実施形態を示すブロック図である。
図２は、カーボンナノチューブ（ＣＮＴ）トランジスタの一実施形態を示す図である。
図３Ａは、メモリセルの一実施形態を示す図である。
図３Ｂは、メモリセルの別の実施形態を示す図である。
図４Ａは、一対のメモリセルの一実施形態を示す図である。
図４Ｂは、一対のメモリセルの別の実施形態を示す図である。
図４Ｃは、一対のメモリセルの別の実施形態を示す図である。
図５は、メモリセルの別の実施形態を示す図である。
図６は、一対のメモリセルの別の実施形態を示す図である。
図７は、一対のメモリセルの別の実施形態を示す図である。
〔詳細な説明〕
図１は、メモリデバイス１００の一実施形態を示すブロック図である。メモリデバイス１００は、書き込みパルス発生器１０２、分配回路１０４、メモリセル１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、およびセンス回路１０８を備えている。一実施形態では、メモリセル１０６ａ〜１０６ｄは、メモリセル内のメモリ材料のアモルファスから結晶質への相遷移に基づく相変化メモリセルなどの、抵抗メモリセルである。別の実施形態では、メモリセル１０６ａ〜１０６ｄは、導電性ブリッジングランダムアクセスメモリ（ＣＢＲＡＭ）セル、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セル、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）セル、カンチレバーメモリセル（cantilever memory cell）、ポリマーメモリセル、あるいはその他の適切なＢＥＯＬメモリセルである。
各メモリセル１０６ａ〜１０６ｄは、メモリ素子と、当該メモリ素子にアクセスするためのナノチューブトランジスタとを有している。一実施形態では、ナノチューブトランジスタは、カーボンナノチューブ（ＣＮＴ）トランジスタである。ＣＮＴトランジスタは、２つのメタライゼーション（metalization）層間に配置されている。ＣＮＴトランジスタの電流密度は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ)の電流密度よりも遥かに高い。メモリ素子、例えば相変化素子は、ナノチューブトランジスタに電気的に結合されている。一実施形態では、メモリ素子はマッシュルーム形状（mushroom configuration）をしており、またナノチューブトランジスタのソースまたはドレインに接触している。別の実施形態では、相変化素子はビア内に配置されている。当該ビア内には、ナノチューブトランジスタも配置されており、またナノチューブトランジスタのソースまたはドレインに接触している。
本発明に係るナノチューブトランジスタに基づくメモリセルの面積は、４Ｆ2 （「Ｆ」は最小加工寸法）まで寸法変更することができる。各メモリセルによって占有される領域が小さいことによって、内蔵されたスタンドアロンメモリ回路が可能となる。さらに、ＭＯＳＦＥＴの電流密度よりもＣＮＴトランジスタの電流密度の方が大きいことによって、メモリセルにアクセスするための周辺回路に対する必須要件が緩和される。周辺回路に対する必須要件が緩和されるのは、ＣＮＴトランジスタにおける電圧降下がＭＯＳＦＥＴにおける電圧降下よりも小さいためである。メモリセルサイズが小さい場合は配線長もまた短くなり、これによって寄生抵抗および寄生容量の定数がさらに低減される。このため、ＣＮＴトランジスタメモリセルによってメモリセルを４Ｆ2まで変更することができる。
上記ＣＮＴトランジスタは、可能な限りメモリ素子に近接して配置される。メモリ素子をシリコン表面まで接続する必要がないため、配線および寄生効果が最低限に抑えられる。メモリ素子の組み込みは、１つの層のみに限定されることなく、複数のメモリ素子をスタックすることができる。ＣＮＴトランジスタ選択デバイスと相変化素子との界面における電流密度は内在的に高くなり、これによってセットおよびリセット電流を低減するのに役立つ。複数のメタライゼーションレベルが使用可能である埋め込みメモリ回路においては、メタライゼーションの上方レベルにメモリアレイを統合し、当該メモリアレイの真下に復号器と制御論理部を統合することができる。しかし、十分なメタライゼーションレベルが使用できない場合（例えば、スタンドアロンメモリ回路では、メタライゼーションレベルの量は限られている場合がある）は、下方のメタライゼーションレベルを、高濃度にドープされたシリコンまたはポリシリコンとして形成することができる。
一実施形態では、書き込みパルス発生器１０２は、分配回路１０４を介してメモリセル１０６ａ〜１０６ｄに、制御下で与えられる電流パルスまたは電圧パルスを生成する。一実施形態では、分配回路１０４は、メモリセルに電流パルスまたは電圧パルスを制御しながら与える複数のトランジスタを備えている。書き込みパルス発生器１０２は、信号経路１１０を介して、分配回路１０４に電気的に結合されている。分配回路１０４は、信号経路１１２ａ〜１１２ｄを介して、各メモリセル１０６ａ〜１０６ｄに電気的に結合されている。分配回路１０４は、信号経路１１２ａを介して、メモリセル１０６ａに電気的に結合されている。分配回路１０４は、信号経路１１２ｂを介して、メモリセル１０６ｂに電気的に結合されている。分配回路１０４は、信号経路１１２ｃを介して、メモリセル１０６ｃに電気的に結合されている。分配回路１０４は、信号経路１１２ｄを介して、メモリセル１０６ｄに電気的に結合されている。分配回路１０４はさらに、信号経路１１４を介して、センス回路１０８に電気的に結合されており、センス回路１０８は、信号経路１１６を介して、書き込みパルス発生器１０２に電気的に結合されている。
センス回路１０８は、メモリセル１０６ａ〜１０６ｄの状態を検知し、メモリセル１０６ａ〜１０６ｄの抵抗状態を示す信号を供給する。センス回路１０８は、信号経路１１４を介して、メモリセル１０６ａ〜１０６ｄの各状態を読み出す。分配回路１０４は、センス回路１０８とメモリセル１０６ａ〜１０６ｄとの間に、信号経路１１２ａ〜l１２ｄを介して、読み出し信号を制御しながら与える。一実施形態では、分配回路１０４は、センス回路１０８とメモリセル１０６ａ〜１０６ｄとの間に読み出し信号を制御しながら与える複数のトランジスタを備えている。
一実施形態では、メモリセル１０６ａ〜１０６ｄは、アモルファス状態から結晶状態、あるいは結晶状態からアモルファス状態へと温度変化の影響下において変化する、相変化材料から形成されている。したがって、結晶化度によって、メモリデバイス１００内にデータを記憶するための少なくとも２つのメモリ状態が規定される。これら少なくとも２つのメモリ状態は、ビット値「０」および「１」に割り当てることができる。メモリセル１０６ａ〜１０６ｄのビット状態は、その電気抵抗率において大きく異なる。アモルファス状態にある相変化材料は、結晶状態にある場合よりも遥かに高い抵抗率を示す。このように、センスアンプ１０８は、セル抵抗値を読み出して、特定のメモリセル１０６ａ〜１０６ｄに割り当てられたビット値が決定される。
メモリデバイス１００内のメモリセル１０６ａ〜１０６ｄをプログラムするために、書き込みパルス発生器１０２は、標的メモリセル内の相変化材料を加熱する電流パルスまたは電圧パルスを生成する。一実施形態では、書き込みパルス発生器１０２は、適切な電流パルスまたは電圧パルスを生成し、この電流パルスまたは電圧パルスは分配回路１０４に供給され、そして適切な標的メモリセル１０６ａ〜１０６ｄに分配される。上記電流パルスまたは電圧パルスの振幅および幅は、メモリセルがセットされるのか、あるいはリセットされるのかに応じて制御される。一般的に、メモリセルの「セット」動作は、標的メモリセルの相変化材料を、その結晶化温度を超えて（しかしその融点を超えないように）十分に長い時間加熱して、結晶状態を達成する動作である。一般的に、メモリセルの「リセット」動作は、標的セルの相変化材料を、その融点を超えて加熱した後に急速に冷却して、アモルファス状態を達成する動作である。
図２は、ナノチューブトランジスタ１５０の一実施形態を示す図である。一実施形態では、ナノチューブトランジスタ１５０は、カーボンナノチューブ（ＣＮＴ）トランジスタである。ＣＮＴトランジスタ１５０は、第１の金属層１５２、ゲート層１５４、第２の金属層１５６、およびナノチューブ１５８ａおよび１５８ｂを有している。第１の金属層１５２は、ＣＮＴトランジスタ１５０のためのソースおよびドレインの一方であり、第２の金属層１５６は、ＣＮＴトランジスタ１５０のためのソースおよびドレインの他方である。第１の金属層１５２は、ソース線またはドレイン線である第１の導電線１６０に電気的に結合されている。ゲート層１５４は、ワード線１６２に電気的に結合されている。第２の金属層１５６は、ソース線またはドレイン線である第２の導電線１６４に電気的に結合されている。第１の金属層１５２は、ナノチューブ１５８ａの一端に電気的に結合されている。ナノチューブ１５８ａの他端は、ゲート層１５４の一端に電気的に結合されている。ゲート層１５４の他端は、ナノチューブ１５８ｂの一端に電気的に結合されている。ナノチューブ１５８ｂの他端は、第２の金属層１５６に電気的に結合されている。
ＣＮＴトランジスタ１５０は、ワード線１６２上の論理ハイ信号に応答してオンになり、第１の導電線１６０と第２の導電線１６４との間に信号を通す。ＣＮＴトランジスタ１５０はまた、ワード線１６２上の論理ロー信号に応答してオフになり、第１の導電線１６０と第２の導電線１６４との間に信号が通らないように遮断する。ＣＮＴトランジスタ１５０の電流密度は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ)よりも大きい。
図３Ａは、メモリセル２００ａの一実施形態を示す図である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、メモリセル２００ａと同様である。メモリセル２００ａは、第１の導電線２０２ａ、ワード線２０４、第２の導電線２０２ｂ、ＣＮＴトランジスタ２０６、および相変化素子２０８を有している。第１の導電線２０２ａは、相変化素子２０８の一端に電気的に結合されている。相変化素子２０８の他端は、ＣＮＴトランジスタ２０６のソース−ドレイン経路の一端に電気的に結合されている。ＣＮＴトランジスタ２０６のソース−ドレイン経路の他端は、第２の導電線２０２ｂに電気的に結合されている。ＣＮＴトランジスタ２０６のゲートは、ワード線２０４に電気的に結合されている。
一実施形態では、第１の導電線２０２ａはソース線であり、第２の導電線２０２ｂはビット線である。別の実施形態では、第１の導電線２０２ａはビット線であり、第２の導電線２０２ｂはソース線である。第１の導電線２０２ａは、第１の水平面内に配置されており、ワード線２０４は第２の水平面内に配置されており、第２の導電線２０２ｂは第３の水平面内に配置されている。第１の水平面は、第２の水平面から離れて配置されていると共に、第２の水平面に平行である。第２の水平面は、第３の水平面から離れて配置されていると共に、第３の水平面に平行である。相変化素子２０８は、第１の導電線２０２ａからワード線２０４に向かって伸びている。ＣＮＴトランジスタ２０４のソース−ドレイン経路は、ワード線２０４から、第１の導電線２０２ａおよび第３の導電線２０６に向かって伸びている。相変化素子２０８およびＣＮＴトランジスタ２０６のソース−ドレイン経路は、実質的に垂直に整列している。
一実施形態では、第１の導電線２０２ａは、第２の導電線２０２ｂに実質的に平行であり、ワード線２０４は、第１の導電線２０２ａおよび第２の導電線２０２ｂに対して実質的に垂直である。別の実施形態では、ワード線２０４は、第１の導電線２０２ａおよび第２の導電線２０２ｂと９０°以外の角度を成している。
相変化素子２０８は、ＣＮＴトランジスタ２０６が形成されるビアと同一のビア内に形成される。本発明に係る相変化素子２０８は、様々な材料から形成されていてよい。このような材料としては、一般的には、周期表の第６族に属する元素を１つまたは１つ以上含有したカルコゲナイド合金が有用である。一実施形態では、メモリセル２００ａの相変化素子２０８は、ＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、あるいはＡｇＩｎＳｂＴｅなどのカルコゲナイド化合物材料から形成される。別の実施形態では、相変化素子２０８は、ＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、あるいはＧｅＧａＩｎＳｂなどのカルコゲンを含有していない材料から形成される。別の実施形態では、相変化素子２０８は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳの元素を１つまたは１つ以上含有した、任意の適切な材料から形成される。
ＣＮＴトランジスタ２０６は、ワード線２０４上の論理ハイ信号に応答してオンになり、第１の導電線２０２ａから相変化素子２０８を通って第２の導電線２０２ｂへと流れる信号を通すか、あるいは、第２の導電線２０２ｂから相変化素子２０８を通って第１の導電線２０２ａへと流れる信号を通す。ＣＮＴトランジスタ２０６がオンになって相変化素子２０８へ流れた信号は、相変化素子２０８の状態の読み出し、相変化素子２０８のセット、あるいは相変化素子２０８のリセットのために用いられる。ＣＮＴトランジスタ２０６はまた、ワード線２０４上の論理ロー信号に応答してオフになり、信号が第１の導電線２０２ａと第２の導電線２０２ｂとの間で相変化素子２０８を通って流れないように遮断する。
図３Ｂは、メモリセル２００ｂの別の実施形態を示す図である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、メモリセル２００ｂと同様である。メモリセル２００ｂは、第２の導電線２０２ｂが第１の導電線２０２ａに対して実質的に垂直であり、ワード線２０４に実質的に平行である点を除いては、図３Ａに照らして説明および図示したメモリセル２００ａと同様である。メモリセル２００ｂは、メモリセル２００ａと同様に動作する。
別の実施形態では、ワード線２０４は、第１の導電線２０２ａおよび第２の導電線２０２ｂに実質的に平行である。別の実施形態では、ワード線２０４は、第１の導電線２０２ａに実質的に平行であり、第２の導電線２０２ｂに対して実質的に垂直である。別の実施形態では、他の適切な構成が用いられる。
図４Ａは、一対のメモリセル２２０ａの一実施形態を示す図である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、メモリセル２２０ａの対のメモリセルのいずれか一方と同様である。メモリセル２２０ａは、第１の導電線２０２ａ、第２の導電線２０２ｂ、第３の導電線２０２ｃ、第１のワード線２０４ａ、第２のワード線２０４ｂ、第１のＣＮＴトランジスタ２０６ａ、第２のＣＮＴトランジスタ２０６ｂ、第１の相変化素子２０８ａ、および第２の相変化素子２０８ｂを有している。
第１の導電線２０２ａは、第１の相変化素子２０８ａの一端に電気的に結合されている。第１の相変化素子２０８ａの他端は、第１のＣＮＴトランジスタ２０６ａのソース−ドレイン経路の一端に電気的に結合されている。第１のＣＮＴトランジスタ２０６ａのソース−ドレイン経路の他端は、第２の導電線２０２ｂに電気的に結合されている。第２の導電線２０２ｂは、第２のＣＮＴトランジスタ２０６ｂのソース−ドレイン経路の一端に電気的に結合されている。第２のＣＮＴトランジスタ２０６ｂのソース−ドレイン経路の他端は、第２の相変化素子２０８ｂの一端に電気的に結合されている。第２の相変化素子２０８ｂの他端は、第３の導電線２０２ｃに電気的に結合されている。第１のＣＮＴトランジスタ２０６ａのゲートは、第１のワード線２０４ａに電気的に結合されている。第２のＣＮＴトランジスタ２０６ｂのゲートは、第２のワード線２０４ｂに電気的に結合されている。
一実施形態では、第１の導電線２０２ａおよび第３の導電線２０２ｃはソース線であり、第２の導電線２０２ｂはビット線である。別の実施形態では、第１の導電線２０２ａおよび第３の導電線２０２ｃはビット線であり、第２の導電線２０２ｂはソース線である。第１の導電線２０２ａは第１の水平面内に配置されており、第１のワード線２０４ａは第２の水平面内に配置されており、第２の導電線２０２ｂは第３の水平面内に配置されており、第２のワード線２０４ｂは第４の水平面内に配置されており、第３の導電線２０２ｃは第５の水平面内に配置されている。第１の水平面は、第２の水平面から離れて配置されていると共に、第２の水平面と平行である。第２の水平面は、第３の水平面から離れて配置されていると共に、第３の水平面と平行である。第３の水平面は、第４の水平面から離れて配置されていると共に、第４の水平面と平行である。第４の水平面は、第５の水平面から離れて配置されていると共に、第５の水平面と平行である。
第１の相変化素子２０８ａは、第１の導電線２０２ａから第１のワード線２０４ａに向かって伸びている。第１のＣＮＴトランジスタ２０６ａのソース−ドレイン経路は、第１のワード線２０４ａから、第１の導電線２０２ａおよび第２の導電線２０２ｂに向かって伸びている。第２のＣＮＴトランジスタ２０６ｂのソース−ドレイン経路は、第２のワード線２０４ｂから、第２の導電線２０２ｂおよび第３の導電線２０２ｃに向かって伸びている。第２の相変化素子２０８ｂは、第３の導電線２０２ｃから第２のワード線２０４ｂに向かって伸びている。第１の相変化素子２０８ａ、第１のＣＮＴトランジスタ２０６ａのソース−ドレイン経路、第２のＣＮＴトランジスタ２０６ｂのソース−ドレイン経路、および第２の相変化素子２０８ｂは、実質的に垂直に整列している。
一実施形態では、第１の導電線２０２ａは、第３の導電線２０２ｃに実質的に平行であり、第２の導電線２０２ｂ、第１のワード線２０４ａ、および第２のワード線２０４ｂに対して実質的に垂直である。別の実施形態では、第２の導電線２０２ｂ、第１のワード線２０４ａ、および第２のワード線２０４ｂは、第１の導電線２０２ａおよび第３の導電線２０２ｃと９０°以外の角度を成している。
第１の相変化素子２０８ａは、第１のＣＮＴトランジスタ２０６ａが形成されるビアと同一のビア内に形成される。第２の相変化素子２０８ｂは、第２のＣＮＴトランジスタ２０６ｂが形成されるビアと同一のビア内に形成される。第１の相変化素子２０８ａおよび第２の相変化素子２０８ｂは、図３Ａを参照しながら説明した相変化素子２０８の材料と同様の材料から形成されている。
第１のＣＮＴトランジスタ２０６ａは、第１のワード線２０４ａ上の論理ハイ信号に応答してオンになり、第１の導電線２０２ａから第１の相変化素子２０８ａを通って第２の導電線２０２ｂへ流れる信号を通すか、あるいは、第２の導電線２０２ｂから第１の相変化素子２０８ａを通って第１の導電線２０２ａへ流れる信号を通す。第１のＣＮＴトランジスタ２０６ａがオンになって第１の相変化素子２０８ａへ流れた信号は、第１の相変化素子２０８ａの状態の読み出し、第１の相変化素子２０８ａのセット、あるいは第１の相変化素子２０８ａのリセットのために用いられる。第１のＣＮＴトランジスタ２０６ａはまた、第１のワード線２０４ａ上の論理ロー信号に応答してオフになり、信号が第１の導電線２０２ａと第２の導電線２０２ｂとの間で第１の相変化素子２０８ａを通って流れないように遮断する。
第２のＣＮＴトランジスタ２０６ｂは、第２のワード線２０４ｂ上の論理ハイ信号に応答してオンになり、第２の導電線２０２ｂから第２の相変化素子２０８ｂを通って第３の導電線２０２ｃに流れる信号を通すか、あるいは、第３の導電線２０２ｃから第２の相変化素子２０８ｂを通って第２の導電線２０２ｂへ流れる信号を通す。第２のＣＮＴトランジスタ２０６ｂがオンになって第２の相変化素子２０８ｂへ流れた信号は、第２の相変化素子２０８ｂの状態の読み出し、第２の相変化素子２０８ｂのセット、あるいは第２の相変化素子２０８ｂのリセットのために用いられる。第２のＣＮＴトランジスタ２０６ｂはまた、第２のワード線２０４ｂ上の論理ロー信号に応答してオフになり、信号が第２の導電線２０２ｂと第３の導電線２０２ｃとの間で第２の相変化素子２０８ｂを通って流れないように遮断する。
図４Ｂは、一対のメモリセル２２０ｂの別の実施形態を示す図である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、メモリセル２２０ｂの対のメモリセルのうちいずれか１つと同様である。メモリセル２２０ｂは、第２の導電線２０２ｂが第１の導電線２０２ａおよび第３の導電線２０２ｃに実質的に平行であり、第１のワード線２０４ａおよび第２のワード線２０４ｂに対して実質的に垂直である点を除いては、図４Ａに照らして説明および図示したメモリセル２２０ａと同様である。メモリセル２２０ｂは、メモリセル２２０ａと同様に動作する。
図４Ｃは、一対のメモリセル２２０ｃの別の実施形態を示す図である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、メモリセル２２０ｃの対のメモリセルのうちいずれか一方と同様である。メモリセル２２０ｃは、第２の導電線２０２ｂおよび第３の導電線２０２ｃが第１の導電線２０２ａに対して実質的に垂直である点を除いては、図４Ａに照らして説明および図示したメモリセル２２０ａと同様である。メモリセル２２０ｃは、メモリセル２２０ａと同様に動作する。
別の実施形態では、第１のワード線２０４ａおよび第２のワード線２０４ｂは、第１の導電線２０２ａ、第２の導電線２０２ｂ、および第３の導電線２０２ｃに実質的に平行である。別の実施形態では、第１のワード線２０４ａは、第２のワード線２０４ｂに対して実質的に垂直である。別の実施形態では、他の適切な構成が用いられる。
図５は、メモリセル２４０の別の実施形態を示す図である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、メモリセル２４０と同様である。メモリセル２４０は、第１の導電線２０２ａ、第２の導電線２０２ｂ、ワード線２０４、ＣＮＴトランジスタ２０６、および相変化素子２０８を有している。第１の導電線２０２ａは、相変化素子２０８の一端に電気的に結合されている。相変化素子２０８の他端は、ＣＮＴトランジスタ２０６のソース−ドレイン経路の一端に電気的に結合されている。ＣＮＴトランジスタ２０６のソース−ドレイン経路の他端は、第２の導電線２０２ｂに電気的に結合されている。ＣＮＴトランジスタ２０６のゲートは、ワード線２０４に電気的に結合されている。
一実施形態では、第１の導電線２０２ａはソース線であり、第２の導電線２０２ｂはビット線である。別の実施形態では、第１の導電線２０２ａはビット線であり、第２の導電線２０２ｂはソース線である。第１の導電線２０２ａは第１の水平面内に配置されており、ワード線２０４は第２の水平面内に配置されており、第２の導電線２０２ｂは第３の水平面内に配置されている。第１の水平面は、第２の水平面から離れていると共に第２の水平面に平行であり、第２の水平面は、第３の水平面から離れていると共に第３の水平面に平行である。
相変化素子２０８は、第１の導電線２０２ａからワード線２０４に向かって伸びている。ＣＮＴトランジスタ２０６のソース−ドレイン経路は、ワード線２０４から、第１の導電線２０２ａおよび第２の導電線２０２ｂに向かって伸びている。相変化素子２０８およびＣＮＴトランジスタ２０６のソース−ドレイン経路は、実質的に垂直に整列している。
一実施形態では、第１の導電線２０２ａは、第２の導電線２０２ｂに実質的に平行であり、ワード線２０４に対して実質的に垂直である。別の実施形態では、ワード線２０４は、第１の導電線２０２ａおよび第２の導電線２０２ｂと９０°以外の角度を成している。別の実施形態では、他の適切な構成が用いられる。相変化素子２０８は、ＣＮＴトランジスタ２０６が形成されるビア上において、マッシュルーム形状に形成される。メモリセル２４０は、図３Ａに照らして説明および図示したメモリセル２００ａと同様に動作する。
図６は、一対のメモリセル２６０の別の実施形態を示す図である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、メモリセル２６０の対のメモリセルのいずれか一方と同様である。メモリセル２６０は、第１の導電線２０２ａ、第２の導電線２０２ｂ、第３の導電線２０２ｃ、ワード線２０４、第１のＣＮＴトランジスタ２０６ａ、第２のＣＮＴトランジスタ２０６ｂ、第１の相変化素子２０８ａ、および第２の相変化素子２０８ｂを有している。
第１の導電線２０２ａは、第１の相変化素子２０８ａの第１の端、および第２の相変化素子２０８ｂの第１の端に、電気的に結合されている。第１の相変化素子２０８ａの第１の端に対して実質的に垂直である、相変化素子２０８ａの第２の端は、第１のＣＮＴトランジスタ２０６ａのソース−ドレイン経路の一端に電気的に結合されている。第１のＣＮＴトランジスタ２０６ａのソース−ドレイン経路の他端は、第２の導電線２０２ｂに電気的に結合されている。第２の相変化素子２０８ａの第１の端に対して実質的に垂直である、相変化素子２０８ｂの第２の端は、第２のＣＮＴトランジスタ２０６ｂのソース−ドレイン経路の一端に電気的に結合されている。第２のＣＮＴトランジスタ２０６ｂのソース−ドレイン経路の他端は、第３の導電線２０２ｃに電気的に結合されている。第１のＣＮＴトランジスタ２０６ａのゲート、および第２のＣＮＴトランジスタ２０６ｂのゲートは、ワード線２０４に電気的に結合されている。
一実施形態では、第１の導電線２０２ａはソース線であり、第２の導電線２０２ｂおよび第３の導電線２０２ｃはビット線である。別の実施形態では、第１の導電線２０２ａはビット線であり、第２の導電線２０２ａおよび第３の導電線２０２ｃはソース線である。第１の導電線２０２ａ、第１の相変化素子２０８ａ、および第２の相変化素子２０８ｂは、第１の水平面内に配置されており、ワード線２０４は第２の水平面内に配置されており、第２の導電線２０２ｂおよび第３の導電線２０２ｃは、第３の水平面内に配置されている。第１の水平面は、第２の水平面から離れていると共に第２の水平面に平行であり、第２の水平面は、第３の水平面から離れていると共に第３の水平面に平行である。
第１のＣＮＴトランジスタ２０６ａのソース−ドレイン経路は、ワード線２０４から、第１の相変化素子２０８ａおよび第２の導電線２０２ｂに向かって伸びている。第１の相変化素子２０８ａ、および第１のＣＮＴトランジスタ２０６ａのソース−ドレイン経路は、実質的に垂直に整列している。第２のＣＮＴトランジスタ２０６ｂのソース−ドレイン経路は、ワード線２０４から、第２の相変化素子２０８ｂおよび第３の導電線２０２ｃに向かって伸びている。第２の相変化素子２０８ｂ、および第２のＣＮＴトランジスタ２０６ｂのソース−ドレイン経路は、実質的に垂直に整列している。
一実施形態では、第１の導電線２０２ａは、第２の導電線２０２ｂおよび第３の導電線２０２ｃに実質的に平行であり、ワード線２０４に対して実質的に垂直である。別の実施形態では、ワード線２０４は、第１の導電線２０２ａ、第２の導電線２０２ｂ、および第３の導電線２０２ｃと、９０°以外の角度を成している。別の実施形態では、他の適切な構成が用いられる。第１の相変化素子２０８ａは、第１のＣＮＴトランジスタ２０６ａが形成されるビア上において、マッシュルーム形状に形成される。第２の相変化素子２０８ｂは、第２のＣＮＴトランジスタ２０６ｂが形成されるビア上において、マッシュルーム形状に形成される。
第１のＣＮＴトランジスタ２０６ａは、ワード線２０４上の論理ハイ信号に応答してオンになり、第１の導電線２０２ａから第１の相変化素子２０８ａを通って第２の導電線２０２ｂへ流れる信号を通すか、あるいは、第２の導電線２０２ｂから第１の相変化素子２０８ａを通って第１の導電線２０２ａへ流れる信号を通す。第１のＣＮＴトランジスタ２０６ａがオンになって第１の相変化素子２０８ａへ流れた信号は、第１の相変化素子２０８ａの状態の読み出し、第１の相変化素子２０８ａのセット、あるいは第１の相変化素子２０８ａのリセットのために用いられる。また、第２のＣＮＴトランジスタ２０６ｂは、ワード線２０４上の論理ハイ信号に応答してオンになり、第１の導電線２０２ａから第２の相変化素子２０８ｂを通って第３の導電線２０２ｃへ流れる信号を通すか、あるいは、第３の導電線２０２ｃから第２の相変化素子２０８ｂを通って第１の導電線２０２ａへ流れる信号を通す。第２のＣＮＴトランジスタ２０６ｂがオンになって第２の相変化素子２０８ｂへ流れた信号は、第２の相変化素子２０８ｂの状態の読み出し、第２の相変化素子２０８ｂのセット、あるいは第２の相変化素子２０８ｂのリセットのために用いられる。
第１のＣＮＴトランジスタ２０６ａは、ワード線２０４上の論理ロー信号に応答してオフになり、信号が第１の導電線２０２ａと第２の導電線２０２ｂとの間で第１の相変化素子２０８ａを通って流れないように遮断する。また、第２のＣＮＴトランジスタ２０６ｂは、ワード線２０４上の論理ロー信号に応答してオフにされ、信号が第１の導電線２０２ａと第３の導電線２０２ｃとの間で第２の相変化素子２０８ｂを通って流れないように遮断する。
図７は、一対のメモリセル２８０の別の実施形態を示す図である。一実施形態では、各メモリセル１０６ａ〜１０６ｄは、メモリセル２８０の対のメモリセルのいずれか１つと同様である。メモリセル２８０は、第１の導電線２０２ａ、第２の導電線２０２ｂ、第３の導電線２０２ｃ、第１のワード線２０４ａ、第２のワード線２０４ｂ、第１のＣＮＴトランジスタ２０６ａ、第２のＣＮＴトランジスタ２０６ｂ、第１の相変化素子２０８ａ、および第２の相変化素子２０８ｂを有している。
第１の導電線２０２ａは、第１の相変化素子２０８ａの第１の端に電気的に結合されている。第１の相変化素子２０８ａの第２の端は、第１の相変化素子２０８ａの第１の端に対して実質的に垂直であり、第１のＣＮＴトランジスタ２０６ａのソース−ドレイン経路の一端に電気的に結合されている。第１のＣＮＴトランジスタ２０６ａのソース−ドレイン経路の他端は、第２の導電線２０２ｂに電気的に結合されている。第２の導電線２０２ｂは、第２のＣＮＴトランジスタ２０６ｂのソース−ドレイン経路の一端に電気的に結合されている。第２のＣＮＴトランジスタ２０６ｂのソース−ドレイン経路の他端は、第２の相変化素子２０８ｂの第１の端に電気的に結合されている。第２の相変化素子２０８ｂの第２の端は、第２の相変化素子２０８ｂの第１の端に対して実質的に垂直であり、第３の導電線２０２ｃに電気的に結合されている。第１のＣＮＴトランジスタ２０６ａのゲートは、第１のワード線２０４ａに電気的に結合されている。第２のＣＮＴトランジスタ２０６ｂのゲートは、第２のワード線２０４ｂに電気的に結合されている。
一実施形態では、第１の導電線２０２ａおよび第３の導電線２０２ｃはソース線であり、第２の導電線２０２ｂはビット線である。別の実施形態では、第１の導電線２０２ａおよび第３の導電線２０２ｃはビット線であり、第２の導電線２０２ｂはソース線である。第１の導電線２０２ａおよび第２の導電線２０２ｃは、第１の水平面内に配置されている。第２の導電線２０２ｂ、第１のワード線２０４ａ、および第２のワード線２０４ｂは、第２の水平面内に配置されている。第１の水平面は、第２の水平面から離れていると共に第２の水平面に平行である。
第１の相変化素子２０８ａは、第１の導電線２０２ａから第２の水平面へ伸びている。第１のＣＮＴトランジスタ２０６ａのソース−ドレイン経路は、ワード線２０４ｂから、第１の相変化素子２０８ａおよび第２の導電線２０２ｂへ水平に伸びている。第２の相変化素子２０８ｂは、第３の導電線２０２ｃから第２の水平面へ伸びている。第２のＣＮＴトランジスタ２０６ｂのソース−ドレイン経路は、ワード線２０４ｂから、第２の相変化素子２０８ｂおよび第２の導電線２０２ｂへ水平に伸びている。第１のＣＮＴトランジスタ２０６ａのソース−ドレイン経路、および第２のＣＮＴトランジスタ２０６ｂのソース−ドレイン経路は、実質的に水平に整列している。
一実施形態では、第１の導電線２０２ａおよび第３の導電線２０２ｃは、第２の導電線２０２ｂ、第１のワード線２０４ａ、および第２のワード線２０４ｂに実質的に平行である。別の実施形態では、第１の導電線２０２ａおよび第３の導電線２０２ｃは、第２の導電線２０２ｂ、第１のワード線２０４ａ、および第２のワード線２０４ｂと或る角度を成している。別の実施形態では、他の適切な構成が用いられる。メモリセル２８０は、図４Ａに照らして説明および図示したメモリセル２２０ａと同様に動作する。
本発明の実施形態は、メモリ素子にアクセスするためのナノチューブトランジスタを含んだメモリセルを提供する。当該ナノチューブトランジスタアクセスデバイスは、ＭＯＳＦＥＴアクセスデバイスよりも高い電流密度を有しており、メモリセルサイズを４Ｆ2まで低減することができる。本発明を用いて、スタンドアロンメモリ回路および埋め込みメモリ回路のための多数の構成が可能となる。
メモリデバイスの一実施形態を示すブロック図である。 カーボンナノチューブ（ＣＮＴ）トランジスタの一実施形態を示す図である。 メモリセルの一実施形態を示す図である。 メモリセルの別の実施形態を示す図である。 一対のメモリセルの一実施形態を示す図である。 一対のメモリセルの別の実施形態を示す図である。 一対のメモリセルの別の実施形態を示す図である。 メモリセルの別の実施形態を示す図である。 一対のメモリセルの別の実施形態を示す図である。 一対のメモリセルの別の実施形態を示す図である。

Claims (28)

  1. メモリ素子と、
    上記メモリ素子にアクセスするために上記メモリ素子に接触しているナノチューブトランジスタとを含んでいる、メモリセル。
  2. 上記メモリ素子は、相変化メモリ素子を含んでいる、請求項１に記載のメモリセル。
  3. 上記メモリ素子は、ＢＥＯＬメモリ素子を含んでいる、請求項１に記載のメモリセル。
  4. 上記メモリ素子は、磁気抵抗メモリ素子、導電性ブリッジングメモリ素子、強誘電体メモリ素子、カンチレバーメモリ素子、およびポリマーメモリ素子からなる群から選択される、請求項１に記載のメモリセル。
  5. 上記ナノチューブトランジスタは、カーボンナノチューブトランジスタを含んでいる、請求項１に記載のメモリセル。
  6. 第１の導電線と、
    上記第１の導電線に結合された第１のメモリ素子と、
    第１の端が上記第１のメモリ素子に接触しているソース−ドレイン経路を有する、第１のナノチューブトランジスタと、
    上記第１のナノチューブトランジスタのゲートに結合された第１のワード線と、
    上記第１のナノチューブトランジスタの上記ソース−ドレイン経路の第２の端に結合された第２の導電線とを含んだ、メモリ。
  7. 上記第１のワード線に第１の信号を供給することによって、上記第１のナノチューブトランジスタがオンになり、上記第１のナノチューブトランジスタは、上記第１の導電線と上記第２の導電線との間に第２の信号を通し、上記第１のメモリ素子にアクセスする、請求項６に記載のメモリ。
  8. 上記ワード線は、上記第１の導電線および上記第２の導電線に対して或る角度を成している、請求項６に記載のメモリ。
  9. 上記ワード線は、上記第１の導電線および上記第２の導電線のいずれか１つに実質的に平行である、請求項６に記載のメモリ。
  10. 第１の端が上記第２の導電線に結合されたソース−ドレイン経路を有する、第２のナノチューブトランジスタと、
    上記第２のナノチューブトランジスタのゲートに結合された第２のワード線と、
    上記第２のナノチューブトランジスタの上記ソース−ドレイン経路の第２の端に接触している第２のメモリ素子と、
    上記第２のメモリ素子に結合された第３の導電線とをさらに含んでいる、請求項６に記載のメモリ。
  11. 上記第１の導電線は、上記第３の導電線に実質的に平行であり、上記第２の導電線に対して実質的に垂直である、請求項１０に記載のメモリ。
  12. 上記第１の導電線は、上記第１のワード線および上記第２のワード線に対して実質的に垂直である、請求項１０に記載のメモリ。
  13. 上記第１の導電線、上記第１のワード線、上記第２の導電線、上記第２のワード線、および上記第３の導電線は、異なる平行面内にそれぞれ配置されている、請求項１０に記載のメモリ。
  14. 上記第１の導電線および上記第３の導電線は、第１の面内に配置されており、
    上記第１のワード線、上記第２の導電線、および上記第２のワード線は、第２の面内に配置されており、
    上記第２の面は、上記第１の面から離れていると共に上記第１の面に平行である、請求項１０に記載のメモリ。
  15. 第１の導電線と、
    上記第１の導電線に結合された第１のメモリ素子と、
    第１の端が上記第１のメモリ素子に接触しているソース−ドレイン経路を有する、第１のナノチューブトランジスタと、
    上記第１のナノチューブトランジスタの上記ソース−ドレイン経路の第２の端に結合された第２の導電線と、
    上記第１の導電線に結合された第２のメモリ素子と、
    第１の端が上記第２のメモリ素子に接触しているソース−ドレイン経路を有する、第２のナノチューブトランジスタと、
    上記第２のナノチューブトランジスタの上記ソース−ドレイン経路の第２の端に結合された第３の導電線と、
    上記第１のナノチューブトランジスタのゲートおよび上記第２のナノチューブトランジスタのゲートに結合されたワード線とを含んでいる、メモリ。
  16. 上記ワード線は、上記第１の導電線に対して実質的に垂直である、請求項１５に記載のメモリ。
  17. 上記第１の導電線、上記第１のメモリ素子、および上記第２のメモリ素子は、同一面内に配置されている、請求項１５に記載のメモリ。
  18. 上記第２の導電線および上記第３の導電線は、同一面内に配置されている、請求項１５に記載のメモリ。
  19. メモリの製造方法であって、
    メモリ素子を設ける工程と、
    上記メモリ素子にアクセスするために上記メモリ素子に結合されたナノチューブトランジスタを設ける工程とを含んでいる、方法。
  20. 上記メモリ素子を設ける上記工程は、相変化メモリ素子を設ける工程を含んでいる、請求項１９に記載の方法。
  21. 上記メモリ素子を設ける上記工程は、ＢＥＯＬメモリ素子を設ける工程を含んでいる、請求項１９に記載の方法。
  22. 上記メモリ素子を設ける上記工程は、磁気抵抗メモリ素子、導電性ブリッジングメモリ素子、強誘電体メモリ素子、カンチレバーメモリ素子、およびポリマーメモリ素子からなる群から選択された上記メモリ素子を設ける工程を含んでいる、請求項１９に記載の方法。
  23. 上記ナノチューブトランジスタを設ける上記工程は、カーボンナノチューブトランジスタを設ける工程を含んでいる、請求項１９に記載の方法。
  24. メモリの製造方法であって、
    第１の導電線を設ける工程と、
    上記第１の導電線に結合された第１のメモリ素子を設ける工程と、
    第１の端が上記メモリ素子に接触しているソース−ドレイン経路を有する、第１のナノチューブトランジスタを設ける工程と、
    上記第１のナノチューブトランジスタのゲートに結合された第１のワード線を設ける工程と、
    上記第１のナノチューブトランジスタの上記ソース−ドレイン経路の第２の端に結合された第２の導電線を設ける工程とを含んでいる、方法。
  25. 上記第１のメモリ素子を設ける上記工程は、上記第１のメモリ素子を、上記第１のナノチューブトランジスタが設けられるビアと同一のビアに設ける工程を含んでいる、請求項２４に記載の方法。
  26. 上記第１のメモリ素子を設ける上記工程は、上記第１のメモリ素子を、上記第１のナノチューブトランジスタが設けられるビア上においてマッシュルーム形状に設ける工程を含んでいる、請求項２４に記載の方法。
  27. 第１の端が上記第２の導電線に結合されたソース−ドレイン経路を有する、第２のナノチューブトランジスタを設ける工程と、
    上記第２のナノチューブトランジスタのゲートに結合された第２のワード線を設ける工程と、
    上記第２のナノチューブトランジスタの上記ソース−ドレイン経路の第２の端に接触している第２のメモリ素子を設ける工程と、
    上記第２のメモリ素子に結合された第３の導電線を設ける工程とをさらに含んでいる、請求項２４に記載の方法。
  28. 第１の導電線と、
    上記第１の導電線に結合された相変化メモリ素子と、
    第１の端が上記メモリ素子に接触しているソース−ドレイン経路を有する、カーボンナノチューブトランジスタと、
    上記ナノチューブトランジスタのゲートに結合されたワード線と、
    上記ナノチューブトランジスタの上記ソース−ドレイン経路の第２の端に結合された第２の導電線とを含んでおり、
    上記ワード線に第１の信号を供給することによって、上記ナノチューブトランジスタがオンになり、上記ナノチューブトランジスタは、上記第１の導電線と上記第２の導電線との間に第２の信号を通し、上記メモリ素子にアクセスする、相変化メモリ。
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