CN101379565A - 具有纳米管晶体管存取装置的存储器 - Google Patents

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Abstract

一种存储单元，包括：存储元件；以及纳米管晶体管，该纳米管晶体管与存储元件接触以存取存储元件。

Description

具有纳米管晶体管存取装置的存储器
背景技术
一种非易失性存储器是电阻存储器。电阻存储器利用存储元件的阻值来存储一位或多位数据。例如，被编程具有高阻值的存储元件可表示逻辑“1”的数据位值，而被编程具有低阻值的存储元件可表示逻辑“0”的数据位值。通过向存储元件施加电压脉冲或电流脉冲来电切换存储元件的阻值。一种类型的电阻存储器是相变存储器。相变存储器使用用于电阻存储元件的相变材料。
相变存储器以表现出至少两种不同状态的相变材料为基础。相变材料可被用在存储单元中存储多个数据位。相变材料的状态可被称为非晶态和晶态。之所以可以区分状态是因为非晶态通常比晶态表现出更高的电阻率。一般地，非晶态涉及更加无序的原子结构，而晶态涉及更加有序的晶格。一些相变材料表现出多于一种的晶态，例如，面心立方(FCC)态和六方密堆积(HCP)态。这两种晶态具有不同的电阻率并可用于存储多个数据位。
在相变材料中的相变能够被可逆地诱发。以这种方式，存储器可以响应温度改变从非晶态转变为晶态以及从晶态转变为非晶态。可以以多种方式来实现相变材料的温度改变。例如，可以直接将激光射向相变材料，可驱使电流通过相变材料，或者可驱使电流穿过与相变材料相邻的电阻加热器。利用这些方法中的任意一种，相变材料的可控加热导致相变材料内的可控相变。
包括具有多个由相变材料构成的存储单元的存储阵列的相变存储器可被编程，以利用相变材料的存储状态来存储数据。在这种相变存储器件中读取和写入数据的一种方式是控制施加给相变材料上的电流脉冲和/或电压脉冲。电流和/或电压的水平通常对应于在每个存储单元中相变材料中诱发的温度。
用于将相变存储单元中的相变元件从一个状态转变(设置或重置)为另一个状态的电流相当大地依赖于在电极和相变元件之间的界面处的电流密度。已经将隔离技术(spacer techniques)用于减小界面区域，其减小了设置和重置存储元件所需的绝对电流。用于减小界面区域的另一种技术使用了2005年7月14日申请的标题为“PHASE CHANGE MEMORY CELL HAVING NANOWIREELECTRODE”的美国专利申请No.11/182,022中所描述的用于相变存储单元的纳米线电极。然而，这些技术中的存储单元的尺寸仍然受到用于使电流通过相变单元的存取装置的限制。
此外，为了设置和重置相变元件，必须提供相变元件的阈值电压，因此，存取装置的电阻率必需小到能够进行低压操作。此外，相变存储单元典型地是后段制程的(backend-of-line)存储单元。因此，大量的区域被用于将通常位于前段制程(front-end-of-line)中的存取装置连接至位于后段制程的存储单元。
发明内容
本发明的一个实施例提供了一种存储单元。该存储单元包括:存储元件；以及纳米管晶体管，该纳米管晶体管与存储元件接触以访问存储元件。
附图说明
附图是为了对本发明进行进一步的理解，并且组成了说明书的一部分。附图示出了本发明的实施例，并与描述一起用于解释本发明的原理。通过以下详细的描述，本发明的其他实施例和本发明许多预期的优点将变得容易理解。附图中的元件不一定相对于彼此成比例。相似的参考标号表示对应相似的部件。
图1是示出了存储器件的一个实施例的框图；
图2是示出了碳纳米管(CNT)晶体管的一个实施例的示图；
图3A是示出了存储元件的一个实施例的示图；
图3B是示出了存储元件的另一个实施例的示图；
图4A是示出了存储单元对的一个实施例的示图；
图4B是示出了存储单元对的另一个实施例的示图；
图4C是示出了存储单元对的另一个实施例的示图；
图5是示出了存储单元的另一个实施例的示图；
图6是示出了存储单元对的另一个实施例的示图；以及
图7是示出了存储单元对的另一个实施例的示图。
具体实施方式
图1是示出存储器件100的一个实施例的框图。存储器件100包括写脉冲发生器102、分配电路104、存储单元106a、106b、106c和106d、以及读出电路108。在一个实施例中，存储单元106a-106d是电阻存储单元，例如基于存储单元中存储材料从非晶态向晶态转变的相变存储单元。在另一个实施例中，存储单元106a-106d是传导桥接随机存取存储(CBRAM)单元、磁阻随机存取存储(MRAM)单元、铁电随机存取存储(FeRAM)单元、悬臂存储单元、聚合物存储单元、或其他适当的后段制程的存储单元。
存储单元106a-106d中的每一个均包括存储元件和用于存取存储元件的纳米管晶体管。在一个实施例中，纳米管晶体管是碳纳米管(CNT)晶体管。CNT晶体管位于两个金属化层之间。CNT晶体管的电流密度远远大于金属氧化物半导体场效应管(MOSFET)的电流密度。诸如相变元件的存储元件电耦合至纳米管晶体管。在一个实施例中，存储元件为蘑菇结构并与纳米管晶体管的源极或漏极接触。在另一个实施例中，相变元件位于一个通孔(纳米管晶体管也位于该通孔内)内并与纳米管晶体管的源极或漏极接触。
基于根据本发明的存储单元的纳米管晶体管的面积为4F2，其中，“F”是最小的形体尺寸。被每个存储单元所占据的小区域能够嵌入存储电路并使之彼此孤立。此外，由于与MOSFET相比CNT晶体管的电流密度更大，所以对用于存取存储单元的外围电路的核心要求放松。对外围电路的核心要求放松是因为横跨CNT晶体管的压降小于横跨MOSFET的压降。由于存储单元更小的尺寸，还减小了互连长度，从而进一步减小了寄生电阻和电容(RC)常数。因此，CNT晶体管存储单元能够将存储单元的尺寸调为4F2。
CNT晶体管被尽可能接近于存储元件放置。由于存储元件不需要下连至硅表面，所以配线和寄生效应被最小化。存储元件的结合并不限于仅仅一层，而是可以堆叠多个存储元件。在CNT晶体管选择装置和相变元件之间的界面处的电流密度被固有地增大，这有助于减小设置和重置电流。对于存在若干金属化级的嵌入式存储电路，存储阵列结合到金属化的上等级而解码器和控制逻辑直接集成在存储阵列下是可行的。然而，如果没有足够的金属化等级可用(例如，对于单独的存储电路，可以限制金属等级的数量)，较低的金属化等级还可以实现为高度掺杂的硅或多晶硅。
在一个实施例中，写脉冲发生器102生成电流或电压脉冲，其被可控制地直接经由分配电路104导向存储单元106a-106d。在一个实施例，分配电路104包括多个晶体管，这些晶体管可控制地将电流或电压脉冲导向存储单元。写脉冲发生器102通过信号路径110电耦合至分配电路104。分配电路104通过信号路径112a-112d电耦合至存储单元106a-106d。分配电路104通过信号路径112a电耦合至存储单元106a。分配电路104通过信号路径112b电耦合至存储单元106b。分配电路104通过信号路径112c电耦合至存储单元106c。分配电路104通过信号路径112d电耦合至存储单元106d。此外，分配电路104通过信号路径114电耦合至读出电路108，以及读出电路108通过信号路径116电耦合至写脉冲发生器102。
读出电路108读出存储单元106a-106d的状态，并提供代表存储单元106a-106d的电阻的状态的信号。读出电路108通过信号路径114读取存储单元106a-106d的每一个的状态。分配电路104通过信号路径112a-112d控制性地在读出电路108和存储单元106a-106d之间导引读取信号。在一个实施例中，分配电路104包括多个晶体管，这些晶体管可控制地在读出电路108和存储单元106a-106d之间导引读取信号。
在一个实施例中，存储单元106a-106d由在温度改变的影响下可以从非晶态变为晶态或从晶态变为非晶态的相变材料制成。从而，结晶程度定义了至少两种用于在存储器件100内存储数据的存储状态。至少两种存储状态可分配有位值“0”和“1”。存储单元106a-106d的位状态由于它们的电阻率而显著不同，在非晶态下，相变材料表现出明显高于晶态的电阻率。为此，读出放大器108读出单元电阻率，从而确定了分配给特定存储单元106a-106d的位值。
为了对存储器件100内的存储单元106a-106d进行编程，写脉冲发生器102生成用于加热目标存储单元中的相变材料的电流或电压脉冲。在一个实施例中，写脉冲发生器102生成适当的电流或电压脉冲，其被馈送到分配电路104中并分配给特定的目标存储单元106a-106d。根据是否设置或重置存储单元来控制电流或电压脉冲的幅度和持续时间。通常，存储单元的“设置”操作是将目标存储单元的相变材料加热到其结晶温度之上(但低于其熔化温度)足够长时间，以实现晶态。通常，存储单元的“重置”操作是将目标存储单元的相变材料加热到其熔化温度之上，然后快速地淬火冷却该材料，从而实现非晶态。
图2是示出了纳米管晶体管150的一个实施例的示图。在一个实施例中，纳米管晶体管150是碳纳米管(CNT)晶体管。CNT晶体管150包括第一金属层152、栅极层154、第二金属层156、纳米管158a和158b。第一金属层152为CNT晶体管150提供了源极和漏极中的一个，而第二金属层156为CNT晶体管150提供了源极和漏极中的另一个。第一金属层152电耦合至提供源极线或漏极线的第一导线160。栅极层154电耦合至字线162。第二金属层156电耦合至提供源极线或漏极线的第二导线164。第一金属层152电耦合至纳米管158a的一侧。纳米管158a的另一侧电耦合至栅极层154的一侧。栅极层154的另一侧电耦合至纳米管158b的一侧。纳米管158b的另一侧电耦合至第二金属层156。
响应于字线162上的逻辑高信号，CNT晶体管150导通，以在第一导线160和第二导线164之间传送信号。响应于字线162上的逻辑低信号，CNT晶体管150截止，以阻止信号在第一导线160和第二导线164之间传送。CNT晶体管150比金属氧化物半导体场效应管(MOSFET)具有更大的电流密度。
图3A是示出了存储单元200a的一个实施例的示图。在一个实施例中，存储单元106a-106d的每一个都与存储单元200a类似。存储单元200a包括第一导线202a、字线204、第二导线202b、CNT晶体管206、以及相变元件208。第一导线202a电耦合至相变元件208的一侧。相变元件208的另一侧电耦合至CNT晶体管206的源-漏通路的一侧。CNT晶体管206的源-漏通路的另一侧电耦合至第二导线202b。CNT晶体管206的栅极电耦合至字线204。
在一个实施例中，第一导线202a是源极线，而第二导线202b是位线。在另一个实施例中，第一导线202a是位线，而第二导线202b是源极线。第一导线202a位于第一水平面内，字线204位于第二水平面内，以及第二导线202b位于第三水平面内。第一水平面与第二水平面隔开并与其平行，以及第二水平面与第三水平面隔开并与其平行。相变元件208从第一导线202a开始向字线204延伸。CNT晶体管206的源-漏通路从字线204开始向第一导线202a和第二导线202b延伸。相变元件208和CNT晶体管206的源-漏通路基本垂直对准。
在一个实施例中，第一导线202a基本与第二导线202b平行，而字线204基本与第一导线202a和第二导线202b垂直。在另一个实施例中，字线204与第一导线202a和第二导线202b之间的角度为除90°以外的角度。
在制造CNT晶体管206的相同的通孔中制造相变元件208。根据本发明，相变元件208可以由各种材料制成。一般地，包括来自周期表第VI组的一种或多种元素的硫属化合物合金被用于这种材料。在一个实施例中，存储单元200a的相变元件208由硫属化合物制成，例如GeSbTe、SbTe、GeTe或AgInSbTe。在另一个实施例中，相变元件208不包括硫族元素，例如GeSb、GaSb、InSb或GeGaInSb。在另一个实施例中，相变元件208由包括元素Ge、Sb、Te、Ga、As、In、Se和S中一种或多种的任意适当的材料制成。
响应于字线204上的逻辑高信号，CNT晶体管206导通，以通过相变元件208从第一导线202a向第二导线202b传送信号，或者通过相变元件208从第二导线202b向第一导线202a传送信号。利用CNT晶体管206的导通传给相变元件208的信号被用于读取相变元件208的状态、设置相变元件208或重置相变元件208。响应于字线204上的逻辑低信号，CNT晶体管206截止，以阻止通过相变元件208在第一导线202a和第二导线202b之间传送信号。
图3B是示出了存储单元200b的另一个实施例的示图。在一个实施例中，存储单元106a-106d的每一个都与存储单元200b类似。除了在存储单元200b中第二导线202b基本与第一导线202a垂直并基本与字线204平行之外，如先前参照图3A所描述并示出的，存储单元200b与存储单元200a类似。存储单元200b与存储单元200a类似地运作。
在另一个实施例，字线204基本与第一导线202a和第二导线202b平行。在另一个实施例，字线204基本与第一导线202a平行且基本与第二导线202b垂直。在其他实施例中，使用其他适当的结构。
图4A是示出了存储单元对220a的一个实施例的示图。在一个实施例中，存储单元106a-106d的每一个都与存储单元对220a中的一个存储单元类似。存储单元220a包括第一导线202a、第二导线202b、第三导线202c、第一字线204a、第二字线204b、第一CNT晶体管206a、第二CNT晶体管206b、第一相变元件208a、以及第二相变元件208b。
第一导线202a电耦合至第一相变元件208a的一侧。第一相变元件208a的另一侧电耦合至第一CNT晶体管206a的源-漏通路的一侧。第一CNT晶体管206a的源-漏通路的另一侧电耦合至第二导线202b。第二导线202b电耦合至第二CNT晶体管206b的源-漏通路的一侧。第二CNT晶体管206b的源-漏通路的另一侧电耦合至第二相变元件208b的一侧。第二相变元件208b的另一侧电耦合至第三导线202c。第一CNT晶体管206a的栅极电耦合至第一字线204a。第二CNT晶体管206b的栅极电耦合至第二字线204b。
在一个实施例中，第一导线202a和第三导线202c是源极线，而第二导线202b是位线。在另一个实施例中，第一导线202a和第三导线202c是位线，而第二导线202b是源极线。第一导线202a位于第一水平面内，第一字线204a位于第二水平面内，第二导线202b位于第三水平面内，第二字线204b位于第四水平面内，以及第三导线202c位于第五水平面内。第一水平面与第二水平面隔开并与其平行。第二水平面与第三水平面隔开并与其平行。第三水平面与第四水平面隔开并与其平行，以及第四水平面与第五水平面隔开并与其平行。
第一相变元件208a从第一导线202a开始向第一字线204a延伸。第一CNT晶体管206a的源-漏通路从第一字线204a开始向第一导线202a和第二导线202b延伸。第二CNT晶体管206b的源-漏通路从第二字线204b开始向第二导线202b和第三导线202c延伸。第二相变元件208b从第三导线202c开始向第二字线204b延伸。第一相变元件208a、第一CNT晶体管206a的源-漏通路、第二CNT晶体管206b的源-漏通路、以及第二相变元件208b基本垂直对准。
在一个实施例中，第一导线202a基本与第三导线202c平行，并且基本垂至于第二导线202b、第一字线204a和第二字线204b垂直。在另一个实施例中，第二导线202b、第一字线204a和第二字线204b与第一导线202a和第三导线202c之间的角度为除90°以外的角度。
在相同通孔中制造第一相变元件208a与第一CNT晶体管206a。在相同通孔中制造第二相变元件208b与第二CNT晶体管206b。第一相变元件208a和第二相变元件208b由与先前参照图3A描述的相变元件208类似的材料制成。
响应于第一字线204a上的逻辑高信号，第一CNT晶体管206a导通，以通过第一相变元件208a从第一导线202a向第二导线202b传送信号，或者通过第一相变元件208a从第二导线202b向第一导线202a传送信号。通过导通的第一CNT晶体管206a向第一相变元件208a传送的信号被用于读取第一相变元件208a的状态、设置第一相变元件208a，或重置第一相变元件208a。响应于第一字线204a上的逻辑低信号，第一CNT晶体管206a截止，以阻止通过第一相变元件208a在第一导线202a和第二导线202b之间传送信号。
响应于第二字线204b上的逻辑高信号，第二CNT晶体管206b导通，以通过第二相变元件208b从第二导线202b向第三导线202c传送信号，或者通过第二相变元件208b从第三导线202c向第二导线202b传送信号。通过导通的第二CNT晶体管206b向第二相变元件208b传送的信号被用于读取第二相变元件208b的状态、设置第二相变元件208b，或重置第二相变元件208b。响应于第二字线204b上的逻辑低信号，第二CNT晶体管206b截止，以阻止通过第二相变元件208b在第二导线202b和第三导线202c之间传送信号。
图4B是示出了存储单元对220b的另一个实施例的示图。在一个实施例中，存储单元106a-106d的每一个都与存储单元对220b中的一个存储单元类似。除了在存储单元220b中第二导线202b基本与第一导线202a和第三导线202c平行以及基本与第一字线204a和第二字线204b垂直之外，如先前参照图4A描述并示出的，存储单元220b类似于存储单元220a。存储单元220b与存储单元220a类似地运作。
图4C是示出了存储单元对220c的另一个实施例的示图。在一个实施例中，存储单元106a-106d的每一个都与存储单元对220c中的一个存储单元类似。除了在存储单元220c中第二导线202b和第三导线202c基本与第一导线202a垂直之外，如先前参照图4A描述并示出的，存储单元220c类似于存储单元220a。存储单元220c与存储单元220a类似地运作。
在另一个实施例中，第一字线204a和第二字线204b基本与第一导线202a、第二导线202b和第三导线202c平行。在另一个实施例中，第一字线204a基本与第二字线204b垂直。在其他实施例中，使用其他适当的结构。
图5是示出了存储单元240的另一个实施例的示图。在一个实施例中，存储单元106a-106d的每一个都与存储单元240类似。存储单元240包括第一导线202a、第二导线202b、字线204、CNT晶体管206、以及相变元件208。第一导线202a电耦合至相变元件208的一侧。相变元件208的另一侧电耦合至CNT晶体管206的源-漏通路的另一侧。CNT晶体管206的源-漏通路的另一侧电耦合至第二导线202b。CNT晶体管206的栅极电耦合至字线204。
在一个实施例中，第一导线202a是源极线，而第二导线202b是位线。在另一个实施例中，第一导线202a是位线，而第二导线202b是源极线。第一导线202a位于第一水平面内，字线204位于第二水平面内，以及第二导线202b位于第三水平面内。第一水平面与第二水平面隔开并与其平行，以及第二水平面与第三水平面隔开并与其平行。
相变元件208从第一导线202a开始向字线204延伸。CNT晶体管206的源-漏通路从字线204开始向第一导线202a和第二导线202b延伸。相变元件208和CNT晶体管206的源-漏通路基本垂直对准。
在一个实施例中，第一导线202a基本与第二导线202b平行并基本与字线204垂直。在另一个实施例中，字线204与第一导线202a和第二导线202b之间的角度为除90°以外的角度。在其他实施例中，使用其他适当的结构。在制造CNT晶体管206的通孔上以蘑菇结构制造相变元件208。如先前参照图3A描述并示出的，存储元件240与存储单元200a类似地运作。
图6是示出了存储单元对260的另一个实施例的示图。在一个实施例中，存储单元106a-106d的每一个都与存储单元对260中的一个存储单元类似。存储单元260包括第一导线202a、第二导线202b、第三导线202c、字线204、第一CNT晶体管206a、第二CNT晶体管206b、第一相变元件208a、以及第二相变元件208b。
第一导线202a电耦合至第一相变元件208a的第一侧和第二相变元件208a的第一侧。基本与第一相变元件208a的第一侧垂直的相变元件208a的第二侧电耦合至第一CNT晶体管206a的源-漏通路的一侧。第一CNT晶体管206a的源-漏通路的另一侧电耦合至第二导线202b。基本与第一相变元件208a的第一侧垂直的相变元件208b的第二侧电耦合至第二CNT晶体管206b的源-漏通路的一侧。第二CNT晶体管206b的源-漏通路的另一侧电耦合至第三导线202c。第一CNT晶体管206a的栅极和第二CNT晶体管206b的栅极电耦合至字线204。
在一个实施例中，第一导线202a是源极线，而第二导线202b和第三导线202c是位线。在另一个实施例中，第一导线202a是位线，而第二导线202b和第三导线202c是源极线。第一导线202a、第一相变元件208a和第二相变元件208b位于第一水平面内，字线204位于第二水平面内，以及第二导线202b和第三导线202c位于第三水平面内。第一水平面与第二水平面隔开并与其平行，以及第二水平面与第三水平面隔开并与其平行。
第一CNT晶体管206a的源-漏通路从字线204开始向第一相变元件208a和第二导线202b延伸。第一相变元件208a和第一CNT晶体管206a的源-漏通路基本垂直对准。第二CNT晶体管206b的源-漏通路从字线204开始向第二相变元件208b和第三导线202c延伸。第二相变元件208b和第二CNT晶体管206b的源-漏通路基本垂直对准。
在一个实施例中，第一导线202a基本与第二导线202b和第三导线202c平行，并基本与字线204垂直。在另一个实施例中，字线204与第一导线202a、第二导线202b和第三导线202c之间的角度为除90°以外的角度。在其他实施例中，使用其他适当的结构。在制造第一CNT晶体管206a的通孔上以蘑菇结构制造第一相变元件208a。在制造第二CNT晶体管206b的通孔上以蘑菇结构制造第二相变元件208b。
响应于字线204上的逻辑高信号，第一CNT晶体管206a导通，以通过第一相变元件208a从第一导线202a向第二导线202b传送信号，或者通过第一相变元件208a从第二导线202b向第一导线202a传送信号。通过导通的第一CNT晶体管206a向第一相变元件208a传送的信号被用于读取第一相变元件208a的状态、设置第一相变元件208a，或者重置第一相变元件208a。此外，响应于字线204上的逻辑高信号，第二CNT晶体管206b导通，以通过第二相变元件208b从第一导线202a向第三导线202c传送信号，或者通过第二相变元件208b从第三导线202c向第一导线202a传送信号。通过导通的第二CNT晶体管206b向第二相变元件208b传送的信号被用于读取第二相变元件208b的状态、设置第二相变元件208b，或者重置第二相变元件208b。
响应于字线204上的逻辑低信号，第一CNT晶体管206a截止，以阻止通过第一相变元件208a在第一导线202a和第二导线202b之间传送信号。此外，响应于字线204上的逻辑低信号，第二CNT晶体管206b截止，以阻止通过第二相变元件208b在第一导线202a和第三导线202c之间传送信号。
图7是示出了存储单元对280的另一个实施例的示图。在一个实施例中，存储单元106a-106d的每一个都与存储单元对280中的一个存储单元类似。存储单元280包括第一导线202a、第二导线202b、第三导线202c、第一字线204a、第二字线204b、第一CNT晶体管206a、第二CNT晶体管206b、第一相变元件208a、以及第二相变元件208b。
第一导线202a电耦合至第一相变元件208a的第一侧。基本与第一相变元件208a的第一侧垂直的第一相变元件208a的第二侧电耦合至第一CNT晶体管206a的源-漏通路的一侧。第一CNT晶体管206a的源-漏通路的另一侧电耦合至第二导线202b。第二导线202b电耦合至第二CNT晶体管206b的源-漏通路的一侧。第二CNT晶体管206b的源-漏通路的另一侧电耦合至第二相变元件208b的第一侧。基本与第二相变元件208b的第一侧垂直的第二相变元件208b的第二侧电耦合至第三导线202c。第一CNT晶体管206a的栅极电耦合至第一字线204a。第二CNT晶体管206b的栅极电耦合至第二字线204b。
在一个实施例中，第一导线202a和第三导线202c是源极线，而第二导线202b是位线。在另一个实施例中，第一导线202a和第三导线202c是位线，而第二导线202b是源极线。第一导线202a和第三导线202c位于第一水平面内。第二导线202b、第一字线204a和第二字线204b位于第二水平面内。第一水平面与第二水平面隔开并与其平行。
第一相变元件208a从第一导线202a开始延伸向第二水平面。第一CNT晶体管206a的源-漏通路从字线204b开始水平延伸向第一相变元件208a和第二导线202b。第二相变元件208b从第三导线202c开始延伸向第二水平面。第二CNT晶体管206b的源-漏通路从字线204b开始水平延伸向第二相变元件208b和第二导线202b。第一CNT晶体管206a的源-漏通路和第二CNT晶体管206b的源-漏通路基本水平对准。
在一个实施例中，第一导线202a和第三导线202c基本与第二导线202b、第一字线204a和第二字线204b平行。在另一个实施例中，第一导线202a和第三导线202c相对于第二导线202b、第一字线204a和第二字线204b成一定角度。在其他实施例中，使用其他适当的结构。如先前参照图4A描述并示出的，存储单元280与存储单元220a类似地运行。
本发明的实施例提供了包括用于存取存储元件的纳米管晶体管的存储单元。纳米管晶体管存取装置比MOSFET存取装置具有更大的电流密度，并能够使存储单元的尺寸减小到4F2。用于单独存储电路和嵌入式存储电路的许多结构也可以应用本发明。

Claims (28)

1.一种存储单元，包括:
存储元件；以及
纳米管晶体管，所述纳米管晶体管与所述存储元件接触以存取所述存储元件。
2.根据权利要求1所述的存储单元，其中，所述存储元件包括相变存储元件。
3.根据权利要求1所述的存储单元，其中，所述存储元件包括后段制程的存储元件。
4.根据权利要求1所述的存储单元，其中，从包括磁阻存储元件、传导桥接存储元件、铁电存储元件、悬臂存储元件和聚合物存储元件的组中选择所述存储元件。
5.根据权利要求1所述的存储单元，其中，所述纳米管晶体管包括碳纳米管(CNT)晶体管。
6.一种存储器，包括:
第一导线；
第一存储元件，所述第一存储元件耦合至所述第一导线；
第一纳米管晶体管，所述第一纳米管晶体管具有源-漏通路，所述源-漏通路的第一侧与所述第一存储元件接触；
第一字线，所述第一字线耦合至所述第一纳米管晶体管的栅极；以及
第二导线，所述第二导线耦合至所述第一纳米管晶体管的所述源-漏通路的第二侧。
7.根据权利要求6所述的存储器，其中，在所述第一字线上施加第一信号使所述第一纳米管晶体管导通，以在所述第一导线和所述第二导线之间传送第二信号，从而存取所述第一存储元件。
8.根据权利要求6所述的存储器，其中，所述字线相对于所述第一导线和所述第二导线成一定角度。
9.根据权利要求6所述的存储器，其中，所述字线基本与所述第一导线和所述第二导线中的一个平行。
10.根据权利要求6所述的存储器，还包括:
第二纳米管晶体管，所述第二纳米管晶体管具有源-漏通路，所述源-漏通路的第一侧耦合至所述第二导线；
第二字线，所述第二字线耦合至所述第二纳米管晶体管的栅极；
第二存储元件，所述第二存储元件与所述第二纳米管晶体管的所述源-漏通路的第二侧接触；以及
第三导线，所述第三导线耦合至所述第二存储元件。
11.根据权利要求10所述的存储器，其中，所述第一导线基本与所述第三导线平行，并基本与所述第二导线垂直。
12.根据权利要求10所述的存储器，其中，所述第一导线基本与所述第一字线以及所述第二字线垂直。
13.根据权利要求10所述的存储器，其中，所述第一导线、所述第一字线、所述第二导线、所述第二字线和所述第三导线分别位于不同的平行的平面内。
14.根据权利要求10所述的存储器，其中，所述第一导线和所述第三导线位于第一平面内，以及其中，所述第一字线、所述第二导线和所述第二字线位于第二平面内，所述第二平面与所述第一平面隔开并与所述第一平面平行。
15.一种存储器，包括:
第一导线；
第一存储元件，所述第一存储元件耦合至所述第一导线；
第一纳米管晶体管，所述第一纳米管晶体管具有源-漏通路，所述源-漏通路的第一侧与所述第一存储元件接触；
第二导线，所述第二导线耦合至所述第一纳米管晶体管的所述源-漏通路的第二侧；
第二存储元件，所述第二存储元件耦合至所述第一导线；
第二纳米管晶体管，所述第二纳米管晶体管具有源-漏通路，所述源-漏通路的第一侧与所述第二存储元件接触；
第三导线，所述第三导线耦合至所述第二纳米管晶体管的所述源-漏通路的第二侧；以及
字线，所述字线耦合至所述第一纳米管晶体管的栅极和所述第二纳米管晶体管的栅极。
16.根据权利要求15所述的存储器，其中，所述字线基本与所述第一导线垂直。
17.根据权利要求15所述的存储器，其中，所述第一导线、所述第一存储元件和所述第二存储元件位于相同的平面内。
18.根据权利要求15所述的存储器，其中，所述第二导线和所述第三导线位于相同的平面内。
19.一种用于制造存储器的方法，所述方法包括:
提供存储元件；以及
提供纳米管晶体管，所述纳米管晶体管耦合至所述存储元件以存取所述存储元件。
20.根据权利要求19所述的方法，其中，所述提供存储元件包括提供相变存储元件。
21.根据权利要求19所述的方法，其中，所述提供存储元件包括提供后段制程的存储元件。
22.根据权利要求19所述的方法，其中，所述提供存储元件包括提供从包括磁阻存储元件、传导桥接存储元件、铁电存储元件、悬臂存储元件和聚合物存储元件的组中选出的存储元件。
23.根据权利要求19所述的方法，其中，所述提供纳米管晶体管包括提供碳纳米管(CNT)晶体管。
24.一种用于制造存储器的方法，所述方法包括:
提供第一导线；
提供第一存储元件，所述第一存储元件耦合至所述第一导线；
提供第一纳米管晶体管，所述纳米管晶体管具有源-漏通路，所述源-漏通路的第一侧与所述存储元件接触；
提供第一字线，所述第一字线耦合至所述第一纳米管晶体管的栅极；以及
提供第二导线，所述第二导线耦合至所述第一纳米管晶体管的所述源-漏通路的第二侧。
25.根据权利要求24所述的方法，其中，所述提供所述第一存储元件包括在提供所述第一纳米管晶体管的相同通孔中提供所述第一存储元件。
26.根据权利要求24所述的方法，其中，所述提供所述第一存储元件包括在提供所述第一纳米管晶体管的通孔上以蘑菇结构提供所述第一存储元件。
27.根据权利要求24所述的方法，还包括:
提供第二纳米管晶体管，所述第二纳米管晶体管具有源-漏通路，所述源-漏通路的第一侧耦合至所述第二导线；
提供第二字线，所述第二字线耦合至所述第二纳米管晶体管的栅极；
提供第二存储元件，与所述第二纳米管晶体管的所述源-漏通路的第二侧接触；以及
提供第三导线，所述第三导线耦合至所述第二存储元件。
28.一种相变存储器，包括:
第一导线；
相变存储元件，所述相变存储元件耦合至所述第一导线；
碳纳米管晶体管，所述碳纳米管晶体管具有源-漏通路，所述源-漏通路的第一侧与所述存储元件接触；
字线，所述字线耦合至所述纳米管晶体管的栅极；以及
第二导线，所述第二导线耦合至所述纳米管晶体管的所述源-漏通路的第二侧；
其中，在所述字线上施加第一信号使所述纳米管晶体管导通，以在所述第一导线和所述第二导线之间传送第二信号，从而存取所述存储元件。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104241521A (zh) * 2013-06-18 2014-12-24 北京大学 存储阵列及其操作方法和制造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7626190B2 (en) * 2006-06-02 2009-12-01 Infineon Technologies Ag Memory device, in particular phase change random access memory device with transistor, and method for fabricating a memory device
KR101343362B1 (ko) * 2007-12-20 2013-12-20 삼성전자주식회사 메모리 유닛의 제조 방법, 이에 따라 제조된 메모리 유닛,메모리 장치의 제조 방법 및 이에 따라 제조된 메모리 장치
KR20100052080A (ko) * 2008-11-10 2010-05-19 주식회사 하이닉스반도체 저항성 메모리 소자 및 그 제조 방법
KR20100052597A (ko) * 2008-11-11 2010-05-20 삼성전자주식회사 수직형 반도체 장치
JP2010123646A (ja) * 2008-11-18 2010-06-03 Toshiba Corp 電気素子、スイッチング素子、メモリ素子、スイッチング方法及びメモリ方法
WO2011083632A1 (ja) * 2010-01-06 2011-07-14 Jsr株式会社 メモリセル及びメモリセルの製造方法
KR20140029814A (ko) * 2012-08-30 2014-03-11 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 구동 방법
US9558779B2 (en) * 2014-12-22 2017-01-31 Mohammad A Mazed System on chip (SoC) based on phase transition and/or phase change material

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483736B2 (en) * 1998-11-16 2002-11-19 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6985378B2 (en) * 1998-12-04 2006-01-10 Axon Technologies Corporation Programmable microelectronic device, structure, and system and method of forming the same
KR100360476B1 (ko) * 2000-06-27 2002-11-08 삼성전자 주식회사 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터 및 그제조방법
EP1312120A1 (en) * 2000-08-14 2003-05-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
JP4667594B2 (ja) * 2000-12-25 2011-04-13 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
DE10133373A1 (de) * 2001-07-10 2003-01-30 Infineon Technologies Ag Magnetische Speichereinheit und magnetisches Speicherarray
US6574130B2 (en) * 2001-07-25 2003-06-03 Nantero, Inc. Hybrid circuit having nanotube electromechanical memory
US6643165B2 (en) * 2001-07-25 2003-11-04 Nantero, Inc. Electromechanical memory having cell selection circuitry constructed with nanotube technology
JP2004537174A (ja) * 2001-07-26 2004-12-09 テクニシェ ユニヴェルシテイト デルフト カーボンナノチューブを利用した電子デバイス
US6504742B1 (en) * 2001-10-31 2003-01-07 Hewlett-Packard Company 3-D memory device for large storage capacity
JP3948292B2 (ja) * 2002-02-01 2007-07-25 株式会社日立製作所 半導体記憶装置及びその製造方法
DE60301582T2 (de) * 2002-02-09 2006-06-22 Samsung Electronics Co., Ltd., Suwon Speicheranordnung mit Kohlenstoffnanoröhre und Verfahren zur Herstellung der Speicheranordnung
US6515325B1 (en) * 2002-03-06 2003-02-04 Micron Technology, Inc. Nanotube semiconductor devices and methods for making the same
US6891227B2 (en) * 2002-03-20 2005-05-10 International Business Machines Corporation Self-aligned nanotube field effect transistor and method of fabricating same
KR100448899B1 (ko) * 2002-08-20 2004-09-16 삼성전자주식회사 상변환 기억 소자
US20040144972A1 (en) * 2002-10-04 2004-07-29 Hongjie Dai Carbon nanotube circuits with high-kappa dielectrics
KR100982419B1 (ko) * 2003-05-01 2010-09-15 삼성전자주식회사 탄소나노튜브를 이용한 반도체 소자의 배선 형성 방법 및이 방법에 의해 제조된 반도체 소자
TWI222742B (en) * 2003-05-05 2004-10-21 Ind Tech Res Inst Fabrication and structure of carbon nanotube-gate transistor
US6987302B1 (en) * 2003-07-01 2006-01-17 Yingjian Chen Nanotube with at least a magnetic nanoparticle attached to the nanotube's exterior sidewall and electronic devices made thereof
DE10331528A1 (de) * 2003-07-11 2005-02-03 Infineon Technologies Ag DRAM-Halbleiterspeicherzelle sowie Verfahren zu deren Herstellung
US6937507B2 (en) * 2003-12-05 2005-08-30 Silicon Storage Technology, Inc. Memory device and method of operating same
US7829883B2 (en) * 2004-02-12 2010-11-09 International Business Machines Corporation Vertical carbon nanotube field effect transistors and arrays
JP4529493B2 (ja) * 2004-03-12 2010-08-25 株式会社日立製作所 半導体装置
US7420199B2 (en) * 2005-07-14 2008-09-02 Infineon Technologies Ag Resistivity changing memory cell having nanowire electrode
US8120003B2 (en) * 2005-09-30 2012-02-21 Nxp B.V. Nanowire magnetic random access memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104241521A (zh) * 2013-06-18 2014-12-24 北京大学 存储阵列及其操作方法和制造方法
CN104241521B (zh) * 2013-06-18 2017-05-17 北京大学 存储阵列及其操作方法和制造方法

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